特開 2022-184580 複合積層セラミックコンデンサ、複合積層セラミックコンデンサの実装方法、及び、配線基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022184580

(43)【公開日】2022-12-13

(54)【発明の名称】複合積層セラミックコンデンサ、複合積層セラミックコンデンサの実装方法、及び、配線基板

(51)【国際特許分類】

   H01G 4/30 20060101AFI20221206BHJP

   H01G 2/06 20060101ALI20221206BHJP

【ＦＩ】

H01G4/30 201C

H01G4/30 513

H01G2/06 500

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2021092521

(22)【出願日】2021-06-01

(71)【出願人】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】100122770

【弁理士】

【氏名又は名称】上田 和弘

(72)【発明者】

【氏名】天満 陽

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AC02

5E082AB03

5E082EE01

5E082EE02

5E082EE04

5E082FF05

5E082FG26

(57)【要約】

【課題】等価直列インダクタンスの増大及び静電容量の低下を抑制しつつ、応力による、直列に接続された２個のコンデンサ部の同時破損を防止することが可能な複合積層セラミックコンデンサを提供する。
【解決手段】複合積層セラミックコンデンサ１は、第１帯状部１０Ａと第２帯状部１０Ｂとを有し、平面視において略Ｔ字状に形成された誘電体素体１０と、第１帯状部１０Ａの長手方向の両側面に形成された一対の第１外部電極１１と、第２帯状部１０Ｂの短手方向の両側面に形成された一対の第２外部電極１２と、第１帯状部１０Ａに形成され、第１外部電極１１と接続された第１内部電極１０１と、第２帯状部１０Ｂに形成され、第２外部電極１２と接続された第２内部電極１０２と、略Ｔ字状に形成された第３内部電極１０３とを備え、第１内部電極１０１及び第２内部電極１０２と、第３内部電極１０３とが、誘電体層１００を挟んで交互に積層されている。
【選択図】 図１

【特許請求の範囲】

【請求項1】

複数の誘電体層が積層されて構成され、第１帯状部と、該第１帯状部の略中央部において、該第１帯状部と略直角に交わる第２帯状部とを有し、平面視において略Ｔ字状に形成された誘電体素体と、
前記誘電体素体の前記第１帯状部の長手方向の両側面に形成された一対の第１外部電極と、
前記誘電体素体の前記第２帯状部の短手方向の両側面に形成された一対の第２外部電極と、
前記第１帯状部に形成され、前記一対の第１外部電極それぞれと接続された第１内部電極と、
前記第１内部電極と同一の層内において、前記第２帯状部に形成され、前記一対の第２外部電極それぞれと接続された第２内部電極と、
前記第１帯状部及び前記第２帯状部に形成され、平面視において略Ｔ字状に形成された第３内部電極と、を備え、
前記第１内部電極及び前記第２内部電極と、前記第３内部電極とが、前記誘電体層を挟んで交互に積層されていることを特徴とする複合積層セラミックコンデンサ。

【請求項2】

前記第２内部電極は、面積が前記第１内部電極の面積と同じになるように、十字架状に形成されていることを特徴とする請求項１に記載の複合積層セラミックコンデンサ。

【請求項3】

前記第２帯状部の長手方向に沿って応力が作用するように配線基板に実装されることを特徴とする請求項１又は２に記載の複合積層セラミックコンデンサ。

【請求項4】

請求項１～３のいずれか１項に記載された複合積層セラミックコンデンサの実装方法であって、
配線基板に作用する応力の方向を取得する取得ステップと、
前記第２帯状部の長手方向に沿って応力が作用するように、前記複合積層セラミックコンデンサを前記配線基板に配置して実装する実装ステップと、を備えることを特徴とする複合積層セラミックコンデンサの実装方法。

【請求項5】

請求項１～３のいずれか１項に記載された複合積層セラミックコンデンサが実装された配線基板であって、
前記第２帯状部の長手方向に沿って応力が作用するように、前記複合積層セラミックコンデンサが実装されていることを特徴とする配線基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複合積層セラミックコンデンサ、該複合積層セラミックコンデンサの実装方法、及び、該複合積層セラミックコンデンサが実装された配線基板に関する。

【背景技術】

【0002】

従来から、電気／電子回路において、例えば、平滑コンデンサやバイパスコンデンサなどとして、積層セラミックコンデンサ（ＭＬＣＣ）が広く用いられている。ところで、積層セラミックコンデンサでは、例えば外部電極付近に大きな応力がかかると、クラックによるショートモードでの破損が生じるおそれがある。そのため、積層セラミックコンデンサが電源ラインに使用されている場合（電源－グランド間に挿入されている場合）には、ショートモードでの破損により、過電流が流れるおそれがある。

【0003】

その対策として、例えば、車載用のアプリケーション（電気／電子機器）等では、２個の積層セラミックコンデンサを直列に接続して用いること、又は、２素子直列構造の複合積層セラミックコンデンサを用いることにより、一方の積層セラミックコンデンサが破損したとしても過電流が流れることを防止する構成としたものが知られている。さらに、積層セラミックコンデンサが実装された配線基板（実装基板）にかかる同一方向の応力により、２個の積層セラミックコンデンサが同時に破損すること防ぐため、一方の積層セラミックコンデンサの長手方向と、他方の積層セラミックコンデンサの長手方向とが直交するように（すなわち、一方の積層セラミックコンデンサに対して他方の積層セラミックコンデンサを９０°回転させて）実装するという構成も知られている。しかし、このような構成とした場合、積層セラミックコンデンサの静電容量の低下と、等価直列インダクタンス（ＥＳＬ）の増大（すなわち、電気特性の悪化）を招いてしまう。

【0004】

ここで、特許文献１には、３端子コンデンサを用いて等価直列インダクタンス（ＥＳＬ）を下げる実装構造が開示されている。より詳細には、チップ素体と、チップ素体の内部に設けられた貫通電極と、貫通電極に対向するように設けられた内部電極と、チップ素体の両端面にそれぞれ設けられ、貫通電極に電気的に接続された第１外部端子および第２外部端子と、チップ素体の側面に設けられ、内部電極に電気的に接続された第３外部端子とを有するコンデンサが、ホット側電極とグランド側電極とを有する回路基板に実装される。

【0005】

また、特許文献２には、高い信頼性（すなわち、直列に接続されたコンデンサ素子のうちの一方に絶縁破壊が生じた場合にも他方のコンデンサ素子によって電気的な絶縁を保つこと）と低ＥＳＬ化との両立を図る積層セラミックコンデンサ（２素子直列構造の複合積層セラミックコンデンサ）が開示されている。より具体的には、この積層セラミックコンデンサは、所定の積層方向に沿って誘電体層および内部電極層が交互に積層された積層体と、積層体の一対の第１側面に設けられた信号用第１外部電極および信号用第２外部電極と、積層体の一対の第２側面に設けられた接地用外部電極とを備える。内部電極層は、信号用第１外部電極および信号用第２外部電極にのみ接続された信号用内部電極層と、浮遊内部電極層と、接地用外部電極にのみ接続された接地用内部電極層とを含む。信号用内部電極層と浮遊内部電極層とは、上記積層方向に沿って対向配置され、浮遊内部電極層と接地用内部電極層とは、上記積層方向に沿って対向配置される。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００３－２８２３４７号公報

【特許文献2】特開２０１５－４１７３５号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

上述した特許文献１に記載された３端子コンデンサを用いれば、等価直列インダクタンスを下げることはできる。しかしながら、直列に接続された２個の３端子コンデンサ（積層セラミックコンデンサ）の同時破損を防止することは困難である。３端子コンデンサ特有の外部電極配置により、長手方向の両側面及び短手方向の両側面それぞれに外部電極が形成されているため、２個の３端子コンデンサ（積層セラミックコンデンサ）を９０°向きを変えて実装したとしても、配線基板に一方向の応力がかかっただけで、いずれかの外部電極付近のセラミックに応力が加わり、同時破損を生じるおそれがある。

【0008】

一方、上述した特許文献２に記載された積層セラミックコンデンサによれば、等価直列インダクタンスの悪化防止と、同時破損の防止を図ることはできる。しかしながら、この積層セラミックコンデンサでは、信号用内部電極と一対の接地用内部電極とが単一の平面上において並んで設けられるため、一対の接地用内部電極の表面積が小さくなり、静電容量が低下する。

【0009】

本発明は、上記問題点を解消する為になされたものであり、等価直列インダクタンスの悪化（増大）及び静電容量の低下を抑制しつつ、応力による、直列に接続された２個のコンデンサ部の同時破損を防止することが可能な複合積層セラミックコンデンサ、該複合積層セラミックコンデンサの実装方法、及び、該複合積層セラミックコンデンサが実装された配線基板を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明に係る複合積層セラミックコンデンサは、複数の誘電体層が積層されて構成され、第１帯状部と、該第１帯状部の略中央部において、該第１帯状部と略直角に交わる第２帯状部とを有し、平面視において略Ｔ字状に形成された誘電体素体と、誘電体素体の第１帯状部の長手方向の両側面に形成された一対の第１外部電極と、誘電体素体の第２帯状部の短手方向の両側面に形成された一対の第２外部電極と、第１帯状部に形成され、一対の第１外部電極それぞれと接続された第１内部電極と、第１内部電極と同一の層内において、第２帯状部に形成され、一対の第２外部電極それぞれと接続された第２内部電極と、第１帯状部及び第２帯状部に形成され、平面視において略Ｔ字状に形成された第３内部電極とを備え、第１内部電極及び第２内部電極と、第３内部電極とが、誘電体層を挟んで交互に積層されていることを特徴とする。

【0011】

本発明に係る複合積層セラミックコンデンサによれば、第１内部電極と第３内部電極とにより第１のコンデンサ部が形成され、第２内部電極と第３内部電極とにより、第１のコンデンサ部に直列に接続された第２のコンデンサ部が形成される。また、本発明に係る複合積層セラミックコンデンサによれば、一方の第１外部電極から一方の第２外部電極に流れる電流および他方の第１外部電極から他方の第２外部電極に流れる電流それぞれについて、等価直列インダクタンスを低減する方向に相互インダクタンスが働くことにより等価直列インダクタンスが低下する。さらに、電流の経路が多くなるため、より等価直列インダクタンスの低減が促進される。

【0012】

また、上述した特許文献２に記載された積層セラミックコンデンサでは、同一層内（単一平面上）に信号用内部電極と一対の接地用内部電極（すなわち３つの内部電極）を形成する必要があったが、本願発明に係る複合積層セラミックコンデンサでは、同一層内に、第１内部電極と第２内部電極（２つの内部電極）を形成すればよいため、第１内部電極及び第２内部電極それぞれの表面積をより大きくすることができ、静電容量を増大することができる。

【0013】

さらに、本願発明に係る複合積層セラミックコンデンサでは、一対の第１外部電極が誘電体素体の第１帯状部の長手方向の両側面に形成され、一対の第２外部電極が誘電体素体の第２帯状部の短手方向の両側面に形成されているため、配線基板に比較的大きな応力がかかった場合に、第１外部電極近傍に作用する応力の大きさと、第２外部電極近傍に作用する応力の大きさとが異なり、第１のコンデンサ部と第２のコンデンサ部の同時破損を防止することができる。

【発明の効果】

【0014】

本発明によれば、等価直列インダクタンスの悪化（増大）及び静電容量の低下を抑制しつつ、応力による、直列に接続された２個のコンデンサ部の同時破損を防止することが可能となる。

【図面の簡単な説明】

【0015】

【図1】実施形態に係る複合積層セラミックコンデンサの平面図である。

【図2】実施形態に係る複合積層セラミックコンデンサを構成する第１内部電極、第２内部電極、及び、第３内部電極の構成を示す図である。

【図3】実施形態に係る複合積層セラミックコンデンサが実装された配線基板の平面図である。

【図4】実施形態に係る複合積層セラミックコンデンサ（第１外部電極近傍）に作用する応力を、図３のＩＶ－ＩＶ線に沿った断面において見た場合のシミュレーション結果を示す図である。

【図5】実施形態に係る複合積層セラミックコンデンサ（第２外部電極近傍）に作用する応力を、図３のＶ－Ｖ線に沿った断面において見た場合のシミュレーション結果を示す図である。

【図6】実施形態に係る複合積層セラミックコンデンサの等価回路を示す図である。

【発明を実施するための形態】

【0016】

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図において、同一要素には同一符号を付して重複する説明を省略する。

【0017】

まず、図１～３を併せて用いて、実施形態に係る複合積層セラミックコンデンサ１の構成について説明する。図１は、複合積層セラミックコンデンサ１の平面図である。図２は、複合積層セラミックコンデンサ１を構成する第１内部電極１０１、第２内部電極１０２、及び、第３内部電極１０３の構成を示す図である。図３は、複合積層セラミックコンデンサ１が実装された配線基板５の平面図である。

【0018】

複合積層セラミックコンデンサ１は、直線状の第１帯状部１０Ａと、該第１帯状部１０Ａの略中央部において、該第１帯状部１０Ａと略直角に交わる直線状の第２帯状部１０Ｂとを有し、平面視において略Ｔ字状に形成された誘電体素体１０と、誘電体素体１０の第１帯状部１０Ａの長手方向の両側面（長手方向において互いに対向する面）に形成された一対の第１外部電極１１と、誘電体素体１０の第２帯状部１０Ｂの短手方向の両側面（短手方向において互いに対向する面）に形成された一対の第２外部電極１２とを備えている。

【0019】

誘電体素体１０は、直線状の第１帯状部１００Ａと、該第１帯状部１００Ａの略中央部において、該第１帯状部１００Ａと略直角に交わる直線状の第２帯状部１００Ｂとからなり、平面視において略Ｔ字状に形成された複数の誘電体層１００と、平面視において、第１帯状部１０Ａ（１００Ａ）に形成された第１内部電極１０１と、第１内部電極１０１と同一の層内において、第２帯状部１０Ｂ（１００Ｂ）に形成された第２内部電極１０２と、平面視において、第１帯状部１０Ａ（１００Ａ）及び第２帯状部１０Ｂ（１００Ｂ）に形成された第３内部電極１０３とを備え、第１内部電極１０１及び第２内部電極１０２と、第３内部電極１０３とが、誘電体層１００を挟んで交互に積層されることにより構成されている。

【0020】

誘電体層１００は、例えば、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３などを主成分とする誘電体セラミックから形成される。なお、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分が添加されていてもよい。

【0021】

第１内部電極１０１は、帯状かつ薄膜状に形成されている。第２内部電極１０２は、その面積が第１内部電極１０１の面積と同じになるように、帯状部と一対の引き出し部とを含む十字架状かつ薄膜状に形成されている。第３内部電極１０３は、平面視において、誘電体層１００よりも一回り小さい略Ｔ字状かつ薄膜状に形成されている。第１内部電極１０１、第２内部電極１０２、及び、第３内部電極１０３それぞれは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕなどから形成される。

【0022】

第１内部電極１０１と第３内部電極１０３とが誘電体層１００を挟んで対向して積層されることにより第１のコンデンサ部１Ａが形成される。また、第２内部電極１０２と第３内部電極１０３とが誘電体層１００を挟んで対向して積層されることにより、第１のコンデンサ部１Ａに直列に接続された第２のコンデンサ部１Ｂが形成される（図６参照）。

【0023】

第１内部電極１０１は、誘電体素体１０の第１帯状部１０Ａの長手方向の両側面に引き出され、一対の第１外部電極１１それぞれと接続されている。第２内部電極１０２は、誘電体素体１０の第２帯状部１０Ｂの短手方向の両側面に引き出され、一対の第２外部電極１２それぞれと接続されている。

【0024】

ここで、第１外部電極１１、第２外部電極１２それぞれは、複数のメッキ層から構成されることが好ましく、例えば、耐はんだ喰われ性を有するニッケルメッキ層と、該ニッケルメッキ層を覆うように形成されるスズメッキ層とを含んで構成される。

【0025】

上述したように構成されることにより、図６に示されるように、互いに直列に接続された第１のコンデンサ部１Ａと第２のコンデンサ部１Ｂとを備える複合積層セラミックコンデンサ１が形成されるなお、図６は、複合積層セラミックコンデンサ１の等価回路を示す図である。

【0026】

複合積層セラミックコンデンサ１は、図３に示されるように、第２帯状部１０Ｂの長手方向に沿って応力が作用するように配線基板５に実装される。その際に、第１外部電極１１は、例えば、配線基板５に形成された電源ライン（図示省略）にはんだ付けによって接続され、第２外部電極１２はグランドライン（図示省略）にはんだ付けによって接続される。なお、図３は、複合積層セラミックコンデンサ１が実装された配線基板５の平面図である。図３に示されるように、例えば、配線基板５の形状が長方形の場合、配線基板５の長手方向が応力の作用する方向となる。

【0027】

複合積層セラミックコンデンサ１を配線基板５に実装する際（又は配線基板５を設計する際）には、まず、配線基板５に作用する応力の方向が取得される（特許請求の範囲に記載の取得ステップに相当）。なお、配線基板５に作用する応力は、例えば、構造解析シミュレーション等により取得（把握）することができる。また、配線基板５に作用する応力の方向を取得（把握）する際には、配線基板５をケース等に取り付ける螺子などの位置や取り付け構造等も考慮される。

【0028】

そして、把握された配線基板５に作用する応力の方向と第２帯状部１０Ｂの長手方向とが一致するように、すなわち、第２帯状部１０Ｂの長手方向に沿って応力が作用するように、複合積層セラミックコンデンサ１の実装方向が決定される。その後、複合積層セラミックコンデンサ１が配線基板５に配置されて実装される（特許請求の範囲に記載の実装ステップに相当）。

【0029】

次に、複合積層セラミックコンデンサ１の同時破損防止効果をシミュレーションにより確認した。その際に、図３に示されるように、第２帯状部１０Ｂの長手方向に沿って応力が作用するように、複合積層セラミックコンデンサ１を配線基板５に実装した場合を想定してシミュレーションを行った。

【0030】

シミュレーション結果を図４及び図５に示す。図４は、複合積層セラミックコンデンサ１の第１外部電極１１近傍に作用する応力を、図３のＩＶ－ＩＶ線に沿った断面において見た場合のシミュレーション結果を示す図である。図５は、複合積層セラミックコンデンサ１の第２外部電極１２近傍に作用する応力を、図３のＶ－Ｖ線に沿った断面において見た場合のシミュレーション結果を示す図である。

【0031】

図３に示されるように、第２帯状部１０Ｂの長手方向に沿って応力が作用するように、複合積層セラミックコンデンサ１を配線基板５に実装した場合、図５に示されるように、第２外部電極１２近傍のセラミックには比較的大きな応力がかかるものの、図４に示されるように、第１外部電極１１近傍のセラミックには（第２外部電極１２近傍と比較して）大きな応力がかからないことが確認された。すなわち、本実施形態によれば、第１のコンデンサ部１Ａと第２のコンデンサ部１Ｂの同時破損を防止可能であることが確認された。

【0032】

以上、詳細に説明したように、本実施形態によれば、第１内部電極１０１と第３内部電極１０３とにより第１のコンデンサ部１Ａが形成され、第２内部電極１０２と第３内部電極１０３とにより、第１のコンデンサ部１Ａに直列に接続された第２のコンデンサ部１Ｂが形成される。また、本実施形態によれば、一方の第１外部電極１１から一方の第２外部電極１２に流れる電流（図１中の一点鎖線参照）および他方の第１外部電極１１から他方の第２外部電極１２に流れる電流（図１中の一点鎖線参照）それぞれについて、等価直列インダクタンスを低減する方向に相互インダクタンス（Ｍ）が働くことにより、等価直列インダクタンスが低下する。さらに、電流の経路が多くなるため、より等価直列インダクタンスの低減が促進される。

【0033】

また、本実施形態では、同一層内に、第１内部電極１０１と第２内部電極１０２（２つの内部電極１０１、１０２）を形成すればよいため、第１内部電極１０１及び第２内部電極１０２それぞれの表面積をより大きくすることができ、静電容量を増大することができる。

【0034】

さらに、本実施形態では、一対の第１外部電極１１が誘電体素体１０の第１帯状部１０Ａの長手方向の両側面に形成され、一対の第２外部電極１２が誘電体素体１０の第２帯状部１０Ｂの短手方向の両側面に形成されているため、配線基板５に比較的大きな応力がかかった場合に、第１外部電極１１近傍に作用する応力の大きさと、第２外部電極１２近傍に作用する応力の大きさとが異なり、第１のコンデンサ部１Ａと第２のコンデンサ部１Ｂの同時破損を防止することができる。

【0035】

その結果、本実施形態によれば、等価直列インダクタンスの悪化（増大）及び静電容量の低下を抑制しつつ、応力による、直列に接続された２個のコンデンサ部１Ａ、１Ｂの同時破損を防止する（すなわち、電源ラインに過電流が流れることを防止する）ことが可能となる。

【0036】

特に、本実施形態によれば、第２帯状部１０Ｂの長手方向に沿って応力が作用するように、複合積層セラミックコンデンサ１が配線基板５に実装されるため、第２外部電極１２近傍に比べて、第１外部電極１１近傍のセラミックには大きな応力がかかることが防止され、第１のコンデンサ部１Ａと第２のコンデンサ部１Ｂの同時破損を防止することが可能となる。

【0037】

以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、複合積層セラミックコンデンサ１は、平面視において略Ｔ字状に形成されていればよく、サイズ（大きさ）や厚み等は、要求される要件に応じて任意に設定することができる。

【符号の説明】

【0038】

１ 複合積層セラミックコンデンサ
１Ａ 第１のコンデンサ
１Ｂ 第２のコンデンサ
１０ 誘電体素体
１０Ａ 第１帯状部
１０Ｂ 第２帯状部
１１ 第１外部電極
１２ 第２外部電極
１００ 誘電体層
１００Ａ 第１帯状部
１００Ｂ 第２帯状部
１０１ 第１内部電極
１０２ 第２内部電極
１０３ 第３内部電極
５ 配線基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】