(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022184799
(43)【公開日】2022-12-13
(54)【発明の名称】イメージセンサ
(51)【国際特許分類】
H01L 27/146 20060101AFI20221206BHJP
【ＦＩ】
H01L27/146 A
H01L27/146 D
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022087421
(22)【出願日】2022-05-30
(31)【優先権主張番号】10-2021-0070967
(32)【優先日】2021-06-01
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2021-0108178
(32)【優先日】2021-08-17
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】李 元 ソク
(72)【発明者】
【氏名】沈 殷 燮
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA14
4M118CA03
4M118CA04
4M118CA07
4M118CA09
4M118CA22
4M118CA34
4M118DD04
4M118EA14
4M118FA06
4M118FA27
4M118FA28
4M118FA33
4M118FA38
4M118GA02
4M118GC07
4M118GD04
4M118HA22
4M118HA25
4M118HA30
(57)【要約】
【課題】ピクセルトランジスタの配置面積を最小化し、ピクセルサイズの小型化を極大化することができるイメージセンサを提供する。
【解決手段】本発明によるイメージセンサは、基板内に配置される複数のフォトダイオードと、前記フォトダイオードと接続され、前記基板の下面に垂直方向に延長される複数のアクティブピラーと、前記アクティブピラーの一部をチャネル領域として利用し、前記垂直方向に積層される少なくとも２個のトランジスタと、前記少なくとも２個のトランジスタの内の最上部に配置される伝送トランジスタの下部に配置され、前記伝送トランジスタと前記アクティブピラーの一部とを介して前記フォトダイオードから電荷が伝達されるフローティング拡散（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ：ＦＤ）領域と、前記基板の上面上に配置される光透過層と、を有する。
【選択図】 図２Ｃ
【解決手段】本発明によるイメージセンサは、基板内に配置される複数のフォトダイオードと、前記フォトダイオードと接続され、前記基板の下面に垂直方向に延長される複数のアクティブピラーと、前記アクティブピラーの一部をチャネル領域として利用し、前記垂直方向に積層される少なくとも２個のトランジスタと、前記少なくとも２個のトランジスタの内の最上部に配置される伝送トランジスタの下部に配置され、前記伝送トランジスタと前記アクティブピラーの一部とを介して前記フォトダイオードから電荷が伝達されるフローティング拡散（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ：ＦＤ）領域と、前記基板の上面上に配置される光透過層と、を有する。
【選択図】 図２Ｃ
【特許請求の範囲】
【請求項1】
イメージセンサであって、
基板内に配置される複数のフォトダイオードと、
前記フォトダイオードと接続され、前記基板の下面に垂直方向に延長される複数のアクティブピラー（ａｃｔｉｖｅ ｐｉｌｌａｒ）と、
前記アクティブピラーの一部をチャネル領域として利用し、前記垂直方向に積層される少なくとも２個のトランジスタと、
前記少なくとも２個のトランジスタの内の最上部に配置される伝送（ｔｒａｎｓｆｅｒ）トランジスタの下部に配置され、前記伝送トランジスタと前記アクティブピラーの一部とを介して前記フォトダイオードから電荷が伝達されるフローティング拡散（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ：以下、ＦＤ）領域と、
前記基板の上面上に配置される光透過層と、を有することを特徴とするイメージセンサ。
基板内に配置される複数のフォトダイオードと、
前記フォトダイオードと接続され、前記基板の下面に垂直方向に延長される複数のアクティブピラー（ａｃｔｉｖｅ ｐｉｌｌａｒ）と、
前記アクティブピラーの一部をチャネル領域として利用し、前記垂直方向に積層される少なくとも２個のトランジスタと、
前記少なくとも２個のトランジスタの内の最上部に配置される伝送（ｔｒａｎｓｆｅｒ）トランジスタの下部に配置され、前記伝送トランジスタと前記アクティブピラーの一部とを介して前記フォトダイオードから電荷が伝達されるフローティング拡散（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ：以下、ＦＤ）領域と、
前記基板の上面上に配置される光透過層と、を有することを特徴とするイメージセンサ。
【請求項2】
前記少なくとも２個のトランジスタは、前記ＦＤ領域の下部に配置されたリセット（ｒｅｓｅｔ）トランジスタとソースフォロワー（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ）トランジスタとを含み、
前記ＦＤ領域において前記垂直方向に延長され、前記ソースフォロワートランジスタのゲートに接続されるＦＤストラップ（ｓｔｒａｐ）をさらに有することを特徴とする請求項１に記載のイメージセンサ。
前記ＦＤ領域において前記垂直方向に延長され、前記ソースフォロワートランジスタのゲートに接続されるＦＤストラップ（ｓｔｒａｐ）をさらに有することを特徴とする請求項１に記載のイメージセンサ。
【請求項3】
前記複数のフォトダイオードは、前記基板内に２次元アレイ状に配置され、２次元格子状のピクセル分離構造体によって互いに分離され、
前記少なくとも２個のトランジスタそれぞれは、前記チャネル領域、前記アクティブピラーの一部であり、前記垂直方向に前記チャネル領域の両側のソース及びドレイン領域、及び前記チャネル領域をＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）構造で取り囲むゲートを含むことを特徴とする請求項１に記載のイメージセンサ。
前記少なくとも２個のトランジスタそれぞれは、前記チャネル領域、前記アクティブピラーの一部であり、前記垂直方向に前記チャネル領域の両側のソース及びドレイン領域、及び前記チャネル領域をＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）構造で取り囲むゲートを含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項4】
前記ＦＤ領域は、前記複数のアクティブピラーの一部を取り囲み、前記基板の下面に平行な平板状を有し、
前記イメージセンサは、前記少なくとも２個のトランジスタのそれぞれのゲートを形成し、平板状に第１方向に延長される複数のゲートライン層と、
前記ＦＤ領域の下部に配置される前記少なくとも２個のトランジスタの内のリセットトランジスタと、
前記リセットトランジスタの下部に配置され、前記アクティブピラーの一部を取り囲み、平板状に前記第１方向に延長され、前記リセットトランジスタに電源電圧を印加する電源ライン層と、
前記基板上に配置され、前記第１方向に延長される複数の分離領域と、をさらに有し、
前記ＦＤ領域、前記ゲートライン層、及び前記電源ライン層は、前記分離領域によって前記第１方向に垂直な第２方向に沿って互いに分離された構造を有することを特徴とする請求項３に記載のイメージセンサ。
前記イメージセンサは、前記少なくとも２個のトランジスタのそれぞれのゲートを形成し、平板状に第１方向に延長される複数のゲートライン層と、
前記ＦＤ領域の下部に配置される前記少なくとも２個のトランジスタの内のリセットトランジスタと、
前記リセットトランジスタの下部に配置され、前記アクティブピラーの一部を取り囲み、平板状に前記第１方向に延長され、前記リセットトランジスタに電源電圧を印加する電源ライン層と、
前記基板上に配置され、前記第１方向に延長される複数の分離領域と、をさらに有し、
前記ＦＤ領域、前記ゲートライン層、及び前記電源ライン層は、前記分離領域によって前記第１方向に垂直な第２方向に沿って互いに分離された構造を有することを特徴とする請求項３に記載のイメージセンサ。
【請求項5】
前記複数のゲートライン層と前記電源ライン層は、その端部において前記第１方向に階段状構造を形成し、複数の垂直コンタクトを介して対応する複数の第１電極パッドに接続され、
前記複数のゲートライン層と前記電源ライン層の内の少なくとも１つには、前記ＦＤ領域から前記垂直方向に延長されるＦＤストラップが通過するオープンホールが形成されることを特徴とする請求項４に記載のイメージセンサ。
前記複数のゲートライン層と前記電源ライン層の内の少なくとも１つには、前記ＦＤ領域から前記垂直方向に延長されるＦＤストラップが通過するオープンホールが形成されることを特徴とする請求項４に記載のイメージセンサ。
【請求項6】
前記複数のゲートライン層は、前記第２方向に実質的に互いに同じ幅を有し、
前記電源ライン層は、前記第２方向に前記ゲートライン層と実質的に同じ幅を有することを特徴とする請求項４に記載のイメージセンサ。
前記電源ライン層は、前記第２方向に前記ゲートライン層と実質的に同じ幅を有することを特徴とする請求項４に記載のイメージセンサ。
【請求項7】
前記ＦＤ領域は、前記アクティブピラーに直接接触し、
前記複数のゲートライン層のそれぞれは、ゲート絶縁膜を介在させて対応する前記アクティブピラーを取り囲むことを特徴とする請求項４に記載のイメージセンサ。
前記複数のゲートライン層のそれぞれは、ゲート絶縁膜を介在させて対応する前記アクティブピラーを取り囲むことを特徴とする請求項４に記載のイメージセンサ。
【請求項8】
前記複数のフォトダイオード、前記少なくとも２個のトランジスタ、前記ＦＤ領域、及び前記光透過層は、第１半導体チップに形成され、
前記イメージセンサは、前記第１半導体チップの下面に結合され、複数のロジック素子（ｌｏｇｉｃ ｅｌｅｍｅｎｔ）が配置される第２半導体チップをさらに有することを特徴とする請求項１に記載のイメージセンサ。
前記イメージセンサは、前記第１半導体チップの下面に結合され、複数のロジック素子（ｌｏｇｉｃ ｅｌｅｍｅｎｔ）が配置される第２半導体チップをさらに有することを特徴とする請求項１に記載のイメージセンサ。
【請求項9】
前記少なくとも２個のトランジスタは、前記伝送トランジスタと、前記伝送トランジスタの下部に順次に積層配置されるリセットトランジスタと、ソースフォロワートランジスタと、選択（ｓｅｌｅｃｔｉｏｎ）トランジスタと、を含み、
前記イメージセンサは、前記少なくとも２個のトランジスタそれぞれのゲートに接続され、平板状に第１方向に延長される複数のゲートライン層と、
前記リセットトランジスタの下部に配置され、前記複数のアクティブピラーの一部を取り囲み、平板状に前記第１方向に延長され、前記リセットトランジスタに電源電圧を印加する電源ライン層と、をさらに有し、
前記複数のゲートライン層と前記電源ライン層は、前記第１方向の端部において複数の垂直コンタクトを介して、対応する複数の第１電極パッドに接続され、
前記複数の第１電極パッドの少なくとも１つは、前記第１半導体チップの下面上に配置され、前記第２半導体チップの上面上に配置された第２電極パッドにボンディング結合されることを特徴とする請求項８に記載のイメージセンサ。
前記イメージセンサは、前記少なくとも２個のトランジスタそれぞれのゲートに接続され、平板状に第１方向に延長される複数のゲートライン層と、
前記リセットトランジスタの下部に配置され、前記複数のアクティブピラーの一部を取り囲み、平板状に前記第１方向に延長され、前記リセットトランジスタに電源電圧を印加する電源ライン層と、をさらに有し、
前記複数のゲートライン層と前記電源ライン層は、前記第１方向の端部において複数の垂直コンタクトを介して、対応する複数の第１電極パッドに接続され、
前記複数の第１電極パッドの少なくとも１つは、前記第１半導体チップの下面上に配置され、前記第２半導体チップの上面上に配置された第２電極パッドにボンディング結合されることを特徴とする請求項８に記載のイメージセンサ。
【請求項10】
前記少なくとも２個のトランジスタそれぞれのゲートに接続され、平板状に第１方向に延長されるゲートライン層と、
前記第１半導体チップの下面上で前記第１方向と垂直な第２方向に延長され、前記少なくとも２個のトランジスタの内の選択トランジスタに接続され、対応する出力用第１電極パッドと直接接続される出力ライン層と、をさらに有し、
前記ゲートライン層は、前記第１方向の端部において垂直コンタクトを介して対応する複数のゲート用第１電極パッドに接続され、
前記ゲート用第１電極パッド及び出力用第１電極パッドは、前記第１半導体チップの下面上に配置され、前記第２半導体チップの上面上に配置された複数の第２電極パッドにボンディング結合されることを特徴とする請求項８に記載のイメージセンサ。
前記第１半導体チップの下面上で前記第１方向と垂直な第２方向に延長され、前記少なくとも２個のトランジスタの内の選択トランジスタに接続され、対応する出力用第１電極パッドと直接接続される出力ライン層と、をさらに有し、
前記ゲートライン層は、前記第１方向の端部において垂直コンタクトを介して対応する複数のゲート用第１電極パッドに接続され、
前記ゲート用第１電極パッド及び出力用第１電極パッドは、前記第１半導体チップの下面上に配置され、前記第２半導体チップの上面上に配置された複数の第２電極パッドにボンディング結合されることを特徴とする請求項８に記載のイメージセンサ。
【請求項11】
イメージセンサであって、
基板内の複数のフォトダイオードと、前記複数のフォトダイオードに接続され、前記基板の下面に対し垂直方向に延長される複数のアクティブピラーと、前記複数のアクティブピラーを取り囲み、導電層と絶縁層とが交互に積層された積層構造物と、前記基板上面上に配置される光透過層と、を備える第１半導体チップと、
前記第１半導体チップの下面に結合され、複数のロジック素子（ｌｏｇｉｃ ｅｌｅｍｅｎｔ）が配置される第２半導体チップと、を有し、
前記積層構造物は、前記複数のアクティブピラーの少なくとも一部をチャネル領域として利用する少なくとも２個のトランジスタが積層された積層トランジスタ構造体を含むことを特徴とするイメージセンサ。
基板内の複数のフォトダイオードと、前記複数のフォトダイオードに接続され、前記基板の下面に対し垂直方向に延長される複数のアクティブピラーと、前記複数のアクティブピラーを取り囲み、導電層と絶縁層とが交互に積層された積層構造物と、前記基板上面上に配置される光透過層と、を備える第１半導体チップと、
前記第１半導体チップの下面に結合され、複数のロジック素子（ｌｏｇｉｃ ｅｌｅｍｅｎｔ）が配置される第２半導体チップと、を有し、
前記積層構造物は、前記複数のアクティブピラーの少なくとも一部をチャネル領域として利用する少なくとも２個のトランジスタが積層された積層トランジスタ構造体を含むことを特徴とするイメージセンサ。
【請求項12】
前記積層トランジスタ構造体は、前記複数のフォトダイオードからの信号出力のための４個のトランジスタを含み、
前記イメージセンサは、前記基板上に配置され、前記積層構造物を貫通する構造として第１方向に延長される複数の分離領域と、
伝送トランジスタを構成する前記複数のアクティブピラーの一部及び前記導電層の最上部の第１導電層の一部と、
ローティング拡散（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ：以下、ＦＤ）領域を構成する第２導電層と、
リセットトランジスタを構成する前記複数のアクティブピラーの一部及び前記導電層の最上部から第３導電層の一部と、
前記リセットトランジスタに電源電圧を印加する電源ライン層を構成する前記導電層の最上部から第４導電層と、
前記ＦＤ領域から前記垂直方向に延長され、前記４個のトランジスタの内のソースフォロワートランジスタのゲートに接続され、前記積層構造物の一部を貫通して配置されるＦＤストラップと、をさらに有し、
前記積層構造物の複数の前記導電層は、前記第１方向に延長され、前記分離領域によって前記第１方向と垂直な第２方向に沿って互いに分離されることを特徴とする請求項１１に記載のイメージセンサ。
前記イメージセンサは、前記基板上に配置され、前記積層構造物を貫通する構造として第１方向に延長される複数の分離領域と、
伝送トランジスタを構成する前記複数のアクティブピラーの一部及び前記導電層の最上部の第１導電層の一部と、
ローティング拡散（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ：以下、ＦＤ）領域を構成する第２導電層と、
リセットトランジスタを構成する前記複数のアクティブピラーの一部及び前記導電層の最上部から第３導電層の一部と、
前記リセットトランジスタに電源電圧を印加する電源ライン層を構成する前記導電層の最上部から第４導電層と、
前記ＦＤ領域から前記垂直方向に延長され、前記４個のトランジスタの内のソースフォロワートランジスタのゲートに接続され、前記積層構造物の一部を貫通して配置されるＦＤストラップと、をさらに有し、
前記積層構造物の複数の前記導電層は、前記第１方向に延長され、前記分離領域によって前記第１方向と垂直な第２方向に沿って互いに分離されることを特徴とする請求項１１に記載のイメージセンサ。
【請求項13】
第１方向に延長される第１積層構造体と、
前記第１積層構造体と並行して前記第１方向に延長され、前記第１方向と垂直な第２方向に前記第１積層構造体と絶縁される第２積層構造体と、を有し、
前記第１積層構造体と第２積層構造体それぞれは、複数のピクセルと、前記第１方向の端部に形成される複数の第１電極パッドと、を含み、
前記複数のピクセルそれぞれは、フォトダイオードと、前記フォトダイオードに接続され、垂直方向に延長されるアクティブピラーと、前記アクティブピラーをチャネルとして利用する積層された複数のトランジスタと、を含み、
前記複数の第１電極パッドは、前記複数のトランジスタの少なくとも１つのゲートに接続されることを特徴とするイメージセンサ。
前記第１積層構造体と並行して前記第１方向に延長され、前記第１方向と垂直な第２方向に前記第１積層構造体と絶縁される第２積層構造体と、を有し、
前記第１積層構造体と第２積層構造体それぞれは、複数のピクセルと、前記第１方向の端部に形成される複数の第１電極パッドと、を含み、
前記複数のピクセルそれぞれは、フォトダイオードと、前記フォトダイオードに接続され、垂直方向に延長されるアクティブピラーと、前記アクティブピラーをチャネルとして利用する積層された複数のトランジスタと、を含み、
前記複数の第１電極パッドは、前記複数のトランジスタの少なくとも１つのゲートに接続されることを特徴とするイメージセンサ。
【請求項14】
前記積層された複数のトランジスタは、伝送トランジスタ、リセットトランジスタ、及び選択トランジスタを含み、
前記複数の第１電極パッドは、前記伝送トランジスタ、リセットトランジスタ、及び選択トランジスタのゲートラインに接続されることを特徴とする請求項１３に記載のイメージセンサ。
前記複数の第１電極パッドは、前記伝送トランジスタ、リセットトランジスタ、及び選択トランジスタのゲートラインに接続されることを特徴とする請求項１３に記載のイメージセンサ。
【請求項15】
前記複数のピクセルそれぞれは、基板内に配置される前記フォトダイオードと、
前記フォトダイオードと接続され、前記基板の下面に前記垂直方向に延長される前記アクティブピラーと、
前記アクティブピラーの一部をチャネル領域として利用する前記垂直方向に積層された前記複数のトランジスタと、
前記複数のトランジスタの内の最上部に配置された伝送トランジスタの下部に配置され、前記伝送トランジスタと前記アクティブピラーの一部を介して前記フォトダイオードから電荷が伝達されるフローティング拡散（ＦＤ）領域と、を含むことを特徴とする請求項１３に記載のイメージセンサ。
前記フォトダイオードと接続され、前記基板の下面に前記垂直方向に延長される前記アクティブピラーと、
前記アクティブピラーの一部をチャネル領域として利用する前記垂直方向に積層された前記複数のトランジスタと、
前記複数のトランジスタの内の最上部に配置された伝送トランジスタの下部に配置され、前記伝送トランジスタと前記アクティブピラーの一部を介して前記フォトダイオードから電荷が伝達されるフローティング拡散（ＦＤ）領域と、を含むことを特徴とする請求項１３に記載のイメージセンサ。
【請求項16】
前記積層された複数のトランジスタは、前記基板下面上に順次に積層された伝送トランジスタ、リセットトランジスタ、ソースフォロワートランジスタ、及び選択トランジスタを含み、
前記ＦＤ領域は、前記伝送トランジスタとリセットトランジスタとの間に配置されることを特徴とする請求項１５に記載のイメージセンサ。
前記ＦＤ領域は、前記伝送トランジスタとリセットトランジスタとの間に配置されることを特徴とする請求項１５に記載のイメージセンサ。
【請求項17】
前記ＦＤ領域は、前記垂直方向に延長されるＦＤストラップに接続され、
前記ＦＤストラップは、前記ソースフォロワートランジスタのゲートに接続されることを特徴とする請求項１６に記載のイメージセンサ。
前記ＦＤストラップは、前記ソースフォロワートランジスタのゲートに接続されることを特徴とする請求項１６に記載のイメージセンサ。
【請求項18】
前記積層された複数のトランジスタのゲートは、前記第１方向に延長される複数のゲートラインに含まれ、
前記複数のゲートラインは、前記第１方向に延長される平板状を有し、
前記積層された複数のトランジスタは、前記アクティブピラーが前記複数のゲートラインを貫通する領域に形成されることを特徴とする請求項１６に記載のイメージセンサ。
前記複数のゲートラインは、前記第１方向に延長される平板状を有し、
前記積層された複数のトランジスタは、前記アクティブピラーが前記複数のゲートラインを貫通する領域に形成されることを特徴とする請求項１６に記載のイメージセンサ。
【請求項19】
前記アクティブピラーに接続され、前記リセットトランジスタとソースフォロワートランジスタとの間に配置され、前記第１方向に延長される電源ラインをさらに有し、
前記積層された複数のトランジスタのゲートは、前記第１方向に延長される複数のゲートラインに含まれ、
前記電源ラインは、前記ゲートラインと実質的に同じ幅を有することを特徴とする請求項１６に記載のイメージセンサ。
前記積層された複数のトランジスタのゲートは、前記第１方向に延長される複数のゲートラインに含まれ、
前記電源ラインは、前記ゲートラインと実質的に同じ幅を有することを特徴とする請求項１６に記載のイメージセンサ。
【請求項20】
前記アクティブピラーは、前記電源ラインを貫通して延長され、
前記電源ラインには、前記ＦＤ領域から前記垂直方向に延長されるＦＤストラップが通過するオープンホールが形成されることを特徴とする請求項１９に記載のイメージセンサ。
前記電源ラインには、前記ＦＤ領域から前記垂直方向に延長されるＦＤストラップが通過するオープンホールが形成されることを特徴とする請求項１９に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、イメージセンサに関し、特に、垂直チャネルを有するトランジスタを含むイメージセンサに関する。
【背景技術】
【0002】
イメージセンサは、光学映像を電気信号に変換させる。
近年、コンピュータ産業と通信産業との発達によって、デジタルカメラ、カムコーダ、ＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラなど多様な分野で性能が向上したイメージセンサの需要が増大している。
近年、コンピュータ産業と通信産業との発達によって、デジタルカメラ、カムコーダ、ＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラなど多様な分野で性能が向上したイメージセンサの需要が増大している。
【0003】
イメージセンサは、複数個の単位ピクセルが２次元アレイ配列されて構成される。
一般的に単位ピクセルは、１つのフォトダイオードと複数のピクセルトランジスタとで構成される。
ここで、単位ピクセルを構成する複数のピクセルトランジスタは、３個のトランジスタを含む３ＴＲ構造、又は、４個のトランジスタを含む４ＴＲ構造を有する。
一般的に単位ピクセルは、１つのフォトダイオードと複数のピクセルトランジスタとで構成される。
ここで、単位ピクセルを構成する複数のピクセルトランジスタは、３個のトランジスタを含む３ＴＲ構造、又は、４個のトランジスタを含む４ＴＲ構造を有する。
【0004】
最近、単位ピクセルの面積が微細化されるにつれ、微細化された単位ピクセル面積内に複数のピクセルトランジスタを配置する空間を確保することが次第に困難になってきている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００２－７７７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は上記従来のイメージセンサにおける問題点に鑑みてなされたものであって、本発明の目的は、ピクセルトランジスタの配置面積を最小化し、ピクセルサイズの小型化を極大化することができるイメージセンサを提供することにある。
【課題を解決するための手段】
【0007】
上記目的を達成するためになされた本発明によるイメージセンサは、基板内に配置される複数のフォトダイオードと、前記フォトダイオードと接続され、前記基板の下面に垂直方向に延長される複数のアクティブピラー（ａｃｔｉｖｅ ｐｉｌｌａｒ）と、前記アクティブピラーの一部をチャネル領域として利用し、前記垂直方向に積層される少なくとも２個のトランジスタと、前記少なくとも２個のトランジスタの内の最上部に配置される伝送（ｔｒａｎｓｆｅｒ）トランジスタの下部に配置され、前記伝送トランジスタと前記アクティブピラーの一部とを介して前記フォトダイオードから電荷が伝達されるフローティング拡散（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ：以下、ＦＤ）領域と、前記基板の上面上に配置される光透過層と、を有することを特徴とする。
【0008】
また、上記目的を達成するためになされた本発明によるイメージセンサは、基板内の複数のフォトダイオードと、前記複数のフォトダイオードに接続され、前記基板の下面に対し垂直方向に延長される複数のアクティブピラーと、前記複数のアクティブピラーを取り囲み、導電層と絶縁層とが交互に積層された積層構造物と、前記基板上面上に配置される光透過層と、を備える第１半導体チップと、前記第１半導体チップの下面に結合され、複数のロジック素子（ｌｏｇｉｃ ｅｌｅｍｅｎｔ）が配置される第２半導体チップと、を有し、前記積層構造物は、前記複数のアクティブピラーの少なくとも一部をチャネル領域として利用する少なくとも２個のトランジスタが積層された積層トランジスタ構造体を含むことを特徴とする。
【0009】
また、上記目的を達成するためになされた本発明によるイメージセンサは、第１方向に延長される第１積層構造体と、前記第１積層構造体と並行して前記第１方向に延長され、前記第１方向と垂直な第２方向に前記第１積層構造体と絶縁される第２積層構造体と、を有し、前記第１積層構造体と第２積層構造体それぞれは、複数のピクセルと、前記第１方向の端部に形成される複数の第１電極パッドと、を含み、前記複数のピクセルそれぞれは、フォトダイオードと、前記フォトダイオードに接続され、垂直方向に延長されるアクティブピラーと、前記アクティブピラーをチャネルとして利用する積層された複数のトランジスタと、を含み、前記複数の第１電極パッドは、前記複数のトランジスタの少なくとも１つのゲートに接続されることを特徴とする。
【発明の効果】
【0010】
本発明に係るイメージセンサによれば、基板の前面の垂直方向に延長するアクティブピラー、及びアクティブピラーを取り囲み、垂直方向に積層された４層のゲートライン層を含む。
また、４層のゲートライン層は、アクティブピラーをチャネル領域として４個のトランジスタ、すなわち、伝送トランジスタ、リセットトランジスタ、ソースフォロワートランジスタ、及び選択トランジスタを構成する。
結果として、本発明のイメージセンサにおいて、フォトダイオードの上部に垂直チャネルを有するピクセルトランジスタが配置されることで、平面的にピクセルトランジスタの配置面積が最小化され、ピクセルサイズの小型化が極大化される。
また、４層のゲートライン層は、アクティブピラーをチャネル領域として４個のトランジスタ、すなわち、伝送トランジスタ、リセットトランジスタ、ソースフォロワートランジスタ、及び選択トランジスタを構成する。
結果として、本発明のイメージセンサにおいて、フォトダイオードの上部に垂直チャネルを有するピクセルトランジスタが配置されることで、平面的にピクセルトランジスタの配置面積が最小化され、ピクセルサイズの小型化が極大化される。
【図面の簡単な説明】
【0011】
【図1】本発明の一実施形態による垂直チャネルを有するトランジスタを含むイメージセンサのピクセルの構成を示す回路図である。
【図2A】本発明の一実施形態による垂直チャネルを有するトランジスタを含むイメージセンサのピクセルを示す平面図である。
【図3A】本発明の実施形態による垂直チャネルを有するトランジスタを含むイメージセンサのピクセルの構成を示す断面図である。
【図3B】本発明の実施形態による垂直チャネルを有するトランジスタを含むイメージセンサのピクセルの構成を示す断面図である。
【図4】本発明の一実施形態による３ＴＲ構造の垂直チャネルトランジスタで構成されたイメージセンサのピクセルを説明するための回路図である。
【図6A】本発明の一実施形態による垂直チャネルを有するトランジスタを含むイメージセンサのピクセルを示す平面図である。
【図7A】本発明の実施形態による垂直チャネルを有するトランジスタを含むイメージセンサの積層構造を示し第１半導体チップと第２半導体チップとが分離された状態を示す分解斜視図である。
【図7C】本発明の実施形態による垂直チャネルを有するトランジスタを含むイメージセンサの積層構造を示し３層の半導体チップが積層された構造を示す斜視図である。
【図8】本発明の一実施例による垂直チャネルを有するトランジスタを含むイメージセンサのピクセルを示す断面図である。
【図9A】本発明の実施形態による垂直チャネルを有するトランジスタを含むイメージセンサの積層構造を示す部分断面図である。
【図9B】本発明の実施形態による垂直チャネルを有するトランジスタを含むイメージセンサの積層構造を示す部分断面図である。
【発明を実施するための形態】
【0012】
次に、本発明に係るイメージセンサを実施するための形態の具体例を図面を参照しながら説明する。
図面上の同じ構成要素については、同じ参照符号を付し、それらに関連する重複説明は省略する。
図面上の同じ構成要素については、同じ参照符号を付し、それらに関連する重複説明は省略する。
【0013】
図１は、本発明の一実施形態による垂直チャネルを有するトランジスタを含むイメージセンサのピクセルの構成を示す回路図である。
図１を参照すると、本実施形態の垂直チャネルを有するトランジスタを含むイメージセンサ１００（以下、簡単に「イメージセンサ」と称する）は、複数のピクセルを含み、ピクセルは、２次元アレイ状に配置される。
このような２次元アレイ構造のピクセルは、アクティブピクセルセンサ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ：ＡＰＳ）を構成する。
本実施形態のイメージセンサ１００は、例えば、ＣＩＳ（ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ）であり得る。
本実施形態のイメージセンサ１００がＣＩＳに限定されるものではない。
図１を参照すると、本実施形態の垂直チャネルを有するトランジスタを含むイメージセンサ１００（以下、簡単に「イメージセンサ」と称する）は、複数のピクセルを含み、ピクセルは、２次元アレイ状に配置される。
このような２次元アレイ構造のピクセルは、アクティブピクセルセンサ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ：ＡＰＳ）を構成する。
本実施形態のイメージセンサ１００は、例えば、ＣＩＳ（ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ）であり得る。
本実施形態のイメージセンサ１００がＣＩＳに限定されるものではない。
【0014】
図１は、ピクセルの内のいずれか１つの単位ピクセルを示し、１つの単位ピクセルは、フォトダイオード（Ｐｈｏｔｏ Ｄｉｏｄｅ：ＰＤ）、フローティング拡散（ｆｌｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ：以下、ＦＤ）領域ＦＤ、及びピクセルトランジスタを含む。
ピクセルトランジスタは、例えば、伝送トランジスタＴＸ、リセットトランジスタＲＸ、ソースフォロワートランジスタＳＦＸ、及び選択トランジスタＳＸを含む。
ピクセルトランジスタは、例えば、伝送トランジスタＴＸ、リセットトランジスタＲＸ、ソースフォロワートランジスタＳＦＸ、及び選択トランジスタＳＸを含む。
【0015】
本実施形態のイメージセンサ１００において、ＦＤ領域ＦＤとピクセルトランジスタは、基板（図２Ｃの符号１０１参照）の前面（図２Ｃの符号ＦＳ参照）上に形成され、また、フォトダイオードＰＤの下部に配置される。
ここで、基板１０１の前面ＦＳは、基板１０１の下面に該当する。
基板１０１の前面ＦＳと背面（図２Ｃの符号ＢＳ参照）については、図２Ａ～図２Ｃの説明部分でさらに詳細に説明する。
一方、４個のトランジスタを用いてフォトダイオードＰＤから信号を出力するので、本実施形態のイメージセンサ１００は、４ＴＲ構造のイメージセンサである。
ここで、基板１０１の前面ＦＳは、基板１０１の下面に該当する。
基板１０１の前面ＦＳと背面（図２Ｃの符号ＢＳ参照）については、図２Ａ～図２Ｃの説明部分でさらに詳細に説明する。
一方、４個のトランジスタを用いてフォトダイオードＰＤから信号を出力するので、本実施形態のイメージセンサ１００は、４ＴＲ構造のイメージセンサである。
【0016】
フォトダイオードＰＤは、外部から入射された光量に比例して電荷を生成及び蓄積する。
参考までに、光を電荷に変換させる素子を、一般的に光電変換素子と言うが、フォトダイオードＰＤは、一種の光電変換素子に該当する。
本実施形態のイメージセンサ１００において、ピクセルに配置される光電変換素子がフォトダイオードＰＤに限定されるものではない。
例えば、実施形態によって、フォトトランジスタ、フォトゲート、ピン留めフォトダイオード（ｐｉｎｎｅｄ－ｐｈｏｔｏｄｉｏｄｅ）、及びそれらの組み合わせのような他の種類の光電変換素子がピクセルに配置され得る。
参考までに、光を電荷に変換させる素子を、一般的に光電変換素子と言うが、フォトダイオードＰＤは、一種の光電変換素子に該当する。
本実施形態のイメージセンサ１００において、ピクセルに配置される光電変換素子がフォトダイオードＰＤに限定されるものではない。
例えば、実施形態によって、フォトトランジスタ、フォトゲート、ピン留めフォトダイオード（ｐｉｎｎｅｄ－ｐｈｏｔｏｄｉｏｄｅ）、及びそれらの組み合わせのような他の種類の光電変換素子がピクセルに配置され得る。
【0017】
本実施形態のイメージセンサ１００において、ピクセルトランジスタは、基板１０１の前面ＦＳ上に垂直方向に沿って配置され、また、ピクセルトランジスタは、垂直チャネルを含む。
例えば、基板１０１の前面ＦＳから垂直方向に延長されるアクティブピラー（図２Ｂの符号１５０）が基板１０１の前面ＦＳ上に形成され、アクティブピラー１５０がピクセルトランジスタの垂直チャネルとして利用される。
垂直チャネルを含むピクセルトランジスタについては、図２Ａ～図２Ｃの説明部分でさらに詳細に説明する。
例えば、基板１０１の前面ＦＳから垂直方向に延長されるアクティブピラー（図２Ｂの符号１５０）が基板１０１の前面ＦＳ上に形成され、アクティブピラー１５０がピクセルトランジスタの垂直チャネルとして利用される。
垂直チャネルを含むピクセルトランジスタについては、図２Ａ～図２Ｃの説明部分でさらに詳細に説明する。
【0018】
ＦＤ領域ＦＤは、フォトダイオードＰＤで生成された電荷が伝達され累積蓄積して保存する。
ＦＤ領域ＦＤに蓄積された電荷量によってソースフォロワートランジスタＳＦＸが制御される。
リセットトランジスタＲＸは、ＦＤ領域ＦＤに蓄積された電荷を周期的にリセットする。
リセットトランジスタＲＸのドレインは、ＦＤ領域ＦＤに接続され、ソースは、電源電圧Ｖｐｉｘに接続される。
リセットトランジスタＲＸがターンオン（ｔｕｒｎ－ｏｎ）されれば、リセットトランジスタＲＸのソースに接続された電源電圧ＶｐｉｘがＦＤ領域ＦＤに印加される。
したがって、リセットトランジスタＲＸがターンオンされれば、ＦＤ領域ＦＤに蓄積された電荷が排出されてＦＤ領域ＦＤがリセットされる。
ＦＤ領域ＦＤに蓄積された電荷量によってソースフォロワートランジスタＳＦＸが制御される。
リセットトランジスタＲＸは、ＦＤ領域ＦＤに蓄積された電荷を周期的にリセットする。
リセットトランジスタＲＸのドレインは、ＦＤ領域ＦＤに接続され、ソースは、電源電圧Ｖｐｉｘに接続される。
リセットトランジスタＲＸがターンオン（ｔｕｒｎ－ｏｎ）されれば、リセットトランジスタＲＸのソースに接続された電源電圧ＶｐｉｘがＦＤ領域ＦＤに印加される。
したがって、リセットトランジスタＲＸがターンオンされれば、ＦＤ領域ＦＤに蓄積された電荷が排出されてＦＤ領域ＦＤがリセットされる。
【0019】
ソースフォロワートランジスタＳＦＸは、ソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）に該当する。
すなわち、ソースフォロワートランジスタＳＦＸは、ＦＤ領域ＦＤの電荷量による電位変化を増幅し、それに対応する電源電圧Ｖｐｉｘを選択トランジスタＳＸを介して出力ラインＶｏｕｔに出力する。
選択トランジスタＳＸは、行単位で読み取るピクセルを選択する。
選択トランジスタＳＸがターンオンされるとき、ソースフォロワートランジスタＳＦＸのソース電極に印加された電源電圧ＶｐｉｘがソースフォロワートランジスタＳＦＸ及び選択トランジスタＳＸを介して出力される。
すなわち、ソースフォロワートランジスタＳＦＸは、ＦＤ領域ＦＤの電荷量による電位変化を増幅し、それに対応する電源電圧Ｖｐｉｘを選択トランジスタＳＸを介して出力ラインＶｏｕｔに出力する。
選択トランジスタＳＸは、行単位で読み取るピクセルを選択する。
選択トランジスタＳＸがターンオンされるとき、ソースフォロワートランジスタＳＦＸのソース電極に印加された電源電圧ＶｐｉｘがソースフォロワートランジスタＳＦＸ及び選択トランジスタＳＸを介して出力される。
【0020】
図２Ａ～図２Ｃは、本発明の一実施形態によるイメージセンサのピクセルを示す平面図、拡大図、及び断面図であって、図２Ｂは、図２Ａのピクセルの内の１つを拡大して示す拡大図であり、図２Ｃは、図２ＢのＩ－Ｉ’線に沿って切断して示す断面図である。
図２Ａ～図２Ｃを参照すると、本実施形態のイメージセンサ１００は、基板１０１、フォトダイオード１１０、ピクセル分離構造体１２０、光透過層１３０、積層構造体ＳＳ、及び出力ライン層１９０を含む。
図２Ａ～図２Ｃを参照すると、本実施形態のイメージセンサ１００は、基板１０１、フォトダイオード１１０、ピクセル分離構造体１２０、光透過層１３０、積層構造体ＳＳ、及び出力ライン層１９０を含む。
【0021】
基板１０１は、前面（Ｆｒｏｎｔ Ｓｉｄｅ：ＦＳ）とそれに対向する背面（Ｂａｃｋ Ｓｉｄｅ：ＢＳ）を含む。
基板１０１の前面ＦＳ上に積層構造体ＳＳが配置され、背面ＢＳ上に光透過層１３０が配置される。
ここで、図７Ａのイメージセンサ１００の積層構造を考慮するとき、基板１０１は、第１半導体チップ（１００－１）の基板に該当し、基板１０１の前面ＦＳは、基板１０１の下面に該当する。
また、基板１０１の背面ＢＳは、基板１０１の上面に該当する。
すなわち、第３方向（ｚ方向）に上方からイメージセンサ１００に光が入射されるとするとき、基板１０１の背面ＢＳ、すなわち、基板１０１の上面を介して光がフォトダイオード１１０に入射される。
基板１０１の前面ＦＳ上に積層構造体ＳＳが配置され、背面ＢＳ上に光透過層１３０が配置される。
ここで、図７Ａのイメージセンサ１００の積層構造を考慮するとき、基板１０１は、第１半導体チップ（１００－１）の基板に該当し、基板１０１の前面ＦＳは、基板１０１の下面に該当する。
また、基板１０１の背面ＢＳは、基板１０１の上面に該当する。
すなわち、第３方向（ｚ方向）に上方からイメージセンサ１００に光が入射されるとするとき、基板１０１の背面ＢＳ、すなわち、基板１０１の上面を介して光がフォトダイオード１１０に入射される。
【0022】
参考までに、本実施形態のイメージセンサ１００は、図７Ａに示すように、第１半導体チップ（１００－１）と第２半導体チップ（１００－２）とを含む。
しかし、説明の便宜上、図２Ｃを始めとするほとんどの断面図において、第２半導体チップ（１００－２）は省略し、第１半導体チップ（１００－１）だけが、裏表逆になった形態で図に示している。
また、詳細な説明部分において、第１半導体チップ（１００－１）の裏表逆になった形態に基づいて下面、下部、上面、上部を説明する。
したがって、積層構造を示す図７Ａ、図７Ｂ、図９Ａ、及び図９Ｂの説明部分を除き、他の図面の説明において、下面、下部、上面、及び上部は、図７Ａのイメージセンサ１００において、上面、上部、下面、及び下部に該当する。
しかし、説明の便宜上、図２Ｃを始めとするほとんどの断面図において、第２半導体チップ（１００－２）は省略し、第１半導体チップ（１００－１）だけが、裏表逆になった形態で図に示している。
また、詳細な説明部分において、第１半導体チップ（１００－１）の裏表逆になった形態に基づいて下面、下部、上面、上部を説明する。
したがって、積層構造を示す図７Ａ、図７Ｂ、図９Ａ、及び図９Ｂの説明部分を除き、他の図面の説明において、下面、下部、上面、及び上部は、図７Ａのイメージセンサ１００において、上面、上部、下面、及び下部に該当する。
【0023】
基板１０１は、第１導電型（例えば、ｐ型）のバルク（ｂｕｌｋ）シリコン基板上に第１導電型のエピタキシャル層が形成された基板である。
一方、実施形態によって、基板１０１には、バルクシリコン基板は除去され、エピタキシャル層のみ残存することもできる。
また、基板１０１は、第１導電型のウェルを含むバルクシリコン基板でもあり得る。
これと異なって、基板１０１は、第２導電型（例えば、ｎ型）のエピタキシャル層を含む基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板など多様な形態の基板を含んでもよい。
一方、実施形態によって、基板１０１には、バルクシリコン基板は除去され、エピタキシャル層のみ残存することもできる。
また、基板１０１は、第１導電型のウェルを含むバルクシリコン基板でもあり得る。
これと異なって、基板１０１は、第２導電型（例えば、ｎ型）のエピタキシャル層を含む基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板など多様な形態の基板を含んでもよい。
【0024】
基板１０１は、ピクセル分離構造体１２０によって定義される複数個のピクセルを含む。
図２Ｂに、ピクセル分離構造体１２０によって定義された１つのピクセルを示す。
前述したように、ピクセルは、２次元アレイ状に配置されてアクティブピクセルセンサＡＰＳを構成する。
フォトダイオード１１０は、前述したように、基板１０１の背面ＢＳを介して入射された光強度、すなわち、入射された光量に比例して、電荷を生成及び蓄積する。
図２Ｂに、ピクセル分離構造体１２０によって定義された１つのピクセルを示す。
前述したように、ピクセルは、２次元アレイ状に配置されてアクティブピクセルセンサＡＰＳを構成する。
フォトダイオード１１０は、前述したように、基板１０１の背面ＢＳを介して入射された光強度、すなわち、入射された光量に比例して、電荷を生成及び蓄積する。
【0025】
フォトダイオード１１０は、例えば、第１導電型（例えば、ｐ型）の不純物でドーピングされた第１不純物領域と、第２導電型（例えば、ｎ型）の不純物でドーピングされた第２不純物領域を含む。
第１不純物領域と第２不純物領域は、ｐ－ｎ接合（ｐ－ｎ ｊｕｎｃｔｉｏｎ）を構成する。
実施形態によって、基板１０１が第１不純物領域の役割を行うこともできる。
そのような場合、第１不純物領域が別途に形成されずとも、基板１０１と第２不純物領域とがフォトダイオード１１０を構成することができる。
フォトダイオード１１０は、ピクセルそれぞれの中央部分の基板１０１の内部に配置される。
第１不純物領域と第２不純物領域は、ｐ－ｎ接合（ｐ－ｎ ｊｕｎｃｔｉｏｎ）を構成する。
実施形態によって、基板１０１が第１不純物領域の役割を行うこともできる。
そのような場合、第１不純物領域が別途に形成されずとも、基板１０１と第２不純物領域とがフォトダイオード１１０を構成することができる。
フォトダイオード１１０は、ピクセルそれぞれの中央部分の基板１０１の内部に配置される。
【0026】
ピクセルは、２次元アレイ状に配置されてアクティブピクセルセンサＡＰＳを構成する。
ピクセル分離構造体１２０は、特定ピクセルＰＸに光が入射して生成された電荷が隣接するピクセルに入ることを防止する。
すなわち、ピクセル分離構造体１２０は、隣接するピクセルＰＲ間のクロストーク（ｃｒｏｓｓ ｔａｌｋ）現象を防止する。
平面的観点で、ピクセル分離構造体１２０は、格子状を有し、ピクセルそれぞれを完全に取り囲む。
また、図２Ｃに示すように、ピクセル分離構造体１２０は、基板１０１を貫通して延長される。
ピクセル分離構造体１２０は、特定ピクセルＰＸに光が入射して生成された電荷が隣接するピクセルに入ることを防止する。
すなわち、ピクセル分離構造体１２０は、隣接するピクセルＰＲ間のクロストーク（ｃｒｏｓｓ ｔａｌｋ）現象を防止する。
平面的観点で、ピクセル分離構造体１２０は、格子状を有し、ピクセルそれぞれを完全に取り囲む。
また、図２Ｃに示すように、ピクセル分離構造体１２０は、基板１０１を貫通して延長される。
【0027】
一方、ピクセル分離構造体１２０は、導電層、及び絶縁層を含む構造を有し得る。
導電層は、ピクセル分離構造体１２０の中心部に配置され、絶縁層は、導電層を取り囲む形態にピクセル分離構造体１２０の外郭部分に配置され得る。
導電層にグラウンド又はマイナス電圧が印加される。
導電層にグラウンド又はマイナス電圧が印加されることで、ピクセルで生成された正電荷が導電層を介して除去される。
結果として、ピクセル分離構造体１２０の導電層を介してイメージセンサ１００の暗電流特性が改善される。
実施形態によって、導電層の内部に埋込層が配置され得る。
埋込層は、ピクセル分離構造体１２０内にボイドの形成を防止し、高温工程時、基板１０１に印加される引張応力を相殺させて基板１０１の撓みを防止する目的などのために形成される。
導電層は、ピクセル分離構造体１２０の中心部に配置され、絶縁層は、導電層を取り囲む形態にピクセル分離構造体１２０の外郭部分に配置され得る。
導電層にグラウンド又はマイナス電圧が印加される。
導電層にグラウンド又はマイナス電圧が印加されることで、ピクセルで生成された正電荷が導電層を介して除去される。
結果として、ピクセル分離構造体１２０の導電層を介してイメージセンサ１００の暗電流特性が改善される。
実施形態によって、導電層の内部に埋込層が配置され得る。
埋込層は、ピクセル分離構造体１２０内にボイドの形成を防止し、高温工程時、基板１０１に印加される引張応力を相殺させて基板１０１の撓みを防止する目的などのために形成される。
【0028】
一方、ピクセル分離構造体１２０は、基板１０１に深いトレンチを形成し、トレンチ内部を絶縁物質と導電物質で充填して形成する。
それにより、ピクセル分離構造体１２０は、深いトレンチ分離（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＤＴＩ）構造体とも称する。
一方、ピクセル分離構造体１２０は、トレンチを基板１０１の前面に形成するか、又は背面に形成するかによって、ＦＤＴＩ構造体又は、ＢＤＴＩ構造体に区別される。
また、ピクセル分離構造体１２０は、トレンチの形態によって、多様な形態を有する。
それにより、ピクセル分離構造体１２０は、深いトレンチ分離（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＤＴＩ）構造体とも称する。
一方、ピクセル分離構造体１２０は、トレンチを基板１０１の前面に形成するか、又は背面に形成するかによって、ＦＤＴＩ構造体又は、ＢＤＴＩ構造体に区別される。
また、ピクセル分離構造体１２０は、トレンチの形態によって、多様な形態を有する。
【0029】
光透過層１３０は、透明絶縁層１３２、カラーフィルタ１３４、及びマイクロレンズ１３６を含む。
透明絶縁層１３２は、少なくとも２層の絶縁層で構成され、反射防止層を含む。
光は、基板１０１の背面ＢＳ上の光透過層１３０を経てフォトダイオード１１０に入射される。
一般的に、イメージセンサにおいて、配線層と光透過層とが基板１０１の互いに反対面に配置された構造、例えば、配線層が基板１０１の前面ＦＳに配置され、光透過層が基板１０１の背面ＢＳに配置された構造をＢＳＩ（Ｂａｃｋ Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）構造と称する。
それと異なって、配線層と光透過層とが基板１０１の同一面、例えば、基板１０１の前面ＦＳ上に共に配置された構造をＦＳＩ（Ｆｒｏｎｔ Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）構造と称する。
積層構造体ＳＳが配線層に該当するとするとき、本実施形態のイメージセンサ１００は、ＢＳＩ構造に該当する。
透明絶縁層１３２は、少なくとも２層の絶縁層で構成され、反射防止層を含む。
光は、基板１０１の背面ＢＳ上の光透過層１３０を経てフォトダイオード１１０に入射される。
一般的に、イメージセンサにおいて、配線層と光透過層とが基板１０１の互いに反対面に配置された構造、例えば、配線層が基板１０１の前面ＦＳに配置され、光透過層が基板１０１の背面ＢＳに配置された構造をＢＳＩ（Ｂａｃｋ Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）構造と称する。
それと異なって、配線層と光透過層とが基板１０１の同一面、例えば、基板１０１の前面ＦＳ上に共に配置された構造をＦＳＩ（Ｆｒｏｎｔ Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）構造と称する。
積層構造体ＳＳが配線層に該当するとするとき、本実施形態のイメージセンサ１００は、ＢＳＩ構造に該当する。
【0030】
積層構造体ＳＳは、基板１０１の前面ＦＳ上に配置され、層間絶縁層１４０、アクティブピラー１５０、ゲートライン部１６０、ＦＤ領域１７０、及び電源ライン層１８０を含む。
層間絶縁層１４０は、基板１０１の前面ＦＳの垂直方向、すなわち、第３方向（ｚ方向）に導電層を互いに絶縁させる。
層間絶縁層１４０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などからなり得る。
但し、イメージセンサの製造方法において、後述するように、層間絶縁層１４０は、犠牲層（図１０Ｂなどの１６７参照）とエッチング選択比が異なる物質からなり得る。
層間絶縁層１４０は、基板１０１の前面ＦＳの垂直方向、すなわち、第３方向（ｚ方向）に導電層を互いに絶縁させる。
層間絶縁層１４０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などからなり得る。
但し、イメージセンサの製造方法において、後述するように、層間絶縁層１４０は、犠牲層（図１０Ｂなどの１６７参照）とエッチング選択比が異なる物質からなり得る。
【0031】
アクティブピラー１５０は、基板１０１の前面ＦＳで垂直方向、すなわち、第３方向（ｚ方向）に積層構造体ＳＳを貫通して延長する構造を有する。
アクティブピラー１５０は、下部端は、フォトダイオード１１０に接続され、上端は、コンタクト１９２を介して出力ライン層１９０に接続される。
アクティブピラー１５０は、単結晶シリコンで形成され得る。
例えば、アクティブピラー１５０は、熱処理又はＬＥＧ（Ｌａｓｅｒ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）を通じて非晶質シリコンを単結晶シリコンに転移させて形成される。
また、アクティブピラー１５０は、基板１０１をシードとしてＬＥＧ又は固体相転移エピタキシ（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＳＰＥ）工程を通じて形成され得る。
しかし、アクティブピラー１５０の材質が単結晶シリコンに限定されるものではない。
一方、アクティブピラー１５０は、円柱、楕円柱、多角柱など多様な柱状を有する。
しかし、アクティブピラー１５０の形態が前述した柱状に限定されるものではない。
例えば、アクティブピラー１５０は、下面と側面部を有し、中心部は空いているシリンダ状又はマカロニ状を有する。
アクティブピラー１５０がシリンダ状を有する場合、内部は、埋込絶縁層で充填される。
アクティブピラー１５０は、下部端は、フォトダイオード１１０に接続され、上端は、コンタクト１９２を介して出力ライン層１９０に接続される。
アクティブピラー１５０は、単結晶シリコンで形成され得る。
例えば、アクティブピラー１５０は、熱処理又はＬＥＧ（Ｌａｓｅｒ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）を通じて非晶質シリコンを単結晶シリコンに転移させて形成される。
また、アクティブピラー１５０は、基板１０１をシードとしてＬＥＧ又は固体相転移エピタキシ（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＳＰＥ）工程を通じて形成され得る。
しかし、アクティブピラー１５０の材質が単結晶シリコンに限定されるものではない。
一方、アクティブピラー１５０は、円柱、楕円柱、多角柱など多様な柱状を有する。
しかし、アクティブピラー１５０の形態が前述した柱状に限定されるものではない。
例えば、アクティブピラー１５０は、下面と側面部を有し、中心部は空いているシリンダ状又はマカロニ状を有する。
アクティブピラー１５０がシリンダ状を有する場合、内部は、埋込絶縁層で充填される。
【0032】
ゲートライン部１６０は、図２Ｃに示すように、第１～第４ゲートライン層（１６０－１～１６０－４）を含む。
しかし、ゲートライン部１６０の層数が４層に限定されるものではない。
例えば、実施形態によって、ゲートライン部は、２層又は３層のゲートライン層を含む。
それに関連する実施形態については、図３Ａ及び図３Ｂの説明部分でさらに詳細に説明する。
第１～第４ゲートライン層（１６０－１～１６０－４）それぞれは、基板１０１の前面ＦＳに平行な平板状を有し、アクティブピラー１５０を取り囲む。
また、第１～第４ゲートライン層（１６０－１～１６０－４）それぞれは、第１方向（ｘ方向）に延長し、第２方向（ｙ方向）に沿って分離領域ＤＡによって互いに分離された形態を有する。
それにより、第１～第４ゲートライン層（１６０－１～１６０－４）は、第２方向（ｙ方向）に実質的に互いに同じ幅を有する。
図２Ｃに示すように、第１～第４ゲートライン層（１６０－１～１６０－４）それぞれは、絶縁層１６２によって取り囲まれる。
一方、絶縁層１６２においてアクティブピラー１５０を取り囲む部分がゲート絶縁層に該当する。
一方、第２方向（ｙ方向）にゲートライン層（１６０－１～１６０－４）は、フォトダイオード１１０より狭い幅であり得る。
しかし、ゲートライン部１６０の層数が４層に限定されるものではない。
例えば、実施形態によって、ゲートライン部は、２層又は３層のゲートライン層を含む。
それに関連する実施形態については、図３Ａ及び図３Ｂの説明部分でさらに詳細に説明する。
第１～第４ゲートライン層（１６０－１～１６０－４）それぞれは、基板１０１の前面ＦＳに平行な平板状を有し、アクティブピラー１５０を取り囲む。
また、第１～第４ゲートライン層（１６０－１～１６０－４）それぞれは、第１方向（ｘ方向）に延長し、第２方向（ｙ方向）に沿って分離領域ＤＡによって互いに分離された形態を有する。
それにより、第１～第４ゲートライン層（１６０－１～１６０－４）は、第２方向（ｙ方向）に実質的に互いに同じ幅を有する。
図２Ｃに示すように、第１～第４ゲートライン層（１６０－１～１６０－４）それぞれは、絶縁層１６２によって取り囲まれる。
一方、絶縁層１６２においてアクティブピラー１５０を取り囲む部分がゲート絶縁層に該当する。
一方、第２方向（ｙ方向）にゲートライン層（１６０－１～１６０－４）は、フォトダイオード１１０より狭い幅であり得る。
【0033】
第１ゲートライン層（１６０－１）は、積層構造体ＳＳの最下部に配置され、アクティブピラー１５０の最下部の第１チャネル領域（１５０Ｃ－１）を取り囲む。
第１ゲートライン層（１６０－１）は、第１チャネル領域（１５０Ｃ－１）と共に伝送トランジスタＴＸを構成する。
例えば、第３方向（ｚ方向）に第１チャネル領域（１５０Ｃ－１）両側のアクティブピラー１５０の一部がソース／ドレイン領域を構成する。
トランジスタの機能的な側面を考慮するとき、フォトダイオード１１０とそれに接続されたアクティブピラー１５０の一部がソース領域に該当し、ＦＤ領域１７０とそれに接続されたアクティブピラー１５０の一部がドレイン領域に該当する。
また、第１ゲートライン層（１６０－１）において第１チャネル領域（１５０Ｃ－１）を取り囲む部分が伝送トランジスタＴＸのゲートを構成する。
伝送トランジスタＴＸのゲートは、第１チャネル領域（１５０Ｃ－１）をＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）構造で取り囲み、第１チャネル領域（１５０Ｃ－１）と伝送トランジスタＴＸのゲートとの間には、絶縁層１６２が配置される。
第１ゲートライン層（１６０－１）は、第１チャネル領域（１５０Ｃ－１）と共に伝送トランジスタＴＸを構成する。
例えば、第３方向（ｚ方向）に第１チャネル領域（１５０Ｃ－１）両側のアクティブピラー１５０の一部がソース／ドレイン領域を構成する。
トランジスタの機能的な側面を考慮するとき、フォトダイオード１１０とそれに接続されたアクティブピラー１５０の一部がソース領域に該当し、ＦＤ領域１７０とそれに接続されたアクティブピラー１５０の一部がドレイン領域に該当する。
また、第１ゲートライン層（１６０－１）において第１チャネル領域（１５０Ｃ－１）を取り囲む部分が伝送トランジスタＴＸのゲートを構成する。
伝送トランジスタＴＸのゲートは、第１チャネル領域（１５０Ｃ－１）をＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）構造で取り囲み、第１チャネル領域（１５０Ｃ－１）と伝送トランジスタＴＸのゲートとの間には、絶縁層１６２が配置される。
【0034】
第２ゲートライン層（１６０－２）は、積層構造体ＳＳの最下部から２番目に配置され、アクティブピラー１５０の最下部から２番目の第２チャネル領域（１５０Ｃ－２）を取り囲む。
第２ゲートライン層（１６０－２）は、第２チャネル領域（１５０Ｃ－２）と共にリセットトランジスタＲＸを構成する。
例えば、第３方向（ｚ方向）に第２チャネル領域（１５０Ｃ－２）両側のアクティブピラー１５０の一部がソース／ドレイン領域を構成する。
また、第２ゲートライン層（１６０－２）において第２チャネル領域（１５０Ｃ－２）を取り囲む部分がリセットトランジスタＲＸのゲートを構成する。
リセットトランジスタＲＸのゲートは、第２チャネル領域（１５０Ｃ－２）をＧＡＡ構造で取り囲み、第２チャネル領域（１５０Ｃ－２）とリセットトランジスタＲＸのゲートとの間には絶縁層１６２が配置される。
一方、第２ゲートライン層（１６０－２）は、オープンホールＨ０を含む。
オープンホールＨ０部分にＦＤストラップ１７５が通過する。
図２Ｃに示すように、ＦＤストラップ１７５と第２ゲートライン層（１６０－２）は、オープンホールＨ０を介して水平方向に離隔配置される。
それにより、ＦＤストラップ１７５と第２ゲートライン層（１６０－２）は、電気的に互いに接続されない。
第２ゲートライン層（１６０－２）は、第２チャネル領域（１５０Ｃ－２）と共にリセットトランジスタＲＸを構成する。
例えば、第３方向（ｚ方向）に第２チャネル領域（１５０Ｃ－２）両側のアクティブピラー１５０の一部がソース／ドレイン領域を構成する。
また、第２ゲートライン層（１６０－２）において第２チャネル領域（１５０Ｃ－２）を取り囲む部分がリセットトランジスタＲＸのゲートを構成する。
リセットトランジスタＲＸのゲートは、第２チャネル領域（１５０Ｃ－２）をＧＡＡ構造で取り囲み、第２チャネル領域（１５０Ｃ－２）とリセットトランジスタＲＸのゲートとの間には絶縁層１６２が配置される。
一方、第２ゲートライン層（１６０－２）は、オープンホールＨ０を含む。
オープンホールＨ０部分にＦＤストラップ１７５が通過する。
図２Ｃに示すように、ＦＤストラップ１７５と第２ゲートライン層（１６０－２）は、オープンホールＨ０を介して水平方向に離隔配置される。
それにより、ＦＤストラップ１７５と第２ゲートライン層（１６０－２）は、電気的に互いに接続されない。
【0035】
第３ゲートライン層（１６０－３）は、積層構造体ＳＳの最下部から３番目に配置され、アクティブピラー１５０の最下部から３番目の第３チャネル領域（１５０Ｃ－３）を取り囲む。
第３ゲートライン層（１６０－３）は、第３チャネル領域（１５０Ｃ－３）と共にソースフォロワートランジスタＳＦＸを構成する。
例えば、第３方向（ｚ方向）に第３チャネル領域（１５０Ｃ－３）両側のアクティブピラー１５０の一部がソース／ドレイン領域を構成する。
また、第３ゲートライン層（１６０－３）において第３チャネル領域（１５０Ｃ－３）を取り囲む部分がソースフォロワートランジスタＳＦＸのゲートを構成する。
ソースフォロワートランジスタＳＦＸのゲートは、第３チャネル領域（１５０Ｃ－３）をＧＡＡ構造で取り囲み、第３チャネル領域（１５０Ｃ－３）とソースフォロワートランジスタＳＦＸのゲートとの間には絶縁層１６２が配置される。
一方、図２Ｃに示すように、ＦＤストラップ１７５と第３ゲートライン層（１６０－３）は互いに接続される。それにより、ソースフォロワートランジスタＳＦＸのゲートは、ＦＤストラップ１７５を通じてＦＤ領域１７０に接続される。
第３ゲートライン層（１６０－３）は、第３チャネル領域（１５０Ｃ－３）と共にソースフォロワートランジスタＳＦＸを構成する。
例えば、第３方向（ｚ方向）に第３チャネル領域（１５０Ｃ－３）両側のアクティブピラー１５０の一部がソース／ドレイン領域を構成する。
また、第３ゲートライン層（１６０－３）において第３チャネル領域（１５０Ｃ－３）を取り囲む部分がソースフォロワートランジスタＳＦＸのゲートを構成する。
ソースフォロワートランジスタＳＦＸのゲートは、第３チャネル領域（１５０Ｃ－３）をＧＡＡ構造で取り囲み、第３チャネル領域（１５０Ｃ－３）とソースフォロワートランジスタＳＦＸのゲートとの間には絶縁層１６２が配置される。
一方、図２Ｃに示すように、ＦＤストラップ１７５と第３ゲートライン層（１６０－３）は互いに接続される。それにより、ソースフォロワートランジスタＳＦＸのゲートは、ＦＤストラップ１７５を通じてＦＤ領域１７０に接続される。
【0036】
第４ゲートライン層（１６０－４）は、積層構造体ＳＳの最下部から４番目、又は最上部に配置され、アクティブピラー１５０の最下部から４番目、又は最上部の第４チャネル領域（１５０Ｃ－４）を取り囲む。
第４ゲートライン層（１６０－４）は、第４チャネル領域（１５０Ｃ－４）と共に選択トランジスタＳＸを構成する。
例えば、第３方向（ｚ方向）に第４チャネル領域（１５０Ｃ－４）両側のアクティブピラー１５０の一部がソース／ドレイン領域を構成する。
また、４ゲートライン層（１６０－４）において第４チャネル領域（１５０Ｃ－４）を取り囲む部分が選択トランジスタＳＸのゲートを構成する。
選択トランジスタＳＸのゲートは、第４チャネル領域（１５０Ｃ－４）をＧＡＡ構造で取り囲み、第４チャネル領域（１５０Ｃ－４）と選択トランジスタＳＸのゲート間には絶縁層１６２が配置される。
一方、第４ゲートライン層（１６０－４）は、オープンホールＨ０’を含む。
オープンホールＨ０’部分にＦＤストラップ１７５が通過する。
図２Ｃに示すように、ＦＤストラップ１７５と第４ゲートライン層（１６０－４）は、オープンホールＨ０’を介して水平方向に離隔配置される。
それにより、ＦＤストラップ１７５と第４ゲートライン層（１６０－４）は、電気的に互いに接続されない。
第４ゲートライン層（１６０－４）は、第４チャネル領域（１５０Ｃ－４）と共に選択トランジスタＳＸを構成する。
例えば、第３方向（ｚ方向）に第４チャネル領域（１５０Ｃ－４）両側のアクティブピラー１５０の一部がソース／ドレイン領域を構成する。
また、４ゲートライン層（１６０－４）において第４チャネル領域（１５０Ｃ－４）を取り囲む部分が選択トランジスタＳＸのゲートを構成する。
選択トランジスタＳＸのゲートは、第４チャネル領域（１５０Ｃ－４）をＧＡＡ構造で取り囲み、第４チャネル領域（１５０Ｃ－４）と選択トランジスタＳＸのゲート間には絶縁層１６２が配置される。
一方、第４ゲートライン層（１６０－４）は、オープンホールＨ０’を含む。
オープンホールＨ０’部分にＦＤストラップ１７５が通過する。
図２Ｃに示すように、ＦＤストラップ１７５と第４ゲートライン層（１６０－４）は、オープンホールＨ０’を介して水平方向に離隔配置される。
それにより、ＦＤストラップ１７５と第４ゲートライン層（１６０－４）は、電気的に互いに接続されない。
【0037】
ＦＤ領域１７０は、基板１０１の前面ＦＳに平行な平板状を有し、アクティブピラー１５０を取り囲む。
ＦＤ領域１７０は、第１方向（ｘ方向）に延長し、第２方向（ｙ方向）に沿って分離領域ＤＡによって互いに分離された形態を有する。
ＦＤ領域１７０は、導電物質、例えば、ポリシリコンで形成され得る。
しかし、ＦＤ領域１７０の材質がポリシリコンに限定されるものではない。
図２Ｃに示すように、ＦＤ領域１７０は、ゲートライン部１６０と異なって、アクティブピラー１５０に直接コンタクトされて接続される。
それにより、フォトダイオード１１０で生成された電荷は、伝送トランジスタＲＸとアクティブピラー１５０とを通じてＦＤ領域１７０に伝達され蓄積される。
ＦＤ領域１７０は、第１方向（ｘ方向）に延長し、第２方向（ｙ方向）に沿って分離領域ＤＡによって互いに分離された形態を有する。
ＦＤ領域１７０は、導電物質、例えば、ポリシリコンで形成され得る。
しかし、ＦＤ領域１７０の材質がポリシリコンに限定されるものではない。
図２Ｃに示すように、ＦＤ領域１７０は、ゲートライン部１６０と異なって、アクティブピラー１５０に直接コンタクトされて接続される。
それにより、フォトダイオード１１０で生成された電荷は、伝送トランジスタＲＸとアクティブピラー１５０とを通じてＦＤ領域１７０に伝達され蓄積される。
【0038】
ＦＤストラップ１７５は、基板１０１の前面に垂直方向、すなわち、第３方向（ｚ方向）に積層構造体ＳＳを貫通して延長する。
ＦＤストラップ１７５の下部端は、ＦＤ領域１７０に接続される。
一方、ＦＤストラップ１７５の上部は、第３ゲートライン層（１６０－３）に接続される。
例えば、第３ゲートライン層（１６０－３）がＦＤストラップ１７５を直接取り囲んでおり、ＦＤストラップ１７５は、第３ゲートライン層（１６０－３）に接続される。
それにより、ＦＤストラップ１７５は、第３ゲートライン層（１６０－３）を通じてソースフォロワートランジスタＳＦＸのゲートに接続される。
ＦＤストラップ１７５の上端位置は、制限されない。
例えば、ＦＤストラップ１７５が第３ゲートライン層（１６０－３）と接続されるだけで、図２Ｃと異なって、ＦＤストラップ１７５の上部端は、第４ゲートライン層（１６０－４）よりも低く位置する。
ＦＤストラップ１７５の下部端は、ＦＤ領域１７０に接続される。
一方、ＦＤストラップ１７５の上部は、第３ゲートライン層（１６０－３）に接続される。
例えば、第３ゲートライン層（１６０－３）がＦＤストラップ１７５を直接取り囲んでおり、ＦＤストラップ１７５は、第３ゲートライン層（１６０－３）に接続される。
それにより、ＦＤストラップ１７５は、第３ゲートライン層（１６０－３）を通じてソースフォロワートランジスタＳＦＸのゲートに接続される。
ＦＤストラップ１７５の上端位置は、制限されない。
例えば、ＦＤストラップ１７５が第３ゲートライン層（１６０－３）と接続されるだけで、図２Ｃと異なって、ＦＤストラップ１７５の上部端は、第４ゲートライン層（１６０－４）よりも低く位置する。
【0039】
一方、実施形態によって、ＦＤストラップ１７５は、積層構造体ＳＳ上部の接続配線を介して隣接する他のピクセルのＦＤストラップ１７５に接続される。
このようなＦＤストラップ１７５の接続を介して隣接するピクセルは、ＦＤ領域１７０を共有してＦＤ領域のキャパシタ容量を動作条件によって調節することができる。
一方、ＦＤストラップ１７５は、円柱、楕円柱、多角柱など多様な柱状を有する。
しかし、ＦＤストラップ１７５の形態が前述した柱状に限定されるものではない。
例えば、ＦＤストラップ１７５は、下面と側面部分を有し、中心部は空いているシリンダ状又はマカロニ状を有する。
ＦＤストラップ１７５は、導電物質、例えば、ポリシリコンで形成され得る。
しかし、ＦＤストラップ１７５の材質がポリシリコンに限定されるものではない。
例えば、ＦＤストラップ１７５は、メタル、メタルシリサイド、メタル含有導電物質などによっても形成され得る。
このようなＦＤストラップ１７５の接続を介して隣接するピクセルは、ＦＤ領域１７０を共有してＦＤ領域のキャパシタ容量を動作条件によって調節することができる。
一方、ＦＤストラップ１７５は、円柱、楕円柱、多角柱など多様な柱状を有する。
しかし、ＦＤストラップ１７５の形態が前述した柱状に限定されるものではない。
例えば、ＦＤストラップ１７５は、下面と側面部分を有し、中心部は空いているシリンダ状又はマカロニ状を有する。
ＦＤストラップ１７５は、導電物質、例えば、ポリシリコンで形成され得る。
しかし、ＦＤストラップ１７５の材質がポリシリコンに限定されるものではない。
例えば、ＦＤストラップ１７５は、メタル、メタルシリサイド、メタル含有導電物質などによっても形成され得る。
【0040】
電源ライン層１８０は、基板１０１の前面ＦＳに平行な平板状を有し、アクティブピラー１５０を取り囲む。
電源ライン層１８０は、第１方向（ｘ方向）に延長し、第２方向（ｙ方向）に沿って分離領域ＤＡによって互いに分離された形態を有する。
それにより、電源ライン層１８０は、第２方向（ｙ方向）にゲートライン層１６０と実質的に同じ幅を有する。
ＦＤ領域１７０は、導電物質、例えば、ポリシリコンで形成される。
しかし、ＦＤ領域１７０の材質がポリシリコンに限定されるものではない。
図２Ｃに示すように、電源ライン層１８０は、ＦＤ領域１７０と共にアクティブピラー１５０に直接コンタクトされて接続される。
それにより、電源電圧Ｖｐｉｘが電源ライン層１８０を介してアクティブピラー１５０に印加される。
また、電源電圧Ｖｐｉｘは、アクティブピラー１５０を通じてリセットトランジスタＲＸとソースフォロワートランジスタＳＦＸのソース領域に印加される。
一方、電源ライン層１８０は、オープンホールＨ０”を含む。
オープンホールＨ０”部分にＦＤストラップ１７５が通過する。
図２Ｃに示すように、ＦＤストラップ１７５と電源ライン層１８０は、オープンホールＨ０”を介して水平方向に離隔配置される。
それにより、ＦＤストラップ１７５と電源ライン層１８０は、電気的に互いに接続されない。
電源ライン層１８０は、第１方向（ｘ方向）に延長し、第２方向（ｙ方向）に沿って分離領域ＤＡによって互いに分離された形態を有する。
それにより、電源ライン層１８０は、第２方向（ｙ方向）にゲートライン層１６０と実質的に同じ幅を有する。
ＦＤ領域１７０は、導電物質、例えば、ポリシリコンで形成される。
しかし、ＦＤ領域１７０の材質がポリシリコンに限定されるものではない。
図２Ｃに示すように、電源ライン層１８０は、ＦＤ領域１７０と共にアクティブピラー１５０に直接コンタクトされて接続される。
それにより、電源電圧Ｖｐｉｘが電源ライン層１８０を介してアクティブピラー１５０に印加される。
また、電源電圧Ｖｐｉｘは、アクティブピラー１５０を通じてリセットトランジスタＲＸとソースフォロワートランジスタＳＦＸのソース領域に印加される。
一方、電源ライン層１８０は、オープンホールＨ０”を含む。
オープンホールＨ０”部分にＦＤストラップ１７５が通過する。
図２Ｃに示すように、ＦＤストラップ１７５と電源ライン層１８０は、オープンホールＨ０”を介して水平方向に離隔配置される。
それにより、ＦＤストラップ１７５と電源ライン層１８０は、電気的に互いに接続されない。
【0041】
出力ライン層１９０は、積層構造体ＳＳの上部に配置され、第２方向（ｙ方向）に延長する。
一方、図２Ｃに示すように、積層構造体ＳＳ上には、上部絶縁層１４５とコンタクト１９２が配置される。
また、コンタクト１９２は、上部絶縁層１４５を貫通する構造でアクティブピラー１５０の上面上に配置され、出力ライン層１９０に接続される。
したがって、アクティブピラー１５０は、コンタクト１９２を介して出力ライン層１９０に接続される。
例えば、出力ライン層１９０は、コンタクト１９２を介して選択トランジスタＳＸのソース領域に接続される。
それにより、選択トランジスタＳＸがターンオンするとき、ソースフォロワートランジスタＳＦＸのドレイン電極に印加された電源電圧ＶｐｉｘがソースフォロワートランジスタＳＦＸ及び選択トランジスタＳＸを介して出力ライン層１９０に出力される。
一方、実施形態によって、出力ライン層は、第１半導体チップ（図７の符号（１００－１））に配置されず、第２半導体チップ（図７の符号（１００－２））に配置される。
そのような構造の場合、積層構造体ＳＳ上のコンタクト１９２は、第２半導体チップ（１００－２）上の出力ライン層（図９Ｂの符号１９０ａ）にダイレクトに接続される。
出力ライン層の配置と関連して、図９Ａ及び図９Ｂの説明部分でさらに詳細に説明する。
一方、図２Ｃに示すように、積層構造体ＳＳ上には、上部絶縁層１４５とコンタクト１９２が配置される。
また、コンタクト１９２は、上部絶縁層１４５を貫通する構造でアクティブピラー１５０の上面上に配置され、出力ライン層１９０に接続される。
したがって、アクティブピラー１５０は、コンタクト１９２を介して出力ライン層１９０に接続される。
例えば、出力ライン層１９０は、コンタクト１９２を介して選択トランジスタＳＸのソース領域に接続される。
それにより、選択トランジスタＳＸがターンオンするとき、ソースフォロワートランジスタＳＦＸのドレイン電極に印加された電源電圧ＶｐｉｘがソースフォロワートランジスタＳＦＸ及び選択トランジスタＳＸを介して出力ライン層１９０に出力される。
一方、実施形態によって、出力ライン層は、第１半導体チップ（図７の符号（１００－１））に配置されず、第２半導体チップ（図７の符号（１００－２））に配置される。
そのような構造の場合、積層構造体ＳＳ上のコンタクト１９２は、第２半導体チップ（１００－２）上の出力ライン層（図９Ｂの符号１９０ａ）にダイレクトに接続される。
出力ライン層の配置と関連して、図９Ａ及び図９Ｂの説明部分でさらに詳細に説明する。
【0042】
本実施形態のイメージセンサ１００は、基板１０１の前面の垂直方向に延長するアクティブピラー１５０、及びアクティブピラー１５０を取り囲み、垂直方向に積層された４層のゲートライン層（１６０－１～１６０－４）を含む。
また、４層のゲートライン層（１６０－１～１６０－４）は、アクティブピラー１５０をチャネル領域として４個のトランジスタ、すなわち、伝送トランジスタ、リセットトランジスタ、ソースフォロワートランジスタ、及び選択トランジスタを連続して構成する。
結果として、本実施形態のイメージセンサ１００において、フォトダイオード１１０の上部に垂直チャネルを有するピクセルトランジスタが配置されることで、平面的にピクセルトランジスタの配置面積が最小化されてピクセルサイズの小型化が極大化される。
また、４層のゲートライン層（１６０－１～１６０－４）は、アクティブピラー１５０をチャネル領域として４個のトランジスタ、すなわち、伝送トランジスタ、リセットトランジスタ、ソースフォロワートランジスタ、及び選択トランジスタを連続して構成する。
結果として、本実施形態のイメージセンサ１００において、フォトダイオード１１０の上部に垂直チャネルを有するピクセルトランジスタが配置されることで、平面的にピクセルトランジスタの配置面積が最小化されてピクセルサイズの小型化が極大化される。
【0043】
図３Ａ及び図３Ｂは、本発明の実施形態によるイメージセンサのピクセルを示す断面図であって、それぞれ図２Ｃに対応する。
図３Ａを参照すると、本実施形態のイメージセンサ１００ａは、積層構造体ＳＳａの構造において、図２Ｃのイメージセンサ１００と異なっている。
具体的には、本実施形態のイメージセンサ１００ａにおいて、積層構造体ＳＳａは、層間絶縁層１４０、アクティブピラー１５０、ゲートライン部１６０ａ、ＦＤ領域１７０、及び電源ライン層１８０を含む。
層間絶縁層１４０、アクティブピラー１５０、ＦＤ領域１７０、及び電源ライン層１８０については、図２Ａ～図２Ｃに基づいて説明した通りである。
図３Ａを参照すると、本実施形態のイメージセンサ１００ａは、積層構造体ＳＳａの構造において、図２Ｃのイメージセンサ１００と異なっている。
具体的には、本実施形態のイメージセンサ１００ａにおいて、積層構造体ＳＳａは、層間絶縁層１４０、アクティブピラー１５０、ゲートライン部１６０ａ、ＦＤ領域１７０、及び電源ライン層１８０を含む。
層間絶縁層１４０、アクティブピラー１５０、ＦＤ領域１７０、及び電源ライン層１８０については、図２Ａ～図２Ｃに基づいて説明した通りである。
【0044】
本実施形態のイメージセンサ１００ａにおいて、ゲートライン部１６０ａは、第１ゲートライン層（１６０－１）と第２ゲートライン層（１６０－２）のみを含む。
すなわち、ゲートライン部１６０ａは、図２Ｃの第３ゲートライン層と第４ゲートライン層とを含まない。
第１ゲートライン層（１６０－１）が第１チャネル領域（１５０Ｃ－１）と共に伝送トランジスタＴＸを構成し、第２ゲートライン層（１６０－２）が第２チャネル領域（１５０Ｃ－２）と共にリセットトランジスタＲＸを構成することは、図２Ｃのイメージセンサ１００において、第１ゲートライン層（１６０－１）と第２ゲートライン層（１６０－２）について説明した通りである。
すなわち、ゲートライン部１６０ａは、図２Ｃの第３ゲートライン層と第４ゲートライン層とを含まない。
第１ゲートライン層（１６０－１）が第１チャネル領域（１５０Ｃ－１）と共に伝送トランジスタＴＸを構成し、第２ゲートライン層（１６０－２）が第２チャネル領域（１５０Ｃ－２）と共にリセットトランジスタＲＸを構成することは、図２Ｃのイメージセンサ１００において、第１ゲートライン層（１６０－１）と第２ゲートライン層（１６０－２）について説明した通りである。
【0045】
ＦＤストラップ１７５ａの場合、第１半導体チップ（図７Ａの符号（１００－１））にソースフォロワートランジスタＳＦＸが配置されないので、第１半導体チップ（１００－１）において、ＦＤストラップ１７５ａは、ソースフォロワートランジスタＳＦＸのゲートに接続されず、その代わりに、積層構造体ＳＳａ上に配置された第１電極パッド１９５ｆに接続される。
また、アクティブピラー１５０も積層構造体ＳＳａ上に配置された第１電極パッド１９５ｏに接続される。
また、アクティブピラー１５０も積層構造体ＳＳａ上に配置された第１電極パッド１９５ｏに接続される。
【0046】
一方、第２半導体チップ（図７Ａの符号（１００－２））は、ソースフォロワートランジスタＳＦＸと選択トランジスタＳＸとを含む。
例えば、ソースフォロワートランジスタＳＦＸと選択トランジスタＳＸは、第２半導体チップ（１００－２）の基板（図７Ｂの符号１０２）上に垂直チャネルではない水平チャネルを含むトランジスタ構造からなる。
ソースフォロワートランジスタＳＦＸと選択トランジスタＳＸは、第２半導体チップ（１００－２）のロジック領域ＬＡの上部に配置された配線層（図７Ｂの符号１０４）に形成された第２電極パッド（図７Ｂの符号１０６）を介して第１半導体チップ（１００－１）の対応するピクセルの第１電極パッド１９５に接続される。
具体的には、ソースフォロワートランジスタＳＦＸのゲートは、第１電極パッド１９５ｆと第２電極パッド１０６を通じてＦＤストラップ１７５ａに接続され、ＦＤ領域１７０に接続される。
また、ソースフォロワートランジスタＳＦＸのソースは、第１電極パッド１９５ｏと第２電極パッド１０６とを介してアクティブピラー１５０に接続され、電源ライン層１８０に接続される。
例えば、ソースフォロワートランジスタＳＦＸと選択トランジスタＳＸは、第２半導体チップ（１００－２）の基板（図７Ｂの符号１０２）上に垂直チャネルではない水平チャネルを含むトランジスタ構造からなる。
ソースフォロワートランジスタＳＦＸと選択トランジスタＳＸは、第２半導体チップ（１００－２）のロジック領域ＬＡの上部に配置された配線層（図７Ｂの符号１０４）に形成された第２電極パッド（図７Ｂの符号１０６）を介して第１半導体チップ（１００－１）の対応するピクセルの第１電極パッド１９５に接続される。
具体的には、ソースフォロワートランジスタＳＦＸのゲートは、第１電極パッド１９５ｆと第２電極パッド１０６を通じてＦＤストラップ１７５ａに接続され、ＦＤ領域１７０に接続される。
また、ソースフォロワートランジスタＳＦＸのソースは、第１電極パッド１９５ｏと第２電極パッド１０６とを介してアクティブピラー１５０に接続され、電源ライン層１８０に接続される。
【0047】
参考までに、本実施形態のイメージセンサ１００ａにおいて、第１半導体チップ（１００－１）と第２半導体チップ（１００－２）は、「Ｃｕ－ｔｏ－Ｃｕ」ボンディング結合が可能である。
それにより、第１電極パッド１９５と第２電極パッド１０６は、Ｃｕで形成され得る。
また、本実施形態のイメージセンサ１００ａは、出力ライン層は、第２半導体チップ（１００－２）に配置され、選択トランジスタＳＸのソース領域に接続される。
また、実施形態によって、本実施形態のイメージセンサ１００ａは、第３半導体チップをさらに含んでもよい。
例えば、図３Ａに示した構造が第１半導体チップ（１００－１）に形成され、ソースフォロワートランジスタＳＦＸと選択トランジスタＳＸ、及び出力ライン層が第３半導体チップ（図７Ｃの符号（１００－３））に形成され、ＡＤＣ（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）とロジック素子が第２半導体チップ（１００－２）に形成される。
また、そのような構造のイメージセンサ１００ａは、上から下に第１半導体チップ（１００－１）、第３半導体チップ（１００－３）、及び第２半導体チップ（１００－２）の順に積層された構造を有する。
一方、ＡＤＣの場合、第２半導体チップ（１００－２）の代わりに、第３半導体チップ（１００－３）に配置される。
それにより、第１電極パッド１９５と第２電極パッド１０６は、Ｃｕで形成され得る。
また、本実施形態のイメージセンサ１００ａは、出力ライン層は、第２半導体チップ（１００－２）に配置され、選択トランジスタＳＸのソース領域に接続される。
また、実施形態によって、本実施形態のイメージセンサ１００ａは、第３半導体チップをさらに含んでもよい。
例えば、図３Ａに示した構造が第１半導体チップ（１００－１）に形成され、ソースフォロワートランジスタＳＦＸと選択トランジスタＳＸ、及び出力ライン層が第３半導体チップ（図７Ｃの符号（１００－３））に形成され、ＡＤＣ（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）とロジック素子が第２半導体チップ（１００－２）に形成される。
また、そのような構造のイメージセンサ１００ａは、上から下に第１半導体チップ（１００－１）、第３半導体チップ（１００－３）、及び第２半導体チップ（１００－２）の順に積層された構造を有する。
一方、ＡＤＣの場合、第２半導体チップ（１００－２）の代わりに、第３半導体チップ（１００－３）に配置される。
【0048】
図３Ｂを参照すると、本実施形態のイメージセンサ１００ｂは、積層構造体ＳＳｂの構造において、図２Ｃのイメージセンサ１００と異なっている。
具体的には、本実施形態のイメージセンサ１００ｂにおいて、積層構造体ＳＳｂは、層間絶縁層１４０、アクティブピラー１５０、ゲートライン部１６０ｂ、ＦＤ領域１７０、及び電源ライン層１８０を含む。
層間絶縁層１４０、アクティブピラー１５０、ＦＤ領域１７０、及び電源ライン層１８０については、図２Ａ～図２Ｃに基づいて説明した通りである。
具体的には、本実施形態のイメージセンサ１００ｂにおいて、積層構造体ＳＳｂは、層間絶縁層１４０、アクティブピラー１５０、ゲートライン部１６０ｂ、ＦＤ領域１７０、及び電源ライン層１８０を含む。
層間絶縁層１４０、アクティブピラー１５０、ＦＤ領域１７０、及び電源ライン層１８０については、図２Ａ～図２Ｃに基づいて説明した通りである。
【0049】
本実施形態のイメージセンサ１００ｂにおいて、ゲートライン部１６０ｂは、第１ゲートライン層（１６０－１）、第２ゲートライン層（１６０－２）、及び第４ゲートライン層（１６０－４）のみを含む。
すなわち、ゲートライン部１６０ｂは、図２Ｃの第３ゲートライン層を含まない。
第１ゲートライン層（１６０－１）が第１チャネル領域（１５０Ｃ－１）と共に伝送トランジスタＴＸを構成し、第２ゲートライン層（１６０－２）が第２チャネル領域（１５０Ｃ－２）と共にリセットトランジスタＲＸを構成し、第４ゲートライン層（１６０－４）が第４チャネル領域（１５０Ｃ－４）と共に選択トランジスタＳＸを構成することは、図２Ｃのイメージセンサ１００において、第１ゲートライン層（１６０－１）、第２ゲートライン層（１６０－２）、及び第４ゲートライン層（１６０－４）について説明した通りである。
すなわち、ゲートライン部１６０ｂは、図２Ｃの第３ゲートライン層を含まない。
第１ゲートライン層（１６０－１）が第１チャネル領域（１５０Ｃ－１）と共に伝送トランジスタＴＸを構成し、第２ゲートライン層（１６０－２）が第２チャネル領域（１５０Ｃ－２）と共にリセットトランジスタＲＸを構成し、第４ゲートライン層（１６０－４）が第４チャネル領域（１５０Ｃ－４）と共に選択トランジスタＳＸを構成することは、図２Ｃのイメージセンサ１００において、第１ゲートライン層（１６０－１）、第２ゲートライン層（１６０－２）、及び第４ゲートライン層（１６０－４）について説明した通りである。
【0050】
ＦＤストラップ１７５ｂの場合、第１半導体チップ（図７Ａの符号（１００－１））にソースフォロワートランジスタＳＦＸが配置されないので、第１半導体チップ（１００－１）において、ＦＤストラップ１７５ｂは、ソースフォロワートランジスタＳＦＸのゲートに接続されず、その代わりに、積層構造体ＳＳｂ上に配置された第１電極パッド１９５ｆに接続される。
また、アクティブピラー１５０も積層構造体ＳＳｂ上に配置された第１電極パッド１９５ｏに接続される。
また、アクティブピラー１５０も積層構造体ＳＳｂ上に配置された第１電極パッド１９５ｏに接続される。
【0051】
一方、第２半導体チップ（１００－２）は、ソースフォロワートランジスタＳＦＸを含む。
例えば、ソースフォロワートランジスタＳＦＸは、第２半導体チップ（１００－２）の基板１０２上に垂直チャネルではない水平チャネルを含むトランジスタ構造からなる。
ソースフォロワートランジスタＳＦＸは、第２半導体チップ（１００－２）の配線層１０４を介して第２半導体チップ（１００－２）の上面上に形成された第２電極パッド１０６に接続され、第２電極パッド１０６は、第１半導体チップ（１００－１）の対応する第１電極パッド１９５に接続される。
具体的には、ソースフォロワートランジスタＳＦＸのゲートは、第１電極パッド１９５ｆと第２電極パッド１０６とを介してＦＤストラップ１７５ｂに接続され、ＦＤ領域１７０に接続される。
また、ソースフォロワートランジスタＳＦＸのドレイン領域は、第１電極パッド１９５ｏと第２電極パッド１０６とを介してアクティブピラー１５０に接続され、選択トランジスタＳＸのソース領域に接続される。
一方、ソースフォロワートランジスタＳＦＸのソース領域は、第２半導体チップ（１００－２）に配置された出力ライン層に接続される。
例えば、出力ライン層は、第２半導体チップ（１００－２）に配置され、第２電極パッド１０６に接続される。
例えば、ソースフォロワートランジスタＳＦＸは、第２半導体チップ（１００－２）の基板１０２上に垂直チャネルではない水平チャネルを含むトランジスタ構造からなる。
ソースフォロワートランジスタＳＦＸは、第２半導体チップ（１００－２）の配線層１０４を介して第２半導体チップ（１００－２）の上面上に形成された第２電極パッド１０６に接続され、第２電極パッド１０６は、第１半導体チップ（１００－１）の対応する第１電極パッド１９５に接続される。
具体的には、ソースフォロワートランジスタＳＦＸのゲートは、第１電極パッド１９５ｆと第２電極パッド１０６とを介してＦＤストラップ１７５ｂに接続され、ＦＤ領域１７０に接続される。
また、ソースフォロワートランジスタＳＦＸのドレイン領域は、第１電極パッド１９５ｏと第２電極パッド１０６とを介してアクティブピラー１５０に接続され、選択トランジスタＳＸのソース領域に接続される。
一方、ソースフォロワートランジスタＳＦＸのソース領域は、第２半導体チップ（１００－２）に配置された出力ライン層に接続される。
例えば、出力ライン層は、第２半導体チップ（１００－２）に配置され、第２電極パッド１０６に接続される。
【0052】
図４は、本発明の一実施形態による３ＴＲ構造の垂直チャネルトランジスタで構成されたイメージセンサのピクセルを説明するための回路図であり、図５は、図４のイメージセンサのピクセルの構成を示す断面図であって、図２Ｃに対応する。
図４を参照すると、本実施形態のイメージセンサ１００ｃは、３個のトランジスタを用いてフォトダイオードＰＤから信号を出力する３ＴＲ構造を有するという点で、図１のイメージセンサ１００と異なっている。
具体的には、本実施形態のイメージセンサ１００ｃにおいて、１つのピクセルは、フォトダイオードＰＤ、電荷保存領域ＣＳＡ、及びピクセルトランジスタを含み、ピクセルトランジスタは、例えば、リセットトランジスタＲＸ、ソースフォロワートランジスタＳＦＸ、及び選択トランジスタＳＸを含む。
図４を参照すると、本実施形態のイメージセンサ１００ｃは、３個のトランジスタを用いてフォトダイオードＰＤから信号を出力する３ＴＲ構造を有するという点で、図１のイメージセンサ１００と異なっている。
具体的には、本実施形態のイメージセンサ１００ｃにおいて、１つのピクセルは、フォトダイオードＰＤ、電荷保存領域ＣＳＡ、及びピクセルトランジスタを含み、ピクセルトランジスタは、例えば、リセットトランジスタＲＸ、ソースフォロワートランジスタＳＦＸ、及び選択トランジスタＳＸを含む。
【0053】
本実施形態のイメージセンサ１００ｃの動作を簡単に説明すれば、リセットトランジスタＲＸと選択トランジスタＳＸとがいずれもオフ状態であるとき、フォトダイオードＰＤは、フローティング状態になって電荷が電荷保存領域ＣＳＡに持続的に蓄積される。
電荷保存領域ＣＳＡは、フォトダイオードＰＤ自体でもあり、フォトダイオードＰＤに接続された別途の導電領域でもあり得る。
例えば、本実施形態のイメージセンサ１００ｃにおいて、ＳＦストラップ１７５ｃの形成のために電荷保存領域ＣＳＡが別途に形成される。
電荷保存領域ＣＳＡに電荷が収集されれば、選択トランジスタＳＸをオン状態に切り換え、選択トレンジスＳＸのドレイン領域に接続された出力ラインを介して収集された電荷に対応する信号電圧を出力する。
電荷保存領域ＣＳＡは、フォトダイオードＰＤ自体でもあり、フォトダイオードＰＤに接続された別途の導電領域でもあり得る。
例えば、本実施形態のイメージセンサ１００ｃにおいて、ＳＦストラップ１７５ｃの形成のために電荷保存領域ＣＳＡが別途に形成される。
電荷保存領域ＣＳＡに電荷が収集されれば、選択トランジスタＳＸをオン状態に切り換え、選択トレンジスＳＸのドレイン領域に接続された出力ラインを介して収集された電荷に対応する信号電圧を出力する。
【0054】
次いで、リセットトランジスタＲＸをオン／オフさせ、これにより、フォトダイオードＰＤに溜まっていた電荷が抜けてフォトダイオードＰＤがリセットされる。
次いで、選択トランジスタＳＸをオフ状態に変えれば、電荷保存領域ＣＳＡに再び電荷が収集されるようになる。
また、リセット後、選択トランジスタＳＸをオフする前に、基準信号電圧を抽出し、先立ってリセット以前に出力された信号電圧から基準信号電圧が差し引かれることで、フォトダイオードＰＤで生成された電荷による出力信号が抽出される。
次いで、選択トランジスタＳＸをオフ状態に変えれば、電荷保存領域ＣＳＡに再び電荷が収集されるようになる。
また、リセット後、選択トランジスタＳＸをオフする前に、基準信号電圧を抽出し、先立ってリセット以前に出力された信号電圧から基準信号電圧が差し引かれることで、フォトダイオードＰＤで生成された電荷による出力信号が抽出される。
【0055】
図５を参照すれば、本実施形態のイメージセンサ１００ｂは、基板１０１、フォトダイオード１１０、ピクセル分離構造体１２０、光透過層１３０、積層構造体ＳＳｂ、及び出力ライン層１９０を含む。
フォトダイオード１１０、ピクセル分離構造体１２０、光透過層１３０、及び出力ライン層１９０については、図２Ａ～図２Ｃに基づいて説明した通りである。
フォトダイオード１１０、ピクセル分離構造体１２０、光透過層１３０、及び出力ライン層１９０については、図２Ａ～図２Ｃに基づいて説明した通りである。
【0056】
積層構造体ＳＳｃは、基板１０１の前面ＦＳ上に配置され、層間絶縁層１４０、アクティブピラー１５０、ゲートライン部１６０ｃ、ＣＳＡ領域１７０ａ、及び電源ライン層１８０を含む。
層間絶縁層１４０、アクティブピラー１５０、及び電源ライン層１８０については、図２Ａ～図２Ｃに基づいて説明した通りである。
また、ＣＳＡ領域１７０ａと電荷保存ストラップ１７５ｃは、用語だけ異なり、機能や構造において、ＦＤ領域１７０とＦＤストラップ１７５と実質的に同一である。
それにより、ＣＳＡ領域１７０ａと電荷保存ストラップ１７５ｃに関連する説明は省略する。
層間絶縁層１４０、アクティブピラー１５０、及び電源ライン層１８０については、図２Ａ～図２Ｃに基づいて説明した通りである。
また、ＣＳＡ領域１７０ａと電荷保存ストラップ１７５ｃは、用語だけ異なり、機能や構造において、ＦＤ領域１７０とＦＤストラップ１７５と実質的に同一である。
それにより、ＣＳＡ領域１７０ａと電荷保存ストラップ１７５ｃに関連する説明は省略する。
【0057】
ゲートライン部１６０ｃは、第２～第４ゲートライン層（１６０－２～１６０－４）を含み、第２～第４ゲートライン層（１６０－２～１６０－４）は、アクティブピラー１５０の一部と共にピクセルトランジスタを構成する。
具体的には、第２ゲートライン層（１６０－２）は、第２チャネル領域（１５０Ｃ－２）と共にリセットトランジスタＲＸを構成し、第３ゲートライン層（１６０－３）は、第３チャネル領域（１５０Ｃ－３）と共にソースフォロワートランジスタＳＦＸを構成し、第４ゲートライン層（１６０－４）は、第４チャネル領域（１５０Ｃ－４）と共に選択トランジスタＳＸを構成する。
具体的には、第２ゲートライン層（１６０－２）は、第２チャネル領域（１５０Ｃ－２）と共にリセットトランジスタＲＸを構成し、第３ゲートライン層（１６０－３）は、第３チャネル領域（１５０Ｃ－３）と共にソースフォロワートランジスタＳＦＸを構成し、第４ゲートライン層（１６０－４）は、第４チャネル領域（１５０Ｃ－４）と共に選択トランジスタＳＸを構成する。
【0058】
本実施形態のイメージセンサ１００ｃにおいて、ゲートライン部１６０ｃの層数が３層に限定されるものではない。
例えば、実施形態によって、ゲートライン部１６０ｃは、１層又は２層のゲートライン層を含む。
ゲートライン部１６０ｃが１層のゲートライン層を有する構造の場合、第１半導体チップ（１００－１）にリセットトランジスタＲＸだけが配置され、ソースフォロワートランジスタＳＦＸと選択トランジスタＳＸは、第２半導体チップ（１００－２）に配置される。
第１半導体チップ（１００－１）と第２半導体チップ（１００－２）の「Ｃｕ－ｔｏ－Ｃｕ」ボンディング結合を介したソースフォロワートランジスタＳＦＸの接続関係については、図３Ａのイメージセンサ１００ａ部分で説明した通りである。
また、ゲートライン部１６０ｃが２層のゲートライン層を有する構造の場合、第１半導体チップ（１００－１）にリセットトランジスタＲＸと選択トランジスタＳＸだけ配置され、ソースフォロワートランジスタＳＦＸは、第２半導体チップ（１００－２）に配置される。
第１半導体チップ（１００－１）と第２半導体チップ（１００－２）の「Ｃｕ－ｔｏ－Ｃｕ」ボンディング結合を介したソースフォロワートランジスタＳＦＸの接続関係については、図３Ｂのイメージセンサ１００ｂ部分で説明した通りである。
例えば、実施形態によって、ゲートライン部１６０ｃは、１層又は２層のゲートライン層を含む。
ゲートライン部１６０ｃが１層のゲートライン層を有する構造の場合、第１半導体チップ（１００－１）にリセットトランジスタＲＸだけが配置され、ソースフォロワートランジスタＳＦＸと選択トランジスタＳＸは、第２半導体チップ（１００－２）に配置される。
第１半導体チップ（１００－１）と第２半導体チップ（１００－２）の「Ｃｕ－ｔｏ－Ｃｕ」ボンディング結合を介したソースフォロワートランジスタＳＦＸの接続関係については、図３Ａのイメージセンサ１００ａ部分で説明した通りである。
また、ゲートライン部１６０ｃが２層のゲートライン層を有する構造の場合、第１半導体チップ（１００－１）にリセットトランジスタＲＸと選択トランジスタＳＸだけ配置され、ソースフォロワートランジスタＳＦＸは、第２半導体チップ（１００－２）に配置される。
第１半導体チップ（１００－１）と第２半導体チップ（１００－２）の「Ｃｕ－ｔｏ－Ｃｕ」ボンディング結合を介したソースフォロワートランジスタＳＦＸの接続関係については、図３Ｂのイメージセンサ１００ｂ部分で説明した通りである。
【0059】
図６Ａは、本発明の一実施形態によるイメージセンサのピクセルを示す平面図であり、図６Ｂは、図６ＡのＩＩ－ＩＩ’線に沿って切断して示す断面図である。
図６Ａ及び図６Ｂを参照すると、本実施形態のイメージセンサ１００ｄは、２個のフォトダイオード（１１０－１（ＰＤ１）、１００－２（ＰＤ２））が共に配置された共有ピクセルを含むという側面で、図２Ｂのイメージセンサ１００と異なっている。
図６Ａ及び図６Ｂを参照すると、本実施形態のイメージセンサ１００ｄは、２個のフォトダイオード（１１０－１（ＰＤ１）、１００－２（ＰＤ２））が共に配置された共有ピクセルを含むという側面で、図２Ｂのイメージセンサ１００と異なっている。
【0060】
具体的には、本実施形態のイメージセンサ１００ｄにおいて、ピクセル分離構造体１２０によって共有ピクセルが定義され、共有ピクセル内には、第１フォトダイオード（１１０－１）のピクセルと、第２フォトダイオード（１１０－２）のピクセルが共に配置される。
したがって、共有ピクセルは、２ＰＤ構造を有する。
しかし、共有ピクセルの構造が２ＰＤ構造に限定されるものではない。
例えば、共有ピクセルは、４ＰＤ又は８ＰＤ構造を有する。
図に示していないが、２個のフォトダイオード（１１０－１（ＰＤ１）、１００－２（ＰＤ２））が共に配置された共有ピクセルの上部には、１つのマイクロレンズが配置され得る。
第１フォトダイオード（１１０－１）のピクセルと第２フォトダイオード（１１０－２）のピクセルは、共有ピクセル分離構造体１２５によって、ハーフ分離される。
したがって、共有ピクセルは、２ＰＤ構造を有する。
しかし、共有ピクセルの構造が２ＰＤ構造に限定されるものではない。
例えば、共有ピクセルは、４ＰＤ又は８ＰＤ構造を有する。
図に示していないが、２個のフォトダイオード（１１０－１（ＰＤ１）、１００－２（ＰＤ２））が共に配置された共有ピクセルの上部には、１つのマイクロレンズが配置され得る。
第１フォトダイオード（１１０－１）のピクセルと第２フォトダイオード（１１０－２）のピクセルは、共有ピクセル分離構造体１２５によって、ハーフ分離される。
【0061】
例えば、図６Ｂに示すように、共有ピクセル分離構造体１２５は、基板１０１を完全に貫通する構造ではなく、基板１０１の一部のみを貫通する構造を有する。
それにより、第１フォトダイオード（１１０－１）のピクセルと第２フォトダイオード（１１０－２）のピクセルは、基板１０１の下部部分を互いに共有する。
一方、図６Ａに示すように、第１フォトダイオード（１１０－１）に接続される第１アクティブピラー（１５０－１）は、第２方向（ｙ方向）に上部に配置され、第２フォトダイオード（１１０－２）に接続される第２アクティブピラー（１５０－２）は、第２方向（ｙ方向）に下部に配置される。
しかし、第１アクティブピラー（１５０－１）と第２アクティブピラー（１５０－２）との位置がそれに限定されるものではない。
例えば、第２方向（ｙ方向）に第１アクティブピラー（１５０－１）が下部に配置され、第２アクティブピラー（１５０－２）は、上部に配置される。
参考までに、平面視では、第１フォトダイオード（１１０－１）と第２フォトダイオード（１１０－２）は、それぞれ第２方向（ｙ方向）に長めの形態にピクセルのほとんどを占める構造を有する。
それにより、第１フォトダイオード（１１０－１）のピクセルと第２フォトダイオード（１１０－２）のピクセルは、基板１０１の下部部分を互いに共有する。
一方、図６Ａに示すように、第１フォトダイオード（１１０－１）に接続される第１アクティブピラー（１５０－１）は、第２方向（ｙ方向）に上部に配置され、第２フォトダイオード（１１０－２）に接続される第２アクティブピラー（１５０－２）は、第２方向（ｙ方向）に下部に配置される。
しかし、第１アクティブピラー（１５０－１）と第２アクティブピラー（１５０－２）との位置がそれに限定されるものではない。
例えば、第２方向（ｙ方向）に第１アクティブピラー（１５０－１）が下部に配置され、第２アクティブピラー（１５０－２）は、上部に配置される。
参考までに、平面視では、第１フォトダイオード（１１０－１）と第２フォトダイオード（１１０－２）は、それぞれ第２方向（ｙ方向）に長めの形態にピクセルのほとんどを占める構造を有する。
【0062】
本実施形態のイメージセンサ１００ｄでも、基板１０１の前面ＦＳ上に積層構造体ＳＳが配置される。
積層構造体ＳＳは、層間絶縁層１４０、アクティブピラー（１５０－１、１５０－２）、ゲートライン部１６０、ＦＤ領域１７０、及び電源ライン層１８０を含む。
積層構造体ＳＳは、図２Ｃのイメージセンサ１００の積層構造体ＳＳと実質的に同一である。
したがって、それについての具体的な説明は省略する。
すなわち、本実施形態のイメージセンサ１００ｄにおいて、積層構造体ＳＳのゲートライン部１６０は、４層のゲートライン層（１６０－１～１６０－４）を含む。
しかし、それに限らず、積層構造体のゲートライン部は、３層又は２層のゲートライン層を含み得、そのような構造については、図３Ａ及び図３Ｂに基づいて説明した通りである。
積層構造体ＳＳは、層間絶縁層１４０、アクティブピラー（１５０－１、１５０－２）、ゲートライン部１６０、ＦＤ領域１７０、及び電源ライン層１８０を含む。
積層構造体ＳＳは、図２Ｃのイメージセンサ１００の積層構造体ＳＳと実質的に同一である。
したがって、それについての具体的な説明は省略する。
すなわち、本実施形態のイメージセンサ１００ｄにおいて、積層構造体ＳＳのゲートライン部１６０は、４層のゲートライン層（１６０－１～１６０－４）を含む。
しかし、それに限らず、積層構造体のゲートライン部は、３層又は２層のゲートライン層を含み得、そのような構造については、図３Ａ及び図３Ｂに基づいて説明した通りである。
【0063】
図７Ａ～図７Ｃは、本発明の実施形態によるイメージセンサの積層構造を示し、第１半導体チップと第２半導体チップとが分離された状態の分解斜視図、一部断面図、及び３個の半導体チップが積層された構造を示す斜視図である。
図７Ｂは、図７ＡのＩＩＩ－ＩＩＩ’線に沿って切断して示す断面図である。
図７Ａ及び図７Ｂを参照すると、本実施形態のイメージセンサ１００は、第１半導体チップ（１００－１）と第２半導体チップ（１００－２）とを含む。
本実施形態のイメージセンサ１００は、第２半導体チップ（１００－２）上に第１半導体チップ（１００－１）が積層された構造を有する。
図７Ｂは、図７ＡのＩＩＩ－ＩＩＩ’線に沿って切断して示す断面図である。
図７Ａ及び図７Ｂを参照すると、本実施形態のイメージセンサ１００は、第１半導体チップ（１００－１）と第２半導体チップ（１００－２）とを含む。
本実施形態のイメージセンサ１００は、第２半導体チップ（１００－２）上に第１半導体チップ（１００－１）が積層された構造を有する。
【0064】
第１半導体チップ（１００－１）は、ピクセル領域ＰＡと第１周辺領域ＰＥ１を含む。
ピクセル領域ＰＡは、第１半導体チップ（１００－１）の中央領域に配置され、多数のピクセルが２次元アレイ状に配置される。
第１周辺領域ＰＥ１は、ピクセル領域ＰＡの外部に配置される。
例えば、第１周辺領域ＰＥ１は、ピクセル領域ＰＡの４面を取り囲む構造でピクセル領域ＰＡの外部に配置される。
しかし、実施形態によって、第１周辺領域ＰＥ１は、ピクセル領域ＰＡの２面又は３面の外部にのみ配置され得る。
ピクセル領域ＰＡは、第１半導体チップ（１００－１）の中央領域に配置され、多数のピクセルが２次元アレイ状に配置される。
第１周辺領域ＰＥ１は、ピクセル領域ＰＡの外部に配置される。
例えば、第１周辺領域ＰＥ１は、ピクセル領域ＰＡの４面を取り囲む構造でピクセル領域ＰＡの外部に配置される。
しかし、実施形態によって、第１周辺領域ＰＥ１は、ピクセル領域ＰＡの２面又は３面の外部にのみ配置され得る。
【0065】
第１周辺領域ＰＥ１には、電極パッド領域（ＥＰｘ、ＥＰｙ１、ＥＰｙ２）が配置される。
電極パッド領域（ＥＰｘ、ＥＰｙ１、ＥＰｙ２）には、複数の第１電極パッド１９５が配置される。
第１電極パッド１９５は、図７Ｂから分かるように、第１半導体チップ（１００－１）の下面上に配置される。
また、ゲートライン層（１６０－１、１６０－２、１６０－４）は、垂直コンタクト１６５を介して対応する第１電極パッド１９５ｇに接続され、電源ライン層１８０は、垂直コンタクト１６５を介して対応する第１電極パッド１９５ｐに接続される。
ソースフォロワートランジスタＳＦＸの場合、ゲートがＦＤ領域１７０に接続されるので、電極パッド領域（ＥＰｘ、ＥＰｙ１、ＥＰｙ２）に第３ゲートライン層（１６０－３）に対応する第１電極パッドは、配置されない。
電極パッド領域（ＥＰｘ、ＥＰｙ１、ＥＰｙ２）には、複数の第１電極パッド１９５が配置される。
第１電極パッド１９５は、図７Ｂから分かるように、第１半導体チップ（１００－１）の下面上に配置される。
また、ゲートライン層（１６０－１、１６０－２、１６０－４）は、垂直コンタクト１６５を介して対応する第１電極パッド１９５ｇに接続され、電源ライン層１８０は、垂直コンタクト１６５を介して対応する第１電極パッド１９５ｐに接続される。
ソースフォロワートランジスタＳＦＸの場合、ゲートがＦＤ領域１７０に接続されるので、電極パッド領域（ＥＰｘ、ＥＰｙ１、ＥＰｙ２）に第３ゲートライン層（１６０－３）に対応する第１電極パッドは、配置されない。
【0066】
図７Ｂに示すように、第１半導体チップ（１００－１）において、第３方向（ｚ方向）に基板１０１が上部に位置し、積層構造体ＳＳが基板１０１の下部に配置される。
また、ゲートライン層（１６０－１、１６０－２、１６０－４）と電源ライン層１８０は、第１方向（ｘ方向）端部で階段状構造を有する。
そのような階段状構造を通じて、ゲートライン層（１６０－１、１６０－２、１６０－４）と電源ライン層１８０は、垂直コンタクト１６５を介して対応する第１電極パッド１９５に接続される。
また、ゲートライン層（１６０－１、１６０－２、１６０－４）と電源ライン層１８０は、第１方向（ｘ方向）端部で階段状構造を有する。
そのような階段状構造を通じて、ゲートライン層（１６０－１、１６０－２、１６０－４）と電源ライン層１８０は、垂直コンタクト１６５を介して対応する第１電極パッド１９５に接続される。
【0067】
一方、電極パッド領域（ＥＰｘ、ＥＰｙ１、ＥＰｙ２）は、第１方向（ｘ方向）に延長するカラム（ｃｏｌｕｍｎ）電極パッド領域ＥＰｘと第２方向（ｙ方向）に延長する２個のロウ（ｒｏｗ）電極パッド領域（ＥＰｙ１、ＥＰｙ２）に区別される。
２個のロウ電極パッド領域（ＥＰｙ１、ＥＰｙ２）は、ゲートライン層（１６０－１、１６０－２、１６０－４）と電源ライン層１８０に対応する第１電極パッド（１９５ｇ、１９５ｐ）が配置される領域であって、第１方向（ｘ方向）にピクセル領域ＰＡの両側に配置される。
しかし、実施形態によって、２個のロウ電極パッド領域（ＥＰｙ１、ＥＰｙ２）の内のいずれか１つは省略され得る。
一方、カラム電極パッド領域ＥＰｘ１は、出力ライン層１９０に接続される第１電極パッド１９５が配置される領域である。
実施形態によって、カラム電極パッド領域も第２方向（ｙ方向）にピクセル領域ＰＡの両側に配置される。
２個のロウ電極パッド領域（ＥＰｙ１、ＥＰｙ２）は、ゲートライン層（１６０－１、１６０－２、１６０－４）と電源ライン層１８０に対応する第１電極パッド（１９５ｇ、１９５ｐ）が配置される領域であって、第１方向（ｘ方向）にピクセル領域ＰＡの両側に配置される。
しかし、実施形態によって、２個のロウ電極パッド領域（ＥＰｙ１、ＥＰｙ２）の内のいずれか１つは省略され得る。
一方、カラム電極パッド領域ＥＰｘ１は、出力ライン層１９０に接続される第１電極パッド１９５が配置される領域である。
実施形態によって、カラム電極パッド領域も第２方向（ｙ方向）にピクセル領域ＰＡの両側に配置される。
【0068】
第２半導体チップ（１００－２）は、ロジック領域ＬＡと第２周辺領域ＰＥ２を含む。
ロジック領域ＬＡは、第２半導体チップ（１００－２）の中央領域に配置され、複数のアナログ信号処理素子であるＡＤＣ回路とロジック素子とを含む。
ロジック素子は、第１半導体チップ（１００－１）のピクセルからのピクセル信号を処理するための多様な素子を含み得る。
例えば、ロジック素子は、イメージ信号処理素子、制御素子などを含む。
しかし、ロジック領域ＬＡに含まれる素子が上記素子に限定されるものではない。
例えば、ロジック領域ＬＡには、ピクセルに電源やグラウンドを供給するための素子や、抵抗やキャパシタなどの受動素子が配置され得る。
ロジック領域ＬＡは、第２半導体チップ（１００－２）の中央領域に配置され、複数のアナログ信号処理素子であるＡＤＣ回路とロジック素子とを含む。
ロジック素子は、第１半導体チップ（１００－１）のピクセルからのピクセル信号を処理するための多様な素子を含み得る。
例えば、ロジック素子は、イメージ信号処理素子、制御素子などを含む。
しかし、ロジック領域ＬＡに含まれる素子が上記素子に限定されるものではない。
例えば、ロジック領域ＬＡには、ピクセルに電源やグラウンドを供給するための素子や、抵抗やキャパシタなどの受動素子が配置され得る。
【0069】
第２周辺領域ＰＥ２は、ロジック領域ＬＡを取り囲む構造としてロジック領域ＬＡの外部に配置される。
例えば、第２周辺領域ＰＥ２は、ロジック領域ＬＡの４面を取り囲む形態にロジック領域ＬＡの外部に配置される。
しかし、実施形態によって、第２周辺領域ＰＥ２は、ロジック領域ＬＡの２面又は３面の外部にのみ配置される。
一方、表示していないが、第１半導体チップ（１００－１）の電極パッド領域（ＥＰｘ、ＥＰｙ１、ＥＰｙ２）に対応して、第２周辺領域ＰＥ２にも電極パッド領域が配置される。
例えば、第２周辺領域ＰＥ２は、ロジック領域ＬＡの４面を取り囲む形態にロジック領域ＬＡの外部に配置される。
しかし、実施形態によって、第２周辺領域ＰＥ２は、ロジック領域ＬＡの２面又は３面の外部にのみ配置される。
一方、表示していないが、第１半導体チップ（１００－１）の電極パッド領域（ＥＰｘ、ＥＰｙ１、ＥＰｙ２）に対応して、第２周辺領域ＰＥ２にも電極パッド領域が配置される。
【0070】
一方、図７Ｂに示すように、第２半導体チップ（１００－２）において、３方向（ｚ方向）に下方に基板１０２が位置し、配線層１０４は、基板１０２の上部に配置される。
基板１０２上にロジック素子と第１半導体チップ（１００－１）に形成されたゲートライン層１６０を駆動する駆動回路が形成される。
配線層１０４の配線は、駆動回路と接続される。
また、配線層１０４の配線は、第２半導体チップ（１００－２）の上面上に配置された第２電極パッド１０６に接続される。
矢印によって示したように、第１半導体チップ（１００－１）と第２半導体チップ（１００－２）は、「Ｃｕ－ｔｏ－Ｃｕ」ボンディング結合によって結合され得る。
また、「Ｃｕ－ｔｏ－Ｃｕ」ボンディング結合を介して第１半導体チップ（１００－１）の第１電極パッド１９５は、第２半導体チップ（１００－２）の対応する第２電極パッド１０６に接続される。
基板１０２上にロジック素子と第１半導体チップ（１００－１）に形成されたゲートライン層１６０を駆動する駆動回路が形成される。
配線層１０４の配線は、駆動回路と接続される。
また、配線層１０４の配線は、第２半導体チップ（１００－２）の上面上に配置された第２電極パッド１０６に接続される。
矢印によって示したように、第１半導体チップ（１００－１）と第２半導体チップ（１００－２）は、「Ｃｕ－ｔｏ－Ｃｕ」ボンディング結合によって結合され得る。
また、「Ｃｕ－ｔｏ－Ｃｕ」ボンディング結合を介して第１半導体チップ（１００－１）の第１電極パッド１９５は、第２半導体チップ（１００－２）の対応する第２電極パッド１０６に接続される。
【0071】
図７Ｃを参照すると、本実施形態のイメージセンサ１００ａは、第１半導体チップ（１００－１）、第２半導体チップ（１００－２）、及び第３半導体チップ（１００－３）を含む。
本実施形態のイメージセンサ１００ａにおいて、第２半導体チップ（１００－２）上に第３半導体チップ（１００－３）と第１半導体チップ（１００－１）が順次に積層される。
第１半導体チップ（１００－１）には、図３Ａに示したように、フォトダイオードＰＤと伝送トランジスタＴＸ、及びリセットトランジスタＲＸなどが配置される。
また、第２半導体チップ（１００－２）には、ロジック素子と駆動回路とが配置される。
一方、第３半導体チップ（１００－３）には、ソースフォロワートランジスタＳＦＸ、選択トランジスタＳＸ、及びＡＤＣが配置される。
実施形態によって、ＡＤＣは、第２半導体チップ（１００－２）に配置される。
さらに、第１半導体チップ（１００－１）に、図３Ｂに示したように、フォトダイオードＰＤと伝送トランジスタＴＸ、リセットトランジスタＲＸ、及び選択トランジスタＳＸが配置され、第３半導体チップ（１００－３）にソースフォロワートランジスタＳＦＸ、及びＡＤＣが配置される。
本実施形態のイメージセンサ１００ａにおいて、第２半導体チップ（１００－２）上に第３半導体チップ（１００－３）と第１半導体チップ（１００－１）が順次に積層される。
第１半導体チップ（１００－１）には、図３Ａに示したように、フォトダイオードＰＤと伝送トランジスタＴＸ、及びリセットトランジスタＲＸなどが配置される。
また、第２半導体チップ（１００－２）には、ロジック素子と駆動回路とが配置される。
一方、第３半導体チップ（１００－３）には、ソースフォロワートランジスタＳＦＸ、選択トランジスタＳＸ、及びＡＤＣが配置される。
実施形態によって、ＡＤＣは、第２半導体チップ（１００－２）に配置される。
さらに、第１半導体チップ（１００－１）に、図３Ｂに示したように、フォトダイオードＰＤと伝送トランジスタＴＸ、リセットトランジスタＲＸ、及び選択トランジスタＳＸが配置され、第３半導体チップ（１００－３）にソースフォロワートランジスタＳＦＸ、及びＡＤＣが配置される。
【0072】
図８は、本発明の一実施形態によるイメージセンサのピクセルの構成を示す断面図であって、図２Ｃに対応する。
図８を参照すると、本実施形態のイメージセンサ１００ｅは、ＦＤストラップ１７５が接続配線１７７を介して隣接するＦＤストラップ１７５に接続されるという点で、図２Ｃのイメージセンサ１００と異なっている。
図８を参照すると、本実施形態のイメージセンサ１００ｅは、ＦＤストラップ１７５が接続配線１７７を介して隣接するＦＤストラップ１７５に接続されるという点で、図２Ｃのイメージセンサ１００と異なっている。
【0073】
具体的には、本実施形態のイメージセンサ１００ｅにおいて、積層構造体ＳＳ上部に第２方向（ｙ方向）に延長する接続配線１７７が配置され、ＦＤストラップ１７５は、接続配線１７７を介して第２方向（ｙ方向）に隣接するＦＤストラップ１７５に接続される。
それにより、第２方向（ｙ方向）に隣接する２個のＦＤ領域１７０が接続され、それに対応するピクセルがＦＤ領域１７０を共有する。
一方、接続配線１７７を介したＦＤストラップ１７５間の接続は、隣接する２個のＦＤストラップ１７５の接続に限定されるものではない。
例えば、第１方向（ｘ方向）及び／又は第２方向（ｙ方向）に延長する接続配線１７７を介して隣接する４個のＦＤストラップ１７５が互いに接続され得る。
それにより、第２方向（ｙ方向）に隣接する２個のＦＤ領域１７０が接続され、それに対応するピクセルがＦＤ領域１７０を共有する。
一方、接続配線１７７を介したＦＤストラップ１７５間の接続は、隣接する２個のＦＤストラップ１７５の接続に限定されるものではない。
例えば、第１方向（ｘ方向）及び／又は第２方向（ｙ方向）に延長する接続配線１７７を介して隣接する４個のＦＤストラップ１７５が互いに接続され得る。
【0074】
図９Ａ及び図９Ｂは、本発明の実施形態によるイメージセンサの積層構造を示す部分断面図である。
図９Ａを参照すると、本実施形態のイメージセンサ１００は、第２半導体チップ（１００－２）上に第１半導体チップ（１００－１）が積層された構造を有する。
また、第１半導体チップ（１００－１）と第２半導体チップ（１００－２）は、「Ｃｕ－ｔｏ－Ｃｕ」ボンディング結合を通じて結合される。
図９Ａを参照すると、本実施形態のイメージセンサ１００は、第２半導体チップ（１００－２）上に第１半導体チップ（１００－１）が積層された構造を有する。
また、第１半導体チップ（１００－１）と第２半導体チップ（１００－２）は、「Ｃｕ－ｔｏ－Ｃｕ」ボンディング結合を通じて結合される。
【0075】
一方、第１半導体チップ（１００－１）の下面上に第２方向（ｙ方向）に延長する出力ライン層１９０が配置される。
出力ライン層１９０は、垂直コンタクト１９２を介して第２方向（ｙ方向）に沿って配置されたピクセルそれぞれのアクティブピラー１５０に接続される。
一方、図９Ａは、第１半導体チップ（１００－１）のピクセル領域（図７Ａの符号ＰＡ）を示し、出力ライン層１９０は、第２方向（ｙ方向）にカラム電極パッド領域（図７Ａの符号ＥＰｘ）に延長される。
出力ライン層１９０は、カラム電極パッド領域ＥＰｘにおいて、第２半導体チップ（１００－２）の対応する第２電極パッド（図７Ｂの符号１０６）に接続される。
一方、第１半導体チップ（１００－１）と第２半導体チップ（１００－２）との間には、チップ間絶縁層１０５が配置される。
出力ライン層１９０は、垂直コンタクト１９２を介して第２方向（ｙ方向）に沿って配置されたピクセルそれぞれのアクティブピラー１５０に接続される。
一方、図９Ａは、第１半導体チップ（１００－１）のピクセル領域（図７Ａの符号ＰＡ）を示し、出力ライン層１９０は、第２方向（ｙ方向）にカラム電極パッド領域（図７Ａの符号ＥＰｘ）に延長される。
出力ライン層１９０は、カラム電極パッド領域ＥＰｘにおいて、第２半導体チップ（１００－２）の対応する第２電極パッド（図７Ｂの符号１０６）に接続される。
一方、第１半導体チップ（１００－１）と第２半導体チップ（１００－２）との間には、チップ間絶縁層１０５が配置される。
【0076】
図９Ｂを参照すると、本実施形態のイメージセンサ１００ｆは、第２半導体チップ（１００－２）上に第１半導体チップ（１００－１）が積層された構造を有する。
また、第１半導体チップ（１００－１）と第２半導体チップ（１００－２）は、「Ｃｕ－ｔｏ－Ｃｕ」ボンディング結合を通じて結合される。
一方、第２半導体チップ（１００－２）の上面上に第２方向（ｙ方向）に延長する出力ライン層１９０ａが配置される。
出力ライン層１９０ａは、第１半導体チップ（１００－１）の第１電極パッド１９５ｏに接続される。
第１電極パッド１９５ｏは、第２方向（ｙ方向）に沿って配置されたピクセルそれぞれのアクティブピラー１５０に接続される。
したがって、ピクセルそれぞれのアクティブピラー１５０は、第１電極パッド１９５ｏを介して第２半導体チップ（１００－２）の出力ライン層１９０ａに接続される。
また、第１半導体チップ（１００－１）と第２半導体チップ（１００－２）は、「Ｃｕ－ｔｏ－Ｃｕ」ボンディング結合を通じて結合される。
一方、第２半導体チップ（１００－２）の上面上に第２方向（ｙ方向）に延長する出力ライン層１９０ａが配置される。
出力ライン層１９０ａは、第１半導体チップ（１００－１）の第１電極パッド１９５ｏに接続される。
第１電極パッド１９５ｏは、第２方向（ｙ方向）に沿って配置されたピクセルそれぞれのアクティブピラー１５０に接続される。
したがって、ピクセルそれぞれのアクティブピラー１５０は、第１電極パッド１９５ｏを介して第２半導体チップ（１００－２）の出力ライン層１９０ａに接続される。
【0077】
一方、図９Ｂは、第１半導体チップ（１００－１）のピクセル領域（図７Ａの符号ＰＡ）を示す。
したがって、ピクセル領域ＰＡにおいてアクティブピラー１５０が第１電極パッド１９５ｏを介して第２半導体チップ（１００－２）の出力ライン層１９０ａに電気的に接続される。
一方、第１半導体チップ（１００－１）と第２半導体チップ（１００－２）との間にはチップ間絶縁層１０５が配置される。
例えば、チップ間絶縁層１０５は、出力ライン層１９０ａと第１の半導体チップ（１００－１）との間に提供される。
したがって、ピクセル領域ＰＡにおいてアクティブピラー１５０が第１電極パッド１９５ｏを介して第２半導体チップ（１００－２）の出力ライン層１９０ａに電気的に接続される。
一方、第１半導体チップ（１００－１）と第２半導体チップ（１００－２）との間にはチップ間絶縁層１０５が配置される。
例えば、チップ間絶縁層１０５は、出力ライン層１９０ａと第１の半導体チップ（１００－１）との間に提供される。
【0078】
図１０Ａ～図２０Ｂは、図２Ｃのイメージセンサを製造する工程を説明するための平面図及び断面図である。
図１０Ｂ、図１２Ｂ、図１３Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、図１９Ｂ、及び図２０Ｂは、それぞれ図１０Ａ、図１２Ａ、図１３Ａ、図１６Ａ、図１７Ａ、図１８Ａ、図１９Ａ、及び図２０ＡのＩＶ－ＩＶ’線に沿って切断して示す断面図である。
図１～図２Ｃを共に参照して説明し、図１～図９Ｂにおいて前述した内容は、簡単に説明するか、省略する。
図１０Ｂ、図１２Ｂ、図１３Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、図１９Ｂ、及び図２０Ｂは、それぞれ図１０Ａ、図１２Ａ、図１３Ａ、図１６Ａ、図１７Ａ、図１８Ａ、図１９Ａ、及び図２０ＡのＩＶ－ＩＶ’線に沿って切断して示す断面図である。
図１～図２Ｃを共に参照して説明し、図１～図９Ｂにおいて前述した内容は、簡単に説明するか、省略する。
【0079】
図１０Ａ及び図１０Ｂを参照すると、本実施形態のイメージセンサ１００の製造方法は、まず、基板１０１内にフォトダイオード１１を形成する。
フォトダイオード１１０は、ピクセル分離構造体１２０によって互いに分離する。
基板１０１上に第１絶縁層（１４０－１）、第１犠牲層（１６７－１）、第２絶縁層（１４０－２）、第１導電層１７０、及び第３絶縁層（１４０－３）を順次に形成する。
フォトダイオード１１０は、ピクセル分離構造体１２０によって互いに分離する。
基板１０１上に第１絶縁層（１４０－１）、第１犠牲層（１６７－１）、第２絶縁層（１４０－２）、第１導電層１７０、及び第３絶縁層（１４０－３）を順次に形成する。
【0080】
第１～第３絶縁層（１４０－１～１４０－３）は、例えば、シリコン酸化物のような酸化物系の絶縁物質で形成され、第１犠牲層（１６７－１）は、例えば、シリコン窒化物のような窒化物系の絶縁物質からなる。
また、第１導電層１７０は、例えば、ポリシリコンで形成され得る。
しかし、第１～第３絶縁層（１４０－１～１４０－３）、第１犠牲層（１６７－１）、及び第１導電層１７０の材質が上記物質に限定されるものではない。
また、第１導電層１７０は、例えば、ポリシリコンで形成され得る。
しかし、第１～第３絶縁層（１４０－１～１４０－３）、第１犠牲層（１６７－１）、及び第１導電層１７０の材質が上記物質に限定されるものではない。
【0081】
一方、第１～第３絶縁層（１４０－１～１４０－３）は、層間絶縁層１４０の一部であり、以後に形成される第４～第７絶縁層（１４０－４～１４０－７）も層間絶縁層１４０の一部であって、第１～第３絶縁層（１４０－１～１４０－３）と同じ材質で形成される。
また、第１犠牲層（１６７－１）は、犠牲層１６７の一部であり、以後に生成される第２犠牲層パターン（１６７－２）と第３犠牲層（１６７－３）、及び第４犠牲層パターン（１６７－４）も犠牲層１６７の一部であって、第１犠牲層（１６７－１）と同じ材質で形成される。
第１導電層１７０の場合、図２Ｃのイメージセンサ１００において、ＦＤ領域１７０に該当する。
また、第１犠牲層（１６７－１）は、犠牲層１６７の一部であり、以後に生成される第２犠牲層パターン（１６７－２）と第３犠牲層（１６７－３）、及び第４犠牲層パターン（１６７－４）も犠牲層１６７の一部であって、第１犠牲層（１６７－１）と同じ材質で形成される。
第１導電層１７０の場合、図２Ｃのイメージセンサ１００において、ＦＤ領域１７０に該当する。
【0082】
以後、第３絶縁層（１４０－３）上に第２犠牲層を形成し、第２犠牲層をパターニングして第２犠牲層パターン（１６７－２）を形成する。
続けて、第２犠牲層パターン（１６７－２）上に第４絶縁層（１４０－４）と第２導電層を形成する。
再び、第２導電層をパターニングして第２導電層パターン１８０を形成する。
第２導電層パターン１８０を形成した後、第２導電層パターン１８０上に第５絶縁層（１４０－５）を形成する。
第２犠牲層パターン（１６７－２）と第２導電層パターン１８０は、追って形成されるＦＤストラップ１７５が通過する部分が除去された形態を有する。
第２導電層パターン１８０の場合、図２Ｃのイメージセンサ１００において、電源ライン層１８０に該当する。
続けて、第２犠牲層パターン（１６７－２）上に第４絶縁層（１４０－４）と第２導電層を形成する。
再び、第２導電層をパターニングして第２導電層パターン１８０を形成する。
第２導電層パターン１８０を形成した後、第２導電層パターン１８０上に第５絶縁層（１４０－５）を形成する。
第２犠牲層パターン（１６７－２）と第２導電層パターン１８０は、追って形成されるＦＤストラップ１７５が通過する部分が除去された形態を有する。
第２導電層パターン１８０の場合、図２Ｃのイメージセンサ１００において、電源ライン層１８０に該当する。
【0083】
一方、第２犠牲層パターン（１６７－２）と第２導電層パターン１８０は、前述した方法以外に、次のような方法を通じても形成可能である。
例えば、第３絶縁層（１４０－３）の形成後、第２犠牲層、第４絶縁層（１４０－４）、及び第２導電層を順次に形成する。
次いで、第２犠牲層、第４絶縁層（１４０－４）、及び第２導電層を一回でパターニングして第２犠牲層パターン（１６７－２）と第２導電層パターン１８０を形成する。
次いで、第５絶縁層（１４０－５）を形成する。
パターニング時に第４絶縁層（１４０－４）も共にパターニングされるが、第４絶縁層（１４０－４）と同じ材質の第５絶縁層（１４０－５）がパターニングによって除去された部分を満たすので、結果物の構造は、上記個別パターニング方法による構造と実質的に同一である。
例えば、第３絶縁層（１４０－３）の形成後、第２犠牲層、第４絶縁層（１４０－４）、及び第２導電層を順次に形成する。
次いで、第２犠牲層、第４絶縁層（１４０－４）、及び第２導電層を一回でパターニングして第２犠牲層パターン（１６７－２）と第２導電層パターン１８０を形成する。
次いで、第５絶縁層（１４０－５）を形成する。
パターニング時に第４絶縁層（１４０－４）も共にパターニングされるが、第４絶縁層（１４０－４）と同じ材質の第５絶縁層（１４０－５）がパターニングによって除去された部分を満たすので、結果物の構造は、上記個別パターニング方法による構造と実質的に同一である。
【0084】
図１１を参照すれば、第５絶縁層（１４０－５）上に第３犠牲層（１６７－３）、第６絶縁層（１４０－６）、及び第４犠牲層を順次に形成する。
次いで、第４犠牲層をパターニングして第４犠牲層パターン（１６７－４）を形成し、第４犠牲層パターン（１６７－４）上に第７絶縁層（１４０－７）を形成する。
次いで、第１方向（ｘ方向）に両端の第１周辺領域ＰＥ１、例えば、ロウ電極パッド領域（ＥＰｙ１、ＥＰｙ２）に階段構造を形成することで、第１積層構造体ＳＳ１が完成する。
すなわち、第７絶縁層（１４０－７）の形成後、平面図の形態は、図１０Ａの平面図の形態と実質的に同一である。
次いで、第４犠牲層をパターニングして第４犠牲層パターン（１６７－４）を形成し、第４犠牲層パターン（１６７－４）上に第７絶縁層（１４０－７）を形成する。
次いで、第１方向（ｘ方向）に両端の第１周辺領域ＰＥ１、例えば、ロウ電極パッド領域（ＥＰｙ１、ＥＰｙ２）に階段構造を形成することで、第１積層構造体ＳＳ１が完成する。
すなわち、第７絶縁層（１４０－７）の形成後、平面図の形態は、図１０Ａの平面図の形態と実質的に同一である。
【0085】
図１２Ａ及び図１２Ｂを参照すると、第１積層構造体ＳＳ１を貫通して基板１０１の上面を露出させる第１貫通ホールＨ１を形成する。
第１貫通ホールＨ１は、基板１０１内のフォトダイオード１１０まで延長する。
第１貫通ホールＨ１は、後で分離領域ＤＡのためのライントレンチ（図１３Ｂの符号ＬＴ）が形成される位置を考慮して、第２方向（ｙ方向）に適当な間隔をおいて形成する。
第１貫通ホールＨ１の水平断面は、例えば、円形、楕円形、又は多角形を有する。
第１貫通ホールＨ１は、基板１０１内のフォトダイオード１１０まで延長する。
第１貫通ホールＨ１は、後で分離領域ＤＡのためのライントレンチ（図１３Ｂの符号ＬＴ）が形成される位置を考慮して、第２方向（ｙ方向）に適当な間隔をおいて形成する。
第１貫通ホールＨ１の水平断面は、例えば、円形、楕円形、又は多角形を有する。
【0086】
以後、第１貫通ホールＨ１を単結晶シリコンで充填してアクティブピラー１５０を形成する。
アクティブピラー１５０の下部端は、フォトダイオード１１０に接続される。
アクティブピラー１５０を形成する方法をさらに具体的に説明すると、第１貫通ホールＨ１内に非晶質シリコンを充填し、熱処理又はＬＥＧ（Ｌａｓｅｒ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）を介して非晶質シリコンを単結晶シリコンに転移させてアクティブピラー１５０を形成する。
また、単結晶の基板１０１をシードとしてＬＥＧ又は固体相転移エピタキシ（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＳＰＥ）工程を介してアクティブピラー１５０を形成することもできる。
実施形態によって、アクティブピラー１５０をポリシリコンからも形成し得る。
アクティブピラー１５０の下部端は、フォトダイオード１１０に接続される。
アクティブピラー１５０を形成する方法をさらに具体的に説明すると、第１貫通ホールＨ１内に非晶質シリコンを充填し、熱処理又はＬＥＧ（Ｌａｓｅｒ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）を介して非晶質シリコンを単結晶シリコンに転移させてアクティブピラー１５０を形成する。
また、単結晶の基板１０１をシードとしてＬＥＧ又は固体相転移エピタキシ（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＳＰＥ）工程を介してアクティブピラー１５０を形成することもできる。
実施形態によって、アクティブピラー１５０をポリシリコンからも形成し得る。
【0087】
アクティブピラー１５０は、第１貫通ホールＨ１全体を満たす柱状、例えば、円柱、楕円柱、多角柱などの形態を有する。
しかし、アクティブピラー１５０の形態が柱状に限定されるものではない。
例えば、アクティブピラー１５０は、第１貫通ホールＨ１の底面と側面のみを満たすシリンダ状を有する。
アクティブピラー１５０がシリンダ状を有する場合、シリンダの内部部分は、埋込絶縁層で充填することができる。
しかし、アクティブピラー１５０の形態が柱状に限定されるものではない。
例えば、アクティブピラー１５０は、第１貫通ホールＨ１の底面と側面のみを満たすシリンダ状を有する。
アクティブピラー１５０がシリンダ状を有する場合、シリンダの内部部分は、埋込絶縁層で充填することができる。
【0088】
図１３Ａ及び図１３Ｂを参照すると、第１積層構造体ＳＳ１を貫通して第１積層構造体の最下部の絶縁層１４０、すなわち、第１絶縁層（１４０－１）の上面を露出させるライントレンチＬＴを形成する。
ライントレンチＬＴの下面で第１絶縁層（１４０－１）が露出され、ライントレンチＬＴの側面で絶縁層１４０、第１導電層１７０、犠牲層１６７、及び第２導電層パターン１８０が露出される。
ライントレンチＬＴは、第１方向（ｘ方向）に延長し、第２方向（ｙ方形）に所定間隔をおいて形成される。
図１３Ｂから分かるように、第２方向（ｙ方向）にライントレンチＬＴの幅は、第１貫通ホールＨ１の幅又は直径よりも大きくなる。
ライントレンチＬＴの下面で第１絶縁層（１４０－１）が露出され、ライントレンチＬＴの側面で絶縁層１４０、第１導電層１７０、犠牲層１６７、及び第２導電層パターン１８０が露出される。
ライントレンチＬＴは、第１方向（ｘ方向）に延長し、第２方向（ｙ方形）に所定間隔をおいて形成される。
図１３Ｂから分かるように、第２方向（ｙ方向）にライントレンチＬＴの幅は、第１貫通ホールＨ１の幅又は直径よりも大きくなる。
【0089】
図１４を参照すると、ライントレンチＬＴを通じて露出された犠牲層１６７を、エッチングを通じて除去する。
例えば、犠牲層１６７がシリコン窒化物からなる場合、フッ化水素（ＨＦ）をエッチング液として湿式エッチングを通じて犠牲層１６７を除去する。
犠牲層１６７の除去を通じて絶縁層１４０の間に水平トレンチＳＴが形成される。
また、犠牲層１６７の除去によって、アクティブピラー１５０の側面の一部が水平トレンチＳＴを通じて露出される。
例えば、アクティブピラー１５０の側面中に露出された部分は、ゲート絶縁膜が形成される部分に該当する。
また、露出されたアクティブピラー１５０部分は、チャネル領域（１５０Ｃ－１～１５０Ｃ－４）に対応する。
一方、露出されていないアクティブピラー１５０部分は、ソース／ドレイン領域に対応する。
例えば、犠牲層１６７がシリコン窒化物からなる場合、フッ化水素（ＨＦ）をエッチング液として湿式エッチングを通じて犠牲層１６７を除去する。
犠牲層１６７の除去を通じて絶縁層１４０の間に水平トレンチＳＴが形成される。
また、犠牲層１６７の除去によって、アクティブピラー１５０の側面の一部が水平トレンチＳＴを通じて露出される。
例えば、アクティブピラー１５０の側面中に露出された部分は、ゲート絶縁膜が形成される部分に該当する。
また、露出されたアクティブピラー１５０部分は、チャネル領域（１５０Ｃ－１～１５０Ｃ－４）に対応する。
一方、露出されていないアクティブピラー１５０部分は、ソース／ドレイン領域に対応する。
【0090】
犠牲層１６７の除去後、アクティブピラー１５０の露出された部分に不純物をドーピングする。
不純物は、例えば、ｐ型不純物であり得る。
不純物のドーピングは、例えば、プラズマドーピングを通じても行われる。
前述したように、アクティブピラー１５０の露出された部分は、チャネル領域（１５０Ｃ－１～１５０Ｃ－４）に対応し、チャネル領域（１５０Ｃ－１～１５０Ｃ－４）に不純物をドーピングすることで、対応するトランジスタのしきい電圧を調節する。
図１４及びその後の断面図において、チャネル領域（１５０Ｃ－１～１５０Ｃ－４）がアクティブピラー１５０の他の部分、例えば、ソース／ドレイン領域と区別されるように異なるハッチングで表示している。
すなわち、犠牲層１６７の除去後、又は不純物ドーピング後、平面図の形態は、図１３Ａの平面図の形態と実質的に同一である。
不純物は、例えば、ｐ型不純物であり得る。
不純物のドーピングは、例えば、プラズマドーピングを通じても行われる。
前述したように、アクティブピラー１５０の露出された部分は、チャネル領域（１５０Ｃ－１～１５０Ｃ－４）に対応し、チャネル領域（１５０Ｃ－１～１５０Ｃ－４）に不純物をドーピングすることで、対応するトランジスタのしきい電圧を調節する。
図１４及びその後の断面図において、チャネル領域（１５０Ｃ－１～１５０Ｃ－４）がアクティブピラー１５０の他の部分、例えば、ソース／ドレイン領域と区別されるように異なるハッチングで表示している。
すなわち、犠牲層１６７の除去後、又は不純物ドーピング後、平面図の形態は、図１３Ａの平面図の形態と実質的に同一である。
【0091】
図１５を参照すると、ライントレンチＬＴ及び水平トレンチＳＴを通じて露出された部分に絶縁層１６２を形成する。
絶縁層１６２は、例えば、シリコン酸化物のような酸化物からなる。
一方、絶縁層１６２中にアクティブピラー１５０のチャネル領域（１５０Ｃ－１～１５０Ｃ－４）を覆う部分がゲート絶縁層に該当する。
絶縁層１６２は、例えば、シリコン酸化物のような酸化物からなる。
一方、絶縁層１６２中にアクティブピラー１５０のチャネル領域（１５０Ｃ－１～１５０Ｃ－４）を覆う部分がゲート絶縁層に該当する。
【0092】
図１６Ａ及び図１６Ｂを参照すると、ライントレンチＬＴ及び水平トレンチＳＴを満たすゲート用物質層１６０ｇを形成する。
ゲート用物質層１６０ｇは、例えば、ポリシリコンからなる。
しかし、ゲート用物質層１６０ｇの材質がポリシリコンに限定されるものではない。
例えば、ゲート用物質層１６０ｇは、メタル、メタルシリサイド、メタル含有導電物質などからもなり得る。
そのようなゲート用物質層１６０ｇは、以後、分離領域ＤＡの形成後、ゲート及び／又はゲートライン層になる。
ゲート用物質層１６０ｇの形成を通じて予備第２積層構造体ＳＳ２ｐが形成される。
一方、ゲート用物質層１６０ｇを形成する工程は、犠牲層１６７をゲート用物質層１６０ｇに代替した工程に該当し、よって、当該工程を代替工程（ｒｅｐｌａｃｅｍｅｎｔ ｐｒｏｃｅｓｓ）とも称する。
ゲート用物質層１６０ｇは、例えば、ポリシリコンからなる。
しかし、ゲート用物質層１６０ｇの材質がポリシリコンに限定されるものではない。
例えば、ゲート用物質層１６０ｇは、メタル、メタルシリサイド、メタル含有導電物質などからもなり得る。
そのようなゲート用物質層１６０ｇは、以後、分離領域ＤＡの形成後、ゲート及び／又はゲートライン層になる。
ゲート用物質層１６０ｇの形成を通じて予備第２積層構造体ＳＳ２ｐが形成される。
一方、ゲート用物質層１６０ｇを形成する工程は、犠牲層１６７をゲート用物質層１６０ｇに代替した工程に該当し、よって、当該工程を代替工程（ｒｅｐｌａｃｅｍｅｎｔ ｐｒｏｃｅｓｓ）とも称する。
【0093】
図１７Ａ及び図１７Ｂを参照すると、予備第２積層構造体ＳＳ２ｐの一部を貫通し、第１導電層１７０の上面を露出させる第２貫通ホールＨ２を形成する。
第２貫通ホールＨ２は、第２犠牲層パターン（１６７－２）、第２導電層パターン１８０、及び第４犠牲層パターン（１６７－４）から絶縁層１４０で満たされた部分を通過する。
それにより、第２貫通ホールＨ２は、下面に第１導電層１７０が露出され、側面に絶縁層１４０とゲート用物質層１６０ｇとが露出される。
露出したゲート用物質層１６０ｇ部分は、第３犠牲層（１６７－３）がゲート用物質層１６０ｇに代替された部分に該当する。
第２貫通ホールＨ２は、第１貫通ホールＨ１よりも小さいサイズに形成する。
しかし、実施形態によって、第２貫通ホールＨ２は、第１貫通ホールＨ１と実質的に同サイズに形成され得る。
また、第２貫通ホールＨ２の水平断面は、第１貫通ホールＨ１と同様に、円形、楕円形、又は多角形を有する。
第２貫通ホールＨ２は、第２犠牲層パターン（１６７－２）、第２導電層パターン１８０、及び第４犠牲層パターン（１６７－４）から絶縁層１４０で満たされた部分を通過する。
それにより、第２貫通ホールＨ２は、下面に第１導電層１７０が露出され、側面に絶縁層１４０とゲート用物質層１６０ｇとが露出される。
露出したゲート用物質層１６０ｇ部分は、第３犠牲層（１６７－３）がゲート用物質層１６０ｇに代替された部分に該当する。
第２貫通ホールＨ２は、第１貫通ホールＨ１よりも小さいサイズに形成する。
しかし、実施形態によって、第２貫通ホールＨ２は、第１貫通ホールＨ１と実質的に同サイズに形成され得る。
また、第２貫通ホールＨ２の水平断面は、第１貫通ホールＨ１と同様に、円形、楕円形、又は多角形を有する。
【0094】
図１８Ａ及び図１８Ｂを参照すると、第２貫通ホールＨ２を導電物質で充填してＦＤストラップ１７５を形成する。
ＦＤストラップ１７５は、例えば、ポリシリコンからなる。
しかし、ＦＤストラップ１７５の材質がポリシリコンに限定されるものではない。
例えば、ＦＤストラップ１７５は、メタル、メタルシリサイド、メタル含有導電物質などからもさなり得る。
ＦＤストラップ１７５の下部端は、ＦＤ領域１７０に接続される。
ＦＤストラップ１７５は、例えば、ポリシリコンからなる。
しかし、ＦＤストラップ１７５の材質がポリシリコンに限定されるものではない。
例えば、ＦＤストラップ１７５は、メタル、メタルシリサイド、メタル含有導電物質などからもさなり得る。
ＦＤストラップ１７５の下部端は、ＦＤ領域１７０に接続される。
【0095】
図１９Ａ及び図１９Ｂを参照すると、ライントレンチＬＴ部分のゲート用物質層１６０ｇと絶縁層１６２とを除去する。
ゲート用物質層１６０ｇと絶縁層１６２は、乾式エッチング又は湿式エッチングなどを通じて除去する。
ゲート用物質層１６０ｇと絶縁層１６２とが除去された部分を絶縁物質で充填して分離領域ＤＡを形成する。
分離領域ＤＡは、例えば、シリコン酸化物のような酸化物からなる。
分離領域ＤＡの形成によって、第２積層構造体ＳＳ２が完成される。
分離領域ＤＡは、ライントレンチＬＴの構造に対応して、第１方向（ｘ方向）に延長し、第２方向（ｙ方向）に所定間隔をおいて形成される。
それにより、第２積層構造体ＳＳ２は、分離領域ＤＡによって第２方向（ｙ方向）に互いに分離される。
一方、第２積層構造体ＳＳ２は、図２Ｃのイメージセンサ１００において、積層構造体ＳＳに該当する。
一方、第１方向（ｘ方向）をロウ方向とするとき、分離領域ＤＡがロウ方向に延長する形態に基づいて、分離領域ＤＡをロウライン分離領域とも称する。
ゲート用物質層１６０ｇと絶縁層１６２は、乾式エッチング又は湿式エッチングなどを通じて除去する。
ゲート用物質層１６０ｇと絶縁層１６２とが除去された部分を絶縁物質で充填して分離領域ＤＡを形成する。
分離領域ＤＡは、例えば、シリコン酸化物のような酸化物からなる。
分離領域ＤＡの形成によって、第２積層構造体ＳＳ２が完成される。
分離領域ＤＡは、ライントレンチＬＴの構造に対応して、第１方向（ｘ方向）に延長し、第２方向（ｙ方向）に所定間隔をおいて形成される。
それにより、第２積層構造体ＳＳ２は、分離領域ＤＡによって第２方向（ｙ方向）に互いに分離される。
一方、第２積層構造体ＳＳ２は、図２Ｃのイメージセンサ１００において、積層構造体ＳＳに該当する。
一方、第１方向（ｘ方向）をロウ方向とするとき、分離領域ＤＡがロウ方向に延長する形態に基づいて、分離領域ＤＡをロウライン分離領域とも称する。
【0096】
図２０Ａ及び図２０Ｂを参照すると、第２積層構造体ＳＳ２上に上部絶縁層１４５とコンタクト１９２とを形成する。
コンタクト１９２は、アクティブピラー１５０の上面上に形成される。
次いで、上部絶縁層１４５とコンタクト１９２上に第２方向（ｙ方向）に延長する出力ライン層１９０を形成する。
出力ライン層１９０は、コンタクト１９２を介してアクティブピラー１５０に接続される。
例えば、出力ライン層１９０は、コンタクト１９２を介して選択トランジスタＳＸのドレイン領域に接続される。
一方、第２方向（ｙ方向）をカラム方向とするとき、出力ライン層１９０がカラム方向に延長する形態に基づいて、出力ライン層１９０をカラム出力ライン層とも称する。
次いで、第１周辺領域ＰＥ１に垂直コンタクト１６５と第１電極パッド１９５とを形成し、また、基板１０１の下面上に光透過層１３０を形成し、第１半導体チップ（１００－１）を完成する。
続けて、第１半導体チップ（１００－１）を第２半導体チップ（１００－２）に「Ｃｕ－ｔｏ－Ｃｕ」ボンディング結合して、図２Ｃのイメージセンサ１００を完成する。
コンタクト１９２は、アクティブピラー１５０の上面上に形成される。
次いで、上部絶縁層１４５とコンタクト１９２上に第２方向（ｙ方向）に延長する出力ライン層１９０を形成する。
出力ライン層１９０は、コンタクト１９２を介してアクティブピラー１５０に接続される。
例えば、出力ライン層１９０は、コンタクト１９２を介して選択トランジスタＳＸのドレイン領域に接続される。
一方、第２方向（ｙ方向）をカラム方向とするとき、出力ライン層１９０がカラム方向に延長する形態に基づいて、出力ライン層１９０をカラム出力ライン層とも称する。
次いで、第１周辺領域ＰＥ１に垂直コンタクト１６５と第１電極パッド１９５とを形成し、また、基板１０１の下面上に光透過層１３０を形成し、第１半導体チップ（１００－１）を完成する。
続けて、第１半導体チップ（１００－１）を第２半導体チップ（１００－２）に「Ｃｕ－ｔｏ－Ｃｕ」ボンディング結合して、図２Ｃのイメージセンサ１００を完成する。
【0097】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0098】
１００、１００ａ～１００ｆ イメージセンサ
１０１、１０２ 基板
１０４ 配線層
１０６ 第２電極パッド
１１０ フォトダイオード
１２０ ピクセル分離構造体
１２５ 共有ピクセル分離構造体
１３０ 光透過層
１３２ 透明絶縁層
１３４ カラーフィルタ
１３６ マイクロレンズ
１４０ 層間絶縁層（絶縁層）
１４５ 上部絶縁層
１５０ アクティブピラー
１５０Ｃ－１～１５０Ｃ－４ チャネル領域
１６０、１６０ａ～１６０ｃ ゲートライン部
１６０－１～１６０－４ 第１～第４ゲートライン層
１６５ 垂直コンタクト
１６７ 犠牲層
１７０ ＦＤ領域
１７５ ＦＤストラップ
１８０ 電源ライン層
１９０、１９０ａ 出力ライン層
１９２ コンタクト
１９５、１９５ｆ、１９５ｏ 第１電極パッド
ＤＡ 分離領域
Ｈ０、Ｈ０’、Ｈ０” オープンホール
ＲＸ リセットトランジスタ
ＳＦＸ ソースフォロワートランジスタ
ＳＸ 選択トランジスタ
ＴＸ 伝送トランジスタ
１０１、１０２ 基板
１０４ 配線層
１０６ 第２電極パッド
１１０ フォトダイオード
１２０ ピクセル分離構造体
１２５ 共有ピクセル分離構造体
１３０ 光透過層
１３２ 透明絶縁層
１３４ カラーフィルタ
１３６ マイクロレンズ
１４０ 層間絶縁層（絶縁層）
１４５ 上部絶縁層
１５０ アクティブピラー
１５０Ｃ－１～１５０Ｃ－４ チャネル領域
１６０、１６０ａ～１６０ｃ ゲートライン部
１６０－１～１６０－４ 第１～第４ゲートライン層
１６５ 垂直コンタクト
１６７ 犠牲層
１７０ ＦＤ領域
１７５ ＦＤストラップ
１８０ 電源ライン層
１９０、１９０ａ 出力ライン層
１９２ コンタクト
１９５、１９５ｆ、１９５ｏ 第１電極パッド
ＤＡ 分離領域
Ｈ０、Ｈ０’、Ｈ０” オープンホール
ＲＸ リセットトランジスタ
ＳＦＸ ソースフォロワートランジスタ
ＳＸ 選択トランジスタ
ＴＸ 伝送トランジスタ
【図1】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図4】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図8】
【図9A】
【図9B】
【図10A】
【図10B】
【図11】
【図12A】
【図12B】
【図13A】
【図13B】
【図14】
【図15】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19A】
【図19B】
【図20A】
【図20B】