(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022185146
(43)【公開日】2022-12-13
(54)【発明の名称】スイッチング素子およびスイッチング電源回路
(51)【国際特許分類】
H01L 29/78 20060101AFI20221206BHJP
H01L 29/12 20060101ALI20221206BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652T
H01L29/78 652F
H01L29/78 652S
H01L29/78 653A
H01L29/78 652Q
【審査請求】有
【請求項の数】24
【出願形態】ＯＬ
(21)【出願番号】P 2022165549
(22)【出願日】2022-10-14
(62)【分割の表示】P 2021103868の分割
【原出願日】2011-10-26
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】特許業務法人あい特許事務所
(72)【発明者】
【氏名】大嶽 浩隆
(57)【要約】
【課題】より高電圧をより高速にスイッチングできるスイッチング素子およびそれを備えるスイッチング電源回路を提供する。
【解決手段】スイッチング素子１０は、一方表面および他方表面を有するとともにＳｉＣからなる半導体層に形成され、ゲート電極２３に入力される信号に応じて、ソース電極２４およびドレイン電極の間のスイッチング動作を行う。スイッチング素子は、オン抵抗Ｒonとゲート電荷量Ｑｇとの積で表される性能Ｒon・Ｑｇが５ΩｎＣ未満であり、４００ｋＨｚ以上の駆動周波数で駆動される。スイッチング素子は、入力容量および出力容量がいずれも１０００ｐＦ未満であることが好ましい。スイッチング素子は、オン時において、面積で規格化したオン抵抗が４ｍΩｃｍ２以下であり、入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満であることが好ましい。
【選択図】図２
【解決手段】スイッチング素子１０は、一方表面および他方表面を有するとともにＳｉＣからなる半導体層に形成され、ゲート電極２３に入力される信号に応じて、ソース電極２４およびドレイン電極の間のスイッチング動作を行う。スイッチング素子は、オン抵抗Ｒonとゲート電荷量Ｑｇとの積で表される性能Ｒon・Ｑｇが５ΩｎＣ未満であり、４００ｋＨｚ以上の駆動周波数で駆動される。スイッチング素子は、入力容量および出力容量がいずれも１０００ｐＦ未満であることが好ましい。スイッチング素子は、オン時において、面積で規格化したオン抵抗が４ｍΩｃｍ２以下であり、入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満であることが好ましい。
【選択図】図２
【特許請求の範囲】
【請求項1】
一方表面および他方表面を有するとともにＳｉＣからなる半導体層に形成され、ゲート電極に入力される信号に応じて、第１電極および第２電極の間のスイッチング動作を行うスイッチング素子であって、オン抵抗Ｒonとゲート電荷量Ｑｇとの積で表される性能Ｒon・Ｑｇが５ΩｎＣ未満であり、４００ｋＨｚ以上の駆動周波数で駆動される、スイッチング素子。
【請求項2】
入力容量および出力容量がいずれも１０００ｐＦ未満である、請求項１に記載のスイッチング素子。
【請求項3】
オン時において、面積で規格化したオン抵抗が４ｍΩｃｍ２以下であり、
入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、請求項１または２に記載のスイッチング素子。
入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、請求項１または２に記載のスイッチング素子。
【請求項4】
前記スイッチング素子がＭＩＳＦＥＴであり、前記入力容量は、ゲート－ソース間寄生容量とゲート－ドレイン間寄生容量との和であり、前記出力容量は、ドレイン－ソース間寄生容量と前記ゲート－ドレイン間寄生容量との和である、請求項３に記載のスイッチング素子。
【請求項5】
寄生ゲート抵抗が３０Ω以下である、請求項１～４のいずれか一項に記載のスイッチング素子。
【請求項6】
オン抵抗が４ｍΩｃｍ２以下である、請求項１～５のいずれか一項に記載のスイッチング素子。
【請求項7】
スイッチング時の電圧変化速度が５×１０９Ｖ／秒以上である、請求項１～６のいずれか一項に記載のスイッチング素子。
【請求項8】
前記スイッチング素子がＭＩＳＦＥＴであり、前記第１電極はソース電極であり、前記第２電極はドレイン電極である、請求項１～７のいずれか一項に記載のスイッチング素子。
【請求項9】
前記ＭＩＳＦＥＴの動作電圧が１００Ｖ～３００Ｖであり、前記ＭＩＳＦＥＴの破壊電圧が９００Ｖ以上である、請求項８に記載のスイッチング素子。
【請求項10】
前記半導体層の一方表面側に前記ゲート電極および前記第１電極を有し、前記半導体層の他方表面側に前記第２電極を有するチップと、
前記ゲート電極が電気的に接続されるゲートリードと、
前記第１電極が電気的に接続される第１電極リードと、
前記第２電極が電気的に接続される第２電極リードと、
前記チップと前記各リードの一部を封止する封止樹脂と、を含む、請求項１～９のいずれか一項に記載のスイッチング素子。
前記ゲート電極が電気的に接続されるゲートリードと、
前記第１電極が電気的に接続される第１電極リードと、
前記第２電極が電気的に接続される第２電極リードと、
前記チップと前記各リードの一部を封止する封止樹脂と、を含む、請求項１～９のいずれか一項に記載のスイッチング素子。
【請求項11】
前記ゲートリード、前記第１電極リードおよび前記第２電極リードは、同一平面上に配置されている、請求項１０に記載のスイッチング素子。
【請求項12】
前記ゲート電極に、直径１００μｍ以上、長さ５ｍｍ以下のゲートワイヤが接続されており、
前記第１電極に、直径３００μｍ以上、長さ５ｍｍ以下のワイヤが接続されている、請求項１～１１のいずれか一項に記載のスイッチング素子。
前記第１電極に、直径３００μｍ以上、長さ５ｍｍ以下のワイヤが接続されている、請求項１～１１のいずれか一項に記載のスイッチング素子。
【請求項13】
前記スイッチング素子は、前記第２電極を支持する支持基板に接合するフェースアップ方式で前記支持基板に実装されている、請求項１～１２のいずれか一項に記載のスイッチング素子。
【請求項14】
前記スイッチング素子は、前記第１電極を支持する支持基板に接合するフェースダウン方式で前記支持基板に実装されている、請求項１～１１のいずれか一項に記載のスイッチング素子。
【請求項15】
前記第１電極リードは、前記第１電極を支持するための支持部を一体的に有しており、前記支持部に接合材を用いて前記第１電極が接合されている、請求項１４に記載のスイッチング素子。
【請求項16】
前記支持部には、前記ゲートリードから前記ゲート電極に至る経路に対応した切り欠き部が形成されている、請求項１４に記載のスイッチング素子。
【請求項17】
前記ゲートリードには、前記切り欠き部によって区画された領域に沿って延びるゲートリード延長部が一体的に形成されている、請求項１６に記載のスイッチング素子。
【請求項18】
前記ゲートリードの延長部の先端部は、前記ゲート電極に対向する位置に達している、請求項１７に記載のスイッチング素子。
【請求項19】
前記先端部に、接合材を用いて前記ゲート電極が接合されている、請求項１８に記載のスイッチング素子。
【請求項20】
前記半導体層の一方表面側から形成されたトレンチと、
前記トレンチの底面および壁面を覆う絶縁膜と、
前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、をさらに含み、
前記ゲート電極が、前記埋込ゲートと電気的に接続されており、
前記第１電極が、前記ゲート上絶縁膜を覆うように形成されており、
前記第２電極が、前記半導体層の他方表面側に形成されている、請求項１～１９のいずれか一項に記載のスイッチング素子。
前記トレンチの底面および壁面を覆う絶縁膜と、
前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、をさらに含み、
前記ゲート電極が、前記埋込ゲートと電気的に接続されており、
前記第１電極が、前記ゲート上絶縁膜を覆うように形成されており、
前記第２電極が、前記半導体層の他方表面側に形成されている、請求項１～１９のいずれか一項に記載のスイッチング素子。
【請求項21】
前記ゲート上絶縁膜は、前記半導体層の前記一方表面に対して傾斜したテーパーを有する側面を有し、前記第１電極は、前記ゲート上絶縁膜の前記側面を覆っている、請求項２０に記載のスイッチング素子。
【請求項22】
前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い、請求項２０または２１に記載のスイッチング素子。
【請求項23】
前記スイッチング素子がＭＩＳＦＥＴであり、平面視において、前記半導体層に、前記ソース電極に接続された複数のソース領域が前記トレンチに沿って配列されている、請求項２０～２２のいずれか一項に記載のスイッチング素子。
【請求項24】
請求項１～２３のいずれか一項に記載のスイッチング素子を含み、負荷に電力を供給するスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、スイッチング素子およびそれを備えるスイッチング電源回路に関する。
【背景技術】
【0002】
ＤＣ／ＤＣコンバータその他の高速スイッチング動作回路は、電源電圧を高速でスイッチングするスイッチング素子を含む。スイッチング素子には、シリコン半導体で活性層を形成したＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect-Transistor)が適用されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－４１３８８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
シリコンデバイスの高耐圧化および高速化は、限界に近づいてきており、より高い電圧をより高速にスイッチングできるスイッチング素子を用いた高速スイッチング動作回路を実現することができない。
【0005】
この発明は、より高電圧をより高速にスイッチングできるスイッチング素子およびそれを備えるスイッチング電源回路を提供する。
【課題を解決するための手段】
【0006】
この発明の一実施形態は、一方表面および他方表面を有するとともにＳｉＣからなる半導体層に形成され、ゲート電極に入力される信号に応じて、第１電極および第２電極の間のスイッチング動作を行うスイッチング素子であって、オン抵抗Ｒonとゲート電荷量Ｑｇとの積で表される性能Ｒon・Ｑｇが５ΩｎＣ未満であり、４００ｋＨｚ以上の駆動周波数で駆動される、スイッチング素子を提供する。
【0007】
一つの実施形態では、入力容量および出力容量がいずれも１０００ｐＦ未満である。
【0008】
一つの実施形態では、オン時において、面積で規格化したオン抵抗が４ｍΩｃｍ２以下であり、入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である。
【0009】
一つの実施形態では、前記スイッチング素子がＭＩＳＦＥＴであり、前記入力容量は、ゲート－ソース間寄生容量とゲート－ドレイン間寄生容量との和であり、前記出力容量は、ドレイン－ソース間寄生容量と前記ゲート－ドレイン間寄生容量との和である。
【0010】
一つの実施形態では、寄生ゲート抵抗が３０Ω以下である。
【0011】
一つの実施形態では、オン抵抗が４ｍΩｃｍ２以下である。
【0012】
一つの実施形態では、スイッチング時の電圧変化速度が５×１０９Ｖ／秒以上である。
【0013】
一つの実施形態では、前記スイッチング素子がＭＩＳＦＥＴであり、前記第１電極はソース電極であり、前記第２電極はドレイン電極である。
【0014】
一つの実施形態では、前記ＭＩＳＦＥＴの動作電圧が１００Ｖ～３００Ｖであり、前記ＭＩＳＦＥＴの破壊電圧が９００Ｖ以上である。
【0015】
一つの実施形態では、前記スイッチング素子は、前記半導体層の一方表面側に前記ゲート電極および前記第１電極を有し、前記半導体層の他方表面側に前記第２電極を有するチップと、前記ゲート電極が電気的に接続されるゲートリードと、前記第１電極が電気的に接続される第１電極リードと、前記第２電極が電気的に接続される第２電極リードと、前記チップと前記各リードの一部を封止する封止樹脂と、を含む。
【0016】
一つの実施形態では、前記ゲートリード、前記第１電極リードおよび前記第２電極リードは、同一平面上に配置されている。
【0017】
一つの実施形態では、前記ゲート電極に、直径１００μｍ以上、長さ５ｍｍ以下のゲートワイヤが接続されており、前記第１電極に、直径３００μｍ以上、長さ５ｍｍ以下のワイヤが接続されている。
【0018】
一つの実施形態では、前記スイッチング素子は、前記第２電極を支持する支持基板に接合するフェースアップ方式で前記支持基板に実装されている。
【0019】
一つの実施形態では、前記スイッチング素子は、前記第１電極を支持する支持基板に接合するフェースダウン方式で前記支持基板に実装されている。
【0020】
一つの実施形態では、前記第１電極リードは、前記第１電極を支持するための支持部を一体的に有しており、前記支持部に接合材を用いて前記第１電極が接合されている。
【0021】
一つの実施形態では、前記支持部には、前記ゲートリードから前記ゲート電極に至る経路に対応した切り欠き部が形成されている。
【0022】
一つの実施形態では、前記ゲートリードには、前記切り欠き部によって区画された領域に沿って延びるゲートリード延長部が一体的に形成されている。
【0023】
一つの実施形態では、前記ゲートリードの延長部の先端部は、前記ゲート電極に対向する位置に達している。
【0024】
一つの実施形態では、前記先端部に、接合材を用いて前記ゲート電極が接合されている。
【0025】
一つの実施形態では、前記スイッチング素子は、前記半導体層の一方表面側から形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、をさらに含み、前記ゲート電極が、前記埋込ゲートと電気的に接続されており、前記第１電極が、前記ゲート上絶縁膜を覆うように形成されており、前記第２電極が、前記半導体層の他方表面側に形成されている。
【0026】
一つの実施形態では、前記ゲート上絶縁膜は、前記半導体層の前記一方表面に対して傾斜したテーパーを有する側面を有し、前記第１電極は、前記ゲート上絶縁膜の前記側面を覆っている。
【0027】
一つの実施形態では、前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い。
【0028】
一つの実施形態では、前記スイッチング素子がＭＩＳＦＥＴであり、平面視において、前記半導体層に、前記ソース電極に接続された複数のソース領域が前記トレンチに沿って配列されている。
【0029】
この発明の一実施形態は、前述のようなスイッチング素子を含み、負荷に電力を供給するスイッチング電源回路を提供する。
【図面の簡単な説明】
【0030】
【図9】図９は、図１に示したＤＣ／ＤＣコンバータにおいて、スイッチング素子として、ＳｉＣ・ＭＯＳＦＥＴチップを内蔵したもの（実施例）と、ＳｉＣ・ＭＯＳＦＥＴチップに代えてＳｉスーパージャンクション型ＭＯＳＦＥＴを適用した比較例とで、効率を測定した測定結果を示す。
【発明を実施するための形態】
【0031】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
【0032】
図１は、この発明の第１の実施形態に係る高速スイッチング動作回路であるＤＣ／ＤＣコンバータの電気回路図である。ＤＣ／ＤＣコンバータ１は、電源端子２，３に供給される直流電源電圧を変換して（この実施形態では降圧して）、変換後の直流電圧を出力端子４，５の間に出力するように構成されている。電源端子２，３の間には直流電源６が接続される。より具体的には、電源端子２に直流電源６の正極が接続され、電源端子３に直流電源６の負極が接続される。一方、出力端子４，５の間には変換後の直流電圧を供給すべき負荷７が接続される。
【0033】
ＤＣ／ＤＣコンバータ１は、スイッチング素子１０と、駆動回路１１と、整流用素子としてのダイオード１２と、平滑回路１３と、電解コンデンサ１４とを備えている。電源端子２は電源電圧ライン８に接続されており、電源端子３はグランドライン９に接続されている。整流用素子としては、ダイオードに限らず、ＳｉＣ・ＭＯＳＦＥＴを使用してもよく、それによりさらに効率向上を期待できる。電解コンデンサ１４は、電源電圧ライン８とグランドライン９との間に接続されている。スイッチング素子１０は、この実施形態では、ｎチャネル型ＭＯＳＦＥＴで構成されていて、そのドレイン端子が電源電圧ライン８に接続され、そのソース端子がダイオード１２のカソードに接続されている。ダイオード１２のアノードは、グランドライン９に接続されている。ダイオード１２は、ショットキバリアダイオードであってもよい。後述するように、スイッチング素子１０は、ＳｉＣ（炭化シリコン）を半導体活性領域に適用したＭＯＳＦＥＴで構成されている。スイッチング素子１０のゲート端子には、駆動回路１１が接続されている。駆動回路１１は、スイッチング素子１０をスイッチングするための制御信号を供給するように構成されている。制御信号は、矩形波信号であってもよいし、正弦波信号であってもよい。
【0034】
平滑回路１３は、スイッチング素子１０とダイオード１２との接続点１５に導出される電圧を平滑して出力端子４に供給するように構成されている。平滑回路１３は、チョークコイル１６と電解コンデンサ１７とを含む。チョークコイル１６は、その一方の端子が接続点１５に接続されており、その他方の端子が出力端子４に接続されている。そして、当該他方の端子とグランドライン９との間に電解コンデンサ１７が接続されている。電解コンデンサ１７は、その正極側の端子が出力端子４側となるように接続されている。
【0035】
駆動回路１１からの制御信号がスイッチング素子１０のゲートに供給されることにより、スイッチング素子１０がターンオンすると、直流電源６から供給される電流がチョークコイル１６へと流れ込み、このチョークコイル１６にエネルギーが蓄えられるとともに、電解コンデンサ１７が充電されて、出力端子４の電位が上がる。その後、駆動回路１１からの制御信号によってスイッチング素子１０がターンオフすると、チョークコイル１６は
、接続点１５から出力端子４へと向かう電流を保とうとするので、ダイオード１２を通って電流が流れ、出力端子４に導出される電圧が保持される。チョークコイル１６の出力端子４側に現れる電圧が電解コンデンサ１７によって平滑されることにより、出力端子４には安定した電圧が導出される。このような動作により、電源端子２，３の間に供給される直流電圧がスイッチング素子１０のゲートに与えられる制御信号のデューティ比に応じて降圧され、その降圧された直流電圧が出力端子４，５の間に導出される。
、接続点１５から出力端子４へと向かう電流を保とうとするので、ダイオード１２を通って電流が流れ、出力端子４に導出される電圧が保持される。チョークコイル１６の出力端子４側に現れる電圧が電解コンデンサ１７によって平滑されることにより、出力端子４には安定した電圧が導出される。このような動作により、電源端子２，３の間に供給される直流電圧がスイッチング素子１０のゲートに与えられる制御信号のデューティ比に応じて降圧され、その降圧された直流電圧が出力端子４，５の間に導出される。
【0036】
電解コンデンサ１４は、直流電源６から供給される電圧を保持し、スイッチング素子１０の近くから当該スイッチング素子１０に電流を供給することにより、直流電源６から電源端子２，３に至るケーブルのインダクタンスの影響を低減する。
【0037】
【0038】
ＭＯＳＦＥＴチップ２０は、一方の表面にゲート電極（パッド）２３およびソース電極（パッド）２４（第１電極）を有し、他方の表面にドレイン電極２５（第２電極。図４参照）を有している。
【0039】
リードフレーム２１は、ゲート端子を構成するゲートリード２６と、ソース端子を構成するソースリード２７（第１電極リード）と、ドレイン端子を構成するドレインリード２８（第２電極リード）とを有している。この実施形態では、ゲートリード２６、ソースリード２７およびドレインリード２８は、同一平面上に位置するように配置された板状体からなっていて、ドレインリード２８がゲートリード２６およびソースリード２７の間に配置されている。ドレインリード２８には、ＭＯＳＦＥＴチップ２０を支持するチップ支持部（アイランド）２９が一体的に形成されている。
【0040】
ＭＯＳＦＥＴチップ２０は、チップ支持部２９に対してドレイン電極２５を対向させて、いわゆるフェースアップ方式で当該チップ支持部２９上に実装（ダイボンディング）されている。これにより、ドレイン電極２５がドレインリード２８に電気的に接続されている。ゲート電極２３およびソース電極２４は、ゲートリード２６およびソースリード２７にそれぞれワイヤボンディングによって電気的に接続されている。より具体的には、ゲート電極２３にゲートワイヤ３０の一端が接続されており、そのゲートワイヤ３０の他端がゲートリード２６に接続されている。同様に、ソース電極２４に、ソースワイヤ３１の一端が接続されていて、そのソースワイヤ３１の他端がソースリード２７に接続されている。
【0041】
ゲートワイヤ３０は、直径１００μｍ以上で、かつ長さ５ｍｍ以下であることが好ましく、ソースワイヤ３１は、直径３００μｍ以上で、かつ長さ５ｍｍ以下であることが好ましい。この実施形態では、ゲートワイヤ３０は、直径１５０μｍ、長さ４ｍｍであり、ソースワイヤ３１は、直径３５０μｍ、長さ４ｍｍである。
【0042】
この実施形態ではＭＯＳＦＥＴチップ２０は、平面視においてほぼ矩形に形成されている。そして、その矩形のＭＯＳＦＥＴチップ２０の一方表面において、一辺の中央付近にゲート電極２３が形成されている。そして、その他の領域を覆うようにソース電極２４が形成されており、このソース電極２４は、ゲート電極２３に対応する凹部を一辺の中央付近に有している。
【0043】
モールド樹脂２２は、ＭＯＳＦＥＴチップ２０、ゲートワイヤ３０、ソースワイヤ３１、ならびにゲートリード２６、ソースリード２７およびドレインリードの各根本部を覆うように形成されている。チップ支持部２９の一方表面は、ＭＯＳＦＥＴチップ２０が搭載されてモールド樹脂２２によって封止されたチップ搭載面である。チップ支持部２９の他方表面は、モールド樹脂２２から露出した放熱面とされていてもよい。また、チップ支持部２９は、ソースリード２７とは反対側の端部がモールド樹脂２２から突出していてもよい。
【0044】
図３は、ＭＯＳＦＥＴチップ２０のソース電極２４から下の構成を示す部分拡大平面図であり、図４は、図３の切断面線IV－IVから見た断面図である。ＭＯＳＦＥＴチップ２０は、平面視において格子状に形成されたゲートトレンチ３５を有するトレンチゲート型ＭＯＳＦＥＴとしての基本構造を有している。格子状のゲートトレンチ３５によって、平面視矩形（たとえばほぼ正方形）の複数のソース領域４４が区画されており、各ソース領域４４の中央にはボディ領域４３が露出している。複数のソース領域４４は、平面視において、一方向（第１方向）と、これに直交する他の方向（第２方向）とに沿って配列されている。
【0045】
図４に最もよく表れているように、ＭＯＳＦＥＴチップ２０は、ｎ＋型ＳｉＣ基板４０と、このＳｉＣ基板４０の表面にエピタキシャル成長させられたＳｉＣエピタキシャル層４１とを有している。ｎ＋型ＳｉＣ基板４０およびエピタキシャル層４１は、ＭＯＳＦＥＴチップ２０の半導体活性領域を構成している。エピタキシャル層４１は、ＳｉＣ基板４０に接するｎ－型ドレイン領域４２と、ドレイン領域４２上に積層されたｐ型ボディ領域４３と、ｐ型ボディ領域４３上に積層されたｎ＋型ソース領域４４とを有している。前述のとおり、ボディ領域４３は、平面視矩形のソース領域４４のほぼ中央部でエピタキシャル層４１の表面に露出するように形成されている。
【0046】
ゲートトレンチ３５内には、ゲートトレンチ３５の底面および側壁面を覆うゲート絶縁膜４６が形成されている。すなわち、ゲート絶縁膜４６は、ゲートトレンチ３５の底面を覆う底面被覆部４７と、ゲートトレンチ３５の側壁面を覆う側壁被覆部４８とを有し、これらの底面被覆部４７および側壁被覆部４８は互いに連続している。そして、底面被覆部４７の厚さは、側壁被覆部４８の厚さよりも大きくされており、これにより、ゲート－ドレイン間寄生容量の低減が図られている。ゲート絶縁膜４６は、酸化膜であってもよいし、酸化膜以外の材料からなる絶縁膜であってもよいし、酸化膜と酸化膜以外の材料との組合せであってもよい。
【0047】
ゲートトレンチ３５は、エピタキシャル層４１の表面からソース領域４４およびボディ領域４３を貫通して、その底面がドレイン領域４２に達する深さに形成されている。そして、このゲートトレンチ３５内にポリシリコンゲート５０が埋め込まれて埋込ゲートを形成している。よって、ポリシリコンゲート５０は、ゲート絶縁膜４６の側壁被覆部４８を介して、ｐ型ボディ領域４３に臨んでいる。ポリシリコンゲート５０にしきい値以上の制御電圧を与えると、ｐ型ボディ領域４３においてゲートトレンチ３５の側壁を形成する部分（チャネル領域）の表面付近に反転層（チャネル）が形成される。このチャネルを介して、ソース領域４４およびドレイン領域４２の間が導通することになる。ポリシリコンゲート５０に与えられる制御電圧がしきい値未満のときは、チャネルが形成されず、ソース領域４４およびドレイン領域４２の間は遮断状態となる。
【0048】
ゲートトレンチ３５上には、ゲートトレンチ３５の上方領域からソース領域４４にまではみ出す領域にわたって、層間絶縁膜５１が形成されている。したがって、層間絶縁膜５１は、ポリシリコンゲート５０を覆うゲート上絶縁膜を形成している。図４に表れているように、層間絶縁膜５１（ゲート上絶縁膜）は、エピタキシャル層４１の表面に対して傾斜したテーパーを有する側面を有している。この層間絶縁膜５１上に、ソース電極２４を形成する金属膜が形成されている。この金属膜は、層間絶縁膜５１が形成されていない領域において、ソース領域４４およびボディ領域４３に接している。したがって、ソース領域４４は、平面視において、層間絶縁膜５１の端部からはみ出した領域を有しており、ゲートトレンチ３５から層間絶縁膜５１の端部までの領域よりも広く形成されている。ポリ
シリコンゲート５０は、図４には表れていない場所で、エピタキシャル層４１の表面上へと引き出され、ゲート電極２３に接続されている。ドレイン電極２５は、ＳｉＣ基板４０の裏面（エピタキシャル層４１とは反対側の表面）にオーミック接触するように形成されている。
シリコンゲート５０は、図４には表れていない場所で、エピタキシャル層４１の表面上へと引き出され、ゲート電極２３に接続されている。ドレイン電極２５は、ＳｉＣ基板４０の裏面（エピタキシャル層４１とは反対側の表面）にオーミック接触するように形成されている。
【0049】
ＳｉＣで活性領域を構成したＭＯＳＦＥＴチップ２０は、９００Ｖ以上の破壊電圧を有することができる。
【0050】
図５は、ＳｉＣで活性領域を構成したＭＯＳＦＥＴチップ２０と、Ｓｉ（シリコン）半導体で活性領域を構成したスーパージャンクション型ＭＯＳＦＥＴとの性能指数比較結果を示す。性能指数として、オン抵抗Ｒonと、全ゲート電荷量Ｑｇとの積Ｒon・Ｑｇを用い、耐圧９００Ｖで設計したＳｉＣ・ＭＯＳＦＥＴチップ２０および耐圧６００ＶのＳｉスーパージャンクション型ＭＯＳＦＥＴについて比較を行った。オン抵抗Ｒonは、ＭＯＳＦＥＴがオン状態のときのソース・ドレイン間の電気抵抗であり、全ゲート電荷量Ｑｇは、ＭＯＳＦＥＴをオンからオフに切り換えるときにゲートに注入する必要がある電荷量である。すなわち、全ゲート電荷量Ｑｇが少ないほど、高速なスイッチングが可能である。オン抵抗Ｒonはチップ面積が大きいほど小さくなり、全ゲート電荷量Ｑｇはチップ面積が大きくなるほど大きくなる。すなわち、オン抵抗Ｒonと全ゲート電荷量Ｑｇとはトレードオフの関係にあって、これらの積Ｒon・Ｑｇが小さいほど高性能なＭＯＳＦＥＴであるといえる。
【0051】
図５に示す通り、ＳｉＣで半導体活性領域を構成したＭＯＳＦＥＴチップ２０における性能指数Ｒon・Ｑｇは５ΩｎＣ未満（図５に示す測定値は４．４）であるのに対し、Ｓｉスーパージャンクション型ＭＯＳＦＥＴにおける性能指数Ｒon・Ｑｇは、１４ΩｎＣよりも大きく（図５に示す測定値は１４．６）なっている。つまり、ＳｉＣを半導体活性領域に用いたＭＯＳＦＥＴチップ２０は、Ｓｉスーパージャンクション型ＭＯＳＦＥＴよりもはるかに高性能であること、すなわち低オン抵抗および高速スイッチングを実現した素子であることがわかる。
【0052】
なお、性能指数Ｒon・Ｑｇの測定に際し、ＳｉＣ・ＭＯＳＦＥＴチップ２０については、ゲート電圧Ｖgs＝１８Ｖ、ドレイン電流Ｉds＝１０Ａとする一方、Ｓｉスーパージャンクション型ＭＯＳＦＥＴについてはゲート電圧Ｖgs＝１０Ｖ、ドレイン電流Ｉds＝８Ａとした。ゲート電圧およびドレイン電流ともに、ＳｉＣ・ＭＯＳＦＥＴチップ２０に不利な条件であり、ＳｉＣ・ＭＯＳＦＥＴチップ２０に関する測定条件をＳｉスーパージャンクションＭＯＳＦＥＴと同等とすれば、性能指数Ｒon・Ｑｇはより一層小さくなる。測定時のソース・ドレイン電圧Ｖdsは、ＳｉＣ・ＭＯＳＦＥＴチップ２０およびＳｉスーパージャンクション型ＭＯＳＦＥＴのいずれにおいても３００Ｖとし、また、いずれもゲート抵抗Ｒｇは１０Ωとした。
【0053】
図６は、ＳｉＣ・ＭＯＳＦＥＴチップ２０とＳｉスーパージャンクション型ＭＯＳＦＥＴとで容量を比較した測定結果を示す。容量には、入力容量Ｃissと、出力容量Ｃossと、帰還容量Ｃrssとがある。入力容量Ｃissとは、ゲート－ソース間寄生容量Ｃgsとゲート－ドレイン間寄生容量Ｃgdとの和であり、ゲートの充放電速度に関係するパラメータである。出力容量Ｃossとは、ドレイン－ソース間寄生容量Ｃdsとゲート－ドレイン間寄生容量Ｃgdとの和であり、ソース－ドレイン間のスイッチング速度に関係するパラメータである。帰還容量Ｃrssは、ゲート－ドレイン間寄生容量Ｃgdに等しい。ゲート電圧をスイッチングさせるときに見えるミラー効果成分は、帰還容量Ｃrssに電荷をチャージしている期間に相当している。つまり、帰還容量Ｃrssが小さければ、ゲート電圧が速くスイッチングし、立ち上がり遅延時間および立ち下がり遅延時間が低減する。したがって、上昇時間および下降時間がゲート電圧のスイッチングの遅さで制限されてしまっている場合に、帰還容量Ｃrssを低減することで、スイッチング時間を改善できる。また、上昇時間および
下降時間が制限されていない場合でも、ブリッジ回路でＦＥＴを動作させるときに必須であるデッドタイム(ブリッジ内全てのＦＥＴをオフさせておく時間)の制御を容易にできるメリットもある。
下降時間が制限されていない場合でも、ブリッジ回路でＦＥＴを動作させるときに必須であるデッドタイム(ブリッジ内全てのＦＥＴをオフさせておく時間)の制御を容易にできるメリットもある。
【0054】
ゲート寄生容量を測定する際は、ゲート電極に印加する基本電圧を０Ｖとしてソース－ドレイン間に大きな電流が流れないようにして、ドレイン-ソース間に任意の電圧（たとえば０．１Ｖ）が印加される。その状態で、ゲート電圧を基本電圧の周辺で高周波振動させる。たとえば、振動電圧Levelを０．１Ｖとし、振動周波数ｆを１ＭＨｚとしてもよい。こうして、ゲート電圧を高速振動させたときに流れる電流およびその変化率に基づいて、ゲート寄生容量を算出でき、併せてゲート抵抗を算出できる。
【0055】
図６に示すとおり、Ｓｉスーパージャンクション型ＭＯＳＦＥＴにおいては、入力容量が１１５０ｐＦ程度、出力容量が１９５０ｐＦ程度、帰還容量が５４０ｐＦ程度である。これに対して、ＳｉＣ・ＭＯＳＦＥＴチップ２０においては入力容量が６００ｐＦ程度、出力容量が５６０ｐＦ程度、帰還容量が３５０ｐＦ程度であり、いずれもＳｉスーパージャンクション型ＭＯＳＦＥＴの値よりも小さくなっている。この結果からも、ＳｉＣ・ＭＯＳＦＥＴチップ２０は、Ｓｉスーパージャンクション型ＭＯＳＦＥＴよりもはるかに高速なスイッチングが可能な素子であることがわかる。
【0056】
ＳｉＣ・ＭＯＳＦＥＴチップ２０は、ドレイン-ソース間電圧Ｖds＝０．１Ｖ、振動周波数ｆ＝１ＭＨｚで測定したときに、入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、帰還容量が４００ｐＦ未満であることが好ましい。さらにまた、ＳｉＣ・ＭＯＳＦＥＴチップ２０は、耐圧が９００Ｖ以上であることが好ましく、また、性能指数Ｒon・Ｑｇが５ΩｎＣ未満であることが好ましく、さらに、ゲート－ソース間電圧Ｖgsが１８Ｖのときに、面積で規格化したオン抵抗が４ｍΩｃｍ２以下であることが好ましい。
【0057】
図７は、ＳｉＣ・ＭＯＳＦＥＴチップ２０とＳｉスーパージャンクション型ＭＯＳＦＥＴとにおいて、スイッチング特性を測定した結果を示す。ＳｉＣ・ＭＯＳＦＥＴチップ２０のゲート電圧Ｖgsの変化が曲線Ｌ１で示されており、ＳｉＣ・ＭＯＳＦＥＴチップ２０のドレイン－ソース間の電圧Ｖdsの時間変化が曲線Ｌ２で示されている。一方、Ｓｉスーパージャンクション型ＭＯＳＦＥＴにおけるゲート電圧Ｖgsの時間変化が曲線Ｌ３で示されていて、そのドレイン－ソース間電圧Ｖdsの時間変化が曲線Ｌ４で示されている。曲線Ｌ１，Ｌ３に示すように、ゲート電圧Ｖgsをオン電圧からオフ電圧に降下させると、それに応答して、ＭＯＳＦＥＴがターンオフし、ドレイン－ソース間電圧Ｖdsが０Ｖ（導通状態）から１００Ｖ（遮断状態）へと変化する。ゲート電圧Ｖgsが下がり始めてからドレイン－ソース間電圧Ｖdsが立ち上がり始めるまでの時間は「ターンオフ遅延時間」と呼ばれる。また、ドレイン－ソース電圧Ｖdsが立ち上がり始めてから遮断電圧に達するまでの時間は、ソース・ドレイン間で電流が遮断されるのに要する時間であり、「下降時間」と呼ばれる。
【0058】
図８は、スイッチング素子１０（Ｒon＝３．２ｍΩｃｍ２、９００Ｖ耐圧）とＳｉスーパージャンクション型ＭＯＳＦＥＴ（Ｒon＝２８ｍΩｃｍ２、６００Ｖ耐圧）とのターンオフ遅延時間および下降時間の測定結果を比較して示す図である。スイッチング素子１０においては、ターンオフ遅延時間は１９ｎsecであり、下降時間は１５ｎsecである。これに対して、Ｓｉスーパージャンクション型ＭＯＳＦＥＴにおいては、ターンオフ遅延時間が３４ｎsecであり、下降時間が２２．５ｎsecである。スイッチング素子１０における下降時間１５ｎsecは、電圧変化速度に換算すると、６．７×１０９Ｖ／秒（＝１００Ｖ／１５ｎsec）であり、Ｓｉデバイスでは実現できない、５×１０９Ｖ／秒以上（下降時間に換算して２０ｎsec以下）の電圧変化速度が実現されている。このように、スイッチング素子１０においては、Ｓｉスーパージャンクション型ＭＯＳＦＥＴに対して、ターンオ
フ遅延時間および下降時間が著しく短縮されていることがわかる。すなわち、スイッチング素子１０は、Ｓｉスーパージャンクション型ＭＯＳＦＥＴよりもはるかに高速なスイッチングが可能なスイッチング素子である。Ｓｉスーパージャンクション型ＭＯＳＦＥＴでは、Ｒonを犠牲にしてチップを小さくして高速化を図っているにも拘わらず、ＳｉＣデバイスを用いたスイッチング素子１０の方がより電圧変化速度が速いのである。
フ遅延時間および下降時間が著しく短縮されていることがわかる。すなわち、スイッチング素子１０は、Ｓｉスーパージャンクション型ＭＯＳＦＥＴよりもはるかに高速なスイッチングが可能なスイッチング素子である。Ｓｉスーパージャンクション型ＭＯＳＦＥＴでは、Ｒonを犠牲にしてチップを小さくして高速化を図っているにも拘わらず、ＳｉＣデバイスを用いたスイッチング素子１０の方がより電圧変化速度が速いのである。
【0059】
図９は、図１に示したＤＣ／ＤＣコンバータ１において、スイッチング素子１０として、ＳｉＣ・ＭＯＳＦＥＴチップ２０を内蔵したもの（実施例）と、ＳｉＣ・ＭＯＳＦＥＴチップ２０に代えてＳｉスーパージャンクション型ＭＯＳＦＥＴを適用した比較例とで、効率を測定した測定結果を示す。スイッチング素子１０の駆動周波数、すなわちスイッチング周波数を、４００ｋＨｚから１３００ｋＨｚの範囲で変化させながら、入力電力に対する出力電力の比を測定した。入力電力とは、入力電流および入力電圧の各平均値の積であり、出力電力とは出力電流および出力電圧の各平均値の積である。電源電圧（動作電圧）は１００Ｖとし、スイッチング素子１０を駆動するときのデューティ比は２０％とした。また、負荷７として２０Ωの電気抵抗を接続し、チョークコイル１６のインダクタンスを４７μＨとし、電解コンデンサ１７には定格電圧５０Ｖ、容量４７０μＦのものを用いた。
【0060】
図９に示されているように、Ｓｉスーパージャンクション型ＭＯＳＦＥＴを用いた場合は、４００～６００ｋＨｚの周波数域では８８％を超える効率を達成しているものの、１０００ｋＨｚ以上の周波数域では効率が８７％未満にまで落ち込んでいる。一方、ＳｉＣ・ＭＯＳＦＥＴチップ２０を内蔵したスイッチング素子１０を適用した場合は、１０００ｋＨｚ付近の周波数域までほとんど効率が低下せず、１２００ｋＨｚ以上の周波数域においても８７％を超える効率が達成されている。すなわち、ゲート寄生容量が小さく、かつオン抵抗も低いＳｉＣ・ＭＯＳＦＥＴチップ２０を内蔵したスイッチング素子１０を用いることによって、高速なスイッチングが可能であり、その結果、ＤＣ／ＤＣコンバータ１を１ＭＨｚ以上の高速な駆動周波数でかつ高効率に駆動することが可能となる。
【0061】
図１０は、スイッチング素子１０のパッケージ構造に関する変形例を示す図解的な平面図である。この変形例では、ＳｉＣ・ＭＯＳＦＥＴチップ２０が、ゲート電極２３およびソース電極２４をリードフレーム６１に対向させたフェースダウン方式でリードフレーム６１上に実装されている。
【0062】
リードフレーム６１は、ゲートリード６２、ソースリード６３、およびドレインリード６４を含む。ゲートリード６２、ソースリード６３およびドレインリード６４は、たとえば同一平面上に位置するように配列された板状体からなる。ドレインリード６４は、ゲートリード６２およびソースリード６３の間に配置されており、ドレインワイヤ６５を介してＭＯＳＦＥＴチップ２０のドレイン電極２５に接続されている。すなわち、ドレインワイヤ６５の一端がドレインリード６４に接続されており、その他端がドレイン電極２５に接続されている。
【0063】
ＭＯＳＦＥＴチップ２０のゲート電極２３およびソース電極２４は、ボンディングワイヤを用いることなく、すなわちワイヤフリーで、ゲートリード６２およびソースリード６３にそれぞれ接続されている。具体的には、ソースリード６３は、ＭＯＳＦＥＴチップ２０を支持するためのチップ支持部６６を一体的に有しており、このチップ支持部６６にダイボンディング材（はんだ等）を用いてソース電極２４がダイボンディングされている。
【0064】
ソースリード６３のチップ支持部６６には、ゲートリード６２からＭＯＳＦＥＴチップ２０のゲート電極２３に至る経路に対応した切り欠き部６７が形成されている。ゲートリード６２には、切り欠き部６７によって区画された領域に沿って延びるゲートリード延長部６８が一体的に形成されている。このゲートリード延長部６８の先端部は、ＭＯＳＦＥ
Ｔチップ２０のゲート電極２３に対向する位置に達している。この先端部に、はんだ等のダイボンディング材を用いてゲート電極２３がダイボンディングされている。
Ｔチップ２０のゲート電極２３に対向する位置に達している。この先端部に、はんだ等のダイボンディング材を用いてゲート電極２３がダイボンディングされている。
【0065】
このようにして、ＭＯＳＦＥＴチップ２０のゲート電極２３がワイヤフリーでゲートリード６２に接続されているので、寄生ゲート抵抗を低減（たとえば３０Ω以下）でき、かつゲート電極２３につながる信号線のインダクタンスを低減できる。同様に、ソース電極２４とソースリード６３とをワイヤフリーで接続することができるので、電源電圧とＭＯＳＦＥＴチップ２０との間のインダクタンスを低減できる。こうして、より高速で高効率のスイッチングを実現できる。
【0066】
図１１は、この発明の第２の実施形態に係る高速スイッチング動作回路であるＡＣ／ＤＣ電源回路（いわゆるＡＣアダプタ）の構成（フィードバック回路は省略）を示す電気回路図である。ＡＣ／ＤＣ電源回路７１は、交流電源７６に接続される電源端子７２，７３と、直流電圧を出力する出力端子７４，７５とを有している。すなわち、ＡＣ／ＤＣ電源回路７１は、交流電源７６からの交流電圧（たとえば１００Ｖ）を整流して、予め定められたレベルの直流電圧を出力端子７４，７５の間に出力するように構成されている。ＡＣ／ＤＣ電源回路７１は、整流回路７７と、平滑コンデンサ７８と、高周波トランス７９と、スイッチング素子８０と、駆動回路８１とを含む。交流電源７６からの電力は、一対の給電ライン８７，８８を介して、ダイオードブリッジで構成された整流回路７７の一対の入力端子に供給される。一方の給電ライン８８には、ヒューズ８９が介装されている。ヒューズ８９と整流回路７７との間には、ノイズフィルタ（入力ラインフィルタ）９２が設けられている。この例では、ノイズフィルタ９２は、バルントランス９０と、給電ライン８７，８８の間に接続されたバイパスコンデンサ９１とを含む。ヒューズ８９とノイズフィルタ９２の間において、給電ライン８７，８８間には、ノイズ吸収のための電気抵抗９３が接続されている。
【0067】
整流回路７７の一対の出力端子は、高電圧ライン８５および低電圧ライン８６にそれぞれ接続されている。平滑コンデンサ７８は、高電圧ライン８５および低電圧ライン８６の間に接続された電解コンデンサからなる。高周波トランス７９の１次側巻線７９ｐの一方の端子は高電圧ライン８５に接続されており、その他方の端子は低電圧ライン８６に接続されている。低電圧ライン８６には、高周波トランス７９の１次側巻線７９ｐと整流回路７７との間に、スイッチング素子８０および電気抵抗９４が直列に接続されている。
【0068】
さらに、高電圧ライン８５と低電圧ライン８６との間には、スイッチング素子８０よりも高周波トランス７９側において、１次側巻線７９ｐと並列にスナバ回路８２が接続されている。スナバ回路８２は、電気抵抗９５およびコンデンサ９６の並列回路と、この並列回路に直列に接続されたダイオード９７とを含む。スナバ回路は、スイッチング素子８０のスイッチングに伴うスパイク状の高電圧を吸収して電磁ノイズを最小化する。
【0069】
高周波トランス７９の２次側巻線７９ｓは、この実施形態では、１次側巻線７９ｐとは反対方向に巻かれている。この２次側巻線７９ｓの一端は出力高電圧ライン９８に接続されており、その他端は出力低電圧ライン９９に接続されている。
【0070】
出力高電圧ライン９８には、整流素子としてのダイオード８３が介装されている。より具体的には、ダイオード８３のアノードが２次側巻線７９ｓに接続されており、そのカソードが出力端子７４に接続されている。また、出力低電圧ライン９９は出力端子７５接続されている。出力高電圧ライン９８と出力低電圧ライン９９との間には、平滑用の電解コンデンサ８４が接続されている。電解コンデンサ８４の正極側端子は、ダイオード８３と出力端子７４との間において出力高電圧ライン９８に接続されている。
【0071】
スイッチング素子８０は、前述の第１の実施形態におけるスイッチング素子１０と同様
の構成を有し、ＳｉＣ半導体を活性領域に用いたトレンチゲート型ＭＯＳＦＥＴチップ２０を内蔵している。このスイッチング素子８０は、ｎチャネル型電界効果トランジスタであって、ドレインが高周波トランス７９の１次側巻線７９ｐに接続され、そのソースが電気抵抗９４を介して整流回路７７へと接続されている。この実施形態では、一次側巻線７９ｐは、スイッチング素子８０に接続されたチョークコイルと見なすことができる。
の構成を有し、ＳｉＣ半導体を活性領域に用いたトレンチゲート型ＭＯＳＦＥＴチップ２０を内蔵している。このスイッチング素子８０は、ｎチャネル型電界効果トランジスタであって、ドレインが高周波トランス７９の１次側巻線７９ｐに接続され、そのソースが電気抵抗９４を介して整流回路７７へと接続されている。この実施形態では、一次側巻線７９ｐは、スイッチング素子８０に接続されたチョークコイルと見なすことができる。
【0072】
スイッチング素子８０のゲート端子には、駆動回路８１が出力する制御信号が入力されるようになっている。駆動回路８１は、たとえば１ＭＨｚ以上の周波数の矩形波駆動パルスを、制御信号として、スイッチング素子８０のゲートに供給する。
【0073】
スイッチング素子８０がターンオンすると、高周波トランス７９の１次側巻線７９ｐに電流が流れ、その２次側巻線７９ｓに誘導起電力が生じる。この誘導起電力は、ダイオード８３に対して逆方向の電流を流そうとする向きの起電力であるため、高周波トランス７９の２次側では電流が流れず、２次側巻線７９ｓにエネルギーが蓄えられる。その後、スイッチング素子８０がターンオフすると、ダイオード８３に対して順方向の電流を流そうとする起電力が２次側巻線７９ｓに生じ、ダイオード８３が導通する。こうして、フライバック方式によって、高周波トランス７９の１次側巻線７９ｐから２次側巻線７９ｓへとエネルギーが伝達され、１次側巻線７９ｐおよび２次側巻線７９ｓの巻数の比に応じて変圧された電圧が２次側巻線７９ｓに生じる。この電圧が、ダイオード８３によって整流され、かつ電解コンデンサ８４によって平滑化されることにより、出力端子７４，７５には、予め定められたレベルの直流電圧が導出される。
【0074】
図１２は、スイッチング素子８０をターンオフした後のソース－ドレイン間電圧の時間変化を示す波形図である。スイッチング素子８０は、ドレイン－ソース間容量Ｃdsを有しているので、この容量Ｃdsと１次側巻線７９ｐとでＬＣ共振回路が構成される。そのため、スイッチング素子８０をターンオフすると、一次側巻線７９ｐの起電によって、ソース－ドレイン間電圧が電源電圧以上の値に立ち上がり、しばらくすると、整流回路７７の出力電圧（たとえば１４４Ｖ）を基準にドレイン－ソース間電圧が振動することになる。
【0075】
そこで、ドレイン－ソース間電圧が極小値をとるタイミングにおいてスイッチング素子８０をターンオフするように駆動回路８１が構成されている。たとえば、交流電源７６からＡＣ１００Ｖが供給される場合に、整流回路７７の出力電圧は１４４Ｖとなる。したがって、共振による振幅が２８８Ｖ以上（たとえば３００Ｖ）であれば、ドレイン－ソース間電圧Ｖdsの極小値は０Ｖ以下になる。よって、ソース・ドレイン間電圧Ｖds＝０となるタイミングでスイッチング素子８０をターンオンさせることによって、スイッチングロスをなくすことができる。このような動作は、完全電圧共振と呼ばれる。
【0076】
ＳｉＣを活性領域に適用したＭＯＳＦＥＴチップ２０を含むスイッチング素子８０では、十分な耐圧を有しているため、ドレイン－ソース間電圧Ｖdsの振幅が２８８Ｖ以上となるように１次側巻線７９ｐのインダクタンス等の回路定数を設定することができ、スイッチングロスをなくすことが可能である。これに対して、Ｓｉ半導体を活性領域に適用したスイッチング素子を用いると、その耐圧による制限のために、ドレイン－ソース間電圧Ｖdsの振幅を２８８Ｖよりも低くしておかなければならない。そのため、ドレイン－ソース間電圧Ｖdsの極小点であっても、Ｖds＞０であるので、スイッチングロスをなくすことができない。したがって、ＳｉＣを半導体活性領域に適用したＭＯＳＦＥＴチップ２０を有するスイッチング素子８０を用いることで、完全電圧共振を用いたスイッチング動作が可能となり、それにより、ＡＣ／ＤＣ電源回路７１の効率を向上することができる。
【0077】
図１３は、この発明の第３の実施形態に係る高速スイッチング動作回路を含むワイヤレス給電装置の電気的構成を示す回路図である。ワイヤレス給電装置１１１は、受電機器１１２に対して、ワイヤレスで、すなわち給電部端の電極と受電部端の電極とが非接触状態
で、電力を供給するための装置である。ワイヤレス給電装置１１１は、高周波回路１１３と、駆動回路１１４と、共振回路１１５（１１５Ａ，１１５Ｂ）とを含む。
で、電力を供給するための装置である。ワイヤレス給電装置１１１は、高周波回路１１３と、駆動回路１１４と、共振回路１１５（１１５Ａ，１１５Ｂ）とを含む。
【0078】
高周波回路１１３は、直流電源１１６からの電力供給を受けるための電源端子１１７，１１８を備えている。電源端子１１７は、直流電源１１６の正極に接続され、電源電圧ライン１１９に電源電圧を供給する。一方、電源端子１１８は、直流電源１１６の負極に接続され、グランドライン１２０にグランド電位を与える。高周波回路１１３は、第１および第２のスイッチング素子１２１，１２２と、高周波トランス１２３と、共振インダクタ１２４と、平滑コンデンサ１２５とを含む。電源電圧ライン１１９は、第１分岐ライン１１９Ａと、第２分岐ライン１１９Ｂとに分岐している。第１分岐ライン１１９Ａに第１スイッチング素子１２１が介装されており、第２分岐ライン１１９Ｂに第２スイッチング素子１２２が介装されている。第１スイッチング素子１２１および第２スイッチング素子１２２は、前述の第１の実施形態におけるスイッチング素子１０と同様の構成を有し、ＳｉＣ半導体からなる活性領域を有するＭＯＳＦＥＴチップ２０を内蔵したｎチャネル型電界効果トランジスタとしての基本構成を有している。第１スイッチング素子１２１および第２スイッチング素子１２２の各ゲートには、駆動回路１１４からの制御信号が供給されるようになっている。
【0079】
高周波トランス１２３は、第１一次側巻線１２７と、第２一次側巻線１２８と、二次側巻線１２９とを備えている。第１一次側巻線１２７と第２一次側巻線１２８とは、各一端が互いに接続されており、その接続点１２６にグランドライン１２０が接続されている。そして、グランドライン１２０に共振インダクタ１２４が介装されている。第１一次側巻線１２７において第２一次側巻線１２８の接続点１２６と反対側の端子に、第１スイッチング素子１２１が接続されている。同様に、第２一次側巻線１２８において第１一次側巻線１２７との接続点１２６と反対側の端子に第２スイッチング素子１２２が接続されている。第１スイッチング素子１２１および第２スイッチング素子１２２に対して高周波トランス１２３側において、第１分岐ライン１１９Ａと第２分岐ライン１１９Ｂとの間に平滑コンデンサ１２５が接続されている。この実施形態では、第１一次側巻線１２７は、第１スイッチング素子１２１に接続されたチョークコイルと見なすことができ、第２一次側巻線１２８は、第２スイッチング素子１２２に接続されたチョークコイルと見なすことができる。
【0080】
高周波トランス１２３の二次側巻線１２９には複数の共振回路１１５が接続されている。より具体的には、複数の共振回路１１５は、二次側巻線１２９の一方側端子に接続された複数の第１共振回路１１５Ａと、二次側巻線１２９の他方の端子に接続された複数の第２共振回路１１５Ｂとを含む。各共振回路１１５は、コイル１３１と、出力電極１３２とを直列接続して構成されている。出力電極１３２は、受電機器１１２に備えられた入力電極１３３に対してギャップ１３４を介して容量結合しており、これらの出力電極１３２および入力電極１３３によってコンデンサ１３５が形成されるようになっている。このコンデンサ１３５と、コイル１３１とで、予め定める共振周波数（たとえば６．７８ＭＨｚ）において共振する共振回路が構成されている。
【0081】
受電機器１１２は、複数の入力電極１３３と、各入力電極１３３に対応した整流回路１４０と、平滑コンデンサ１４１と、ＤＣ／ＤＣコンバータ１４２と、内蔵された負荷１４３とを含む。各整流回路１４０は、電源電圧ライン１４４とグランドライン１４５との間に直列接続された一対のダイオードを有しており、それらの一対のダイオードの間の接続点に入力電極１３３が接続されている。平滑コンデンサ１４１は、電源電圧ライン１４４とグランドライン１４５との間に接続されている。ＤＣ／ＤＣコンバータ１４２は、電源電圧ライン１４４に接続されたｎｐｎトランジスタ１４６と、トランジスタ１４６のベースに接続されたスイッチング駆動回路１４７と、トランジスタ１４６のエミッタとグラン
ドライン１４５との間に接続された整流素子としてのダイオード１４８と、トランジスタ１４６と負荷１４３との間に接続されたチョークコイル１４９と、チョークコイル１４９と負荷１４３との間においてグランドライン１４５との間に接続された平滑コンデンサ１５０とを含む。
ドライン１４５との間に接続された整流素子としてのダイオード１４８と、トランジスタ１４６と負荷１４３との間に接続されたチョークコイル１４９と、チョークコイル１４９と負荷１４３との間においてグランドライン１４５との間に接続された平滑コンデンサ１５０とを含む。
【0082】
図１４は、駆動回路１１４から第１スイッチング素子１２１のゲートに供給される第１制御信号と、駆動回路１１４から第２スイッチング素子１２２のゲートに供給される第２制御信号と、高周波トランス１２３の二次側巻線１２９に導出される電圧波形とを示す波形図である。
【0083】
第１および第２制御信号は、第１スイッチング素子１２１および第２スイッチング素子１２２を、交互にオン／オフさせるための矩形波信号である。第１制御信号がハイレベルの期間には第２制御信号がローレベルとなり、第２制御信号がハイレベルの期間には第１制御信号がローレベルとなる。第１制御信号のハイレベル期間と第２制御信号のハイレベル期間との間には、所定長のデッドタイムが確保されている。
【0084】
第１制御信号のハイレベル期間に第１スイッチング素子１２１が導通し、第１制御信号のローレベル期間に第１スイッチング素子１２１が遮断される。同様に、第２制御信号のハイレベル期間に第２スイッチング素子１２２が導通し、第２制御信号のローレベル期間に第２スイッチング素子１２２が遮断状態となる。よって、第１スイッチング素子１２１および第２スイッチング素子１２２は、交互に導通して、直流電源１１６からの電流をそれぞれ第１一次側巻線１２７および第２一次側巻線１２８に供給する。
【0085】
第１スイッチング素子１２１が導通すると、第１一次側巻線１２７には第１分岐ライン１１９Ａからグランドライン１２０に向かって電流が流れる。また第２スイッチング素子１２２が導通すると、第２一次側巻線１２８には、第２分岐ライン１１９Ｂからグランドライン１２０に向かって電流が流れる。
【0086】
第１スイッチング素子１２１が遮断されると、第１一次側巻線１２７はグランドライン１２０から第１分岐ライン１１９Ａに向かって電流を流そうとする起電力を生じ、この起電力と第２スイッチング素子１２２の導通によって第２一次側巻線１２８に現れる電圧とが加算されて、大きな振幅の電圧が発生する。同様に、第２スイッチング素子１２２が遮断されると、第２一次側巻線１２８はグランドライン１２０から第２分岐ライン１１９Ｂに向かって電流を流そうとする起電力を生じ、第１スイッチング素子１２１の導通によって第１一次側巻線１２７に現れる電圧がこれに加算されることによって、大きな電圧が生じる。
【0087】
こうして、第１スイッチング素子および第２スイッチング素子１２１，１２２をプッシュプル動作させることによって、高周波トランス１２３の一次側から二次側へと高効率でエネルギーを伝達することができる。そして、二次側巻線１２９が発生する交流電圧が、共振回路１１５によって共振することにより、コンデンサ１３５を構成する出力電極１３２から入力電極１３３へと高効率で電力を供給することができる。
【0088】
受電機器１１２においては、入力電極１３３から入力される交流電圧が整流回路１４０によって整流され、さらに平滑コンデンサ１４１によって平滑化されることにより、直流電圧に変換される。この直流電圧がＤＣ／ＤＣコンバータ１４２に入力される。ｎｐｎトランジスタ１４６が、スイッチング駆動回路１４７から出力される所定デューティ比の駆動信号によってオン／オフされることにより、そのデューティ比に応じた電圧に降圧された直流電圧が生じる。すなわち、ｎｐｎトランジスタ１４６が導通するとチョークコイル１４９に電流が供給され、ｎｐｎトランジスタ１４６が遮断されるとチョークコイル１４９が生じる起電力によってダイオード１４８が導通して負荷１４３に向かって電流が供給される。そして、平滑コンデンサ１５０の働きにより、安定した直流電圧が負荷１４３に
供給されることになる。
供給されることになる。
【0089】
負荷１４３は、受電機器１１２に備えられたバッテリを充電する充電回路を含んでいてもよい。
【0090】
図１５は、ワイヤレス給電装置１１１の具体的な構成例を説明するための図解的な斜視図である。複数の出力電極１３２は、プラスチック等の絶縁材料で構成された電極保持板１５５に配列されて固定されている。より具体的には、電極保持板１５５の表面には、複数の出力電極１３２をそれぞれ埋設するための凹所１５６が所定の配列パターンで間隔をあけて形成されている。各凹所１５６に出力電極１３２が１つずつ埋設されて固定されている。その状態で、電極保持板１５５の表面には、絶縁材料からなるシート体１５７（図１５では明瞭化のために電極保持板１５５から分離した状態で表してある。）が貼り付けられ、これによって、出力電極１３２が凹所１５６内に保持されている。
【0091】
電極保持板１５５の裏面側には、出力電極１３２とともに共振回路１１５を形成するコイル１３１が保持されていて、出力電極１３２の裏面側に直付けされて電気的に接続されている。各コイル１３１の他方の出力端子はケーブル１５８を介して高周波回路１１３に接続されている。高周波回路１１３には、電源ケーブル１５９を介して直流電源１１６が接続されている。さらに、高周波回路１１３には、信号ケーブル１６０を介して駆動回路１１４が接続されている。
【0092】
図１６は、電極保持板１５５に対する出力電極１３２およびコイル１３１の取付構造例を説明するための図解的な拡大断面図である。出力電極１３２を収容する凹所１５６の底面には貫通孔１６１が形成されている。この貫通孔１６１をコイル１３１の一方の端子１３１Ａが貫通して、出力電極１３２の裏面にはんだ付けされている。こうして、コイル１３１が、出力電極１３２に対して、ケーブル等を介することなく直付けされており、コイル１３１と出力電極１３２との間のインダクタンスが最小化されている。具体的には、コイル１３１から引き出された端子１３１Ａの長さは５ｍｍ以下であることが好ましい。コイル１３１は、電極保持板１５５の裏面にボルト１６２によって固定された保持キャップ１６３によって保持されている。保持キャップ１６３には貫通孔１６４が形成されていて、この貫通孔からコイル１３１の他方の端子１３１Ｂが引き出されている。端子１３１Ｂにケーブル１５８の一端がはんだ付けされている。
【0093】
受電機器１１２は、電極保持板１５５の表面の任意の位置に置かれ、その状態で給電を受けることができる。すなわち、電極保持板１５５の表面に複数の出力電極１３２が広い範囲にわたって分布しているので、受電機器１１２の入力電極１３３は、いずれかの出力電極１３２と容量結合して、コンデンサ１３５を形成する。これにより、受電機器１１２は、共振回路１１５を介して、高周波回路１１３から高周波電力の供給を受けることができる。
【0094】
駆動回路１１４は、第１および第２スイッチング素子１２１，１２２を１ＭＨｚ以上の高周波域の駆動周波数（好ましくは共振回路１１５の共振周波数）で駆動する。これにより、高周波電力は、出力電極１３２および入力電極１３３によって形成されるコンデンサ１３５を通過して、受電機器１１２へと効率的に供給される。
【0095】
受電機器１１２側に設けられる入力電極１３３は、少なくとも一対設けられればよいが、広い面積の電極保持板１５５の表面上のいずれの位置においても効率的な高周波給電を可能とするためには、複数対の入力電極１３３を受電機器１１２に設けることが好ましい。多数の入力電極１３３を設けることによって、電極保持板１５５の表面上のいずれの位置に受電機器１１２が置かれた場合であっても、出力電極１３２と入力電極１３３とによって形成されるコンデンサ１３５の容量をある程度一定にすることができる。これによって、共振回路１１５における共振を保証することができるので、高周波回路から受電機器
１１２への効率的なワイヤレス給電が可能となる。とくに、第１および第２スイッチング素子１２１，１２２にＳｉＣ半導体のＭＯＳＦＥＴを適用して、大電力を高周波で伝達するには、共振回路１１５における共振を保証することが重要であり、この観点から、多数対の入力電極１３３を受電機器１１２に備えることが好ましい。
１１２への効率的なワイヤレス給電が可能となる。とくに、第１および第２スイッチング素子１２１，１２２にＳｉＣ半導体のＭＯＳＦＥＴを適用して、大電力を高周波で伝達するには、共振回路１１５における共振を保証することが重要であり、この観点から、多数対の入力電極１３３を受電機器１１２に備えることが好ましい。
【0096】
図１７は、高周波回路１１３の構成例を示す図解的な斜視図である。高周波回路１１３は、多層プリント配線基板１６７を有している。この多層プリント配線基板１６７に、第１スイッチング素子１２１、第２スイッチング素子１２２、高周波トランス１２３、共振インダクタ１２４、および平滑コンデンサ１２５が実装されている。多層プリント配線基板１６７は、絶縁層１６８，１６９，１７０と、絶縁層１６９，１７０を挟んで積層された第１～第３配線層１７１，１７２，１７３とを含む。すなわち、下側から順に、絶縁層１６８、第１配線層１７１、絶縁層１６９、第２配線層１７２、絶縁層１７０、第３配線層１７１の順に、絶縁層と配線層とが交互に積層されている。
【0097】
図１８は、第１配線層１７１、第２配線層１７２および第３配線層１７３にそれぞれ形成された配線パターンの例を説明するための図解的な斜視図である。第１配線層１７１は、それぞれ矩形に形成された第１グランドパターン１７５および第２グランドパターン１７６を有している。第１および第２グランドパターン１７５，１７６は互いに絶縁されている。第１および第２グランドパターン１７５および１７６は、平面視において、多層プリント配線基板１６７のほぼ全域を占めるように形成されている。第２グランドパターン１７６は、多層プリント配線基板１６７の厚さ方向に沿って層間を貫通するビア２０８によって、第３配線層１７３に形成されたグランド用ランド２０９に接続されている。
【0098】
第２配線層１７２には、第１分岐ライン１１９Ａおよび第２分岐ライン１１９Ｂにそれぞれ対応する第１電源電圧パターン１８１および第２電源電圧パターン１８２が互いに分離されて形成されている。第１および第２電源電圧パターン１８１，１８２は、平面視において、第１グランドパターン１７５から第２グランドパターン１７６に跨がり、かつ大部分が第１および第２グランドパターン１７５，１７６とオーバレイするように形成されている。
【0099】
第１電源電圧パターン１８１は、たとえば細長い長方形の帯状に形成されており、その一端付近の直上には、第３配線層１７３にランド１８３が形成されている。ランド１８３と第１電源電圧パターン１８１とはビア１８６を介して接続されている。ランド１８３には高周波トランス１２３の第１一次側巻線１２７の一端が接続されている。第１一次側巻線１２７の他端は、同じく第３配線層１７３に形成されたランド１８４に接続されている。第２電源電圧パターン１８２も、第１電源電圧パターン１８１と同様に、細長い長方形の帯状に形成されており、その一方端には、ビア１８７を介して、第３配線層１７３に形成されたランド１８５が接続されている。このランド１８５に、第２一次側巻線１２８の一方の端子が接続されている。第２一次側巻線１２８の他方の端子は、前述のランド１８４に接続されている。ランド１８４は、ビア１８８を介して、第１配線層１７１の第１グランドパターン１７５に接続されている。
【0100】
高周波トランス１２３の二次側巻線１２９は、第１および第２一次側巻線１２７，１２８と磁気的に結合されるように、それらの近傍において多層プリント配線基板１６７の表面に実装されている。第３配線層１７３は、二次側巻線１２９の一端に接続されたランド１９１と、二次側巻線１２９に接続された別のランド１９２とを有している。これらのランド１９１，１９２は、ケーブル１５８を介して電極保持板１５５に保持されたコイル１３１に電気的に接続されることになる（図１５参照）。
【0101】
第３配線層１７３には、さらに、共振インダクタ１２４の一対の端子が接続されるラン
ド１７７，１７８が形成されている。ランド１７７は多層プリント配線基板１６７の厚さ方向に層間を貫通するビア１７９によって第１グランドパターン１７５に接続されている。もう１つのランド１７８は、多層プリント配線基板１６７の厚さ方向に層間を貫通するビア１８０によって第２グランドパターン１７６に接続されている。共振インダクタ１２４の一対の端子は、ランド１７７，１７８にはんだ付けされ、これによって多層プリント配線基板１６７上に共振インダクタ１２４が実装されている。こうして、第１グランドパターン１７５と第２グランドパターン１７６との間に共振インダクタ１２４が電気的に介装されることになる。
ド１７７，１７８が形成されている。ランド１７７は多層プリント配線基板１６７の厚さ方向に層間を貫通するビア１７９によって第１グランドパターン１７５に接続されている。もう１つのランド１７８は、多層プリント配線基板１６７の厚さ方向に層間を貫通するビア１８０によって第２グランドパターン１７６に接続されている。共振インダクタ１２４の一対の端子は、ランド１７７，１７８にはんだ付けされ、これによって多層プリント配線基板１６７上に共振インダクタ１２４が実装されている。こうして、第１グランドパターン１７５と第２グランドパターン１７６との間に共振インダクタ１２４が電気的に介装されることになる。
【0102】
平滑コンデンサ１２５は、第３配線層１７３に形成されたランド１９５，１９６に一対の端子がそれぞれはんだ付けされて多層プリント配線基板１６７上に実装されている。ランド１９５は、ビア１８９を介して第１電源電圧パターン１８１に接続されており、ランド１９６は別のビア１９０を介して第２電源電圧パターン１８２に接続されている。
【0103】
第１電源電圧パターン１８１において第１一次側巻線１２７とは反対側の端部は、幅狭に形成されており、これによって、第１電源電圧パターン１８１には平面視矩形の切り欠き部１８１ａが形成されている。同様に、第２電源電圧パターン１８２は、第２一次側巻線１２８とは反対側の端部に幅狭部を有していて、これにより平面視矩形の切り欠き部１８２ａが形成されている。第２配線層１７２は、第１および第２電源電圧パターン１８１，１８２から分離された第３電源電圧パターン２００を有している。第３電源電圧パターン２００は、切り欠き部１８１ａ，１８２ａにそれぞれ入り込む第１接続部１９８および第２接続部１９９を有している。
【0104】
第１電源電圧パターン１８１の幅狭部の直上には、第３配線層１７３にソース用ランド２０１が形成されており、ビア２１１を介して第１電源電圧パターン１８１に接続されている。また、第３電源電圧パターン２００の第１接続部１９８の直上には、第３配線層１７３にドレイン用ランド２０２が形成されていて、ビア２１２を介して第１接続部１９８に接続されている。ドレイン用ランド２０２の側方には帯状に形成されたゲート用ランド２０３の一端部が位置している。ソース用ランド２０１、ドレイン用ランド２０２、およびゲート用ランド２０３の端部には、第１スイッチング素子１２１のソースリード２７、ドレインリード２８およびゲートリード２６がはんだ付されて接合されている。これにより、第１スイッチング素子１２１が多層プリント配線基板１６７上に実装されている。
【0105】
同様に、第２電源電圧パターン１８２の幅狭部の直上には、第３配線層１７３にソース用ランド２０５が形成されており、ビア２１５を介して第２電源電圧パターン１８２に接続されている。さらに、第３電源電圧パターン２００の第２接続部１９９の直上において第３配線層１７３には、ドレイン用ランド２０６が形成されており、ビア２１６を介して第２接続部１９９に接続されている。ドレイン用ランド２０６の側方には、帯状に形成されたゲート用ランド２０７の一端部が位置している。ソース用ランド２０５、ドレイン用ランド２０６およびゲート用ランド２０７の端部には、第２スイッチング素子１２２のソースリード２７、ドレインリード２８およびゲートリード２６がそれぞれはんだ付けされて接続されている。これにより、第２スイッチング素子１２２が、多層プリント配線基板１６７の表面に実装されている。
【0106】
第３電源電圧パターン２００の一端部の直上には、第３配線層１７３に、電源接続用ランド２１０が形成されており、ビア２１７を介して電源電圧パターン２００に接続されている。
【0107】
【0108】
図１３から理解されるとおり、第１および第２分岐ライン１１９Ａおよび１１９Ｂに流れる電流の方向と、グランドライン１２０に流れる電流の方向とは逆向きになる。そこで、第１および第２分岐ライン１１９Ａおよび１１９Ｂとグランドライン１２０とを互いに平行にしておくことによって、これらの間の相互インダクタンスを低減することができる。図１７および図１８に示した構成では、第１配線層１７１の第１および第２グランドパターン１７５，１７６にオーバレイするように、第２配線層１７２の第１、第２および第３電源電圧パターン１８１，１８２，２００が形成されている。これによって、第１および第２分岐ライン１１９Ａ，１１９Ｂとグランドライン１２０との大部分を平行にすることができるので、相互インダクタンスを低減できる。これによって、高周波回路１１３の寄生インピーダンスを小さくすることができるので、ケーブル１５８（図１５参照）のインピーダンスと高周波回路１１３のインピーダンスとを整合させることができ、効率の一層の向上を図ることができる。
【0109】
図１９は、図１５および図１６に示した電極保持板１５５に代えて用いることができる電極保持板２２０の構造例を示す部分拡大断面図である。電極保持板２２０は、プリント配線基板としての基本形態を有しており、その一方表面に出力電極１３２を構成する薄膜電極が形成されている。そして、電極保持板２２０の他方の表面にコイル１３１が実装されている。コイル１３１の一方の端子１３１Ａは、電極保持板２２０の他方表面に形成されたランド２２１にはんだ付けされている。ランド２２１は、電極保持板２２０に形成された貫通ビア２２２を介して出力電極１３２としての薄膜電極に接続されている。このような構成によっても、出力電極１３２およびコイル１３１を電極保持板２２０に共通に保持し、かつコイル１３１と出力電極１３２とを５ｍｍ以下の配線長で互いに電気的に接続することができる。
【0110】
以上、この発明の一実施形態について説明したが、この発明は、さらに他の形態で実施することもできる。たとえば、第１の実施形態では、降圧型のＤＣ／ＤＣコンバータを例示したが、昇圧型のＤＣ／ＤＣコンバータにこの発明を適用してもよい。さらに、その他のスイッチング電源に対しても、この発明を適用することができる。
【0111】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【0112】
この明細書および添付図面から抽出され得る特徴の例を以下に記す。
【0113】
項１．活性領域がＳｉＣ半導体からなるＭＩＳＦＥＴ(Metal-Insulator-Semiconductor
Field-Effect-Transistor)で構成されたスイッチング素子を有し、前記スイッチング素子が１ＭＨｚ以上の駆動周波数で駆動され、かつスイッチング時の電圧変化速度が５×１０９Ｖ／秒以上である、高速スイッチング動作回路。
Field-Effect-Transistor)で構成されたスイッチング素子を有し、前記スイッチング素子が１ＭＨｚ以上の駆動周波数で駆動され、かつスイッチング時の電圧変化速度が５×１０９Ｖ／秒以上である、高速スイッチング動作回路。
【0114】
項２．前記ＭＩＳＦＥＴが、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を絶縁膜と、前記絶縁膜を介して前記活性領域に対向するゲート電極とを含む、トレンチゲート構造を有している、項１に記載の高速スイッチング動作回路。
【0115】
項３．前記ＭＩＳＦＥＴの動作電圧が１００Ｖ以上である、項１または項２に記載の高速スイッチング動作回路。
【0116】
項４．前記ＭＩＳＦＥＴの動作電圧が１００Ｖ～３００Ｖである、項１～３のいずれか一項に記載の高速スイッチング動作回路。
【0117】
項５．前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い、項１～４のいずれか一項に記載の高速スイッチング動作回路。
【0118】
項６．前記ＭＩＳＦＥＴの破壊電圧が９００Ｖ以上である、項１～５のいずれか一項に
記載の高速スイッチング動作回路。
記載の高速スイッチング動作回路。
【0119】
項７．前記ＭＩＳＦＥＴのドレイン－ソース間の電圧を０．１Ｖとし、前記ＭＩＳＦＥＴのゲートに１ＭＨｚの振動周波数の信号を与えて測定したときに、前記ＭＩＳＦＥＴの入力容量が７００ｐＦ未満であり、前記ＭＩＳＦＥＴの出力容量が６００ｐＦ未満であり、かつ前記ＭＩＳＦＥＴの帰還容量が４００ｐＦ未満である、項１～６のいずれか一項に記載の高速スイッチング動作回路。
【0120】
項８．前記ＭＩＳＦＥＴのゲート－ソース間電圧が１８Ｖのときに、前記ＭＩＳＦＥＴのオン抵抗が４ｍΩｃｍ２以下である、項１～７のいずれか一項に記載の高速スイッチング動作回路。
【0121】
項９．前記ＭＩＳＦＥＴは、オン抵抗Ｒonと全ゲート電荷量Ｑｇとの積で表される性能指数Ｒon・Ｑｇが５ΩｎＣ未満である、項１～８のいずれか一項に記載の高速スイッチング動作回路。
【0122】
項１０．前記ＭＩＳＦＥＴの寄生ゲート抵抗が３０Ω以下である、項１～９のいずれか一項に記載の高速スイッチング動作回路。
【0123】
項１１．前記ＭＩＳＦＥＴは、前記活性領域の一方表面にゲート電極およびソース電極を有し、他方表面にドレイン電極を有するチップからなり、前記ドレイン電極を支持基板に接合したフェースアップ方式で前記チップが実装されており、前記ゲート電極およびソース電極にそれぞれゲートワイヤおよびソースワイヤが接続されていて、前記ゲートワイヤは、直径１００μｍ以上、長さ５ｍｍ以下であり、前記ソースワイヤは、直径３００μｍ以上、長さ５ｍｍ以下である、項１～１０のいずれか一項に記載の高速スイッチング動作回路。
【0124】
項１２．前記ＭＩＳＦＥＴは、前記活性領域の一方表面にゲート電極およびソース電極を有し、他方表面にドレイン電極を有するチップからなり、前記ゲート電極およびソース電極を支持基板に接合したフェースダウン方式で前記チップが実装されている、項１～１０のいずれか一項に記載の高速スイッチング動作回路。
【0125】
項１３．前記スイッチング素子に一端が接続されたチョークコイルを有する、項１～１２のいずれか一項に記載の高速スイッチング動作回路。
【0126】
項１４．電源電圧ラインとグランドラインとが互いに平行に形成されている、項１～１３のいずれか一項に記載の高速スイッチング動作回路。
【0127】
項１５．前記グランドラインが形成された第１配線層と、前記電源電圧ラインが前記グランドラインにオーバレイするように形成された第２配線層とを含む多層配線基板上に前記ＭＩＳＦＥＴが実装されている、項１４に記載の高速スイッチング動作回路。
【0128】
項１６．入力電極を有する受電機器に対してワイヤレスで電力を供給するためのワイヤレス給電装置であって、活性領域がＳｉＣ半導体からなり、スイッチング時の電圧変化速度が５×１０９Ｖ／秒以上であるスイッチング素子と、前記スイッチング素子と高周波トランスとを含む高周波回路と、前記高周波回路に接続された共振回路と、前記スイッチング素子を１ＭＨｚ以上の駆動周波数で駆動する駆動回路と、前記入力電極にギャップを介して容量結合することにより、前記高周波回路から前記受電機器に高周波電力を供給するための複数の出力電極とを含む、ワイヤレス給電装置。
【0129】
項１７．一つの実施形態では、前記ワイヤレス給電装置は、絶縁材料で構成され、前記複数の出力電極を保持した電極保持板をさらに含む。
【0130】
項１８．一つの実施形態では、前記共振回路は、前記電極保持板に保持され、一端が前記出力電極に接続され、他端が前記高周波回路に接続されたコイルを含む。
【0131】
項１９．一つの実施形態では、前記電極保持板の表面側に前記出力電極が固定されてお
り、前記電極保持板の裏面側に前記コイルが保持されており、前記出力電極の裏面側に前記コイルの前記一端が直付けされている。
り、前記電極保持板の裏面側に前記コイルが保持されており、前記出力電極の裏面側に前記コイルの前記一端が直付けされている。
【0132】
項２０．一つの実施形態では、前記出力電極が、前記電極保持板の一方表面に形成された薄膜電極であり、前記電極保持板の他方表面にランドが形成されており、このランドが前記電極保持板に形成された貫通ビアを介して前記薄膜電極に接続されており、前記ランドに前記コイルの前記一端が半田付けされている。
【0133】
項２１．一つの実施形態では、前記スイッチング素子が、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記活性領域に対向するゲート電極とを含む、トレンチゲート構造を有しているＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field-Effect-Transistor)である。
【0134】
項２２．前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚いことが好ましい。
【0135】
項２３．一つの実施形態においては、前記ＭＩＳＦＥＴの動作電圧が１００Ｖ～３００Ｖであり、前記ＭＩＳＦＥＴの破壊電圧が９００Ｖ以上である。
【0136】
項２４．一つの実施形態においては、前記ＭＩＳＦＥＴのドレイン－ソース間の電圧を０．１Ｖとし、前記ＭＩＳＦＥＴのゲートに１ＭＨｚの振動周波数の信号を与えて測定したときに、前記ＭＩＳＦＥＴの入力容量が７００ｐＦ未満であり、前記ＭＩＳＦＥＴの出力容量が６００ｐＦ未満であり、かつ前記ＭＩＳＦＥＴの帰還容量が４００ｐＦ未満である。
【0137】
項２５．一つの実施形態においては、前記ＭＩＳＦＥＴのゲート－ソース間電圧が１８Ｖのときに、前記ＭＩＳＦＥＴのオン抵抗が４ｍΩｃｍ２以下である。
【0138】
項２６．一つの実施形態においては、前記ＭＩＳＦＥＴは、オン抵抗Ｒonと全ゲート電荷量Ｑｇとの積で表される性能指数Ｒon・Ｑｇが５ΩｎＣ未満である。
【0139】
項２７．前記ＭＩＳＦＥＴの寄生ゲート抵抗は、３０Ω以下であることが好ましい。
【0140】
項２８．一つの実施形態においては、前記ＭＩＳＦＥＴは、前記活性領域の一方表面にゲート電極およびソース電極を有し、他方表面にドレイン電極を有するチップからなり、前記ドレイン電極を支持基板（たとえばリードフレームのアイランド）に接合したフェースアップ方式で前記チップが実装されており、前記ゲート電極およびソース電極にそれぞれゲートワイヤおよびソースワイヤが接続されていて、前記ゲートワイヤは、直径１００μｍ以上、長さ５ｍｍ以下であり、前記ソースワイヤは、直径３００μｍ以上、長さ５ｍｍ以下である。
【0141】
項２９．別の実施形態においては、前記ＭＩＳＦＥＴは、前記活性領域の一方表面にゲート電極およびソース電極を有し、他方表面にドレイン電極を有するチップからなり、前記ゲート電極およびソース電極を支持基板（たとえばリードフレームのアイランド）に接合したフェースダウン方式で前記チップが実装されている。
【0142】
項３０．一つの実施形態においては、前記高周波トランスの一端が前記スイッチング素子に接続されており、前記高周波トランスに繋がる共振インダクタがさらに備えられている。
【0143】
項３１．一つの実施形態においては、前記スイッチング素子の一端に繋がる電源電圧ラインと、前記高周波トランスを介して前記スイッチング素子の他端に繋がるグランドラインとが互いに平行な部分を有するように形成されている。
【0144】
項３２．一つの実施形態においては、前記グランドラインが形成された第１配線層と、前記電源電圧ラインが前記グランドラインにオーバレイするように形成された第２配線層とを含む多層配線基板上に前記ＭＩＳＦＥＴが実装されている。
【0145】
項３３．交流電圧を整流して直流電圧を出力するＡＣ／ＤＣ電源回路であって、一次側巻線および二次側巻線を有する高周波トランスと、前記一次側巻線に接続され活性領域がＳｉＣ半導体からなり、スイッチング時の電圧変化速度が５×１０９Ｖ／秒以上であるスイッチング素子と、前記スイッチング素子を１ＭＨｚ以上の駆動周波数で駆動する駆動回路と、前記二次側巻線に接続された整流素子と、を含む、ＡＣ／ＤＣ電源回路。
【0146】
項３４．一つの実施形態では、前記一次側巻線の両端にそれぞれ接続された一対の電圧ラインの一方に前記スイッチング素子が直列に接続されている。
【0147】
項３５．一つの実施形態では、前記二次側巻線の両端にそれぞれ接続された一対の出力電圧ラインの間に接続された平滑用コンデンサがさらに備えられる。
【0148】
項３６．その他、スイッチング素子に関して、前記ワイヤレス給電装置の場合について説明したのと同様に、様々な形態での実施が可能である。
【0149】
項３７．負荷に電流を供給するスイッチング電源回路であって、
活性領域がＳｉＣ半導体からなるスイッチング素子と、
前記スイッチング素子を４００ｋＨｚ以上の駆動周波数で駆動する駆動回路と、
前記スイッチング素子に流れる電流に応じた電流を平滑し、負荷に供給する平滑回路と、を含み、
前記スイッチング素子は、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記活性領域に対向するゲート電極とを含む、トレンチゲート構造を有するＭＩＳＦＥＴであり、
前記ＭＩＳＦＥＴは、オン抵抗Ｒonとゲート電荷量Ｑｇとの積で表される性能指数Ｒon・Ｑｇが５ΩｎＣ未満である、スイッチング電源回路。
活性領域がＳｉＣ半導体からなるスイッチング素子と、
前記スイッチング素子を４００ｋＨｚ以上の駆動周波数で駆動する駆動回路と、
前記スイッチング素子に流れる電流に応じた電流を平滑し、負荷に供給する平滑回路と、を含み、
前記スイッチング素子は、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記活性領域に対向するゲート電極とを含む、トレンチゲート構造を有するＭＩＳＦＥＴであり、
前記ＭＩＳＦＥＴは、オン抵抗Ｒonとゲート電荷量Ｑｇとの積で表される性能指数Ｒon・Ｑｇが５ΩｎＣ未満である、スイッチング電源回路。
【0150】
項３８．前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い、項３７に記載のスイッチング電源回路。
【0151】
項３９．前記ＭＩＳＦＥＴの動作電圧が１００Ｖ～３００Ｖであり、前記ＭＩＳＦＥＴの破壊電圧が９００Ｖ以上である、項３７または３８に記載のスイッチング電源回路。
【0152】
項４０．前記ＭＩＳＦＥＴのドレイン－ソース間の電圧を０．１Ｖとし、前記ＭＩＳＦＥＴのゲートに１ＭＨｚの振動周波数の信号を与えて測定したときに、前記ＭＩＳＦＥＴの入力容量が７００ｐＦ未満であり、前記ＭＩＳＦＥＴの出力容量が６００ｐＦ未満であり、かつ前記ＭＩＳＦＥＴの帰還容量が４００ｐＦ未満である、項３７～３９のいずれか一項に記載のスイッチング電源回路。
【0153】
項４１．前記ＭＩＳＦＥＴのゲート－ソース間電圧が１８Ｖのときに、前記ＭＩＳＦＥＴのオン抵抗が４ｍΩｃｍ２以下である、項３７～４０のいずれか一項に記載のスイッチング電源回路。
【0154】
項４２．前記ＭＩＳＦＥＴの寄生ゲート抵抗が３０Ω以下である、項３７～４１のいずれか一項に記載のスイッチング電源回路。
【0155】
項４３．前記ＭＩＳＦＥＴは、前記活性領域の一方表面にゲート電極およびソース電極を有し、他方表面にドレイン電極を有するチップからなり、前記ドレイン電極を支持基板に接合したフェースアップ方式で前記チップが実装されている、項３７～４２のいずれか一項に記載のスイッチング電源回路。
【0156】
項４４．前記ＭＩＳＦＥＴは、前記ゲート電極およびソース電極にそれぞれゲートワイヤおよびソースワイヤが接続されていて、前記ゲートワイヤは、直径１００μｍ以上、長さ５ｍｍ以下であり、前記ソースワイヤは、直径３００μｍ以上、長さ５ｍｍ以下である、項４３に記載のスイッチング電源回路。
【0157】
項４５．前記ＭＩＳＦＥＴは、前記活性領域の一方表面にゲート電極およびソース電極を有し、他方表面にドレイン電極を有するチップからなり、前記ゲート電極およびソース電極を支持基板に接合したフェースダウン方式で前記チップが実装されている、項３７～４２のいずれか一項に記載のスイッチング電源回路。
【0158】
項４６．前記スイッチング素子は、前記ゲート電極が接続されるゲートリードと、前記ソース電極が接続されるソースリードと、前記ドレイン電極が接続されるドレインリードとを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている、項４３～４５のいずれか一項に記載のスイッチング電源回路。
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている、項４３～４５のいずれか一項に記載のスイッチング電源回路。
【0159】
項４７．前記スイッチング素子は、前記ゲート電極が接続されるゲートリードと、前記ソース電極が接続されるソースリードと、前記ドレイン電極が接続されるドレインリードとを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されており、
前記ソースリードは、前記ＭＩＳＦＥＴを支持するためのチップ支持部を一体的に有しており、前記チップ支持部にダイボンディング材を用いて前記ソース電極がダイボンディングされている、項４５に記載のスイッチング電源回路。
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されており、
前記ソースリードは、前記ＭＩＳＦＥＴを支持するためのチップ支持部を一体的に有しており、前記チップ支持部にダイボンディング材を用いて前記ソース電極がダイボンディングされている、項４５に記載のスイッチング電源回路。
【0160】
項４８．前記チップ支持部には、前記ゲートリードから前記ＭＩＳＦＥＴの前記ゲート電極に至る経路に対応した切り欠き部が形成されている、項４７に記載のスイッチング電源回路。
【0161】
項４９．前記ゲートリードには、前記切り欠き部によって区画された領域に沿って延びるゲートリード延長部が一体的に形成されている、項４８に記載のスイッチング電源回路。
【0162】
項５０．前記ゲートリードの延長部の先端部は、前記ＭＩＳＦＥＴの前記ゲート電極に対向する位置に達している、項４９に記載のスイッチング電源回路。
【0163】
項５１．前記先端部に、ダイボンディング材を用いて前記ＭＩＳＦＥＴの前記ゲート電極がダイボンディングされている、項５０に記載のスイッチング電源回路。
【0164】
項５２．ＳｉＣ基板と、
前記ＳｉＣ基板に形成されたゲートトレンチと、
前記ゲートトレンチの底面および側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成され、その側面がテーパーを有するように形成されたゲート上絶縁膜と、
前記ゲート上絶縁膜を覆うように形成された電極と、
平面視において、前記ゲートトレンチから前記ゲート上絶縁膜の端部までの領域よりも広く形成されたソース領域と、を含む、スイッチング素子であって、
前記スイッチング素子のオン抵抗Ｒonとゲート電荷量Ｑｇとの積で表される性能指数Ｒon・Ｑｇが５ΩｎＣ未満である、スイッチング素子。
前記ＳｉＣ基板に形成されたゲートトレンチと、
前記ゲートトレンチの底面および側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成され、その側面がテーパーを有するように形成されたゲート上絶縁膜と、
前記ゲート上絶縁膜を覆うように形成された電極と、
平面視において、前記ゲートトレンチから前記ゲート上絶縁膜の端部までの領域よりも広く形成されたソース領域と、を含む、スイッチング素子であって、
前記スイッチング素子のオン抵抗Ｒonとゲート電荷量Ｑｇとの積で表される性能指数Ｒon・Ｑｇが５ΩｎＣ未満である、スイッチング素子。
【0165】
項５３．寄生ゲート抵抗が３０Ω以下である、項５２に記載のスイッチング素子。
【0166】
項５４．ゲート－ソース間電圧が１８Ｖのときの前記オン抵抗が４ｍΩｃｍ２以下である、項５２または５３に記載のスイッチング素子。
【0167】
項５５．動作電圧が１００Ｖ～３００Ｖであり、破壊電圧が９００Ｖ以上である、項５２～５４のいずれか一項に記載のスイッチング素子。
【0168】
項５６．平面視において、複数の前記ソース領域が一方向に沿って配列されている、項５２～５５のいずれか一項に記載のスイッチング素子。
【0169】
項５７．負荷に電流を供給するスイッチング電源回路であって、
活性領域がＳｉＣ半導体からなるスイッチング素子と、
前記スイッチング素子を駆動（好ましくは４００ｋＨｚ以上の駆動周波数で駆動）する駆動回路と、
前記スイッチング素子に流れる電流に応じた電流を平滑し、負荷に供給するコンデンサと、を含み、
前記スイッチング素子は、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記ゲート上絶縁膜を覆うように形成された電極と、を含む、トレンチゲート構造を有するＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field-Effect-Transistor)であり、
前記ＭＩＳＦＥＴは、オン時において、面積で規格化したオン抵抗が４ｍΩｃｍ２以下であり、
前記ＭＩＳＦＥＴは、入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、スイッチング電源回路。
活性領域がＳｉＣ半導体からなるスイッチング素子と、
前記スイッチング素子を駆動（好ましくは４００ｋＨｚ以上の駆動周波数で駆動）する駆動回路と、
前記スイッチング素子に流れる電流に応じた電流を平滑し、負荷に供給するコンデンサと、を含み、
前記スイッチング素子は、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記ゲート上絶縁膜を覆うように形成された電極と、を含む、トレンチゲート構造を有するＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field-Effect-Transistor)であり、
前記ＭＩＳＦＥＴは、オン時において、面積で規格化したオン抵抗が４ｍΩｃｍ２以下であり、
前記ＭＩＳＦＥＴは、入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、スイッチング電源回路。
【0170】
項５８．前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い、項５７に記載のスイッチング電源回路。
【0171】
項５９．前記ＭＩＳＦＥＴの動作電圧が１００Ｖ～３００Ｖであり、前記ＭＩＳＦＥＴの破壊電圧が９００Ｖ以上である、項５７または５８に記載のスイッチング電源回路。
【0172】
項６０．前記ＭＩＳＦＥＴの寄生ゲート抵抗が３０Ω以下である、項５７～５９のいずれか一項に記載のスイッチング電源回路。
【0173】
項６１．前記ＭＩＳＦＥＴは、前記活性領域の一方表面側にゲート電極およびソース電極を有し、他方表面側にドレイン電極を有するチップからなり、前記ドレイン電極を支持基板に接合したフェースアップ方式で前記チップが実装されている、項５７～６０のいずれか一項に記載のスイッチング電源回路。
【0174】
項６２．前記ＭＩＳＦＥＴは、前記ゲート電極およびソース電極にそれぞれゲートワイヤおよびソースワイヤが接続されていて、前記ゲートワイヤは、直径１００μｍ以上、長さ５ｍｍ以下であり、前記ソースワイヤは、直径３００μｍ以上、長さ５ｍｍ以下である、項６１に記載のスイッチング電源回路。
【0175】
項６３．前記ＭＩＳＦＥＴは、前記活性領域の一方表面側にゲート電極およびソース電極を有し、他方表面側にドレイン電極を有するチップからなり、前記ゲート電極およびソース電極を支持基板に接合したフェースダウン方式で前記チップが実装されている、項５７～６０のいずれか一項に記載のスイッチング電源回路。
【0176】
項６４．前記スイッチング素子は、前記ゲート電極が接続されるゲートリードと、前記ソース電極が接続されるソースリードと、前記ドレイン電極が接続されるドレインリードとを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている、項６１～６３のいずれか一項に記載のスイッチング電源回路。
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている、項６１～６３のいずれか一項に記載のスイッチング電源回路。
【0177】
項６５．前記スイッチング素子は、前記ゲート電極が接続されるゲートリードと、前記ソース電極が接続されるソースリードと、前記ドレイン電極が接続されるドレインリードとを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されており、
前記ソースリードは、前記ＭＩＳＦＥＴを支持するためのチップ支持部を一体的に有しており、前記チップ支持部にダイボンディング材を用いて前記ソース電極がダイボンディングされている、項６３に記載のスイッチング電源回路。
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されており、
前記ソースリードは、前記ＭＩＳＦＥＴを支持するためのチップ支持部を一体的に有しており、前記チップ支持部にダイボンディング材を用いて前記ソース電極がダイボンディングされている、項６３に記載のスイッチング電源回路。
【0178】
項６６．前記チップ支持部には、前記ゲートリードから前記ＭＩＳＦＥＴの前記ゲート電極に至る経路に対応した切り欠き部が形成されている、項６５に記載のスイッチング電源回路。
【0179】
項６７．前記ゲートリードには、前記切り欠き部によって区画された領域に沿って延びるゲートリード延長部が一体的に形成されている、項６６に記載のスイッチング電源回路。
【0180】
項６８．前記ゲートリードの延長部の先端部は、前記ＭＩＳＦＥＴの前記ゲート電極に対向する位置に達している、項６７に記載のスイッチング電源回路。
【0181】
項６９．前記先端部に、ダイボンディング材を用いて前記ＭＩＳＦＥＴの前記ゲート電極がダイボンディングされている、項６８に記載のスイッチング電源回路。
【0182】
項７０．ＳｉＣ半導体層と、
前記ＳｉＣ半導体層の表面側に形成されたゲートトレンチと、
前記ゲートトレンチの底面および側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、
前記ゲート上絶縁膜を覆うように形成された電極と、を含む、スイッチング素子であって、
前記スイッチング素子のオン時において、面積で規格化したオン抵抗が４ｍΩｃｍ２以下であり、
入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、スイッチング素子。
前記ＳｉＣ半導体層の表面側に形成されたゲートトレンチと、
前記ゲートトレンチの底面および側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、
前記ゲート上絶縁膜を覆うように形成された電極と、を含む、スイッチング素子であって、
前記スイッチング素子のオン時において、面積で規格化したオン抵抗が４ｍΩｃｍ２以下であり、
入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、スイッチング素子。
【0183】
項７１．寄生ゲート抵抗が３０Ω以下である、項７０に記載のスイッチング素子。
【0184】
項７２．動作電圧が１００Ｖ～３００Ｖであり、破壊電圧が９００Ｖ以上である、項７０または７１に記載のスイッチング素子。
【0185】
項７３．平面視において、複数のソース領域が前記ゲートトレンチに沿って前記ＳｉＣ半導体層の表面側に配列されている、項７０～７２のいずれか一項に記載のスイッチング素子。
【0186】
項７４．負荷に電流を供給するスイッチング電源回路であって、
活性領域がＳｉＣ半導体からなるスイッチング素子と、
前記スイッチング素子を駆動する駆動回路と、
前記スイッチング素子に流れる電流に応じた電流を平滑し、負荷に供給するコンデンサと、を含み、
前記スイッチング素子は、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記ゲート上絶縁膜を覆うように形成された電極と、を含む、トレンチゲート構造を有するＭＩＳＦＥＴであり、
前記ＭＩＳＦＥＴは、入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、スイッチング電源回路。
活性領域がＳｉＣ半導体からなるスイッチング素子と、
前記スイッチング素子を駆動する駆動回路と、
前記スイッチング素子に流れる電流に応じた電流を平滑し、負荷に供給するコンデンサと、を含み、
前記スイッチング素子は、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記ゲート上絶縁膜を覆うように形成された電極と、を含む、トレンチゲート構造を有するＭＩＳＦＥＴであり、
前記ＭＩＳＦＥＴは、入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、スイッチング電源回路。
【0187】
項７５．ＳｉＣ基板と、
前記ＳｉＣ基板に形成されたゲートトレンチと、
前記ゲートトレンチの底面および側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、
前記ゲート上絶縁膜を覆うように形成された電極と、を含む、スイッチング素子であって、
入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、スイッチング素子。
前記ＳｉＣ基板に形成されたゲートトレンチと、
前記ゲートトレンチの底面および側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、
前記ゲート上絶縁膜を覆うように形成された電極と、を含む、スイッチング素子であって、
入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、スイッチング素子。
【0188】
項７６．負荷に電流を供給するスイッチング電源回路に用いるスイッチング素子であって、
前記スイッチング素子は、一方表面および他方表面を有する半導体層と、前記半導体層の一方表面側から形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記埋込ゲートと電気的に接続されたゲート電極と、前記ゲート上絶縁膜を覆うように形成されたソース電極と、前記半導体層の他方表面側に形成されたドレイン電極とを含むＭＩＳＦＥＴであり、
前記ＭＩＳＦＥＴは、入力容量および出力容量がいずれも１０００ｐＦ未満である、スイッチング素子。
前記スイッチング素子は、一方表面および他方表面を有する半導体層と、前記半導体層の一方表面側から形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記埋込ゲートと電気的に接続されたゲート電極と、前記ゲート上絶縁膜を覆うように形成されたソース電極と、前記半導体層の他方表面側に形成されたドレイン電極とを含むＭＩＳＦＥＴであり、
前記ＭＩＳＦＥＴは、入力容量および出力容量がいずれも１０００ｐＦ未満である、スイッチング素子。
【0189】
項７７．前記半導体層がＳｉＣ半導体からなり、前記ＭＩＳＦＥＴは、帰還容量も１０００ｐＦ未満である、項７６に記載のスイッチング素子。
【0190】
項７８．前記入力容量は、ゲート－ソース間寄生容量とゲート－ドレイン間寄生容量との和であり、前記出力容量は、ドレイン－ソース間寄生容量と前記ゲート－ドレイン間寄生容量との和である、項７６または７７に記載のスイッチング素子。
【0191】
項７９．前記ＭＩＳＦＥＴは、入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、かつ帰還容量が４００ｐＦ未満である、項７６～７８のいずれか一項に記載のスイッチング素子。
【0192】
項８０．負荷に電流を供給するスイッチング電源回路に用いるスイッチング素子であって、
前記スイッチング素子は、一方表面および他方表面を有するＳｉＣ半導体からなる半導体層と、前記半導体層の一方表面側から形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記半導体層に対向するゲート電極と、前記ゲート電極によりスイッチングされるソース領域およびドレイン領域にそれぞれ電気的に接続されたソース電極およびドレイン電極とを含むＭＩＳＦＥＴであり、
前記ＭＩＳＦＥＴは、オン抵抗Ｒonとゲート電荷量Ｑｇとの積で表される性能指数Ｒon・Ｑｇが５ΩｎＣ未満である、スイッチング素子。
前記スイッチング素子は、一方表面および他方表面を有するＳｉＣ半導体からなる半導体層と、前記半導体層の一方表面側から形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記半導体層に対向するゲート電極と、前記ゲート電極によりスイッチングされるソース領域およびドレイン領域にそれぞれ電気的に接続されたソース電極およびドレイン電極とを含むＭＩＳＦＥＴであり、
前記ＭＩＳＦＥＴは、オン抵抗Ｒonとゲート電荷量Ｑｇとの積で表される性能指数Ｒon・Ｑｇが５ΩｎＣ未満である、スイッチング素子。
【0193】
項８１．前記ＭＩＳＦＥＴのドレイン－ソース間の電圧を０．１Ｖとし、前記ＭＩＳＦＥＴのゲートに１ＭＨｚの振動周波数の信号を与えて測定したときに、前記ＭＩＳＦＥＴの入力容量が７００ｐＦ未満であり、前記ＭＩＳＦＥＴの出力容量が６００ｐＦ未満である、項８０に記載のスイッチング素子。
【0194】
項８２．前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い、項７６～８１のいずれか一項に記載のスイッチング素子。
【0195】
項８３．前記ＭＩＳＦＥＴの動作電圧が１００Ｖ～３００Ｖであり、前記ＭＩＳＦＥＴの破壊電圧が９００Ｖ以上である、項７６～８２のいずれか一項に記載のスイッチング素子。
【0196】
項８４．前記ＭＩＳＦＥＴのゲート－ソース間電圧が１８Ｖのときに、前記ＭＩＳＦＥＴのオン抵抗が４ｍΩｃｍ２以下である、項７６～８３のいずれか一項に記載のスイッチング素子。
【0197】
項８５．前記ゲート電極の寄生ゲート抵抗が３０Ω以下である、項７６～８４のいずれか一項に記載のスイッチング素子。
【0198】
項８６．前記ＭＩＳＦＥＴは、前記半導体層の一方表面側に前記ゲート電極および前記ソース電極を有し、他方表面側に前記ドレイン電極を有するチップからなり、前記ドレイン電極を支持基板に接合したフェースアップ方式で前記チップが実装されている、項７６～８５のいずれか一項に記載のスイッチング素子。
【0199】
項８７．前記ＭＩＳＦＥＴは、前記ゲート電極およびソース電極にそれぞれゲートワイヤおよびソースワイヤが接続されていて、前記ゲートワイヤは、直径１００μｍ以上、長さ５ｍｍ以下であり、前記ソースワイヤは、直径３００μｍ以上、長さ５ｍｍ以下である、項８６に記載のスイッチング素子。
【0200】
項８８．前記ＭＩＳＦＥＴは、前記半導体層の一方表面側に前記ゲート電極および前記ソース電極を有し、他方表面側に前記ドレイン電極を有するチップからなり、前記ゲート電極およびソース電極を支持基板に接合したフェースダウン方式で前記チップが実装されている、項７６～８５のいずれか一項に記載のスイッチング素子。
【0201】
項８９．前記スイッチング素子は、前記ゲート電極が電気的に接続されるゲートリードと、前記ソース電極が電気的に接続されるソースリードと、前記ドレイン電極が電気的に接続されるドレインリードと、前記チップと前記各リードの一部を封止する封止樹脂とを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている、項８６～８８のいずれか一項に記載のスイッチング素子。
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている、項８６～８８のいずれか一項に記載のスイッチング素子。
【0202】
項９０．前記スイッチング素子は、前記ゲート電極が電気的に接続されるゲートリードと、前記ソース電極が電気的に接続されるソースリードと、前記ドレイン電極が電気的に接続されるドレインリードとを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されており、
前記ソースリードは、前記チップを支持するためのチップ支持部を一体的に有しており、前記チップ支持部に接合材を用いて前記ソース電極が接合されている、項８８に記載のスイッチング素子。
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されており、
前記ソースリードは、前記チップを支持するためのチップ支持部を一体的に有しており、前記チップ支持部に接合材を用いて前記ソース電極が接合されている、項８８に記載のスイッチング素子。
【0203】
項９１．前記チップ支持部には、前記ゲートリードから前記ＭＩＳＦＥＴの前記ゲート電極に至る経路に対応した切り欠き部が形成されている、項９０に記載のスイッチング素子。
【0204】
項９２．前記ゲートリードには、前記切り欠き部によって区画された領域に沿って延びるゲートリード延長部が一体的に形成されている、項９１に記載のスイッチング素子。
【0205】
項９３．前記ゲートリードの延長部の先端部は、前記ＭＩＳＦＥＴの前記ゲート電極に対向する位置に達している、項９２に記載のスイッチング素子。
【0206】
項９４．前記先端部に、接合材を用いて前記ＭＩＳＦＥＴの前記ゲート電極が接合されている、項９２に記載のスイッチング素子。
【0207】
項９５．平面視において、前記半導体層に、複数のソース領域が前記トレンチに沿って配列されている、項７６～９４のいずれか一項に記載のスイッチング素子。
【0208】
項９６．負荷に電流を供給するスイッチング電源回路に用いるスイッチング素子。前記スイッチング素子は、一方表面および他方表面を有する半導体層と、前記半導体層の一方表面側から形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記埋込ゲートと電気的に接続されたゲート電極と、前記ゲート上絶縁膜を覆うように形成された第１電極と、前記半導体層の他方表面側に形成された第２電極とを含む。前記スイッチング素子のゲート抵抗（寄生ゲート抵抗を含む）が３０Ω以下である。
【0209】
項９７．前記スイッチング素子は、１ＭＨｚ以上の駆動周波数で駆動される。
【0210】
項９８．前記スイッチング素子は、スイッチング時の電圧変化速度が５×１０９Ｖ／秒以上であってもよい。
【0211】
項９９．前記ゲート上絶縁膜は、前記半導体層の前記一方表面に対して傾斜したテーパーを有する側面を有し、前記第１電極は、前記ゲート上絶縁膜の前記側面を覆っている。
【0212】
項１００．前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い。
【0213】
項１０１．前記半導体層がＳｉＣ半導体からなる。
【0214】
項１０２．前記スイッチング素子がＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field-Effect-Transistor)であり、前記第１電極はソース電極であり、前記第２電極はドレイン電極であってもよい。
【0215】
項１０３．前記ＭＩＳＦＥＴは、入力容量および出力容量がいずれも１０００ｐＦ未満（好ましくは、入力容量が７００ｐＦ未満、出力容量が６００ｐＦ未満、さらに好ましくは、さらに帰還容量が４００ｐＦ未満）である。
【0216】
項１０４．前記入力容量は、ゲート－ソース間寄生容量とゲート－ドレイン間寄生容量との和であり、前記出力容量は、ドレイン－ソース間寄生容量と前記ゲート－ドレイン間寄生容量との和である。
【0217】
項１０５．前記ＭＩＳＦＥＴの動作電圧が１００Ｖ～３００Ｖであり、前記ＭＩＳＦＥＴの破壊電圧が９００Ｖ以上である。
【0218】
項１０６．前記ＭＩＳＦＥＴのゲート－ソース間電圧が１８Ｖのときに、前記ＭＩＳＦＥＴのオン抵抗が４ｍΩｃｍ２以下である。
【0219】
項１０７．平面視において、前記半導体層に、前記ソース電極に接続された複数のソース領域が一方向に沿って配列されている。前記複数のソース領域は、前記半導体層に、前記トレンチに沿って配列されていてもよい。
【0220】
項１０８．前記スイッチング素子は、前記半導体層の一方表面側に前記ゲート電極および前記第１電極を有し、前記半導体層の他方表面側に前記第２電極を有するチップと、前記ゲート電極が電気的に接続されるゲートリードと、前記第１電極が電気的に接続される第１電極リードと、前記第２電極が電気的に接続される第２電極リードと、前記チップと前記各リードの一部を封止する封止樹脂とを含む。
【0221】
項１０９．前記ゲートリード、前記第１電極リードおよび前記第２電極リードは、同一平面上に配置されている。
【0222】
項１１０．一つの実施形態において、前記ゲート電極に、直径１００μｍ以上、長さ５ｍｍ以下のゲートワイヤが接続されており、前記第１電極に、直径３００μｍ以上、長さ５ｍｍ以下のワイヤが接続されている。
【0223】
項１１１．前記スイッチング素子は、前記第２電極を支持基板に接合するフェースアップ方式で前記支持基板に実装されている。
【0224】
項１１２．前記スイッチング素子は、前記ゲート電極および前記第１電極を支持基板に接合するフェースダウン方式で前記支持基板に実装されている。
【0225】
項１１３．前記第１電極リードは、前記チップを支持するためのチップ支持部を一体的に有しており、前記チップ支持部に接合材を用いて前記第１電極が接合されている。
【0226】
項１１４．前記チップ支持部には、前記ゲートリードから前記チップの前記ゲート電極に至る経路に対応した切り欠き部が形成されている。
【0227】
項１１５．前記ゲートリードには、前記切り欠き部によって区画された領域に沿って延びるゲートリード延長部が一体的に形成されている。
【0228】
項１１６．前記ゲートリードの延長部の先端部は、前記チップの前記ゲート電極に対向する位置に達している。
【0229】
項１１７．前記先端部に、接合材を用いて前記チップの前記ゲート電極が接合されている。
【符号の説明】
【0230】
１ ＤＣ／ＤＣコンバータ
６ 直流電源
７ 負荷
１０ スイッチング素子
１１ 駆動回路
１２ ダイオード（整流用素子）
１３ 平滑回路
１４ 電解コンデンサ
１６ チョークコイル
１７ 電解コンデンサ
２０ ＭＯＳＦＥＴチップ
２１ リードフレーム
２２ モールド樹脂
２３ ゲート電極
２４ ソース電極
２５ ドレイン電極
２６ ゲートリード
２７ ソースリード
２８ ドレインリード
２９ チップ支持部
３０ ゲートワイヤ
３１ ソースワイヤ
３５ ゲートトレンチ
４０ ｎ＋型ＳｉＣ基板
４１ ＳｉＣエピタキシャル層
４２ ｎ－型ドレイン領域
４３ ｐ型ボディ領域
４４ ｎ＋型ソース領域
４６ ゲート絶縁膜
４７ 底面被覆部
４８ 側壁被覆部
５０ ポリシリコンゲート
５１ 層間絶縁膜
６１ リードフレーム
６２ ゲートリード
６３ ソースリード
６４ ドレインリード
６５ ドレインワイヤ
６６ チップ支持部
７１ ＡＣ／ＤＣ電源回路
７６ 交流電源
７７ 整流回路
７８ 平滑コンデンサ
７９ 高周波トランス
７９ｐ 一次側巻線
７９ｓ 二次側巻線
８０ スイッチング素子
８１ 駆動回路
８２ スナバ回路
８３ ダイオード（整流素子）
８４ 電解コンデンサ
１１１ ワイヤレス給電装置
１１２ 受電機器
１１３ 高周波回路
１１４ 駆動回路
１１５ 共振回路
１１６ 直流電源
１１９ 電源電圧ライン
１１９Ａ 第１分岐ライン
１１９Ｂ 第２分岐ライン
１２０ グランドライン
１２１ 第１スイッチング素子
１２２ 第２スイッチング素子
１２３ 高周波トランス
１２４ 共振インダクタ
１２５ 平滑コンデンサ
１２７ 第１一次側巻線
１２８ 第２一次側巻線
１２９ 二次側巻線
１３１ コイル
１３２ 出力電極
１３３ 入力電極
１３５ コンデンサ
１４０ 整流回路
１４１ 平滑コンデンサ
１４２ ＤＣ／ＤＣコンバータ
１４３ 負荷
１４６ ｎｐｎトランジスタ
１４７ スイッチング駆動回路
１４８ ダイオード
１４９ チョークコイル
１５０ 平滑コンデンサ
１５５ 電極保持板
１５６ 凹所
１５７ シート体
１５８ ケーブル
１５９ 電源ケーブル
１６０ 信号ケーブル
１６１ 貫通孔
１６７ 多層プリント配線基板
１７１ 第１配線層
１７２ 第２配線層
１７３ 第３配線層
１７５ 第１グランドパターン
１７６ 第２グランドパターン
１８１ 第１電源電圧パターン
１８２ 第２電源電圧パターン
２２０ 電極保持板
６ 直流電源
７ 負荷
１０ スイッチング素子
１１ 駆動回路
１２ ダイオード（整流用素子）
１３ 平滑回路
１４ 電解コンデンサ
１６ チョークコイル
１７ 電解コンデンサ
２０ ＭＯＳＦＥＴチップ
２１ リードフレーム
２２ モールド樹脂
２３ ゲート電極
２４ ソース電極
２５ ドレイン電極
２６ ゲートリード
２７ ソースリード
２８ ドレインリード
２９ チップ支持部
３０ ゲートワイヤ
３１ ソースワイヤ
３５ ゲートトレンチ
４０ ｎ＋型ＳｉＣ基板
４１ ＳｉＣエピタキシャル層
４２ ｎ－型ドレイン領域
４３ ｐ型ボディ領域
４４ ｎ＋型ソース領域
４６ ゲート絶縁膜
４７ 底面被覆部
４８ 側壁被覆部
５０ ポリシリコンゲート
５１ 層間絶縁膜
６１ リードフレーム
６２ ゲートリード
６３ ソースリード
６４ ドレインリード
６５ ドレインワイヤ
６６ チップ支持部
７１ ＡＣ／ＤＣ電源回路
７６ 交流電源
７７ 整流回路
７８ 平滑コンデンサ
７９ 高周波トランス
７９ｐ 一次側巻線
７９ｓ 二次側巻線
８０ スイッチング素子
８１ 駆動回路
８２ スナバ回路
８３ ダイオード（整流素子）
８４ 電解コンデンサ
１１１ ワイヤレス給電装置
１１２ 受電機器
１１３ 高周波回路
１１４ 駆動回路
１１５ 共振回路
１１６ 直流電源
１１９ 電源電圧ライン
１１９Ａ 第１分岐ライン
１１９Ｂ 第２分岐ライン
１２０ グランドライン
１２１ 第１スイッチング素子
１２２ 第２スイッチング素子
１２３ 高周波トランス
１２４ 共振インダクタ
１２５ 平滑コンデンサ
１２７ 第１一次側巻線
１２８ 第２一次側巻線
１２９ 二次側巻線
１３１ コイル
１３２ 出力電極
１３３ 入力電極
１３５ コンデンサ
１４０ 整流回路
１４１ 平滑コンデンサ
１４２ ＤＣ／ＤＣコンバータ
１４３ 負荷
１４６ ｎｐｎトランジスタ
１４７ スイッチング駆動回路
１４８ ダイオード
１４９ チョークコイル
１５０ 平滑コンデンサ
１５５ 電極保持板
１５６ 凹所
１５７ シート体
１５８ ケーブル
１５９ 電源ケーブル
１６０ 信号ケーブル
１６１ 貫通孔
１６７ 多層プリント配線基板
１７１ 第１配線層
１７２ 第２配線層
１７３ 第３配線層
１７５ 第１グランドパターン
１７６ 第２グランドパターン
１８１ 第１電源電圧パターン
１８２ 第２電源電圧パターン
２２０ 電極保持板
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】