特開 2022-185436 半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022185436

(43)【公開日】2022-12-14

(54)【発明の名称】半導体集積回路

(51)【国際特許分類】

   H01L 21/822 20060101AFI20221207BHJP

【ＦＩ】

H01L27/04 E

H01L27/04 H

H01L27/04 T

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2021093132

(22)【出願日】2021-06-02

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】安坂 信

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038BE01

5F038BE05

5F038BE08

5F038BE09

5F038BH02

5F038BH05

5F038BH13

5F038BH15

5F038CD02

5F038DT04

5F038EZ20

(57)【要約】

【課題】チップサイズおよびコストを抑制することが可能となる半導体集積回路を提供する。
【解決手段】半導体集積回路（１０）は、複数の入力端と、前記複数の入力端に含まれる所定の入力端（Ｔ１，Ｔ２）に接続される制御端を含む入力トランジスタ（ＰＭ１，ＰＭ２）と、を有する複数の内部回路（２０，３０）と、前記所定の入力端に接続されるパッド（Ｐ１０）と、を備え、電源電圧（Ｖｒｅｇ）の印加端に接続可能に構成される第１端と、前記パッドに接続される第２端と、を有するプルアップ抵抗（Ｒ１０）と、グランド電位の印加端に接続可能に構成される第１端と、前記パッドに接続される第２端と、を有するプルダウン抵抗と、のうち一方をさらに備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数の入力端と、前記複数の入力端に含まれる所定の入力端に接続される制御端を含む入力トランジスタと、を有する複数の内部回路と、
前記所定の入力端に接続されるパッドと、
を備え、
電源電圧の印加端に接続可能に構成される第１端と、前記パッドに接続される第２端と、を有するプルアップ抵抗と、グランド電位の印加端に接続可能に構成される第１端と、前記パッドに接続される第２端と、を有するプルダウン抵抗と、のうち一方をさらに備える、半導体集積回路。

【請求項2】

前記電源電圧を出力する内部電源回路をさらに備える、請求項１に記載の半導体集積回路。

【請求項3】

前記内部回路は、差動対を有し、
前記入力トランジスタは、前記差動対を構成する２つの差動対トランジスタのうち一方に対して並列に接続される、請求項１または請求項２に記載の半導体集積回路。

【請求項4】

前記差動対トランジスタおよび前記入力トランジスタは、ＰＭＯＳトランジスタであり、
前記プルアップ抵抗の前記第２端が前記所定の入力端を介して前記入力トランジスタのゲートに接続される、請求項３に記載の半導体集積回路。

【請求項5】

前記差動対トランジスタおよび前記入力トランジスタは、ＮＭＯＳトランジスタであり、
前記プルダウン抵抗の前記第２端が前記所定の入力端を介して前記入力トランジスタのゲートに接続される、請求項３に記載の半導体集積回路。

【請求項6】

前記２つの差動対トランジスタは、第１差動対トランジスタと、第２差動対トランジスタであり、
前記第１差動対トランジスタは、入力電圧に基づく電圧が入力される制御端を含み、
前記第２差動対トランジスタは、基準電圧が入力される制御端を含み、
前記入力トランジスタは、前記第１、第２差動対トランジスタのうち、前記第１差動対トランジスタに対して並列に接続される、請求項３から請求項５のいずれか１項に記載の半導体集積回路。

【請求項7】

前記パッドと接続されるＥＳＤ対策素子をさらに備える、請求項１から請求項６のいずれか１項に記載の半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体集積回路に関する。

【背景技術】

【0002】

従来、半導体集積回路の製品検査工程において、回路が正常に動作していることを確認するために、回路の任意の電圧をモニタしたり、電圧または電流を印加することにより任意の回路が動作するかを確認する場合がある。

【0003】

このとき、必要であれば、モニタ用または印加用のテストパッドをＩＣ（集積回路）に設置する場合がある。さらに、パッドを設置することに伴い、ＥＳＤ（Electro-Static Discharge）対策用の保護素子を設置する場合もある（パッドおよびＥＳＤ対策用保護素子については例えば特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１４－２４１４９７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記のようなパッドおよびＥＳＤ対策用の保護素子は、本来の製品動作には不要なテストのためだけの構成であり、ＩＣのチップサイズおよびコストに影響する課題があった。

【0006】

上記状況に鑑み、本開示は、チップサイズおよびコストを抑制することが可能となる半導体集積回路を提供することを目的とする。

【課題を解決するための手段】

【0007】

例えば、本開示に係る半導体集積回路は、
複数の入力端と、前記複数の入力端に含まれる所定の入力端に接続される制御端を含む入力トランジスタと、を有する複数の内部回路と、
前記所定の入力端に接続されるパッドと、
を備え、
電源電圧の印加端に接続可能に構成される第１端と、前記パッドに接続される第２端と、を有するプルアップ抵抗と、グランド電位の印加端に接続可能に構成される第１端と、前記パッドに接続される第２端と、を有するプルダウン抵抗と、のうち一方をさらに備える構成としている。

【発明の効果】

【0008】

本開示に係る半導体集積回路によれば、チップサイズおよびコストを抑制することが可能となる。

【図面の簡単な説明】

【0009】

【図1】図１は、第１実施形態に係る半導体集積回路の回路構成を示す図である。

【図2】図２は、図１に示す半導体集積回路のより具体的な構成例を示す図である。

【図3】図３は、第２実施形態に係る半導体集積回路の回路構成を示す図である。

【図4】図４は、第１比較例に係る半導体集積回路の回路構成を示す図である。

【図5】図５は、第２比較例に係る半導体集積回路の回路構成を示す図である。

【発明を実施するための形態】

【0010】

＜１．比較例＞
まず、本開示に係る例示的な実施形態について説明する前に、比較例について説明する。図４は、第１比較例に係る半導体集積回路における回路構成を示す図である。図４に示す半導体集積回路１００は、内部電源回路１と、コンパレータ２と、を有している。なお、図４では、半導体集積回路に備えられる回路のうち、内部電源回路とコンパレータに関わる回路について要部的に示しており、図示しない他の回路が設けられていてもよい。このことは、他の図面についても同様である。

【0011】

内部電源回路１は、半導体集積回路１００の外部から供給される電源電圧に基づき内部電源電圧Ｖｒｅｇを生成する。半導体集積回路１００においては、内部電源回路１に対応してパッドＰ１およびＥＳＤ対策素子Ｄ１が設けられる。パッドＰ１は、内部電源回路１の出力端に接続される。パッドＰ１から内部電源電圧Ｖｒｅｇを出力可能である。これにより、半導体集積回路１００の製品検査において、パッドＰ１を内部電源電圧Ｖｒｅｇのモニタ用のテストパッドとして使用でき、内部電源回路１が正常に動作しているかを確認できる。

【0012】

また、パッドＰ１を設けるのに伴い、ＥＳＤ対策素子Ｄ１を設けている。ＥＳＤ対策素子Ｄ１は、一例としてツェナーダイオードとして構成される。なお、本明細書中における他のＥＳＤ対策素子についても同様である。

【0013】

半導体集積回路１００においては、コンパレータ２に対応して、分圧抵抗Ｒ１，Ｒ２が設けられる。分圧抵抗Ｒ１，Ｒ２は、入力電圧Ｖ１の印加端とグランド電位の印加端との間に直列に接続される。分圧抵抗Ｒ１，Ｒ２が接続されるノードＮ１は、コンパレータ２の第１入力端に接続される。コンパレータ２の第２入力端には、基準電圧Ｖｒｅｆ１が入力される。

【0014】

コンパレータ２は、通常の動作として、入力電圧Ｖ１を分圧抵抗Ｒ１，Ｒ２によって分圧後の電圧を基準電圧Ｖｒｅｆ１と比較し、比較出力信号Ｃｍｐ_ｏｕｔ１を出力する。また、半導体集積回路１００においては、コンパレータ２に対応して、パッドＰ２が設けられている。パッドＰ２は、ノードＮ１に接続される。これにより、半導体集積回路１００の製品検査において、パッドＰ２に電圧を印加して比較出力信号Ｃｍｐ_ｏｕｔ１をモニタすることで、コンパレータ２が正常に動作しているかを確認できる。すなわち、パッドＰ２は、電圧印加用のテストパッドとして用いられる。さらに、パッドＰ２を設けるのに伴い、ＥＳＤ対策素子Ｄ２を設けている。

【0015】

しかしながら、上記のような半導体集積回路１００では、内部電源回路１とコンパレータ２のそれぞれに対して、パッドＰ１，Ｐ２とＥＳＤ対策素子Ｄ１，Ｄ２を設けている。これらのパッドおよびＥＳＤ対策素子は、本来の動作には不要なテストのためだけの構成であり、ＩＣのチップサイズおよびコストに無視できない影響を与えてしまう。

【0016】

そこで、例えば、半導体集積回路１００において、パッドＰ１をノードＮ１に接続することで、パッドＰ１，Ｐ２を共通化するとともに、ＥＳＤ対策素子Ｄ１，Ｄ２も共通化することが考えられる。しかしながら、この場合は、入力電圧Ｖ１の分圧後の電圧が印加されるノードＮ１に内部電源電圧Ｖｒｅｇが印加されることとなり、コンパレータ２の本来の動作を正常に動作させることができない。

【0017】

図５は、第２比較例に係る半導体集積回路２００の回路構成を示す図である。図５に示す半導体集積回路２００においては、内部電源回路１とコンパレータ２に加えて、コンパレータ３が設けられている。

【0018】

また、半導体集積回路２００においては、内部電源回路１とコンパレータ２，３のテストのためのパッドとして、パッドＰ１０が設けられる。パッドＰ１０に対応して、ＥＳＤ対策素子Ｄ１０が設けられる。

【0019】

内部電源回路１の内部電源電圧Ｖｒｅｇを出力可能な出力端と、パッドＰ１０との間には、スイッチＳＷ１が設けられる。パッドＰ１０とコンパレータ２の第１入力端との間には、スイッチＳＷ２が設けられる。コンパレータ３の第１入力端には、入力電圧Ｖ２を分圧抵抗Ｒ３，Ｒ４により分圧後の電圧を入力可能である。コンパレータ３の第２入力端には、基準電圧Ｖｒｅｆ２が印加される。コンパレータ３は、通常の動作として、入力電圧Ｖ２を分圧抵抗Ｒ３，Ｒ４により分圧後の電圧を基準電圧Ｖｒｅｆ２と比較し、比較出力信号Ｃｍｐ_ｏｕｔ２を出力する。また、パッドＰ１０とコンパレータ３の第１入力端との間には、スイッチＳＷ３が設けられる。

【0020】

さらに、半導体集積回路２００においては、ロジック回路４と、パッドＰ１１，Ｐ１２が設けられる。パッドＰ１１，Ｐ１２に対応して、ＥＳＤ対策素子Ｄ１１，Ｄ１２が設けられる。ロジック回路４は、パッドＰ１１，Ｐ１２に入力される信号に応じて、スイッチＳＷ１，ＳＷ２，ＳＷ３のオンオフを切り替える。

【0021】

このような構成によれば、内部電源回路１のテストを行う場合には、スイッチＳＷ１をオン、スイッチＳＷ２，ＳＷ３をオフとし、内部電源電圧ＶｒｅｇをパッドＰ１０から出力可能とする。これにより、パッドＰ１０の電圧をモニタすることで、内部電源回路１が正常に動作しているかを確認できる。

【0022】

また、コンパレータ２のテストを行う場合には、スイッチＳＷ１，ＳＷ３をオフとし、スイッチＳＷ２をオンとし、パッドＰ１０にテスト用の電圧を印加する。これにより、パッドＰ１０に印加される電圧がコンパレータ２の第１入力端に入力される。従って、コンパレータ２から出力される比較出力信号Ｃｍｐ_ｏｕｔ１をモニタすることで、コンパレータ２が正常に動作しているかを確認できる。

【0023】

また、コンパレータ３のテストを行う場合には、スイッチＳＷ１，ＳＷ２をオフとし、スイッチＳＷ３をオンとし、パッドＰ１０にテスト用の電圧を印加する。これにより、パッドＰ１０に印加される電圧がコンパレータ３の第１入力端に入力される。従って、コンパレータ３から出力される比較出力信号Ｃｍｐ_ｏｕｔ２をモニタすることで、コンパレータ３が正常に動作しているかを確認できる。

【0024】

また、スイッチＳＷ１，ＳＷ２，ＳＷ３をオフとすることで、内部電源回路１およびコンパレータ２，３は、それぞれ独立して通常の動作を正常に行うことができる。

【0025】

このように、半導体集積回路２００においては、内部電源回路１およびコンパレータ２，３をテストするためのテストパッドをパッドＰ１０に共通化できる。これに伴い、ＥＳＤ対策素子もＥＳＤ対策素子Ｄ１０に共通化できる。

【0026】

しかしながら、半導体集積回路２００においては、スイッチＳＷ１，ＳＷ２，ＳＷ３を切り替えるために、ロジック回路４およびパッドＰ１１，Ｐ１２が必要となり、パッドＰ１１，Ｐ１２に対応してＥＳＤ対策素子Ｄ１１，Ｄ１２も必要となる。従って、ＩＣのチップサイズおよびコストを抑制する効果が低減する虞がある。

【0027】

＜２．第１実施形態＞
次に、本開示に係る例示的な実施形態について説明する。図１は、第１実施形態に係る半導体集積回路１０の回路構成を示す図である。図１に示す半導体集積回路１０は、内部電源回路１に加えて、コンパレータ２０，３０（内部回路の一例）を有している。なお、コンパレータの個数は、２個に限らず、３個以上であってもよい。

【0028】

また、半導体集積回路１０には、パッドＰ１０およびプルアップ抵抗Ｒ１０が設けられる。内部電源回路１の内部電源電圧Ｖｒｅｇを出力可能な出力端と、パッドＰ１０との間に、プルアップ抵抗Ｒ１０が設けられる。より具体的には、プルアップ抵抗Ｒ１０の一端は、上記出力端に接続され、プルアップ抵抗Ｒ１０の他端は、パッドＰ１０に接続される。なお、パッドＰ１０に対応して、ＥＳＤ対策素子Ｄ１０が設けられる。

【0029】

コンパレータ２０は、入力電圧Ｖ１を分圧抵抗Ｒ１，Ｒ２により分圧後の電圧が入力される第１入力端と、基準電圧Ｖｒｅｆ１が入力される第２入力端と、を有する。コンパレータ２０は、通常の動作として、第１入力端に印加される電圧を第２入力端に印加される基準電圧Ｖｒｅｆ１と比較し、比較出力信号Ｃｍｐ_ｏｕｔ１を出力する。

【0030】

コンパレータ２０は、通常の動作に用いられる第１、第２入力端に加えて、テスト用の第３入力端Ｔ１を有する。第３入力端Ｔ１は、パッドＰ１０と抵抗Ｒ１０の他端とが接続されるノードＮ１０に接続される。従って、第３入力端Ｔ１は、プルアップ抵抗Ｒ１０により内部電源電圧Ｖｒｅｇにプルアップされる。

【0031】

通常動作時には、内部電源電圧Ｖｒｅｇがプルアップ抵抗Ｒ１０を介してコンパレータ２０の第３入力端Ｔ１に印加されることで、コンパレータ２０における通常動作の回路がノードＮ１０から切り離される。これにより、コンパレータ２０は、内部電源回路１とは独立して通常動作を行うことができる。

【0032】

コンパレータ３０は、入力電圧Ｖ２を分圧抵抗Ｒ３，Ｒ４により分圧後の電圧が入力される第１入力端と、基準電圧Ｖｒｅｆ２が入力される第２入力端と、を有する。コンパレータ３０は、通常の動作として、第１入力端に印加される電圧を第２入力端に印加される基準電圧Ｖｒｅｆ２と比較し、比較出力信号Ｃｍｐ_ｏｕｔ２を出力する。

【0033】

コンパレータ３０は、通常の動作に用いられる第１、第２入力端に加えて、テスト用の第３入力端Ｔ２を有する。第３入力端Ｔ２は、ノードＮ１０に接続される。従って、第３入力端Ｔ２は、プルアップ抵抗Ｒ１０により内部電源電圧Ｖｒｅｇにプルアップされる。

【0034】

通常動作時には、内部電源電圧Ｖｒｅｇがプルアップ抵抗Ｒ１０を介してコンパレータ３０の第３入力端Ｔ２に印加されることで、コンパレータ３０における通常動作の回路がノードＮ１０から切り離される。これにより、コンパレータ３０は、内部電源回路１とは独立して通常動作を行うことができる。

【0035】

また、半導体集積回路１０の製品検査においては、内部電源回路１から出力される内部電源電圧ＶｒｅｇをパッドＰ１０を用いてモニタすることにより、内部電源回路１が正常に動作しているかを確認できる。

【0036】

また、上記製品検査においては、パッドＰ１０にテスト用の印加電圧を印加させる。コンパレータ２０は、コンパレータ２０の第３入力端Ｔ１に印加される上記印加電圧を基準電圧Ｖｒｅｆ１と比較する動作を行う。このとき、入力電圧Ｖ１としては、コンパレータ２０における第２入力端および第３入力端Ｔ１に入力される信号の比較を行う比較回路から第１入力端が切り離されるような電圧が印加される。これにより、コンパレータ２０が正常に動作しているかを確認できる。

【0037】

また、上記製品検査においては、パッドＰ１０にテスト用の印加電圧を印加させ、コンパレータ３０の第３入力端Ｔ２に印加される上記印加電圧を基準電圧Ｖｒｅｆ２と比較する動作をコンパレータ３０に行わせることもできる。このとき、入力電圧Ｖ２としては、コンパレータ３０における第２入力端および第３入力端Ｔ２に入力される信号の比較を行う比較回路から第１入力端が切り離されるような電圧が印加される。これにより、コンパレータ３０が正常に動作しているかを確認できる。

【0038】

なお、プルアップ抵抗Ｒ１０を設けているため、上記のようなテスト用の印加電圧を内部電源電圧Ｖｒｅｇとは独立してパッドＰ１０に印加させることが可能である。

【0039】

このように、半導体集積回路１０では、内部電源回路１の動作確認を行うために電圧をモニタするテストパッド、およびコンパレータ２０，３０の動作確認を行うために電圧を印加するテストパッドを、パッドＰ１０に共通化することができる。これに伴い、ＥＳＤ対策素子もＥＳＤ対策素子Ｄ１０に共通化できる。従って、半導体集積回路１０のチップサイズの小面積化とコスト削減を実現できる。

【0040】

図２は、図１に示す半導体集積回路１０においてコンパレータ２０，３０の具体的な構成例を示した図である。図２に示すように、コンパレータ２０は、差動対トランジスタＭ１，Ｍ２と、ＭＯＳトランジスタＭ３，Ｍ４と、入力トランジスタＰＭ１と、定電流源２０Ａ，２０Ｂと、ＮＭＯＳトランジスタ２０Ｃと、を有する。

【0041】

差動対を構成する差動対トランジスタＭ１，Ｍ２は、ＰＭＯＳトランジスタである。差動対トランジスタＭ１，Ｍ２のソースは、定電流源２０Ａを介して入力電圧Ｖｉｎの印加端に接続される。

【0042】

ＭＯＳトランジスタＭ３，Ｍ４は、ＮＭＯＳトランジスタであり、カレントミラーを構成する。ＭＯＳトランジスタＭ３のゲートとドレインは、短絡される。ＭＯＳトランジスタＭ３のドレインは、差動対トランジスタＭ１のドレインに接続される。ＭＯＳトランジスタＭ３，Ｍ４のゲート同士が接続される。ＭＯＳトランジスタＭ３，Ｍ４の各ソースは、グランド電位の印加端に接続される。ＭＯＳトランジスタＭ４のドレインは、差動対トランジスタＭ２のドレインに接続される。差動対トランジスタＭ２とＭＯＳトランジスタＭ４とが接続されるノードは、ＮＭＯＳトランジスタ２０Ｃのゲートに接続される。ＮＭＯＳトランジスタ２０Ｃのソースは、グランド電位の印加端に接続される。ＮＭＯＳトランジスタ２０Ｃのドレインは、定電流源２０Ｂを介して入力電圧Ｖｉｎの印加端に接続される。

【0043】

差動対トランジスタＭ１のゲートには、入力電圧Ｖ１を分圧抵抗Ｒ１，Ｒ２により分圧後の電圧が印加される。差動対トランジスタＭ２のゲートには、基準電圧Ｖｒｅｆ１が印加される。定電流源２０ＢとＮＭＯＳトランジスタ２０Ｃとが接続されるノードには、比較出力信号Ｃｍｐ_ｏｕｔ１が生成される。

【0044】

入力トランジスタＰＭ１は、ＰＭＯＳトランジスタである。入力トランジスタＰＭ１のソースは、差動対トランジスタＭ１のソースに接続される。入力トランジスタＰＭ１のドレインは、差動対トランジスタＭ１のドレインに接続される。すなわち、入力トランジスタＰＭ１は、差動対トランジスタＭ１に対して並列に接続される。入力トランジスタＰＭ１のゲート（制御端）は、第３入力端Ｔ１を介して、プルアップ抵抗Ｒ１０とパッドＰ１０とが接続されるノードＮ１０に接続される。

【0045】

通常動作時には、内部電源電圧Ｖｒｅｇが第３入力端Ｔ１を介して入力トランジスタＰＭ１のゲートに印加される。これにより、入力トランジスタＰＭ１は、オフ状態とされる。内部電源電圧Ｖｒｅｇは、基準電圧Ｖｒｅｆ１よりも高い（Ｖｒｅｇ＞Ｖｒｅｆ１）。これにより、入力電圧Ｖ１を分圧抵抗Ｒ１，Ｒ２により分圧後の電圧を基準電圧Ｖｒｅｆ１と比較する通常動作の回路がノードＮ１０から切り離される。

【0046】

また、テスト時には、差動対トランジスタＭ１がオフ状態となるような入力電圧Ｖ１を印加しつつ、パッドＰ１０に印加させる印加電圧をスイープさせる。これにより、コンパレータ２０に印加電圧と基準電圧Ｖｒｅｆ１との比較を行わせ、比較出力信号Ｃｍｐ_ｏｕｔ１をモニタする。

【0047】

一方、図２に示すように、コンパレータ３０は、差動対トランジスタＭ５，Ｍ６と、ＭＯＳトランジスタＭ７，Ｍ８と、定電流源３０Ａ，３０Ｂと、ＮＭＯＳトランジスタ３０Ｃと、入力トランジスタＰＭ２と、を有する。コンパレータ３０の構成は、先述したコンパレータ２０と同様であるため、詳述は省く。

【0048】

差動対トランジスタＭ５のゲートには、入力電圧Ｖ２を分圧抵抗Ｒ３，Ｒ４により分圧後の電圧が印加される。差動対トランジスタＭ６のゲートには、基準電圧Ｖｒｅｆ２が印加される。定電流源３０ＢとＮＭＯＳトランジスタ３０Ｃとが接続されるノードには、比較出力信号Ｃｍｐ_ｏｕｔ２が生成される。

【0049】

入力トランジスタＰＭ２は、差動対トランジスタＭ５に対して並列に接続される。入力トランジスタＰＭ２のゲートは、第３入力端Ｔ２を介して、プルアップ抵抗Ｒ１０とパッドＰ１０とが接続されるノードＮ１０に接続される。

【0050】

通常動作時には、内部電源電圧Ｖｒｅｇが第３入力端Ｔ２を介して入力トランジスタＰＭ２のゲートに印加される。これにより、入力トランジスタＰＭ２は、オフ状態とされる。内部電源電圧Ｖｒｅｇは、基準電圧Ｖｒｅｆ２よりも高い（Ｖｒｅｇ＞Ｖｒｅｆ２）。これにより、入力電圧Ｖ２を分圧抵抗Ｒ３，Ｒ４により分圧後の電圧を基準電圧Ｖｒｅｆ２と比較する通常動作の回路がノードＮ１０から切り離される。

【0051】

また、テスト時には、差動対トランジスタＭ５がオフ状態となるような入力電圧Ｖ２を印加しつつ、パッドＰ１０に印加させる印加電圧をスイープさせる。これにより、コンパレータ３０に印加電圧と基準電圧Ｖｒｅｆ２との比較を行わせ、比較出力信号Ｃｍｐ_ｏｕｔ２をモニタする。

【0052】

なお、本実施形態の変形例として、コンパレータ２０において、入力トランジスタＰＭ１を差動対トランジスタＭ１の代わりに差動対トランジスタＭ２に対して並列に接続してもよい。この場合、テスト時には、差動対トランジスタＭ２はオフ状態とさせ、差動対トランジスタＭ１のゲートには基準電圧Ｖｒｅｆ１と同じ電圧を印加させ、パッドＰ１０に印加する印加電圧をスイープさせる。また、同様に、コンパレータ３０において、入力トランジスタＰＭ２を差動対トランジスタＭ５の代わりに差動対トランジスタＭ６に対して並列に接続してもよい。

【0053】

また、コンパレータ２０，３０それぞれの出力結果を別々の端子により確認できる場合は、コンパレータ２０，３０をテストするときに一方のコンパレータをオフとする必要はなく、テストを同時に行うことができる。例えば、半導体装置１０が複数チャンネルの電源ＩＣであって、コンパレータ２０の出力が第１電源出力のオン／オフを制御し、コンパレータ３０の出力が第２電源出力のオン／オフを制御する場合は、別々の端子から出力される第１、第２電源出力をモニタすることでテスト対象のコンパレータ２０，３０の動作を確認することができる。また、例えば、コンパレータ２０の出力が電源出力のオン／オフを制御し、コンパレータ３０の出力がパワーグッドまたはリセットといった電源出力とは別のロジック出力機能を制御する場合なども同様である。なお、コンパレータ２０，３０それぞれの出力結果を共通の端子により確認する必要がある場合は、コンパレータ２０，３０のうち一方をテストするときに他方をオフとする必要がある。

【0054】

＜３．第２実施形態＞
図３は、第２実施形態に係る半導体集積回路１５の回路構成を示す図である。なお、図３においては、コンパレータ２０１，３０１の具体的な構成例を示している。

【0055】

図３に示すように、コンパレータ２０１は、差動対トランジスタＭ１１，Ｍ１２と、ＭＯＳトランジスタＭ１３，Ｍ１４と、入力トランジスタＮＭ１と、定電流源２０１Ａ，２０１Ｂと、ＰＭＯＳトランジスタ２０１Ｃと、を有する。

【0056】

差動対を構成する差動対トランジスタＭ１１，Ｍ１２は、ＮＭＯＳトランジスタである。差動対トランジスタＭ１１，Ｍ１２のソースは、定電流源２０１Ａを介してグランド電位の印加端に接続される。

【0057】

ＭＯＳトランジスタＭ１３，Ｍ１４は、ＰＭＯＳトランジスタであり、カレントミラーを構成する。ＭＯＳトランジスタＭ１３のゲートとドレインは、短絡される。ＭＯＳトランジスタＭ１３のドレインは、差動対トランジスタＭ１１のドレインに接続される。ＭＯＳトランジスタＭ１３，Ｍ１４のゲート同士が接続される。ＭＯＳトランジスタＭ１３，Ｍ１４の各ソースは、入力電圧Ｖｉｎの印加端に接続される。ＭＯＳトランジスタＭ１４のドレインは、差動対トランジスタＭ１２のドレインに接続される。差動対トランジスタＭ１２とＭＯＳトランジスタＭ１４とが接続されるノードは、ＰＭＯＳトランジスタ２０１Ｃのゲートに接続される。ＰＭＯＳトランジスタ２０１Ｃのソースは、入力電圧Ｖｉｎの印加端に接続される。ＰＭＯＳトランジスタ２０１Ｃのドレインは、定電流源２０１Ｂを介してグランド電位の印加端に接続される。

【0058】

差動対トランジスタＭ１１のゲートには、入力電圧Ｖ１を分圧抵抗Ｒ１，Ｒ２により分圧後の電圧が印加される。差動対トランジスタＭ１２のゲートには、基準電圧Ｖｒｅｆ１が印加される。定電流源２０１ＢとＰＭＯＳトランジスタ２０１Ｃとが接続されるノードには、比較出力信号Ｃｍｐ_ｏｕｔ１が生成される。

【0059】

入力トランジスタＮＭ１は、ＮＭＯＳトランジスタである。入力トランジスタＮＭ１のソースは、差動対トランジスタＭ１１のソースに接続される。入力トランジスタＮＭ１のドレインは、差動対トランジスタＭ１１のドレインに接続される。すなわち、入力トランジスタＮＭ１は、差動対トランジスタＭ１１に対して並列に接続される。入力トランジスタＮＭ１のゲートは、第３入力端Ｔ１を介して、プルダウン抵抗Ｒ１５の一端に接続される。プルダウン抵抗Ｒ１５の他端は、グランド電位の印加端に接続される。すなわち、第３入力端Ｔ１は、プルダウン抵抗Ｒ１５によりグランド電位にプルダウンされる。プルダウン抵抗Ｒ１５の一端は、パッドＰ１０に接続される。

【0060】

通常動作時には、グランド電位が第３入力端Ｔ１を介して入力トランジスタＮＭ１のゲートに印加される。これにより、入力トランジスタＮＭ１は、オフ状態とされる。これにより、入力電圧Ｖ１を分圧抵抗Ｒ１，Ｒ２により分圧後の電圧を基準電圧Ｖｒｅｆ１と比較する通常動作の回路が、パッドＰ１０とプルダウン抵抗Ｒ１５とが接続されるノードＮ１５から切り離される。

【0061】

また、テスト時には、差動対トランジスタＭ１１がオフ状態となるような入力電圧Ｖ１を印加しつつ、パッドＰ１０に印加させる印加電圧をスイープさせる。これにより、コンパレータ２０１に印加電圧と基準電圧Ｖｒｅｆ１との比較を行わせ、比較出力信号Ｃｍｐ_ｏｕｔ１をモニタする。

【0062】

一方、図３に示すように、コンパレータ３０１は、差動対トランジスタＭ１５，Ｍ１６と、ＭＯＳトランジスタＭ１７，Ｍ１８と、定電流源３０１Ａ，３０１Ｂと、ＰＭＯＳトランジスタ３０１Ｃと、入力トランジスタＮＭ２と、を有する。コンパレータ３０１の構成は、先述したコンパレータ２０１と同様であるため、詳述は省く。

【0063】

差動対トランジスタＭ１５のゲートには、入力電圧Ｖ２を分圧抵抗Ｒ３，Ｒ４により分圧後の電圧が印加される。差動対トランジスタＭ１６のゲートには、基準電圧Ｖｒｅｆ２が印加される。定電流源３０１ＢとＰＭＯＳトランジスタ３０１Ｃとが接続されるノードには、比較出力信号Ｃｍｐ_ｏｕｔ２が生成される。

【0064】

入力トランジスタＮＭ２は、差動対トランジスタＭ１５に対して並列に接続される。入力トランジスタＮＭ２のゲートは、第３入力端Ｔ２を介して、プルダウン抵抗Ｒ１５とパッドＰ１０とが接続されるノードＮ１５に接続される。

【0065】

通常動作時には、グランド電位が第３入力端Ｔ２を介して入力トランジスタＮＭ２のゲートに印加される。これにより、入力トランジスタＮＭ２は、オフ状態とされる。これにより、入力電圧Ｖ２を分圧抵抗Ｒ３，Ｒ４により分圧後の電圧を基準電圧Ｖｒｅｆ２と比較する通常動作の回路が、パッドＰ１０とプルダウン抵抗Ｒ１５とが接続されるノードＮ１５から切り離される。

【0066】

また、テスト時には、差動対トランジスタＭ１５がオフ状態となるような入力電圧Ｖ２を印加しつつ、パッドＰ１０に印加させる印加電圧をスイープさせる。これにより、コンパレータ３０１に印加電圧と基準電圧Ｖｒｅｆ２との比較を行わせ、比較出力信号Ｃｍｐ_ｏｕｔ２をモニタする。

【0067】

このような本実施形態によれば、コンパレータ２０１，３０１のテストのための電圧印加に用いられるテストパッドをパッドＰ１０に共通化することができる。従って、半導体集積回路１５におけるチップサイズの小面積化、およびコスト削減を実現できる。

【0068】

なお、第２実施形態の変形例として、コンパレータ２０１において、入力トランジスタＮＭ１を差動対トランジスタＭ１１の代わりに差動対トランジスタＭ１２に対して並列に接続してもよい。また、コンパレータ３０１において、入力トランジスタＮＭ２を差動対トランジスタＭ１５の代わりに差動対トランジスタＭ１６に対して並列に接続してもよい。

【0069】

＜４．その他＞
以上、例示的な実施形態について説明したが、本発明の趣旨の範囲内において、実施形態は種々に変形が可能である。

【0070】

例えば、コンパレータは、ＭＯＳトランジスタに限らず、バイポーラトランジスタにより構成してもよい。すなわち、差動対トランジスタ、および入力トランジスタは、バイポーラトランジスタにより構成されてもよい。

【0071】

また、上記第１実施形態において、入力トランジスタＰＭ１，ＰＭ２のゲートをプルアップする電源電圧は、内部電源電圧Ｖｒｅｇに限らず、例えば、ＩＣの外部から供給される外部電源電圧であってもよい。この場合、パッドＰ１０は、電圧モニタ用には用いられない。

【0072】

また、複数設ける内部回路はコンパレータに限ることはなく、例えばエラーアンプなどであってもよい。

【0073】

＜５．付記＞
以上の通り、例えば、本開示に係る半導体集積回路（１０（または１５））は、
複数の入力端と、前記複数の入力端に含まれる所定の入力端（Ｔ１，Ｔ２）に接続される制御端を含む入力トランジスタ（ＰＭ１，ＰＭ２（またはＮＭ１，ＮＭ２））と、を有する複数の内部回路（２０，３０（または２０１，３０１））と、
前記所定の入力端に接続されるパッド（Ｐ１０）と、
を備え、
電源電圧（Ｖｒｅｇ）の印加端に接続可能に構成される第１端と、前記パッドに接続される第２端と、を有するプルアップ抵抗（Ｒ１０）と、グランド電位の印加端に接続可能に構成される第１端と、前記パッドに接続される第２端と、を有するプルダウン抵抗（Ｒ１５）と、のうち一方をさらに備える構成としている（第１の構成）。

【0074】

また、上記第１の構成において、前記電源電圧を出力する内部電源回路（１）をさらに備える構成としてもよい（第２の構成）。

【0075】

また、上記第１または第２の構成において、前記内部回路（例えば２０，３０）は、差動対を有し、前記入力トランジスタ（例えばＰＭ１，ＰＭ２）は、前記差動対を構成する２つの差動対トランジスタ（例えばＭ１，Ｍ２とＭ５，Ｍ６）のうち一方に対して並列に接続される構成としてもよい（第３の構成）。

【0076】

また、上記第３の構成において、前記差動対トランジスタ（Ｍ１，Ｍ２とＭ５，Ｍ６）および前記入力トランジスタ（ＰＭ１，ＰＭ２）は、ＰＭＯＳトランジスタであり、前記プルアップ抵抗（Ｒ１０）の前記第２端が前記所定の入力端（Ｔ１，Ｔ２）を介して前記入力トランジスタのゲートに接続される構成としてもよい（第４の構成）。

【0077】

また、上記第３の構成において、前記差動対トランジスタ（Ｍ１１，Ｍ１２とＭ１５，Ｍ１６）および前記入力トランジスタ（ＮＭ１，ＮＭ２）は、ＮＭＯＳトランジスタであり、前記プルダウン抵抗（Ｒ１５）の前記第２端が前記所定の入力端（Ｔ１，Ｔ２）を介して前記入力トランジスタのゲートに接続される構成としてもよい（第５の構成）。

【0078】

また、上記第３から第５のいずれかの構成において、前記２つの差動対トランジスタは、第１差動対トランジスタ（例えばＭ１，Ｍ５）と、第２差動対トランジスタ（例えばＭ２，Ｍ６）であり、前記第１差動対トランジスタは、入力電圧（Ｖ１，Ｖ２）に基づく電圧が入力される制御端を含み、前記第２差動対トランジスタは、基準電圧（Ｖｒｅｆ１，Ｖｒｅｆ２）が入力される制御端を含み、前記入力トランジスタ（例えばＰＭ１，ＰＭ２）は、前記第１、第２差動対トランジスタのうち、前記第１差動対トランジスタに対して並列に接続される構成としてもよい（第６の構成）。

【0079】

また、上記第１から第６のいずれかの構成において、前記パッド（Ｐ１０）と接続されるＥＳＤ（Electro-Static Discharge）対策素子（Ｄ１０）をさらに備える構成としてもよい（第７の構成）。

【産業上の利用可能性】

【0080】

本明細書中に開示されている発明は、例えば、各種用途の半導体集積回路に利用することが可能である。

【符号の説明】

【0081】

１ 内部電源回路
２，３ コンパレータ
４ ロジック回路
１０ 半導体集積回路
１５ 半導体集積回路
２０，３０ コンパレータ
２０Ａ，２０Ｂ 定電流源
２０Ｃ ＮＭＯＳトランジスタ
３０ コンパレータ
３０Ａ，３０Ｂ 定電流源
３０Ｃ ＮＭＯＳトランジスタ
１００ 半導体集積回路
２００ 半導体集積回路
２０１，３０１ コンパレータ
２０１Ａ，２０１Ｂ 定電流源
２０１Ｃ ＰＭＯＳトランジスタ
３０１Ａ，３０１Ｂ 定電流源
３０１Ｃ ＰＭＯＳトランジスタ
Ｄ１，Ｄ２ ＥＳＤ対策素子
Ｄ１０ ＥＳＤ対策素子
Ｄ１１，Ｄ１２ ＥＳＤ対策素子
Ｍ１，Ｍ２ 差動対トランジスタ
Ｍ３，Ｍ４ ＭＯＳトランジスタ
Ｍ５，Ｍ６ 差動対トランジスタ
Ｍ７，Ｍ８ ＭＯＳトランジスタ
Ｍ１１，Ｍ１２ 差動対トランジスタ
Ｍ１３，Ｍ１４ ＭＯＳトランジスタ
Ｍ１５，Ｍ１６ 差動対トランジスタ
Ｍ１７，Ｍ１８ ＭＯＳトランジスタ
ＮＭ１，ＮＭ２ 入力トランジスタ
Ｐ１，Ｐ２ パッド
Ｐ１０ パッド
Ｐ１１，Ｐ１２ パッド
ＰＭ１，ＰＭ２ 入力トランジスタ
Ｒ１，Ｒ２ 分圧抵抗
Ｒ１０ プルアップ抵抗
Ｒ１５ プルダウン抵抗
Ｒ３，Ｒ４ 分圧抵抗
ＳＷ１，ＳＷ２，ＳＷ３ スイッチ
Ｔ１，Ｔ２ 第３入力端

【図1】

【図2】

【図3】

【図4】

【図5】