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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022186423
(43)【公開日】2022-12-15
(54)【発明の名称】光検出素子、光検出素子の製造方法、及び電子機器
(51)【国際特許分類】
H01L 27/146 20060101AFI20221208BHJP
H04N 5/369 20110101ALI20221208BHJP
H01L 31/107 20060101ALI20221208BHJP
G01S 7/4863 20200101ALI20221208BHJP
【ＦＩ】
H01L27/146 A
H04N5/369 600
H01L31/10 B
G01S7/4863
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2021094634
(22)【出願日】2021-06-04
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(74)【代理人】
【識別番号】100114177
【弁理士】
【氏名又は名称】小林 龍
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(72)【発明者】
【氏名】松沼 健司
【テーマコード（参考）】
4M118
5C024
5F849
5J084
【Ｆターム（参考）】
4M118AA05
4M118AB01
4M118AB03
4M118BA14
4M118BA19
4M118CA04
4M118CA18
4M118FA06
4M118GA02
4M118GB03
4M118GB07
4M118GD04
4M118HA22
4M118HA24
4M118HA25
5C024CX37
5C024CY47
5C024EX13
5C024GX07
5C024GY45
5C024HX32
5F849AA07
5F849AB02
5F849BB03
5F849BB07
5F849DA05
5F849EA04
5F849EA07
5F849GA04
5F849HA10
5F849HA20
5F849XB15
5F849XB38
5J084AA05
5J084AD01
5J084BA36
5J084BA40
5J084BB02
5J084CA67
(57)【要約】
【課題】輸送距離を減らしタイミングジッタを抑制することが可能な光検出素子を提供する。
【解決手段】光検出素子は、それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備える。画素は、少なくとも一部の領域に、第１導電型領域、及び第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、半導体基板の光入射面から光入射面とは反対の面に至る深さ方向と直交する平面方向において、第１導電型領域と第２導電型領域との間に所定の電圧が印加されることにより形成され、半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域とを備える。高電界領域は、半導体基板の深さ方向に複数段形成される。
【選択図】図３
【解決手段】光検出素子は、それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備える。画素は、少なくとも一部の領域に、第１導電型領域、及び第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、半導体基板の光入射面から光入射面とは反対の面に至る深さ方向と直交する平面方向において、第１導電型領域と第２導電型領域との間に所定の電圧が印加されることにより形成され、半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域とを備える。高電界領域は、半導体基板の深さ方向に複数段形成される。
【選択図】図３
【特許請求の範囲】
【請求項1】
それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、
前記複数の画素のそれぞれは、
少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、
前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
を備え、
前記高電界領域は、前記半導体基板の深さ方向に複数段形成される
光検出素子。
前記複数の画素のそれぞれは、
少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、
前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
を備え、
前記高電界領域は、前記半導体基板の深さ方向に複数段形成される
光検出素子。
【請求項2】
前記複数の画素のそれぞれは、
隣接する画素の間に形成され、前記半導体基板の深さ方向に延伸する画素分離部を備え、
前記高電界領域は、さらに、前記画素分離部の近傍に形成される前記第１導電型領域と、平面視において前記第１導電型領域の内側に形成される前記第２導電型領域との間に所定の電圧が印加されることにより形成される
請求項１に記載の光検出素子。
隣接する画素の間に形成され、前記半導体基板の深さ方向に延伸する画素分離部を備え、
前記高電界領域は、さらに、前記画素分離部の近傍に形成される前記第１導電型領域と、平面視において前記第１導電型領域の内側に形成される前記第２導電型領域との間に所定の電圧が印加されることにより形成される
請求項１に記載の光検出素子。
【請求項3】
複数段形成された前記高電界領域のうち第１の高電界領域は、前記電気信号を処理する第１の信号処理回路に接続され、
前記第１の高電界領域とは別の第２の高電界領域は、前記第１の信号処理回路とは別の第２の信号処理回路に接続される
請求項１に記載の光検出素子。
前記第１の高電界領域とは別の第２の高電界領域は、前記第１の信号処理回路とは別の第２の信号処理回路に接続される
請求項１に記載の光検出素子。
【請求項4】
前記第１の信号処理回路及び前記第２の信号処理回路は、前記電気信号に基づいて、光の発光時から前記画素が受光するまでの時間に対応するカウント値を生成する計時部を有する
請求項３に記載の光検出素子。
請求項３に記載の光検出素子。
【請求項5】
前記第１の信号処理回路は、前記電気信号の第１の信号レベルから第２の信号レベルへ変化する第１のエッジを検出する第１のエッジ検出部を有し、
前記第２の信号処理回路は、前記電気信号の前記第２の信号レベルから前記第１の信号レベルへ変化する第２のエッジを検出する第２のエッジ検出部を有する
請求項３に記載の光検出素子。
前記第２の信号処理回路は、前記電気信号の前記第２の信号レベルから前記第１の信号レベルへ変化する第２のエッジを検出する第２のエッジ検出部を有する
請求項３に記載の光検出素子。
【請求項6】
前記第１の信号処理回路は、第１の波長帯域の電気信号をカウントする第１のカウンタを有し、
前記第２の信号処理回路は、前記第１の波長帯域とは異なる第２の波長帯域の電気信号をカウントする第２のカウンタを有する
請求項３に記載の光検出素子。
前記第２の信号処理回路は、前記第１の波長帯域とは異なる第２の波長帯域の電気信号をカウントする第２のカウンタを有する
請求項３に記載の光検出素子。
【請求項7】
複数段の前記高電界領域のうち少なくとも１つの高電界領域は、他の高電界領域より小さいサイズである
請求項１に記載の光検出素子。
請求項１に記載の光検出素子。
【請求項8】
前記複数の画素のそれぞれは、
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第１導電型領域と前記第２導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
複数段の前記高電界領域のうち前記コンタクト電極が形成される側の高電界領域は、他の高電界領域より小さいサイズである
請求項１に記載の光検出素子。
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第１導電型領域と前記第２導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
複数段の前記高電界領域のうち前記コンタクト電極が形成される側の高電界領域は、他の高電界領域より小さいサイズである
請求項１に記載の光検出素子。
【請求項9】
前記複数の画素のそれぞれは、
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第１導電型領域と前記第２導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置と同一平面以外で前記半導体基板の深さ方向に沿った異なる位置である
請求項１に記載の光検出素子。
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第１導電型領域と前記第２導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置と同一平面以外で前記半導体基板の深さ方向に沿った異なる位置である
請求項１に記載の光検出素子。
【請求項10】
前記複数の画素のそれぞれは、
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記第１導電型領域と前記第２導電型領域との間に前記所定の電圧を印加するための複数のコンタクト電極をさらに備え、
前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、前記半導体基板の光入射面側であり、
他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置は、前記半導体基板の前記光入射面とは反対の面側である
請求項１に記載の光検出素子。
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記第１導電型領域と前記第２導電型領域との間に前記所定の電圧を印加するための複数のコンタクト電極をさらに備え、
前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、前記半導体基板の光入射面側であり、
他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置は、前記半導体基板の前記光入射面とは反対の面側である
請求項１に記載の光検出素子。
【請求項11】
それぞれ入射した光に応じて電気信号を生成可能な複数の画素を配置する半導体基板を備える光検出素子の製造方法であって、
前記半導体基板の少なくとも一部の領域に、光入射面から反対の面に至る深さ方向と直交する平面方向への第１の高電界領域を形成するための第１導電型領域、第１導電型とは逆電極の第２導電型領域を形成する第１の高電界領域形成工程と、
前記第１の高電界領域より前記深さ方向へ、前記平面方向への第２の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域を形成する第２の高電界領域形成工程と、
前記第１の高電界領域及び前記第２の高電界領域を形成するために、所定の電圧を前記第１導電型領域と前記第２導電型領域との間に印加するための複数のコンタクト電極を、前記半導体基板の前記光入射面とは反対の面に形成するコンタクト電極形成工程と
を有する光検出素子の製造方法。
前記半導体基板の少なくとも一部の領域に、光入射面から反対の面に至る深さ方向と直交する平面方向への第１の高電界領域を形成するための第１導電型領域、第１導電型とは逆電極の第２導電型領域を形成する第１の高電界領域形成工程と、
前記第１の高電界領域より前記深さ方向へ、前記平面方向への第２の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域を形成する第２の高電界領域形成工程と、
前記第１の高電界領域及び前記第２の高電界領域を形成するために、所定の電圧を前記第１導電型領域と前記第２導電型領域との間に印加するための複数のコンタクト電極を、前記半導体基板の前記光入射面とは反対の面に形成するコンタクト電極形成工程と
を有する光検出素子の製造方法。
【請求項12】
前記第１の高電界領域形成工程は、さらに、前記第１の高電界領域の形成と同時に、前記深さ方向への第３の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域の少なくとも一部を形成する工程を有し、
前記第２の高電界領域形成工程は、さらに、前記第２の高電界領域の形成と同時に、前記第３の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域の残りの一部を形成する工程を有する
請求項１１に記載の光検出素子の製造方法。
前記第２の高電界領域形成工程は、さらに、前記第２の高電界領域の形成と同時に、前記第３の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域の残りの一部を形成する工程を有する
請求項１１に記載の光検出素子の製造方法。
【請求項13】
それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、
前記複数の画素のそれぞれは、
少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、
前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
を備え、
前記高電界領域は、前記半導体基板の深さ方向に複数段形成される光検出素子を備えた、
電子機器。
前記複数の画素のそれぞれは、
少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、
前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
を備え、
前記高電界領域は、前記半導体基板の深さ方向に複数段形成される光検出素子を備えた、
電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本技術（本開示に係る技術）は、光検出素子、光検出素子の製造方法、及び光検出素子を用いた電子機器に関する。
【背景技術】
【0002】
光検出器として、ＴｏＦ（Time of Flight）法により距離計測を行う測距センサがある。この測距センサは、複数の画素が行列状に配置された画素アレイ部を備えている。
【0003】
特許文献１には、光電変換素子としてＳＰＡＤ（Single Photon Avalanche Diode）素子が構成された光電変換部を有する画素が開示されている。ＳＰＡＤ素子は、ガイガーモードと称されるブレークダウン電圧よりも高い電圧で動作するアバランシェフォトダイオード（ＡＰＤ：Avalanche Photodiode）である。光電変換部は、半導体層に入射した光を吸収してキャリア（例えば、電子）を生成する光吸収部と、この光吸収部で生成された電子をアバランシェ増倍する増倍部とを有する。特許文献１では、画素の平面サイズを小さくするために、画素間に形成され半導体層の光入射面から深さ方向に延伸する画素分離部の近傍に、高電界領域（アバランシェ増倍領域）を形成している。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】国際公開２０１９／０９８０３５
【発明の概要】
【発明が解決しようとする課題】
【0005】
光電変換した電子は、中央付近で発生する確率が高いため、画素分離部に形成された高電界領域（アバランシェ増倍領域）までの輸送に時間がかかってしまい、光電変換してからアバランシェ増倍するまでに時間的差分（タイミングジッタ）が発生し、例えば光到達時間から測距を行うシステムの場合では検出する距離の誤差となってしまう。
【0006】
一方、平面方向に偏りなく光電変換される場合においても、高電界領域から遠い位置で発生した電子は輸送に時間がかかるため、光到達時間から測距を行うシステムの場合では、検出する距離の誤差となる。
【0007】
本開示はこのような事情に鑑みてなされたもので、輸送距離を減らしタイミングジッタを抑制することが可能な光検出素子、光検出素子の製造方法、及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【0008】
本開示の一態様は、それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、前記複数の画素のそれぞれは、少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域とを備え、前記高電界領域は、前記半導体基板の深さ方向に複数段形成される光検出素子である。
【0009】
本開示の他の態様は、それぞれ入射した光に応じて電気信号を生成可能な複数の画素を配置する半導体基板を備える光検出素子の製造方法であって、前記半導体基板の少なくとも一部の領域に、光入射面から反対の面に至る深さ方向と直交する平面方向への第１の高電界領域を形成するための第１導電型領域、第１導電型とは逆電極の第２導電型領域を形成する第１の高電界領域形成工程と、前記第１の高電界領域より前記深さ方向へ、前記平面方向への第２の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域を形成する第２の高電界領域形成工程と、前記第１の高電界領域及び前記第２の高電界領域を形成するために、所定の電圧を前記第１導電型領域と前記第２導電型領域との間に印加するための複数のコンタクト電極を、前記半導体基板の前記光入射面とは反対の面に形成するコンタクト電極形成工程とを有する光検出素子の製造方法である。
【0010】
本開示の他の態様は、それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、前記複数の画素のそれぞれは、少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域とを備え、前記高電界領域は、前記半導体基板の深さ方向に複数段形成される光検出素子を備えた、電子機器である。
【図面の簡単な説明】
【0011】
【図1】本開示の第１実施形態に係る光検出素子の一構成例を示すブロック図である。
【図2】画素の一構成例を示す等価回路図である。
【図3】第１の実施形態に係る画素の断面的な構成例を示す図である。
【図5】比較例としての画素の断面的な構成例を示す図である。
【図7】本開示の第２の実施形態に係る画素の断面的な構成例を示す図である。
【図10】本開示の第３の実施形態に係る画素の断面的な構成例を示す図である。
【図11】第３の実施形態に係る第１信号処理回路及び第２信号処理回路の等価回路を示すブロック図である。
【図12】本開示の第３の実施形態の第１変形例として、第１信号処理回路及び第２信号処理回路の等価回路を示すブロック図である。
【図13】本開示の第３の実施形態の第２変形例として、第１信号処理回路及び第２信号処理回路の等価回路を示すブロック図である。
【図14】本開示の第４の実施形態に係る画素の断面的な構成例を示す図である。
【図15】本開示の第５の実施形態に係る画素の断面的な構成例を示すである。
【図17】本開示の第６の実施形態に係る画素の断面的な構成例を示す図である。
【図18】本開示の第７の実施形態に係る画素の断面的な構成例を示す図である。
【図19】本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その１）である。
【図20】本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その２）である。
【図21】本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その３）である。
【図22】本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その４）である。
【図23】本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その５）である。
【図24】本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その６）である。
【図25】本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その７）である。
【図26】本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その８）である。
【図27】本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その９）である。
【図28】本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その１０）である。
【図29】本技術を適用した電子機器としての撮像装置の一実施形態の構成例を示すブロック図である。
【発明を実施するための形態】
【0012】
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものと異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0013】
本明細書において、「第１導電型」はｐ型又はｎ型の一方であり、「第２導電型」はｐ型又はｎ型のうちの「第１導電型」とは異なる一方を意味する。また、「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。但し、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
【0014】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
なお、本明細書中に記載される効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本明細書中に記載される効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0015】
【0016】
図１において、センサチップ１は、画素アレイ部２と、バイアス電圧印加部５とを備えている。画素アレイ部２は、図示しない光学系により集光される光を受光する受光面である。そして、画素アレイ部２には、二次元平面において、複数の画素３が図１中矢印Ｘ、Ｙで示す方向へ行列状に配置されている。
バイアス電圧印加部５は、画素アレイ部２に配置された複数の画素３の各々に対してバイアス電圧を印加する。
バイアス電圧印加部５は、画素アレイ部２に配置された複数の画素３の各々に対してバイアス電圧を印加する。
【0017】
図２に示すように、複数の画素３の各々は、光電変換素子として例えばＳＰＡＤ（Single Photon Avalanche Diode）素子６と、例えばｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなるクエンチング抵抗素子７と、例えば相補型ＭＯＳＦＥＴ（Complementary ＭＯＳ）からなるインバータ８とを備えている。
【0018】
ＳＰＡＤ素子６は、アノードがバイアス電圧印加部５（図１参照）と接続され、カソードがクエンチング抵抗素子７のソース端子と接続されている。ＳＰＡＤ素子６のアノードには、バイアス電圧印加部５からバイアス電圧ＶＢが印加される。ＳＰＡＤ素子６は、アノードに大きな負電圧が印加されることによってアバランシェ増倍領域（空乏層）を形成し、１フォトンの入射で発生する電子をアバランシェ増倍させることができる光電変換素子である。
【0019】
クエンチング抵抗素子７は、ＳＰＡＤ素子６と直列に接続され、ソース端子がＳＰＡＤ素子６のカソードと接続され、ドレイン端子が図示しない電源と接続されている。クエンチング抵抗素子７のドレイン端子には、電源から励起電圧ＶＥが印加される。クエンチング抵抗素子７は、ＳＰＡＤ素子６でアバランシェ増倍された電子による電圧が負電圧ＶＢＤに達すると、ＳＰＡＤ素子６で増倍された電子を放出して、当該電圧を初期電圧に戻すクエンチング（quenting）を行う。
【0020】
インバータ８は、入力端子がＳＰＡＤ素子６のカソード及びクエンチング抵抗素子７のソース端子と接続され、出力端子が図示しない後段の信号処理部と接続されている。インバータ８は、ＳＰＡＤ素子６で増倍された電子に基づいて受光信号を出力する。より具体的には、インバータ８は、ＳＰＡＤ素子６で増倍された電子により発生する電圧を整形する。そして、インバータ８は、１フォトンの到来時刻を始点として例えば図２に示すパルス波形が発生する受光信号（ＡＰＤ ＯＵＴ）を信号処理部に出力する。例えば、信号処理部は、それぞれの受光信号において１フォトンの到来時刻を示すパルスが発生したタイミングに基づいて、被写体までの距離を求める演算処理を行って、画素３ごとに距離を求める。そして、それらの距離に基づいて、複数の画素３により検出された被写体までの距離を平面的に並べた距離画像が生成される。
【0021】
（画素の構成例）
図３及び図４を参照して、センサチップ１に形成される画素３の構成例について説明する。図３は、第１の実施形態に係る画素３の断面的な構成例を示す。図４は、図３中の破線Ａ－Ａ’の位置から画素３を平面方向（図３中矢印Ｙで示す方向）に見た構成例を示す。
図３及び図４を参照して、センサチップ１に形成される画素３の構成例について説明する。図３は、第１の実施形態に係る画素３の断面的な構成例を示す。図４は、図３中の破線Ａ－Ａ’の位置から画素３を平面方向（図３中矢印Ｙで示す方向）に見た構成例を示す。
【0022】
センサチップ１は、センサ基板１１と、センサ側配線層１２と、ロジック側配線層１３とが図１中矢印Ｚで示す方向へ積層された積層構造となっており、ロジック側配線層１３に対して、図示しないロジック回路基板が積層されて構成される。ロジック回路基板には、例えば、図１のバイアス電圧印加部５や、図２のクエンチング抵抗素子７、インバータ８などが形成されている。例えば、センサチップ１は、センサ基板１１に対してセンサ側配線層１２を形成するとともに、ロジック回路基板に対してロジック側配線層１３を形成した後、センサ側配線層１２及びロジック側配線層１３を接合面（図３の破線で示す面）で接合する製造方法により製造することができる。
【0023】
センサ基板１１は、例えば、単結晶のシリコンを薄くスライスした半導体基板であって、画素３ごとにＳＰＡＤ素子６が形成される。ＳＰＡＤ素子６は、センサ基板１１に形成される光吸収層（半導体領域）１１１、光吸収層１１１内に形成されたｐ＋型領域１１２とこれに接合されたｎ＋型領域１１３とを含み構成される。「導電型」とは、キャリアの種別に従ったいわゆるｎ型又はｐ型のいずれかをいう。ｎ型領域は、例えばシリコン等の半導体材料に、リン等のドナー不純物がドーピングされた不純物半導体であり、また、ｐ型領域は、例えばホウ素等のアクセプター不純物がドーピングされた不純物半導体である。これらは、ドーパント不純物の濃度に応じて、ｎ＋型又はｐ＋型等と表記されることがある。本実施形態では、第１導電型はｐ＋型であり、第２導電型はｎ＋型であるものとするが、これに限られず、第１導電型がｎ＋型であり、第２導電型がｐ＋型というように、画素３の極性を反転させても良い。
【0024】
光吸収層１１１は、ＳＰＡＤ素子６の全体に形成された、不純物濃度が低いｎ型の半導体領域（ｎ）である。光吸収層１１１では、入射光が吸収されて光電変換により電子が生成され、生成された電子がアバランシェ増倍領域（高電界領域）１１４へ輸送される。
【0025】
ＳＰＡＤ素子６では、ｐ＋型領域１１２とｎ＋型領域１１３とが接合する領域に形成される空乏層によって、アバランシェ増倍領域（高電界領域）１１４が形成される。高電界領域１１４は、ＳＰＡＤ素子６のアノードに印加される大きな負電圧によってｐ＋型領域１１２とｎ＋型領域１１３との境界面に形成され、ＳＰＡＤ素子６に入射する１フォトンで発生する電子（ｅ－）を増倍する。また、ｐ＋型領域１１２を挟んで、ｎ＋型領域１１３の反対側に形成されるｎ＋型領域１１３’とｐ＋型領域１１２との間に、高電界領域を形成することもできる。なお、高電界領域１１４は、光吸収層１１１に形成される電界より高い電界を有する。
【0026】
さらに、ＳＰＡＤ素子６は、ピニング膜１１５と、絶縁膜１１６とを備えている。また、隣接するＳＰＡＤ素子６の間は、メタル膜２１及び絶縁膜２２による二重構造の画素分離部２３によって、絶縁されて分離される。例えば、画素分離部２３は、センサ基板１１の裏面（光入射面）から表面（センサ側配線層１２に接する面）まで貫通するように形成される。画素分離部２３は、ある画素３に入射した光が隣接する他の画素３に漏れ出ることを抑制し、これにより、クロストークの発生を抑制する。
【0027】
ピニング膜１１５は、光吸収層１１１の裏面（光入射面）を囲うように形成される電荷固定膜であり、キャリア（ホール（正孔））を蓄積している。また、ピニング膜１１５は、ＳＰＡＤ素子６のアノードと電気的に接続されており、バイアス調整を可能とする。これにより、ピニング膜１１５のホール濃度が強化され、例えば、暗電流の発生を抑制する。
【0028】
絶縁膜１１６は、ピニング膜１１５よりも外側の表面（センサ基板１１の裏面や絶縁膜２２と接する側面）に形成される。
【0029】
センサ基板１１におけるセンサ側配線層１２の近傍には、高濃度ｐ型拡散領域１１７が形成されている。高濃度ｐ型拡散領域１１７は、ｐ型の拡散層（ｐ＋＋）であり、ｐ＋型領域４１１をＳＰＡＤ素子６のアノードと電気的に接続するための第１コンタクト電極１２１との接続に用いられる。高濃度ｐ型拡散領域１１７は、センサ側配線層１２に形成される第１コンタクト電極１２１を介して、センサ側配線層１２に形成される第１配線パターン１２２に電気的に接続されている。
【0030】
一方、ｎ＋型領域１１３の近傍に形成された高濃度ｎ型拡散領域１１８は、ｎ型の拡散層（ｎ＋＋）であり、ｎ＋型領域１１３をＳＰＡＤ素子６のカソードと電気的に接続するための第２コンタクト電極１２３との接続に用いられる。高濃度ｎ型拡散領域１１８は、センサ側配線層１２に形成される第２コンタクト電極１２３を介して、センサ側配線層１２に形成される第２配線パターン１２４に電気的に接続されている。本例では、第１配線パターン１２２は、アノード電源用配線パターンであり、第２配線パターン１２４は、カソード電源用配線パターンである。
【0031】
センサ側配線層１２は、上述した第１コンタクト電極１２１、第１配線パターン１２２、第２コンタクト電極１２３、及び第２配線パターン１２４を含む各種の配線パターンが形成された層である。センサ側配線層１２は、典型的には、複数の配線層が層間絶縁膜を挟み積層されて構成され得る。配線パターンは、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属材料によって形成されるが、これに限られない。ロジック側配線層１３もまた、典型的には、複数の配線層が層間絶縁膜を挟み積層されて構成され得る。
【0032】
また、センサ基板１１上には、平坦化膜（絶縁膜）３１を介して、オンチップレンズ３２が設けられている。オンチップレンズ３２は、外部から入射する光を画素３に有効に集光ないしは結像するように構成された光レンズである。
【0033】
隣接するオンチップレンズ３２の間には、遮光膜３３が設けられている。遮光膜３３は、平坦化膜３１から上方（図３中矢印Ｚで示す方向）に突き出た画素分離部２３のメタル膜２１及び絶縁膜２２に対し順に積層されるハードマスク（絶縁膜）３３１と、絶縁膜３３２と、反射防止膜３３３とを一体的に構成している。そして、遮光膜３３は、所定の画素３の光が隣の画素３へ漏れ込まないように、ＳＰＡＤ素子６の受光面（光入射面）側を開口するように構成される。この遮光膜３３は、後で説明するが、中継電極としての機能も兼ね備えている。
【0034】
＜実施形態の比較例＞
図５は、比較例としての画素３の断面的な構成例を示す。なお、図５において、上記図３と同一部分には同一符号を付して、詳細な説明を省略する。
図５において、ＳＰＡＤ素子６－１は、センサ基板１１に形成される光吸収層１１１、光吸収層１１１内に形成されたｐ＋型領域４１１とこれに接合されたｎ＋型領域４１２とを含み構成される。
図５は、比較例としての画素３の断面的な構成例を示す。なお、図５において、上記図３と同一部分には同一符号を付して、詳細な説明を省略する。
図５において、ＳＰＡＤ素子６－１は、センサ基板１１に形成される光吸収層１１１、光吸収層１１１内に形成されたｐ＋型領域４１１とこれに接合されたｎ＋型領域４１２とを含み構成される。
【0035】
ｐ＋型領域４１１は、画素分離部２３の近傍（画素分離部２３の内周）に沿って形成される。ｎ＋型領域４１２は、平面視においてｐ＋型領域４１１の内側（図５中矢印Ｘで示す方向）に形成される。ＳＰＡＤ素子６－１では、ｐ＋型領域４１１とｎ＋型領域１１３とが接合する領域に形成される空乏層によって、アバランシェ増倍領域（高電界領域）４１３が形成される。
【0036】
ところで、比較例では、オンチップレンズ３２による集光の効果により、左右方向（図５中矢印Ｘで示す方向）において中央付近で光電変換する確率が高いため、高電界領域４１３までの電子の輸送に時間がかかってしまい、光電変換してからアバランシェするまでに時間的差分が発生し、例えば、光到達時間から測距を行うシステムの場合では検出する距離の誤差となってしまう。
【0037】
＜第１の実施形態の解決手段＞
図３に戻って、ＳＰＡＤ素子６は、光吸収層１１１内に形成されたｐ＋型領域４１１とこれに接合されたｎ＋型領域４１２とを含むとともに、光吸収層１１１内に形成されたｐ＋型領域５１１とこれに接合されたｎ＋型領域５１２とを含み構成される。
図３に戻って、ＳＰＡＤ素子６は、光吸収層１１１内に形成されたｐ＋型領域４１１とこれに接合されたｎ＋型領域４１２とを含むとともに、光吸収層１１１内に形成されたｐ＋型領域５１１とこれに接合されたｎ＋型領域５１２とを含み構成される。
【0038】
ｐ＋型領域５１１及びｎ＋型領域５１２は、高電界領域１１４に対しセンサ基板１１の深さ方向（図３中矢印Ｚで示す方向）に形成される。ＳＰＡＤ素子６では、ｐ＋型領域５１１とｎ＋型領域５１２とが接合する領域に形成される空乏層によって、アバランシェ増倍領域（高電界領域）５１３が形成される。高電界領域５１３は、ＳＰＡＤ素子６のアノードに印加される大きな負電圧によってｐ＋型領域５１１とｎ＋型領域５１２との境界面に形成され、ＳＰＡＤ素子６に入射する１フォトンで発生する電子（ｅ－）を増倍する。
【0039】
また、ｐ＋型領域５１１を挟んで、ｎ＋型領域５１２の反対側に形成されるｎ＋型領域５１２’とｐ＋型領域１１２との間に、高電界領域を形成することもできる。さらに、センサ基板１１の裏面側に形成されるｎ＋型領域５２１とピニング膜１１５との間にも、高電界領域を形成できる。
【0040】
本開示において、各画素３の外縁形状は、図４に示すように、正方形である。画素３は、画素分離部２３によって格子状に囲まれている。図４において、ｐ＋型領域５１１は、平面方向（図４中矢印Ｘ及びＹで示す方向）において、画素３のほぼ全域を覆っている。画素分離部２３の内周には、センサ基板１１の深さ方向にｎ＋型領域４１２が形成される。ｎ＋型領域４１２は、４つの辺の画素分離部２３－１，２３－２，２３－３，２３－４すべてに亘って形成される。なお、本開示では、画素３内全ての高電界領域１１４，４１３，５１３に一様の電位をかけるため、画素分離部２３の付近でアノードに繋がる不純物（ｐ型）とカソードに繋がる不純物（ｎ型）のどちらも分断されないようにする。
【0041】
以上の構成を有するＳＰＡＤ素子６では、１フォトンの入射で発生する電子を高電界領域１１４，４１３，５１３によりアバランシェ増倍させ、アバランシェ増倍された電子を、高濃度ｎ型拡散領域１１８、第２コンタクト電極１２３、第２配線パターン１２４、ロジック側配線層１３を介して、ロジック回路基板に出力する。ロジック回路基板では、ＳＰＡＤ素子６で増倍された電子に基づいて受光信号（電気信号）を出力し、受光信号を信号処理する。
【0042】
＜第１の実施形態による作用効果＞
以上のように第１の実施形態によれば、センサ基板１１の深さ方向に２段の高電界領域１１４，５１３を形成することで、電子の輸送距離を減らしタイミングジッタを抑制することができる。また、センサ基板１１の深さ方向の輸送距離を短くできるため、セルピッチが大きいものであってもタイミングジッタを抑制できる。なお、センサ基板１１の深さ方向の高電界領域の層数は、２段より多くてもよい。
また、第１の実施形態によれば、センサ基板１１の深さ方向に高電界領域４１３が形成されるので、さらに、電子の輸送距離を減らしタイミングジッタを抑制することができる。
以上のように第１の実施形態によれば、センサ基板１１の深さ方向に２段の高電界領域１１４，５１３を形成することで、電子の輸送距離を減らしタイミングジッタを抑制することができる。また、センサ基板１１の深さ方向の輸送距離を短くできるため、セルピッチが大きいものであってもタイミングジッタを抑制できる。なお、センサ基板１１の深さ方向の高電界領域の層数は、２段より多くてもよい。
また、第１の実施形態によれば、センサ基板１１の深さ方向に高電界領域４１３が形成されるので、さらに、電子の輸送距離を減らしタイミングジッタを抑制することができる。
【0043】
＜第１の実施形態の変形例＞
図６は、第１の実施形態の変形例に係り、図３中の破線Ａ－Ａ’の位置から画素３を平面方向（図３中矢印Ｙで示す方向）に見た構成例を示す。図６において、上記図４と同一部分には、同一符号を付して詳細な説明を省略する。
図６は、第１の実施形態の変形例に係り、図３中の破線Ａ－Ａ’の位置から画素３を平面方向（図３中矢印Ｙで示す方向）に見た構成例を示す。図６において、上記図４と同一部分には、同一符号を付して詳細な説明を省略する。
【0044】
図６において、画素分離部２３のうち図６中矢印Ｙで示す方向に延びる画素分離部２３－１，２３－２の内周には、センサ基板１１の深さ方向に沿ったｎ＋型領域４１２が形成される。ｎ＋型領域４１２は、画素分離部２３－１，２３－２それぞれの辺に沿って形成される。なお、ｎ＋型領域４１２は、画素分離部２３－１，２３－２それぞれの一部に形成されてもよい。また、ｎ＋型領域４１２は、図６中矢印Ｘで示す方向に延びる画素分離部２３－３，２３－４の内周に形成されてもよい。
第１の実施形態の変形例であっても、上記第１の実施形態と同様の作用効果が得られる。
第１の実施形態の変形例であっても、上記第１の実施形態と同様の作用効果が得られる。
【0045】
＜第２の実施形態＞
第２の実施形態は、画素３において、画素分離部２３の近傍には高電界領域４１３を形成せず、センサ基板１１の深さ方向に例えば２段の高電界領域１１４，５１３を形成する場合について説明する。
第２の実施形態は、画素３において、画素分離部２３の近傍には高電界領域４１３を形成せず、センサ基板１１の深さ方向に例えば２段の高電界領域１１４，５１３を形成する場合について説明する。
【0046】
（画素の構成例）
図７及び図８を参照して、センサチップ１Ａに形成される画素３の構成例について説明する。図７は、第２の実施形態に係る画素３の断面的な構成例を示す。図８は、図７中の破線Ｂ－Ｂ’の位置から画素３を平面方向（図７中矢印Ｙで示す方向）に見た構成例を示す。図７において、上記図３と同一部分には、同一符号を付して詳細な説明を省略する。
図７及び図８を参照して、センサチップ１Ａに形成される画素３の構成例について説明する。図７は、第２の実施形態に係る画素３の断面的な構成例を示す。図８は、図７中の破線Ｂ－Ｂ’の位置から画素３を平面方向（図７中矢印Ｙで示す方向）に見た構成例を示す。図７において、上記図３と同一部分には、同一符号を付して詳細な説明を省略する。
【0047】
ＳＰＡＤ素子６Ａは、センサ基板１１に形成される光吸収層１１１、ｎ＋型領域１１３，１１３’，５１２，５１２’，５２１、ｐ＋型領域１１２，５１１を含み構成される。
【0048】
ｎ＋型領域１１３，１１３’，５１２，５１２’，５２１は、ｎ＋型領域５１４を介して高濃度ｎ型拡散領域１１８に電気的に接続される。ＳＰＡＤ素子６Ａでは、ｐ＋型領域１１２とｎ＋型領域１１３とが接合する領域に形成される空乏層によって、高電界領域１１４が形成される。高電界領域１１４は、ｎ＋型領域１１３に印加される大きな負電圧によってｐ＋型領域１１２とｎ＋型領域１１３との境界面に形成され、ＳＰＡＤ素子６Ａに入射する１フォトンで発生する電子（ｅ－）を増倍する。また、ｐ＋型領域１１２を挟んで、ｎ＋型領域１１３の反対側に形成されるｎ＋型領域１１３’とｐ＋型領域１１２との間に、高電界領域を形成することもできる。
【0049】
さらに、ＳＰＡＤ素子６Ａでは、ｐ＋型領域５１１とｎ＋型領域５１２とが接合する領域に形成される空乏層によって、高電界領域５１３が形成される。高電界領域５１３は、ＳＰＡＤ素子６Ａのアノードに印加される大きな負電圧によってｐ＋型領域５１１とｎ＋型領域５１２との境界面に形成され、ＳＰＡＤ素子６Ａに入射する１フォトンで発生する電子（ｅ－）を増倍する。
【0050】
また、ｐ＋型領域５１１を挟んで、ｎ＋型領域５１２の反対側に形成されるｎ＋型領域５１２’とｐ＋型領域１１２との間に、高電界領域を形成することもできる。
図８において、ｐ＋型領域５１１は、平面方向（図８中矢印Ｘ及びＹで示す方向）において、画素３のほぼ全域を覆っている。画素３の中央には、センサ基板１１の深さ方向に沿ったｎ＋型領域５１４が形成される。
図８において、ｐ＋型領域５１１は、平面方向（図８中矢印Ｘ及びＹで示す方向）において、画素３のほぼ全域を覆っている。画素３の中央には、センサ基板１１の深さ方向に沿ったｎ＋型領域５１４が形成される。
【0051】
＜第２の実施形態による作用効果＞
以上のように第２の実施形態にあっても、上記第１の実施形態と同様の作用効果が得られる。なお、高電界領域４１３を形成しない分、センサチップ１Ａの製造が簡単になる。
以上のように第２の実施形態にあっても、上記第１の実施形態と同様の作用効果が得られる。なお、高電界領域４１３を形成しない分、センサチップ１Ａの製造が簡単になる。
【0052】
＜第２の実施形態の変形例＞
図９は、第２の実施形態の変形例に係り、図７中の破線Ｂ－Ｂ’の位置から画素３を平面方向（図７中矢印Ｙで示す方向）に見た構成例を示す。図９において、上記図８と同一部分には、同一符号を付して詳細な説明を省略する。
図９は、第２の実施形態の変形例に係り、図７中の破線Ｂ－Ｂ’の位置から画素３を平面方向（図７中矢印Ｙで示す方向）に見た構成例を示す。図９において、上記図８と同一部分には、同一符号を付して詳細な説明を省略する。
【0053】
図９において、画素３の中央には、センサ基板１１の深さ方向に沿ったｎ＋型領域５１５が形成される。ｎ＋型領域５１５は、ｎ＋型領域５１４に比して大きいサイズであり、ｎ＋型領域１１３，１１３’，５１２，５１２’，５２１を確実に高濃度ｐ型拡散領域１１７に電気的に接続することができる。
【0054】
＜第３の実施形態＞
第３の実施形態は、画素３において、センサ基板１１の深さ方向に形成した例えば２段の高電界領域１１４，５１３を別々の信号処理回路に接続する場合について説明する。
第３の実施形態は、画素３において、センサ基板１１の深さ方向に形成した例えば２段の高電界領域１１４，５１３を別々の信号処理回路に接続する場合について説明する。
【0055】
（画素の構成例）
図１０を参照して、センサチップ１Ｂに形成される画素３の構成例について説明する。図１０は、第３の実施形態に係る画素３の断面的な構成例を示す。図１０において、上記図７と同一部分には、同一符号を付して詳細な説明を省略する。
図１０を参照して、センサチップ１Ｂに形成される画素３の構成例について説明する。図１０は、第３の実施形態に係る画素３の断面的な構成例を示す。図１０において、上記図７と同一部分には、同一符号を付して詳細な説明を省略する。
【0056】
センサチップ１Ｂでは、画素３に２つのＳＰＡＤ素子６Ｂ１，６Ｂ２が形成される。ＳＰＡＤ素子６Ｂ１は、センサ基板１１に形成される光吸収層１１１、ｐ＋型領域１１２、ｎ＋型領域１１３，１１３’を含み構成される。ＳＰＡＤ素子６Ｂ２は、センサ基板１１に形成される光吸収層１１１、ｐ＋型領域５１１、ｎ＋型領域５１２，５１２’を含み構成される。
【0057】
ｎ＋型領域１１３は、ｎ＋型領域６１１を介して高濃度ｎ型拡散領域１１８に電気的に接続される。ＳＰＡＤ素子６Ｂ１では、ｐ＋型領域１１２とｎ＋型領域１１３とが接合する領域に形成される空乏層によって、高電界領域１１４が形成される。高電界領域１１４は、ＳＰＡＤ素子６Ｂ１のアノードに印加される大きな負電圧によってｐ＋型領域１１２とｎ＋型領域１１３との境界面に形成され、ＳＰＡＤ素子６Ｂ１に入射する１フォトンで発生する電子（ｅ－）を増倍する。また、ｐ＋型領域１１２を挟んで、ｎ＋型領域１１３の反対側に形成されるｎ＋型領域１１３’とｐ＋型領域１１２との間に、高電界領域を形成することもできる。
【0058】
ｎ＋型領域５１２は、ｎ＋型領域６１２を介して高濃度ｎ型拡散領域１１９に電気的に接続される。ＳＰＡＤ素子６Ｂ２では、ｐ＋型領域５１１とｎ＋型領域５１２とが接合する領域に形成される空乏層によって、高電界領域５１３が形成される。高電界領域５１３は、ＳＰＡＤ素子６Ｂ２のアノードに印加される大きな負電圧によってｐ＋型領域５１１とｎ＋型領域５１２との境界面に形成され、ＳＰＡＤ素子６Ｂ２に入射する１フォトンで発生する電子（ｅ－）を増倍する。また、ｐ＋型領域５１１を挟んで、ｎ＋型領域５１２の反対側に形成されるｎ＋型領域５１２’とｐ＋型領域５１１との間に、高電界領域を形成することもできる。
【0059】
高濃度ｎ型拡散領域１１８は、ｎ＋型領域１１３をＳＰＡＤ素子６Ｂ１のカソードと電気的に接続するための第２コンタクト電極１２５との接続に用いられる。高濃度ｎ型拡散領域１１８は、センサ側配線層１２に形成される第２コンタクト電極１２５を介して、センサ側配線層１２に形成される第２配線パターン１２６に電気的に接続されている。
【0060】
また、高濃度ｎ型拡散領域１１９は、ｎ＋型領域５１２をＳＰＡＤ素子６Ｂ２のカソードと電気的に接続するための第２コンタクト電極１２７との接続に用いられる。高濃度ｎ型拡散領域１１９は、センサ側配線層１２に形成される第２コンタクト電極１２５を介して、センサ側配線層１２に形成される第２配線パターン１２８に電気的に接続されている。
【0061】
第２配線パターン１２６，１２８は、カソード電源用配線パターンである。
以上の構成を有するＳＰＡＤ素子６Ｂ１では、１フォトンの入射で発生する電子を高電界領域１１４によりアバランシェ増倍させ、アバランシェ増倍された電子を、高濃度ｎ型拡散領域１１８、第２コンタクト電極１２５、第２配線パターン１２６、ロジック側配線層１３を介して、ロジック回路基板の第１信号処理回路に出力する。第１信号処理回路では、ＳＰＡＤ素子６Ｂ１で増倍された電子に基づいて受光信号（電気信号）を出力し、受光信号を信号処理する。
以上の構成を有するＳＰＡＤ素子６Ｂ１では、１フォトンの入射で発生する電子を高電界領域１１４によりアバランシェ増倍させ、アバランシェ増倍された電子を、高濃度ｎ型拡散領域１１８、第２コンタクト電極１２５、第２配線パターン１２６、ロジック側配線層１３を介して、ロジック回路基板の第１信号処理回路に出力する。第１信号処理回路では、ＳＰＡＤ素子６Ｂ１で増倍された電子に基づいて受光信号（電気信号）を出力し、受光信号を信号処理する。
【0062】
また、ＳＰＡＤ素子６Ｂ２では、１フォトンの入射で発生する電子を高電界領域５１３によりアバランシェ増倍させ、アバランシェ増倍された電子を、高濃度ｎ型拡散領域１１９、第２コンタクト電極１２７、第２配線パターン１２８、ロジック側配線層１３を介して、ロジック回路基板の第２信号処理回路に出力する。第２信号処理回路では、ＳＰＡＤ素子６Ｂ２で増倍された電子に基づいて受光信号（電気信号）を出力し、受光信号を信号処理する。
【0063】
（第１信号処理回路及び第２信号処理回路の等価回路）
図１１は、上記第１信号処理回路及び第２信号処理回路の等価回路を示す。ＳＰＡＤ素子６Ｂ１に接続される第１信号処理回路は、クエンチング抵抗素子６２１と、インバータ６２２と、計時部６２３とにより構成される。ＳＰＡＤ素子６Ｂ２に接続される第２信号処理回路は、クエンチング抵抗素子６３１と、インバータ６３２と、計時部６３３とにより構成される。
図１１は、上記第１信号処理回路及び第２信号処理回路の等価回路を示す。ＳＰＡＤ素子６Ｂ１に接続される第１信号処理回路は、クエンチング抵抗素子６２１と、インバータ６２２と、計時部６２３とにより構成される。ＳＰＡＤ素子６Ｂ２に接続される第２信号処理回路は、クエンチング抵抗素子６３１と、インバータ６３２と、計時部６３３とにより構成される。
【0064】
ＳＰＡＤ素子６Ｂ１のカソードには、クエンチング抵抗素子６２１及びインバータ６２２が接続される。クエンチング抵抗素子６２１には、電源から励起電圧ＶＥが印加される。クエンチング抵抗素子６２１は、ＳＰＡＤ素子６Ｂ１でアバランシェ増倍された電子による電圧が負電圧ＶＢＤに達すると、ＳＰＡＤ素子６Ｂ１で増倍された電子を放出して、当該電圧を初期電圧に戻すクエンチングを行う。
【0065】
インバータ６２２は、ＳＰＡＤ素子６Ｂ１で増倍された電子に基づいて受光信号を出力する。より具体的には、インバータ６２２は、ＳＰＡＤ素子６Ｂ１で増倍された電子により発生する電圧を整形する。そして、インバータ６２２は、１フォトンの到来時刻を始点とする受光信号（ＡＰＤ ＯＵＴ）を計時部６２３に出力する。
【0066】
計時部６２３は、受光信号に基づいて、光の発光時から画素３が受光するまでの時間に対応するカウント値を生成し、カウント値を後段の処理部６４１に出力する。
【0067】
ＳＰＡＤ素子６Ｂ２のカソードには、クエンチング抵抗素子６３１及びインバータ６３２が接続される。クエンチング抵抗素子６３１には、電源から励起電圧ＶＥが印加される。クエンチング抵抗素子６３１は、ＳＰＡＤ素子６Ｂ２でアバランシェ増倍された電子による電圧が負電圧ＶＢＤに達すると、ＳＰＡＤ素子６Ｂ２で増倍された電子を放出して、当該電圧を初期電圧に戻すクエンチングを行う。
【0068】
インバータ６３２は、ＳＰＡＤ素子６Ｂ２で増倍された電子に基づいて、１フォトンの到来時刻を始点とする受光信号（ＡＰＤ ＯＵＴ）を計時部６３３に出力する。
計時部６３３は、受光信号に基づいて、光の発光時から画素３が受光するまでの時間に対応するカウント値を生成し、カウント値を後段の処理部６４１に出力する。
計時部６３３は、受光信号に基づいて、光の発光時から画素３が受光するまでの時間に対応するカウント値を生成し、カウント値を後段の処理部６４１に出力する。
【0069】
処理部６４１は、計時部６２３，６３３から出力されるカウント値を画素３ごとに複数回（例えば、数千乃至数万回）取得し、取得した時間に対応するヒストグラムを作成する。そして、処理部６４１は、ヒストグラムのピークを検出することで、光源から照射された光が被写体または被写体で反射して戻ってくるまでの時間を判定する。さらに、処理部６４１は、判定した時間と光速に基づいて、物体までの距離を求める演算を行う。
【0070】
＜第３の実施形態による作用効果＞
以上のように第３の実施形態によれば、センサ基板１１の深さが異なる高電界領域１１４のカソード側を第１信号処理回路に接続し、高電界領域５１３のカソード側を第２信号処理回路に接続することで、測距に使う場合、一方の高電界領域５１３でアバランシェが起きている時にも、他の高電界領域１１４はガイガーモードで検出可能状態となるため、次の光が来た場合に受光できる可能性が高まり、距離精度を上げるための測定回数を増やすことができる。
以上のように第３の実施形態によれば、センサ基板１１の深さが異なる高電界領域１１４のカソード側を第１信号処理回路に接続し、高電界領域５１３のカソード側を第２信号処理回路に接続することで、測距に使う場合、一方の高電界領域５１３でアバランシェが起きている時にも、他の高電界領域１１４はガイガーモードで検出可能状態となるため、次の光が来た場合に受光できる可能性が高まり、距離精度を上げるための測定回数を増やすことができる。
【0071】
＜第３の実施形態の第１変形例＞
図１２は、本開示の第３の実施形態の第１変形例として、上記第１信号処理回路及び第２信号処理回路の等価回路を示す。図１２において、上記図１１と同一部分には同一符号を付して詳細な説明を省略する。
図１２は、本開示の第３の実施形態の第１変形例として、上記第１信号処理回路及び第２信号処理回路の等価回路を示す。図１２において、上記図１１と同一部分には同一符号を付して詳細な説明を省略する。
【0072】
第３の実施形態の第１変形例では、計時部６２３，６３３に代えて、エッジ検出部６２４，６３４を備えるようにしたものである。第１信号処理回路において、エッジ検出部６２４は、インバータ６２２から出力される受光信号（ＡＰＤ ＯＵＴ）のＨｉｇｈレベルからＬｏｗレベルへ変化する第１のエッジを検出する。
【0073】
第２信号処理回路において、エッジ検出部６３４は、インバータ６３２から出力される受光信号（ＡＰＤ ＯＵＴ）のＬｏｗレベルからＨｉｇｈレベルへ変化する第２のエッジを検出する。
【0074】
第１のエッジを示す信号及び第２のエッジを示す信号は、論理ＯＲ回路６４２で加算されて計時部６４３に出力される。計時部６４３は、論理ＯＲ回路６４２の出力信号に基づいて、光の発光時から画素３が受光するまでの時間に対応するカウント値を生成し、カウント値を後段の処理部６４１に出力する。
【0075】
＜第３の実施形態の第１変形例による作用効果＞
以上のように第３の実施形態の第１変形例にあっても、上記第３の実施形態と同様の作用効果が得られる。
以上のように第３の実施形態の第１変形例にあっても、上記第３の実施形態と同様の作用効果が得られる。
【0076】
＜第３の実施形態の第２変形例＞
図１３は、本開示の第３の実施形態の第２変形例として、上記第１信号処理回路及び第２信号処理回路の等価回路を示す。図１３において、上記図１１と同一部分には同一符号を付して詳細な説明を省略する。
図１３は、本開示の第３の実施形態の第２変形例として、上記第１信号処理回路及び第２信号処理回路の等価回路を示す。図１３において、上記図１１と同一部分には同一符号を付して詳細な説明を省略する。
【0077】
第３の実施形態の第２変形例では、撮像に使う場合を例について説明する。第３の実施形態の第２変形例では、計時部６２３，６３３に代えて、波長帯域別のカウンタ６２５，６３５を備えるようにしたものである。第１信号処理回路において、カウンタ６２５は、インバータ６２２から出力される受光信号（ＡＰＤ ＯＵＴ）から例えば近赤外光といった長い波長の信号を検出してカウントし、カウント値を信号調整部６４４に出力する。
【0078】
一方、第２信号処理回路において、カウンタ６３５は、インバータ６３２から出力される受光信号（ＡＰＤ ＯＵＴ）から例えば可視光の短波長のＲＧＢ信号を検出してカウントし、カウント値を信号調整部６４４に出力する。
【0079】
信号調整部６４４は、波長帯域別のカウント値それぞれに対し重み係数を乗算して加算し、加算結果を認識・判定部６４５に出力する。認識・判定部６４５は、信号調整部６４４から出力される加算結果から、被写体の認識・判定を行う。
【0080】
ここで、信号調整部６４４は、周囲が暗く被写体を判別しにくい場合に、カウンタ６２５から出力される近赤外用のカウント値に大きい値の重み係数を乗算し、カウンタ６３５から出力されるＲＧＢ用のカウント値に小さい値の重み係数を乗算するように、重み係数が制御される。一方、信号調整部６４４は、周囲が明るく被写体を判別しやすい場合に、カウンタ６２５から出力される近赤外用のカウント値に小さい値の重み係数を乗算し、カウンタ６３５から出力されるＲＧＢ用のカウント値に大きい値の重み係数を乗算するように、重み係数が制御される。
【0081】
＜第３の実施形態の第２変形例による作用効果＞
以上のように第３の実施形態の第２変形例によれば、撮像に使う場合、受光面に近い側は可視光の短波長側の光電変換確率が高く、受光面から遠くなるに従って長い波長の光電変換確率が高くなるため、分光された画像を作成することができる。
以上のように第３の実施形態の第２変形例によれば、撮像に使う場合、受光面に近い側は可視光の短波長側の光電変換確率が高く、受光面から遠くなるに従って長い波長の光電変換確率が高くなるため、分光された画像を作成することができる。
【0082】
＜第４の実施形態＞
第４の実施形態は、画素３において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
第４の実施形態は、画素３において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
【0083】
（画素の構成例）
図１４を参照して、センサチップ１Ｃに形成される画素３の構成例について説明する。図１４は、第４の実施形態に係る画素３の断面的な構成例を示す。図１４において、上記図３と同一部分には、同一符号を付して詳細な説明を省略する。
図１４を参照して、センサチップ１Ｃに形成される画素３の構成例について説明する。図１４は、第４の実施形態に係る画素３の断面的な構成例を示す。図１４において、上記図３と同一部分には、同一符号を付して詳細な説明を省略する。
【0084】
ＳＰＡＤ素子６Ｃは、センサ基板１１に形成される光吸収層１１１、ｎ＋型領域４１２，５１２，５１２’，５２１、ｐ＋型領域４１１，５１１を含み構成される。さらに、ＳＰＡＤ素子６Ｃは、第２コンタクト電極１２３側に、ｎ＋型領域７１２，７１２’、ｐ＋型領域７１１を含み構成される。
【0085】
ＳＰＡＤ素子６Ｃでは、ｐ＋型領域７１１とｎ＋型領域７１２とが接合する領域に形成される空乏層によって、アバランシェ増倍領域（高電界領域）７１３が形成される。高電界領域７１３は、ＳＰＡＤ素子６Ｃのアノードに印加される大きな負電圧によってｐ＋型領域７１１とｎ＋型領域７１２との境界面に形成され、ＳＰＡＤ素子６Ｃに入射する１フォトンで発生する電子（ｅ－）を増倍する。また、ｐ＋型領域７１１を挟んで、ｎ＋型領域７１２の反対側に形成されるｎ＋型領域７１２’とｐ＋型領域７１１との間に、高電界領域を形成することもできる。
【0086】
ところで、高電界領域７１３は、例えばｎ＋型領域７１２と高濃度ｐ型拡散領域１１７との間のブレークダウンを避けるために、高電界領域４１３，５１３より小さいサイズである。
【0087】
＜第４の実施形態による作用効果＞
以上のように第４の実施形態によれば、第２コンタクト電極１２３が形成される側の高電界領域７１３を、他の高電界領域４１３，５１３より小さくすることにより、ｎ＋型領域７１２と高濃度ｐ型拡散領域１１７との間のブレークダウンを防止できる。
以上のように第４の実施形態によれば、第２コンタクト電極１２３が形成される側の高電界領域７１３を、他の高電界領域４１３，５１３より小さくすることにより、ｎ＋型領域７１２と高濃度ｐ型拡散領域１１７との間のブレークダウンを防止できる。
【0088】
＜第５の実施形態＞
第５の実施形態は、上記第４の実施形態と同じく、画素３において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
第５の実施形態は、上記第４の実施形態と同じく、画素３において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
【0089】
（画素の構成例）
図１５及び図１６を参照して、センサチップ１Ｄに形成される画素３の構成例について説明する。図１５は、第５の実施形態に係る画素３の断面的な構成例を示す。図１６は、図１５中の破線Ｃ－Ｃ’の位置から画素３を平面方向（図１５中矢印Ｙで示す方向）に見た構成例を示す。図１５において、上記図３と同一部分には、同一符号を付して詳細な説明を省略する。
図１５及び図１６を参照して、センサチップ１Ｄに形成される画素３の構成例について説明する。図１５は、第５の実施形態に係る画素３の断面的な構成例を示す。図１６は、図１５中の破線Ｃ－Ｃ’の位置から画素３を平面方向（図１５中矢印Ｙで示す方向）に見た構成例を示す。図１５において、上記図３と同一部分には、同一符号を付して詳細な説明を省略する。
【0090】
ＳＰＡＤ素子６Ｄは、センサ基板１１に形成される光吸収層１１１、ｎ＋型領域１１３，１１３’、ｐ＋型領域１１２を含み構成される。さらに、ＳＰＡＤ素子６Ｄは、受光面側に、ｎ＋型領域８１２，８１２’、ｐ＋型領域８１１を含み構成される。
【0091】
ＳＰＡＤ素子６Ｄでは、ｐ＋型領域８１１とｎ＋型領域８１２とが接合する領域に形成される空乏層によって、アバランシェ増倍領域（高電界領域）８１３が形成される。高電界領域８１３は、ＳＰＡＤ素子６Ｄのアノードに印加される大きな負電圧によってｐ＋型領域８１１とｎ＋型領域８１２との境界面に形成され、ＳＰＡＤ素子６Ｄに入射する１フォトンで発生する電子（ｅ－）を増倍する。また、ｐ＋型領域８１１を挟んで、ｎ＋型領域８１２の反対側に形成されるｎ＋型領域８１２’とｐ＋型領域８１１との間に、高電界領域を形成することもできる。
【0092】
ところで、高電界領域８１３は、例えばｎ＋型領域８１２と高濃度ｐ型拡散領域１１７との間のブレークダウンを避けるために、高電界領域１１４より小さいサイズである。
【0093】
図１６において、ｐ＋型領域８１１は、平面方向（図１６中矢印Ｘ及びＹで示す方向）において、画素３のほぼ中央を覆っている。但し、高電界領域８１３は、平面上のどこかでアノード及びカソードに深さ方向に繋がる不純物と電位が伝わる程度に接続されている必要がある。そこで、画素分離部２３のうち図１６中矢印Ｘで示す方向に延びる画素分離部２３－３，２３－４の内周には、センサ基板１１の深さ方向に沿ったｎ＋型領域８１４が形成される。ｎ＋型領域８１４は、高濃度ｎ型拡散領域１１８に電気的に接続される。
【0094】
＜第５の実施形態による作用効果＞
以上のように第５の実施形態によれば、例えばｎ＋型領域８１２と高濃度ｐ型拡散領域１１７との間のブレークダウンを防止できる。
以上のように第５の実施形態によれば、例えばｎ＋型領域８１２と高濃度ｐ型拡散領域１１７との間のブレークダウンを防止できる。
【0095】
＜第６の実施形態＞
第６の実施形態は、上記第４の実施形態と同じく、画素３において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
第６の実施形態は、上記第４の実施形態と同じく、画素３において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
【0096】
（画素の構成例）
図１７を参照して、センサチップ１Ｅに形成される画素３の構成例について説明する。図１７は、第６の実施形態に係る画素３の断面的な構成例を示す。図１７において、上記図３と同一部分には、同一符号を付して詳細な説明を省略する。
図１７を参照して、センサチップ１Ｅに形成される画素３の構成例について説明する。図１７は、第６の実施形態に係る画素３の断面的な構成例を示す。図１７において、上記図３と同一部分には、同一符号を付して詳細な説明を省略する。
【0097】
ＳＰＡＤ素子６Ｅは、センサ基板１１に形成される光吸収層１１１、ｎ＋型領域１１３，１１３’，４１２，５１２，５１２’、ｐ＋型領域１１２，４１１，５１１を含み構成される。
【0098】
ｎ＋型領域１１３の近傍に形成された高濃度ｎ型拡散領域９１１は、ｎ型の拡散層（ｎ＋＋）であり、ｎ＋型領域１１３をＳＰＡＤ素子６Ｅのカソードと電気的に接続するための第２コンタクト電極１２３との接続に用いられる。高濃度ｎ型拡散領域９１１は、センサ側配線層１２に形成される第２コンタクト電極１２３を介して、センサ側配線層１２に形成される第２配線パターン１２４に電気的に接続されている。
【0099】
ところで、第１コンタクト電極１２１との接続に用いられる高濃度ｐ型拡散領域９１２は、例えばｎ＋型領域１１３と高濃度ｐ型拡散領域９１２との間のブレークダウンを避けるために、高濃度ｎ型拡散領域９１１と同一平面以外でセンサ基板１１の深さ方向（図１７中矢印Ｚで示す方向）に沿った位置に形成される。そして、高濃度ｎ型拡散領域９１１に対し高濃度ｐ型拡散領域９１２が深さ方向にシフトした領域には、メタル膜９１３が形成される。メタル膜９１３は、高濃度ｐ型拡散領域９１２を第１コンタクト電極１２１に電気的に接続する。
【0100】
高濃度ｐ型拡散領域９１２は、メタル膜９１３及び第１コンタクト電極１２１を介して、センサ側配線層１２に形成される第１配線パターン１２２に電気的に接続されている。
【0101】
＜第６の実施形態による作用効果＞
以上のように第６の実施形態によれば、ＳＰＡＤ素子６Ｅのアノードと第１コンタクト電極１２１とを接続する高濃度ｐ型拡散領域９１２を、ＳＰＡＤ素子６Ｅのカソード用の高濃度ｎ型拡散領域９１１と同一平面以外のセンサ基板１１の深さ方向に沿った位置に形成することで、例えばｎ＋型領域１１３と高濃度ｐ型拡散領域９１２との間のブレークダウンを防止できる。なお、ＳＰＡＤ素子６Ｆのカソード用の高濃度ｎ型拡散領域９１１を、ＳＰＡＤ素子６Ｆのアノード用の高濃度ｐ型拡散領域９２１に対し、センサ基板１１の深さ方向に沿った位置にシフトするようにしてもよい。
以上のように第６の実施形態によれば、ＳＰＡＤ素子６Ｅのアノードと第１コンタクト電極１２１とを接続する高濃度ｐ型拡散領域９１２を、ＳＰＡＤ素子６Ｅのカソード用の高濃度ｎ型拡散領域９１１と同一平面以外のセンサ基板１１の深さ方向に沿った位置に形成することで、例えばｎ＋型領域１１３と高濃度ｐ型拡散領域９１２との間のブレークダウンを防止できる。なお、ＳＰＡＤ素子６Ｆのカソード用の高濃度ｎ型拡散領域９１１を、ＳＰＡＤ素子６Ｆのアノード用の高濃度ｐ型拡散領域９２１に対し、センサ基板１１の深さ方向に沿った位置にシフトするようにしてもよい。
【0102】
＜第７の実施形態＞
第７の実施形態は、上記第４の実施形態と同じく、画素３において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
第７の実施形態は、上記第４の実施形態と同じく、画素３において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
【0103】
（画素の構成例）
図１８を参照して、センサチップ１Ｆに形成される画素３の構成例について説明する。図１８は、第７の実施形態に係る画素３の断面的な構成例を示す。図１８において、上記図１７と同一部分には、同一符号を付して詳細な説明を省略する。
図１８を参照して、センサチップ１Ｆに形成される画素３の構成例について説明する。図１８は、第７の実施形態に係る画素３の断面的な構成例を示す。図１８において、上記図１７と同一部分には、同一符号を付して詳細な説明を省略する。
【0104】
ＳＰＡＤ素子６Ｆは、センサ基板１１に形成される光吸収層１１１、ｎ＋型領域１１３，１１３’，４１２，５１２，５１２’、ｐ＋型領域１１２，４１１，５１１を含み構成される。
【0105】
ところで、第１コンタクト電極１２１との接続に用いられる高濃度ｐ型拡散領域９２１は、例えばｎ＋型領域１１３と高濃度ｐ型拡散領域９２１との間のブレークダウンを避けるために、センサ基板１１に対して高濃度ｎ型拡散領域９１１の形成側とは反対側となる受光面（光入射面）側に形成される。
【0106】
高濃度ｐ型拡散領域９２１は、第１コンタクト電極９２２を介して遮光膜３３内で画素分離部２３のメタル膜２１に電気的に接続される。これにより、高濃度ｐ型拡散領域９２１は、第１コンタクト電極９２２、メタル膜２１、メタル膜９１３及び第１コンタクト電極１２１を介して、センサ側配線層１２に形成される第１配線パターン１２２に電気的に接続される。
【0107】
＜第７の実施形態による作用効果＞
以上のように第７の実施形態によれば、ＳＰＡＤ素子６Ｆのアノードと第１コンタクト電極１２１とを接続する高濃度ｐ型拡散領域９２１を、ＳＰＡＤ素子６Ｆのカソード用の高濃度ｎ型拡散領域９１１が形成されるセンサ基板１１の表面とは反対側の受光面（光入射面）に形成することで、例えばｎ＋型領域１１３と高濃度ｐ型拡散領域９２１との間のブレークダウンを防止できる。なお、ＳＰＡＤ素子６Ｆのカソード用の高濃度ｎ型拡散領域９１１を、センサ基板１１の受光面に形成し、ＳＰＡＤ素子６Ｆのアノード用の高濃度ｐ型拡散領域９２１を、センサ基板１１の表面に形成するようにしてもよい。
以上のように第７の実施形態によれば、ＳＰＡＤ素子６Ｆのアノードと第１コンタクト電極１２１とを接続する高濃度ｐ型拡散領域９２１を、ＳＰＡＤ素子６Ｆのカソード用の高濃度ｎ型拡散領域９１１が形成されるセンサ基板１１の表面とは反対側の受光面（光入射面）に形成することで、例えばｎ＋型領域１１３と高濃度ｐ型拡散領域９２１との間のブレークダウンを防止できる。なお、ＳＰＡＤ素子６Ｆのカソード用の高濃度ｎ型拡散領域９１１を、センサ基板１１の受光面に形成し、ＳＰＡＤ素子６Ｆのアノード用の高濃度ｐ型拡散領域９２１を、センサ基板１１の表面に形成するようにしてもよい。
【0108】
＜第８の実施形態＞
第８の実施形態は、デバイス製造方法の実施形態である。
図１９乃至図２８は、本開示の第８の実施形態において、光検出素子を製造するウェーハプロセスフローを示している。各工程は、一般的なウェーハプロセスで形成できる。
第８の実施形態は、デバイス製造方法の実施形態である。
図１９乃至図２８は、本開示の第８の実施形態において、光検出素子を製造するウェーハプロセスフローを示している。各工程は、一般的なウェーハプロセスで形成できる。
【0109】
図１９に示すように、例えば、シリコン半導体基板１０００を用意し、図２０に示すように、シリコン半導体基板１０００の光入射面側に、例えばホウ素等のアクセプター不純物をドーピングすることでｐ型の拡散層１００１を形成し、平面方向（図２０中矢印Ｘ及びＹで示す方向）への高電界領域を形成するために、ｐ＋型領域５１１及びｎ＋型領域５１２，５１２’，５２１を形成する。
【0110】
同時に、シリコン半導体基板１０００を複数の画素３に分割し、深さ方向（図２０中矢印Ｚで示す方向）への高電界領域を形成するために、ｐ＋型領域４１１の一部となるｐ＋型領域１００２と、ｎ＋型領域４１２の一部となるｎ＋型領域１００３とを形成する。ｐ＋型領域１００２は、例えばホウ素等のアクセプター不純物を深さ方向へ３段づつドーピングされることにより形成される。また、ｎ＋型領域１００３は、例えばリン等のドナー不純物を深さ方向へ３段づつドーピングされることにより形成される。
【0111】
そして、図２１に示すように、シリコン半導体基板１０００のｎ＋型領域５１２を形成する側に、例えばエピタキシャル成長でシリコン層１１００をさらに成膜する。続いて、図２２に示すように、シリコン層１１００に、次段の平面方向（図２２中矢印Ｘ及びＹで示す方向）への高電界領域を形成するために、ｐ＋型領域１１２及びｎ＋型領域１１３，１１３’を形成する。同時に、ｐ＋型領域４１１の残りの一部となるｐ＋型領域１００２と、ｎ＋型領域４１２の残りの一部となるｎ＋型領域１００３とを形成する。
【0112】
そして、図２３に示すように、ｐ＋型領域１００２に高濃度ｐ型拡散領域１１７を形成し、ｎ＋型領域１１３の近傍に高濃度ｎ型拡散領域１１８を形成する。高濃度ｐ型拡散領域１１７は、ｐ＋型領域１００２より例えばホウ素等のアクセプター不純物をさらにドーピングすることにより形成される。高濃度ｎ型拡散領域１１８は、ｎ＋型領域１１３より例えばリン等のドナー不純物をさらにドーピングすることにより形成される。
【0113】
そして、図２４に示すように、シリコン層１１００上にセンサ側配線層１２を積層する。このとき、センサ側配線層１２に形成される第１コンタクト電極１２１が高濃度ｐ型拡散領域１１７に接続され、センサ側配線層１２に形成される第２コンタクト電極１２３が高濃度ｎ型拡散領域１１８に接続される。
【0114】
以後、図２５に示すように、図１から図２４までのウェーハプロセスを行ったシリコン半導体基板１０００を１８０度反転し、センサ側配線層１２とロジック側配線層１３とを貼り合わせ、図２６に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）研磨により、図２５に示す所望の厚さまでの不要なシリコン半導体基板１２００を削る。シリコン半導体基板１０００は、不要なシリコン半導体基板１２００が削られることにより、上記センサ基板１１となる。
【0115】
そして、図２７に示すように、隣接するＳＰＡＤ素子６の間に、メタル膜２１及び絶縁膜２２による二重構造の画素分離部２３を、センサ基板１１の裏面（光入射面）から表面（センサ側配線層１２に接する面）まで、つまりｐ＋型領域１００２，１１０１及び高濃度ｐ型拡散領域１１７を貫通させて形成する。また、光吸収層１１１の裏面（光入射面）を囲うように、ピニング膜１１５を形成する。さらに、画素分離部２３の側面とｐ＋型領域４１１との間、ピニング膜１１５の上面（図２７中矢印Ｚで示す方向側の面）に絶縁膜１１６を形成する。
【0116】
また、絶縁膜１１６の上面（図２７中矢印Ｚで示す方向側の面）に平坦化膜３１を形成する。画素分離部２３の突き出たメタル膜２１の上方（図２７中矢印Ｚで示す方向）には、ハードマスク３３１が積層され、ハードマスク３３１の上方に絶縁膜３３２が積層される。
【0117】
以後、図２８に示すように、絶縁膜３３２の上方（図２８中矢印Ｚで示す方向）に反射防止膜３３３を積層することにより遮光膜３３を形成する。そして、平坦化膜３１の上面（図２８中矢印Ｚで示す方向側の面）で遮光膜３３との間に、オンチップレンズ３２を形成する。
【0118】
＜その他の実施形態＞
上記のように、本技術は第１から第８の実施形態、及び第１の実施形態の変形例、第２の実施形態の変形例、第３の実施形態の第１変形例及び第２変形例によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の第１から第８の実施形態、及び第１の実施形態の変形例、第２の実施形態の変形例、第３の実施形態の第１変形例及び第２変形例が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第１から第８の実施形態、及び第１の実施形態の変形例、第２の実施形態の変形例、第３の実施形態の第１変形例及び第２変形例がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
上記のように、本技術は第１から第８の実施形態、及び第１の実施形態の変形例、第２の実施形態の変形例、第３の実施形態の第１変形例及び第２変形例によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の第１から第８の実施形態、及び第１の実施形態の変形例、第２の実施形態の変形例、第３の実施形態の第１変形例及び第２変形例が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第１から第８の実施形態、及び第１の実施形態の変形例、第２の実施形態の変形例、第３の実施形態の第１変形例及び第２変形例がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
【0119】
＜電子機器への応用例＞
図２９は、本技術を適用した電子機器としての撮像装置の一実施形態の構成例を示すブロック図である。
図２９は、本技術を適用した電子機器としての撮像装置の一実施形態の構成例を示すブロック図である。
【0120】
図２９の撮像装置２０００は、ビデオカメラやデジタルスチルカメラ等である。撮像装置２０００は、レンズ群２００１、固体撮像素子２００２、ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６、操作部２００７、および電源部２００８からなる。ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６、操作部２００７、および電源部２００８は、バスライン２００９を介して相互に接続されている。
【0121】
レンズ群２００１は、被写体からの入射光（像光）を取り込んで固体撮像素子２００２の撮像面上に結像する。固体撮像素子２００２は、上述した光検出素子の第１乃至第７の実施形態からなる。固体撮像素子２００２は、レンズ群２００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路２００３に供給する。
【0122】
ＤＳＰ回路２００３は、固体撮像素子２００２から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ２００４に供給し、一時的に記憶させる。
表示部２００５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ２００４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。
表示部２００５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ２００４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。
【0123】
記録部２００６は、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ２００４に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。
操作部２００７は、ユーザによる操作の下に、撮像装置２０００が持つ様々な機能について操作指令を発する。電源部２００８は、電源を、ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６、および操作部２００７に対して適宜供給する。
操作部２００７は、ユーザによる操作の下に、撮像装置２０００が持つ様々な機能について操作指令を発する。電源部２００８は、電源を、ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６、および操作部２００７に対して適宜供給する。
【0124】
本技術を適用する電子機器は、画像取込部（光電変換部）に光検出素子を用いる装置であればよく、撮像装置２０００のほか、撮像機能を有する携帯端末装置、画像読取部に光検出装置を用いる複写機などがある。
【0125】
なお、本開示は以下のような構成も取ることができる。
（１）
それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、
前記複数の画素のそれぞれは、
少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、
前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
を備え、
前記高電界領域は、前記半導体基板の深さ方向に複数段形成される
光検出素子。
（２）
前記複数の画素のそれぞれは、
隣接する画素の間に形成され、前記半導体基板の深さ方向に延伸する画素分離部を備え、
前記高電界領域は、さらに、前記画素分離部の近傍に形成される前記第１導電型領域と、平面視において前記第１導電型領域の内側に形成される前記第２導電型領域との間に所定の電圧が印加されることにより形成される
上記（１）に記載の光検出素子。
（３）
複数段形成された前記高電界領域のうち第１の高電界領域は、前記電気信号を処理する第１の信号処理回路に接続され、
前記第１の高電界領域とは別の第２の高電界領域は、前記第１の信号処理回路とは別の第２の信号処理回路に接続される
上記（１）に記載の光検出素子。
（４）
前記第１の信号処理回路及び前記第２の信号処理回路は、前記電気信号に基づいて、光の発光時から前記画素が受光するまでの時間に対応するカウント値を生成する計時部を有する
上記（３）に記載の光検出素子。
（５）
前記第１の信号処理回路は、前記電気信号の第１の信号レベルから第２の信号レベルへ変化する第１のエッジを検出する第１のエッジ検出部を有し、
前記第２の信号処理回路は、前記電気信号の前記第２の信号レベルから前記第１の信号レベルへ変化する第２のエッジを検出する第２のエッジ検出部を有する
上記（３）に記載の光検出素子。
（６）
前記第１の信号処理回路は、第１の波長帯域の電気信号をカウントする第１のカウンタを有し、
前記第２の信号処理回路は、前記第１の波長帯域とは異なる第２の波長帯域の電気信号をカウントする第２のカウンタを有する
上記（３）に記載の光検出素子。
（７）
複数段の前記高電界領域のうち少なくとも１つの高電界領域は、他の高電界領域より小さいサイズである
上記（１）に記載の光検出素子。
（８）
前記複数の画素のそれぞれは、
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第１導電型領域と前記第２導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
複数段の前記高電界領域のうち前記コンタクト電極が形成される側の高電界領域は、他の高電界領域より小さいサイズである
上記（１）に記載の光検出素子。
（９）
前記複数の画素のそれぞれは、
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第１導電型領域と前記第２導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置と同一平面以外で前記半導体基板の深さ方向に沿った異なる位置である
上記（１）に記載の光検出素子。
（１０）
前記複数の画素のそれぞれは、
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記第１導電型領域と前記第２導電型領域との間に前記所定の電圧を印加するための複数のコンタクト電極をさらに備え、
前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、前記半導体基板の前記光入射面側であり、
他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置は、前記半導体基板の前記光入射面とは反対の面側である
上記（１）に記載の光検出素子。
（１１）
それぞれ入射した光に応じて電気信号を生成可能な複数の画素を配置する半導体基板を備える光検出素子の製造方法であって、
前記半導体基板の少なくとも一部の領域に、光入射面から反対の面に至る深さ方向と直交する平面方向への第１の高電界領域を形成するための第１導電型領域、第１導電型とは逆電極の第２導電型領域を形成する第１の高電界領域形成工程と、
前記第１の高電界領域より前記深さ方向へ、前記平面方向への第２の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域を形成する第２の高電界領域形成工程と、
前記第１の高電界領域及び前記第２の高電界領域を形成するために、所定の電圧を前記第１導電型領域と前記第２導電型領域との間に印加するための複数のコンタクト電極を、前記半導体基板の前記光入射面とは反対の面に形成するコンタクト電極形成工程と
を有する光検出素子の製造方法。
（１２）
前記第１の高電界領域形成工程は、さらに、前記第１の高電界領域の形成と同時に、前記深さ方向への第３の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域の少なくとも一部を形成する工程を有し、
前記第２の高電界領域形成工程は、さらに、前記第２の高電界領域の形成と同時に、前記第３の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域の残りの一部を形成する工程を有する
上記（１１）に記載の光検出素子の製造方法。
（１３）
それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、
前記複数の画素のそれぞれは、
少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、
前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
を備え、
前記高電界領域は、前記半導体基板の深さ方向に複数段形成される光検出素子を備えた、
電子機器。
（１）
それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、
前記複数の画素のそれぞれは、
少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、
前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
を備え、
前記高電界領域は、前記半導体基板の深さ方向に複数段形成される
光検出素子。
（２）
前記複数の画素のそれぞれは、
隣接する画素の間に形成され、前記半導体基板の深さ方向に延伸する画素分離部を備え、
前記高電界領域は、さらに、前記画素分離部の近傍に形成される前記第１導電型領域と、平面視において前記第１導電型領域の内側に形成される前記第２導電型領域との間に所定の電圧が印加されることにより形成される
上記（１）に記載の光検出素子。
（３）
複数段形成された前記高電界領域のうち第１の高電界領域は、前記電気信号を処理する第１の信号処理回路に接続され、
前記第１の高電界領域とは別の第２の高電界領域は、前記第１の信号処理回路とは別の第２の信号処理回路に接続される
上記（１）に記載の光検出素子。
（４）
前記第１の信号処理回路及び前記第２の信号処理回路は、前記電気信号に基づいて、光の発光時から前記画素が受光するまでの時間に対応するカウント値を生成する計時部を有する
上記（３）に記載の光検出素子。
（５）
前記第１の信号処理回路は、前記電気信号の第１の信号レベルから第２の信号レベルへ変化する第１のエッジを検出する第１のエッジ検出部を有し、
前記第２の信号処理回路は、前記電気信号の前記第２の信号レベルから前記第１の信号レベルへ変化する第２のエッジを検出する第２のエッジ検出部を有する
上記（３）に記載の光検出素子。
（６）
前記第１の信号処理回路は、第１の波長帯域の電気信号をカウントする第１のカウンタを有し、
前記第２の信号処理回路は、前記第１の波長帯域とは異なる第２の波長帯域の電気信号をカウントする第２のカウンタを有する
上記（３）に記載の光検出素子。
（７）
複数段の前記高電界領域のうち少なくとも１つの高電界領域は、他の高電界領域より小さいサイズである
上記（１）に記載の光検出素子。
（８）
前記複数の画素のそれぞれは、
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第１導電型領域と前記第２導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
複数段の前記高電界領域のうち前記コンタクト電極が形成される側の高電界領域は、他の高電界領域より小さいサイズである
上記（１）に記載の光検出素子。
（９）
前記複数の画素のそれぞれは、
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第１導電型領域と前記第２導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置と同一平面以外で前記半導体基板の深さ方向に沿った異なる位置である
上記（１）に記載の光検出素子。
（１０）
前記複数の画素のそれぞれは、
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記第１導電型領域と前記第２導電型領域との間に前記所定の電圧を印加するための複数のコンタクト電極をさらに備え、
前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、前記半導体基板の前記光入射面側であり、
他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置は、前記半導体基板の前記光入射面とは反対の面側である
上記（１）に記載の光検出素子。
（１１）
それぞれ入射した光に応じて電気信号を生成可能な複数の画素を配置する半導体基板を備える光検出素子の製造方法であって、
前記半導体基板の少なくとも一部の領域に、光入射面から反対の面に至る深さ方向と直交する平面方向への第１の高電界領域を形成するための第１導電型領域、第１導電型とは逆電極の第２導電型領域を形成する第１の高電界領域形成工程と、
前記第１の高電界領域より前記深さ方向へ、前記平面方向への第２の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域を形成する第２の高電界領域形成工程と、
前記第１の高電界領域及び前記第２の高電界領域を形成するために、所定の電圧を前記第１導電型領域と前記第２導電型領域との間に印加するための複数のコンタクト電極を、前記半導体基板の前記光入射面とは反対の面に形成するコンタクト電極形成工程と
を有する光検出素子の製造方法。
（１２）
前記第１の高電界領域形成工程は、さらに、前記第１の高電界領域の形成と同時に、前記深さ方向への第３の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域の少なくとも一部を形成する工程を有し、
前記第２の高電界領域形成工程は、さらに、前記第２の高電界領域の形成と同時に、前記第３の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域の残りの一部を形成する工程を有する
上記（１１）に記載の光検出素子の製造方法。
（１３）
それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、
前記複数の画素のそれぞれは、
少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、
前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
を備え、
前記高電界領域は、前記半導体基板の深さ方向に複数段形成される光検出素子を備えた、
電子機器。
【符号の説明】
【0126】
１，１Ａ，１Ｂ，１Ｃ，１Ｅ，１Ｆ…センサチップ、２…画素アレイ部、３…画素、５…バイアス電圧印加部、６，６－１，６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ，６Ｆ…ＳＰＡＤ素子、７，６２１，６３１…クエンチング抵抗素子、８，６２２，６３２…インバータ、１１…センサ基板、１２…センサ側配線層、１３…ロジック側配線層、２１，９１３…メタル膜、２２，１１６，３３２…絶縁膜、２３，２３－１，２３－２，２３－３，２３－４…画素分離部、３１…平坦化膜、３２…オンチップレンズ、３３…遮光膜、１１１…光吸収層、１１２，４１１，５１１，５１４，６１１，７１１，８１１，１００２，１１０１…ｐ＋型領域、１１３，１１３’，４１２，５１２，５１２’，５１５，５２１，６１２，７１２，７１２’，８１２，８１２’，８１４，１００３…ｎ＋型領域、１１４，４１３，５１３，７１３，８１３…高電界領域、１１５…ピニング膜、１１７，９１２，９２１…高濃度ｐ型拡散領域、１１８，１１９，９１１…高濃度ｎ型拡散領域、１２１，９２２…第１コンタクト電極、１２２…第１配線パターン、１２３，１２５，１２７…第２コンタクト電極、１２４，１２６，１２８…第２配線パターン、３３１…ハードマスク、３３３…反射防止膜、６２３，６３３，６４３…計時部、６２４，６３４…エッジ検出部、６２５，６３５…カウンタ、６４１…処理部、６４２…論理ＯＲ回路、６４４…信号調整部、６４５…認識・判定部、１０００，１２００…シリコン半導体基板、１００１…拡散層、１１００…シリコン層、２０００…撮像装置、２００１…レンズ群、２００２…固体撮像素子、２００３…ＤＳＰ回路、２００４…フレームメモリ、２００５…表示部、２００６…記録部、２００７…操作部、２００８…電源部、２００９…バスライン
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】