特開 2022-186618 イメージセンサ及びイメージセンサの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022186618

(43)【公開日】2022-12-15

(54)【発明の名称】イメージセンサ及びイメージセンサの製造方法

(51)【国際特許分類】

   H01L 27/146 20060101AFI20221208BHJP

【ＦＩ】

H01L27/146 D

H01L27/146 F

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022084739

(22)【出願日】2022-05-24

(31)【優先権主張番号】10-2021-0072068

(32)【優先日】2021-06-03

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000051

【氏名又は名称】弁理士法人共生国際特許事務所

(72)【発明者】

【氏名】權 杜 原

(72)【発明者】

【氏名】文 昌 碌

(72)【発明者】

【氏名】林 京 太

【テーマコード（参考）】

4M118

【Ｆターム（参考）】

4M118AA05

4M118AA10

4M118AB01

4M118BA14

4M118BA19

4M118CA02

4M118CA22

4M118CB20

4M118DD04

4M118EA14

4M118FA06

4M118FA38

4M118GA09

4M118GC07

4M118GD03

4M118GD04

4M118GD13

4M118HA22

4M118HA25

4M118HA33

(57)【要約】      （修正有）

【課題】改善された接合構造を有するイメージセンサ及びその製造方法を提供する。
【解決手段】イメージセンサ１００は、ピクセル部ＰＸを含む第１半導体基板１１１及び第１配線層１１５を含む第１レイヤー１１０、グローバルシャッタ動作を実現するための複数のトランジスタが形成された第２半導体基板１２１及び第２配線層１２５を含む第２レイヤー１２０、第１配線層の一面に露出した第１ボンディングメタル１１６と第２配線層の一面に露出した第２ボンディングメタル１２６とを互いに接触させ、第１レイヤーと第２レイヤーとを接合する複数の第１接合構造１５０、ロジック回路が形成される第３半導体基板１３１及び第３配線層１３５を含む第３レイヤー１３０及び第２配線１２２に接触して第２半導体基板を貫通する接合ビア１２７と第３ボンディングメタル１３６とを互いに接触させて第２レイヤーと第３レイヤーとを接合する複数の第２接合構造１６０を含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数の単位ピクセルが配列されたピクセル部を含む第１半導体基板、及び前記第１半導体基板上に積層された第１配線層を含む第１レイヤーと、
グローバルシャッタ動作を実現するための複数のトランジスタが形成された第２半導体基板、及び前記第２半導体基板上に積層された第２配線層を含み、第１方向において前記第１配線層と前記第２配線層とが互いに向かい合うように前記第１レイヤーに積層された第２レイヤーと、
前記第１配線層の一面に露出した第１ボンディングメタルと、前記第２配線層の一面に露出した第２ボンディングメタルとを互いに接触させて前記第１レイヤー及び前記第２レイヤーを接合する複数の第１接合構造と、
ロジック回路が形成された第３半導体基板、及び前記第３半導体基板上に積層された第３配線層を含み、前記第１方向において前記第２半導体基板及び前記第３配線層が互いに向かい合うように前記第２レイヤーに接合された第３レイヤーと、
前記第２配線層から延長して前記第２半導体基板を貫通する接合ビアと、前記第３配線層の一面に露出した第３ボンディングメタルとを互いに接触させて前記第２レイヤーと前記第３レイヤーとを接合する複数の第２接合構造と、を含むことを特徴とするイメージセンサ。

【請求項2】

前記第１半導体基板には転送トランジスタが形成され、前記第２半導体基板には前記転送トランジスタを除いたピクセル回路のトランジスタが形成されていることを特徴とする請求項１に記載のイメージセンサ。

【請求項3】

前記第１半導体基板には、転送トランジスタ、リセットトランジスタ、及び動作トランジスタを含むピクセル回路のトランジスタが形成されていることを特徴とする請求項１に記載のイメージセンサ。

【請求項4】

前記接合ビアは、前記第２配線層に含まれた第２配線に接触し、前記第１方向に垂直な第２方向で第１幅を有する上部ビア領域、及び前記第３ボンディングメタルに接触し、前記第２方向で前記第１幅よりも大きい第２幅を有する下部ビア領域を含むことを特徴とする請求項１に記載のイメージセンサ。

【請求項5】

前記第２半導体基板と前記接合ビアとの間には、第１スペーサ層が配置され、前記第２半導体基板と前記第３配線層との間には、第２スペーサ層が配置され、
前記第１方向において前記上部ビア領域の厚さは、前記第２スペーサ層の厚さよりも大きいことを特徴とする請求項４に記載のイメージセンサ。

【請求項6】

前記第１スペーサ層及び前記第２スペーサ層は、互いに異なる物質で構成されていることを特徴とする請求項５に記載のイメージセンサ。

【請求項7】

第１方向に順次接合された第１レイヤー、第２レイヤー、及び第３レイヤーが、前記第１方向においてそれぞれ半導体基板及び前記半導体基板上に積層された配線層を含み、前記第１方向に垂直な第２方向及び第３方向において複数の領域に区分され、
前記複数の領域は、
前記第１レイヤーが、ピクセル部が形成された第１半導体基板を含み、
前記第２レイヤーが、所定回路が形成された第２半導体基板を含む第１領域と、
第１接合構造によって前記第１レイヤーと前記第２レイヤーが接合され、第２接合構造によって前記第２レイヤーと前記第３レイヤーが接合される第２領域と、
前記第１半導体基板の露出した一面から延長して前記第１レイヤーに含まれた第１配線層に含まれた第１配線に連結される第１貫通ビア、及び前記第３レイヤーに含まれた第３半導体基板の露出した一面から延長して前記第３レイヤーに含まれた第３配線層に含まれた第３配線に連結される第２貫通ビアの少なくとも１つを含む第３領域と、を含むことを特徴とするイメージセンサ。

【請求項8】

前記複数の領域は、前記第１接合構造及び前記第２接合構造を含み、前記第１領域、前記第２領域、及び前記第３領域を囲むように配置された第４領域をさらに含むことを特徴とする請求項７に記載のイメージセンサ。

【請求項9】

複数の単位ピクセルが配列されたピクセル部を含む第１半導体基板、及び前記第１半導体基板上に積層された第１配線層を含む第１レイヤーを形成する段階と、
グローバルシャッタ動作を実現するための複数のトランジスタが形成される第２半導体基板、及び前記第２半導体基板上に積層された第２配線層を含む第２レイヤーを形成する段階と、
前記第１配線層の一面に露出した第１ボンディングメタルと前記第２配線層の一面に露出した第２ボンディングメタルを形成する段階と、
前記第１ボンディングメタルと前記第２ボンディングメタルを接合して第１接合構造を形成する段階と、
前記第２配線層に含まれた配線に接触し、前記第２半導体基板を貫通する接合ビアを形成する段階と、
ロジック回路が形成される第３半導体基板、及び前記第３半導体基板上に積層された第３配線層を含む第３レイヤーを形成する段階と、
前記第３配線層の一面に露出した第３ボンディングメタルを形成する段階と、
前記接合ビアと前記第３ボンディングメタルを接合して第２接合構造を形成する段階と、を含むことを特徴とするイメージセンサの製造方法。

【請求項10】

前記接合ビアを形成する段階は、
前記第２半導体基板を第１エッチングする段階と、
前記第２半導体基板の一面、及び前記第１エッチングによって露出した前記第２配線層上にスペーサ層を形成する段階と、
前記スペーサ層及び前記第２配線層の一部を第２エッチングする段階と、
前記第２エッチングによって露出した前記第２配線層に含まれた配線に接触するビア構造物を形成する段階と、を含むことを特徴とする請求項９に記載のイメージセンサの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、イメージセンサ及びイメージセンサの製造方法に関する。

【背景技術】

【0002】

イメージセンサは、光を受け入れ、電気信号を生成する半導体基盤のセンサであって、複数の単位ピクセルを有するピクセルアレイと、ピクセルアレイを駆動してイメージを生成するための回路などを含む。複数の単位ピクセルは、外部の光に反応して電荷を生成するフォトダイオード及びフォトダイオードが生成した電荷を電気信号に変換するピクセル回路などを含む。イメージセンサは、写真や動画を撮影するためのカメラ以外に、スマートフォン、タブレットＰＣ、ラップトップコンピュータ、ＴＶ、自動車などに幅広く適用される。最近では、イメージセンサの性能を向上させるために複数の素子を配置する方法に関する研究が行われている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－９８５３３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、ピクセル部が形成される第１レイヤー、グローバルシャッタ動作を実現するための回路が形成される第２レイヤー、及びロジック回路が形成される第３レイヤーの積層構造からなり、改善された接合構造を有するイメージセンサを提供することにある。

【課題を解決するための手段】

【0005】

本発明の一態様によるイメージセンサは、複数の単位ピクセルが配列されたピクセル部を含む第１半導体基板、及び前記第１半導体基板上に積層された第１配線層を含む第１レイヤーと、グローバルシャッタ動作を実現するための複数のトランジスタが形成された第２半導体基板、及び前記第２半導体基板上に積層された第２配線層を含み、第１方向において前記第１配線層と前記第２配線層とが互いに向かい合うように前記第１レイヤーに接合された第２レイヤーと、前記第１配線層の一面に露出した第１ボンディングメタルと、前記第２配線層の一面に露出した第２ボンディングメタルとを互いに接触させて前記第１レイヤーと前記第２レイヤーとを接合する複数の第１接合構造、ロジック回路が形成された第３半導体基板、及び前記第３半導体基板上に積層された第３配線層を含み、前記第１方向において前記第２半導体基板と前記第３配線層とが互いに向かい合うように前記第２レイヤーに接合された第３レイヤーと、前記第２配線層に含まれた第２配線に接触して前記第２半導体基板を貫通する接合ビアと前記第３配線層の一面に露出した第３ボンディングメタルとを互いに接触させて前記第２レイヤーと前記第３レイヤーとを接合する複数の第２接合構造を含むことを特徴とする。

【0006】

本発明の一実施形態によるイメージセンサは、複数の単位ピクセルが配列されたピクセル部を含む第１半導体基板、及び前記第１半導体基板上に積層された第１配線層を含む第１レイヤーと、所定回路が形成される第２半導体基板、及び前記第２半導体基板上に積層された第２配線層を含み、第１方向において前記第１配線層と前記第２配線層とが互いに向かい合うように前記第１レイヤーに接合される第２レイヤーと、所定回路が形成された第３半導体基板、及び前記第３半導体基板上に積層された第３配線層を含み、前記第３配線層の一面に露出した第３ボンディングメタルを前記第１方向に前記第２半導体基板を貫通する接合ビアに接触させて前記第２レイヤーに接合される第３レイヤーとを含み、前記接合ビアは、前記第２配線層に含まれた第２配線に接触し、前記第１方向に垂直な第２方向で第１幅を有する上部ビア領域、及び前記第３ボンディングメタルに接触し、前記第２方向において前記第１幅よりも大きい第２幅を有する下部ビア領域を含み得る。

【0007】

本発明の他の態様によるイメージセンサは、第１方向に順次接合された第１レイヤー、第２レイヤー、及び第３レイヤーが、第１方向においてそれぞれ半導体基板及び前記半導体基板上に積層された配線層を含み、前記第１方向に垂直な第２方向及び第３方向で複数の領域に区分され、前記複数の領域は、前記第１レイヤーが、ピクセル部が形成された第１半導体基板を含み、前記第２レイヤーが、所定回路が形成された第２半導体基板を含む第１領域と、第１接合構造によって前記第１レイヤーと前記第２レイヤーが接合され、第２接合構造によって前記第２レイヤーと前記第３レイヤーが接合された第２領域と、前記第１半導体基板の露出した一面から延長して前記第１レイヤーに含まれた第１配線層に含まれた第１配線に連結される第１貫通ビア、及び前記第３レイヤーに含まれた第３半導体基板の露出した一面から延長して前記第３レイヤーに含まれた第３配線層に含まれた第３配線に連結された第２貫通ビアの少なくとも１つを含む第３領域と、を含むことを特徴とする。

【0008】

本発明の一態様によるイメージセンサの製造方法は、複数の単位ピクセルが配列されたピクセル部を含む第１半導体基板、及び前記第１半導体基板上に積層された第１配線層を含む第１レイヤーを形成する段階と、グローバルシャッタ動作を実現するための複数のトランジスタが形成される第２半導体基板、及び前記第２半導体基板上に積層された第２配線層を含む第２レイヤーを形成する段階と、前記第１配線層の一面に露出した第１ボンディングメタルと前記第２配線層の一面に露出した第２ボンディングメタルを形成する段階と、前記第１ボンディングメタルと前記第２ボンディングメタルを接合して第１接合構造を形成する段階と、前記第２配線層に含まれた配線に接触し、前記第２半導体基板を貫通する接合ビアを形成する段階と、ロジック回路が形成される第３半導体基板、及び前記第３半導体基板上に積層された第３配線層を含む第３レイヤーを形成する段階と、前記第３配線層の一面に露出した第３ボンディングメタルを形成する段階と、前記接合ビアと前記第３ボンディングメタルを接合して第２接合構造を形成する段階と、を含むことを特徴とする。

【発明の効果】

【0009】

本発明によるイメージセンサは、第１レイヤー、第２レイヤー、及び第３レイヤーの積層構造で構成され、第２レイヤー及び第３レイヤーは、接合ビアと銅で構成されたボンディングメタルが直接接触する接合構造によって接合される。これにより、イメージセンサのノイズを減少させて接合構造を改善することができ、さらにイメージセンサの集積度を向上させることができる。

【図面の簡単な説明】

【0010】

【図1】本発明の一実施形態によるイメージセンサを簡略に示すブロック図である。

【図2】本発明の一実施形態によるイメージセンサを簡略に示す断面図である。

【図3】本発明の一実施形態によるイメージセンサに含まれた回路を説明するための回路図である。

【図4】本発明の一実施形態によるイメージセンサに含まれた回路を説明するための回路図である。

【図5】本発明の一実施形態によるイメージセンサの効果を説明するための図である。

【図6】本発明の一実施形態によるイメージセンサの効果を説明するための図である。

【図7】本発明の一実施形態によるイメージセンサを簡略に示した断面図である。

【図8a】本発明の一実施形態によるイメージセンサに含まれた第１接合構造を説明するための図である。

【図8b】本発明の一実施形態によるイメージセンサに含まれた第１接合構造を説明するための図である。

【図9】本発明の一実施形態によるイメージセンサに含まれた第２接合構造を説明するための図である。

【図10】本発明の一実施形態によるイメージセンサに含まれた第２接合構造を説明するための図である。

【図11a】本発明の一実施形態によるイメージセンサに含まれた入出力領域の構造を説明するための断面図である。

【図11b】本発明の一実施形態によるイメージセンサに含まれた入出力領域の構造を説明するための断面図である。

【図11c】本発明の一実施形態によるイメージセンサに含まれた入出力領域の構造を説明するための断面図である。

【図12a】本発明の一実施形態によるイメージセンサに含まれた入出力領域の構造を説明するための断面図である。

【図12b】本発明の一実施形態によるイメージセンサに含まれた入出力領域の構造を説明するための断面図である。

【図12c】本発明の一実施形態によるイメージセンサに含まれた入出力領域の構造を説明するための断面図である。

【図13】本発明の一実施形態によるイメージセンサに含まれたバリア領域の構造を説明するための上面図である。

【図14】本発明の一実施形態によるイメージセンサに含まれたバリア領域の構造を説明するための断面図である。

【図15】本発明の一実施形態によるイメージセンサの製造方法を説明するためのフローチャートである。

【図16a】本発明の一実施形態によるイメージセンサの製造方法を説明するための図である。

【図16b】本発明の一実施形態によるイメージセンサの製造方法を説明するための図である。

【図16c】本発明の一実施形態によるイメージセンサの製造方法を説明するための図である。

【図16d】本発明の一実施形態によるイメージセンサの製造方法を説明するための図である。

【図16e】本発明の一実施形態によるイメージセンサの製造方法を説明するための図である。

【図17】本発明の一実施形態によるイメージセンサを含む電子装置を簡略に示す図である。

【図18】本発明の一実施形態によるイメージセンサを含む電子装置を簡略に示す図である。

【発明を実施するための形態】

【0011】

以下、図面を参照しながら、本発明の好ましい実施形態を説明する。

【0012】

図１は、本発明の一実施形態によるイメージセンサを簡略に示すブロック図である。

【0013】

図１を参照すると、本発明の一実施形態によるイメージセンサ１は、ピクセルアレイ１０、及びロジック回路２０などを含む。

【0014】

ピクセルアレイ１０は、複数の行及び複数の列に沿ってアレイ状に配置される複数個の単位ピクセルＰＸを含む。各単位ピクセルＰＸは、光に応答して電荷を生成する少なくとも１つの光電変換素子、及び光電変換素子が生成した電荷に対応するピクセル信号を生成するピクセル回路などを含む。

【0015】

光電変換素子は、半導体物質で形成されるフォトダイオード及び／または有機物質で形成される有機フォトダイオードなどを含む。一実施形態において、各単位ピクセルＰＸは、２以上の光電変換素子を含み、１つの単位ピクセルＰＸに含まれる２以上の光電変換素子は互いに異なる色の光を受け入れて電荷を生成する。本発明の一実施形態において、複数の各単位ピクセルＰＸは、光を受け入れて電荷を生成するフォトダイオードを含む。但し、これは一実施形態に過ぎず、これに限定されるものではない。

【0016】

実施形態によってピクセル回路は、転送トランジスタ、駆動トランジスタ、選択トランジスタ、及びリセットトランジスタなどを含む。各単位ピクセルＰＸが１つの光電変換素子を有する場合、各単位ピクセルＰＸは、光電変換素子で生成された電荷を処理するためのピクセル回路を含む。一例として、本発明の一実施形態によるイメージセンサ１に含まれた複数の各単位ピクセルＰＸは、フォトダイオードを含む。これによって、各単位ピクセルＰＸに対応するピクセル回路は、転送トランジスタ、駆動トランジスタ、選択トランジスタ、及びリセットトランジスタを含む。

【0017】

但し、これは一実施形態に過ぎず、これに限定されるものではない。一例として、本発明の一実施形態によるイメージセンサ１に含まれた複数の単位ピクセルＰＸは、所定の単位でフローティング拡散領域を共有し、これによって光電変換素子の少なくとも一部が駆動トランジスタ、選択トランジスタ、及びリセットトランジスタの一部を共有する。

【0018】

ロジック回路２０は、ピクセルアレイ１０を制御するための回路を含む。一例として、ロジック回路２０は、ロウドライバ２１、リードアウト回路２２、カラムドライバ２３、及びコントロールロジック２４などを含む。

【0019】

ロウドライバ２１は、ピクセルアレイ１０を行（ｒｏｗ）単位で駆動する。一例として、ロウドライバ２１は、ピクセル回路の転送トランジスタを制御する転送制御信号、リセットトランジスタを制御するリセット制御信号、選択トランジスタを制御する選択制御信号などを生成して、ピクセルアレイ１０に行単位で入力する。

【0020】

リードアウト回路２２は、相関二重サンプラ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ、ＣＤＳ）、アナログ－デジタルコンバータ（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ、ＡＤＣ）などを含む。相関二重サンプラは、単位ピクセルＰＸ及びカラムラインを介して連結される。相関二重サンプラは、ロウドライバ２１のロウラインの選択信号によって選択されるロウラインに連結された単位ピクセルＰＸからピクセル信号を受信することで、相関二重サンプリングを行う。ピクセル信号は、カラムラインを介して受信される。アナログ－デジタルコンバータは、相関二重サンプラが検出したピクセル信号をデジタルピクセル信号に変換してカラムドライバ２３に伝達する。

【0021】

カラムドライバ２３は、デジタルピクセル信号を一時的に保存するラッチまたはバッファ回路と増幅回路などを含み、リードアウト回路２２から受信したデジタルピクセル信号を処理する。ロウドライバ２１、リードアウト回路２２、及びカラムドライバ２３は、コントロールロジック２４によって制御される。コントロールロジック２４は、ロウドライバ２１、リードアウト回路２２、及びカラムドライバ２３の動作タイミングを制御するためのタイミングコントローラなどを含む。

【0022】

単位ピクセルＰＸのうち横方向に同じ位置に配置される単位ピクセルＰＸは、同一のカラムラインを共有する。一例として、縦方向に同じ位置に配置される単位ピクセルＰＸは、ロウドライバ２１によって同時に選択され、カラムラインを介してピクセル信号を出力する。一実施形態において、リードアウト回路２２は、カラムラインを介してロウドライバ２１が選択した単位ピクセルＰＸからピクセル信号を同時に獲得する。ピクセル信号は、リセット電圧及びピクセル電圧を含み、ピクセル電圧は、各単位ピクセルＰＸから光に反応して生成された電荷がリセット電圧に反映された電圧である。但し、図１を参照して説明した構成に限定されず、イメージセンサはその他の構成をさらに含むことができ、様々な方法で駆動され得る。

【0023】

図２は、本発明の一実施形態によるイメージセンサを簡略に示した断面図である。

【0024】

図２を参照すると、本発明の一実施形態によるイメージセンサ１００は、第１レイヤー１１０、第２レイヤー１２０、及び第３レイヤー１３０を含む。第１レイヤー１１０及び第２レイヤー１２０は、第１接合構造１５０によって連結され、第２レイヤー１２０及び第３レイヤー１３０は、第２接合構造１６０によって連結される。

【0025】

図２には、第１接合構造１５０及び第２接合構造１６０がそれぞれ１つずつ示されているが、これは一実施形態に過ぎず、これに限定されることなく、第１接合構造１５０及び第２接合構造１６０はそれぞれ複数個で形成され得る。

【0026】

第１レイヤー１１０は、複数の単位ピクセルが配列されたピクセル部ＰＸを含む第１半導体基板１１１、及び第１半導体基板１１１上に積層される第１配線層１１５を含む。

【0027】

ピクセル部ＰＸは、外部から入射された光を電気的信号に変換するフォトダイオードＰＤ及びピクセル回路に含まれる転送トランジスタのゲートＶＴＧを含む。一例として、転送トランジスタのゲートは、少なくとも一部の領域が第１半導体基板１１１に埋め込まれた垂直構造を有する。但し、これは一実施形態に過ぎず、これに限定されるものではない。

【0028】

第１配線層１１５は、第１半導体基板１１１に隣接する領域に形成されるトランジスタ１１８を含む。一例として、第１配線層１１５に形成されるトランジスタ１１８は転送トランジスタである。一方、第１配線層１１５は、複数の第１配線１１２を含む。但し、図２に示した第１配線層１１５の構造は一実施形態に過ぎず、これに限定されるものではない。

【0029】

第２レイヤー１２０は、所定の回路が形成される第２半導体基板１２１、及び第２半導体基板１２１上に積層される第２配線層１２５を含む。一例として、第２半導体基板１２１に形成される所定の回路は、グローバルシャッタ動作を実現するための複数のトランジスタ１２８を含む回路である。

【0030】

第２半導体基板１２１に形成される複数のトランジスタ１２８は、第２配線層１２５に含まれた複数のキャパシタ１２９と共にグローバルシャッタ動作を実現する。一例として、複数のトランジスタ１２８及び複数のキャパシタ１２９は、イメージセンサ１００上のすべてのピクセルを同時に光に露光させ、行単位でリードアウト動作を実行するように動作する。一方、第２配線層１２５は、複数の第２配線（１２２、１２３）を含む。

【0031】

第２レイヤー１２０は、第１接合構造１５０によって第１レイヤー１１０に連結され、第２レイヤー１２０の上面に垂直な第１方向（例えば、Ｚ方向）において第１配線層１１５及び第２配線層１２５は互いに向かい合う。

【0032】

第３レイヤー１３０は、所定の回路が形成される第３半導体基板１３１、及び第３半導体基板１３１上に積層される第３配線層１３５を含む。一例として、第３半導体基板１３１に形成される所定の回路は、イメージセンサ１００のロジック回路である。第３半導体基板１３１に形成される所定の回路は複数のトランジスタ１３８を含み、複数のトランジスタ１３８は、図１に示すイメージセンサ１のロジック回路２０を具現する。一方、第３配線層１３５は、複数の第３配線１３２を含む。

【0033】

第３レイヤー１３０は、第２接合構造１６０によって第２レイヤー１２０に連結され、第１方向において第２半導体基板１２１及び第３配線層１３５は互いに向かい合う。

【0034】

図２に示す第１接合構造１５０及び第２接合構造１６０を参照すると、第１配線層１１５、第２配線層１２５、及び第３配線層１３５のそれぞれは、第１方向に垂直な第２方向（例えば、Ｘ方向）に延長し、各配線層（１１５、１２５、１３５）の一面に露出したボンディングメタルを含む。一例として、第１配線層１１５の一面には第１ボンディングメタル１１６が露出し、第２配線層１２５の一面には第２ボンディングメタル１２６が露出し、第３配線層１３５の一面には第３ボンディングメタル１３６が露出する。

【0035】

第１ボンディングメタル１１６、第２ボンディングメタル１２６、及び第３ボンディングメタル１３６のそれぞれは、配線層（１１５、１２５、１３５）の内部に配置された複数の配線（１１２、１２２、１３２）の一部に連結される。一例として、第１ボンディングメタル１１６は、第１配線層１１５に含まれた第１配線１１２の最下部に位置した配線に連結され、第２ボンディングメタル１２６は、第２配線層１２５に含まれた第２上部配線１２２の最上部に位置した配線に連結され、第３ボンディングメタル１３６は、第３配線層１３５に含まれた第３配線１３２の最上部に位置した配線に連結される。

【0036】

一方、複数の配線（１１２、１２２、１３２）は銅（Ｃｕ）で構成され、複数の配線（１１２、１２２、１３２）と配線層（１１５、１２５、１３５）との間にはバリアメタル１０１が形成される。但し、これは一実施形態に過ぎず、これに限定されるものではない。

【0037】

本発明の一実施形態によるイメージセンサ１００において、第１ボンディングメタル１１６、第２ボンディングメタル１２６、及び第３ボンディングメタル１３６のそれぞれは、第１配線層１１５、第２配線層１２５、及び第３配線層１３５を形成する工程とは別途の工程により形成される。これによって、第１ボンディングメタル１１６、第２ボンディングメタル１２６、及び第３ボンディングメタル１３６を囲む領域１８０のそれぞれは、配線層（１１５、１２５、１３５）とは別途の工程によって形成される。但し、これは一実施形態に過ぎず、これに限定されるものではない。

【0038】

本発明の一実施形態によるイメージセンサ１００において、複数の第１接合構造１５０は、第１ボンディングメタル１１６及び第２ボンディングメタル１２６を互いに接触させることで、第１レイヤー１１０及び第２レイヤー１２０を接合する。このとき、第１ボンディングメタル１１６及び第２ボンディングメタル１２６はＣｕで構成される。すなわち、複数の第１接合構造１５０は、Ｃｕ－Ｃｕボンディングからなる接合構造である。

【0039】

一方、第２接合構造１６０は、第２半導体基板１２１を貫通する接合ビア１２７と第３ボンディングメタル１３６を互いに接触させることで、第２レイヤー１２０及び第３レイヤー１３０を接合する。このとき、接合ビア１２７及び第３ボンディングメタル１３６はＣｕで構成される。すなわち、複数の第２接合構造１６０もＣｕ－Ｃｕボンディングからなる接合構造であり、接合ビア１２７及び第３ボンディングメタル１３６は、第１方向で重なるように配置される。

【0040】

接合ビア１２７は、スペーサ層１７０によって第２半導体基板１２１から分離される。一方、接合ビア１２７は、第２半導体基板１２１を貫通して第２配線層１２５に含まれた第２下部配線１２３に連結される。一例として、第２下部配線１２３は、複数のキャパシタ１２９よりも先に形成される配線である。

【0041】

複数のキャパシタ１２９の製造工程は、誘電膜を形成する工程を含む。複数のキャパシタ１２９の漏れ特性を改善するために誘電膜を形成する工程は、比較的高温で行われる。高温で誘電膜を形成する場合、キャパシタよりも先に形成される第２下部配線１２３はタングステンＷで構成される。

【0042】

これによって、第２下部配線１２３は、第１配線１１２、第２上部配線１２２、及び第３配線１３２とは異なる物質で構成される。但し、これは一実施形態に過ぎず、これに限定されるものではない。一例として、第２下部配線１２３は銅（Ｃｕ）で構成されてもよい。タングステンは、他の金属、例えば、銅（Ｃｕ）などに比べて比較的高い比抵抗及び低い反射率を有する。したがって、第２下部配線１２３をタングステンで形成する場合、銅で形成する場合に比べてイメージセンサ１００の特性が低下することがある。

【0043】

図３及び図４は、本発明の一実施形態によるイメージセンサに含まれた回路を説明するための回路図である。

【0044】

図３及び図４に示す各回路（１００ａ、１００ｂ）は、図２に示すイメージセンサ１００に含まれた第１レイヤー１１０及び第２レイヤー１２０に形成される回路並びに第１接合構造１５０を含む。

【0045】

イメージセンサ１００の第１レイヤー１１０及び第２レイヤー１２０に形成される回路は、フォトダイオードＰＤと共にフォトダイオードＰＤで生成された電荷を処理するための複数の半導体素子を含む。一例として、第１レイヤー１１０及び第２レイヤー１２０には、フォトダイオードＰＤを用いて光を電気的信号に変換するためのピクセル回路と、ピクセル回路がグローバルシャッタ方式で動作するようにするグローバルシャッタ回路が形成される。

【0046】

本発明の一実施形態によるイメージセンサ１００において、各回路（１００ａ、１００ｂ）に含まれたトランジスタは半導体基板（１１１、１２１）上に形成され、各回路（１００ａ、１００ｂ）に含まれた配線は、配線層（１１５、１２５）内に形成され、第１配線１１２及び第２配線（１２２、１２３）に対応する。

【0047】

図３及び図４を参照すると、各回路（１００ａ、１００ｂ）は、フォトダイオードＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＸ、駆動トランジスタ（ＤＸ１、ＤＸ２）、及び選択トランジスタＳＸを含む。転送トランジスタＴＸの電極と第１駆動トランジスタＤＸ１のゲート電極との間にはフローティング拡散領域ＦＤが形成され、フローティング拡散領域ＦＤとリセットトランジスタＲＸとの間にはピクセル回路の変換利得を動的に調節するためのスイッチ素子ＳＷが連結される。各回路（１００ａ、１００ｂ）に含まれたトランジスタの各ゲート電極は、駆動信号ラインに連結される。

【0048】

フォトダイオードＰＤは、外部から入射した光の量に比例して電荷を生成し、フォトダイオードＰＤに蓄積する。転送トランジスタＴＸはフォトダイオードＰＤに連結され、フォトダイオードＰＤに蓄積された電荷をフローティング拡散領域ＦＤに転送する。

【0049】

リセットトランジスタＲＸは、フローティング拡散領域ＦＤに蓄積された電荷を周期的にリセットする。一例として、スイッチ素子ＳＷがターンオンされた場合、リセットトランジスタＲＸがターンオンされると、電源電圧との電位差によってフローティング拡散領域ＦＤに蓄積されていた電荷が排出されて、フローティング拡散領域ＦＤがリセットされ、フローティング拡散領域ＦＤの電圧は電源電圧と同一になる。

【0050】

駆動トランジスタ（ＤＸ１、ＤＸ２）の動作は、駆動トランジスタ（ＤＸ１、ＤＸ２）のゲート電極に連結された領域に蓄積された電荷の量に応じて制御される。駆動トランジスタ（ＤＸ１、ＤＸ２）は、ピクセルの外部に配置される電流源と組み合わせてソース－フォロワバッファ増幅器（ｓｏｕｒｃｅ－ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）の役割を果たす。一例として、第１駆動トランジスタＤＸ１は、フローティング拡散領域ＦＤに電荷が蓄積されることによって電位変化を増幅して出力する。

【0051】

選択トランジスタＳＸは、行単位で読み取るピクセルを選択する。選択トランジスタＳＸがターンオンされる際に、第２駆動トランジスタＤＸ２から出力される電気的信号は選択トランジスタＳＸに伝達される。

【0052】

一方、各回路（１００ａ、１００ｂ）に含まれたグローバルシャッタ回路は、ピクセル回路をグローバルシャッタ方式で動作させるための複数のトランジスタ及び複数のキャパシタを含む。一例として、グローバルシャッター回路は、電気的信号を電圧ドメインに保管し、相関二重サンプリング（ＣＤＳ）を効率的に実行する。

【0053】

図３を参照すると、本発明の一実施形態によるイメージセンサ１００に含まれた回路１００ａにおいて、第１接合構造１５０ａは、ピクセル回路を含む第１領域１１２ａとグローバルシャッタ回路を含む第２領域１２２ａとの境界に形成される。一例として、第１領域１１２ａは、第１レイヤー１１０に含まれた領域であり、第２領域１２２ａは、第２レイヤー１２０に含まれた領域である。すなわち、第１領域１１２ａに含まれたトランジスタは第１半導体基板１１１上に形成され、第２領域１２２ａに含まれたトランジスタは第２半導体基板１２１上に形成される。

【0054】

本発明の一実施形態によるイメージセンサ１００において、第１半導体基板１１１上には、転送トランジスタＴＸ、リセットトランジスタＲＸ、及び第１駆動トランジスタＤＸ１が形成される。第１半導体基板１１１上にはスイッチ素子ＳＷがさらに形成される。一方、第２半導体基板１２１上には、グローバルシャッタ回路に含まれた複数のトランジスタ（ＰＣ、ＰＳＸ１、ＰＳＸ２、Ｓ１、Ｓ２）と共に第２駆動トランジスタＤＸ２、及び選択トランジスタＳＸが形成される。

【0055】

図４を参照すると、本発明の一実施形態によるイメージセンサ１００に含まれた回路１００ｂにおいて、第１接合構造１５０ｂは、フローティング拡散領域ＦＤに形成される。これによって、第１レイヤー１１０に含まれた第１領域１１２ｂには転写トランジスタＴＸが含まれ、第２レイヤー１２０に含まれた第２領域１２２ｂには転写トランジスタＴＸを除いたピクセル回路及びグローバルシャッタ回路が含まれる。すなわち、第１半導体基板１１１上には転送トランジスタＴＸが形成され、第２半導体基板１２１上には転送トランジスタＴＸを除いた他のトランジスタが形成される。

【0056】

図５及び図６は、本発明の一実施形態によるイメージセンサの効果を説明するための図である。

【0057】

図３及び図４を併せて参照すると、本発明の一実施形態によるイメージセンサ１００は、ピクセル回路及びグローバルシャッタ回路を具現するためにピクセル当たり１１個のトランジスタを含む。一例として、１１個のトランジスタは第１半導体基板１１１及び第２半導体基板１２１に分散して配置されることにより、スケーリング（ｓｃａｌｉｎｇ）効率を改善することができる。

【0058】

図５を参照すると、ピクセル回路及びグローバルシャッタ回路を分散配置した本発明の一実施形態によるイメージセンサ１００は、回路を分散配置しない比較例のイメージセンサと比較した場合、より高い静電容量を確保することができる。

【0059】

ピクセルの静電容量は、ＲＴＳ（Ｒａｎｄｏｍ ｔｅｌｅｇｒａｐｈ ｓｉｇｎａｌ）ノイズと直接的に関連する。一例として、ＲＴＳノイズを１０ｐｐｍ以下に維持するために、イメージセンサはピクセル当たり約０．１５ｐＦ以上の静電容量を確保する必要がある。本発明の一実施形態によるイメージセンサ１００は、比較例よりもピクセルサイズを減少させながらＲＴＳノイズを１０ｐｐｍ以下に維持するために必要な静電容量を確保することができる。但し、図５に示すグラフは一実施形態に過ぎず、図示のように限定されるものではなく、実施形態によって所定の静電容量を確保するために必要なピクセルの幅（ｐｉｔｃｈ）は異なる。

【0060】

図６を参照すると、ピクセル回路及びグローバルシャッタ回路を分散配置した本発明の一実施形態によるイメージセンサ１００は、回路を分散配置しない比較例のイメージセンサと比較した場合、トランジスタ当たりの面積をより多く確保することができる。

【0061】

ピクセルに含まれたトランジスタが配置される面積は、ＲＴＳ（Ｒａｎｄｏｍ ｔｅｌｅｇｒａｐｈ ｓｉｇｎａｌ）ノイズと直接的に関連する。一例として、ＲＴＳノイズを１０ｐｐｍ以下に維持するために、イメージセンサはトランジスタ当たり約０．１７５μｍ^２以上の面積を確保する必要がある。本発明の一実施形態によるイメージセンサ１００は、比較例よりもピクセルサイズを減少させながらＲＴＳノイズを１０ｐｐｍ以下に維持するために必要なトランジスタ面積を確保することができる。但し、図６に示すグラフは一実施形態に過ぎず、図示のように限定されるものではなく、実施形態によって所定のトランジスタ面積を確保するために必要なピクセルの幅（ｐｉｔｃｈ）は異なる。

【0062】

図７は、本発明の一実施形態によるイメージセンサを簡略に示す断面図である。

【0063】

図７を参照すると、本発明の一実施形態によるイメージセンサ２００は、第１方向（例えば、Ｚ方向）に順次接合される第１レイヤー２１０、第２レイヤー２２０、及び第３レイヤー２３０を含む。第１レイヤー２１０は、第１半導体基板２１１及び第１半導体基板２１１上に積層された第１配線層２１５を含み、第２レイヤー２２０は第２半導体基板２２１及び第２半導体基板２２１上に積層された第２配線層２２５を含み、第３レイヤー２３０は第３半導体基板２３１及び第３半導体基板２３１上に積層された第３配線層２３５を含む。

【0064】

一方、イメージセンサ２００は、第１方向に垂直な第２方向（例えば、Ｘ方向）及び第３方向（例えば、Ｙ方向）における構造及び役割に応じて複数の領域に区分される。一例として、複数の領域は、第１領域２００ａ、第２領域２００ｂ、第３領域２００ｃ、及び第４領域２００ｄを含む。但し、図７には、複数の領域が第２方向に並んで配置されているように示されているが、これは説明を容易にするための一実施形態に過ぎず、これに限定されるものではない。さらに、複数の各領域の構造も一実施形態に過ぎず、図示のように限定されるものではない。

【0065】

第１領域２００ａはピクセル部を含み、ピクセル部を駆動するための所定の回路が形成された領域を連結するための領域である。一例として、ピクセル部は第１半導体基板２１１に形成され、マイクロレンズＭＬ及びカラーフィルタＣＦなどのフォトダイオードＰＤに光を入射させるための構成を含む。一方、第２半導体基板２２１にはピクセル部を駆動するための半導体素子が形成される。

【0066】

図３及び図４を参照すると、少なくともイメージセンサ２００の転送トランジスタＴＸは第１半導体基板２１１上に形成される。これによって、第１半導体基板２１１を含む第１レイヤー２１０及び第２半導体基板２２１を含む第２レイヤー２２０は第１接合構造２５０によって接合される。

【0067】

第１接合構造２５０は、図２に示したイメージセンサ１００の第１接合構造１５０に対応する。一例として、第１接合構造２５０は、第１配線層２１５及び第２配線層２２５のそれぞれの一面に露出し、第１配線層２１５に含まれた第１配線２１２及び第２配線層２２５に含まれた第２上部配線２２２にそれぞれ連結される、第１ボンディングメタル２１６及び第２ボンディングメタル２２６を含む。

【0068】

第２領域２００ｂは、ピクセル部を含まず、第１レイヤー２１０、第２レイヤー２２０、及び第３レイヤー２３０を連結するための領域である。一例として、第２領域２００ｂは、図２に示したイメージセンサ１００からピクセル部が除外された場合に該当する。

【0069】

本発明の一実施形態によるイメージセンサ２００において、第１接合構造２５０及び第２接合構造２６０は、図２に示した第１接合構造１５０及び第２接合構造１６０に対応する。一例として、第２接合構造２６０は、第３配線層２３５の一面に露出し、第３配線層２３５に含まれた第３配線２３２に連結される第３ボンディングメタル２３６、及び第２半導体基板２２１を貫通して第２配線層２２５に含まれた第２下部配線２２３に連結される接合ビア２２７を含む。接合ビア２２７は、スペーサ層２７０によって第２半導体基板２２１から分離される。

【0070】

第３領域２００ｃは、イメージセンサ２００を外部に連結するための入出力端子が含まれる入出力領域である。一例として、第３領域２００ｃは、第１接合構造２５０及び第２接合構造２６０を含み、入出力端子として用いられる貫通ビア２９０を含む。

【0071】

貫通ビア２９０は、第１半導体基板２１１を貫通して第１配線層２１５に含まれた第１配線２１２に連結される。一例として、貫通ビア２９０は、第１配線２１２の最上部に位置した配線に連結される。但し、これは一実施形態に過ぎず、これに限定されるものではなく、貫通ビア２９０は、実施形態によって第３半導体基板２３１を貫通するように配置されてもよい。第３領域２００ｃの内部構造に関する実施形態については後述する。

【0072】

第４領域２００ｄは、イメージセンサ２００の製造過程で発生する問題を防止するために含まれるバリア領域である。一例として、第４領域２００ｄは、第１接合構造２５０及び第２接合構造２６０を含み、第２領域２００ｂと同一構造を有する。但し、これは一実施形態に過ぎず、これに限定されるものではない。一例として、第４領域２００ｄは、第１接合構造２５０及び第２接合構造２６０を含むが、第１接合構造２５０及び第２接合構造２６０の配置は第２領域２００ｂにおける接合構造２５０及び第２接合構造２６０の配置とは異なる。第４領域２００ｄに対する詳細な説明は後述する。

【0073】

図８ａ及び図８ｂは、本発明の一実施形態によるイメージセンサに含まれた第１接合構造を説明するための図である。

【0074】

図８ａを参照すると、第１接合構造２５０ａは、第１配線層２１５に含まれた第１配線２１２に連結された第１ボンディングメタル２１６ａ、及び第２配線層２２５に含まれた第２上部配線２２２に連結された第２ボンディングメタル２２６ａを含む。

【0075】

第１ボンディングメタル２１６ａ及び第２ボンディングメタル２２６ａは、第１配線層２１５及び第２配線層２２５とは別途の工程によって形成される。一例として、第１配線層２１５及び第２配線層２２５は、第１ボンディングメタル２１６ａ及び第２ボンディングメタル２２６ａを囲む領域２８０とは区別される。但し、これは一実施形態に過ぎず、これに限定されるものではなく、第１ボンディングメタル２１６ａ及び第２ボンディングメタル２２６ａのそれぞれは、第１配線層２１５及び第２配線層２２５の一面に露出されるものと定義される。

【0076】

第１配線２１２及び第２上部配線２２２は、バリアメタル２０１で囲まれた形態を有する。一例として、バリアメタル２０１は、配線（２１２、２２２）と配線層（２１５、２２５）を分離するバリアの役割を果たす。但し、これは一実施形態に過ぎず、これに限定されるものではない。一例として、実施形態によって配線（２１２、２２２）及び配線層（２１５、２２５）の構成は変わり、これによってバリアメタル２０１は省略され得る。

【0077】

第１ボンディングメタル２１６ａ及び第２ボンディングメタル２２６ａは、第２方向（例えば、Ｘ方向）に延長する。一例として、第１ボンディングメタル２１６ａの延長した長さはＸ１であり、第２ボンディングメタル２２６ａの延長した長さはＸ２である。Ｘ１及びＸ２は互いに異なる値である。図８ａに示す第１ボンディングメタル２１６ａの長さＸ１は、第２ボンディングメタル２２６ａの長さＸ２よりも長いように示されているが、これは一実施形態に過ぎず、これに限定されるものではない。一例として、実施形態によりＸ１はＸ２よりも小さい値であってもよい。

【0078】

本発明の一実施形態によるイメージセンサ２００において、第２方向で長さが比較的短いボンディングメタルは、長さが比較的長いボンディングメタルと第１方向（例えば、Ｚ方向）で完全に重なる。

【0079】

イメージセンサ２００は、複数の第１接合構造２５０ａを含む。これにより、複数の第１接合構造２５０ａに含まれた第１ボンディングメタル２１６ａ及び第２ボンディングメタル２２６ａはそれぞれ異なる形態を有するように形成され得る。一例として、複数の第１接合構造２５０ａの少なくとも１つを構成する第１ボンディングメタル２１６ａ及び第２ボンディングメタル２２６ａが第２方向に延長した長さは互いに同一である。

【0080】

図８ｂを参照すると、第１接合構造２５０ｂは、第１配線層２１５に含まれた第１配線２１２に連結された第１ボンディングメタル２１６ｂ、及び第２配線層２２５に含まれた第２上部配線２２２に連結された第２ボンディングメタル２２６ｂを含む。

【0081】

イメージセンサ２００は、複数の第１接合構造２５０ｂを含む。これにより、複数の第１接合構造２５０ｂに含まれた第１ボンディングメタル２１６ｂ及び第２ボンディングメタル２２６ｂはそれぞれ異なる形態を有するように形成される。一例として、複数の第１接合構造２５０ｂの少なくとも１つを構成する第１ボンディングメタル２１６ｂ及び第２ボンディングメタル２２６ｂが第２方向に延長した長さはＸ３である。一方、複数の第１接合構造２５０ｂの少なくとも他の１つを構成する第１ボンディングメタル２１６ｂ及び第２ボンディングメタル２２６ｂが第２方向に延長した長さはＸ４である。Ｘ３及びＸ４は互いに異なる値である。

【0082】

図８ａ及び図８ｂに示した第１接合構造（２５０ａ、２５０ｂ）は、一実施形態に過ぎず、図示のように限定されるものではない。一例として、イメージセンサ２００に含まれた第１接合構造（２５０ａ、２５０ｂ）は、Ｃｕ－Ｃｕボンディング構造を有する様々な形態の接合構造を含む。

【0083】

図９及び図１０は、本発明の一実施形態によるイメージセンサに含まれた第２接合構造を説明するための図である。

【0084】

図９を参照すると、第２接合構造２６０ａは、第３配線層２３５に含まれた第３配線２３２に連結される第３ボンディングメタル２３６ａ、及び第２半導体基板２２１を貫通し、第２配線層２２５に含まれた第２下部配線２２３に連結される接合ビア２２７ａを含む。一例として、第２下部配線２２３はタングステン（Ｗ）及び／または銅（Ｃｕ）を含み、第２下部配線２２３は他の配線層に含まれた配線とは異なる構成を有する。但し、これは一実施形態に過ぎず、これに限定されるものではない。

【0085】

第３ボンディングメタル２３６ａは、第３配線層２３５とは別途の工程によって形成される。一例として、第３配線層２３５は、第３ボンディングメタル２３６ａを囲む領域２８０とは区別される。但し、これは一実施形態に過ぎず、これに限定されるものではなく、第３ボンディングメタル２３６ａは第３配線層２３５の一面に露出するものと定義される。

【0086】

本発明の一実施形態によるイメージセンサ２００において、イメージセンサのサイズを減少させ、ノイズを最小化するために第１接合構造を形成した後、第２半導体基板２２１をシニング（ｔｈｉｎｎｉｎｇ）する工程が行われる。一例として、シニング工程を介して、第２半導体基板２２１は所定の厚さを有するように研磨される。これにより、第２半導体基板２２１は、第１方向でＺ１の幅（厚さ）を有する。一例として、Ｚ１は約１０ｎｍ～２μｍの間の値を有する。

【0087】

本発明の一実施形態によるイメージセンサ２００において、接合ビア２２７ａは、第２下部配線２２３に接触し、第１方向に垂直な第２方向で第１幅を有する上部ビア領域２２７ａ’、及び第３ボンディングメタル２３６ａに接触し、第２方向において第１幅よりも大きい第２幅を有する下部ビア領域２２７ａ”を含む。

【0088】

接合ビア２２７ａ及び第２半導体基板２２１はスペーサ層２７０によって分離される。スペーサ層２７０は、第２半導体基板２２１と接合ビア２２７ａとの間に配置される第１スペーサ層２７１、及び第２半導体基板２２１と第３配線層２３５との間に配置される第２スペーサ層２７２を含む。

【0089】

本発明の一実施形態によるイメージセンサ２００において、第１スペーサ層２７１及び第２スペーサ層２７２は互いに異なる物質で構成される。一例として、第１スペーサ層はＳｉＣＮを含む複合膜で構成され、第２スペーサ層は金属酸化物を含む複合膜で構成される。一例として、第２スペーサ層を構成する複合膜は、ＨｆＯｘ、ＴａＯｘ、ＡｌＯｘなどの金属酸化物を含む。但し、これは一実施形態に過ぎず、これに限定されるものではない。

【0090】

上部ビア領域２２７ａ’は、第１方向で第１厚さａを有する。一例として、第１厚さは約１００ｎｍ～８００ｎｍの間である。一方、第２スペーサ層２７２は、第１方向で第２厚さｂを有する。本発明の一実施形態によるイメージセンサにおいて、第１厚さａは第２厚さｂよりも大きい。

【0091】

図１０を参照すると、第２接合構造２６０ｂの構成は、図９に示した第２接合構造２６０ａの構成に対応する。一例として、第２接合構造２６０ｂは、第２半導体基板２２１及び第２配線層２２５を含む第２レイヤーと、第３半導体基板２３１及び第３配線層２３５を含む第３レイヤーを接合させる。第２下層配線２２３、接合ビア２２７ｂ、第３ボンディングメタル２３６ｂ、及び第３配線２３２は順次連結されて第２レイヤーと第３レイヤーを接合させる。接合ビア２２７ｂは、上部ビア領域２２７ｂ’及び下部ビア領域２２７ｂ”を含み、第１スペーサ層２７１及び第２スペーサ層２７２を含むスペーサ層２７０によって第２半導体基板２２１から分離される。

【0092】

イメージセンサ２００は、複数の第２接合構造２６０ｂを含み、イメージセンサ２００に含まれた複数の第２接合構造２６０ｂは、実施形態によって様々な構造に形成される。

【0093】

本発明の一実施形態によるイメージセンサ２００において、第２方向において複数の第２接合構造２６０ｂの少なくとも１つを構成する第３ボンディングメタル２３６ｂが延長した長さは、複数の第２接合構造２６０ｂのうち他の１つを構成する第３ボンディングメタル２３６ｂが延長した長さとは互いに異なる。

【0094】

これによって、第２方向において第３ボンディングメタル２３６ｂが延長した長さは、下部ビア領域２２７ｂ”の幅とは異なる。一例として、第２方向において第３ボンディングメタル２３６ｂが延長した長さはＸ６であり、下部ビア領域２２７ｂ”の幅はＸ５である。図１０には、Ｘ５がＸ６よりも小さいものと示されているが、これは一実施形態に過ぎず、これに限定されるものではない。

【0095】

図１１ａ～図１１ｃは、本発明の一実施形態によるイメージセンサに含まれた入出力領域の構造を説明するための断面図である。図１２ａ～図１２ｃは、本発明の一実施形態によるイメージセンサに含まれた入出力領域の構造を説明するための断面図である。

【0096】

図１１ａ～図１１ｃ及び図１２ａ～図１２ｃは、図７に示したイメージセンサ２００において、入出力端子として用いられる貫通ビア２９０を含む第３領域２００ｃの実施形態を示す図である。一方、その他の構成は、イメージセンサ２００に含まれた構成に対応する。

【0097】

一例として、図１１ａ～図１１ｃは、第１レイヤー３１０方向に入出力端子が形成されたイメージセンサの入出力領域（３００ｃ－１、３００ｃ－２、３００ｃ－３）であり、図１２ａ～図１２ｃは、第３レイヤー４３０方向に入出力端子が形成されたイメージセンサの入出力領域（４００ｃ－１、４００ｃ－２、４００ｃ－３）である。

【0098】

図１１ａ～図１１ｃを参照すると、イメージセンサの入出力領域（３００ｃ－１、３００ｃ－２、３００ｃ－３）は、第１半導体基板３１１の露出した一面から延長して第１レイヤー３１０に含まれた第１配線層３１５の第１配線３１２の最上部に位置した配線に連結される第１貫通ビア３９０を含む。

【0099】

図１１ａを参照すると、イメージセンサの入出力領域３００ｃ－１において、第１接合構造３５０及び第２接合構造３６０は、第１方向（例えば、Ｚ方向）で互いに重ならないように配置される。第１接合構造３５０及び第２接合構造３６０は、レイヤーを接合させるとともに支持する役割を果たす。したがって、第１接合構造３５０及び第２接合構造３６０が重ならないように配置することで、イメージセンサの動作で発生する可能性があるベンディング（ｂｅｎｄｉｎｇ）を最小化するなど安定性を改善することができる。

【0100】

一方、図１１ａに示したイメージセンサの入出力領域３００ｃ－１は、第１貫通ビア３９０を第１接合構造３５０と第１方向で互いに重ならないように配置することで、イメージセンサの安定性をさらに改善することができる。但し、これは一実施形態に過ぎず、第１貫通ビア３９０、第１接合構造３５０、及び第２接合構造３６０の配置は図示のように限定されるものではない。

【0101】

一例として、図１１ｂを参照すると、第１接合構造３５０及び第２接合構造３６０は、第１方向で互いに重なる位置に配置される。一方、図１１ｃを参照すると、第１接合構造３５０及び第２接合構造３６０のそれぞれは、第１貫通ビア３９０と関係なく任意の位置に複数個配置される。図１１ａ～図１１ｃに示してはいないが、第１貫通ビア３９０は、第１接合構造３５０と第１方向で重なるように配置され得る。

【0102】

図１２ａ～図１２ｃを参照すると、イメージセンサの入出力領域（４００ｃ－１、４００ｃ－２、４００ｃ－３）は、第３半導体基板４３１の露出した一面から延長して第３レイヤー４３０に含まれた第３配線層４３５の第３配線４３２の最下部に位置した配線に連結される第２貫通ビア４９０を含む。一例として、第１貫通ビア３９０と異なって、第２貫通ビア４９０は、第３半導体基板４３１を貫通する役割のみを行い、別途のはんだボール４９５によって外部と連結される。但し、これは一実施形態に過ぎず、これに限定されるものではない。

【0103】

図１１ａと同様に、図１２ａを参照すると、イメージセンサの入出力領域４００ｃ－１において、第１接合構造４５０、第２接合構造４６０、及びはんだボール４９５は、イメージセンサの安定性を改善するために、第１方向でジグザグ（重ならないよう）に配置される。但し、これは一実施形態に過ぎず、これに限定されるものではなく、図１２ｂ及び図１２ｃを参照すると、実施形態によって第１接合構造４５０及び第２接合構造４６０は、第１方向で重なるように配置されるか、または、任意に配置される。本発明の一実施形態によるイメージセンサは、第１貫通ビア３９０及び第２貫通ビア４９０の少なくとも１つを含む入出力領域を含む。

【0104】

図１３及び図１４のそれぞれは、本発明の一実施形態によるイメージセンサに含まれたバリア領域の構造を説明するための上面図及び断面図である。

【0105】

図１３は、本発明の一実施形態によるイメージセンサを製造する工程中の上面図である。イメージセンサの製造工程は、基板に複数のイメージセンサを製造した後、これらを分離するためのダイシング（ｄｉｃｉｎｇ）工程を含む。一例として、基板に形成された複数のイメージセンサは切断面Ｌ１及びＬ２に沿って別々のイメージセンサに分離される。

【0106】

図１３を参照すると、ダイシング工程によって分離された別々のイメージセンサ５００は、その切断面にクラック（ｃｒａｃｋ）Ｃが発生する可能性がある。一方、切断面を介して集積回路に水分が浸透することがある。イメージセンサに発生したクラックＣ及び／またはイメージセンサに浸透した水分は、イメージセンサに不良を発生させる。

【0107】

本発明の一実施形態によるイメージセンサは、切断面Ｌ１及びＬ２に隣接した位置に配置されたバリア領域５００ｄを含む。一例として、図１３に示すバリア領域５００ｄは、図７に示したイメージセンサ２００に含まれた第４領域２００ｄに対応する。バリア領域５００ｄは、複数のトランジスタを含む集積回路に水分が浸透しないように、またクラックＣが発生しないように集積回路を保護する。これによって、バリア領域５００ｄに対応する第４領域２００ｄは、第１領域２００ａ～第３領域２００ｃを囲むように配置される。

【0108】

図７及び図１４を併せて参照すると、本発明の一実施形態によるイメージセンサ６００に含まれたバリア領域６００ｄは、ＣＳ（Ｃｒａｃｋ Ｓｔｏｐｐｅｒ）及び／またはＭＯＢ（Ｍｏｉｓｔｕｒｅ Ｏｘｉｄａｔｉｏｎ Ｂａｒｒｉｅｒ）の役割を果たす領域である。一例として、バリア領域６００ｄの構成は、イメージセンサ２００に含まれた第４領域２００ｄに対応する。一方、バリア領域６００ｄに含まれた第１接合構造６５０及び第２接合構造６６０の配置は、イメージセンサ２００に含まれた第２領域２００ｂに含まれた第１接合構造２５０及び第２接合構造２６０の配置と同一である。但し、これは一実施形態に過ぎず、これに限定されるものではない。

【0109】

図１５は、本発明の一実施形態によるイメージセンサの製造方法を説明するためのフローチャートである。

【0110】

図１５を参照すると、第１レイヤー（ＰＩＸＥＬ ｗａｆｅｒ）、第２レイヤー（ＣＡＰ ｗａｆｅｒ）、及び第３レイヤー（ＬＯＧＩＣ ｗａｆｅｒ）は、本発明の一実施形態によるイメージセンサの製造方法に含まれた複数の過程を介して接合された１つのイメージセンサに製造される。

【0111】

イメージセンサは、複数の単位ピクセルが配列されたピクセル部を含む第１レイヤー（ＰＩＸＥＬ ｗａｆｅｒ）、グローバルシャッタ動作を実現するための複数のトランジスタ及び複数のキャパシタを含む第２レイヤー（ＣＡＰ ｗａｆｅｒ）、及びロジック回路を含む第３レイヤー（ＬＯＧＩＣ ｗａｆｅｒ）を含む。一例として、本発明の一実施形態によるイメージセンサの製造方法は、半導体基板及び配線層をそれぞれ含む第１レイヤー（ＰＩＸＥＬ ｗａｆｅｒ）、第２レイヤー（ＣＡＰ ｗａｆｅｒ）、及び第３レイヤー（ＬＯＧＩＣ ｗａｆｅｒ）を形成することから始まる。

【0112】

一方、形成された第１レイヤー（ＰＩＸＥＬ ｗａｆｅｒ）に含まれた第１配線層の一面には、外部に露出した複数の第１ボンディングメタルが形成される（Ｓ１１０）。また、第２レイヤー（ＣＡＰ ｗａｆｅｒ）に含まれた第２配線層の一面には、外部に露出した複数の第２ボンディングメタルが形成され（Ｓ１２０）、第３レイヤー（ＬＯＧＩＣ ｗａｆｅｒ）に含まれた第３配線層の一面には、外部に露出した複数の第３ボンディングメタルが形成される（Ｓ１６０）。一例として、複数のボンディングメタルはＣｕパッド（Ｃｕ ＰＡＤ）である。

【0113】

第１レイヤー（ＰＩＸＥＬ ｗａｆｅｒ）に形成された複数のボンディングメタル及び第２レイヤー（ＣＡＰ ｗａｆｅｒ）に形成された複数のボンディングメタルは、１次ボンディング工程によって互いに接合される（Ｓ１３０）。一例として、１次ボンディング工程により、第１レイヤー（ＰＩＸＥＬ ｗａｆｅｒ）及び第２レイヤー（ＣＡＰ ｗａｆｅｒ）は、第１接合構造を形成する。１次ボンディング工程によって、第１レイヤー（ＰＩＸＥＬ ｗａｆｅｒ）に含まれた第１配線層及び第２レイヤー（ＣＡＰ ｗａｆｅｒ）に含まれた第２配線層は互いに向かい合って接合される。

【0114】

第１接合構造を形成した後、第２レイヤー（ＣＡＰ ｗａｆｅｒ）に含まれた第２半導体基板に対して１次シニング（ｔｈｉｎｎｉｎｇ）工程を行う（Ｓ１４０）。一例として、１次シニング工程は、第２配線層が積層されない半導体基板の裏面を研磨（ｐｏｌｉｓｈｉｎｇ）することで行われる。１次シニング工程により、第２半導体基板は所定の厚さに研磨される。一例として、本発明の一実施形態によるイメージセンサにおいて第２半導体基板は、約１０ｎｍ～２μｍの間の厚さを有する。但し、これは一実施形態に過ぎず、これに限定されるものではない。

【0115】

１次シニング工程が完了した後、第２レイヤー（ＣＡＰ ｗａｆｅｒ）には接合ビアが形成される（Ｓ１５０）。接合ビアは、第２配線層の第２下層配線に接触し、第２半導体基板を貫通するように形成される。一方、接合ビアは、第３レイヤー（ＬＯＧＩＣ ｗａｆｅｒ）に形成された第３ボンディングメタルに接合して、第２接合構造を形成する（Ｓ１７０）。一例として、第２結合構造を形成する工程は２次ボンディング工程である。

【0116】

第２接合構造を形成した後、第１レイヤー（ＰＩＸＥＬ ｗａｆｅｒ）に含まれた第１半導体基板に対して２次シニング工程を行う（Ｓ１８０）。一例として、２次シニング工程は、第１配線層が積層されない半導体基板の裏面を研磨することで行われる。２次シニング工程により、第１半導体基板は所定の厚さに研磨される。

【0117】

２次シニング工程が完了した後、研磨された第１半導体基板の裏面には、光を入射させるためのマイクロレンズなどが配置されるＢＳＩ（Ｂａｃｋ Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）方式のイメージセンサを形成する工程が行われる（Ｓ１９０）。Ｓ１１０～Ｓ１９０段階により、第１レイヤー（ＰＩＸＥＬ ｗａｆｅｒ）、第２レイヤー（ＣＡＰ ｗａｆｅｒ）、及び第３レイヤー（ＬＯＧＩＣ ｗａｆｅｒ）が接合されたイメージセンサを製造する。

【0118】

図１６ａ～図１６ｅは、本発明の一実施形態によるイメージセンサの製造方法を説明するための図面である。

【0119】

図１６ａ～図１６ｅは、図１５に示した接合ビアを形成するＳ１５０段階を細分化して段階別に示したイメージセンサの断面図である。図１６ａを参照すると、第２レイヤー１２０は、第２半導体基板１２１、及び第２半導体基板１２１上に積層された第２配線層１２５を含む。第２配線層１２５は、第２下部配線１２３を含む。

【0120】

図１６ｂを参照すると、１次シニング工程が完了した後に接合ビアを形成する位置で第２半導体基板１２１に対して第１エッチングを行う。一例として、第１エッチングは、第２配線層１２５が外部に露出するまで行われる。

【0121】

図１６ｃを参照すると、第２半導体基板１２１及び第１エッチングによって露出した第２配線層１２５上にはスペーサ層１７０が形成される。図１６ｃには示していないが、スペーサ層１７０が形成される前に第２半導体基板１２１上にはスペーサ層１７０とは構成が異なる他の層が先に形成されてもよい。

【0122】

図１６ｄを参照すると、スペーサ層１７０及び第２配線層１２５の一部に対して第２エッチングが行われる。一例として、第２エッチングは、第２下部配線１２３が外部に露出するまで行われる。第２エッチングが行われる第２方向における幅は、第１エッチングが行われる幅よりも小さい。

【0123】

図１６ｅを参照すると、第２エッチングが完了したスペーサ層１７０及び第２配線層１２５の上にはビア構造物１２７が形成される。一例として、ビア構造物１２７は、第２エッチングによって露出した第２下部配線１２３に連結される。ビア構造物１２７は、Ｃｕで構成され、加工面Ｐに沿って研磨される。一例として、研磨されたビア構造物１２７は接合ビアである。

【0124】

但し、図１６ａ～図１６ｅに示したイメージセンサの製造工程は一実施形態に過ぎず、これに限定されるものではない。一例として、本発明の一実施形態によるイメージセンサを製造するために工程間に他の工程が追加されるか、既存工程の一部が省略され得る。

【0125】

図１７及び図１８は、本発明の一実施形態によるイメージセンサを含む電子装置を簡略に示した図である。

【0126】

図１７を参照すると、電子装置１０００は、カメラモジュール群１１００、アプリケーションプロセッサ１２００、ＰＭＩＣ１３００、及び外部メモリ１４００を含む。

【0127】

カメラモジュール群１１００は、複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）を含む。図には、３つのカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）が配置された実施形態が示されているが、実施形態はこれに限定されるものではない。いくつかの実施形態において、カメラモジュール群１１００は、２つのカメラモジュールのみを含むように変形して実施される。また、いくつかの実施形態において、カメラモジュール群１１００は、ｎ個（ｎは４以上の自然数）のカメラモジュールを含むように変形して実施される。また、一実施形態において、カメラモジュール群１１００に含まれる複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）の少なくとも１つは、先に図１～図１６ｅを参照して説明した実施形態のいずれかによるイメージセンサを含む。

【0128】

以下、図１８を参照して、カメラモジュール１１００ｂの詳細構成についてより具体的に説明するが、以下の説明は実施形態によって異なるカメラモジュール（１１００ａ、１１００ｃ）についても同様に適用することができる。

【0129】

図１８を参照すると、カメラモジュール１１００ｂは、プリズム１１０５、光学経路折りたたみ要素（Ｏｐｔｉｃａｌ Ｐａｔｈ Ｆｏｌｄｉｎｇ Ｅｌｅｍｅｎｔ、以下、「ＯＰＦＥ」）１１１０、アクチュエータ１１３０、イメージセンシング装置１１４０、及びストレージ１１５０を含む。

【0130】

プリズム１１０５は、光反射物質の反射面１１０７を含み、外部から入射される光Ｌの経路を変更させる。

【0131】

いくつかの実施形態において、プリズム１１０５は、Ｘ軸方向に入射される光Ｌの経路をＸ軸方向に垂直なＹ軸方向に変更させる。また、プリズム１１０５は、光反射物質の反射面１１０７を、中心軸１１０６を中心にＡ方向に回転させるか、中心軸１１０６をＢ方向に回転させてＸ軸方向に入射される光Ｌの経路を垂直なＹ軸方向に変更させる。このとき、ＯＰＦＥ１１１０もＸ軸方向及びＹ軸方向と垂直なＺ軸方向に移動する。

【0132】

いくつかの実施形態において、図示されたように、プリズム１１０５のＡ方向の最大回転角度は、プラス（＋）Ａ方向には１５度（ｄｅｇｒｅｅ）以下であり、マイナス（－）Ａ方向には１５度よりも大きいが、実施形態はこれに限定されるものではない。

【0133】

いくつかの実施形態において、プリズム１１０５は、プラス（＋）またはマイナス（－）Ｂ方向に２０度前後、または１０度～２０度、または１５度～２０度の間で動くことができ、ここで、動く角度はプラス（＋）またはマイナス（－）Ｂ方向に同じ角度で動くか、または、１度前後の範囲でほぼ類似した角度まで動くことができる。

【0134】

いくつかの実施形態において、プリズム１１０５は、光反射物質の反射面１１０７を、中心軸１１０６の延長方向と平行なＺ軸方向に移動することができる。

【0135】

ＯＰＦＥ１１１０は、例えば、ｍ（ここで、ｍは自然数）個の群からなる光学レンズを含む。ｍ個のレンズは、第２方向Ｙに移動してカメラモジュール１１００ｂの光学ズーム倍率（ｏｐｔｉｃａｌ ｚｏｏｍ ｒａｔｉｏ）を変更する。例えば、カメラモジュール１１００ｂの基本光学ズーム倍率をＺとするとき、ＯＰＦＥ１１１０に含まれたｍ個の光学レンズを移動させる場合、カメラモジュール１１００ｂの光学ズーム倍率は、３Ｚまたは５Ｚ、または５Ｚ以上の光学ズーム倍率に変更される。

【0136】

アクチュエータ１１３０は、ＯＰＦＥ１１１０または光学レンズ（以下、光学レンズと称する）を特定位置に移動させる。例えば、アクチュエータ１１３０は、正確なセンシングのためにセンサ１１４２が光学レンズの焦点距離（ｆｏｃａｌ ｌｅｎｇｔｈ）に位置するように光学レンズの位置を調整する。一例として、センサ１１４２はイメージセンサである。

【0137】

イメージセンシング装置１１４０は、センサ１１４２、制御ロジック１１４４、及びメモリ１１４６を含む。センサ１１４２は、光学レンズを介して提供される光Ｌを用いてセンシング対象のイメージをセンシングする。制御ロジック１１４４は、カメラモジュール１１００ｂの全体的な動作を制御する。例えば、制御ロジック１１４４は、制御信号ラインＣＳＬｂを介して提供された制御信号に応じて、カメラモジュール１１００ｂの動作を制御する。

【0138】

メモリ１１４６は、キャリブレーションデータ１１４７などのカメラモジュール１１００ｂの動作に必要な情報を保存する。キャリブレーションデータ１１４７は、カメラモジュール１１００ｂが外部から提供された光Ｌを利用してイメージデータを生成するのに必要な情報を含む。キャリブレーションデータ１１４７は、例えば、上述した回転度（ｄｅｇｒｅｅ ｏｆ ｒｏｔａｔｉｏｎ）に関する情報、焦点距離（ｆｏｃａｌ ｌｅｎｇｔｈ）に関する情報、光学軸（ｏｐｔｉｃａｌ ａｘｉｓ）に関する情報などを含む。カメラモジュール１１００ｂが光学レンズの位置によって焦点距離が変わるマルチステート（ｍｕｌｔｉ ｓｔａｔｅ）カメラの形で具現される場合、キャリブレーションデータ１１４７は、光学レンズの各位置別（またはステート別）の焦点距離値及びオートフォーカシング（ａｕｔｏ ｆｏｃｕｓｉｎｇ）に関する情報を含む。

【0139】

ストレージ１１５０は、センサ１１４２を介してセンシングされたイメージデータを保存する。ストレージ１１５０は、イメージセンシング装置１１４０の外部に配置され、イメージセンシング装置１１４０を構成するセンサチップとスタックされた（ｓｔａｃｋｅｄ）形で具現される。いくつかの実施形態において、ストレージ１１５０は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ）で具現されるが、実施形態はこれに限定されるものではない。

【0140】

図１７及び図１８を一緒に参照すると、いくつかの実施形態において、複数の各カメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）は、アクチュエータ１１３０を含む。これにより、複数の各カメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）は、その内部に含まれたアクチュエータ１１３０の動作に応じて互いに同一または異なるキャリブレーションデータ１１４７を含む。

【0141】

いくつかの実施形態において、複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）うちのいずれかのカメラモジュール（例えば、１１００ｂ）は、先に説明したプリズム１１０５及びＯＰＦＥ１１１０を含むフォールデッドレンズ（ｆｏｌｄｅｄ ｌｅｎｓ）形のカメラモジュールであり、残りのカメラモジュール（例えば、１１００ａ、１１００ｃ）は、プリズム１１０５及びＯＰＦＥ１１１０が含まれないバーティカル（ｖｅｒｔｉｃａｌ）形のカメラモジュールであるが、実施形態はこれに限定されるものではない。

【0142】

いくつかの実施形態において、複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）うちのいずれかのカメラモジュール（例えば、１１００ｃ）は、例えば、ＩＲ（Ｉｎｆｒａｒｅｄ Ｒａｙ）を用いて深さ（ｄｅｐｔｈ）情報を抽出するバーティカル形の深度カメラ（ｄｅｐｔｈ ｃａｍｅｒａ）である。この場合、アプリケーションプロセッサ１２００は、このような深度カメラから提供されたイメージデータと、他のカメラモジュール（例えば、１１００ａまたは１１００ｂ）から提供されたイメージデータを併合（ｍｅｒｇｅ）して３次元の深度イメージ（３Ｄ ｄｅｐｔｈ ｉｍａｇｅ）を生成する。

【0143】

いくつかの実施形態において、複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）のうちの少なくとも２つのカメラモジュール（例えば、１１００ａ、１１００ｂ）は、互いに異なる観測視野（Ｆｉｅｌｄ ｏｆ Ｖｉｅｗ、視野角）を有する。この場合、例えば、複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）のうちの少なくとも２つのカメラモジュール（例えば、１１００ａ、１１００ｂ）の光学レンズは互いに異なるが、これに限定されるものではない。

【0144】

また、いくつかの実施形態において、複数の各カメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）の視野角は互いに異なる。この場合、複数の各カメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）に含まれた光学レンズも互いに異なるが、これに限定されるものではない。

【0145】

いくつかの実施形態において、複数の各カメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）は、互いに物理的に分離されて配置される。すなわち、１つのセンサ１１４２のセンシング領域を複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）が分割して用いるものではなく、複数の各カメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）の内部に独立したセンサ１１４２が配置される。

【0146】

再び、図１７を参照すると、アプリケーションプロセッサ１２００は、イメージ処理装置１２１０、メモリコントローラ１２２０、内部メモリ１２３０を含む。アプリケーションプロセッサ１２００は、複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）とは分離されて具現される。例えば、アプリケーションプロセッサ１２００及び複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）は、別途の半導体チップに互いに分離されて具現される。

【0147】

イメージ処理装置１２１０は、複数のサブプロセッサ（１２１２ａ、１２１２ｂ、１２１２ｃ）、イメージ生成器１２１４、及びカメラモジュールコントローラ１２１６を含む。

【0148】

イメージ処理装置１２１０は、複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）の個数に対応する個数の複数のサブプロセッサ（１２１２ａ、１２１２ｂ、１２１２ｃ）を含む。

【0149】

各カメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）から生成されたイメージデータは、互いに分離されたイメージ信号ライン（ＩＳＬａ、ＩＳＬｂ、ＩＳＬｃ）を介して対応するサブプロセッサ（１２１２ａ、１２１２ｂ、１２１２ｃ）に提供される。例えば、カメラモジュール１１００ａから生成されたイメージデータは、イメージ信号ラインＩＳＬａを介してサブプロセッサ１２１２ａに提供され、カメラモジュール１１００ｂから生成されたイメージデータは、イメージ信号ラインＩＳＬｂを介してサブプロセッサ１２１２ｂに提供され、カメラモジュール１１００ｃから生成されたイメージデータは、イメージ信号ラインＩＳＬｃを介してサブプロセッサ１２１２ｃに提供される。このようなイメージデータの転送は、例えば、ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）に基づいたカメラ直列インタフェース（ＣＳＩ；Ｃａｍｅｒａ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ）を用いて行われるが、実施形態はこれに限定されるものではない。

【0150】

一方、いくつかの実施形態において、１つのサブプロセッサが複数のカメラモジュールに対応するように配置される。例えば、サブプロセッサ１２１２ａ及びサブプロセッサ１２１２ｃが図示されたように互いに分離されて具現されるのではなく、１つのサブプロセッサに統合されて具現され、カメラモジュール１１００ａ及びカメラモジュール１１００ｃから提供されたイメージデータは、選択素子（例えば、マルチプレクサ）などを介して選択された後、統合されたサブプロセッサに提供される。

【0151】

各サブプロセッサ（１２１２ａ、１２１２ｂ、１２１２ｃ）に提供されたイメージデータは、イメージ生成器１２１４に提供される。イメージ生成器１２１４は、イメージ生成情報（Ｇｅｎｅｒａｔｉｎｇ Ｉｎｆｏｒｍａｔｉｏｎ）またはモード信号（Ｍｏｄｅ Ｓｉｇｎａｌ）により各サブプロセッサ（１２１２ａ、１２１２ｂ、１２１２ｃ）から提供されたイメージデータを用いて出力イメージを生成する。

【0152】

具体的には、イメージ生成器１２１４は、イメージ生成情報またはモード信号に応じて、互いに異なる視野角を有するカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）から生成されたイメージデータの少なくとも一部を併合（ｍｅｒｇｅ）して出力イメージを生成する。また、イメージ生成器１２１４は、イメージ生成情報またはモード信号に応じて、互いに異なる視野角を有するカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）から生成されたイメージデータのいずれかを選択して出力イメージを生成する。

【0153】

いくつかの実施形態において、イメージ生成情報は、ズーム信号（ｚｏｏｍ ｓｉｇｎａｌ ｏｒ ｚｏｏｍ ｆａｃｔｏｒ）を含む。また、いくつかの実施形態において、モード信号は、例えば、ユーザ（ｕｓｅｒ）から選択されたモードに基づいた信号である。

【0154】

イメージ生成情報がズーム信号（ズームファクター）であり、それぞれのカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）が互いに異なる観測視野（視野角）を有する場合、イメージ生成器１２１４は、ズーム信号の種類に応じて互いに異なる動作を行う。例えば、ズーム信号が第１信号である場合、カメラモジュール１１００ａから出力されたイメージデータとカメラモジュール１１００ｃから出力されたイメージデータを併合した後、併合されたイメージ信号と併合に用いていないカメラモジュール１１００ｂから出力されたイメージデータを用いて、出力イメージを生成する。もし、ズーム信号が第１信号とは異なる第２信号である場合、イメージ生成器１２１４は、このようなイメージデータの併合を行わず、それぞれのカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）から出力されたイメージデータうちのいずれかを選択して出力イメージを生成する。しかし、実施形態はこれに限定されるものではなく、必要に応じて、イメージデータを処理する方法はいくらでも変形して実施される。

【0155】

いくつかの実施形態において、イメージ生成器１２１４は、複数のサブプロセッサ（１２１２ａ、１２１２ｂ、１２１２ｃ）のうちの少なくとも１つから露出時間が相違する複数のイメージデータを受信し、複数のイメージデータに対してＨＤＲ（ｈｉｇｈ ｄｙｎａｍｉｃ ｒａｎｇｅ）処理を行うことで、ダイナミックレンジが増加して併合されたイメージデータを生成する。

【0156】

カメラモジュールコントローラ１２１６は、各カメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）に制御信号を提供する。カメラモジュールコントローラ１２１６から生成された制御信号は、互いに分離された制御信号ライン（ＣＳＬａ、ＣＳＬｂ、ＣＳＬｃ）を介して対応するカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）に提供される。

【0157】

複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）のうちのいずれかは、ズーム信号を含むイメージ生成情報またはモード信号に応じて、マスター（ｍａｓｔｅｒ）カメラ（例えば、１１００ｂ）に指定され、残りのカメラモジュール（例えば、１１００ａ、１１００ｃ）は、スレーブ（ｓｌａｖｅ）カメラに指定される。このような情報は、制御信号に含まれて互いに分離された制御信号ライン（ＣＳＬａ、ＣＳＬｂ、ＣＳＬｃ）を介して対応するカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）に提供される。

【0158】

ズームファクターまたは動作モード信号に応じて、マスターカメラ及びスレーブカメラとして動作するカメラモジュールが変更される。例えば、カメラモジュール１１００ａの視野角がカメラモジュール１１００ｂの視野角よりも広く、ズームファクターが低いズーム倍率を示す場合、カメラモジュール１１００ｂがマスターカメラとして動作し、カメラモジュール１１００ａがスレーブカメラとして動作する。逆に、ズームファクターが高いズーム倍率を示す場合、カメラモジュール１１００ａがマスターカメラとして動作し、カメラモジュール１１００ｂがスレーブカメラとして動作する。

【0159】

いくつかの実施形態において、カメラモジュールコントローラ１２１６からそれぞれのカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）に提供される制御信号は、シンクイネーブル（ｓｙｎｃ ｅｎａｂｌｅ）信号を含む。例えば、カメラモジュール１１００ｂがマスターカメラであり、カメラモジュール（１１００ａ、１１００ｃ）がスレーブカメラである場合、カメラモジュールコントローラ１２１６は、カメラモジュール１１００ｂにシンクイネーブル信号を転送する。このようなシンクイネーブル信号を提供されたカメラモジュール１１００ｂは、提供されたシンクイネーブル信号をもとにシンク信号（ｓｙｎｃ ｓｉｇｎａｌ）を生成し、生成されたシンク信号をシンク信号ラインＳＳＬを介してカメラモジュール（１１００ａ、１１００ｃ）に提供する。カメラモジュール１１００ｂ及びカメラモジュール（１１００ａ、１１００ｃ）は、このようなシンク信号に同期化してイメージデータをアプリケーションプロセッサ１２００に転送する。

【0160】

いくつかの実施形態において、カメラモジュールコントローラ１２１６から複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）に提供される制御信号は、モード信号に応じたモード情報を含む。このようなモード情報に基づいて、複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）は、センシング速度と関連して第１動作モード及び第２動作モードで動作する。

【0161】

複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）は、第１動作モードにおいて、第１速度でイメージ信号を生成（例えば、第１フレームレートのイメージ信号を生成）し、これを第１速度よりも高い第２速度でエンコード（例えば、第１フレームレートよりも高い第２フレームレートのイメージ信号をエンコード）し、エンコードされたイメージ信号をアプリケーションプロセッサ１２００に転送する。このとき、第２速度は第１速度の３０倍以下である。

【0162】

アプリケーションプロセッサ１２００は、受信したイメージ信号、すなわち、エンコードされたイメージ信号を内部メモリ１２３０またはアプリケーションプロセッサ１２００の外部の外部メモリ１４００に保存し、その後、内部メモリ１２３０または外部メモリ１４００からエンコードされたイメージ信号を読み出してデコードし、デコードされたイメージ信号に基づいて生成されるイメージデータをディスプレイする。例えば、イメージ処理装置１２１０の複数のサブプロセッサ（１２１２ａ、１２１２ｂ、１２１２ｃ）のうち対応するサブプロセッサがデコードを行い、また、デコードされたイメージ信号に対してイメージ処理を行う。

【0163】

複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）は、第２動作モードにおいて、第１速度よりも低い第３速度でイメージ信号を生成（例えば、第１フレームレートよりも低い第３フレームレートのイメージ信号を生成）し、イメージ信号をアプリケーションプロセッサ１２００に転送する。アプリケーションプロセッサ１２００に提供されるイメージ信号は、エンコードされない信号である。アプリケーションプロセッサ１２００は、受信したイメージ信号に対してイメージ処理を行うか、またはイメージ信号を内部メモリ１２３０や外部メモリ１４００に保存する。

【0164】

ＰＭＩＣ１３００は、複数の各カメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）に電力、例えば、電源電圧を供給する。例えば、ＰＭＩＣ１３００は、アプリケーションプロセッサ１２００の制御下で、パワー信号ラインＰＳＬａを介してカメラモジュール１１００ａに第１電力を供給し、パワー信号ラインＰＳＬｂを介してカメラモジュール１１００ｂに第２電力を供給し、パワー信号ラインＰＳＬｃを介してカメラモジュール１１００ｃに第３電力を供給する。

【0165】

ＰＭＩＣ１３００は、アプリケーションプロセッサ１２００からの電力制御信号ＰＣＯＮに応答して、複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）のそれぞれに対応する電力を生成し、また、電力レベルを調整する。電力制御信号ＰＣＯＮは、複数のカメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）の動作モード別の電力調整信号を含む。例えば、動作モードは低電力モード（ｌｏｗ ｐｏｗｅｒ ｍｏｄｅ）を含み、このとき、電力制御信号ＰＣＯＮは、低電力モードで動作するカメラモジュール及び設定される電力レベルに対する情報を含む。複数の各カメラモジュール（１１００ａ、１１００ｂ、１１００ｃ）に提供される電力レベルは、互いに同一または異なる。また、電力レベルは、動的に変更される。

【0166】

本発明は、上述した実施形態及び図面によって限定されるものではない。したがって、本発明の技術的思想を逸脱しない範囲内で当技術分野における通常の知識を有する者によって多様な形態の置換、変形及び変更が可能であり、これらもまた本発明の範囲に属するといえる。

【符号の説明】

【0167】

１、１００、２００ イメージセンサ
１０ ピクセルアレイ
２０ ロジック回路
２１ ロウドライバ
２２ リードアウト回路
２３ カラムドライバ
２４ コントロールロジック
１０１、２０１ バリアメタル
１１０、２１０、３１０ 第１レイヤー
１１１、２１１、３１１ 第１半導体基板
１１２、２１２、３１２ 第１配線
１１５、２１５、３１５ 第１配線層
１１６、２１６、２１６ａ、２１６ｂ 第１ボンディングメタル
１１８、１２８、１３８ トランジスタ
１２０、２２０ 第２レイヤー
１２１、２２１ 第２半導体基板
１２２ 第２配線（第２上部配線）
１２３、２２３ 第２下部配線
１２５、２２５ 第２配線層
１２６、２２６、２２６ａ、２２６ｂ 第２ボンディングメタル
１２７、２２７、２２７ａ、２２７ｂ 接合ビア
１２９ キャパシタ
１３０、２３０、４３０ 第３レイヤー
１３１、２３１、４３１ 第３半導体基板
１３２、２３２、４３２ 第３配線
１３５、２３５、４３５ 第３配線層
１３６、２３６、２３６ａ、２３６ｂ 第３ボンディングメタル
１５０、２５０、２５０ａ、２５０ｂ、３５０、４５０、６５０ 第１接合構造
１６０、２６０、２６０ａ、２６０ｂ、３６０、４６０、６６０ 第２接合構造
１７０、２７０ スペーサ層
１８０ 領域
２２２ 第２上部配線
２２７ａ’、２２７ｂ’ 上部ビア領域
２２７ａ”、２２７ｂ” 下部ビア領域
２７１ 第１スペーサ層
２７２ 第２スペーサ層
２８０ （領域）第４絶縁層
２９０ 貫通ビア
３９０ 第１貫通ビア
４９０ 第２貫通ビア
４９５ はんだボール
５００ｄ、６００ｄ バリア領域
１０００ 電子装置
１１００ カメラモジュール群
１１００ａ～１１００ｃ カメラモジュール
１１０５ プリズム
１１０６ 中心軸
１１０７ 反射面
１１１０ ＯＰＦＥ
１１３０ アクチュエータ
１１４０ イメージセンシング装置
１１４２ （イメージ）センサ
１１４４ 制御ロジック
１１４６ メモリ
１１４７ キャリブレーションデータ
１１５０ ストレージ
１２００ アプリケーションプロセッサ
１２１０ イメージ処理装置
１２１２ａ～１２１２ｃ サブプロセッサ
１２１４ イメージ生成器
１２１６ カメラモジュールコントローラ
１２２０ メモリコントローラ
１２３０ 内部メモリ
１３００ ＰＭＩＣ
１４００ 外部メモリ
ＰＸ ピクセル部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8a】

【図8b】

【図9】

【図10】

【図11a】

【図11b】

【図11c】

【図12a】

【図12b】

【図12c】

【図13】

【図14】

【図15】

【図16a】

【図16b】

【図16c】

【図16d】

【図16e】

【図17】

【図18】