▶ ノースロップ グラマン システムズ コーポレイションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022187467
(43)【公開日】2022-12-19
(54)【発明の名称】超伝導アイソクロナス受信機システム
(51)【国際特許分類】
H04L 7/033 20060101AFI20221212BHJP
H03K 3/38 20060101ALI20221212BHJP
H03K 5/00 20060101ALI20221212BHJP
【ＦＩ】
H04L7/033 700
H03K3/38 Z
H03K5/00 V
【審査請求】有
【請求項の数】15
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022065097
(22)【出願日】2022-04-11
(31)【優先権主張番号】17/340,814
(32)【優先日】2021-06-07
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】520128820
【氏名又は名称】ノースロップ グラマン システムズ コーポレーション
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(74)【代理人】
【識別番号】100142907
【弁理士】
【氏名又は名称】本田 淳
(72)【発明者】
【氏名】ブライアン リー コーラー
(72)【発明者】
【氏名】コーリー アーサー ケゲライス
(72)【発明者】
【氏名】ハイタオ オー．ダイ
(72)【発明者】
【氏名】クエンティン ピー．ハー
【テーマコード（参考）】
5K047
【Ｆターム（参考）】
5K047AA01
5K047MM38
(57)【要約】 （修正有）
【課題】パルス信号を複数のサンプリングウィンドウの少なくとも２つに関連付けることに基づいて、ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合された出力パルス信号を生成する超伝導アイソクロナス受信機システム及び伝送線路からデータ信号をアイソクロナスに受信するための方法を提供する。
【解決手段】アイソクロナス超伝導チップ間伝送システム１００において、受信機システム１０４は、伝送線路１０６から入力データ信号を受信し、入力データ信号をパルス信号に変換するパルス受信機１１２及び位相変換器システムを含む変換器システム１１４を含む。位相変換器システムは、ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器を含む。複数のサンプリングウィンドウの少なくとも２つは、ＡＣクロック信号の任意の所与の位相において重なっている。
【選択図】図１
【解決手段】アイソクロナス超伝導チップ間伝送システム１００において、受信機システム１０４は、伝送線路１０６から入力データ信号を受信し、入力データ信号をパルス信号に変換するパルス受信機１１２及び位相変換器システムを含む変換器システム１１４を含む。位相変換器システムは、ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器を含む。複数のサンプリングウィンドウの少なくとも２つは、ＡＣクロック信号の任意の所与の位相において重なっている。
【選択図】図１
【特許請求の範囲】
【請求項1】
アイソクロナス受信機システムであって、
伝送線路から入力データ信号を受信し、前記入力データ信号をパルス信号に変換するように構成されたパルス受信機と、
位相変換器システムを含む変換器システムと、を備え、前記位相変換器システムは、ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器を含んでおり、前記複数のサンプリングウィンドウの少なくとも２つが前記ＡＣクロック信号の任意の所与の位相において重なっており、前記変換器システムは、パルス信号を前記複数のサンプリングウィンドウの少なくとも２つに関連付けることに基づいて、前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合された出力パルス信号を生成するように構成される、システム。
伝送線路から入力データ信号を受信し、前記入力データ信号をパルス信号に変換するように構成されたパルス受信機と、
位相変換器システムを含む変換器システムと、を備え、前記位相変換器システムは、ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器を含んでおり、前記複数のサンプリングウィンドウの少なくとも２つが前記ＡＣクロック信号の任意の所与の位相において重なっており、前記変換器システムは、パルス信号を前記複数のサンプリングウィンドウの少なくとも２つに関連付けることに基づいて、前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合された出力パルス信号を生成するように構成される、システム。
【請求項2】
前記ＡＣクロック信号は、４つの等間隔サンプリング位相を含む直交クロック信号であり、前記パルス変換器は、
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間の４５°である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含む、請求項１に記載のシステム。
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間の４５°である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含む、請求項１に記載のシステム。
【請求項3】
前記第１の組のパルス変換器はそれぞれ、前記ＡＣクロック信号の４つの等間隔サンプリング位相のうちの個々の１つの前後に広がる位相範囲を有する第１のサンプリングウィンドウを有しており、前記第２の組のパルス変換器はそれぞれ、前記ＡＣクロック信号の４つの中間位相のうちの個々の１つの前後に広がる第２のサンプリングウィンドウを有し、前記第２のサンプリングウィンドウは前記第１のサンプリングウィンドウよりも小さい、請求項２に記載のシステム。
【請求項4】
前記第１のサンプリングウィンドウは、位相長が１２０°より大きく、前記第２のサンプリングウィンドウは、位相長が約９０°である、請求項３に記載のシステム。
【請求項5】
前記パルス受信機は、前記伝送線路からデータ信号を受信し、前記データ信号を単一磁束量子（ＳＦＱ）信号に変換するように構成されたＳＦＱ受信機として構成され、前記複数のパルス変換器は、前記複数のパルス変換器の個々の少なくとも２つによりレシプロカル量子論理（ＲＱＬ）位相信号の各々を前記複数のサンプリングウィンドウの個々の少なくとも２つに関連付けることに基づいて、複数のＲＱＬ位相信号を前記ＡＣクロック信号の少なくとも１つのサンプリング位相に位相整合するように構成された複数のＳＦＱ－ＲＱＬ変換器として構成されている、請求項１に記載のシステム。
【請求項6】
前記変換器システムは、
ＳＦＱ信号を複数のＳＦＱ信号に分割するように構成されたＳＦＱスプリッタ段と、
前記ＡＣクロック信号の別個の個々の位相の各々において複数のＳＦＱ信号をサンプリングして、個別の複数のＲＱＬ位相信号を生成するように構成された複数のＳＦＱ－ＲＱＬ変換器を含む位相変換器システムと、
前記複数のＲＱＬ位相信号に基づいて前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに整合されたＲＱＬ出力信号を生成するように構成されたデジタル論理回路と、を含む、請求項５に記載のシステム。
ＳＦＱ信号を複数のＳＦＱ信号に分割するように構成されたＳＦＱスプリッタ段と、
前記ＡＣクロック信号の別個の個々の位相の各々において複数のＳＦＱ信号をサンプリングして、個別の複数のＲＱＬ位相信号を生成するように構成された複数のＳＦＱ－ＲＱＬ変換器を含む位相変換器システムと、
前記複数のＲＱＬ位相信号に基づいて前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに整合されたＲＱＬ出力信号を生成するように構成されたデジタル論理回路と、を含む、請求項５に記載のシステム。
【請求項7】
前記パルス受信機は、マルチビットバスを介して複数の入力データ信号を同時に受信するように構成され、前記変換器システムは、
パルス信号を複数のパルス信号に分割するようにそれぞれ構成された複数のスプリッタ段と、
複数の位相変換器システムであって、前記ＡＣクロック信号の別個の個々の位相の各々において前記複数のパルス信号をサンプリングして、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つの位相整合された信号を生成するように構成された複数のパルス変換器をそれぞれが含む前記複数の位相変換器システムと、
個々の入力データ信号に関連付けられた個別の複数の出力信号を生成するように構成されたデジタル論理回路であって、前記複数の出力信号の各々は、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つの位相整合された信号に基づいて、前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに整合されている、前記デジタル論理回路と、を含む、請求項１に記載のシステム。
パルス信号を複数のパルス信号に分割するようにそれぞれ構成された複数のスプリッタ段と、
複数の位相変換器システムであって、前記ＡＣクロック信号の別個の個々の位相の各々において前記複数のパルス信号をサンプリングして、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つの位相整合された信号を生成するように構成された複数のパルス変換器をそれぞれが含む前記複数の位相変換器システムと、
個々の入力データ信号に関連付けられた個別の複数の出力信号を生成するように構成されたデジタル論理回路であって、前記複数の出力信号の各々は、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つの位相整合された信号に基づいて、前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに整合されている、前記デジタル論理回路と、を含む、請求項１に記載のシステム。
【請求項8】
前記デジタル論理回路は、
前記複数の位相変換器システムのうちの最初の１つから複数の位相整合された信号を受信して、前記複数の位相整合された信号に基づいて一組のイネーブル信号を生成するように構成されたマスター制御論理回路と、
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路と、を含み、前記パススルー制御論理回路の各々は、前記一組のイネーブル信号を受信して、前記少なくとも１つの位相整合された信号と前記一組のイネーブル信号との間の論理演算に基づいて個々の１つの出力信号を生成するように構成されている、請求項７に記載のシステム。
前記複数の位相変換器システムのうちの最初の１つから複数の位相整合された信号を受信して、前記複数の位相整合された信号に基づいて一組のイネーブル信号を生成するように構成されたマスター制御論理回路と、
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路と、を含み、前記パススルー制御論理回路の各々は、前記一組のイネーブル信号を受信して、前記少なくとも１つの位相整合された信号と前記一組のイネーブル信号との間の論理演算に基づいて個々の１つの出力信号を生成するように構成されている、請求項７に記載のシステム。
【請求項9】
前記複数の位相変換器システムは、第１の位相変換器システムと、少なくとも１つの残りの位相変換器システムとを含み、前記少なくとも１つの残りの位相変換器システムが、
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた一組のパルス変換器を含み、前記第１の位相変換器システムは、
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間で等間隔である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含む、請求項７に記載のシステム。
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた一組のパルス変換器を含み、前記第１の位相変換器システムは、
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間で等間隔である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含む、請求項７に記載のシステム。
【請求項10】
前記デジタル論理回路は、
前記第１の組のパルス変換器のうちの少なくとも１つおよび前記第２の組のパルス変換器のうちの少なくとも１つから位相整合された信号を受信し、前記第１の組のパルス変換器の少なくとも１つからおよび前記第２の組のパルス変換器の少なくとも１つからの前記位相整合された信号に基づいて前記一組のイネーブル信号を生成するように構成されたマスター制御論理回路と、
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路と、を含み、前記複数のパススルー制御論理回路の各々は、個々の組のパルス変換器から少なくとも１つの位相整合された信号を受信し、前記一組のイネーブル信号を受信して、前記少なくとも１つの位相整合された信号と前記一組のイネーブル信号との間の論理演算に基づいて個々の１つの出力信号を生成するように構成されている、請求項９に記載のシステム。
前記第１の組のパルス変換器のうちの少なくとも１つおよび前記第２の組のパルス変換器のうちの少なくとも１つから位相整合された信号を受信し、前記第１の組のパルス変換器の少なくとも１つからおよび前記第２の組のパルス変換器の少なくとも１つからの前記位相整合された信号に基づいて前記一組のイネーブル信号を生成するように構成されたマスター制御論理回路と、
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路と、を含み、前記複数のパススルー制御論理回路の各々は、個々の組のパルス変換器から少なくとも１つの位相整合された信号を受信し、前記一組のイネーブル信号を受信して、前記少なくとも１つの位相整合された信号と前記一組のイネーブル信号との間の論理演算に基づいて個々の１つの出力信号を生成するように構成されている、請求項９に記載のシステム。
【請求項11】
請求項１に記載のアイソクロナス受信機システムを備えるチップ間伝送システムであって、
入力信号を入力データ信号に変換するように構成された送信機システムと、
前記入力データ信号を前記アイソクロナス受信機システムに送信するための前記伝送線路と、をさらに備える、チップ間伝送システム。
入力信号を入力データ信号に変換するように構成された送信機システムと、
前記入力データ信号を前記アイソクロナス受信機システムに送信するための前記伝送線路と、をさらに備える、チップ間伝送システム。
【請求項12】
伝送線路からデータ信号をアイソクロナスに受信するための方法であって、
受信機システムのパルス受信機にＤＣ電流を供給して、データ信号をパルス信号に変換するステップと、
前記パルス信号を複数のパルス信号に分割するステップと、
受信機システムの位相変換器システムにＡＣクロック信号を供給して、前記複数のパルス信号を、前記ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器により、前記ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられた複数の位相整合された信号に変換するステップと、前記複数のサンプリングウィンドウの少なくとも２つが前記ＡＣクロック信号の任意の所与の位相で重なっており、
デジタル論理回路により前記複数の位相整合された信号に基づいて出力信号を生成して、前記出力信号を前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させるステップと、を含む方法。
受信機システムのパルス受信機にＤＣ電流を供給して、データ信号をパルス信号に変換するステップと、
前記パルス信号を複数のパルス信号に分割するステップと、
受信機システムの位相変換器システムにＡＣクロック信号を供給して、前記複数のパルス信号を、前記ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器により、前記ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられた複数の位相整合された信号に変換するステップと、前記複数のサンプリングウィンドウの少なくとも２つが前記ＡＣクロック信号の任意の所与の位相で重なっており、
デジタル論理回路により前記複数の位相整合された信号に基づいて出力信号を生成して、前記出力信号を前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させるステップと、を含む方法。
【請求項13】
前記ＡＣクロック信号は、４つの等間隔サンプリング位相を含む直交クロック信号であり、前記複数のパルス変換器が、
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、前記第１の組のパルス変換器の各々は、前記ＡＣクロック信号の４つの等間隔サンプリング位相の個々の１つの前後に広がる位相範囲を有する第１のサンプリングウィンドウを有しており、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間の４５°である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含み、前記第２の組のパルス変換器の各々は、前記ＡＣクロック信号の４つの中間位相の個々の１つの前後に広がる第２のサンプリングウィンドウを有しており、前記第２のサンプリングウィンドウは前記第１のサンプリングウィンドウよりも小さい、請求項１２に記載の方法。
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、前記第１の組のパルス変換器の各々は、前記ＡＣクロック信号の４つの等間隔サンプリング位相の個々の１つの前後に広がる位相範囲を有する第１のサンプリングウィンドウを有しており、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間の４５°である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含み、前記第２の組のパルス変換器の各々は、前記ＡＣクロック信号の４つの中間位相の個々の１つの前後に広がる第２のサンプリングウィンドウを有しており、前記第２のサンプリングウィンドウは前記第１のサンプリングウィンドウよりも小さい、請求項１２に記載の方法。
【請求項14】
前記ＤＣ電流を供給することは、データ信号を単一磁束量子（ＳＦＱ）パルス信号に変換するために前記パルス受信機に前記ＤＣ電流を供給することを含み、
前記ＡＣクロック信号を供給することは、複数のＳＦＱパルス信号を、前記ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられた複数のＲＱＬ位相信号に変換するために前記位相変換器システムに前記ＡＣクロック信号を供給することを含み、
前記出力信号を生成することは、ＲＱＬ出力信号を前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させるために、前記デジタル論理回路により前記複数のＲＱＬ位相信号に基づいてＲＱＬ出力信号を生成することを含む、請求項１２に記載の方法。
前記ＡＣクロック信号を供給することは、複数のＳＦＱパルス信号を、前記ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられた複数のＲＱＬ位相信号に変換するために前記位相変換器システムに前記ＡＣクロック信号を供給することを含み、
前記出力信号を生成することは、ＲＱＬ出力信号を前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させるために、前記デジタル論理回路により前記複数のＲＱＬ位相信号に基づいてＲＱＬ出力信号を生成することを含む、請求項１２に記載の方法。
【請求項15】
前記ＤＣ電流を提供することは、複数のデータ信号の各々を個別の複数のパルス信号に変換するために複数のパルス受信機に前記ＤＣ電流を供給することを含み、
前記ＡＣクロック信号を供給することは、複数の位相変換器システムの個々の１つに関連付けられた複数のパルス信号を、前記ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられた複数の位相整合された信号に変換するために、前記ＡＣクロック信号を前記複数の位相変換器システムの各々に供給することを含み、
前記出力信号を生成することは、複数の出力信号の各々を前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させるために、前記複数の位相変換器システムの各々に関連付けられた前記デジタル論理回路による個別の複数の位相整合された信号に基づいて、個別の前記複数の位相変換器システムにより複数の出力信号を生成することを含む、請求項１２に記載の方法。
前記ＡＣクロック信号を供給することは、複数の位相変換器システムの個々の１つに関連付けられた複数のパルス信号を、前記ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられた複数の位相整合された信号に変換するために、前記ＡＣクロック信号を前記複数の位相変換器システムの各々に供給することを含み、
前記出力信号を生成することは、複数の出力信号の各々を前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させるために、前記複数の位相変換器システムの各々に関連付けられた前記デジタル論理回路による個別の複数の位相整合された信号に基づいて、個別の前記複数の位相変換器システムにより複数の出力信号を生成することを含む、請求項１２に記載の方法。
【請求項16】
マスター制御論理回路において、前記複数の位相変換器システムの最初の１つから複数の位相整合された信号を受信するステップと、
前記複数の位相整合された信号に基づいて、前記マスター制御論理回路により一組のイネーブル信号を生成するステップと、
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路の各々において、前記一組のイネーブル信号および少なくとも１つの位相整合された信号を受信するステップと、
前記複数のパススルー制御論理回路の各々による前記少なくとも１つの位相整合された信号と前記一組のイネーブル信号との間の論理演算に基づいて、前記複数の出力信号の各々を生成するステップと、をさらに含む、請求項１５に記載の方法。
前記複数の位相整合された信号に基づいて、前記マスター制御論理回路により一組のイネーブル信号を生成するステップと、
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路の各々において、前記一組のイネーブル信号および少なくとも１つの位相整合された信号を受信するステップと、
前記複数のパススルー制御論理回路の各々による前記少なくとも１つの位相整合された信号と前記一組のイネーブル信号との間の論理演算に基づいて、前記複数の出力信号の各々を生成するステップと、をさらに含む、請求項１５に記載の方法。
【請求項17】
アイソクロナス受信機システムであって、
伝送線路から入力データ信号を受信し、前記入力データ信号を単一磁束量子（ＳＦＱ）パルス信号に変換するように構成されたパルス受信機と、
変換器システムと、を備え、前記変換器システムは、
ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器を含む位相変換器システムであって、前記複数のサンプリングウィンドウの少なくとも２つが前記ＡＣクロック信号の任意の所与の位相と重なっており、前記複数のパルス変換器は、前記複数のサンプリングウィンドウの少なくとも２つに関連付けられた複数のレシプロカル量子論理（ＲＱＬ）位相整合された信号を生成するように構成されている、前記位相変換器システムと、
複数のＲＱＬ位相信号に基づいて前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合されたレシプロカル量子論理（ＲＱＬ）出力信号を生成するように構成されたデジタル論理回路と、を含む、システム。
伝送線路から入力データ信号を受信し、前記入力データ信号を単一磁束量子（ＳＦＱ）パルス信号に変換するように構成されたパルス受信機と、
変換器システムと、を備え、前記変換器システムは、
ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器を含む位相変換器システムであって、前記複数のサンプリングウィンドウの少なくとも２つが前記ＡＣクロック信号の任意の所与の位相と重なっており、前記複数のパルス変換器は、前記複数のサンプリングウィンドウの少なくとも２つに関連付けられた複数のレシプロカル量子論理（ＲＱＬ）位相整合された信号を生成するように構成されている、前記位相変換器システムと、
複数のＲＱＬ位相信号に基づいて前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合されたレシプロカル量子論理（ＲＱＬ）出力信号を生成するように構成されたデジタル論理回路と、を含む、システム。
【請求項18】
前記ＡＣクロック信号は、４つの等間隔サンプリング位相を含む直交クロック信号であり、前記複数のパルス変換器は、
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間の４５°である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含む、請求項１７に記載のシステム。
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間の４５°である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含む、請求項１７に記載のシステム。
【請求項19】
前記パルス受信機は、マルチビットバスを介して複数の入力データ信号を同時に受信するように構成され、前記変換器システムは、
パルス信号を複数のＳＦＱパルス信号に分割するようにそれぞれ構成された複数のスプリッタ段と、
複数の位相変換器システムであって、前記ＡＣクロック信号の別個の各々の位相の各々において前記複数のＳＦＱパルス信号をサンプリングして、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つのＲＱＬ位相信号を生成するように構成された複数のパルス変換器をそれぞれが含む前記複数の位相変換器システムと、を含み、
前記デジタル論理回路は、個々の入力データ信号に関連付けられた個別の複数のＲＱＬ出力信号を生成するように構成され、複数のＲＱＬ出力信号の各々は、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つのＲＱＬ位相信号に基づいて、前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに整合されている、請求項１７に記載のシステム。
パルス信号を複数のＳＦＱパルス信号に分割するようにそれぞれ構成された複数のスプリッタ段と、
複数の位相変換器システムであって、前記ＡＣクロック信号の別個の各々の位相の各々において前記複数のＳＦＱパルス信号をサンプリングして、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つのＲＱＬ位相信号を生成するように構成された複数のパルス変換器をそれぞれが含む前記複数の位相変換器システムと、を含み、
前記デジタル論理回路は、個々の入力データ信号に関連付けられた個別の複数のＲＱＬ出力信号を生成するように構成され、複数のＲＱＬ出力信号の各々は、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つのＲＱＬ位相信号に基づいて、前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに整合されている、請求項１７に記載のシステム。
【請求項20】
前記デジタル論理回路は、前記複数の位相変換器システムの最初の１つから複数のＲＱＬ位相信号を受信して、前記複数のサンプリングウィンドウの少なくとも２つに関連付けられた前記複数のＲＱＬ位相信号に基づいて一組のイネーブル信号を生成するように構成されたマスター制御論理回路と、
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路と、を含み、前記複数のパススルー制御論理回路の各々は、前記一組のイネーブル信号を受信して、少なくとも１つのＲＱＬ位相信号と前記一組のイネーブル信号との間の論理演算に基づいて個々の１つのＲＱＬ出力信号を生成するように構成されている、請求項１９に記載のシステム。
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路と、を含み、前記複数のパススルー制御論理回路の各々は、前記一組のイネーブル信号を受信して、少なくとも１つのＲＱＬ位相信号と前記一組のイネーブル信号との間の論理演算に基づいて個々の１つのＲＱＬ出力信号を生成するように構成されている、請求項１９に記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、概して、超伝導コンピュータシステムに関し、より具体的には、超伝導アイソクロナス受信機システムに関する。
【背景技術】
【0002】
コンピュータシステムは通常、別個のチップ、別個のプリント回路基板、および／または別個のコンピュータシステム間の通信を実施する。チップ間または他のタイプの（例えばバスを介した）通信を適切に実施するために、クロック信号を使用して送信機および受信機が適切にタイミングを合わせて送信データを適切にサンプリングすることができ、その結果、受信機はデータを適切に受信し、処理することができる。しかしながら、クロック信号は複数のソースから生成されるか、またはチップ間通信システムを介して送信され得るので、データの送信および受信のために実装されるクロック信号は、未知または任意の位相関係を有する場合があり、これはアイソクロナス通信と呼ぶことができる。特定の種類の超伝導論理回路（例えば、レシプロカル量子論理回路、即ち、ＲＱＬ：ｒｅｃｉｐｒｏｃａｌ ｑｕａｎｔｕｍ ｌｏｇｉｃ）などの特定の種類の通信は、クロック信号を電源として実装しているため、関連するＡＣクロック信号によるクロック回復の可能性が排除される。
【発明の概要】
【0003】
一例は、アイソクロナス受信機システムを含む。システムは、伝送線路から入力データ信号を受信し、入力データ信号をパルス信号に変換するように構成されたパルス受信機を含む。システムは、位相変換器システムを含む変換器システムをも含む。位相変換器システムは、ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器を含む。複数のサンプリングウィンドウの少なくとも２つは、ＡＣクロック信号の任意の所与の位相において重なっており、変換器システムは、パルス信号を複数のサンプリングウィンドウの少なくとも２つに関連付けることに基づいて、ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合された出力パルス信号を生成するように構成される。
【0004】
別の例は、伝送線路からデータ信号をアイソクロナスに受信するための方法を含む。方法は、受信機システムのパルス受信機にＤＣ電流を供給して、データ信号をパルス信号に変換すること、およびパルス信号を複数のパルス信号に分割することを含む。方法は、受信機システムの位相変換器システムにＡＣクロック信号を供給して、複数のパルス信号を、ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器により、ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられた複数の位相整合された信号に変換することを含む。複数のサンプリングウィンドウの少なくとも２つは、ＡＣクロック信号の任意の位相において重なっている。方法は、デジタル論理回路により複数の位相整合された信号に基づいて出力信号を生成して、出力信号をＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させることをさらに含む。
【0005】
別の例は、アイソクロナス受信機システムを含む。システムは、伝送線路から入力データ信号を受信し、入力データ信号を単一磁束量子（ＳＦＱ）パルス信号に変換するように構成されたパルス受信機と、変換器システムとを含む。変換器システムは、ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器を含む位相変換器システムを含む。複数のサンプリングウィンドウの少なくとも２つは、ＡＣクロック信号の任意の位相において重なっている。パルス変換器は、複数のサンプリングウィンドウの少なくとも２つに関連付けられたレシプロカル量子論理（ＲＱＬ）位相整合された信号を生成するように構成することができる。変換器システムはまた、ＲＱＬ位相信号に基づいてＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合されるレシプロカル量子論理（ＲＱＬ）出力信号を生成するように構成されたデジタル論理回路をも含む。
【図面の簡単な説明】
【0006】
【図1】アイソクロナス超伝導チップ間伝送システムの一例を示す図である。
【図2】変換器システムの一例を示す図である。
【図3】ＳＦＱ－ＲＱＬ変換器の一例を示す図である。
【図4】一例の位相図を示す図である。
【図5】変換器システムの別の例を示す図である。
【図6】変換器システムのさらに別の例を示す図である。
【図7】一例の真理値表を示す図である。
【図8】伝送線路からデータ信号をアイソクロナスに受信する方法の一例を示す図である。
【発明を実施するための形態】
【0007】
本開示は、概して、超伝導コンピュータシステムに関し、より具体的には、超伝導アイソクロナスデータ受信機に関する。超伝導アイソクロナス受信機システムは、レシプロカル量子論理（ＲＱＬ）コンピュータシステムなどの様々な超伝導チップ間通信システムにおいて実装することができる。超伝導アイソクロナス受信機システムは、伝送線路からデータ信号を受信し、データ信号をパルス信号に変換するように構成されたパルス受信機を含む。一例として、データ信号は、ＲＱＬ入力信号をＳＦＱ信号に変換し、ＳＦＱ信号を、伝送線路を介して送信されるデータ信号に変換するように構成された伝送システムから生成することができる。
【0008】
また、超伝導アイソクロナス受信機システムは、複数のパルス変換器によりパルス信号を複数の位相整合された信号に変換するように構成された変換器システムを含む。パルス変換器の各々は、ＡＣクロック信号のサンプリング位相の前後に広がるとともに、中間サンプリングウィンドウを含むようなサンプリングウィンドウに関連付けられており、複数のサンプリングウィンドウの少なくとも２つがＡＣクロック信号の任意の所与の位相で重なるようになっている。例えば、サンプリングウィンドウは、ＡＣクロック信号の等間隔サンプリング位相（例えば、９０°増分）に関連付けられる第１のサンプリングウィンドウを含むことができ、かつ等間隔サンプリング位相間の４５°の中間位相に関連付けられる第２のサンプリングウィンドウをさらに含むことができる。第２のサンプリングウィンドウは、第１のサンプリングウィンドウよりも位相長を小さくすることができる。従って、（例えば、デジタル論理回路により）位相整合された信号を実装して、（例えば、整合信号に応答して）出力信号をＡＣクロック信号の少なくとも１つのサンプリング位相に位相整合させることができる。
【0009】
一例として、変換器システムは、パルス信号を、個別の複数のパルス変換器に供給される複数のパルス信号に分割するように構成されたスプリッタ段を含むことができる。パルス変換器には、パルス信号を複数の位相整合された信号（例えば、ＲＱＬ位相信号）に変換するためのＡＣクロック信号が供給され、位相整合された信号の各々は、ＡＣクロック信号の別個の個々の位相に関連付けられる（例えば、ＡＣクロック信号の一連の９０°位相に関連付けられる）。従って、パルス信号の個々のタイミングに基づいて、ＡＣクロック信号のサンプリング位相のタイミングウィンドウに基づいて、関連するパルス整合された信号を供給することができる。従って、位相整合された信号は、デジタル論理回路に供給することができ、デジタル論理回路は、複数のサンプリングウィンドウの少なくとも２つにおいて供給された位相整合された信号に基づいて、かつトリガを提供するように構成された整合信号に応答して、ＡＣクロック信号の少なくとも１つのサンプリング位相に整合されたＲＱＬ出力信号を生成するように構成される。従って、出力信号をＡＣクロック信号の既知の位相に整合させて、個々のデータを提供することができる。
【0010】
図１は、アイソクロナス超伝導チップ間伝送システム１００の一例を示す。アイソクロナス超伝導チップ間伝送システム１００は、様々なコンピュータシステムのうちの任意のものにおいて実装され、（例えば、レシプロカル量子論理（ＲＱＬ）通信システムにおける）超伝導データ伝送においてチップ間通信を提供することができる。アイソクロナス超伝導チップ間伝送システム１００は、通信されるデータの送信および受信に関連付けられたクロック信号間の未知のまたは任意の位相関係に適応できる方法で、チップ間通信を提供するように実装されることができる。
【0011】
アイソクロナス超伝導チップ間伝送システム１００は、伝送線路１０６によって分離された送信機システム１０２と受信機システム１０４とを含む。送信機システム１０２は、図１の例では信号ＰＬＳＩＮとして示されている入力信号（例えば、ＲＱＬ入力信号）を受信し、図１の例では電流ＩＢＩＡＳとして示されているバイアス電流に基づいて、信号ＰＬＳＩＮを、一連のデータパルスに対応するパルス信号ＰＬＳとして伝送線路１０６を介して受信機システム１０４に送信するように構成される。一例として、送信機システム１０２は、入力信号ＰＬＳＩＮをパルス信号（例えば、単一磁束量子（ＳＦＱ）信号）に変換するように構成されたパルス変換器および／またはドライバを含むことができる。送信パルス信号ＰＬＳＴは、送信機システム１０２に入力される離散パルス信号（例えば、ＳＦＱパルスなどの超伝導パルス）とは対照的に、非クロック型の送信ライン１０６を介して送信するための高振幅パルスに対応することができる。
【0012】
送信パルス信号ＰＬＳは、受信機システム１０４に供給される。受信機システム１０４は、受信された送信パルス信号ＰＬＳをパルス信号（例えば、ＳＦＱパルス）に変換し戻すように構成された受信機１１２を含む。一例として、受信機１１２は、図１の例では電流ＩＤＣとして示されている、ＤＣバイアス電流を供給するＪＴＬとして構成することができる。従って、一例として、受信機１１２は、送信パルス信号ＰＬＳＴに応答した少なくとも１つのジョセフソン接合のトリガに基づいて、かつ電流ＩＤＣに基づいて、受信された送信パルス信号ＰＬＳをパルス信号に変換する（例えば、送信パルス信号ＰＬＳが供給される受信機１１２の入力におけるアンダーダンプジョセフソン接合）。従って、パルス信号は変換器システム１１４に供給され、変換器システム１１４は、本明細書でより詳細に説明するように、出力信号ＰＬＳＯＵＴのＡＣクロック信号ＣＬＫのサンプリング位相への整合を開始することができる整合信号ＡＬＧＮと、ＡＣクロック信号ＣＬＫとに基づいてパルス信号を出力信号ＰＬＳＯＵＴに変換するように構成されている。例えば、出力信号ＰＬＳＯＵＴは、ＲＱＬ出力信号として供給され得る。
【0013】
一例として、変換器システム１１４は、パルス信号を複数のパルス信号に分割するように構成されることができ、複数のパルス信号の各々は、ＡＣクロック信号ＣＬＫの位相に基づいて、複数のパルス信号を複数の位相整合された信号に変換するように構成された個別の複数のパルス変換器に供給される。本明細書で説明するように、複数のパルス変換器の各々は、ＡＣクロック信号ＣＬＫの周期にわたる別個の個々のサンプリングウィンドウに関連付けることができる。本明細書で説明するように、「サンプリングウィンドウ」という用語は、パルス変換器の個々の１つにパルス信号が入力されると、個々のパルス変換器が位相整合された信号を出力として提供することになるＡＣクロック信号ＣＬＫの位相の範囲を表す。サンプリングウィンドウは各々、ＡＣクロック信号ＣＬＫの等間隔サンプリング位相に関連付けられたサンプリングウィンドウに関する第１の位相長、およびＡＣクロック信号ＣＬＫの中間位相（例えば、４５°の位相シフト）に関連づけられたサンプリングウィンドウに関する第２の位相長のうちの１つなど、定義された位相長を有することができる。例えば、第２のサンプリングウィンドウの位相長は、第１のサンプリングウィンドウよりも短くすることができる。サンプリングウィンドウの個々の位相長に基づいて、サンプリングウィンドウの少なくとも２つは、ＡＣクロック信号ＣＬＫの任意の所与の位相において重なることができる。従って、パルス変換器は、パルス信号に応答して、少なくとも２つの位相整合された信号を提供することができる。
【0014】
本明細書で説明するように、「サンプリング位相」という用語は、ＡＣクロック信号ＣＬＫの各周期においてデータ（例えば、ＲＱＬデータ）がサンプリングされるＡＣクロック信号ＣＬＫの位相を意味する。例えば、ＡＣクロック信号ＣＬＫのサンプリング位相は、０°、９０°、１８０°、および２７０°に対応することができる。本明細書にも説明されているように、「中間位相」という用語は、一組の２つのサンプリング位相間にある位相（例えば、４５°）を意味する。例えば、ＡＣクロック信号ＣＬＫの中間位相は、４５°、１３５°、２２５°、および３１５°に対応することができる。本明細書で説明するように、ＡＣクロック信号ＣＬＫにより、サンプリング位相の各々および中間位相の各々において、個々のパルス変換器を介してパルス信号がサンプリングされて、個々の位相整合された信号が生成される。
【0015】
位相整合された信号は、変換器システム１１４に関連付けられたデジタル論理回路に提供されることができる。デジタル論理回路は、少なくとも２つの位相整合された信号と、ＡＣクロック信号ＣＬＫのサンプリング位相に関連付けられた少なくとも１つの位相整合された信号との間の論理演算を実行することができる。従って、論理演算に基づいて、整合信号ＡＬＧＮに応答して、変換器システム１１４は、ＡＣクロック信号ＣＬＫの複数のサンプリング位相の少なくとも１つに整合された出力信号ＰＬＳＯＵＴを提供することができる。従って、出力信号ＰＬＳＯＵＴを、ＡＣクロック信号ＣＬＫの１つまたは複数の既知の位相に整合させることができる。その結果、受信機システム１０４は、関連付けられたクロック分配回路における時間的に変化するスキュー、クロックに対する負荷の動的変化、および／または熱雑音などに基づく、入力信号ＰＬＳＩＮに関連付けられたクロック信号と出力信号ＰＬＳＯＵＴとの間の未知のおよび／または任意の位相関係に対応することができる。
【0016】
図２は、変換器システム２００の一例を示す。変換器システム２００は、図２の例における変換器システム１１４に対応することができ、従って、伝送線路１０６から受信した送信パルス信号ＰＬＳに関連付けられるような、ＳＦＱパルス信号ＳＦＱＲＸとして示されるパルス信号を、ＲＱＬ出力信号ＲＱＬＯＵＴとして示される出力信号に変換するように構成することができる。
【0017】
変換器システム２００は、ＳＦＱ信号ＳＦＱＲＸを複数のＳＦＱ信号に分割するように構成されたＳＦＱスプリッタ段２０２を含み、複数のＳＦＱ信号は、図２の例では、ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８として示されている。図２の例では、８つであるＳＦＱ信号の数は、ＡＣクロック信号ＣＬＫの４５°の位相間隔に対応することができる。例えば、ＡＣクロック信号ＣＬＫは、９０°位相がずれている同相成分および直交位相成分を含む直交クロック信号であってよく、従って、所与の周期の各９０°増分で４つの別個の等間隔サンプル時間を提供する。従って、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８は、ＡＣクロック信号ＣＬＫの等間隔サンプリング位相および中間位相（例えば、サンプリング位相から４５°）に関連付けることができる。
【0018】
ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８の各々は、位相変換器システム２０４に供給される。図２の例では、位相変換器システム２０４は、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８の個々の１つを各々が受信する複数のＳＦＱ－ＲＱＬパルス変換器２０６を含む。ＳＦＱ－ＲＱＬパルス変換器２０６の各々は、ＡＣクロック信号ＣＬＫの周期にわたる別個の個々のサンプリングウィンドウに関連付けられ得る。ＳＦＱ－ＲＱＬパルス変換器２０６の各々のサンプリングウィンドウは、ＡＣクロック信号ＣＬＫのサンプリング位相または中間位相の個々の１つの前後に広がる定義された位相長を有することができる。サンプリングウィンドウは、ＡＣクロック信号ＣＬＫのサンプリング位相とＡＣクロック信号ＣＬＫの中間位相とに関連付けられたサンプリングウィンドウ間で変化する位相長を有することができる。例えば、ＡＣクロック信号ＣＬＫのサンプリング位相に関連付けられた第１のサンプリングウィンドウは、ＡＣクロック信号ＣＬＫの中間位相に関連付けられた第２のサンプリングウィンドウ（例えば、約９０°）よりも長い位相長（例えば、１２０°より大きい）を有することができる。複数のサンプリングウィンドウの個々の位相長に基づいて、複数のサンプリングウィンドウの少なくとも２つは、ＡＣクロック信号ＣＬＫの任意の所与の位相において重なることができる。
【0019】
図３は、ＳＦＱ－ＲＱＬパルス変換器３００の一例を示す。ＳＦＱ－ＲＱＬパルス変換器３００は、図２の例におけるＳＦＱ－ＲＱＬパルス変換器２０６のうちの任意の１つに対応することができ、従って、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８の個々の１つに対応する入力ＳＦＱ信号ＳＦＱＮの到着と、ＡＣクロック信号ＣＬＫの個々のサンプリング位相および中間位相（例えば、個々の０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°）との間の相対的なタイミングに応じて、フラクソン／反フラクソンの対を有するかまたは有しないＲＱＬ位相整合された信号を生成するように構成され得る。
【0020】
ＳＦＱ－ＲＱＬパルス変換器３００は、第１の入力ＪＴＬ段３０２および第２の入力ＪＴＬ段３０４を含む。第１の入力ＪＴＬ段３０２は、入力ＳＦＱパルスＳＦＱＮを受け取り、入力ＳＦＱパルスＳＦＱＮを出力ＪＴＬ段３０６に伝搬するように構成されている。第１の入力ＪＴＬ段３０２は、ＳＦＱパルスＳＦＱＮが伝搬する入力インダクタＬ１と、電流源３０８により生成されたＤＣバイアス信号ＩＤＣに基づいてＳＦＱパルスＳＦＱＮに応答してトリガされる第１のジョセフソン接合Ｊ１とを含む。電流ＩＤＣは、第１のバイアスインダクタＬＢＩＡＳ１を流れて、第１のジョセフソン接合Ｊ１および第２のジョセフソン接合Ｊ２を個々のインダクタＬ２およびＬ３を介してバイアスし、その結果、ＳＦＱパルスＳＦＱＮが、第１のジョセフソン接合Ｊ１のトリガに応答してインダクタＬ２およびＬ３を通って伝搬し、続いてジョセフソン接合Ｊ２をトリガして、ノード３１０を介してＳＦＱパルスＳＦＱＮを出力ドライバ段３０６に供給する。
【0021】
第２の入力ＪＴＬ段３０４は、インダクタＬ４を介してノード３１０に結合されるとともに、第１の入力ＪＴＬ段３０２に関して実質的に同様に構成されている。特に、第２の入力ＪＴＬ段３０４は、（例えば、同じ電流源３０８からの）電流源３１２により生成され、第２のバイアスインダクタＬＢＩＡＳ２と、インダクタＬ５およびＬ６とを流れるＤＣバイアス電流ＩＤＣに関して互いに反対側に配置された一対のジョセフソン接合Ｊ３およびＪ４を含む。しかしながら、第２の入力ＪＴＬ段３０４は、接地に結合されたインダクタＬ７も含み、その結果、第２の入力ＪＴＬ段３０４が、ＳＦＱパルスＳＦＱＮに対応するフラクソンに応答して反フラクソンを生成する。従って、ＳＦＱパルスＳＦＱＮが第１の入力ＪＴＬ段３０２に供給されるのに応答して、第２の入力ＪＴＬ段３０４は、対応する反フラクソンを生成してＲＱＬ信号ＲＱＬＮを出力ＪＴＬ段３０６に供給する。
【0022】
出力ＪＴＬ段３０６は、第１の入力ＪＴＬ段３０２および第２の入力ＪＴＬ段３０４と実質的に同様に配置されている。出力ＪＴＬ段３０６は、ＲＱＬ信号ＲＱＬＮが伝搬する入力インダクタＬ８と、バイアス電流源３１４および個々のインダクタＬ９およびＬ１０に関して互いに反対側に配置された一対のジョセフソン接合Ｊ５およびＪ６とを含む。しかしながら、バイアス電流源３１４は、ＡＣクロック信号ＣＬＫに関連付けられた特定の個々のサンプリング位相に関連付けられたＡＣ電流源として構成される。図３の例では、ＡＣ電流は、バイアスインダクタＬＢＩＡＳ３を介して供給される信号ＣＬＫＹとして示されており、ここで、ＹはＡＣクロック信号ＣＬＫのサンプリング位相および中間位相の所与の１つに対応する（例えば、個々の０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°）。従って、ＲＱＬ信号ＲＱＬＮが、（例えば、インダクタＬ８およびＬ９に磁気エネルギーを供給することに基づいて）ＡＣクロック信号ＣＬＫＹの個々の位相とほぼ時間的に整合して到着する場合、ＲＱＬ信号ＲＱＬＮは、ジョセフソン接合Ｊ５およびＪ６のトリガを介して、ＲＱＬ出力信号ＲＱＬＹとして出力ＪＴＬ段３０６の出力３１６に伝搬されることになり、ここで、Ｙは、ＡＣクロック信号ＣＬＫＹの個々の位相に対応する。しかしながら、ＲＱＬ信号ＲＱＬＮの到着が、ＡＣクロック信号ＣＬＫＹの位相に対して不整合である場合、ＲＱＬ信号ＲＱＬＮは、出力ＪＴＬ段３０６の出力３１６から反射されることになる。その結果、出力ＪＴＬ段３０６の出力３１６からはＲＱＬパルスは供給されないことになる（例えば、ＲＱＬ信号ＲＱＬＹはゼロボルトになる）。
【0023】
一例として、第１の入力ＪＴＬ段３０２の回路構成要素は、個々のＳＦＱ－ＲＱＬパルス変換器３００に関連付けられたサンプリングウィンドウを定義するように調整することができる。そのような調整は、ＡＣクロック信号ＣＶＬＫに対するＳＦＱ－ＲＱＬパルス変換器３００の位相と、関連するサンプリングウィンドウの位相長との両方に影響を及ぼし得る。例えば、ＡＣクロック信号ＣＬＫのサンプリング位相（例えば、０°、９０°、１８０°、および２７０°）に関連付けられた第１のサンプリングウィンドウの場合、ジョセフソン接合Ｊ１～Ｊ４は約５０μＡ以下の臨界電流振幅を有するように製造することができ、入力インダクタＬ１は、約１２ｐＨ未満のインダクタンスを有することができる。一例として、ジョセフソン接合Ｊ１、Ｊ３、およびＪ４は、約３５μＡの臨界電流振幅を有することができ、ジョセフソン接合Ｊ２は、約５０μＡの臨界電流振幅を有することができ、入力インダクタは、約１０．２４ｐＨのインダクタンスを有することができる。同様に、ＡＣクロック信号ＣＬＫのサンプリング位相（例えば、４５°、１３５°、２２５°、および３１５°）に関連付けられた第２のサンプリングウィンドウの場合、ジョセフソン接合Ｊ１～Ｊ４は、第１のサンプリングウィンドウのジョセフソン接合Ｊ１～Ｊ４よりも大きい（例えば、約２倍の）臨界電流振幅を有するように製造することができ、入力インダクタＬ１は、第１のサンプリングウィンドウの入力インダクタＬ１よりも近似的に大きいインダクタンスを有することができる。一例として、ジョセフソン接合Ｊ１、Ｊ３、およびＪ４は、約７０μＡの臨界電流振幅を有することができ、ジョセフソン接合Ｊ２は、約１００μＡの臨界電流振幅を有することができ、入力インダクタは、約１６．６４ｐＨのインダクタンスを有することができる。従って、ＳＦＱ－ＲＱＬパルス変換器３００は、ＡＣクロック信号ＣＬＫのサンプリング位相または中間位相に関連付けられた第１および第２のサンプリングウィンドウを定義する回路構成要素の特性を有しつつ、回路構成要素の配置に関してほぼ同じように製造されることができる。
【0024】
図２の例に戻ると、第１のＳＦＱ－ＲＱＬパルス変換器２０６は、ＡＣクロック信号ＣＬＫの周期の０°のサンプリング位相に関連付けられることができ、第２のＳＦＱ－ＲＱＬパルス変換器２０６は、ＡＣクロック信号ＣＬＫの周期の４５°の中間位相に関連付けられることができる。同様に、第３のＳＦＱ－ＲＱＬパルス変換器２０６は、ＡＣクロック信号ＣＬＫの周期の９０°のサンプリング位相に関連付けられることができ、第４のＳＦＱ－ＲＱＬパルス変換器２０６は、ＡＣクロック信号ＣＬＫの周期の１３５°の中間位相に関連付けられることができる。同様に、第５のＳＦＱ－ＲＱＬパルス変換器２０６は、ＡＣクロック信号ＣＬＫの周期の１８０°のサンプリング位相に関連付けられることができ、第６のＳＦＱ－ＲＱＬパルス変換器２０６は、ＡＣクロック信号ＣＬＫの周期の２２５°の中間位相に関連付けられることができる。同様に、第７のＳＦＱ－ＲＱＬパルス変換器２０６、ＡＣクロック信号ＣＬＫの周期の２７０°のサンプリング位相に関連付けられることができ、第８のＳＦＱ－ＲＱＬパルス変換器２０６は、ＡＣクロック信号ＣＬＫの周期の３１５°の中間位相に関連付けられることができる。
【0025】
上記で説明したように、ＳＦＱ－ＲＱＬパルス変換器２０６は、それぞれＳＦＱ－ＲＱＬパルス変換器２０６の個々の１つのサンプリング位相または中間位相の個々の１つの前後に同相に広がるサンプリングウィンドウを有することができる。従って、ＳＦＱ－ＲＱＬパルス変換器２０６の各々は、個々のＳＦＱ－ＲＱＬパルス変換器２０６のサンプリングウィンドウ内にあるＡＣクロック信号ＣＬＫの位相で個々のＳＦＱ－ＲＱＬパルス変換器２０６に個々のＳＦＱパルスＳＦＱＸが入力されるのに応答して、図２の例において、ＲＱＬ０、ＲＱＬ４５、ＲＱＬ９０、ＲＱＬ１３５、ＲＱＬ１８０、ＲＱＬ２２５、ＲＱＬ２７０、およびＲＱＬ３１５として示されているＲＱＬ位相整合された信号をそれぞれ生成するように構成されている。従って、ＲＱＬ位相整合された信号ＲＱＬ０、ＲＱＬ４５、ＲＱＬ９０、ＲＱＬ１３５、ＲＱＬ１８０、ＲＱＬ２２５、ＲＱＬ２７０、およびＲＱＬ３１５の各々は、個々のＳＦＱ－ＲＱＬパルス変換器２０６のサンプリングウィンドウ内のＡＣクロック信号ＣＬＫの位相で、個々のＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８が到着するタイミングに応じて、関連するフラクソン（例えば、後続の反フラクソン）を含むか、または含はないかのいずれかとすることができる。
【0026】
図４は、一例の位相図４００を示す。位相図４００は、ＡＣクロック信号ＣＬＫの位相に対して配置されたＳＦＱ－ＲＱＬパルス変換器２０６の各々に関連付けられたサンプリングウィンドウを含む。従って、以下の図４の例の説明では、図２の例を参照する。
【0027】
位相図４００は、位相整合された信号ＲＱＬ０に関連付けられた第１のサンプリングウィンドウ４０２と、位相整合された信号ＲＱＬ４５に関連付けられた第２のサンプリングウィンドウ４０４と、位相整合された信号ＲＱＬ９０に関連付けられた第３のサンプリングウィンドウ４０６と、位相整合された信号ＲＱＬ１３５に関連付けられた第４のサンプリングウィンドウ４０８とを含む。また、位相図４００は、位相整合された信号ＲＱＬ１８０に関連付けられた第５のサンプリングウィンドウ４１０と、位相整合された信号ＲＱＬ２２５に関連付けられた第６のサンプリングウィンドウ４１２と、位相整合された信号ＲＱＬ２７０に関連付けられた第７のサンプリングウィンドウ４１４と、位相整合された信号ＲＱＬ３１５に関連付けられた第８のサンプリングウィンドウ４１６とを含む。また、位相図４００は、ＡＣクロック信号ＣＬＫの前の周期に関連付けられた第７および第８のサンプリングウィンドウ４１４および４１６、ならびにＡＣクロック信号ＣＬＫの次の周期に関連付けられた第１および第２のサンプリングウィンドウ４０２および４０４を含む。
【0028】
図４の例では、サンプリングウィンドウ４０２、４０４、４０６、４０８、４１０、４１２、４１４、および４１６の各々は、サンプリングウィンドウが関連付けられた個々の１つの位相整合された信号ＲＱＬのＡＣクロック信号ＣＬＫの位相角を含み、かつ位相角の前後に広がる。第１のサンプリングウィンドウ４０２は、０°を含み、かつ（前の周期における）約３００°から約８４°まで広がり、従って約１４４°にわたって広がる第１の位相長を有する。第２のサンプリングウィンドウ４０２は、４５°を含み、かつ約２０°から約１１０°まで広がり、従って約９０°にわたって広がる第２の位相長を有する。第３のサンプリングウィンドウ４０６は、９０°を含み、かつ約１４４°にわたって広がる第１の位相長を有する。第４のサンプリングウィンドウ４０８は、１３５°を含み、かつ約９０°にわたって広がる第２の位相長を有する。第５のサンプリングウィンドウ４１０は、１８０°を含み、かつ約１４４°にわたって広がる第１の位相長を有する。第６のサンプリングウィンドウ４１２は、２２５°を含み、かつ約９０°にわたって広がる第２の位相長を有する。第７のサンプリングウィンドウ４１４は、２７０°を含み、かつ約１４４°にわたって広がる第１の位相長を有する。第８のサンプリングウィンドウ４１６は、３１５°を含み、かつ約９０°にわたって広がる第２の位相長を有する。
【0029】
従って、位相図４００は、ＡＣクロック信号ＣＬＫの任意の所与の位相において、サンプリングウィンドウ４０２、４０４、４０６、４０８、４１０、４１２、４１４、および４１６の少なくとも２つが重なることを示している。その結果、位相変換器システム２０４に供給される任意の所与のＳＦＱパルスに対して、少なくとも２つのＳＦＱ－ＲＱＬパルス変換器２０６が個々のＲＱＬ位相整合された信号を生成する。
【0030】
図２の例に戻ると、ＲＱＬ位相整合された信号ＲＱＬ０、ＲＱＬ４５、ＲＱＬ９０、ＲＱＬ１３５、ＲＱＬ１８０、ＲＱＬ２２５、ＲＱＬ２７０、およびＲＱＬ３１５はデジタル論理回路２０８に供給され、デジタル論理回路は、ＲＱＬ位相整合された信号ＲＱＬ０、ＲＱＬ４５、ＲＱＬ９０、ＲＱＬ１３５、ＲＱＬ１８０、ＲＱＬ２２５、ＲＱＬ２７０、およびＲＱＬ３１５のうちの１つまたは複数に関連するＲＱＬパルスを、ＲＱＬクロック信号ＣＬＫの少なくとも１つの所定のサンプリング位相に整合させて、ＲＱＬ出力信号ＲＱＬＯＵＴを生成するように構成されている。本明細書でより詳細に説明するように、デジタル論理回路２０８は、少なくとも２つの位相整合された信号に基づいて、かつ整合信号ＡＬＧＮに応答して、イネーブル信号を生成し、イネーブル信号と、ＡＣクロック信号ＣＬＫの個々のサンプリング位相に関連付けられた位相整合された信号との間の論理演算を提供して、ＲＱＬ出力信号ＲＱＬＯＵＴを生成するように構成されている。従って、ＲＱＬ出力信号ＲＱＬＯＵＴおよび後続のＲＱＬ出力信号ＲＱＬＯＵＴは、ＡＣクロック信号ＣＬＫに位相整合されることができる。
【0031】
図５は、変換器システム５００の別の例を示す。変換器システム５００は、図５の例における変換器システム１１４に対応することができるが、代わりに、マルチビットバス用に実装することができる。従って、変換器システム５００は、ＳＦＱパルス信号ＳＦＱＲＸ１～ＳＦＱＲＸＮとして示される複数のＮ個のパルス信号を、ＲＱＬ出力信号ＲＱＬＯＵＴ１およびＲＱＬＯＵＴＮとして示される複数のＮ個の出力信号に変換するように構成することができる。数量Ｎは、１より大きい任意の整数とすることができる。
【0032】
変換器システム５００は、Ｎ個のＳＦＱスプリッタ段５０２を含み、Ｎ個のＳＦＱスプリッタ段５０２は、図５の例においてＳＦＱＸ１～ＳＦＱＸＮとして示されているように、ＳＦＱ信号ＳＦＱＲＸ１～ＳＦＱＲＸＮのうちの１つを複数のＳＦＱ信号セットに分割するようにそれぞれ構成されている。信号セットＳＦＱＸ１～ＳＦＱＸＮの各々は、図２の例におけるＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８に対応することができる。従って、信号セットＳＦＱＸ１～ＳＦＱＸＮは、図２の例において上記で説明したのと同様に、ＡＣクロック信号ＣＬＫの等間隔サンプリング位相および中間位相に対応することができる。
【0033】
信号セットＳＦＱＸ１～ＳＦＱＸＮの各々は、Ｎ個の位相変換器システム５０４の個々の１つに供給される。例えば、位相変換器システム５０４の最初の１つは、図２の例において上記で説明したのと同様に、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８の個々の１つをそれぞれが受信する複数のＳＦＱ－ＲＱＬパルス変換器を含むことができる。残りの位相変換器システムは、ＡＣクロック信号ＣＬＫのサンプリング位相にのみ関連付けられたＳＦＱ－ＲＱＬパルス変換器を含むことができる。従って、最初の位相変換器システム５０４のＳＦＱ－ＲＱＬパルス変換器は、図４の例において示されているように、ＡＣクロック信号ＣＬＫの周期にわたって、サンプリング位相および中間位相（例えば、０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、および３１５°）の各々の別個の個々のサンプリングウィンドウに関連付けられることができる。残りの位相変換器システム５０４のＳＦＱ－ＲＱＬパルス変換器は、ＡＣクロック信号ＣＬＫの周期にわたって、サンプリング位相（例えば、０°、９０°、１８０°、および２７０°）のみに関連付けられたサンプリングウィンドウに関連付けられることができる。従って、各ＳＦＱパルス信号ＳＦＱＲＸ１について、個々の最初の位相変換器システム５０４は、位相整合された信号セットＲＱＬＸ１として示される、少なくとも２つの位相整合された信号を生成することができる。残りのＳＦＱパルス信号ＳＦＱＲＸ２～ＳＦＱＲＸＮの各々について、個々の残りの位相変換器システム５０４は、少なくとも１つの個々の位相整合された信号セットＲＱＬＸ２～ＲＱＬＸＮを生成することができる。
【0034】
図５の例では、ＲＱＬ位相整合された信号セットＲＱＬＸ１～ＲＱＬＸＮは、デジタル論理回路５０６に供給され、デジタル論理回路５０６は、位相整合された信号セットＲＱＬＸ１～ＲＱＬＸＮの各々におけるＲＱＬ位相整合された信号の１つに関連付けられたＲＱＬパルスを、ＲＱＬクロック信号ＣＬＫの少なくとも１つの所定のサンプリング位相に整合させて、個々のＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮを生成するように構成されている。一例として、デジタル論理回路５０８は、最初の位相変換器システム５０４からの少なくとも２つの位相整合された信号に基づいて、かつ整合信号ＡＬＧＮに応答してイネーブル信号を生成し、イネーブル信号と、位相変換器システム５０４の各々についてのＡＣクロック信号ＣＬＫの個々のサンプリング位相に関連付けられた位相整合された信号との間の論理演算を提供して、ＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮを生成するように構成されている。従って、デジタル論理回路５０６からの出力の各々上のＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮおよび後続のＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮは、ＡＣクロック信号ＣＬＫに位相整合されることができる。
【0035】
図６は、変換器システム６００のさらに別の例を示す。変換器システム６００は、図６の例における変換器システム５００の一部に対応することができる。従って、以下の図６の例における説明では、図５の例を参照する。
【0036】
変換器システム６００は、図５の例における位相変換器システム６０２にそれぞれ対応することができるＮ個の位相変換器システム６０２を含む。一例として、位相変換器システム６０２の各々は、複数のＳＦＱ－ＲＱＬパルス変換器を含むことができる。例えば、最初の位相変換器システム６０２は、図２の例において上記したのと同様に、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８の個々の１つをそれぞれが受信し、従って、ＡＣクロック信号ＣＬＫのサンプリング位相および中間位相に関連付けられる８個のＳＦＱ－ＲＱＬパルス変換器を含むことができる。従って、図６の例では、最初の位相変換器システム６０２は、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５を出力として提供するものとして示されている。従って、最初の位相変換器システム６０２のＳＦＱ－ＲＱＬパルス変換器は、図４の例に示されているように、ＡＣクロック信号ＣＬＫの周期にわたって、サンプリング位相および中間位相（例えば、０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、および３１５°）の各々の別個の個々のサンプリングウィンドウに関連付けられることができる。
【0037】
残りの位相変換器システム６０２は、ＡＣクロック信号ＣＬＫのサンプリング位相にのみに関連付けられる４個のＳＦＱ－ＲＱＬパルス変換器を含むことができる。従って、図６の例では、残りの位相変換器システム６０２は、位相整合された信号ＲＱＬＸ＿０、ＲＱＬＸ＿９０、ＲＱＬＸ＿１８０、およびＲＱＬＸ＿２７０を出力として提供し、ここで、Ｘは、位相変換器システム６０２の個々の１つのインデックス番号であり、Ｎ番目の位相変換器システム６０２が図６の例において示されている。従って、残りの位相変換器システム６０２のＳＦＱ－ＲＱＬパルス変換器は、ＡＣクロック信号ＣＬＫの周期にわたって、サンプリング位相（例えば、０°、９０°、１８０°、および２７０°）のみに関連付けられたサンプリングウィンドウに関連付けられることができる。従って、第１の位相変換器システム６０２は、任意の所与のＳＦＱ入力信号ＳＦＱ１に対して、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５のうちの少なくとも２つを生成することができ、残りの位相変換器システム６０２は、任意の所与のＳＦＱ入力信号ＳＦＱＸに対して、位相整合された信号ＲＱＬＸ＿０、ＲＱＬＸ＿９０、ＲＱＬＸ＿１８０、およびＲＱＬＸ＿２７０のうちの少なくとも１つを生成することができる。
【0038】
図６の例では、ＲＱＬ位相整合された信号セットＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５、ならびにＲＱＬＸ＿０、ＲＱＬＸ＿９０、ＲＱＬＸ＿１８０、およびＲＱＬＸ＿２７０がデジタル論理回路６０４に供給される。デジタル論理回路６０４は、マスター制御論理回路６０６および複数のＮ個のパススルー論理回路６０８を含む。パススルー論理回路６０８の各々は、位相変換器システム６０２の個々の１つに関連付けられ、かつ複数のＮ個のＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮの個々の１つを生成するようにそれぞれ構成される。本明細書で説明するように、パススルー論理回路６０８は、マスター制御論理回路６０６に供給される位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５に基づいて、個々のＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮを生成する。
【0039】
図６の例では、整合信号ＡＬＧＮがマスター制御論理回路６０６に供給される。整合信号ＡＬＧＮは、変換器システム６００（例えば、変換器システム５００）に入力されるＳＦＱパルスＳＦＱＸと、関連するバスの各伝送線路上の後続のＳＦＱパルスとのＡＣクロック信号ＣＬＫのサンプリング位相への整合を開始するようにアサートされ得る。上記で説明したように、最初の位相変換器システム６０２は、任意の所与のＳＦＱ入力信号ＳＦＱ１に対して、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５のうちの少なくとも２つを生成することができる。位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５のうちの少なくとも２つは、マスター制御論理回路６０６に供給される。整合信号ＡＬＧＮがアサートされることに応答して、マスター制御論理回路６０６は、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５のうち次に受信した少なくとも２つを識別して、ＡＣクロック信号ＣＬＫの少なくとも１つのサンプリング位相に位相整合された関連するＲＱＬ出力信号ＲＱＬＯＵＴ１の生成を提供し、従って、各同時ＲＱＬ出力信号ＲＱＬＯＵＴＸおよび後続の受信ＳＦＱパルスＳＦＱＸに関連付けられた各ＲＱＬ出力信号ＲＱＬＯＵＴＸの位相整合を提供する。
【0040】
一例として、整合信号ＡＬＧＮのアサート後に、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５のうちの少なくとも２つを受信することに応答して、マスター制御論理回路６０６は、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５のうちの少なくとも２つに基づいてイネーブル信号のアサートを指示する事前定義された真理値表を参照する。図６の例では、イネーブル信号は、ＥＮ０°、ＥＮ９０°、ＥＮ１８０°、およびＥＮ２７０°として示されており、従って、ＡＣクロック信号ＣＬＫのサンプリング位相に関連付けられている。イネーブル信号ＥＮ０°、ＥＮ９０°、ＥＮ１８０°、およびＥＮ２７０°は、パススルー論理回路６０８の各々に供給され、その結果、アサートされたイネーブル信号ＥＮ０°、ＥＮ９０°、ＥＮ１８０°、およびＥＮ２７０°がデジタル論理回路６０４内の全てのパススルー論理回路６０８に適用可能となる。
【0041】
図７は、真理値表７００の一例を示す。真理値表７００は、デジタル論理回路６００（例えば、マスター制御論理回路６０６）内のメモリに格納することができる。従って、以下の図７の例の説明では、図６の例を参照する。
【0042】
真理値表７００は、７０２において概して示される、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５に対応するエントリを含む。従って、エントリ７０２は、マスター制御論理回路６０６によって受信される、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５の存在または不存在を表す。また、真理値表は、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５に応答してイネーブル信号ＥＮ０°、ＥＮ９０°、ＥＮ１８０°、ＥＮ２７０°のうちどれが有効かを示す結果を含む。従って、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５のうちの少なくとも２つの任意のセットを受信することに応答して、マスター制御論理回路６０６は、イネーブル信号ＥＮ０°、ＥＮ９０°、ＥＮ１８０°、およびＥＮ２７０°の対応する２つをイネーブルすることができる。
【0043】
図６の例に戻ると、パススルー論理回路６０８の各々は、位相変換器システム６０２の個々の１つから少なくとも１つの位相整合された信号ＲＱＬＸ＿０、ＲＱＬＸ＿９０、ＲＱＬＸ＿１８０、およびＲＱＬＸ＿２７０を受信する。従って、少なくとも１つの位相整合された信号ＲＱＬＸ＿０、ＲＱＬＸ＿９０、ＲＱＬＸ＿１８０、およびＲＱＬＸ＿２７０と、アサートされたイネーブル信号ＥＮ０°、ＥＮ９０°、ＥＮ１８０°、およびＥＮ２７０°とを受信することに応答して、パススルー論理回路６０８の各々は、論理演算を実施して、個々の１つのＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮを生成するように構成されており、個々の１つのＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮは、ＡＣクロック信号ＣＬＫの少なくとも１つの個々の位相に整合されている。例えば、パススルー論理回路６０８の各々は、少なくとも１つの位相整合された信号ＲＱＬＸ＿０、ＲＱＬＸ＿９０、ＲＱＬＸ＿１８０、およびＲＱＬＸ＿２７０と、アサートされたイネーブル信号ＥＮ０°、ＥＮ９０°、ＥＮ１８０°、およびＥＮ２７０°との論理和演算を実施して、ＡＣクロック信号ＣＬＫの所与の各サンプリング位相において個々の１つのＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮを生成するか、または生成しないように構成されている。
【0044】
その結果、デジタル論理回路６０４は、変換器システム６００に入力されるＳＦＱパルスＳＦＱＸの各々を、ＡＣクロック信号ＣＬＫの所与のサンプリング位相と関連付けることができる。従って、本明細書に記載の受信機システムは、関連付けられたクロック分配回路における時間的に変化するスキュー、クロックに対する負荷の動的変化、および／または熱雑音などに基づく、ＲＱＬ入力信号ＲＱＬＩＮに関連付けられたクロック信号とＲＱＬ出力信号ＲＱＬＯＵＴとの間の未知のおよび／または任意の位相関係に対応することができる。また、デジタル論理回路６０４は、ＡＣクロック信号ＣＬＫの現在のサンプリング位相以外の他の位相に関連付けられるようなスプリアスＳＦＱパルス（例えば、パススルー論理回路６０８の論理演算に基づく）を排除することができる。例えば、長期間にわたるＡＣクロックの位相ドリフトは、アイソクロナス通信リンクに関して問題になり得る。しかしながら、本明細書で説明するように、パルス変換器によって供給される重複するサンプリングウィンドウに基づいて、総受信ウィンドウは、典型的なアイソクロナス受信機システムと比較して大幅に増加される（例えば、中間位相ウィンドウを実装しない典型的なアイソクロナス受信機システムと比較して約６０％）。従って、典型的なアイソクロナス受信機システムの回路の複雑さ、サイズ、および電力消費の点でコストがかかる可能性がある自動位相ドリフト検出および再較正は、本明細書に記載の受信機システム（例えば、受信機システム１０４）では実質的に不要である。
【0045】
上記の構造的および機能的特徴を考慮して、本開示の様々な態様による方法は、図８を参照してよりよく理解されるであろう。説明を簡単にするために、図８の方法は順次実行されるものとして示され説明されているが、本開示に従って、いくつかの態様は、本明細書に示し説明したものとは異なる順序で、および／または別の態様と同時に生じ得るので、本開示が例示された順序によって限定されないことを理解および認識されたい。さらに、本開示の態様による方法を実施するために、例示された特徴のすべてが必要とされるわけではない。
【0046】
図８は、伝送線路（例えば、伝送線路１６）からデータ信号（例えば、パルス信号ＰＬＳ）をアイソクロナスに受信する方法８００を示す。８０２において、ＤＣ電流（例えば、ＤＣ電流ＩＤＣ）が、受信機システム（例えば、受信機システム１０４）のパルス受信機（例えば、パルス受信機１１２）に供給されて、データ信号をパルス信号（例えば、パルス信号ＳＦＱＲＸ）に変換する。８０４において、パルス信号は、複数のパルス信号（例えば、パルス信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８）に分割される。８０６において、ＡＣクロック信号（例えば、ＡＣクロック信号ＣＬＫ）が、受信機システムの位相変換器システム（例えば、位相変換器システム３０４）に供給されて、複数のパルス信号を、複数の位相整合された信号（例えば、位相整合された信号ＲＱＬ０、ＲＱＬ４５、ＲＱＬ９０、ＲＱＬ１３５、ＲＱＬ１８０、ＲＱＬ２２５、ＲＱＬ２７０、およびＲＱＬ３１５）に変換する。複数の位相整合された信号は、ＡＣクロック信号の周期にわたって個別の複数のサンプリングウィンドウ（例えば、サンプリングウィンドウ４０２、４０４、４０６、４０８、４１０、４１２、４１４、および４１６）に関連付けられた複数のパルス変換器により、ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられている。複数のサンプリングウィンドウの少なくとも２つは、ＡＣクロック信号の任意の位相において重なっている。８０８において、出力信号（例えば、出力信号ＲＱＬＯＵＴ）が、デジタル論理回路（例えば、デジタル論理回路３０８）により複数の位相整合された信号に基づいて生成されて、出力信号をＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させる。
【0047】
上記の説明は、本開示の例である。もちろん、本開示を説明する目的のために構成要素または方法の考えられるあらゆる組み合わせを説明することは不可能であるが、当業者は本開示の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような代替形態、修正形態、および変形形態を包含することを意図している。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【手続補正書】
【提出日】2022-04-22
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
アイソクロナス受信機システムであって、
伝送線路から入力データ信号を受信し、前記入力データ信号をパルス信号に変換するように構成されたパルス受信機と、
位相変換器システムを含む変換器システムと、を備え、前記位相変換器システムは、ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器を含んでおり、前記複数のサンプリングウィンドウの少なくとも２つが前記ＡＣクロック信号の任意の所与の位相において重なっており、前記変換器システムは、パルス信号を前記複数のサンプリングウィンドウの少なくとも２つに関連付けることに基づいて、前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合された出力パルス信号を生成するように構成される、システム。
伝送線路から入力データ信号を受信し、前記入力データ信号をパルス信号に変換するように構成されたパルス受信機と、
位相変換器システムを含む変換器システムと、を備え、前記位相変換器システムは、ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器を含んでおり、前記複数のサンプリングウィンドウの少なくとも２つが前記ＡＣクロック信号の任意の所与の位相において重なっており、前記変換器システムは、パルス信号を前記複数のサンプリングウィンドウの少なくとも２つに関連付けることに基づいて、前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合された出力パルス信号を生成するように構成される、システム。
【請求項2】
前記ＡＣクロック信号は、４つの等間隔サンプリング位相を含む直交クロック信号であり、前記パルス変換器は、
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間の４５°である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含む、請求項１に記載のシステム。
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間の４５°である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含む、請求項１に記載のシステム。
【請求項3】
前記第１の組のパルス変換器はそれぞれ、前記ＡＣクロック信号の４つの等間隔サンプリング位相のうちの個々の１つの前後に広がる位相範囲を有する第１のサンプリングウィンドウを有しており、前記第２の組のパルス変換器はそれぞれ、前記ＡＣクロック信号の４つの中間位相のうちの個々の１つの前後に広がる第２のサンプリングウィンドウを有し、前記第２のサンプリングウィンドウは前記第１のサンプリングウィンドウよりも小さい、請求項２に記載のシステム。
【請求項4】
前記第１のサンプリングウィンドウは、位相長が１２０°より大きく、前記第２のサンプリングウィンドウは、位相長が約９０°である、請求項３に記載のシステム。
【請求項5】
前記パルス受信機は、前記伝送線路からデータ信号を受信し、前記データ信号を単一磁束量子（ＳＦＱ）信号に変換するように構成されたＳＦＱ受信機として構成され、前記複数のパルス変換器は、前記複数のパルス変換器の個々の少なくとも２つによりレシプロカル量子論理（ＲＱＬ）位相信号の各々を前記複数のサンプリングウィンドウの個々の少なくとも２つに関連付けることに基づいて、複数のＲＱＬ位相信号を前記ＡＣクロック信号の少なくとも１つのサンプリング位相に位相整合するように構成された複数のＳＦＱ－ＲＱＬ変換器として構成されている、請求項１に記載のシステム。
【請求項6】
前記変換器システムは、
ＳＦＱ信号を複数のＳＦＱ信号に分割するように構成されたＳＦＱスプリッタ段と、
前記ＡＣクロック信号の別個の個々の位相の各々において複数のＳＦＱ信号をサンプリングして、個別の複数のＲＱＬ位相信号を生成するように構成された複数のＳＦＱ－ＲＱＬ変換器を含む位相変換器システムと、
前記複数のＲＱＬ位相信号に基づいて前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに整合されたＲＱＬ出力信号を生成するように構成されたデジタル論理回路と、を含む、請求項５に記載のシステム。
ＳＦＱ信号を複数のＳＦＱ信号に分割するように構成されたＳＦＱスプリッタ段と、
前記ＡＣクロック信号の別個の個々の位相の各々において複数のＳＦＱ信号をサンプリングして、個別の複数のＲＱＬ位相信号を生成するように構成された複数のＳＦＱ－ＲＱＬ変換器を含む位相変換器システムと、
前記複数のＲＱＬ位相信号に基づいて前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに整合されたＲＱＬ出力信号を生成するように構成されたデジタル論理回路と、を含む、請求項５に記載のシステム。
【請求項7】
前記パルス受信機は、マルチビットバスを介して複数の入力データ信号を同時に受信するように構成され、前記変換器システムは、
パルス信号を複数のパルス信号に分割するようにそれぞれ構成された複数のスプリッタ段と、
複数の位相変換器システムであって、前記ＡＣクロック信号の別個の個々の位相の各々において前記複数のパルス信号をサンプリングして、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つの位相整合された信号を生成するように構成された複数のパルス変換器をそれぞれが含む前記複数の位相変換器システムと、
個々の入力データ信号に関連付けられた個別の複数の出力信号を生成するように構成されたデジタル論理回路であって、前記複数の出力信号の各々は、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つの位相整合された信号に基づいて、前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに整合されている、前記デジタル論理回路と、を含む、請求項１に記載のシステム。
パルス信号を複数のパルス信号に分割するようにそれぞれ構成された複数のスプリッタ段と、
複数の位相変換器システムであって、前記ＡＣクロック信号の別個の個々の位相の各々において前記複数のパルス信号をサンプリングして、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つの位相整合された信号を生成するように構成された複数のパルス変換器をそれぞれが含む前記複数の位相変換器システムと、
個々の入力データ信号に関連付けられた個別の複数の出力信号を生成するように構成されたデジタル論理回路であって、前記複数の出力信号の各々は、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つの位相整合された信号に基づいて、前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに整合されている、前記デジタル論理回路と、を含む、請求項１に記載のシステム。
【請求項8】
前記デジタル論理回路は、
前記複数の位相変換器システムのうちの最初の１つから複数の位相整合された信号を受信して、前記複数の位相整合された信号に基づいて一組のイネーブル信号を生成するように構成されたマスター制御論理回路と、
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路と、を含み、前記パススルー制御論理回路の各々は、前記一組のイネーブル信号を受信して、前記少なくとも１つの位相整合された信号と前記一組のイネーブル信号との間の論理演算に基づいて個々の１つの出力信号を生成するように構成されている、請求項７に記載のシステム。
前記複数の位相変換器システムのうちの最初の１つから複数の位相整合された信号を受信して、前記複数の位相整合された信号に基づいて一組のイネーブル信号を生成するように構成されたマスター制御論理回路と、
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路と、を含み、前記パススルー制御論理回路の各々は、前記一組のイネーブル信号を受信して、前記少なくとも１つの位相整合された信号と前記一組のイネーブル信号との間の論理演算に基づいて個々の１つの出力信号を生成するように構成されている、請求項７に記載のシステム。
【請求項9】
前記複数の位相変換器システムは、第１の位相変換器システムと、少なくとも１つの残りの位相変換器システムとを含み、前記少なくとも１つの残りの位相変換器システムが、
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた一組のパルス変換器を含み、前記第１の位相変換器システムは、
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間で等間隔である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含む、請求項７に記載のシステム。
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた一組のパルス変換器を含み、前記第１の位相変換器システムは、
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間で等間隔である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含む、請求項７に記載のシステム。
【請求項10】
前記デジタル論理回路は、
前記第１の組のパルス変換器のうちの少なくとも１つおよび前記第２の組のパルス変換器のうちの少なくとも１つから位相整合された信号を受信し、前記第１の組のパルス変換器の少なくとも１つからおよび前記第２の組のパルス変換器の少なくとも１つからの前記位相整合された信号に基づいて前記一組のイネーブル信号を生成するように構成されたマスター制御論理回路と、
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路と、を含み、前記複数のパススルー制御論理回路の各々は、個々の組のパルス変換器から少なくとも１つの位相整合された信号を受信し、前記一組のイネーブル信号を受信して、前記少なくとも１つの位相整合された信号と前記一組のイネーブル信号との間の論理演算に基づいて個々の１つの出力信号を生成するように構成されている、請求項９に記載のシステム。
前記第１の組のパルス変換器のうちの少なくとも１つおよび前記第２の組のパルス変換器のうちの少なくとも１つから位相整合された信号を受信し、前記第１の組のパルス変換器の少なくとも１つからおよび前記第２の組のパルス変換器の少なくとも１つからの前記位相整合された信号に基づいて前記一組のイネーブル信号を生成するように構成されたマスター制御論理回路と、
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路と、を含み、前記複数のパススルー制御論理回路の各々は、個々の組のパルス変換器から少なくとも１つの位相整合された信号を受信し、前記一組のイネーブル信号を受信して、前記少なくとも１つの位相整合された信号と前記一組のイネーブル信号との間の論理演算に基づいて個々の１つの出力信号を生成するように構成されている、請求項９に記載のシステム。
【請求項11】
請求項１に記載のアイソクロナス受信機システムを備えるチップ間伝送システムであって、
入力信号を入力データ信号に変換するように構成された送信機システムと、
前記入力データ信号を前記アイソクロナス受信機システムに送信するための前記伝送線路と、をさらに備える、チップ間伝送システム。
入力信号を入力データ信号に変換するように構成された送信機システムと、
前記入力データ信号を前記アイソクロナス受信機システムに送信するための前記伝送線路と、をさらに備える、チップ間伝送システム。
【請求項12】
伝送線路からデータ信号をアイソクロナスに受信するための方法であって、
受信機システムのパルス受信機にＤＣ電流を供給して、データ信号をパルス信号に変換するステップと、
前記パルス信号を複数のパルス信号に分割するステップと、
受信機システムの位相変換器システムにＡＣクロック信号を供給して、前記複数のパルス信号を、前記ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器により、前記ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられた複数の位相整合された信号に変換するステップと、前記複数のサンプリングウィンドウの少なくとも２つが前記ＡＣクロック信号の任意の所与の位相で重なっており、
デジタル論理回路により前記複数の位相整合された信号に基づいて出力信号を生成して、前記出力信号を前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させるステップと、を含む方法。
受信機システムのパルス受信機にＤＣ電流を供給して、データ信号をパルス信号に変換するステップと、
前記パルス信号を複数のパルス信号に分割するステップと、
受信機システムの位相変換器システムにＡＣクロック信号を供給して、前記複数のパルス信号を、前記ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器により、前記ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられた複数の位相整合された信号に変換するステップと、前記複数のサンプリングウィンドウの少なくとも２つが前記ＡＣクロック信号の任意の所与の位相で重なっており、
デジタル論理回路により前記複数の位相整合された信号に基づいて出力信号を生成して、前記出力信号を前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させるステップと、を含む方法。
【請求項13】
前記ＡＣクロック信号は、４つの等間隔サンプリング位相を含む直交クロック信号であり、前記複数のパルス変換器が、
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、前記第１の組のパルス変換器の各々は、前記ＡＣクロック信号の４つの等間隔サンプリング位相の個々の１つの前後に広がる位相範囲を有する第１のサンプリングウィンドウを有しており、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間の４５°である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含み、前記第２の組のパルス変換器の各々は、前記ＡＣクロック信号の４つの中間位相の個々の１つの前後に広がる第２のサンプリングウィンドウを有しており、前記第２のサンプリングウィンドウは前記第１のサンプリングウィンドウよりも小さい、請求項１２に記載の方法。
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、前記第１の組のパルス変換器の各々は、前記ＡＣクロック信号の４つの等間隔サンプリング位相の個々の１つの前後に広がる位相範囲を有する第１のサンプリングウィンドウを有しており、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間の４５°である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含み、前記第２の組のパルス変換器の各々は、前記ＡＣクロック信号の４つの中間位相の個々の１つの前後に広がる第２のサンプリングウィンドウを有しており、前記第２のサンプリングウィンドウは前記第１のサンプリングウィンドウよりも小さい、請求項１２に記載の方法。
【請求項14】
前記ＤＣ電流を供給することは、データ信号を単一磁束量子（ＳＦＱ）パルス信号に変換するために前記パルス受信機に前記ＤＣ電流を供給することを含み、
前記ＡＣクロック信号を供給することは、複数のＳＦＱパルス信号を、前記ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられた複数のＲＱＬ位相信号に変換するために前記位相変換器システムに前記ＡＣクロック信号を供給することを含み、
前記出力信号を生成することは、ＲＱＬ出力信号を前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させるために、前記デジタル論理回路により前記複数のＲＱＬ位相信号に基づいてＲＱＬ出力信号を生成することを含む、請求項１２に記載の方法。
前記ＡＣクロック信号を供給することは、複数のＳＦＱパルス信号を、前記ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられた複数のＲＱＬ位相信号に変換するために前記位相変換器システムに前記ＡＣクロック信号を供給することを含み、
前記出力信号を生成することは、ＲＱＬ出力信号を前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させるために、前記デジタル論理回路により前記複数のＲＱＬ位相信号に基づいてＲＱＬ出力信号を生成することを含む、請求項１２に記載の方法。
【請求項15】
前記ＤＣ電流を提供することは、複数のデータ信号の各々を個別の複数のパルス信号に変換するために複数のパルス受信機に前記ＤＣ電流を供給することを含み、
前記ＡＣクロック信号を供給することは、複数の位相変換器システムの個々の１つに関連付けられた複数のパルス信号を、前記ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられた複数の位相整合された信号に変換するために、前記ＡＣクロック信号を前記複数の位相変換器システムの各々に供給することを含み、
前記出力信号を生成することは、複数の出力信号の各々を前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させるために、前記複数の位相変換器システムの各々に関連付けられた前記デジタル論理回路による個別の複数の位相整合された信号に基づいて、個別の前記複数の位相変換器システムにより複数の出力信号を生成することを含み、方法はさらに、
マスター制御論理回路において、前記複数の位相変換器システムの最初の１つから複数の位相整合された信号を受信するステップと、
前記複数の位相整合された信号に基づいて、前記マスター制御論理回路により一組のイネーブル信号を生成するステップと、
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路の各々において、前記一組のイネーブル信号および少なくとも１つの位相整合された信号を受信するステップと、
前記複数のパススルー制御論理回路の各々による前記少なくとも１つの位相整合された信号と前記一組のイネーブル信号との間の論理演算に基づいて、前記複数の出力信号の各々を生成するステップと、をさらに含む、請求項１２に記載の方法。
前記ＡＣクロック信号を供給することは、複数の位相変換器システムの個々の１つに関連付けられた複数のパルス信号を、前記ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられた複数の位相整合された信号に変換するために、前記ＡＣクロック信号を前記複数の位相変換器システムの各々に供給することを含み、
前記出力信号を生成することは、複数の出力信号の各々を前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させるために、前記複数の位相変換器システムの各々に関連付けられた前記デジタル論理回路による個別の複数の位相整合された信号に基づいて、個別の前記複数の位相変換器システムにより複数の出力信号を生成することを含み、方法はさらに、
マスター制御論理回路において、前記複数の位相変換器システムの最初の１つから複数の位相整合された信号を受信するステップと、
前記複数の位相整合された信号に基づいて、前記マスター制御論理回路により一組のイネーブル信号を生成するステップと、
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路の各々において、前記一組のイネーブル信号および少なくとも１つの位相整合された信号を受信するステップと、
前記複数のパススルー制御論理回路の各々による前記少なくとも１つの位相整合された信号と前記一組のイネーブル信号との間の論理演算に基づいて、前記複数の出力信号の各々を生成するステップと、をさらに含む、請求項１２に記載の方法。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、概して、超伝導コンピュータシステムに関し、より具体的には、超伝導アイソクロナス受信機システムに関する。
【背景技術】
【0002】
コンピュータシステムは通常、別個のチップ、別個のプリント回路基板、および／または別個のコンピュータシステム間の通信を実施する。チップ間または他のタイプの（例えばバスを介した）通信を適切に実施するために、クロック信号を使用して送信機および受信機が適切にタイミングを合わせて送信データを適切にサンプリングすることができ、その結果、受信機はデータを適切に受信し、処理することができる。しかしながら、クロック信号は複数のソースから生成されるか、またはチップ間通信システムを介して送信され得るので、データの送信および受信のために実装されるクロック信号は、未知または任意の位相関係を有する場合があり、これはアイソクロナス通信と呼ぶことができる。特定の種類の超伝導論理回路（例えば、レシプロカル量子論理回路、即ち、ＲＱＬ：ｒｅｃｉｐｒｏｃａｌ ｑｕａｎｔｕｍ ｌｏｇｉｃ）などの特定の種類の通信は、クロック信号を電源として実装しているため、関連するＡＣクロック信号によるクロック回復の可能性が排除される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第５４５０４３８号明細書
【特許文献2】米国特許出願公開第２００２／０１３１４８６号明細書
【特許文献3】米国特許出願公開第２００５／００３６５９５号明細書
【特許文献4】米国特許出願公開第２０１１／０１３３０５９号明細書
【特許文献5】米国特許出願公開第２０１１／０２４０８６５号明細書
【発明の概要】
【0004】
一例は、アイソクロナス受信機システムを含む。システムは、伝送線路から入力データ信号を受信し、入力データ信号をパルス信号に変換するように構成されたパルス受信機を含む。システムは、位相変換器システムを含む変換器システムをも含む。位相変換器システムは、ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器を含む。複数のサンプリングウィンドウの少なくとも２つは、ＡＣクロック信号の任意の所与の位相において重なっており、変換器システムは、パルス信号を複数のサンプリングウィンドウの少なくとも２つに関連付けることに基づいて、ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合された出力パルス信号を生成するように構成される。
【0005】
別の例は、伝送線路からデータ信号をアイソクロナスに受信するための方法を含む。方法は、受信機システムのパルス受信機にＤＣ電流を供給して、データ信号をパルス信号に変換すること、およびパルス信号を複数のパルス信号に分割することを含む。方法は、受信機システムの位相変換器システムにＡＣクロック信号を供給して、複数のパルス信号を、ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器により、ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられた複数の位相整合された信号に変換することを含む。複数のサンプリングウィンドウの少なくとも２つは、ＡＣクロック信号の任意の位相において重なっている。方法は、デジタル論理回路により複数の位相整合された信号に基づいて出力信号を生成して、出力信号をＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させることをさらに含む。
【0006】
別の例は、アイソクロナス受信機システムを含む。システムは、伝送線路から入力データ信号を受信し、入力データ信号を単一磁束量子（ＳＦＱ）パルス信号に変換するように構成されたパルス受信機と、変換器システムとを含む。変換器システムは、ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器を含む位相変換器システムを含む。複数のサンプリングウィンドウの少なくとも２つは、ＡＣクロック信号の任意の位相において重なっている。パルス変換器は、複数のサンプリングウィンドウの少なくとも２つに関連付けられたレシプロカル量子論理（ＲＱＬ）位相整合された信号を生成するように構成することができる。変換器システムはまた、ＲＱＬ位相信号に基づいてＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合されるレシプロカル量子論理（ＲＱＬ）出力信号を生成するように構成されたデジタル論理回路をも含む。
【図面の簡単な説明】
【0007】
【図1】アイソクロナス超伝導チップ間伝送システムの一例を示す図である。
【図2】変換器システムの一例を示す図である。
【図3】ＳＦＱ－ＲＱＬ変換器の一例を示す図である。
【図4】一例の位相図を示す図である。
【図5】変換器システムの別の例を示す図である。
【図6】変換器システムのさらに別の例を示す図である。
【図7】一例の真理値表を示す図である。
【図8】伝送線路からデータ信号をアイソクロナスに受信する方法の一例を示す図である。
【発明を実施するための形態】
【0008】
本開示は、概して、超伝導コンピュータシステムに関し、より具体的には、超伝導アイソクロナスデータ受信機に関する。超伝導アイソクロナス受信機システムは、レシプロカル量子論理（ＲＱＬ）コンピュータシステムなどの様々な超伝導チップ間通信システムにおいて実装することができる。超伝導アイソクロナス受信機システムは、伝送線路からデータ信号を受信し、データ信号をパルス信号に変換するように構成されたパルス受信機を含む。一例として、データ信号は、ＲＱＬ入力信号をＳＦＱ信号に変換し、ＳＦＱ信号を、伝送線路を介して送信されるデータ信号に変換するように構成された伝送システムから生成することができる。
【0009】
また、超伝導アイソクロナス受信機システムは、複数のパルス変換器によりパルス信号を複数の位相整合された信号に変換するように構成された変換器システムを含む。パルス変換器の各々は、ＡＣクロック信号のサンプリング位相の前後に広がるとともに、中間サンプリングウィンドウを含むようなサンプリングウィンドウに関連付けられており、複数のサンプリングウィンドウの少なくとも２つがＡＣクロック信号の任意の所与の位相で重なるようになっている。例えば、サンプリングウィンドウは、ＡＣクロック信号の等間隔サンプリング位相（例えば、９０°増分）に関連付けられる第１のサンプリングウィンドウを含むことができ、かつ等間隔サンプリング位相間の４５°の中間位相に関連付けられる第２のサンプリングウィンドウをさらに含むことができる。第２のサンプリングウィンドウは、第１のサンプリングウィンドウよりも位相長を小さくすることができる。従って、（例えば、デジタル論理回路により）位相整合された信号を実装して、（例えば、整合信号に応答して）出力信号をＡＣクロック信号の少なくとも１つのサンプリング位相に位相整合させることができる。
【0010】
一例として、変換器システムは、パルス信号を、個別の複数のパルス変換器に供給される複数のパルス信号に分割するように構成されたスプリッタ段を含むことができる。パルス変換器には、パルス信号を複数の位相整合された信号（例えば、ＲＱＬ位相信号）に変換するためのＡＣクロック信号が供給され、位相整合された信号の各々は、ＡＣクロック信号の別個の個々の位相に関連付けられる（例えば、ＡＣクロック信号の一連の９０°位相に関連付けられる）。従って、パルス信号の個々のタイミングに基づいて、ＡＣクロック信号のサンプリング位相のタイミングウィンドウに基づいて、関連するパルス整合された信号を供給することができる。従って、位相整合された信号は、デジタル論理回路に供給することができ、デジタル論理回路は、複数のサンプリングウィンドウの少なくとも２つにおいて供給された位相整合された信号に基づいて、かつトリガを提供するように構成された整合信号に応答して、ＡＣクロック信号の少なくとも１つのサンプリング位相に整合されたＲＱＬ出力信号を生成するように構成される。従って、出力信号をＡＣクロック信号の既知の位相に整合させて、個々のデータを提供することができる。
【0011】
図１は、アイソクロナス超伝導チップ間伝送システム１００の一例を示す。アイソクロナス超伝導チップ間伝送システム１００は、様々なコンピュータシステムのうちの任意のものにおいて実装され、（例えば、レシプロカル量子論理（ＲＱＬ）通信システムにおける）超伝導データ伝送においてチップ間通信を提供することができる。アイソクロナス超伝導チップ間伝送システム１００は、通信されるデータの送信および受信に関連付けられたクロック信号間の未知のまたは任意の位相関係に適応できる方法で、チップ間通信を提供するように実装されることができる。
【0012】
アイソクロナス超伝導チップ間伝送システム１００は、伝送線路１０６によって分離された送信機システム１０２と受信機システム１０４とを含む。送信機システム１０２は、図１の例では信号ＰＬＳＩＮとして示されている入力信号（例えば、ＲＱＬ入力信号）を受信し、図１の例では電流ＩＢＩＡＳとして示されているバイアス電流に基づいて、信号ＰＬＳＩＮを、一連のデータパルスに対応するパルス信号ＰＬＳとして伝送線路１０６を介して受信機システム１０４に送信するように構成される。一例として、送信機システム１０２は、入力信号ＰＬＳＩＮをパルス信号（例えば、単一磁束量子（ＳＦＱ）信号）に変換するように構成されたパルス変換器および／またはドライバを含むことができる。送信パルス信号ＰＬＳＴは、送信機システム１０２に入力される離散パルス信号（例えば、ＳＦＱパルスなどの超伝導パルス）とは対照的に、非クロック型の送信ライン１０６を介して送信するための高振幅パルスに対応することができる。
【0013】
送信パルス信号ＰＬＳは、受信機システム１０４に供給される。受信機システム１０４は、受信された送信パルス信号ＰＬＳをパルス信号（例えば、ＳＦＱパルス）に変換し戻すように構成された受信機１１２を含む。一例として、受信機１１２は、図１の例では電流ＩＤＣとして示されている、ＤＣバイアス電流を供給するＪＴＬとして構成することができる。従って、一例として、受信機１１２は、送信パルス信号ＰＬＳＴに応答した少なくとも１つのジョセフソン接合のトリガに基づいて、かつ電流ＩＤＣに基づいて、受信された送信パルス信号ＰＬＳをパルス信号に変換する（例えば、送信パルス信号ＰＬＳが供給される受信機１１２の入力におけるアンダーダンプジョセフソン接合）。従って、パルス信号は変換器システム１１４に供給され、変換器システム１１４は、本明細書でより詳細に説明するように、出力信号ＰＬＳＯＵＴのＡＣクロック信号ＣＬＫのサンプリング位相への整合を開始することができる整合信号ＡＬＧＮと、ＡＣクロック信号ＣＬＫとに基づいてパルス信号を出力信号ＰＬＳＯＵＴに変換するように構成されている。例えば、出力信号ＰＬＳＯＵＴは、ＲＱＬ出力信号として供給され得る。
【0014】
一例として、変換器システム１１４は、パルス信号を複数のパルス信号に分割するように構成されることができ、複数のパルス信号の各々は、ＡＣクロック信号ＣＬＫの位相に基づいて、複数のパルス信号を複数の位相整合された信号に変換するように構成された個別の複数のパルス変換器に供給される。本明細書で説明するように、複数のパルス変換器の各々は、ＡＣクロック信号ＣＬＫの周期にわたる別個の個々のサンプリングウィンドウに関連付けることができる。本明細書で説明するように、「サンプリングウィンドウ」という用語は、パルス変換器の個々の１つにパルス信号が入力されると、個々のパルス変換器が位相整合された信号を出力として提供することになるＡＣクロック信号ＣＬＫの位相の範囲を表す。サンプリングウィンドウは各々、ＡＣクロック信号ＣＬＫの等間隔サンプリング位相に関連付けられたサンプリングウィンドウに関する第１の位相長、およびＡＣクロック信号ＣＬＫの中間位相（例えば、４５°の位相シフト）に関連づけられたサンプリングウィンドウに関する第２の位相長のうちの１つなど、定義された位相長を有することができる。例えば、第２のサンプリングウィンドウの位相長は、第１のサンプリングウィンドウよりも短くすることができる。サンプリングウィンドウの個々の位相長に基づいて、サンプリングウィンドウの少なくとも２つは、ＡＣクロック信号ＣＬＫの任意の所与の位相において重なることができる。従って、パルス変換器は、パルス信号に応答して、少なくとも２つの位相整合された信号を提供することができる。
【0015】
本明細書で説明するように、「サンプリング位相」という用語は、ＡＣクロック信号ＣＬＫの各周期においてデータ（例えば、ＲＱＬデータ）がサンプリングされるＡＣクロック信号ＣＬＫの位相を意味する。例えば、ＡＣクロック信号ＣＬＫのサンプリング位相は、０°、９０°、１８０°、および２７０°に対応することができる。本明細書にも説明されているように、「中間位相」という用語は、一組の２つのサンプリング位相間にある位相（例えば、４５°）を意味する。例えば、ＡＣクロック信号ＣＬＫの中間位相は、４５°、１３５°、２２５°、および３１５°に対応することができる。本明細書で説明するように、ＡＣクロック信号ＣＬＫにより、サンプリング位相の各々および中間位相の各々において、個々のパルス変換器を介してパルス信号がサンプリングされて、個々の位相整合された信号が生成される。
【0016】
位相整合された信号は、変換器システム１１４に関連付けられたデジタル論理回路に提供されることができる。デジタル論理回路は、少なくとも２つの位相整合された信号と、ＡＣクロック信号ＣＬＫのサンプリング位相に関連付けられた少なくとも１つの位相整合された信号との間の論理演算を実行することができる。従って、論理演算に基づいて、整合信号ＡＬＧＮに応答して、変換器システム１１４は、ＡＣクロック信号ＣＬＫの複数のサンプリング位相の少なくとも１つに整合された出力信号ＰＬＳＯＵＴを提供することができる。従って、出力信号ＰＬＳＯＵＴを、ＡＣクロック信号ＣＬＫの１つまたは複数の既知の位相に整合させることができる。その結果、受信機システム１０４は、関連付けられたクロック分配回路における時間的に変化するスキュー、クロックに対する負荷の動的変化、および／または熱雑音などに基づく、入力信号ＰＬＳＩＮに関連付けられたクロック信号と出力信号ＰＬＳＯＵＴとの間の未知のおよび／または任意の位相関係に対応することができる。
【0017】
図２は、変換器システム２００の一例を示す。変換器システム２００は、図２の例における変換器システム１１４に対応することができ、従って、伝送線路１０６から受信した送信パルス信号ＰＬＳに関連付けられるような、ＳＦＱパルス信号ＳＦＱＲＸとして示されるパルス信号を、ＲＱＬ出力信号ＲＱＬＯＵＴとして示される出力信号に変換するように構成することができる。
【0018】
変換器システム２００は、ＳＦＱ信号ＳＦＱＲＸを複数のＳＦＱ信号に分割するように構成されたＳＦＱスプリッタ段２０２を含み、複数のＳＦＱ信号は、図２の例では、ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８として示されている。図２の例では、８つであるＳＦＱ信号の数は、ＡＣクロック信号ＣＬＫの４５°の位相間隔に対応することができる。例えば、ＡＣクロック信号ＣＬＫは、９０°位相がずれている同相成分および直交位相成分を含む直交クロック信号であってよく、従って、所与の周期の各９０°増分で４つの別個の等間隔サンプル時間を提供する。従って、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８は、ＡＣクロック信号ＣＬＫの等間隔サンプリング位相および中間位相（例えば、サンプリング位相から４５°）に関連付けることができる。
【0019】
ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８の各々は、位相変換器システム２０４に供給される。図２の例では、位相変換器システム２０４は、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８の個々の１つを各々が受信する複数のＳＦＱ－ＲＱＬパルス変換器２０６を含む。ＳＦＱ－ＲＱＬパルス変換器２０６の各々は、ＡＣクロック信号ＣＬＫの周期にわたる別個の個々のサンプリングウィンドウに関連付けられ得る。ＳＦＱ－ＲＱＬパルス変換器２０６の各々のサンプリングウィンドウは、ＡＣクロック信号ＣＬＫのサンプリング位相または中間位相の個々の１つの前後に広がる定義された位相長を有することができる。サンプリングウィンドウは、ＡＣクロック信号ＣＬＫのサンプリング位相とＡＣクロック信号ＣＬＫの中間位相とに関連付けられたサンプリングウィンドウ間で変化する位相長を有することができる。例えば、ＡＣクロック信号ＣＬＫのサンプリング位相に関連付けられた第１のサンプリングウィンドウは、ＡＣクロック信号ＣＬＫの中間位相に関連付けられた第２のサンプリングウィンドウ（例えば、約９０°）よりも長い位相長（例えば、１２０°より大きい）を有することができる。複数のサンプリングウィンドウの個々の位相長に基づいて、複数のサンプリングウィンドウの少なくとも２つは、ＡＣクロック信号ＣＬＫの任意の所与の位相において重なることができる。
【0020】
図３は、ＳＦＱ－ＲＱＬパルス変換器３００の一例を示す。ＳＦＱ－ＲＱＬパルス変換器３００は、図２の例におけるＳＦＱ－ＲＱＬパルス変換器２０６のうちの任意の１つに対応することができ、従って、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８の個々の１つに対応する入力ＳＦＱ信号ＳＦＱＮの到着と、ＡＣクロック信号ＣＬＫの個々のサンプリング位相および中間位相（例えば、個々の０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°）との間の相対的なタイミングに応じて、フラクソン／反フラクソンの対を有するかまたは有しないＲＱＬ位相整合された信号を生成するように構成され得る。
【0021】
ＳＦＱ－ＲＱＬパルス変換器３００は、第１の入力ＪＴＬ段３０２および第２の入力ＪＴＬ段３０４を含む。第１の入力ＪＴＬ段３０２は、入力ＳＦＱパルスＳＦＱＮを受け取り、入力ＳＦＱパルスＳＦＱＮを出力ＪＴＬ段３０６に伝搬するように構成されている。第１の入力ＪＴＬ段３０２は、ＳＦＱパルスＳＦＱＮが伝搬する入力インダクタＬ１と、電流源３０８により生成されたＤＣバイアス信号ＩＤＣに基づいてＳＦＱパルスＳＦＱＮに応答してトリガされる第１のジョセフソン接合Ｊ１とを含む。電流ＩＤＣは、第１のバイアスインダクタＬＢＩＡＳ１を流れて、第１のジョセフソン接合Ｊ１および第２のジョセフソン接合Ｊ２を個々のインダクタＬ２およびＬ３を介してバイアスし、その結果、ＳＦＱパルスＳＦＱＮが、第１のジョセフソン接合Ｊ１のトリガに応答してインダクタＬ２およびＬ３を通って伝搬し、続いてジョセフソン接合Ｊ２をトリガして、ノード３１０を介してＳＦＱパルスＳＦＱＮを出力ドライバ段３０６に供給する。
【0022】
第２の入力ＪＴＬ段３０４は、インダクタＬ４を介してノード３１０に結合されるとともに、第１の入力ＪＴＬ段３０２に関して実質的に同様に構成されている。特に、第２の入力ＪＴＬ段３０４は、（例えば、同じ電流源３０８からの）電流源３１２により生成され、第２のバイアスインダクタＬＢＩＡＳ２と、インダクタＬ５およびＬ６とを流れるＤＣバイアス電流ＩＤＣに関して互いに反対側に配置された一対のジョセフソン接合Ｊ３およびＪ４を含む。しかしながら、第２の入力ＪＴＬ段３０４は、接地に結合されたインダクタＬ７も含み、その結果、第２の入力ＪＴＬ段３０４が、ＳＦＱパルスＳＦＱＮに対応するフラクソンに応答して反フラクソンを生成する。従って、ＳＦＱパルスＳＦＱＮが第１の入力ＪＴＬ段３０２に供給されるのに応答して、第２の入力ＪＴＬ段３０４は、対応する反フラクソンを生成してＲＱＬ信号ＲＱＬＮを出力ＪＴＬ段３０６に供給する。
【0023】
出力ＪＴＬ段３０６は、第１の入力ＪＴＬ段３０２および第２の入力ＪＴＬ段３０４と実質的に同様に配置されている。出力ＪＴＬ段３０６は、ＲＱＬ信号ＲＱＬＮが伝搬する入力インダクタＬ８と、バイアス電流源３１４および個々のインダクタＬ９およびＬ１０に関して互いに反対側に配置された一対のジョセフソン接合Ｊ５およびＪ６とを含む。しかしながら、バイアス電流源３１４は、ＡＣクロック信号ＣＬＫに関連付けられた特定の個々のサンプリング位相に関連付けられたＡＣ電流源として構成される。図３の例では、ＡＣ電流は、バイアスインダクタＬＢＩＡＳ３を介して供給される信号ＣＬＫＹとして示されており、ここで、ＹはＡＣクロック信号ＣＬＫのサンプリング位相および中間位相の所与の１つに対応する（例えば、個々の０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°）。従って、ＲＱＬ信号ＲＱＬＮが、（例えば、インダクタＬ８およびＬ９に磁気エネルギーを供給することに基づいて）ＡＣクロック信号ＣＬＫＹの個々の位相とほぼ時間的に整合して到着する場合、ＲＱＬ信号ＲＱＬＮは、ジョセフソン接合Ｊ５およびＪ６のトリガを介して、ＲＱＬ出力信号ＲＱＬＹとして出力ＪＴＬ段３０６の出力３１６に伝搬されることになり、ここで、Ｙは、ＡＣクロック信号ＣＬＫＹの個々の位相に対応する。しかしながら、ＲＱＬ信号ＲＱＬＮの到着が、ＡＣクロック信号ＣＬＫＹの位相に対して不整合である場合、ＲＱＬ信号ＲＱＬＮは、出力ＪＴＬ段３０６の出力３１６から反射されることになる。その結果、出力ＪＴＬ段３０６の出力３１６からはＲＱＬパルスは供給されないことになる（例えば、ＲＱＬ信号ＲＱＬＹはゼロボルトになる）。
【0024】
一例として、第１の入力ＪＴＬ段３０２の回路構成要素は、個々のＳＦＱ－ＲＱＬパルス変換器３００に関連付けられたサンプリングウィンドウを定義するように調整することができる。そのような調整は、ＡＣクロック信号ＣＶＬＫに対するＳＦＱ－ＲＱＬパルス変換器３００の位相と、関連するサンプリングウィンドウの位相長との両方に影響を及ぼし得る。例えば、ＡＣクロック信号ＣＬＫのサンプリング位相（例えば、０°、９０°、１８０°、および２７０°）に関連付けられた第１のサンプリングウィンドウの場合、ジョセフソン接合Ｊ１～Ｊ４は約５０μＡ以下の臨界電流振幅を有するように製造することができ、入力インダクタＬ１は、約１２ｐＨ未満のインダクタンスを有することができる。一例として、ジョセフソン接合Ｊ１、Ｊ３、およびＪ４は、約３５μＡの臨界電流振幅を有することができ、ジョセフソン接合Ｊ２は、約５０μＡの臨界電流振幅を有することができ、入力インダクタは、約１０．２４ｐＨのインダクタンスを有することができる。同様に、ＡＣクロック信号ＣＬＫのサンプリング位相（例えば、４５°、１３５°、２２５°、および３１５°）に関連付けられた第２のサンプリングウィンドウの場合、ジョセフソン接合Ｊ１～Ｊ４は、第１のサンプリングウィンドウのジョセフソン接合Ｊ１～Ｊ４よりも大きい（例えば、約２倍の）臨界電流振幅を有するように製造することができ、入力インダクタＬ１は、第１のサンプリングウィンドウの入力インダクタＬ１よりも近似的に大きいインダクタンスを有することができる。一例として、ジョセフソン接合Ｊ１、Ｊ３、およびＪ４は、約７０μＡの臨界電流振幅を有することができ、ジョセフソン接合Ｊ２は、約１００μＡの臨界電流振幅を有することができ、入力インダクタは、約１６．６４ｐＨのインダクタンスを有することができる。従って、ＳＦＱ－ＲＱＬパルス変換器３００は、ＡＣクロック信号ＣＬＫのサンプリング位相または中間位相に関連付けられた第１および第２のサンプリングウィンドウを定義する回路構成要素の特性を有しつつ、回路構成要素の配置に関してほぼ同じように製造されることができる。
【0025】
図２の例に戻ると、第１のＳＦＱ－ＲＱＬパルス変換器２０６は、ＡＣクロック信号ＣＬＫの周期の０°のサンプリング位相に関連付けられることができ、第２のＳＦＱ－ＲＱＬパルス変換器２０６は、ＡＣクロック信号ＣＬＫの周期の４５°の中間位相に関連付けられることができる。同様に、第３のＳＦＱ－ＲＱＬパルス変換器２０６は、ＡＣクロック信号ＣＬＫの周期の９０°のサンプリング位相に関連付けられることができ、第４のＳＦＱ－ＲＱＬパルス変換器２０６は、ＡＣクロック信号ＣＬＫの周期の１３５°の中間位相に関連付けられることができる。同様に、第５のＳＦＱ－ＲＱＬパルス変換器２０６は、ＡＣクロック信号ＣＬＫの周期の１８０°のサンプリング位相に関連付けられることができ、第６のＳＦＱ－ＲＱＬパルス変換器２０６は、ＡＣクロック信号ＣＬＫの周期の２２５°の中間位相に関連付けられることができる。同様に、第７のＳＦＱ－ＲＱＬパルス変換器２０６、ＡＣクロック信号ＣＬＫの周期の２７０°のサンプリング位相に関連付けられることができ、第８のＳＦＱ－ＲＱＬパルス変換器２０６は、ＡＣクロック信号ＣＬＫの周期の３１５°の中間位相に関連付けられることができる。
【0026】
上記で説明したように、ＳＦＱ－ＲＱＬパルス変換器２０６は、それぞれＳＦＱ－ＲＱＬパルス変換器２０６の個々の１つのサンプリング位相または中間位相の個々の１つの前後に同相に広がるサンプリングウィンドウを有することができる。従って、ＳＦＱ－ＲＱＬパルス変換器２０６の各々は、個々のＳＦＱ－ＲＱＬパルス変換器２０６のサンプリングウィンドウ内にあるＡＣクロック信号ＣＬＫの位相で個々のＳＦＱ－ＲＱＬパルス変換器２０６に個々のＳＦＱパルスＳＦＱＸが入力されるのに応答して、図２の例において、ＲＱＬ０、ＲＱＬ４５、ＲＱＬ９０、ＲＱＬ１３５、ＲＱＬ１８０、ＲＱＬ２２５、ＲＱＬ２７０、およびＲＱＬ３１５として示されているＲＱＬ位相整合された信号をそれぞれ生成するように構成されている。従って、ＲＱＬ位相整合された信号ＲＱＬ０、ＲＱＬ４５、ＲＱＬ９０、ＲＱＬ１３５、ＲＱＬ１８０、ＲＱＬ２２５、ＲＱＬ２７０、およびＲＱＬ３１５の各々は、個々のＳＦＱ－ＲＱＬパルス変換器２０６のサンプリングウィンドウ内のＡＣクロック信号ＣＬＫの位相で、個々のＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８が到着するタイミングに応じて、関連するフラクソン（例えば、後続の反フラクソン）を含むか、または含はないかのいずれかとすることができる。
【0027】
図４は、一例の位相図４００を示す。位相図４００は、ＡＣクロック信号ＣＬＫの位相に対して配置されたＳＦＱ－ＲＱＬパルス変換器２０６の各々に関連付けられたサンプリングウィンドウを含む。従って、以下の図４の例の説明では、図２の例を参照する。
【0028】
位相図４００は、位相整合された信号ＲＱＬ０に関連付けられた第１のサンプリングウィンドウ４０２と、位相整合された信号ＲＱＬ４５に関連付けられた第２のサンプリングウィンドウ４０４と、位相整合された信号ＲＱＬ９０に関連付けられた第３のサンプリングウィンドウ４０６と、位相整合された信号ＲＱＬ１３５に関連付けられた第４のサンプリングウィンドウ４０８とを含む。また、位相図４００は、位相整合された信号ＲＱＬ１８０に関連付けられた第５のサンプリングウィンドウ４１０と、位相整合された信号ＲＱＬ２２５に関連付けられた第６のサンプリングウィンドウ４１２と、位相整合された信号ＲＱＬ２７０に関連付けられた第７のサンプリングウィンドウ４１４と、位相整合された信号ＲＱＬ３１５に関連付けられた第８のサンプリングウィンドウ４１６とを含む。また、位相図４００は、ＡＣクロック信号ＣＬＫの前の周期に関連付けられた第７および第８のサンプリングウィンドウ４１４および４１６、ならびにＡＣクロック信号ＣＬＫの次の周期に関連付けられた第１および第２のサンプリングウィンドウ４０２および４０４を含む。
【0029】
図４の例では、サンプリングウィンドウ４０２、４０４、４０６、４０８、４１０、４１２、４１４、および４１６の各々は、サンプリングウィンドウが関連付けられた個々の１つの位相整合された信号ＲＱＬのＡＣクロック信号ＣＬＫの位相角を含み、かつ位相角の前後に広がる。第１のサンプリングウィンドウ４０２は、０°を含み、かつ（前の周期における）約３００°から約８４°まで広がり、従って約１４４°にわたって広がる第１の位相長を有する。第２のサンプリングウィンドウ４０２は、４５°を含み、かつ約２０°から約１１０°まで広がり、従って約９０°にわたって広がる第２の位相長を有する。第３のサンプリングウィンドウ４０６は、９０°を含み、かつ約１４４°にわたって広がる第１の位相長を有する。第４のサンプリングウィンドウ４０８は、１３５°を含み、かつ約９０°にわたって広がる第２の位相長を有する。第５のサンプリングウィンドウ４１０は、１８０°を含み、かつ約１４４°にわたって広がる第１の位相長を有する。第６のサンプリングウィンドウ４１２は、２２５°を含み、かつ約９０°にわたって広がる第２の位相長を有する。第７のサンプリングウィンドウ４１４は、２７０°を含み、かつ約１４４°にわたって広がる第１の位相長を有する。第８のサンプリングウィンドウ４１６は、３１５°を含み、かつ約９０°にわたって広がる第２の位相長を有する。
【0030】
従って、位相図４００は、ＡＣクロック信号ＣＬＫの任意の所与の位相において、サンプリングウィンドウ４０２、４０４、４０６、４０８、４１０、４１２、４１４、および４１６の少なくとも２つが重なることを示している。その結果、位相変換器システム２０４に供給される任意の所与のＳＦＱパルスに対して、少なくとも２つのＳＦＱ－ＲＱＬパルス変換器２０６が個々のＲＱＬ位相整合された信号を生成する。
【0031】
図２の例に戻ると、ＲＱＬ位相整合された信号ＲＱＬ０、ＲＱＬ４５、ＲＱＬ９０、ＲＱＬ１３５、ＲＱＬ１８０、ＲＱＬ２２５、ＲＱＬ２７０、およびＲＱＬ３１５はデジタル論理回路２０８に供給され、デジタル論理回路は、ＲＱＬ位相整合された信号ＲＱＬ０、ＲＱＬ４５、ＲＱＬ９０、ＲＱＬ１３５、ＲＱＬ１８０、ＲＱＬ２２５、ＲＱＬ２７０、およびＲＱＬ３１５のうちの１つまたは複数に関連するＲＱＬパルスを、ＲＱＬクロック信号ＣＬＫの少なくとも１つの所定のサンプリング位相に整合させて、ＲＱＬ出力信号ＲＱＬＯＵＴを生成するように構成されている。本明細書でより詳細に説明するように、デジタル論理回路２０８は、少なくとも２つの位相整合された信号に基づいて、かつ整合信号ＡＬＧＮに応答して、イネーブル信号を生成し、イネーブル信号と、ＡＣクロック信号ＣＬＫの個々のサンプリング位相に関連付けられた位相整合された信号との間の論理演算を提供して、ＲＱＬ出力信号ＲＱＬＯＵＴを生成するように構成されている。従って、ＲＱＬ出力信号ＲＱＬＯＵＴおよび後続のＲＱＬ出力信号ＲＱＬＯＵＴは、ＡＣクロック信号ＣＬＫに位相整合されることができる。
【0032】
図５は、変換器システム５００の別の例を示す。変換器システム５００は、図５の例における変換器システム１１４に対応することができるが、代わりに、マルチビットバス用に実装することができる。従って、変換器システム５００は、ＳＦＱパルス信号ＳＦＱＲＸ１～ＳＦＱＲＸＮとして示される複数のＮ個のパルス信号を、ＲＱＬ出力信号ＲＱＬＯＵＴ１およびＲＱＬＯＵＴＮとして示される複数のＮ個の出力信号に変換するように構成することができる。数量Ｎは、１より大きい任意の整数とすることができる。
【0033】
変換器システム５００は、Ｎ個のＳＦＱスプリッタ段５０２を含み、Ｎ個のＳＦＱスプリッタ段５０２は、図５の例においてＳＦＱＸ１～ＳＦＱＸＮとして示されているように、ＳＦＱ信号ＳＦＱＲＸ１～ＳＦＱＲＸＮのうちの１つを複数のＳＦＱ信号セットに分割するようにそれぞれ構成されている。信号セットＳＦＱＸ１～ＳＦＱＸＮの各々は、図２の例におけるＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８に対応することができる。従って、信号セットＳＦＱＸ１～ＳＦＱＸＮは、図２の例において上記で説明したのと同様に、ＡＣクロック信号ＣＬＫの等間隔サンプリング位相および中間位相に対応することができる。
【0034】
信号セットＳＦＱＸ１～ＳＦＱＸＮの各々は、Ｎ個の位相変換器システム５０４の個々の１つに供給される。例えば、位相変換器システム５０４の最初の１つは、図２の例において上記で説明したのと同様に、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８の個々の１つをそれぞれが受信する複数のＳＦＱ－ＲＱＬパルス変換器を含むことができる。残りの位相変換器システムは、ＡＣクロック信号ＣＬＫのサンプリング位相にのみ関連付けられたＳＦＱ－ＲＱＬパルス変換器を含むことができる。従って、最初の位相変換器システム５０４のＳＦＱ－ＲＱＬパルス変換器は、図４の例において示されているように、ＡＣクロック信号ＣＬＫの周期にわたって、サンプリング位相および中間位相（例えば、０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、および３１５°）の各々の別個の個々のサンプリングウィンドウに関連付けられることができる。残りの位相変換器システム５０４のＳＦＱ－ＲＱＬパルス変換器は、ＡＣクロック信号ＣＬＫの周期にわたって、サンプリング位相（例えば、０°、９０°、１８０°、および２７０°）のみに関連付けられたサンプリングウィンドウに関連付けられることができる。従って、各ＳＦＱパルス信号ＳＦＱＲＸ１について、個々の最初の位相変換器システム５０４は、位相整合された信号セットＲＱＬＸ１として示される、少なくとも２つの位相整合された信号を生成することができる。残りのＳＦＱパルス信号ＳＦＱＲＸ２～ＳＦＱＲＸＮの各々について、個々の残りの位相変換器システム５０４は、少なくとも１つの個々の位相整合された信号セットＲＱＬＸ２～ＲＱＬＸＮを生成することができる。
【0035】
図５の例では、ＲＱＬ位相整合された信号セットＲＱＬＸ１～ＲＱＬＸＮは、デジタル論理回路５０６に供給され、デジタル論理回路５０６は、位相整合された信号セットＲＱＬＸ１～ＲＱＬＸＮの各々におけるＲＱＬ位相整合された信号の１つに関連付けられたＲＱＬパルスを、ＲＱＬクロック信号ＣＬＫの少なくとも１つの所定のサンプリング位相に整合させて、個々のＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮを生成するように構成されている。一例として、デジタル論理回路５０８は、最初の位相変換器システム５０４からの少なくとも２つの位相整合された信号に基づいて、かつ整合信号ＡＬＧＮに応答してイネーブル信号を生成し、イネーブル信号と、位相変換器システム５０４の各々についてのＡＣクロック信号ＣＬＫの個々のサンプリング位相に関連付けられた位相整合された信号との間の論理演算を提供して、ＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮを生成するように構成されている。従って、デジタル論理回路５０６からの出力の各々上のＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮおよび後続のＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮは、ＡＣクロック信号ＣＬＫに位相整合されることができる。
【0036】
図６は、変換器システム６００のさらに別の例を示す。変換器システム６００は、図６の例における変換器システム５００の一部に対応することができる。従って、以下の図６の例における説明では、図５の例を参照する。
【0037】
変換器システム６００は、図５の例における位相変換器システム６０２にそれぞれ対応することができるＮ個の位相変換器システム６０２を含む。一例として、位相変換器システム６０２の各々は、複数のＳＦＱ－ＲＱＬパルス変換器を含むことができる。例えば、最初の位相変換器システム６０２は、図２の例において上記したのと同様に、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８の個々の１つをそれぞれが受信し、従って、ＡＣクロック信号ＣＬＫのサンプリング位相および中間位相に関連付けられる８個のＳＦＱ－ＲＱＬパルス変換器を含むことができる。従って、図６の例では、最初の位相変換器システム６０２は、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５を出力として提供するものとして示されている。従って、最初の位相変換器システム６０２のＳＦＱ－ＲＱＬパルス変換器は、図４の例に示されているように、ＡＣクロック信号ＣＬＫの周期にわたって、サンプリング位相および中間位相（例えば、０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、および３１５°）の各々の別個の個々のサンプリングウィンドウに関連付けられることができる。
【0038】
残りの位相変換器システム６０２は、ＡＣクロック信号ＣＬＫのサンプリング位相にのみに関連付けられる４個のＳＦＱ－ＲＱＬパルス変換器を含むことができる。従って、図６の例では、残りの位相変換器システム６０２は、位相整合された信号ＲＱＬＸ＿０、ＲＱＬＸ＿９０、ＲＱＬＸ＿１８０、およびＲＱＬＸ＿２７０を出力として提供し、ここで、Ｘは、位相変換器システム６０２の個々の１つのインデックス番号であり、Ｎ番目の位相変換器システム６０２が図６の例において示されている。従って、残りの位相変換器システム６０２のＳＦＱ－ＲＱＬパルス変換器は、ＡＣクロック信号ＣＬＫの周期にわたって、サンプリング位相（例えば、０°、９０°、１８０°、および２７０°）のみに関連付けられたサンプリングウィンドウに関連付けられることができる。従って、第１の位相変換器システム６０２は、任意の所与のＳＦＱ入力信号ＳＦＱ１に対して、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５のうちの少なくとも２つを生成することができ、残りの位相変換器システム６０２は、任意の所与のＳＦＱ入力信号ＳＦＱＸに対して、位相整合された信号ＲＱＬＸ＿０、ＲＱＬＸ＿９０、ＲＱＬＸ＿１８０、およびＲＱＬＸ＿２７０のうちの少なくとも１つを生成することができる。
【0039】
図６の例では、ＲＱＬ位相整合された信号セットＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５、ならびにＲＱＬＸ＿０、ＲＱＬＸ＿９０、ＲＱＬＸ＿１８０、およびＲＱＬＸ＿２７０がデジタル論理回路６０４に供給される。デジタル論理回路６０４は、マスター制御論理回路６０６および複数のＮ個のパススルー論理回路６０８を含む。パススルー論理回路６０８の各々は、位相変換器システム６０２の個々の１つに関連付けられ、かつ複数のＮ個のＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮの個々の１つを生成するようにそれぞれ構成される。本明細書で説明するように、パススルー論理回路６０８は、マスター制御論理回路６０６に供給される位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５に基づいて、個々のＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮを生成する。
【0040】
図６の例では、整合信号ＡＬＧＮがマスター制御論理回路６０６に供給される。整合信号ＡＬＧＮは、変換器システム６００（例えば、変換器システム５００）に入力されるＳＦＱパルスＳＦＱＸと、関連するバスの各伝送線路上の後続のＳＦＱパルスとのＡＣクロック信号ＣＬＫのサンプリング位相への整合を開始するようにアサートされ得る。上記で説明したように、最初の位相変換器システム６０２は、任意の所与のＳＦＱ入力信号ＳＦＱ１に対して、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５のうちの少なくとも２つを生成することができる。位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５のうちの少なくとも２つは、マスター制御論理回路６０６に供給される。整合信号ＡＬＧＮがアサートされることに応答して、マスター制御論理回路６０６は、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５のうち次に受信した少なくとも２つを識別して、ＡＣクロック信号ＣＬＫの少なくとも１つのサンプリング位相に位相整合された関連するＲＱＬ出力信号ＲＱＬＯＵＴ１の生成を提供し、従って、各同時ＲＱＬ出力信号ＲＱＬＯＵＴＸおよび後続の受信ＳＦＱパルスＳＦＱＸに関連付けられた各ＲＱＬ出力信号ＲＱＬＯＵＴＸの位相整合を提供する。
【0041】
一例として、整合信号ＡＬＧＮのアサート後に、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５のうちの少なくとも２つを受信することに応答して、マスター制御論理回路６０６は、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５のうちの少なくとも２つに基づいてイネーブル信号のアサートを指示する事前定義された真理値表を参照する。図６の例では、イネーブル信号は、ＥＮ０°、ＥＮ９０°、ＥＮ１８０°、およびＥＮ２７０°として示されており、従って、ＡＣクロック信号ＣＬＫのサンプリング位相に関連付けられている。イネーブル信号ＥＮ０°、ＥＮ９０°、ＥＮ１８０°、およびＥＮ２７０°は、パススルー論理回路６０８の各々に供給され、その結果、アサートされたイネーブル信号ＥＮ０°、ＥＮ９０°、ＥＮ１８０°、およびＥＮ２７０°がデジタル論理回路６０４内の全てのパススルー論理回路６０８に適用可能となる。
【0042】
図７は、真理値表７００の一例を示す。真理値表７００は、デジタル論理回路６００（例えば、マスター制御論理回路６０６）内のメモリに格納することができる。従って、以下の図７の例の説明では、図６の例を参照する。
【0043】
真理値表７００は、７０２において概して示される、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５に対応するエントリを含む。従って、エントリ７０２は、マスター制御論理回路６０６によって受信される、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５の存在または不存在を表す。また、真理値表は、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５に応答してイネーブル信号ＥＮ０°、ＥＮ９０°、ＥＮ１８０°、ＥＮ２７０°のうちどれが有効かを示す結果を含む。従って、位相整合された信号ＲＱＬ１＿０、ＲＱＬ１＿４５、ＲＱＬ１＿９０、ＲＱＬ１＿１３５、ＲＱＬ１＿１８０、ＲＱＬ１＿２２５、ＲＱＬ１＿２７０、およびＲＱＬ１＿３１５のうちの少なくとも２つの任意のセットを受信することに応答して、マスター制御論理回路６０６は、イネーブル信号ＥＮ０°、ＥＮ９０°、ＥＮ１８０°、およびＥＮ２７０°の対応する２つをイネーブルすることができる。
【0044】
図６の例に戻ると、パススルー論理回路６０８の各々は、位相変換器システム６０２の個々の１つから少なくとも１つの位相整合された信号ＲＱＬＸ＿０、ＲＱＬＸ＿９０、ＲＱＬＸ＿１８０、およびＲＱＬＸ＿２７０を受信する。従って、少なくとも１つの位相整合された信号ＲＱＬＸ＿０、ＲＱＬＸ＿９０、ＲＱＬＸ＿１８０、およびＲＱＬＸ＿２７０と、アサートされたイネーブル信号ＥＮ０°、ＥＮ９０°、ＥＮ１８０°、およびＥＮ２７０°とを受信することに応答して、パススルー論理回路６０８の各々は、論理演算を実施して、個々の１つのＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮを生成するように構成されており、個々の１つのＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮは、ＡＣクロック信号ＣＬＫの少なくとも１つの個々の位相に整合されている。例えば、パススルー論理回路６０８の各々は、少なくとも１つの位相整合された信号ＲＱＬＸ＿０、ＲＱＬＸ＿９０、ＲＱＬＸ＿１８０、およびＲＱＬＸ＿２７０と、アサートされたイネーブル信号ＥＮ０°、ＥＮ９０°、ＥＮ１８０°、およびＥＮ２７０°との論理和演算を実施して、ＡＣクロック信号ＣＬＫの所与の各サンプリング位相において個々の１つのＲＱＬ出力信号ＲＱＬＯＵＴ１～ＲＱＬＯＵＴＮを生成するか、または生成しないように構成されている。
【0045】
その結果、デジタル論理回路６０４は、変換器システム６００に入力されるＳＦＱパルスＳＦＱＸの各々を、ＡＣクロック信号ＣＬＫの所与のサンプリング位相と関連付けることができる。従って、本明細書に記載の受信機システムは、関連付けられたクロック分配回路における時間的に変化するスキュー、クロックに対する負荷の動的変化、および／または熱雑音などに基づく、ＲＱＬ入力信号ＲＱＬＩＮに関連付けられたクロック信号とＲＱＬ出力信号ＲＱＬＯＵＴとの間の未知のおよび／または任意の位相関係に対応することができる。また、デジタル論理回路６０４は、ＡＣクロック信号ＣＬＫの現在のサンプリング位相以外の他の位相に関連付けられるようなスプリアスＳＦＱパルス（例えば、パススルー論理回路６０８の論理演算に基づく）を排除することができる。例えば、長期間にわたるＡＣクロックの位相ドリフトは、アイソクロナス通信リンクに関して問題になり得る。しかしながら、本明細書で説明するように、パルス変換器によって供給される重複するサンプリングウィンドウに基づいて、総受信ウィンドウは、典型的なアイソクロナス受信機システムと比較して大幅に増加される（例えば、中間位相ウィンドウを実装しない典型的なアイソクロナス受信機システムと比較して約６０％）。従って、典型的なアイソクロナス受信機システムの回路の複雑さ、サイズ、および電力消費の点でコストがかかる可能性がある自動位相ドリフト検出および再較正は、本明細書に記載の受信機システム（例えば、受信機システム１０４）では実質的に不要である。
【0046】
上記の構造的および機能的特徴を考慮して、本開示の様々な態様による方法は、図８を参照してよりよく理解されるであろう。説明を簡単にするために、図８の方法は順次実行されるものとして示され説明されているが、本開示に従って、いくつかの態様は、本明細書に示し説明したものとは異なる順序で、および／または別の態様と同時に生じ得るので、本開示が例示された順序によって限定されないことを理解および認識されたい。さらに、本開示の態様による方法を実施するために、例示された特徴のすべてが必要とされるわけではない。
【0047】
図８は、伝送線路（例えば、伝送線路１６）からデータ信号（例えば、パルス信号ＰＬＳ）をアイソクロナスに受信する方法８００を示す。８０２において、ＤＣ電流（例えば、ＤＣ電流ＩＤＣ）が、受信機システム（例えば、受信機システム１０４）のパルス受信機（例えば、パルス受信機１１２）に供給されて、データ信号をパルス信号（例えば、パルス信号ＳＦＱＲＸ）に変換する。８０４において、パルス信号は、複数のパルス信号（例えば、パルス信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４、ＳＦＱ５、ＳＦＱ６、ＳＦＱ７、およびＳＦＱ８）に分割される。８０６において、ＡＣクロック信号（例えば、ＡＣクロック信号ＣＬＫ）が、受信機システムの位相変換器システム（例えば、位相変換器システム３０４）に供給されて、複数のパルス信号を、複数の位相整合された信号（例えば、位相整合された信号ＲＱＬ０、ＲＱＬ４５、ＲＱＬ９０、ＲＱＬ１３５、ＲＱＬ１８０、ＲＱＬ２２５、ＲＱＬ２７０、およびＲＱＬ３１５）に変換する。複数の位相整合された信号は、ＡＣクロック信号の周期にわたって個別の複数のサンプリングウィンドウ（例えば、サンプリングウィンドウ４０２、４０４、４０６、４０８、４１０、４１２、４１４、および４１６）に関連付けられた複数のパルス変換器により、ＡＣクロック信号の個別の複数のサンプリング位相に関連付けられている。複数のサンプリングウィンドウの少なくとも２つは、ＡＣクロック信号の任意の位相において重なっている。８０８において、出力信号（例えば、出力信号ＲＱＬＯＵＴ）が、デジタル論理回路（例えば、デジタル論理回路３０８）により複数の位相整合された信号に基づいて生成されて、出力信号をＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合させる。
【0048】
上記の説明は、本開示の例である。もちろん、本開示を説明する目的のために構成要素または方法の考えられるあらゆる組み合わせを説明することは不可能であるが、当業者は本開示の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような代替形態、修正形態、および変形形態を包含することを意図している。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
アイソクロナス受信機システムであって、
伝送線路から入力データ信号を受信し、前記入力データ信号を単一磁束量子（ＳＦＱ）パルス信号に変換するように構成されたパルス受信機と、
変換器システムと、を備え、前記変換器システムは、
ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器を含む位相変換器システムであって、前記複数のサンプリングウィンドウの少なくとも２つが前記ＡＣクロック信号の任意の所与の位相と重なっており、前記複数のパルス変換器は、前記複数のサンプリングウィンドウの少なくとも２つに関連付けられた複数のレシプロカル量子論理（ＲＱＬ）位相整合された信号を生成するように構成されている、前記位相変換器システムと、
複数のＲＱＬ位相信号に基づいて前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合されたレシプロカル量子論理（ＲＱＬ）出力信号を生成するように構成されたデジタル論理回路と、を含む、システム。
［付記２］
前記ＡＣクロック信号は、４つの等間隔サンプリング位相を含む直交クロック信号であり、前記複数のパルス変換器は、
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間の４５°である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含む、付記１に記載のシステム。
［付記３］
前記パルス受信機は、マルチビットバスを介して複数の入力データ信号を同時に受信するように構成され、前記変換器システムは、
パルス信号を複数のＳＦＱパルス信号に分割するようにそれぞれ構成された複数のスプリッタ段と、
複数の位相変換器システムであって、前記ＡＣクロック信号の別個の各々の位相の各々において前記複数のＳＦＱパルス信号をサンプリングして、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つのＲＱＬ位相信号を生成するように構成された複数のパルス変換器をそれぞれが含む前記複数の位相変換器システムと、を含み、
前記デジタル論理回路は、個々の入力データ信号に関連付けられた個別の複数のＲＱＬ出力信号を生成するように構成され、複数のＲＱＬ出力信号の各々は、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つのＲＱＬ位相信号に基づいて、前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに整合されている、付記１に記載のシステム。
［付記４］
前記デジタル論理回路は、前記複数の位相変換器システムの最初の１つから複数のＲＱＬ位相信号を受信して、前記複数のサンプリングウィンドウの少なくとも２つに関連付けられた前記複数のＲＱＬ位相信号に基づいて一組のイネーブル信号を生成するように構成されたマスター制御論理回路と、
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路と、を含み、前記複数のパススルー制御論理回路の各々は、前記一組のイネーブル信号を受信して、少なくとも１つのＲＱＬ位相信号と前記一組のイネーブル信号との間の論理演算に基づいて個々の１つのＲＱＬ出力信号を生成するように構成されている、付記３に記載のシステム。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
アイソクロナス受信機システムであって、
伝送線路から入力データ信号を受信し、前記入力データ信号を単一磁束量子（ＳＦＱ）パルス信号に変換するように構成されたパルス受信機と、
変換器システムと、を備え、前記変換器システムは、
ＡＣクロック信号の周期にわたる個別の複数のサンプリングウィンドウに関連付けられた複数のパルス変換器を含む位相変換器システムであって、前記複数のサンプリングウィンドウの少なくとも２つが前記ＡＣクロック信号の任意の所与の位相と重なっており、前記複数のパルス変換器は、前記複数のサンプリングウィンドウの少なくとも２つに関連付けられた複数のレシプロカル量子論理（ＲＱＬ）位相整合された信号を生成するように構成されている、前記位相変換器システムと、
複数のＲＱＬ位相信号に基づいて前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに位相整合されたレシプロカル量子論理（ＲＱＬ）出力信号を生成するように構成されたデジタル論理回路と、を含む、システム。
［付記２］
前記ＡＣクロック信号は、４つの等間隔サンプリング位相を含む直交クロック信号であり、前記複数のパルス変換器は、
前記ＡＣクロック信号の４つの等間隔サンプリング位相の各々に関連付けられた第１の組のパルス変換器と、
前記ＡＣクロック信号の個々の４つの等間隔サンプリング位相間の４５°である前記ＡＣクロック信号の４つの中間位相に関連付けられた第２の組のパルス変換器と、を含む、付記１に記載のシステム。
［付記３］
前記パルス受信機は、マルチビットバスを介して複数の入力データ信号を同時に受信するように構成され、前記変換器システムは、
パルス信号を複数のＳＦＱパルス信号に分割するようにそれぞれ構成された複数のスプリッタ段と、
複数の位相変換器システムであって、前記ＡＣクロック信号の別個の各々の位相の各々において前記複数のＳＦＱパルス信号をサンプリングして、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つのＲＱＬ位相信号を生成するように構成された複数のパルス変換器をそれぞれが含む前記複数の位相変換器システムと、を含み、
前記デジタル論理回路は、個々の入力データ信号に関連付けられた個別の複数のＲＱＬ出力信号を生成するように構成され、複数のＲＱＬ出力信号の各々は、前記複数の位相変換器システムの個々の１つに関連付けられた少なくとも１つのＲＱＬ位相信号に基づいて、前記ＡＣクロック信号の複数のサンプリング位相の少なくとも１つに整合されている、付記１に記載のシステム。
［付記４］
前記デジタル論理回路は、前記複数の位相変換器システムの最初の１つから複数のＲＱＬ位相信号を受信して、前記複数のサンプリングウィンドウの少なくとも２つに関連付けられた前記複数のＲＱＬ位相信号に基づいて一組のイネーブル信号を生成するように構成されたマスター制御論理回路と、
前記複数の位相変換器システムの個々の１つにそれぞれ関連付けられた複数のパススルー制御論理回路と、を含み、前記複数のパススルー制御論理回路の各々は、前記一組のイネーブル信号を受信して、少なくとも１つのＲＱＬ位相信号と前記一組のイネーブル信号との間の論理演算に基づいて個々の１つのＲＱＬ出力信号を生成するように構成されている、付記３に記載のシステム。
【外国語明細書】