知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022187648
(43)【公開日】2022-12-20
(54)【発明の名称】メモリセルアレイユニット
(51)【国際特許分類】
G11C 13/00 20060101AFI20221213BHJP
G11C 7/18 20060101ALI20221213BHJP
G11C 8/14 20060101ALI20221213BHJP
H01L 21/8239 20060101ALI20221213BHJP
【ＦＩ】
G11C13/00 312
G11C7/18
G11C8/14
G11C13/00 314
H01L27/105 448
H01L27/105 449
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2021095744
(22)【出願日】2021-06-08
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110001357
【氏名又は名称】弁理士法人つばさ国際特許事務所
(72)【発明者】
【氏名】村田 伸一
(72)【発明者】
【氏名】森 陽太郎
(72)【発明者】
【氏名】寺田 晴彦
(72)【発明者】
【氏名】柴原 禎之
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA06
5F083GA10
(57)【要約】
【課題】充放電流やリーク電流を低く抑え、かつ、レイテンシを短くすることの可能なメモリセルアレイユニットを提供する。
【解決手段】本開示の一側面に係るメモリセルアレイユニットは、行列状に配置された複数のメモリ部を備える。各メモリ部は、グローバルビット線およびグローバルワード線、メモリセルアレイ、第１接続部および第２接続部を有する。第１接続部は、グローバルワード線に接続されるワード線を選択する。第２接続部は、隣接する複数のメモリ部から得られるアドレス情報に基づいて、グローバルビット線に接続されるビット線を選択する。
【選択図】図１４
【解決手段】本開示の一側面に係るメモリセルアレイユニットは、行列状に配置された複数のメモリ部を備える。各メモリ部は、グローバルビット線およびグローバルワード線、メモリセルアレイ、第１接続部および第２接続部を有する。第１接続部は、グローバルワード線に接続されるワード線を選択する。第２接続部は、隣接する複数のメモリ部から得られるアドレス情報に基づいて、グローバルビット線に接続されるビット線を選択する。
【選択図】図１４
【特許請求の範囲】
【請求項1】
行列状に配置された複数のメモリ部と、
前記複数のメモリ部に対するデータの読み書きを制御する制御部と
を備え、
各前記メモリ部は、
グローバルビット線およびグローバルワード線と、
複数のワード線、複数のビット線ならびに前記ワード線および前記ビット線の交点に１つずつ設けられた複数のメモリセルを含むメモリセルアレイと、
前記グローバルワード線に接続される前記ワード線を選択する第１接続部と、
前記グローバルビット線に接続される前記ビット線を選択する第２接続部と、
前記制御部から得られるアドレス情報が格納される格納部と
を有し、
前記第２接続部は、隣接する複数の前記メモリ部から得られる前記アドレス情報に基づいて、前記ビット線を選択する
メモリセルアレイユニット。
前記複数のメモリ部に対するデータの読み書きを制御する制御部と
を備え、
各前記メモリ部は、
グローバルビット線およびグローバルワード線と、
複数のワード線、複数のビット線ならびに前記ワード線および前記ビット線の交点に１つずつ設けられた複数のメモリセルを含むメモリセルアレイと、
前記グローバルワード線に接続される前記ワード線を選択する第１接続部と、
前記グローバルビット線に接続される前記ビット線を選択する第２接続部と、
前記制御部から得られるアドレス情報が格納される格納部と
を有し、
前記第２接続部は、隣接する複数の前記メモリ部から得られる前記アドレス情報に基づいて、前記ビット線を選択する
メモリセルアレイユニット。
【請求項2】
前記格納部には、前記制御部から得られるセット・リセットの選択情報が格納され、
前記第１接続部は、前記格納部から得られる前記セット・リセットの選択情報に基づいて、前記ワード線を選択する
請求項１に記載のメモリセルアレイユニット。
前記第１接続部は、前記格納部から得られる前記セット・リセットの選択情報に基づいて、前記ワード線を選択する
請求項１に記載のメモリセルアレイユニット。
【請求項3】
前記第１接続部は、前記格納部から得られる前記セット・リセットの選択情報と、前記メモリセルから得られた読み出しデータとに基づいて、選択した前記ワード線のバイアス条件を設定する
請求項１に記載のメモリセルアレイユニット。
請求項１に記載のメモリセルアレイユニット。
【請求項4】
前記第２接続部は、隣接する複数の前記メモリ部から得られる、選択した前記ワード線のバイアス条件に基づいて、選択した前記ビット線のバイアス条件を設定する
請求項３に記載のメモリセルアレイユニット。
請求項３に記載のメモリセルアレイユニット。
【請求項5】
各前記メモリ部において、
前記複数のワード線は、当該メモリ部内に配置された複数の第１ワード線と、当該メモリ部内と当該メモリ部に隣接する前記メモリ部内とにまたがって配置された複数の第２ワード線とにより構成され、
前記複数のビット線は、当該メモリ部内に配置された複数の第１ビット線と、当該メモリ部内と当該メモリ部に隣接する前記メモリ部内とにまたがって配置された複数の第２ビット線とにより構成され、
前記第１接続部は、前記グローバルワード線に接続される前記第１ワード線を選択する第３接続部と、前記グローバルワード線に接続される前記第２ワード線を選択する第４接続部とを有し、
前記第２接続部は、前記グローバルビット線に接続される前記第１ビット線を選択する第５接続部と、前記グローバルビット線に接続される前記第２ビット線を選択する第６接続部とを有する
請求項１に記載のメモリセルアレイユニット。
前記複数のワード線は、当該メモリ部内に配置された複数の第１ワード線と、当該メモリ部内と当該メモリ部に隣接する前記メモリ部内とにまたがって配置された複数の第２ワード線とにより構成され、
前記複数のビット線は、当該メモリ部内に配置された複数の第１ビット線と、当該メモリ部内と当該メモリ部に隣接する前記メモリ部内とにまたがって配置された複数の第２ビット線とにより構成され、
前記第１接続部は、前記グローバルワード線に接続される前記第１ワード線を選択する第３接続部と、前記グローバルワード線に接続される前記第２ワード線を選択する第４接続部とを有し、
前記第２接続部は、前記グローバルビット線に接続される前記第１ビット線を選択する第５接続部と、前記グローバルビット線に接続される前記第２ビット線を選択する第６接続部とを有する
請求項１に記載のメモリセルアレイユニット。
【請求項6】
前記第１接続部は、前記格納部から得られる前記セット・リセットの選択情報と、前記メモリセルから得られた読み出しデータとに基づいて、選択した前記ワード線のバイアス条件を設定し、
前記第２接続部は、隣接する複数の前記メモリ部から得られる、選択した前記ワード線のバイアス条件に基づいて、選択した前記ビット線のバイアス条件を設定する
請求項５に記載のメモリセルアレイユニット。
前記第２接続部は、隣接する複数の前記メモリ部から得られる、選択した前記ワード線のバイアス条件に基づいて、選択した前記ビット線のバイアス条件を設定する
請求項５に記載のメモリセルアレイユニット。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、メモリセルアレイユニットに関する。
【背景技術】
【0002】
従来、不揮発性を備える書き換え可能な複数のメモリセルを備えたメモリセルアレイユニットが知られている。このメモリセルアレイユニットには、複数のメモリセルアレイが設けられており、各メモリセルアレイは、複数のワード線および複数のビット線の交点ごとにメモリセルが設けられたクロスポイント型となっている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１０－０２０８６３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、上述のメモリセルアレイユニットでは、同時にアクセスされる全てのメモリセルアレイに対して、同一のバイアス条件で電圧が印可される。これは、同時にアクセスされる全てのメモリセルアレイには、同一のグローバルビット線が接続されるためである。この場合、バイアス条件を切り替えたり、選択アドレスを切り替えたりするときの充放電流やリーク電流が大きくなる。また、同時にアクセスされる複数のメモリセルアレイにおいて、バイアス条件が互いに異なるセット動作およびリセット動作を選択的に同時に行うことができない。そのため、セット動作およびリセット動作を順番に行う必要があり、レイテンシが長くなる。従って、充放電流やリーク電流を低く抑え、かつ、レイテンシを短くすることの可能なメモリセルアレイユニットを提供することが望ましい。
【課題を解決するための手段】
【0005】
本開示の一側面に係るメモリセルアレイユニットは、行列状に配置された複数のメモリ部と、複数のメモリ部に対するデータの読み書きを制御する制御部とを備える。各メモリ部は、グローバルビット線およびグローバルワード線と、メモリセルアレイと、第１接続部と、第２接続部と、格納部とを有する。メモリセルアレイは、複数のワード線、複数のビット線ならびにワード線およびビット線の交点に１つずつ設けられた複数のメモリセルを含む。第１接続部は、グローバルワード線に接続されるワード線を選択する。第２接続部は、グローバルビット線に接続されるビット線を選択する。格納部には、制御部から得られるアドレス情報が格納される。第２接続部は、隣接する複数のメモリ部から得られるアドレス情報に基づいて、ビット線を選択する。
【0006】
本開示の一側面に係るメモリセルアレイユニットでは、各メモリ部において、隣接する複数のメモリ部から得られるアドレス情報に基づいて、グローバルビット線に接続されるビット線が選択される。これにより、電源に接続されるグローバルビット線を制限することが可能となるので、例えば、選択切り替え時の充放電電流や電源のリーク電流を削減することが可能となる。また、セット対象のメモリ部と、リセット対象のメモリ部とで異なるバイアス条件を選択することが可能となるので、例えば、セット動作とリセット動作を同時に実施することが可能となる。
【図面の簡単な説明】
【0007】
【図1】一実施の形態に係る情報処理システムの概略構成の一例を表す図である。
【図5】各バンクに設けられたメモリセルアレイの概略構成の一例を表す図である。
【図6】各タイルにおける回路構成の一例を表す図である。
【図7】各タイルの概略構成の一例を表す図である。
【図8】（Ａ）各タイルにおけるワード線ソケットの一例を表す図である。（Ｂ）各タイルにおけるビット線ソケットの一例を表す図である。
【図9】４つのタイルに着目したときの右下タイルのビット線デコーダを用いた消去動作の一例を表す図である。
【図10】４つのタイルに着目したときの右下タイルのビット線デコーダを用いた消去動作の一例を表す図である。
【図11】４つのタイルに着目したときの右下タイルのビット線デコーダを用いた消去動作の一例を表す図である。
【図12】４つのタイルに着目したときの右下タイルのビット線デコーダを用いた消去動作の一例を表す図である。
【図13】４つのタイルに着目したときの右下タイルのビット線デコーダと一緒に用いられるワード線デコーダの一例を表す図である。
【図14】各タイルにおけるデコーダの接続関係の一例を表す図である。
【図15】４つのタイルに着目したときの書き込み（セット,リセット）動作の一例を表す図である。
【図16】４つのタイルに着目したときの書き込み（セット,リセット）動作の一例を表す図である。
【図17】各タイルにおけるデコーダの接続関係の一変形例を表す図である。
【図18】書き込み（セット,リセット）動作の従来例と実施例を表す図である。
【発明を実施するための形態】
【0008】
以下、本開示を実施するための形態について、図面を参照して詳細に説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本技術は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。
【0009】
[構成]
図１は、一実施の形態に係る情報処理システムの機能ブロックの一例を表す。この情報処理システムは、ホストコンピュータ１００およびメモリ部２００を備える。メモリ部２００は、メモリコントローラ３００、１または複数のメモリセルアレイユニット４００および電源部５００を備える。図１には、１つのメモリセルアレイユニット４００が設けられている様子が例示される。メモリセルアレイユニット４００は、本開示の「メモリセルアレイユニット」の一具体例に相当する。
図１は、一実施の形態に係る情報処理システムの機能ブロックの一例を表す。この情報処理システムは、ホストコンピュータ１００およびメモリ部２００を備える。メモリ部２００は、メモリコントローラ３００、１または複数のメモリセルアレイユニット４００および電源部５００を備える。図１には、１つのメモリセルアレイユニット４００が設けられている様子が例示される。メモリセルアレイユニット４００は、本開示の「メモリセルアレイユニット」の一具体例に相当する。
【0010】
（ホストコンピュータ１００）
ホストコンピュータ１００は、メモリ部２００を制御する。具体的には、ホストコンピュータ１００は、アクセス先の論理アドレスを指定するコマンドを発行して、そのコマンドやデータをメモリ部２００に供給する。ホストコンピュータ１００は、メモリ部２００から出力されたデータを受け取る。ここで、コマンドは、メモリ部２００を制御するためのものであり、例えば、データの書き込み処理を指示する書き込みコマンド、または、データの読み出し処理を指示する読み出しコマンドを含む。また、論理アドレスは、ホストコンピュータ１００が定義するアドレス空間において、ホストコンピュータ１００がメモリ部２００にアクセスする際のアクセス単位の領域ごとに割り振られたアドレスである。
ホストコンピュータ１００は、メモリ部２００を制御する。具体的には、ホストコンピュータ１００は、アクセス先の論理アドレスを指定するコマンドを発行して、そのコマンドやデータをメモリ部２００に供給する。ホストコンピュータ１００は、メモリ部２００から出力されたデータを受け取る。ここで、コマンドは、メモリ部２００を制御するためのものであり、例えば、データの書き込み処理を指示する書き込みコマンド、または、データの読み出し処理を指示する読み出しコマンドを含む。また、論理アドレスは、ホストコンピュータ１００が定義するアドレス空間において、ホストコンピュータ１００がメモリ部２００にアクセスする際のアクセス単位の領域ごとに割り振られたアドレスである。
【0011】
（メモリコントローラ３００）
メモリコントローラ３００は、１または複数のメモリセルアレイユニット４００を制御する。メモリコントローラ３００は、ホストコンピュータ１００から、論理アドレスを指定する書き込みコマンドを受け取る。また、メモリコントローラ３００は、書き込みコマンドに従って、データの書き込み処理を実行する。この書き込み処理においては、論理アドレスが物理アドレスに変換され、その物理アドレスにデータが書き込まれる。ここで、物理アドレスは、メモリコントローラ３００が１または複数のメモリセルアレイユニット４００にアクセスする際のアクセス単位ごとに１または複数のメモリセルアレイユニット４００において割り振られたアドレスである。メモリコントローラ３００は、論理アドレスを指定する読み出しコマンドを受け取ると、その論理アドレスを物理アドレスに変換し、その物理アドレスからデータを読み出す。そして、メモリコントローラ３００は、読み出したデータをリードデータとしてホストコンピュータ１００に出力する。
メモリコントローラ３００は、１または複数のメモリセルアレイユニット４００を制御する。メモリコントローラ３００は、ホストコンピュータ１００から、論理アドレスを指定する書き込みコマンドを受け取る。また、メモリコントローラ３００は、書き込みコマンドに従って、データの書き込み処理を実行する。この書き込み処理においては、論理アドレスが物理アドレスに変換され、その物理アドレスにデータが書き込まれる。ここで、物理アドレスは、メモリコントローラ３００が１または複数のメモリセルアレイユニット４００にアクセスする際のアクセス単位ごとに１または複数のメモリセルアレイユニット４００において割り振られたアドレスである。メモリコントローラ３００は、論理アドレスを指定する読み出しコマンドを受け取ると、その論理アドレスを物理アドレスに変換し、その物理アドレスからデータを読み出す。そして、メモリコントローラ３００は、読み出したデータをリードデータとしてホストコンピュータ１００に出力する。
【0012】
（電源部５００）
電源部５００は、１または複数のメモリセルアレイユニット４００に対して所望の電圧を供給する。電源部５００は、例えば、後述のＷＬデコーダ４１３に対して、書き込み時（セット時、リセット時）または読み出し時（センス時）に用いる電圧などを供給する。電源部５００は、例えば、後述のＢＬデコーダ４１４に対して、書き込み時（セット時、リセット時）または読み出し時（センス時）に用いる電圧などを供給する。
電源部５００は、１または複数のメモリセルアレイユニット４００に対して所望の電圧を供給する。電源部５００は、例えば、後述のＷＬデコーダ４１３に対して、書き込み時（セット時、リセット時）または読み出し時（センス時）に用いる電圧などを供給する。電源部５００は、例えば、後述のＢＬデコーダ４１４に対して、書き込み時（セット時、リセット時）または読み出し時（センス時）に用いる電圧などを供給する。
【0013】
（メモリセルアレイユニット４００）
次に、メモリセルアレイユニット４００について説明する。図２は、メモリセルアレイユニット４００の機能ブロックの一例を表す。メモリセルアレイユニット４００は、例えば、半導体チップで構成される。メモリセルアレイユニット４００は、例えば、図２に示したように、ｍ個のダイ４００－ｊ（１≦ｊ≦ｍ）を有する。各ダイ４００－ｊは、例えば、図３に示したように、ｚ個のバンク４１０－ｋ（１≦ｋ≦ｚ）と、各バンク４１０－ｋに対するアクセス制御を行うＰｅｒｉｐｈｅｒｙ回路４２０と、メモリコントローラ３００との通信を行うＩｎｔｅｒｆａｃｅ回路４３０とを有する。
次に、メモリセルアレイユニット４００について説明する。図２は、メモリセルアレイユニット４００の機能ブロックの一例を表す。メモリセルアレイユニット４００は、例えば、半導体チップで構成される。メモリセルアレイユニット４００は、例えば、図２に示したように、ｍ個のダイ４００－ｊ（１≦ｊ≦ｍ）を有する。各ダイ４００－ｊは、例えば、図３に示したように、ｚ個のバンク４１０－ｋ（１≦ｋ≦ｚ）と、各バンク４１０－ｋに対するアクセス制御を行うＰｅｒｉｐｈｅｒｙ回路４２０と、メモリコントローラ３００との通信を行うＩｎｔｅｒｆａｃｅ回路４３０とを有する。
【0014】
各バンク４１０－ｋは、例えば、図４に示したように、１ビットのアクセス単位をそれぞれ有するｎ個のタイル４１１と、ｎ個のタイル４１１を制御するマイクロコントローラ４１２とを有する。各バンク４１０－ｋは、マイクロコントローラ４１２の制御の下、ｎ個のタイル４１１を協調動作させ、全体でｎビットのデータブロックのアクセスを実現する。
【0015】
各タイル４１１は、例えば、図５に示すように、２層のメモリセルアレイＭＣＡ１，ＭＣＡ２からなるメモリセルアレイＭＣＡを有する。メモリセルアレイＭＣＡ１，ＭＣＡ２は、それぞれ、例えば、図５に示すように、上部ワード線ＵＷＬとビット線ＢＬとの各交点と、下部ワード線ＬＷＬとビット線ＢＬとの各交点とに、１ビットのメモリセルＭＣを有する。メモリセルＭＣは、書込み可能な不揮発性のメモリである。メモリセルＭＣは、抵抗値の高低の状態により１ビットの情報を記録する抵抗変化素子ＶＲ（Variable Resistor）と、双方向ダイオード特性を有する選択素子ＳＥ（Selector Element）の直列構造となっている。以下では、上部ワード線ＵＷＬおよび下部ワード線ＬＷＬの総称としてワード線ＷＬを適宜、用いるものとする。
【0016】
各タイル４１１は、例えば、図６に示すように、ＷＬデコーダ４１３、ＢＬデコーダ４１４、電圧スイッチ４１５、ラッチ４１６およびセンスアンプ（ＳＡ）４１７を有する。
【0017】
ＷＬデコーダ４１３は、マイクロコントローラ４１２から与えられたワード線アドレス情報に基づいて、各ワード線ＷＬに対して所定の電圧を印加する。ＢＬデコーダ４１４は、マイクロコントローラ４１２から与えられたビット線アドレス情報に基づいて、複数のビット線ＢＬの中から１つのビット線ＢＬを選択する。
【0018】
電圧スイッチ４１５は、マイクロコントローラ４１２からの制御信号と、ラッチ４１６のセットラッチおよびリセットラッチのデータとに基づいて、グローバルワード線ＧＷＬおよびグローバルビット線ＧＢＬの電圧を切り換える。これにより、ＷＬデコーダ４１３によって選択されたワード線ＷＬや、ＢＬデコーダ４１４によって選択されたビット線ＢＬに印加される電圧が切り替えられる。
【0019】
ラッチ４１６は、例えば、書き込みデータＷＤＡＴＡをラッチするライトラッチと、読み出しデータＲＤＡＴＡをラッチするセンスラッチとを有している。書き込みデータＷＤＡＴＡは、バンク４１０－ｋに入力された書き込みデータのうちの１ビット分のデータに相当する。読み出しデータＲＤＡＴＡは、バンク４１０－ｋから読み出される読み出しデータのうちの１ビット分のデータに相当する。ラッチ４１６は、さらに、例えば、マイクロコントローラ４１２による論理演算によって生成されたセットデータをラッチするセットラッチと、マイクロコントローラ２０による論理演算によって生成されたリセットデータをラッチするリセットラッチとを有している。
【0020】
タイル４１１は、ライトラッチの値およびセンスラッチの値に基づいて、セットラッチの値およびリセットラッチの値を決定する。タイル４１１は、例えば、ライトラッチの値＝センスラッチの値のとき、当該タイル４１１において書き込み動作は必要ないので、セットラッチの値およびリセットラッチの値を０とする。タイル４１１は、例えば、ライトラッチの値＝１，センスラッチの値＝０のとき、当該タイル４１１においてセット動作を行う必要があるので、セットラッチの値を１とし、リセットラッチの値を０とする。タイル４１１は、例えば、ライトラッチの値＝０，センスラッチの値＝１のとき、当該タイル４１１においてリセット動作を行う必要があるので、セットラッチの値を０とし、リセットラッチの値を１とする。
【0021】
タイル４１１は、インターフェース回路４３０から入力された書き込みデータＷＤＡＴＡをライトラッチにラッチする。タイル４１１は、センスアンプ４１７から入力された読み出しデータＲＤＡＴＡをセンスラッチにラッチし、マイクロコントローラ４１２による制御に従ってセンスラッチの値をインターフェース回路４３０に出力する。タイル４１１は、インターフェース回路４３０から入力されたセットデータをセットラッチにラッチし、マイクロコントローラ４１２による制御に従ってセットラッチの値を電圧スイッチ４１５に出力する。タイル４１１は、インターフェース回路４３０から入力されたリセットデータをセットラッチにラッチし、マイクロコントローラ４１２による制御に従ってリセットラッチの値を電圧スイッチ４１５に出力する。
【0022】
センスアンプ４１７は、マイクロコントローラ４１２による制御信号に基づいて、ＷＬデコーダ４１３から得られたグローバルワード線ＧＷＬの電圧を参照電圧と比較し、抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）であるか高抵抗状態（ＨＲＳ）であるかを判別する。センスアンプ４１７は、抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）である場合には論理０を生成し、抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）である場合には論理１を生成し、これにより、読み出しデータＲＤＡＴＡを生成する。センスアンプ４１７は、生成した読み出しデータＲＤＡＴＡをラッチ４１６に出力する。
【0023】
[動作]
次に、本実施の形態に係る情報処理システムの動作について説明する。
次に、本実施の形態に係る情報処理システムの動作について説明する。
【0024】
ホストコンピュータ１００がメモリセルアレイユニット４００にアクセスするデータ単位に対して、各バンク４１０－ｋの、書き込みや読み出しのためのデータ単位は非常に小さく、ｎビット（例えば２５６ビット）となっている。最小限の遅延で、ホストコンピュータ１００の要求（特にリード要求）に応えるため、メモリコントローラ３００は、ホストコンピュータ１００のアクセス粒度を、複数のバンク４１０－ｋに分散して読み書き制御を行う。
【0025】
（セット）
タイル４１１は、例えば、セットラッチが１、リセットラッチが０のとき、ビット線ＢＬに＋４．５Ｖを印加するとともに、下部ワード線ＬＷＬに－３．７Ｖを印加する。これにより、下部ワード線ＬＷＬとビット線ＢＬとの交差点にあるメモリセルＭＣの抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）から低抵抗状態（ＬＲＳ）に変化する。このようにして、メモリセルＭＣがセットされる。タイル４１１は、例えば、セットラッチが０、リセットラッチが０のとき、ビット線ＢＬに０Ｖを印加するとともに、下部ワード線ＬＷＬに０Ｖ～０．８Ｖを印加する。これにより、下部ワード線ＬＷＬとビット線ＢＬとの交差点にあるメモリセルＭＣに対して状態変化を生じさせない。
タイル４１１は、例えば、セットラッチが１、リセットラッチが０のとき、ビット線ＢＬに＋４．５Ｖを印加するとともに、下部ワード線ＬＷＬに－３．７Ｖを印加する。これにより、下部ワード線ＬＷＬとビット線ＢＬとの交差点にあるメモリセルＭＣの抵抗変化素子ＶＲが高抵抗状態（ＨＲＳ）から低抵抗状態（ＬＲＳ）に変化する。このようにして、メモリセルＭＣがセットされる。タイル４１１は、例えば、セットラッチが０、リセットラッチが０のとき、ビット線ＢＬに０Ｖを印加するとともに、下部ワード線ＬＷＬに０Ｖ～０．８Ｖを印加する。これにより、下部ワード線ＬＷＬとビット線ＢＬとの交差点にあるメモリセルＭＣに対して状態変化を生じさせない。
【0026】
（リセット）
タイル４１１は、例えば、セットラッチが０、リセットラッチが１のとき、ビット線ＢＬに－４．５Ｖを印加するとともに、下部ワード線ＬＷＬに＋３．７Ｖを印加する。これにより、下部ワード線ＬＷＬとビット線ＢＬとの交差点にあるメモリセルＭＣの抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）に変化する。このようにして、メモリセルＭＣがリセットされる。
タイル４１１は、例えば、セットラッチが０、リセットラッチが１のとき、ビット線ＢＬに－４．５Ｖを印加するとともに、下部ワード線ＬＷＬに＋３．７Ｖを印加する。これにより、下部ワード線ＬＷＬとビット線ＢＬとの交差点にあるメモリセルＭＣの抵抗変化素子ＶＲが低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）に変化する。このようにして、メモリセルＭＣがリセットされる。
【0027】
（読み出し(センス)動作）
メモリコントローラ３００は、読み出しコマンドおよび論理アドレスを受け取ると、その論理アドレスを物理アドレス（バンクアドレス、バンク内アドレス）に変換した後、読み出しコマンドおよび物理アドレスをＩｎｔｅｒｆａｃｅ回路４３０に送信する。Ｉｎｔｅｒｆａｃｅ回路４３０は、メモリコントローラ３００から読み出しコマンドおよび物理アドレスを受信すると、受信したバンクアドレスに対応するバンク４１０－ｋのマイクロコントローラ４１２に、センスコマンドをバンク内アドレスとともに送信する。
メモリコントローラ３００は、読み出しコマンドおよび論理アドレスを受け取ると、その論理アドレスを物理アドレス（バンクアドレス、バンク内アドレス）に変換した後、読み出しコマンドおよび物理アドレスをＩｎｔｅｒｆａｃｅ回路４３０に送信する。Ｉｎｔｅｒｆａｃｅ回路４３０は、メモリコントローラ３００から読み出しコマンドおよび物理アドレスを受信すると、受信したバンクアドレスに対応するバンク４１０－ｋのマイクロコントローラ４１２に、センスコマンドをバンク内アドレスとともに送信する。
【0028】
マイクロコントローラ４１２は、指定されたバンク内アドレスを、タイル４１１内のワード線アドレスおよびビット線アドレスに変換し、各タイル４１１に対して、ワード線アドレスおよびビット線アドレスを設定する。マイクロコントローラ４１２は、タイル４１１に対して、各種制御信号を印可する。これにより、タイル４１１は、読み出し対象である各メモリセルＭＣに対して、ワード線ＷＬおよびビット線ＢＬを介して読み出し用の電圧を印可する。マイクロコントローラ４１２は、読み出し対象である各メモリセルＭＣからデータを読み出し、センスラッチに取り込む。
【0029】
Ｉｎｔｅｒｆａｃｅ回路４３０は、メモリコントローラ３００から読み出しコマンドを受信した後、所定の期間が経過したタイミングで、各バンク４１０－ｋのマイクロコントローラ４１２にデータ読み出しを指令する。所定の期間とは、メモリコントローラ３００から読み出しコマンドを受信してから、センスラッチにデータを取り込むまでの期間に相当する。
【0030】
各バンク４１０－ｋは、Ｉｎｔｅｒｆａｃｅ回路４３０からの指令に従って、各タイル４１１のセンスラッチから１ビットのデータを読み出し、それにより得られたｎビットのデータをＩｎｔｅｒｆａｃｅ回路４３０に送信する。Ｉｎｔｅｒｆａｃｅ回路４３０は、各バンク４１０－ｋから得られたｎビットのデータからなるｎ×ｋビットの読み出しデータをメモリコントローラ３００に送信する。このようにして、読み出し動作が行われる。
【0031】
（書き込み（セット,リセット）動作）
メモリコントローラ３００は、書き込みコマンド、論理アドレスおよび書き込みデータを受け取ると、その論理アドレスを物理アドレス（バンクアドレス、バンク内アドレス）に変換した後、書き込みコマンドおよび物理アドレスを、コマンドアドレスバスを介してＩｎｔｅｒｆａｃｅ回路４３０に送信する。このとき、メモリコントローラ３００は、書き込みデータを、データバスを介してＩｎｔｅｒｆａｃｅ回路４３０に送信する。
メモリコントローラ３００は、書き込みコマンド、論理アドレスおよび書き込みデータを受け取ると、その論理アドレスを物理アドレス（バンクアドレス、バンク内アドレス）に変換した後、書き込みコマンドおよび物理アドレスを、コマンドアドレスバスを介してＩｎｔｅｒｆａｃｅ回路４３０に送信する。このとき、メモリコントローラ３００は、書き込みデータを、データバスを介してＩｎｔｅｒｆａｃｅ回路４３０に送信する。
【0032】
Ｉｎｔｅｒｆａｃｅ回路４３０は、メモリコントローラ３００から書き込みコマンド、物理アドレスおよび書き込みデータを受信すると、受信したバンクアドレスに対応するバンク４１０－ｋの各タイル４１１に、コマンドアドレスバスを介して書き込みコマンドおよびバンク内アドレスを送信する。このとき、Ｉｎｔｅｒｆａｃｅ回路４３０は、受信したバンクアドレスに対応するバンク４１０－ｋの各タイル４１１に、データバスを介して書き込みデータを１ビットずつ送信する。各タイル４１１は、受信した１ビットのデータを、ライトラッチに保持させる。続いて、各タイル４１１は、読み出し(センス)動作と同様の動作を行うことにより、書き込み対象であるメモリセルＭＣから１ビットのデータを読み出し、センスラッチに取り込む。
【0033】
次に、マイクロコントローラ４１２は、各タイル４１１におけるライトラッチおよびセンスラッチに保持された値に基づいて以下の論理演算を行い、セットラッチおよびリセットラッチの値を決定する。
１．ライトラッチの値＝センスラッチの値のとき、当該タイル４１１に書き込み動作を行う必要がないので、マイクロコントローラ４１２は、セットラッチおよびリセットラッチの値を０とする。
２．ライトラッチの値＝１、センスラッチの値＝０のとき、当該タイル４１１にセット動作を行う必要があるので、マイクロコントローラ４１２は、セットラッチの値を１に設定するとともに、リセットラッチの値を０に設定する。
３．ライトラッチの値＝０、センスラッチの値＝１のとき、当該タイル４１１にリセット動作を行う必要があるので、マイクロコントローラ４１２は、セットラッチの値を０に設定するとともに、リセットラッチの値を１に設定する。
１．ライトラッチの値＝センスラッチの値のとき、当該タイル４１１に書き込み動作を行う必要がないので、マイクロコントローラ４１２は、セットラッチおよびリセットラッチの値を０とする。
２．ライトラッチの値＝１、センスラッチの値＝０のとき、当該タイル４１１にセット動作を行う必要があるので、マイクロコントローラ４１２は、セットラッチの値を１に設定するとともに、リセットラッチの値を０に設定する。
３．ライトラッチの値＝０、センスラッチの値＝１のとき、当該タイル４１１にリセット動作を行う必要があるので、マイクロコントローラ４１２は、セットラッチの値を０に設定するとともに、リセットラッチの値を１に設定する。
【0034】
続いて、マイクロコントローラ４１２は、メモリセルアレイＭＣＡに対して、各種制御信号を印可する。これにより、タイル４１１は、セット対象である各タイル４１１のメモリセルＭＣに対して、ワード線ＷＬおよびビット線ＢＬを介してセット用の電圧を印可する。マイクロコントローラ４１２は、セット対象である各メモリセルＭＣにデータを書き込む。このとき、マイクロコントローラ４１２は、セット対象である各メモリセルＭＣに対してセット動作を行っている最中に、リセット対象である各タイル４１１のメモリセルＭＣに対して、ワード線ＷＬおよびビット線ＢＬを介してリセット用の電圧を印可する。このようにして、書き込み（セット,リセット）動作が行われる。
【0035】
図７は、各バンク４００－ｋにおける４つのタイル４１１の平面構成例を表したものである。各タイル４１１は、例えば、４つのメモリセルアレイＭＣＡと、４つのワード線ソケットＷＬＳと、２つのビット線ソケットＢＬＳとを有する。各タイル４１１において、４つのワード線ソケットＷＬＳは、メモリセルアレイＭＣＡごとに１つずつ割り当てられている。各ワード線ソケットＷＬＳは、割り当てられたメモリセルアレイＭＣＡに隣接して配置される。各タイル４１１において、２つのビット線ソケットＢＬＳは、２つのメモリセルアレイＭＣＡごとに１つずつ割り当てられている。各ビット線ソケットＢＬＳは、割り当てられた２つのメモリセルアレイＭＣＡに隣接して配置される。
【0036】
図８（Ａ）は、図７のタイル４１１におけるワード線ＷＬの平面レイアウト例を表したものである。図８（Ｂ）は、図７のタイル４１１におけるビット線ＢＬの平面レイアウト例を表したものである。各タイル４１１において、中央に配置された２つのワード線ソケットＷＬＳには、それぞれ、ワード線デコーダ４１３が設けられる。図８（Ａ）では、このワード線デコーダ４１３をワード線デコーダ４１３ａと表現する。また、各タイル４１１において、端部に配置された２つのワード線ソケットＷＬＳには、それぞれ、ワード線デコーダ４１３が設けられる。図８（Ａ）では、このワード線デコーダ４１３をワード線デコーダ４１３ｂと表現する。各タイル４１１において、中央に配置されたビット線ソケットＢＬＳには、ビット線デコーダ４１４が設けられる。図８（Ｂ）では、このビット線デコーダ４１４をビット線デコーダ４１４ａと表現する。また、各タイル４１１において、端部に配置されたビット線ソケットＢＬＳには、ビット線デコーダ４１４が設けられる。図８（Ｂ）では、このビット線デコーダ４１４をビット線デコーダ４１４ｂと表現する。
【0037】
２つのワード線デコーダ４１３ａは、これらのワード線デコーダ４１３ａが属するタイル４１１内に配置された複数のワード線ＷＬの中から１本を選択するとともに、選択した１本のワード線ＷＬとグローバルワード線ＧＷＬとの接続を行う。２つのワード線デコーダ４１３ｂは、これらのワード線デコーダ４１３ｂが属するタイル４１１内と、当該ワード線デコーダ４１３ｂが属するタイル４１１に隣接するタイル４１１内とにまたがって配置された複数のワード線ＷＬの中から１本を選択するとともに、選択した１本のワード線ＷＬとグローバルワード線ＧＷＬとの接続を行う。
【0038】
ワード線デコーダ４１３ａによってグローバルワード線ＧＷＬと接続され得る各ワード線ＷＬは、例えば、メモリセルアレイＭＣＡにおける奇数行に配置される。一方、ワード線デコーダ４１３ｂによってグローバルワード線ＧＷＬと接続され得る各ワード線ＷＬは、例えば、メモリセルアレイＭＣＡにおける偶数行に配置される。従って、タイル４１１において、奇数行のワード線アドレスが設定されたときには、ワード線ＷＬは、ワード線デコーダ４１３ａによって選択される。また、タイル４１１において、偶数行のワード線アドレスが設定されたときには、ワード線ＷＬは、ワード線デコーダ４１３ｂによって選択される。
【0039】
ビット線デコーダ４１４ａは、当該ビット線デコーダ４１４ａが属するタイル４１１内に配置された複数のビット線ＢＬの中から１本を選択するとともに、選択した１本のビット線ＢＬとグローバルビット線ＧＢＬとの接続を行う。ビット線デコーダ４１４ｂは、当該ビット線デコーダ４１４ｂが属するタイル４１１内と、当該ビット線デコーダ４１４ｂが属するタイル４１１に隣接するタイル４１１内とにまたがって配置された複数のビット線ＢＬの中から１本を選択するとともに、選択した１本のビット線ＢＬとグローバルビット線ＧＢＬとの接続を行う。
【0040】
ビット線デコーダ４１４ａによってグローバルビット線ＧＢＬと接続され得る各ビット線ＢＬは、例えば、メモリセルアレイＭＣＡにおける偶数列に配置される。一方、ビット線デコーダ４１４ｂによってグローバルビット線ＧＢＬと接続され得る各ビット線ＢＬは、例えば、メモリセルアレイＭＣＡにおける奇数列に配置される。従って、タイル４１１において、奇数列のビット線アドレスが設定されたときには、ビット線ＢＬは、ビット線デコーダ４１４ａによって選択される。また、タイル４１１において、偶数列のビット線アドレスが設定されたときには、ビット線ＢＬは、ビット線デコーダ４１４ｂによって選択される。
【0041】
図９、図１０、図１１、図１２は、各バンク４００－ｋにおける４つのタイル４１１におけるメモリセルＭＣの選択方法の一例を表したものである。図１３は、図９～図１２において用いられるデコーダの組み合わせを表したものである。図９～図１２において、左上のタイル４１１を４１１＿０と表現し、右上のタイル４１１を４１１＿１と表現し、左下のタイル４１１を４１１＿２と表現し、右下のタイル４１１を４１１＿３と表現する。図９～図１３には、右下のタイル４１１＿３に属するビット線デコーダ４１４（４１４＿３）が用いられるデコーダの組み合わせが示されている。
【0042】
マイクロコントローラ４１２から右上のタイル４１１＿０に対して、後段（下半分）に属する偶数行のワード線アドレスと、奇数列のビット線アドレスが設定されたとする。このとき、タイル４１１＿０では、タイル４１１＿０のワード線デコーダ４１３（４１３＿０）とビット線デコーダ４１４（４１４＿０）とを用いて、マイクロコントローラ４１２が指定するメモリセルＭＣを選択することができない。そこで、例えば、図９に示したように、タイル４１１＿０のワード線デコーダ４１３ｂ（４１３＿０）と、タイル４１１＿０の右下隣りのタイル４１１＿１のビット線デコーダ４１４ｂ（４１４＿３）とを用いて、タイル４１１＿０のメモリセルＭＣとして、タイル４１１＿１のメモリセルＭＣが選択される。このとき、マイクロコントローラ４１２が指定するメモリセルＭＣが属するタイル４１１と、選択されたメモリセルＭＣが物理的に位置するタイル４１１とは互いに異なっている。しかし、マイクロコントローラ４１２にとっては、マイクロコントローラ４１２が指定するメモリセルＭＣが属するタイル４１１と、実際に選択されたメモリセルＭＣが属するタイル４１１とは常に一致しているとする。
【0043】
マイクロコントローラ４１２から右上のタイル４１１＿１に対して、後段（下半分）に属する奇数行のワード線アドレスと、奇数列のビット線アドレスが設定されたとする。このとき、タイル４１１＿１では、タイル４１１＿１のワード線デコーダ４１３（４１３＿１）とビット線デコーダ４１４（４１４＿１）とを用いて、マイクロコントローラ４１２が指定するメモリセルＭＣを選択することができない。そこで、例えば、図１０に示したように、タイル４１１＿１のワード線デコーダ４１３ａ（４１３＿１）と、タイル４１１＿３のビット線デコーダ４１４ｂ（４１４＿３）とを用いて、タイル４１１＿１のメモリセルＭＣとして、タイル４１１＿１のメモリセルＭＣが選択される。このとき、マイクロコントローラ４１２が指定するメモリセルＭＣが属するタイル４１１と、選択に使用するビット線デコーダ４１４が属するタイル４１１とは互いに異なっている。しかし、マイクロコントローラ４１２にとっては、マイクロコントローラ４１２が指定するメモリセルＭＣが属するタイル４１１と、実際に選択されたメモリセルＭＣが属するタイル４１１とは常に一致しているとする。
【0044】
マイクロコントローラ４１２から左下のタイル４１１＿２に対して、上段（上半分）の偶数行のワード線アドレスと、左段（左半分）の奇数列のビット線アドレスが設定されたとする。このとき、タイル４１１＿２では、タイル４１１＿２のワード線デコーダ４１３（４１３＿２）とビット線デコーダ４１４（４１４＿２）とを用いて、マイクロコントローラ４１２が指定するメモリセルＭＣを選択することができない。そこで、例えば、図１１に示したように、タイル４１１＿２のワード線デコーダ４１３ｂ（４１３＿２）と、タイル４１１＿２の右隣りのタイル４１１＿３のビット線デコーダ４１４ｂ（４１４＿３）とを用いて、タイル４１１＿２のメモリセルＭＣとして、タイル４１１＿３のメモリセルＭＣが選択される。このとき、マイクロコントローラ４１２が指定するメモリセルＭＣが属するタイル４１１と、選択されたメモリセルＭＣが物理的に位置するタイル４１１とは互いに異なっている。しかし、マイクロコントローラ４１２にとっては、マイクロコントローラ４１２が指定するメモリセルＭＣが属するタイル４１１と、実際に選択されたメモリセルＭＣが属するタイル４１１とは常に一致しているとする。
【0045】
マイクロコントローラ４１２から右下のタイル４１１＿３に対して、偶数行のワード線アドレスと、偶数列のビット線アドレスが設定されたとする。このとき、タイル４１１＿３では、タイル４１１＿３のワード線デコーダ４１３（４１３＿３）とビット線デコーダ４１４（４１４＿３）とを用いて、タイル４１１＿３内のメモリセルＭＣを選択することができる。そこで、例えば、図１２に示したように、タイル４１１＿３のビット線デコーダ４１４ａ（４１４＿３）と、タイル４１１＿３のワード線デコーダ４１３ｂ（４１３＿３）とを用いて、選択されたタイル４１１＿３のメモリセルＭＣが選択される。このとき、マイクロコントローラ４１２が指定するメモリセルＭＣが属するタイル４１１と、選択されたメモリセルＭＣが物理的に位置するタイル４１１とが互いに一致している。
【0046】
図１４は、各タイル４１１のデコーダの構成例と、各タイル４１１の接続例とを表したものである。各タイル４１１は、マイクロコントローラ４１２からアドレス情報（ワード線アドレス情報、ビット線アドレス情報）を取得するアドレスデコーダ４１８を有する。
【0047】
各タイル４１１において、アドレスデコーダ４１８は、ラッチ４１６から読み出したセット・リセットの選択情報に基づいて、ワード線ＷＬを選択し、選択したワード線ＷＬとグローバルワード線ＧＷＬとの接続を行う。セット・リセットの選択情報は、例えば、セットラッチの値およびリセットラッチの値である。各タイル４１１において、アドレスデコーダ４１８は、さらに、ラッチ４１６から読み出したセット・リセットの選択情報と、ラッチ４１６から読み出した読み出しデータとに基づいて、選択したワード線ＷＬのバイアス条件を決定（設定）する。読み出しデータは、例えば、センスラッチの値である。
【0048】
タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、タイル４１１（４１１＿３）のアドレスデコーダ４１８と、左隣り、左上隣りおよび上隣りのタイル４１１（４１１＿０，４１１＿１，４１１＿２）のアドレスデコーダ４１８とから、アドレス情報を取得する。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、取得した４つのアドレス情報に基づいて、ビット線ＢＬを選択する。ＢＬデコーダ４１４は、選択したビット線ＢＬとグローバルビット線ＧＢＬとの接続を行う。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、さらに、タイル４１１（４１１＿３）のアドレスデコーダ４１８と、左隣り、左上隣りおよび上隣りのタイル４１１（４１１＿０，４１１＿１，４１１＿２）のアドレスデコーダ４１８とから、選択したワード線ＷＬのバイアス条件を取得する。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、取得した４つの条件（ワード線ＷＬのバイアス条件）に基づいて、選択したビット線ＢＬのバイアス条件を決定（設定）する。このように、ＢＬデコーダ４１４およびアドレスデコーダ４１８は、タイル４１１ごとに、ワード線ＷＬおよびＢＬデコーダ４１４のバイアス条件を決定（設定）することができる。
【0049】
図１５、図１６は、各バンク４００－ｋにおける４つのタイル４１１における書き込み（セット,リセット）動作の一例を表したものである。図１５、図１６には、４つのタイル４１１において、セット動作とリセット動作とが同時に行われている様子が例示されている。具体的には、図１５、図１６には、セット動作を行う２つのタイル４１１（４１１＿１，４１１＿２）と、リセット動作を行う２つのタイル４１１（４１１＿０，４１１＿３）とが例示されている。図１５、図１６には、セット動作を行う際のワード線ＷＬのバイアス条件として電圧Ｖｗ１が例示され、セット動作を行う際のビット線ＢＬのバイアス条件として電圧Ｖｗ２が例示されている。また、図１５、図１６には、リセット動作を行う際のワード線ＷＬのバイアス条件として電圧Ｖｅ１が例示され、リセット動作を行う際のビット線ＢＬのバイアス条件として電圧Ｖｅ２が例示されている。
【0050】
例えば、図１５に示したように、各タイル４１１において、自身のタイルに属するワード線デコーダ４１３およびビット線デコーダ４１４が、自身のタイルに属するメモリセルＭＣに対してセット動作またはリセット動作を行う。このときは、メモリコントローラ３００が指定するメモリセルＭＣが属するタイル４１１と、実際に選択されたメモリセルＭＣが属するタイル４１１とが互いに一致している。
【0051】
また、例えば、図１６に示したように、各タイル４１１において、隣接するタイルに属するワード線デコーダ４１３およびビット線デコーダ４１４が、隣接するタイルに属するメモリセルＭＣに対してセット動作またはリセット動作を行う。このときは、メモリコントローラ３００が指定するメモリセルＭＣが属するタイル４１１と、実際に選択されたメモリセルＭＣが属するタイル４１１とが互いに異なっている。また、例えば、図１６に示したように、各タイル４１１において、自身のタイルに属するメモリセルＭＣに対してセット動作またはリセット動作を行うために、隣接するタイルに属するビット線デコーダ４１４を用いることがある。
【0052】
ところで、図１５、図１６において、セット動作を行うタイル４１１＿１において選択されるビット線ＢＬのアドレスと、リセット動作を行うタイル４１１＿３において選択されるビット線ＢＬのアドレスとが互いに等しくなっている。また、図１５、図１６において、リセット動作を行うタイル４１１＿０において選択されるビット線ＢＬのアドレスと、セット動作を行うタイル４１１＿２において選択されるビット線ＢＬのアドレスとが互いに等しくなっている。
【0053】
また、図１５、図１６において、セット動作を行うタイル４１１＿１において選択されるワード線ＷＬのアドレスと、リセット動作を行うタイル４１１＿０において選択されるワード線ＷＬのアドレスとが互いに等しくなっている。また、図１５、図１６において、リセット動作を行うタイル４１１＿３において選択されるワード線ＷＬのアドレスと、セット動作を行うタイル４１１＿２において選択されるワード線ＷＬのアドレスとが互いに等しくなっている。
【0054】
図１７は、図１４に示した各タイル４１１の内部構成の一変形例を表したものである。各タイル４１１は、ＢＬデコーダ４１４およびアドレスデコーダ４１８の他に、更に、バイアス情報が格納されるレジスタ４１９を有していてもよい。この場合、レジスタ４１９には、バイアス情報として、自身のタイル４１１におけるバイアス条件（ワード線ＷＬのバイアス条件およびビット線ＢＬのバイアス条件）が格納される。
【0055】
各タイル４１１において、アドレスデコーダ４１８は、ラッチ４１６から読み出したセット・リセットの選択情報に基づいて、ワード線ＷＬを選択する。各タイル４１１において、アドレスデコーダ４１８は、さらに、ラッチ４１６から読み出したセット・リセットの選択情報と、ラッチ４１６から読み出した読み出しデータとに基づいて、選択したワード線ＷＬのバイアス条件を決定（設定）する。各タイル４１１において、アドレスデコーダ４１８は、決定（設定）したワード線ＷＬのバイアス条件をレジスタ４１９に格納する。
【0056】
タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、タイル４１１（４１１＿３）のアドレスデコーダ４１８と、左隣り、左上隣りおよび上隣りのタイル４１１（４１１＿０，４１１＿１，４１１＿２）のアドレスデコーダ４１８とから、アドレス情報を取得する。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、取得した４つのアドレス情報に基づいて、ビット線ＢＬを選択する。
【0057】
ＢＬデコーダ４１４は、選択したビット線ＢＬとグローバルビット線ＧＢＬとの接続を行う。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、さらに、タイル４１１（４１１＿３）のレジスタ４１９と、左隣り、左上隣りおよび上隣りのタイル４１１（４１１＿０，４１１＿１，４１１＿２）のレジスタ４１９とから、選択したワード線ＷＬのバイアス条件を取得する。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、取得した４つの条件（ワード線ＷＬのバイアス条件）に基づいて、選択したビット線ＢＬのバイアス条件を決定（設定）する。ＢＬデコーダ４１４は、決定（設定）したビット線ＢＬのバイアス条件をレジスタ４１９に格納する。このように、ＢＬデコーダ４１４およびアドレスデコーダ４１８は、タイル４１１ごとに、ワード線ＷＬおよびＢＬデコーダ４１４のバイアス条件を決定（設定）することができる。
【0058】
図１８は、書き込み（セット,リセット）動作の従来例と実施例を表したものである。まず、メモリコントローラ３００は、書き込みコマンド、論理アドレスおよび書き込みデータを受け取ると、その論理アドレスを物理アドレスに変換した後、書き込みコマンドおよび物理アドレス（バンクアドレス、バンク内アドレス）を、コマンドアドレスバスを介してＩｎｔｅｒｆａｃｅ回路４３０に送信する。このとき、メモリコントローラ３００は、書き込みデータを、データバスを介してＩｎｔｅｒｆａｃｅ回路４３０に送信する。
【0059】
Ｉｎｔｅｒｆａｃｅ回路４３０は、メモリコントローラ３００から書き込みコマンド、物理アドレスおよび書き込みデータを受信すると、受信したバンクアドレスに対応するバンク４１０－ｋのマイクロコントローラ４１２に、コマンドアドレスバスを介して書き込みコマンドおよびバンク内アドレスを送信する。このとき、Ｉｎｔｅｒｆａｃｅ回路４３０は、受信したバンクアドレスに対応するバンク４１０－ｋの各タイル４１１に、データバスを介して書き込みデータを１ビットずつ送信する。各タイル４１１は、受信した１ビットのデータをライトラッチに保持させる。
【0060】
続いて、各タイル４１１は、読み出し(センス)動作を行うことにより、書き込み対象であるメモリセルＭＣから１ビットのデータを読み出し、センスラッチに取り込む。各タイル４１１は、例えば、指定されたバンク内アドレスを、ワード線アドレスおよびビット線アドレスに変換し、ワード線アドレスおよびビット線アドレスを設定する。
【0061】
各タイル４１１において、アドレスデコーダ４１８は、マイクロコントローラ４１２から取得したアドレス情報と、ラッチ４１６から読み出したセット・リセットの選択情報とに基づいて、ワード線ＷＬを選択する（ステップＳ１１）。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、タイル４１１（４１１＿３）のアドレスデコーダ４１８と、左隣り、左上隣りおよび上隣りのタイル４１１（４１１＿０，４１１＿１，４１１＿２）のアドレスデコーダ４１８とから、アドレス情報を取得する。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、取得した４つのアドレス情報に基づいて、ビット線ＢＬを選択する（ステップＳ１１）。
【0062】
マイクロコントローラ４１２は、各タイル４１１に対して、各種制御信号を印可する。これにより、各タイル４１１は、書き込み対象である各メモリセルＭＣに対して、ワード線ＷＬおよびビット線ＢＬを介して読み出し用の電圧を印可する。マイクロコントローラ４１２は、書き込み対象である各メモリセルＭＣからデータを読み出し、センスラッチに取り込む（ステップＳ１２）。
【0063】
次に、タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、タイル４１１（４１１＿３）のアドレスデコーダ４１８と、左隣り、左上隣りおよび上隣りのタイル４１１（４１１＿０，４１１＿１，４１１＿２）のアドレスデコーダ４１８とから、選択したワード線ＷＬのバイアス条件を取得する。タイル４１１（４１１＿３）において、ＢＬデコーダ４１４は、取得した４つの条件（ワード線ＷＬのバイアス条件）に基づいて、選択したビット線ＢＬのバイアス条件を決定（設定）する。このように、ＢＬデコーダ４１４およびアドレスデコーダ４１８は、タイル４１１ごとに、ワード線ＷＬおよびＢＬデコーダ４１４のバイアス条件を決定（設定）する（ステップＳ１７）。
【0064】
マイクロコントローラ４１２は、各タイル４１１に対して、各種制御信号を印可する。これにより、各タイル４１１は、書き込み（セット,リセット）対象であるメモリセルＭＣに対して、ワード線ＷＬおよびビット線ＢＬを介して所定の電圧を印可する（ステップＳ１８，Ｓ１９）。このようにして、セット動作とリセット動作とが同時に行われる。
【0065】
[効果]
次に、本実施の形態に係る情報処理システムの効果について説明する。
次に、本実施の形態に係る情報処理システムの効果について説明する。
【0066】
従来では、同時にアクセスされる全てのメモリセルアレイに対して、同一のバイアス条件が設定される（Ｓ１３，Ｓ１５）。これは、同時にアクセスされる全てのメモリセルアレイには、同一のグローバルビット線が接続されるためである。また、同時にアクセスされる複数のメモリセルアレイにおいて、バイアス条件が互いに異なるセット動作およびリセット動作を選択的に同時に行うことができない。そのため、セット動作およびリセット動作を順番に行う必要がある（Ｓ１４，Ｓ１６）。そのため、レイテンシが長くなる。
【0067】
一方、本実施の形態では、各タイル４１１において、隣接する複数の（３つの）タイル４１１から得られるアドレス情報に基づいて、グローバルビット線ＧＢＬに接続されるビット線ＢＬが選択される。これにより、電源５００に接続されるグローバルビット線ＧＢＬを制限することが可能となるので、例えば、選択切り替え時の充放電電流や電源のリーク電流を削減することが可能となる。また、セット対象のタイル４１１と、リセット対象のタイル４１１とで異なるバイアス条件を選択することが可能となるので、例えば、セット動作とリセット動作を同時に実施することが可能となる。
【0068】
また、本実施の形態では、マイクロコントローラ４１２から得られるセット・リセットの選択情報がラッチ４１６に格納され、ラッチ４１６から得られるセット・リセットの選択情報に基づいて、ワード線ＷＬが選択される。これにより、電源５００に接続されるグローバルワード線ＧＷＬを制限することが可能となるので、例えば、選択切り替え時の充放電電流や電源のリーク電流を削減することが可能となる。また、セット対象のタイル４１１と、リセット対象のタイル４１１とで異なるバイアス条件を選択することが可能となるので、例えば、セット動作とリセット動作を同時に実施することが可能となる。
【0069】
また、本実施の形態では、ラッチ４１６から得られるセット・リセットの選択情報と、メモリセルＭＣ（ラッチ４１６）から得られる読み出しデータ（センスラッチの値）とに基づいて、選択したワード線ＷＬのバイアス条件が設定される。これにより、セット対象のタイル４１１と、リセット対象のタイル４１１とで異なるバイアス条件を選択することが可能となるので、例えば、セット動作とリセット動作を同時に実施することが可能となる。
【0070】
また、本実施の形態では、隣接する複数のタイル４１１から得られる、選択したワード線ＷＬのバイアス条件に基づいて、選択したビット線ＢＬのバイアス条件が設定される。これにより、セット対象のタイル４１１と、リセット対象のタイル４１１とで異なるバイアス条件を選択することが可能となるので、例えば、セット動作とリセット動作を同時に実施することが可能となる。
【0071】
以上、実施の形態を挙げて本技術を説明したが、本開示は上記実施の形態に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
【0072】
また、例えば、本開示は以下のような構成を取ることができる。
（１）
行列状に配置された複数のメモリ部と、
前記複数のメモリ部に対するデータの読み書きを制御する制御部と
を備え、
各前記メモリ部は、
グローバルビット線およびグローバルワード線と、
複数のワード線、複数のビット線ならびに前記ワード線および前記ビット線の交点に１つずつ設けられた複数のメモリセルを含むメモリセルアレイと、
前記グローバルワード線に接続される前記ワード線を選択する第１接続部と、
前記グローバルビット線に接続される前記ビット線を選択する第２接続部と、
前記制御部から得られるアドレス情報が格納される格納部と
を有し、
前記第２接続部は、隣接する複数の前記メモリ部から得られる前記アドレス情報に基づいて、前記ビット線を選択する
メモリセルアレイユニット。
（２）
前記格納部には、前記制御部から得られるセット・リセットの選択情報が格納され、
前記第１接続部は、前記格納部から得られる前記セット・リセットの選択情報に基づいて、前記ワード線を選択する
（１）に記載のメモリセルアレイユニット。
（３）
前記第１接続部は、前記格納部から得られる前記セット・リセットの選択情報と、前記メモリセルから得られた読み出しデータとに基づいて、選択した前記ワード線のバイアス条件を設定する
（１）または（２）に記載のメモリセルアレイユニット。
（４）
前記第２接続部は、隣接する複数の前記メモリ部から得られる、選択した前記ワード線のバイアス条件に基づいて、選択した前記ビット線のバイアス条件を設定する
（１）ないし（３）のいずれか１つに記載のメモリセルアレイユニット。
（５）
各前記メモリ部において、
前記複数のワード線は、当該メモリ部内に配置された複数の第１ワード線と、当該メモリ部内と当該メモリ部に隣接する前記メモリ部内とにまたがって配置された複数の第２ワード線とにより構成され、
前記複数のビット線は、当該メモリ部内に配置された複数の第１ビット線と、当該メモリ部内と当該メモリ部に隣接する前記メモリ部内とにまたがって配置された複数の第２ビット線とにより構成され、
前記第１接続部は、前記グローバルワード線に接続される前記第１ワード線を選択する第３接続部と、前記グローバルワード線に接続される前記第２ワード線を選択する第４接続部とを有し、
前記第２接続部は、前記グローバルビット線に接続される前記第１ビット線を選択する第５接続部と、前記グローバルビット線に接続される前記第２ビット線を選択する第６接続部とを有する
（１）ないし（４）のいずれか１つに記載のメモリセルアレイユニット。
（１）
行列状に配置された複数のメモリ部と、
前記複数のメモリ部に対するデータの読み書きを制御する制御部と
を備え、
各前記メモリ部は、
グローバルビット線およびグローバルワード線と、
複数のワード線、複数のビット線ならびに前記ワード線および前記ビット線の交点に１つずつ設けられた複数のメモリセルを含むメモリセルアレイと、
前記グローバルワード線に接続される前記ワード線を選択する第１接続部と、
前記グローバルビット線に接続される前記ビット線を選択する第２接続部と、
前記制御部から得られるアドレス情報が格納される格納部と
を有し、
前記第２接続部は、隣接する複数の前記メモリ部から得られる前記アドレス情報に基づいて、前記ビット線を選択する
メモリセルアレイユニット。
（２）
前記格納部には、前記制御部から得られるセット・リセットの選択情報が格納され、
前記第１接続部は、前記格納部から得られる前記セット・リセットの選択情報に基づいて、前記ワード線を選択する
（１）に記載のメモリセルアレイユニット。
（３）
前記第１接続部は、前記格納部から得られる前記セット・リセットの選択情報と、前記メモリセルから得られた読み出しデータとに基づいて、選択した前記ワード線のバイアス条件を設定する
（１）または（２）に記載のメモリセルアレイユニット。
（４）
前記第２接続部は、隣接する複数の前記メモリ部から得られる、選択した前記ワード線のバイアス条件に基づいて、選択した前記ビット線のバイアス条件を設定する
（１）ないし（３）のいずれか１つに記載のメモリセルアレイユニット。
（５）
各前記メモリ部において、
前記複数のワード線は、当該メモリ部内に配置された複数の第１ワード線と、当該メモリ部内と当該メモリ部に隣接する前記メモリ部内とにまたがって配置された複数の第２ワード線とにより構成され、
前記複数のビット線は、当該メモリ部内に配置された複数の第１ビット線と、当該メモリ部内と当該メモリ部に隣接する前記メモリ部内とにまたがって配置された複数の第２ビット線とにより構成され、
前記第１接続部は、前記グローバルワード線に接続される前記第１ワード線を選択する第３接続部と、前記グローバルワード線に接続される前記第２ワード線を選択する第４接続部とを有し、
前記第２接続部は、前記グローバルビット線に接続される前記第１ビット線を選択する第５接続部と、前記グローバルビット線に接続される前記第２ビット線を選択する第６接続部とを有する
（１）ないし（４）のいずれか１つに記載のメモリセルアレイユニット。
【0073】
本開示の一側面に係るメモリセルアレイユニットでは、各メモリ部において、隣接する複数のメモリ部から得られるアドレス情報に基づいて、グローバルビット線に接続されるビット線が選択される。これにより、電源に接続されるグローバルビット線を制限することが可能となるので、例えば、選択切り替え時の充放電電流や電源のリーク電流を削減することが可能となる。また、セット対象のメモリ部と、リセット対象のメモリ部とで異なるバイアス条件を選択することが可能となるので、例えば、セット動作とリセット動作を同時に実施することが可能となる。従って、充放電流やリーク電流を低く抑え、かつ、レイテンシを短くすることが可能となる。なお、本開示の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
【符号の説明】
【0074】
１００…ホストコンピュータ、２００…メモリ部、３００…メモリコントローラ、４００…メモリセルアレイユニット、４００－１，４００－２，４００－ｊ，４００－ｍ…ダイ、４１０－１，４１０－２，４１０－ｋ，４１０－ｚ…バンク、４１１，４１１＿０，４１１＿１，４１１＿２，４１１＿３…タイル、４１２…マイクロコントローラ、４１３…ＷＬデコーダ、４１３ａ，４１３ｂ，４１３＿０，４１３＿１，４１３＿２，４１３＿３…ワード線デコーダ、４１４…ＢＬデコーダ、４１４ａ，４１４ｂ，４１４＿０，４１４＿１，４１４＿２，４１４＿３…ビット線デコーダ、４１５…電圧スイッチ、４１６…ラッチ、４１７…センスアンプ、４１８…アドレスデコーダ、４１９…バイアス情報、４２０…Ｐｅｒｉｐｈｅｒｙ回路、４３０…Ｉｎｔｅｒｆａｃｅ回路、５００…電源部、ＢＬ…ビット線、ＢＬＳ…ビット線ソケット、ＧＢＬ…グローバルビット線、ＧＷＬ…グローバルワード線、ＬＷＬ…下部ワード線、ＭＣ…メモリセル、ＭＣＡ，ＭＣＡ１，ＭＣＡ２…メモリセルアレイ、ＳＥ…選択素子、ＵＷＬ…上部ワード線、ＶＲ…抵抗変化素子、ＷＬ…ワード線、ＷＬＳ…ワード線ソケット。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】