特開 2022-188629 電子回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022188629

(43)【公開日】2022-12-21

(54)【発明の名称】電子回路

(51)【国際特許分類】

   H03L 7/08 20060101AFI20221214BHJP

   H03L 7/081 20060101ALI20221214BHJP

   H03L 7/093 20060101ALI20221214BHJP

【ＦＩ】

H03L7/08 210

H03L7/081

H03L7/093

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2021096820

(22)【出願日】2021-06-09

(71)【出願人】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】100126240

【弁理士】

【氏名又は名称】阿部 琢磨

(74)【代理人】

【識別番号】100124442

【弁理士】

【氏名又は名称】黒岩 創吾

(72)【発明者】

【氏名】相川 伊織

【テーマコード（参考）】

5J106

【Ｆターム（参考）】

5J106AA04

5J106CC01

5J106CC24

5J106CC42

5J106CC52

5J106DD02

5J106DD13

5J106DD24

5J106DD32

5J106DD36

5J106FF06

5J106FF09

5J106GG06

5J106HH02

5J106KK25

5J106KK38

(57)【要約】

【課題】 ＰＬＬ回路の熱雑音と参照クロック成分の固定ジッタの両方を抑制しつつ、ＰＬＬ回路の低面積化を図ること。
【解決手段】 電子回路は、参照クロックに基づいて基準クロックおよび可変クロックを生成する可変遅延器と、前記基準クロック、前記可変クロックおよび分周クロックに基づいて第１のＵＰ信号、第２のＵＰ信号およびＤＯＷＮ信号を生成する位相比較器と、前記第１のＵＰ信号および前記ＤＯＷＮ信号に基づいて積分電流を出力する積分パスと、前記第２のＵＰ信号および前記ＤＯＷＮ信号に基づいて比例電流を出力する比例パスと、前記比例電流と前記積分電流の和である制御電流に応じた周波数の出力信号を出力する発振器と、前記出力信号を分周することで前記分周クロックを出力する分周器とを有する。
【選択図】 図１

【特許請求の範囲】

【請求項1】

参照クロックに基づいて基準クロックおよび可変クロックを生成する可変遅延器と、
前記基準クロック、前記可変クロックおよび分周クロックに基づいて第１のＵＰ信号、第２のＵＰ信号およびＤＯＷＮ信号を生成する位相比較器と、
前記第１のＵＰ信号および前記ＤＯＷＮ信号に基づいて積分電流を出力する積分パスと、
前記第２のＵＰ信号および前記ＤＯＷＮ信号に基づいて比例電流を出力する比例パスと、
前記比例電流と前記積分電流の和である制御電流に応じた周波数の出力信号を出力する発振器と、
前記出力信号を分周することで前記分周クロックを出力する分周器と
を有することを特徴とする電子回路。

【請求項2】

前記積分パスは、
前記第１のＵＰ信号および前記ＤＯＷＮ信号に基づいて第１のパルス電流を出力する第１のチャージポンプ回路と、
前記第１のパルス電流を容量に入力することにより積分電圧を生成する積分部と、
前記積分電圧に基づいて前記積分電流を出力する変換部と
を有することを特徴とする請求項１に記載の電子回路。

【請求項3】

前記比例パスは、
前記第２のＵＰ信号および前記ＤＯＷＮ信号に基づいて第２のパルス電流を出力する第２のチャージポンプ回路と、
前記第２のパルス電流から所定の周波数帯域のみを通過させた電流である前記比例電流を出力するフィルタ回路と
を有することを特徴とする請求項１または２に記載の電子回路。

【請求項4】

制御部から送信されたモード変更信号に基づいて前記第２のパルス電流のオフセット量またはパルス量のいずれかを選択して検出することにより検出電圧を生成する検出部と、
前記検出電圧をアナログ量からデジタル量に変換して検出情報として出力するＡＤＣと、
前記検出情報に基づいて決定された制御信号を出力する前記制御部と
をさらに有することを特徴とする請求項３に記載の電子回路。

【請求項5】

前記制御部は、
前記モード変更信号を変更することにより前記検出部が前記オフセット量を検出するように制御し、
前記オフセット量を示す前記検出情報をオフセット量情報として保存し、
前記モード変更信号を変更することにより前記検出部が前記パルス量を検出するように制御し、
前記パルス量を示す前記検出情報をパルス量情報として保存し、
前記オフセット量情報と前記パルス量情報を比較し、
前記オフセット量情報と前記パルス量情報の差分が小さくなるように前記制御信号を決定する
ことを特徴とする請求項４に記載の電子回路。

【請求項6】

前記可変遅延器は、
前記参照クロックを第１の時間遅延させることにより前記基準クロックを生成し、
前記参照クロックを第２の時間遅延させることにより前記可変クロックを生成し、
前記第１の時間を基準として前記制御信号に基づいた時間量を増減させることで前記第２の時間を決定する
ことを特徴とする請求項４または５に記載の電子回路。

【請求項7】

前記位相比較器は、
前記基準クロックが予め決められた極性で遷移したことに応じて前記第１のＵＰ信号を出力し、
前記可変クロックの予め決められた極性で遷移したことに応じて前記第２のＵＰ信号を出力し、
前記分周クロックの予め決められた極性で遷移したことに応じて前記ＤＯＷＮ信号を出力し、
前記第１のＵＰ信号、前記第２のＵＰ信号および前記ＤＯＷＮ信号の全てが出力された場合に、前記第１のＵＰ信号、前記第２のＵＰ信号および前記ＤＯＷＮ信号の出力を停止する
ことを特徴とする請求項１から６のいずれか１項に記載の電子回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、参照クロックに基づいて出力クロックを生成する電子回路に関するものである。

【背景技術】

【0002】

特許文献１には、チャージポンプ回路を含む比例パスと、チャージポンプ回路を含む積分パスとを有し、積分ゲインおよび比例ゲインを独立に設定可能なＰＬＬ（ｐｈａｓｅ－ｌｏｃｋｅｄ ｌｏｏｐ）回路が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－１２６１４６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１に記載のＰＬＬ回路では、ＰＬＬ回路の安定性を満足するように積分ゲインおよび比例ゲインを設定すると、積分パスのチャージポンプ回路と比例パスのチャージポンプ回路とが異なるサイズとなる。その結果、特許文献１に記載のＰＬＬ回路には、積分パスと比例パスに異なるスキューが生じてしまう課題がある。さらに、このスキューによって比例パスの電流チャージタイミングが積分パスの電流チャージタイミングに対して相対的にずれてしまうため、特許文献１に記載のＰＬＬ回路には、参照クロック成分の固定ジッタが増加するという課題もある。

【0005】

その一方で、ＰＬＬ回路が有するラグリード型のループフィルタ回路においては、比例ゲインを決定する抵抗が熱雑音を発生するために、この抵抗の値をロングタームジッタの仕様を考慮して所定の値以下に納めなければならなかった。ここで、ＰＬＬ回路の安定性を保つためには、ループフィルタ回路のカットオフ周波数を所望の値に設定することが求められる。ところが、抵抗の値を小さくする分、容量を大きくする必要があるため、回路面積が増加するという課題がある。このように、ＰＬＬ回路には、熱雑音の抑制と低面積化の両立が困難であるという課題もある。

【0006】

そこで、本発明は、ＰＬＬ回路の熱雑音と参照クロック成分の固定ジッタとを抑制しつつ、ＰＬＬ回路の低面積化を図ることを目的とする。

【課題を解決するための手段】

【0007】

本発明に係る電子回路は、参照クロックに基づいて基準クロックおよび可変クロックを生成する可変遅延器と、前記基準クロック、前記可変クロックおよび分周クロックに基づいて第１のＵＰ信号、第２のＵＰ信号およびＤＯＷＮ信号を生成する位相比較器と、前記第１のＵＰ信号および前記ＤＯＷＮ信号に基づいて積分電流を出力する積分パスと、前記第２のＵＰ信号および前記ＤＯＷＮ信号に基づいて比例電流を出力する比例パスと、前記比例電流と前記積分電流の和である制御電流に応じた周波数の出力信号を出力する電流制御発振器と、前記出力信号を分周することで前記分周クロックを出力する分周器とを有する。

【発明の効果】

【0008】

本発明によれば、ＰＬＬ回路の熱雑音と参照クロック成分の固定ジッタとを抑制しつつ、ＰＬＬ回路の低面積化を図ることができる。

【図面の簡単な説明】

【0009】

【図1】実施形態１における電子回路であるＰＬＬ回路１００の構成を説明するためのブロック図である。

【図2】可変遅延器１０１の構成を説明するためのブロック図である。

【図3】位相比較器１０２の構成を説明するためのブロック図である。

【図4】制御部１１０で行われる制御処理を説明するためのフローチャートである。

【図5】複数のクロック信号のタイミングチャートを示す図である。

【図6】第１のチャージポンプ回路１１１および第２のチャージポンプ回路１１４の入力信号および出力信号のタイミングチャートを示す図である。

【発明を実施するための形態】

【0010】

以下、図面を参照して本発明の実施形態を説明する。ただし、本発明は以下の実施形態に限定されるものではない。

【0011】

［実施形態１］
図１は、実施形態１における電子回路であるＰＬＬ（ｐｈａｓｅ－ｌｏｃｋｅｄ ｌｏｏｐ）回路１００の構成を説明するためのブロック図である。

【0012】

図１に示すように、ＰＬＬ回路１００は、可変遅延器１０１、位相比較器１０２、積分パス１０３、比例パス１０４、加算部１０５、電流制御発振器１０６、分周器１０７、検出部１０８、ＡＤＣ１０９、制御部１１０を有する。

【0013】

ＰＬＬ回路１００は、参照クロックＮ００１を入力することにより、参照クロックＮ００１の周波数を逓倍した周波数の出力クロックＮ０１３を出力する。さらに、ＰＬＬ回路１００は、分周比設定情報を入力することにより、分周器１０７の分周比を設定することが可能である。出力クロックＮ０１３の周波数は分周比設定情報に応じて決定される。

【0014】

可変遅延器１０１は、入力された参照クロックＮ００１に基づいて基準クロックＮ００２と可変クロックＮ００３とを生成して出力する。詳細は後述する。

【0015】

位相比較器１０２は、入力された基準クロックＮ００２、可変クロックＮ００３および分周クロックＮ０１４に基づいて第１のＵＰ信号Ｎ００４、第２のＵＰ信号Ｎ００５およびＤＯＷＮ信号Ｎ００６を生成して出力する。詳細については後述する。

【0016】

積分パス１０３は、第１のチャージポンプ回路１１１と、積分部１１２と、電圧電流変換部１１３とを有する。さらに、積分パス１０３は、入力された第１のＵＰ信号Ｎ００４およびＤＯＷＮ信号Ｎ００６に基づいて積分電流Ｎ０１０を生成して出力する。

【0017】

第１のチャージポンプ回路１１１は、入力された第１のＵＰ信号Ｎ００４とＤＯＷＮ信号Ｎ００６に基づいて第１のパルス電流Ｎ００７を出力する。第１のチャージポンプ回路１１１は、第１のＵＰ信号Ｎ００４が入力されている期間は第１のパルス電流Ｎ００７を正極性のパルス電流として出力する。さらに、第１のチャージポンプ回路１１１は、ＤＯＷＮ信号Ｎ００６が入力されている期間は第１のパルス電流Ｎ００７を負極性のパルス電流として出力する。第１のチャージポンプ回路１１１が出力する第１のパルス電流Ｎ００７の大きさは、積分ゲイン設定情報に基づいて決定される。

【0018】

積分部１１２は、容量回路である。入力された第１のパルス電流Ｎ００７を積分することで積分電圧Ｎ００８を生成する。

【0019】

電圧電流変換部１１３は、入力された積分電圧Ｎ００８を積分電流Ｎ０１０に変換して出力する変換回路である。例えばソースフォロア回路などである。

【0020】

比例パス１０４は、第２のチャージポンプ回路１１４と、フィルタ回路１１５とを有する。さらに、比例パス１０４は、入力された第２のＵＰ信号Ｎ００５およびＤＯＷＮ信号Ｎ００６に基づいて第２のパルス電流Ｎ００９を生成して出力する。

【0021】

第２のチャージポンプ回路１１４は、入力された第２のＵＰ信号Ｎ００５とＤＯＷＮ信号Ｎ００６に基づいて第２のパルス電流Ｎ００９を出力する。第２のチャージポンプ回路１１４は、第２のＵＰ信号Ｎ００５が入力されている期間は第２のパルス電流Ｎ００９を正極性のパルス電流として出力する。さらに、第２のチャージポンプ回路１１４は、ＤＯＷＮ信号Ｎ００６が入力されている期間は第２のパルス電流Ｎ００９を負極性のパルス電流として出力する。第２のチャージポンプ回路１１４が出力する第２のパルス電流Ｎ００９の大きさは、比例ゲイン設定情報に基づいて決定される。

【0022】

フィルタ回路１１５は、第２のパルス電流Ｎ００９から所定の周波数帯域のみを通過させた電流である比例電流Ｎ０１１を出力する。

【0023】

加算部１０５は、積分電流Ｎ０１０と比例電流Ｎ０１１とを加算するための接続ノードである。加算後の電流を制御電流Ｎ０１２とする。

【0024】

電流制御発振器１０６は、制御電流Ｎ０１２に応じた周波数のクロックを生成して、出力クロックＮ０１３として出力する発振器である。電流制御発振器１０６は、例えば、リングオシレータ、ＬＣオシレータ等を有する。

【0025】

分周器１０７は、分周比設定情報に応じて決定された分周比に従い、出力クロックＮ０１３を分周して分周クロックＮ０１４を出力する。

【0026】

検出部１０８は、制御部１１０から送信されたモード変更信号Ｎ０１８に基づいて第２のパルス電流Ｎ００９のオフセット量またはパルス量のいずれかを選択して検出することにより検出電圧Ｎ０１５を生成する。

【0027】

ＡＤＣ１０９は、検出電圧Ｎ０１５をアナログ量からデジタル量に変換して検出情報Ｎ０１６として出力する。

【0028】

制御部１１０は、検出情報Ｎ０１６に基づいて決定された制御信号Ｎ０１７を出力する。制御信号Ｎ０１７を決定するための処理については後述する。

【0029】

次に、図２を参照して、可変遅延器１０１の構成を説明する。

【0030】

可変遅延器１０１は、５つのバッファ１１６－ａ～１１６－ｅと、５つの容量１１７－ａ～１１７－ｅと、３つのスイッチ１１８－ａ～１１８－ｃとを有する。

【0031】

バッファ１１６－ａは、参照クロックＮ００１を増幅し、バッファ１１６－ｂとバッファ１１６－ｄに出力を送信する。

【0032】

バッファ１１６－ｂは、バッファ１１６－ａの出力を増幅する。バッファ１１６－ｂの出力には容量１１７－ａを接続し、バッファ１１６－ｂの出力のスルーレートを下げる。容量１１７－ａのサイズは、容量１１７－ｅの４倍である。

【0033】

バッファ１１６－ｃは、バッファ１１６－ｂの出力を増幅し、基準クロックＮ００２を出力する。この場合の参照クロックＮ００１に対する基準クロックＮ００２の遅延時間を第１の時間とする。

【0034】

バッファ１１６－ｄは、バッファ１１６－ａの出力を増幅する。バッファ１１６－ｄの出力には容量１１７－ｂ～１１７－ｅを接続し、バッファ１１６－ｄの出力のスルーレートを下げる。容量１１７－ｂのサイズは、容量１１７－ｅの４倍である。容量１１７－ｃのサイズは、容量１１７－ｅの２倍である。容量１１７－ｄのサイズは、容量１１７－ｅと同じである。

【0035】

容量１１７－ｂ、１１７－ｃおよび１１７－ｄに接続されるスイッチ１１８－ａ、１１８－ｂおよびスイッチ１１８－ｃは、制御信号Ｎ０１７により開閉される。

【0036】

バッファ１１６－ｅは、バッファ１１６－ｄの出力を増幅し、可変クロックＮ００３を出力する。この場合の参照クロックＮ００１に対する可変クロックＮ００３の遅延時間を第２の時間とする。

【0037】

このように構成することで、可変遅延器１０１は、参照クロックＮ００１を第１の時間遅延させることにより基準クロックＮ００２を生成することができる。さらに、可変遅延器１０１は、第１の時間を基準として制御信号Ｎ０１７に基づいた時間量を増減させることで第２の時間を決定し、参照クロックＮ００１を第２の時間遅延させることにより可変クロックＮ００３を生成することができる。

【0038】

次に、図３を参照して、位相比較器１０２の構成を説明する。

【0039】

位相比較器１０２は、バッファ１１６－ｆと、ＮＡＮＤ回路１１９と、３つのフリップフロップ１２０－ａ～１２０－ｃと、ハイレベル出力回路１２１とを有する。

【0040】

フリップフロップ１２０－ａは、基準クロックＮ００２が立ち上がり方向に遷移したことに応じて、第１のＵＰ信号Ｎ００４をハイレベルの電圧として出力する。

【0041】

フリップフロップ１２０－ｂは、可変クロックＮ００３が立ち上がり方向に遷移したことに応じて、第２のＵＰ信号Ｎ００５をハイレベルの電圧として出力する。

【0042】

フリップフロップ１２０－ｃは、分周クロックＮ０１４が立ち上がり方向に遷移したことに応じて、ＤＯＷＮ信号Ｎ００６をハイレベルの電圧として出力する。

【0043】

ＮＡＮＤ回路１１９は、第１のＵＰ信号Ｎ００４、第２のＵＰ信号Ｎ００５、ＤＯＷＮ信号Ｎ００６の全てがハイレベルの電圧として出力された場合にローレベルの電圧を出力する。

【0044】

バッファ１１６－ｆは、ＮＡＮＤ回路１１９の出力を増幅して出力する。

【0045】

フリップフロップ１２０－ａ～１２０－ｃは、バッファ１１６－ｆの出力がローレベルの電圧になった場合に第１のＵＰ信号Ｎ００４、第２のＵＰ信号Ｎ００５、ＤＯＷＮ信号Ｎ００６をローレベルの電圧として出力する。

【0046】

ハイレベル出力回路１２１は、ハイレベルの電圧を固定で出力する。

【0047】

このように構成することで、位相比較器１０２は、基準クロックＮ００２が予め決められた極性で遷移したことに応じて第１のＵＰ信号Ｎ００４を出力することができる。位相比較器１０２は、可変クロックＮ００３が予め決められた極性で遷移したことに応じて第２のＵＰ信号Ｎ００５を出力することができる。位相比較器１０２は、分周クロックＮ０１４が予め決められた極性で遷移したことに応じてＤＯＷＮ信号Ｎ００６を出力することもできる。さらに、位相比較器１０２は、第１のＵＰ信号Ｎ００４、第２のＵＰ信号Ｎ００５、ＤＯＷＮ信号Ｎ００６の全てが出力された場合に、第１のＵＰ信号Ｎ００４、第２のＵＰ信号Ｎ００５、ＤＯＷＮ信号Ｎ００６の出力を停止することもできる。

【0048】

次に、図４のフローチャートを参照して、制御部１１０で行われる制御処理を説明する。図４に図示する制御処理は、制御部１１０内のコンピュータがメモリに記憶されたプログラムを実行することによって行われる。

【0049】

ステップＳ１において、制御部１１０は、モード変更信号Ｎ０１８を第２のパルス電流Ｎ００９のオフセット量を検出するように変更する。ステップＳ１の処理により、制御部１１０は、検出部１０８が図６に示すＴ３のタイミングで第２のパルス電流Ｎ００９のオフセット量を検出するように検出部１０８の状態を変更する。その後、制御部１１０はステップＳ１からステップＳ２に進む。

【0050】

ステップＳ２において、制御部１１０は、検出情報Ｎ０１６を取得する。その後、制御部１１０はステップＳ２からステップＳ３に進む。

【0051】

ステップＳ３において、制御部１１０は、ステップＳ２で取得した検出情報Ｎ０１６をオフセット量情報として保存する。その後、制御部１１０はステップＳ３からステップＳ４に進む。

【0052】

ステップＳ４において、制御部１１０は、モード変更信号Ｎ０１８を第２のパルス電流Ｎ００９のパルス量を検出するように変更する。ステップＳ４の処理により、制御部１１０は、検出部１０８が図６に示すＴ４のタイミングで第２のパルス電流Ｎ００９のパルス量を検出するように検出部１０８の状態を変更する。その後、制御部１１０はステップＳ４からステップＳ５に進む。

【0053】

ステップＳ５において、制御部１１０は、繰り返し処理を行う。制御部１１０は、繰り返し処理毎に、整数ｉ（初期値は０）に１を加算する。ｉが８を下回る場合は繰り返し処理を行い、ｉが８以上である場合は繰り返し処理を抜ける。その後、制御部１１０はステップＳ５からステップＳ６に進む。

【0054】

ステップＳ６において、制御部１１０は、制御信号Ｎ０１７をｉの値に設定する。ステップＳ６の処理により、可変遅延器１０１におけるスイッチ１１８が開閉され、対応する容量１１７が有効となり、第２の時間が変更される。その後、制御部１１０はステップＳ６からステップＳ７に進む。

【0055】

ステップＳ７において、制御部１１０は、検出情報Ｎ０１６を取得する。その後、制御部１１０はステップＳ７からステップＳ８に進む。

【0056】

ステップＳ８において、制御部１１０は、ステップＳ７で取得した検出情報Ｎ０１６をｉ番目のパルス量情報として保存する。その後、制御部１１０はステップＳ８からステップＳ９に進む。

【0057】

ステップＳ９において、制御部１１０は、オフセット量情報とｉ番目のパルス量情報の差分をｉ番目の差分情報として保存する。その後、制御部１１０はステップＳ９からステップＳ１０に進む。

【0058】

ステップＳ１０において、制御部１１０は、ｉの値が０よりも大きいかを判定する。制御部１１０がｉの値が０よりも大きいと判定した場合、制御部１１０はステップＳ１０からステップＳ１１に進む。制御部１１０がｉの値が０よりも大きくないと判定した場合、制御部１１０はステップＳ１０からステップＳ１４に進む。

【0059】

ステップＳ１１において、制御部１１０は、ｉ番目の差分情報が示す値がｉ－１番目の差分情報が示す値よりも大きいかを判定する。制御部１１０がｉ番目の差分情報が示す値がｉ－１番目の差分情報の示す値よりも大きいと判定した場合、制御部１１０はステップＳ１１からステップＳ１２に進む。制御部１１０がｉ番目の差分情報が示す値がｉ－１番目の差分情報が示す値よりも大きくないと判定した場合、制御部１１０はステップＳ１１からステップＳ１３に進む。

【0060】

ステップＳ１２において、制御部１１０は、ｊの値をｉに設定する。その後、制御部１１０はステップＳ１２からステップＳ１５に進む。

【0061】

ステップＳ１３において、制御部１１０は、ｊの値をｉ－１に設定する。その後、制御部１１０はステップＳ１３からステップＳ１５に進む。

【0062】

ステップＳ１４において、制御部１１０は、ｊの値を０に設定する。その後、制御部１１０はステップＳ１４からステップＳ１５に進む。

【0063】

ステップＳ１５において、制御部１１０は、ステップＳ５で開始した繰り返し処理を終了する。その後、制御部１１０はステップＳ１５からステップＳ１６に進む。

【0064】

ステップＳ１６において、制御部１１０は、制御信号Ｎ０１７の値をｊに設定する。その後、制御部１１０は制御処理を終了する。

【0065】

なお、制御部１１０で行われる上述の制御処理は、ＰＬＬ回路１００の起動時に少なくとも一回行われる。また、ＰＬＬ回路１００の温度変化等により特性の変化があった場合にも、必要に応じて任意のタイミングで再度行われる。

【0066】

このように制御することで、制御部１１０は、モード変更信号Ｎ０１８を変更することにより検出部１０８がオフセット量を検出するように制御し、オフセット量を示す検出情報Ｎ０１６をオフセット量情報として保存することができる。制御部１１０は、モード変更信号Ｎ０１８を変更することにより検出部１０８がパルス量を検出するように制御し、パルス量を示す検出情報Ｎ０１６をパルス量情報として保存することもできる。さらに、制御部１１０は、オフセット量情報とパルス量情報を比較し、オフセット量情報とパルス量情報の差分が小さくなるように制御信号Ｎ０１７を決定することもできる。

【0067】

次に、図５を参照して、複数のクロック信号のタイミングチャートを説明する。

【0068】

図５に示すＷ００１は、参照クロックＮ００１のタイミングチャートである。図５に示すＷ００２は、基準クロックＮ００２のタイミングチャートである。Ｗ００２は、Ｗ００１に対して、第１の時間Ｔ１分遅延している。

【0069】

図５に示すＷ００３－０は、制御信号Ｎ０１７が０の場合の可変クロックＮ００３のタイミングチャートである。Ｗ００３－０は、Ｗ００１に対して、制御信号Ｎ０１７の値が０の場合の第２の時間Ｔ２（０）分遅延している。

【0070】

図５に示すＷ００３－１～Ｗ００３－７は、制御信号Ｎ０１７が１から７まで変化した場合の可変クロックＮ００３のタイミングチャートである。Ｗ００３－１～Ｗ００３－７は、Ｗ００１に対して、制御信号Ｎ０１７の値がｉの場合の第２の時間Ｔ２（ｉ）分遅延している。

【0071】

図５に示すＷ０１４は、分周クロックＮ０１４のタイミングチャートである。

【0072】

次に、図６を参照して、第１のチャージポンプ回路１１１および第２のチャージポンプ回路１１４の入力信号および出力信号のタイミングチャートを説明する。

【0073】

図６に示すＷ００４－（ａ）、Ｗ００５－（ａ）、Ｗ００６－（ａ）、Ｗ００７－（ａ）およびＷ００９－（ａ）は、固定ジッタを低減する前の波形である。図６に示すＷ００４－（ｂ）、Ｗ００５－（ｂ）、Ｗ００６－（ｂ）、Ｗ００７－（ｂ）およびＷ００９－（ｂ）は、固定ジッタを低減した後の波形である。

【0074】

図６に示すＷ００４－（ａ）およびＷ００４－（ｂ）は、第１のＵＰ信号Ｎ００４の波形である。図６に示すＷ００５－（ａ）およびＷ００５－（ｂ）は、第２のＵＰ信号Ｎ００５の波形である。図６に示すＷ００６－（ａ）およびＷ００６－（ｂ）は、ＤＯＷＮ信号Ｎ００６の波形である。

【0075】

図６に示すＷ００７－（ａ）およびＷ００７－（ｂ）は、第１のパルス電流Ｎ００７の波形である。図６に示すＷ００９－（ａ）およびＷ００９－（ｂ）は、第２のパルス電流Ｎ００９の波形である。

【0076】

図６に示すＴ３の期間は、検出部１０８が第２のパルス電流Ｎ００９のオフセット量を検出する期間である。図６に示すＴ４の期間は、検出部１０８が第２のパルス電流Ｎ００９のパルス量を検出する期間である。

【0077】

図６に示すＰ１は、固定ジッタを低減する前のＴ３の期間における第２のパルス電流Ｎ００９である。第２のパルス電流Ｎ００９は、安定したオフセット電流を流している状態のため、Ｔ３の期間において、検出部１０８は第２のパルス電流Ｎ００９のオフセット量を検出可能である。

【0078】

図６に示すＰ２は、固定ジッタを低減する前のＴ４の期間における第２のパルス電流Ｎ００９である。積分パス１０３と比例パス１０４のスキューにより比例パス１０４の電流チャージタイミングが積分パス１０３の電流チャージタイミングに対して相対的にずれるため、Ｔ４の期間において、第２のパルス電流Ｎ００９にはパルス状の電流が発生する。したがって、検出部１０８は、第２のパルス電流Ｎ００９のパルス量を検出可能である。

【0079】

図６に示すＰ３は、固定ジッタを低減した後のＴ４の期間における第２のパルス電流Ｎ００９である。

【0080】

制御部１１０が上述の制御処理を行って可変クロックＮ００３の位相を制御することにより、積分パス１０３と比例パス１０４の間にあったスキューを相殺することができる。ここで、Ｔ４の期間における第２のパルス電流Ｎ００９のパルス量であるＰ３は、Ｐ２に対して小さくなり、固定ジッタの低減が可能となる。

【0081】

なお、ＰＬＬ回路１００の構成は、実施形態１で説明した構成に限定されるものではない。例えば、ＰＬＬ回路１００が有する構成要素は、同様の機能を有する一つまたは複数の構成要素に置き換えることもできる。

【0082】

［実施形態２］
実施形態１において説明された様々な機能、処理および方法の少なくとも一つは、プログラムを用いて実現することができる。以下、実施形態２では、実施形態１において説明された様々な機能、処理および方法の少なくとも一つを実現するためのプログラムを「プログラムＸ」と呼ぶ。さらに、実施形態２では、プログラムＸを実行するためのコンピュータを「コンピュータＹ」と呼ぶ。パーソナルコンピュータ、マイクロコンピュータ、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などは、コンピュータＹの一例である。

【0083】

実施形態１において説明された様々な機能、処理および方法の少なくとも一つは、コンピュータＹがプログラムＸを実行することによって実現することができる。この場合において、プログラムＸは、コンピュータ読み取り可能な記憶媒体を介してコンピュータＹに供給される。実施形態２におけるコンピュータ読み取り可能な記憶媒体は、ハードディスク装置、磁気記憶装置、光記憶装置、光磁気記憶装置、メモリカード、ＲＯＭ、ＲＡＭなどの少なくとも一つを含む。さらに、実施形態２におけるコンピュータ読み取り可能な記憶媒体は、ｎｏｎ－ｔｒａｎｓｉｔｏｒｙ（非一時的）な記憶媒体である。

【符号の説明】

【0084】

１００ ＰＬＬ回路（電子回路）
１０１ 可変遅延器
１０２ 位相比較器
１０３ 積分パス
１０４ 比例パス
１０５ 加算部
１０６ 電流制御発振器
１０７ 分周器
１０８ 検出部
１０９ ＡＤＣ
１１０ 制御部
１１１ 第１のチャージポンプ回路
１１２ 積分部
１１３ 電圧電流変換部
１１４ 第２のチャージポンプ回路
１１５ フィルタ回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】