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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022188641
(43)【公開日】2022-12-21
(54)【発明の名称】表示装置及び表示装置の製造方法
(51)【国際特許分類】
G09F 9/30 20060101AFI20221214BHJP
G09F 9/33 20060101ALI20221214BHJP
H01L 33/62 20100101ALI20221214BHJP
H01L 33/54 20100101ALI20221214BHJP
H01L 33/00 20100101ALI20221214BHJP
【ＦＩ】
G09F9/30 330
G09F9/30 338
G09F9/33
H01L33/62
H01L33/54
H01L33/00 L
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2021096852
(22)【出願日】2021-06-09
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】池田 雅延
【テーマコード（参考）】
5C094
5F142
【Ｆターム（参考）】
5C094AA21
5C094BA03
5C094BA25
5C094CA19
5C094DA13
5C094DB04
5C094EA04
5C094EA07
5C094EA10
5C094FB12
5F142AA31
5F142BA32
5F142CA11
5F142CA13
5F142CB07
5F142CB14
5F142CB23
5F142CD02
5F142CD16
5F142CD17
5F142CD43
5F142CD44
5F142CD49
5F142CG03
5F142DB24
5F142DB54
5F142FA32
5F142FA34
5F142GA02
(57)【要約】
【課題】発光素子とアレイ基板との接続安定性を確保することが可能な表示装置及び表示装置の製造方法を提供する。
【解決手段】表示装置は、アレイ基板と、アレイ基板に設けられた複数の実装電極と、複数の実装電極のそれぞれに設けられた接続用の柱状導体と、アレイ基板に設けられた複数の発光素子と、複数の発光素子のアレイ基板と対向する面に設けられ、発光素子のアノード及びカソードの一方に接続される第１電極と、発光素子のアノード及びカソードの他方に接続される第２電極と、第１電極及び第２電極のそれぞれを覆う接続部材と、を有し、柱状導体は、接続部材よりも硬い材料であり、柱状導体の発光素子側の端部は、接続部材と電気的に接続される。
【選択図】図６
【解決手段】表示装置は、アレイ基板と、アレイ基板に設けられた複数の実装電極と、複数の実装電極のそれぞれに設けられた接続用の柱状導体と、アレイ基板に設けられた複数の発光素子と、複数の発光素子のアレイ基板と対向する面に設けられ、発光素子のアノード及びカソードの一方に接続される第１電極と、発光素子のアノード及びカソードの他方に接続される第２電極と、第１電極及び第２電極のそれぞれを覆う接続部材と、を有し、柱状導体は、接続部材よりも硬い材料であり、柱状導体の発光素子側の端部は、接続部材と電気的に接続される。
【選択図】図６
【特許請求の範囲】
【請求項1】
アレイ基板と、
前記アレイ基板に設けられた複数の実装電極と、
複数の前記実装電極のそれぞれに設けられた接続用の柱状導体と、
前記アレイ基板に設けられた複数の発光素子と、
複数の前記発光素子の前記アレイ基板と対向する面に設けられ、前記発光素子のアノード及びカソードの一方に接続される第１電極と、前記発光素子のアノード及びカソードの他方に接続される第２電極と、
前記第１電極及び前記第２電極のそれぞれを覆う接続部材と、を有し、
前記柱状導体は、前記接続部材よりも硬い材料であり、前記柱状導体の前記発光素子側の端部は、前記接続部材と電気的に接続される
表示装置。
前記アレイ基板に設けられた複数の実装電極と、
複数の前記実装電極のそれぞれに設けられた接続用の柱状導体と、
前記アレイ基板に設けられた複数の発光素子と、
複数の前記発光素子の前記アレイ基板と対向する面に設けられ、前記発光素子のアノード及びカソードの一方に接続される第１電極と、前記発光素子のアノード及びカソードの他方に接続される第２電極と、
前記第１電極及び前記第２電極のそれぞれを覆う接続部材と、を有し、
前記柱状導体は、前記接続部材よりも硬い材料であり、前記柱状導体の前記発光素子側の端部は、前記接続部材と電気的に接続される
表示装置。
【請求項2】
複数の前記第１電極を有し、
前記第２電極は、前記発光素子の前記アレイ基板と対向する面に形成された凹部に配置され、
前記発光素子の前記アレイ基板と対向する面からの平面視で、複数の前記第１電極の間に前記第２電極が配置され、
前記柱状導体は、前記第１電極に電気的に接続される第１柱状導体と、前記第２電極に電気的に接続される第２柱状導体と、を含み、
前記第１柱状導体の高さは、前記第２柱状導体の高さよりも低い
請求項１に記載の表示装置。
前記第２電極は、前記発光素子の前記アレイ基板と対向する面に形成された凹部に配置され、
前記発光素子の前記アレイ基板と対向する面からの平面視で、複数の前記第１電極の間に前記第２電極が配置され、
前記柱状導体は、前記第１電極に電気的に接続される第１柱状導体と、前記第２電極に電気的に接続される第２柱状導体と、を含み、
前記第１柱状導体の高さは、前記第２柱状導体の高さよりも低い
請求項１に記載の表示装置。
【請求項3】
前記アレイ基板に垂直な方向で、前記実装電極、前記柱状導体、前記接続部材、前記第１電極又は前記第２電極の順に積層される
請求項１又は請求項２に記載の表示装置。
請求項１又は請求項２に記載の表示装置。
【請求項4】
前記アレイ基板と複数の前記発光素子との間に設けられ、絶縁材料で形成された封止材を有し、
前記封止材は、前記発光素子の上面の周縁部を覆って設けられる
請求項１から請求項３のいずれか１項に記載の表示装置。
前記封止材は、前記発光素子の上面の周縁部を覆って設けられる
請求項１から請求項３のいずれか１項に記載の表示装置。
【請求項5】
前記柱状導体の前記発光素子側の端部は、前記接続部材と直接接続され、
前記接続部材の前記柱状導体と接続される部分には、凹部が形成される
請求項１から請求項４のいずれか１項に記載の表示装置。
前記接続部材の前記柱状導体と接続される部分には、凹部が形成される
請求項１から請求項４のいずれか１項に記載の表示装置。
【請求項6】
前記柱状導体の前記発光素子側の端部には、前記柱状導体よりも硬さが小さい材料で形成された柱状導体接続部材が設けられ、
前記柱状導体接続部材は、前記発光素子に設けられた前記接続部材と接する
請求項１から請求項４のいずれか１項に記載の表示装置。
前記柱状導体接続部材は、前記発光素子に設けられた前記接続部材と接する
請求項１から請求項４のいずれか１項に記載の表示装置。
【請求項7】
前記接続部材は、スズ（Ｓｎ）及びインジウム（Ｉｎ）の少なくとも一方を含む
請求項１から請求項６のいずれか１項に記載の表示装置。
請求項１から請求項６のいずれか１項に記載の表示装置。
【請求項8】
発光素子の一方の面に、極性の異なる第１電極と、第２電極と、を形成し、前記第１電極及び前記第２電極のそれぞれを覆う接続部材を形成する工程と、
アレイ基板上に複数の実装電極を形成し、複数の前記実装電極のそれぞれに接続用の柱状導体を形成する工程と、
前記発光素子に圧力を加えて前記柱状導体と前記接続部材とを電気的に接続する工程とを有する
表示装置の製造方法。
アレイ基板上に複数の実装電極を形成し、複数の前記実装電極のそれぞれに接続用の柱状導体を形成する工程と、
前記発光素子に圧力を加えて前記柱状導体と前記接続部材とを電気的に接続する工程とを有する
表示装置の製造方法。
【請求項9】
接続用の前記柱状導体を形成する工程の後、前記発光素子を接続する工程の前に、接続用の前記柱状導体を覆って前記アレイ基板に封止材を形成する工程と、
前記発光素子を接続する工程の後、前記発光素子に電流を流して前記発光素子の周囲の前記封止材を硬化させる工程と、を有する
請求項８に記載の表示装置の製造方法。
前記発光素子を接続する工程の後、前記発光素子に電流を流して前記発光素子の周囲の前記封止材を硬化させる工程と、を有する
請求項８に記載の表示装置の製造方法。
【請求項10】
アレイ基板と、
前記アレイ基板に設けられた複数の実装電極と、
前記アレイ基板に設けられた複数の発光素子と、
複数の前記発光素子の前記アレイ基板と対向する面に設けられ、前記発光素子のアノード及びカソードの一方に接続される第１電極と、前記発光素子のアノード及びカソードの他方に接続される第２電極と、
前記第１電極及び前記第２電極のそれぞれを覆う接続部材と、を有し、
複数の実装電極のそれぞれに設けられた接続用の導電粒子と、
前記アレイ基板と複数の前記発光素子との間で前記導電粒子の周囲に設けられ、絶縁材料で形成された封止材を有し、
前記導電粒子は、前記接続部材よりも硬い材料であり、前記第１電極に重なる第１導電粒子の粒径は、前記第２電極に重なる第２導電粒子の粒径よりも小さい
表示装置。
前記アレイ基板に設けられた複数の実装電極と、
前記アレイ基板に設けられた複数の発光素子と、
複数の前記発光素子の前記アレイ基板と対向する面に設けられ、前記発光素子のアノード及びカソードの一方に接続される第１電極と、前記発光素子のアノード及びカソードの他方に接続される第２電極と、
前記第１電極及び前記第２電極のそれぞれを覆う接続部材と、を有し、
複数の実装電極のそれぞれに設けられた接続用の導電粒子と、
前記アレイ基板と複数の前記発光素子との間で前記導電粒子の周囲に設けられ、絶縁材料で形成された封止材を有し、
前記導電粒子は、前記接続部材よりも硬い材料であり、前記第１電極に重なる第１導電粒子の粒径は、前記第２電極に重なる第２導電粒子の粒径よりも小さい
表示装置。
【請求項11】
前記実装電極の上には、前記導電粒子よりも硬さが小さい材料で形成された実装電極接続部材が設けられ、
前記アレイ基板に垂直な方向で、前記導電粒子は、前記接続部材と前記実装電極接続部材との間に設けられる
請求項１０に記載の表示装置。
前記アレイ基板に垂直な方向で、前記導電粒子は、前記接続部材と前記実装電極接続部材との間に設けられる
請求項１０に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示装置及び表示装置の製造方法に関する。
【背景技術】
【0002】
表示素子として微小サイズの発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ））を用いた表示装置が注目されている（例えば、特許文献１から特許文献３参照）。特許文献１から特許文献３では、発光ダイオードに形成された導電接続ポストがアレイ基板上の電極に接続されて、発光ダイオードがアレイ基板に実装される。また、他の接続方法として、特許文献４には、導電粒子を含む異方性導電膜を介して発光ダイオードがアレイ基板に接続される技術が記載されている。このような、発光ダイオードの実装方法として、サファイア基板等に形成された発光ダイオードを、キャリア基板にピックアップした後、キャリア基板からアレイ基板に転写する方法が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１８／００９０３９４号明細書
【特許文献2】米国特許出願公開第２０１８／０２２６２８７号明細書
【特許文献3】米国特許出願公開第２０１７／０２１３８０３号明細書
【特許文献4】特開２０２１－４９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
このような表示装置では、発光ダイオードに導電接続ポストが形成された場合、発光ダイオードのアレイ基板側への転写工程が煩雑になる可能性がある。一方、異方性導電膜を用いた場合、発光ダイオードのアノード電極とカソード電極の高さ位置が異なって形成されると、接続安定性を確保することが困難になる可能性がある。
【0005】
本発明は、発光素子とアレイ基板との接続安定性を確保することが可能な表示装置及び表示装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様の表示装置は、アレイ基板と、前記アレイ基板に設けられた複数の実装電極と、複数の前記実装電極のそれぞれに設けられた接続用の柱状導体と、前記アレイ基板に設けられた複数の発光素子と、複数の前記発光素子の前記アレイ基板と対向する面に設けられ、前記発光素子のアノード及びカソードの一方に接続される第１電極と、前記発光素子のアノード及びカソードの他方に接続される第２電極と、前記第１電極及び前記第２電極のそれぞれを覆う接続部材と、を有し、前記柱状導体は、前記接続部材よりも硬い材料であり、前記柱状導体の前記発光素子側の端部は、前記接続部材と電気的に接続される。
【0007】
本発明の一態様の表示装置の製造方法は、前記発光素子の一方の面に、極性の異なる第１電極と、第２電極と、を形成し、前記第１電極及び前記第２電極のそれぞれを覆う接続部材を形成する工程と、アレイ基板上に複数の実装電極を形成し、複数の前記実装電極のそれぞれに接続用の柱状導体を形成する工程と、前記発光素子に圧力を加えて前記柱状導体と前記接続部材とを電気的に接続する工程とを有する。
【0008】
本発明の一態様の表示装置は、アレイ基板と、前記アレイ基板に設けられた複数の実装電極と、前記アレイ基板に設けられた複数の発光素子と、複数の前記発光素子の前記アレイ基板と対向する面に設けられ、前記発光素子のアノード及びカソードの一方に接続される第１電極と、前記発光素子のアノード及びカソードの他方に接続される第２電極と、前記第１電極及び前記第２電極のそれぞれを覆う接続部材と、を有し、複数の実装電極のそれぞれに設けられた接続用の導電粒子と、前記アレイ基板と複数の前記発光素子との間で前記導電粒子の周囲に設けられ、絶縁材料で形成された封止材を有し、前記導電粒子は、前記接続部材よりも硬い材料であり、前記第１電極に重なる第１導電粒子の粒径は、前記第２電極に重なる第２導電粒子の粒径よりも小さい。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【0011】
本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
【0012】
（第１実施形態）
図１は、第１実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Integrated Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。
図１は、第１実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Integrated Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。
【0013】
図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。
【0014】
複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
【0015】
駆動回路１２は、駆動ＩＣ２１０から引き出される配線を経由して供給される各種制御信号に基づいて複数のゲート線（例えば、リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。
【0016】
駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０からは複数の画素Ｐｉｘへ向かって複数の配線が引き出されている（例えば、映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４（図３参照））。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Chip On Glass）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上に実装されてもよい。
【0017】
カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード電極３３（図４参照）は、アレイ基板２に形成された柱状導体２５及び実装電極２４（図４参照）を介して、カソード配線６０に接続される。
【0018】
図２は、複数の画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の副画素４９を含む。例えば、画素Ｐｉｘは、副画素４９Ｒと、副画素４９Ｇと、副画素４９Ｂとを有する。副画素４９Ｒは、第１色としての原色の赤色を表示する。副画素４９Ｇは、第２色としての原色の緑色を表示する。副画素４９Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、副画素４９Ｒと副画素４９Ｇは第１方向Ｄｘで並ぶ。また、副画素４９Ｇと副画素４９Ｂは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、副画素４９Ｒと、副画素４９Ｇと、副画素４９Ｂとをそれぞれ区別する必要がない場合、単に副画素４９という。
【0019】
副画素４９は、それぞれ発光素子３と、実装電極２４とを有する。なお、図２では、図面を見やすくするために、模式的に１つの発光素子３に１つの実装電極２４を示しているが、実際には、１つの発光素子３に、アノード電極３２及びカソード電極３３に対応して複数の実装電極２４が設けられる（図４参照）。表示装置１は、副画素４９Ｒ、副画素４９Ｇ及び副画素４９Ｂにおいて、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる光を出射することで画像を表示する。発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Light Emitting Diode）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。
【0020】
なお、複数の発光素子３は、４色以上の異なる光を出射してもよい。また、複数の副画素４９の配置は、図２に示す構成に限定されない。例えば、副画素４９Ｒは副画素４９Ｂと第２方向Ｄｙに隣り合っていてもよい。また、副画素４９Ｒ、副画素４９Ｇ及び副画素４９Ｂが、この順で第１方向Ｄｘに繰り返し配列されてもよい。
【0021】
図３は、画素回路を示す回路図である。図３は、１つの副画素４９に設けられた画素回路ＰＩＣＡを示しており、画素回路ＰＩＣＡは複数の副画素４９のそれぞれに設けられている。図３に示すように、画素回路ＰＩＣＡは、発光素子３と、５つのトランジスタと、２つの容量とを含む。具体的には、画素回路ＰＩＣＡは、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴを含む。駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、それぞれｎ型ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で構成される。また、画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２を含む。
【0022】
発光素子３のカソード（カソード電極３３）は、カソード電源線Ｌ１０に接続される。また、発光素子３のアノード（アノード電極３２）は、アノード配線２３、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴを介してアノード電源線Ｌ１に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ１０には、カソード配線６０及びカソード電極３３を介してカソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。
【0023】
アノード電源線Ｌ１は、副画素４９に、駆動電位であるアノード電源電位ＰＶＤＤを供給する。具体的には、発光素子３は、理想的にはアノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差（ＰＶＤＤ－ＰＶＳＳ）により順方向電流（駆動電流）が供給され発光する。つまり、アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳに対し、発光素子３を発光させる電位差を有している。発光素子３のアノード電極３２は、アノード配線２３に電気的に接続され、アノード配線２３とアノード電源線Ｌ１との間に、第２容量Ｃｓ２が形成される。
【0024】
駆動トランジスタＤＲＴのソース電極は、アノード配線２３を介して発光素子３のアノード電極３２に接続され、ドレイン電極は、出力トランジスタＢＣＴのソース電極に接続される。駆動トランジスタＤＲＴのゲート電極は、第１容量Ｃｓ１、画素選択トランジスタＳＳＴのドレイン電極及び初期化トランジスタＩＳＴのドレイン電極に接続される。
【0025】
出力トランジスタＢＣＴのゲート電極は、出力制御信号線Ｌ６に接続される。出力制御信号線Ｌ６には、出力制御信号ＢＧが供給される。出力トランジスタＢＣＴのドレイン電極は、アノード電源線Ｌ１に接続される。
【0026】
初期化トランジスタＩＳＴのソース電極は、初期化電源線Ｌ４に接続される。初期化電源線Ｌ４には、初期化電位Ｖｉｎｉが供給される。初期化トランジスタＩＳＴのゲート電極は、初期化制御信号線Ｌ８に接続される。初期化制御信号線Ｌ８には、初期化制御信号ＩＧが供給される。すなわち、初期化トランジスタＩＳＴがオンになると、駆動トランジスタＤＲＴのゲート電極には、初期化トランジスタＩＳＴを介して初期化電源線Ｌ４が接続される。
【0027】
画素選択トランジスタＳＳＴのソース電極は、映像信号線Ｌ２に接続される。映像信号線Ｌ２には、映像信号Ｖｓｉｇが供給される。画素選択トランジスタＳＳＴのゲート電極には、画素制御信号線Ｌ７が接続されている。画素制御信号線Ｌ７には、画素制御信号ＳＧが供給される。
【0028】
リセットトランジスタＲＳＴのソース電極は、リセット電源線Ｌ３に接続される。リセット電源線Ｌ３には、リセット電源電位Ｖｒｓｔが供給される。リセットトランジスタＲＳＴのゲート電極は、リセット制御信号線Ｌ５に接続される。リセット制御信号線Ｌ５には、リセット制御信号ＲＧが供給される。リセットトランジスタＲＳＴのドレイン電極は、アノード配線２３（発光素子３のアノード電極３２）及び駆動トランジスタＤＲＴのソース電極に接続される。リセットトランジスタＲＳＴのリセット動作により、第１容量Ｃｓ１及び第２容量Ｃｓ２に保持された電圧がリセットされる。
【0029】
リセットトランジスタＲＳＴのドレイン電極と、駆動トランジスタＤＲＴのゲート電極との間に、第１容量Ｃｓ１が形成される。画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２により、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑制することができる。
【0030】
なお、以下の説明において、アノード電源線Ｌ１及びカソード電源線Ｌ１０を単に電源線と表す場合がある。映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４を信号線と表す場合がある。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７及び初期化制御信号線Ｌ８をゲート線と表す場合がある。
【0031】
駆動トランジスタＤＲＴのゲート電極には、映像信号Ｖｓｉｇ（または、階調信号）に応じた電位が供給される。つまり、駆動トランジスタＤＲＴは、出力トランジスタＢＣＴを介して供給されたアノード電源電位ＰＶＤＤに基づいて、映像信号Ｖｓｉｇに応じた電流を発光素子３に供給する。このように、アノード電源線Ｌ１に供給されたアノード電源電位ＰＶＤＤは、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴによって降下するため、発光素子３のアノード電極３２には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。
【0032】
第２容量Ｃｓ２の一方の電極には、アノード電源線Ｌ１を介してアノード電源電位ＰＶＤＤが供給され、第２容量Ｃｓ２の他方の電極には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。つまり、第２容量Ｃｓ２の一方の電極には、第２容量Ｃｓ２の他方の電極よりも高い電位が供給される。第２容量Ｃｓ２の一方の電極は、例えば、図４に示すアノード電源線Ｌ１に接続された対向電極２６であり、第２容量Ｃｓ２の他方の電極は、図４に示す駆動トランジスタＤＲＴのソースに接続されたアノード配線２３である。
【0033】
表示装置１において、駆動回路１２（図１参照）は、複数の画素行を、先頭行（例えば、図１中の表示領域ＡＡにおいて、最上部に位置する画素行）から順番に選択する。駆動ＩＣ２１０は、選択された画素行の副画素４９に映像信号Ｖｓｉｇ（映像書き込み電位）を書き込み、発光素子３を発光させる。駆動ＩＣ２１０は、１水平走査期間ごとに、映像信号線Ｌ２に映像信号Ｖｓｉｇを供給し、リセット電源線Ｌ３にリセット電源電位Ｖｒｓｔを供給し、初期化電源線Ｌ４に初期化電位Ｖｉｎｉを供給する。表示装置１は、これらの動作が１フレームの画像ごとに繰り返される。
【0034】
次に、表示装置１の断面構成について説明する。図４は、図１のＩＶ－ＩＶ’断面図である。図４に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、各種トランジスタ、各種配線及び各種絶縁膜を有する。基板２１は絶縁基板であり、例えば、ガラス基板、樹脂基板又は樹脂フィルム等が用いられる。
【0035】
本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子３に向かう方向を「上側」又は単に「上」とする。また、発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。
【0036】
駆動トランジスタＤＲＴ、出力トランジスタＢＣＴは、基板２１の一方の面側に設けられる。半導体層６１、６５は、基板２１の上に設けられる。なお、半導体層６１、６５と基板２１との間にアンダーコート膜が設けられていてもよい。絶縁膜９１は、半導体層６１、６５を覆って基板２１の上に設けられる。絶縁膜９１は、例えばシリコン酸化膜である。
【0037】
ゲート電極６４、６６は、絶縁膜９１の上に設けられる。図４に示す例では、各トランジスタは、いわゆるトップゲート構造である。ただし、各トランジスタは、半導体層の下側にゲート電極が設けられたボトムゲート構造でもよく、半導体層の上側及び下側の両方にゲート電極が設けられたデュアルゲート構造でもよい。
【0038】
絶縁膜９２は、ゲート電極６４、６６を覆って絶縁膜９１の上に設けられる。絶縁膜９２は、例えば、シリコン窒化膜とシリコン酸化膜との積層構造を有する。ソース電極６２、ドレイン電極６７及びアノード電源線Ｌ１は、絶縁膜９２の上に設けられる。ソース電極６２は絶縁膜９１、９２を貫通するコンタクトホールを介して半導体層６１と電気的に接続される。また、ドレイン電極６７は絶縁膜９１、９２に設けられたコンタクトホールを介して半導体層６５と電気的に接続される。
【0039】
複数の絶縁膜（第１有機絶縁膜９３、絶縁膜９４、絶縁膜９５及び第２有機絶縁膜９６）は、各トランジスタを覆って設けられる。第１有機絶縁膜９３及び第２有機絶縁膜９６としては感光性アクリル等の有機材料が用いられる。感光性アクリル等の有機材料は、ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。絶縁膜９４、絶縁膜９５は、無機絶縁膜であり、上述した絶縁膜９１、９２と同様の材料、例えば、シリコン窒化膜を用いることができる。
【0040】
具体的には、第１有機絶縁膜９３は、ソース電極６２、ドレイン電極６７及びアノード電源線Ｌ１を覆って、絶縁膜９２の上に設けられる。第１有機絶縁膜９３の上に、対向電極２６、絶縁膜９４、アノード配線２３の順に積層される。対向電極２６は、例えばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透光性を有する導電性材料で構成される。対向電極２６は、第１有機絶縁膜９３に設けられたコンタクトホールＣＨ１の底部でアノード電源線Ｌ１と接続される。
【0041】
絶縁膜９４は、対向電極２６を覆って設けられる。アノード配線２３は、絶縁膜９４を介して対向電極２６と対向する。第１有機絶縁膜９３及び絶縁膜９４には、ソース電極６２を底面とするコンタクトホールＣＨ２、ＣＨ３が設けられる。アノード配線２３は、コンタクトホールＣＨ２、ＣＨ３を介してソース電極６２と電気的に接続される。これにより、アノード配線２３は、駆動トランジスタＤＲＴと電気的に接続される。
【0042】
アノード配線２３は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）の積層構造としている。ただし、これに限定されず、アノード配線２３は、モリブデン、チタンの金属のいずれか１つ以上の材料を含むアルミニウム（Ａｌ）との積層構造であってもよい。又は、アノード配線２３は、モリブデン、チタンのいずれか１つ以上を含む合金、又は透光性導電材料であってもよい。また、絶縁膜９４を介して対向するアノード配線２３と対向電極２６との間に第２容量Ｃｓ２が形成される。
【0043】
絶縁膜９５は、アノード配線２３を覆って絶縁膜９４の上に設けられる。第２有機絶縁膜９６は、絶縁膜９５の上に設けられる。すなわち、第１有機絶縁膜９３は、駆動トランジスタＤＲＴの上に設けられ、第２有機絶縁膜９６は、第１有機絶縁膜９３の上側に積層される。絶縁膜９５は、第１有機絶縁膜９３と第２有機絶縁膜９６との間に設けられる。第２有機絶縁膜９６には、コンタクトホールＣＨ４が設けられる。絶縁膜９５には、コンタクトホールＣＨ４と重なってコンタクトホールＣＨ５が設けられる。コンタクトホールＣＨ４、ＣＨ５の底部には、アノード配線２３が設けられる。また、アノード配線２３は、実装電極２４の少なくとも一部と対向して設けられる。
【0044】
実装電極２４は、第２有機絶縁膜９６の上に設けられ、コンタクトホールＣＨ４、ＣＨ５を介してアノード配線２３と電気的に接続される。実装電極２４は、アノード配線２３と同様にチタン、アルミニウムの積層構造としている。ただし、実装電極２４は、アノード配線２３と異なる導電材料が用いられてもよい。また、第２有機絶縁膜９６は、第１有機絶縁膜９３と異なる有機材料が用いられてもよい。
【0045】
発光素子３（３Ｒ）は、実装電極２４に実装される。なお、図４では、発光素子３Ｒを示しているが、他の発光素子３Ｇ、３Ｂ（図４では図示を省略する）も、それぞれに対応する実装電極２４に実装される。なお、図４では、発光素子３の構成及び発光素子３とアレイ基板２との接続構成を模式的に示しており、詳細な説明は図５、６にて後述する。
【0046】
発光素子３は、半導体層３１、アノード電極３２及びカソード電極３３を有する。発光素子３は、アノード電極３２（ｐ型電極）及びカソード電極３３（ｎ型電極）が、アレイ基板２と対向して同一面側に設けられたフリップチップ型の発光素子である。発光素子３は、複数のアノード電極３２と、１つのカソード電極３３とを有し、複数のアノード電極３２の間に１つのカソード電極３３が配置される。複数のアノード電極３２及び１つのカソード電極３３を覆って接続部材３４が設けられる。
【0047】
実装電極２４は、アノード電極３２に対向する第１実装電極２４Ａと、カソード電極３３に対向する第２実装電極２４Ｂと、を含む。複数の実装電極２４には、それぞれ接続用の柱状導体２５が設けられる。柱状導体２５は、アレイ基板２（基板２１）に垂直な方向に延在する柱状の部材であり、複数の柱状導体２５の下端（アレイ基板２側の端部）は複数の実装電極２４にそれぞれ接続され、複数の柱状導体２５の上端（発光素子３側の端部）は、接続部材３４に接続される。これにより、複数のアノード電極３２及び１つのカソード電極３３のそれぞれは、柱状導体２５及び接続部材３４を介して実装電極２４に電気的に接続される。
【0048】
複数の発光素子３の間に封止材９７が設けられる。封止材９７は絶縁性の樹脂材料で形成される。封止材９７は、発光素子３の下面とアレイ基板２との間に設けられ、かつ、発光素子３の側面を覆っている。封止材９７の上面と、発光素子３の上面とが同一面を形成するように、封止材９７は平坦に形成される。ただし、封止材９７の上面の位置は、発光素子３の上面の位置と異なっていてもよく、発光素子３の上面の周縁部を覆っていてもよい。
【0049】
図５は、発光素子を模式的に示す平面図である。図５は、発光素子３の下面（すなわち、アレイ基板２と対向する面）から見た平面図を示す。図５に示すように、発光素子３の半導体層３１は、平面視で四角形状である。ただし、これに限定されず、半導体層３１は、平面視で長方形状、多角形状、円形状など、他の形状であってもよい。
【0050】
図５に示すように発光素子３（半導体層３１）の下面の中央部に凹部３１ａが形成されている。アノード電極３２（第１電極）は、半導体層３１の下面の、凹部３１ａが形成されていない領域に設けられる。アノード電極３２は、半導体層３１の各辺に１つずつ、合計４つ設けられる。カソード電極３３（第２電極）は、凹部３１ａの底部に設けられる。
【0051】
平面視で、第１方向Ｄｘで２つのアノード電極３２の間にカソード電極３３が配置される。また、第２方向Ｄｙで２つのアノード電極３２の間にカソード電極３３が配置される。
【0052】
接続部材３４は、アノード電極３２及びカソード電極３３をそれぞれ覆って設けられる。図５では、図面を見やすくするために接続部材３４にハッチングを付けて示している。接続部材３４は、アノード電極３２を覆う第１接続部材３４ａと、カソード電極３３を覆う第２接続部材３４ｂと、を含む。第１接続部材３４ａは、第２接続部材３４ｂ及びカソード電極３３を囲む環状に形成される。第２接続部材３４ｂは、凹部３１ａの内部に形成される。
【0053】
なお、以下の説明では、第１接続部材３４ａ及び第２接続部材３４ｂを区別して説明する必要がない場合には、単に接続部材３４と表す。また、第１接続部材３４ａは、連続した環状に形成される構成に限定されず、複数のアノード電極３２のそれぞれを覆って複数に分かれて設けられていてもよい。
【0054】
このような構成により、第１方向Ｄｘ及び第２方向Ｄｙで、アノード電極３２及びカソード電極３３が対称に配置されるので、カソード電極３３が凹部３１ａに形成された場合であっても、発光素子３がアレイ基板２に斜めに傾いて接続されることを抑制できる。
【0055】
また、アノード電極３２及びカソード電極３３の数、形状、配置は、あくまで一例であり、適宜変更してもよい。例えば、アノード電極３２は、４つに限定されず、少なくとも１つ以上設けられていればよく、５つ以上であってもよい。アノード電極３２及びカソード電極３３の平面視での形状は、四角形状であるが、これに限定されず、アノード電極３２及びカソード電極３３は、長方形状、多角形状、円形状など、他の形状であってもよい。
【0056】
また、図５では、発光素子３の上面（すなわち、アレイ基板２と対向する面の反対側の面）に形成された高抵抗層３８の複数の微細凹部３８ａを点線で示している。図面を見やすくするために、微細凹部３８ａは、一部のみ示しているが、実際には、発光素子３の上面全体に配列して形成される。
【0057】
図６は、発光素子とアレイ基板との接続構成を模式的に示す断面図である。図６は、例えば図５のＶＩ－ＶＩ’断面図である。図６に示すように、発光素子３の半導体層３１は、高抵抗層３８、ｎ型クラッド層３７、活性層３６及びｐ型クラッド層３５が積層されて構成される。半導体層３１は、アレイ基板２側から、ｐ型クラッド層３５、活性層３６、ｎ型クラッド層３７、高抵抗層３８の順に積層される。半導体層３１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）等の化合物半導体が用いられる。半導体層３１は、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる材料が用いられてもよい。
【0058】
活性層３６として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用される。半導体層３１の凹部３１ａは、ｐ型クラッド層３５及び活性層３６を貫通して形成され、凹部３１ａの底部（図６における凹部３１ａ内で上側に位置する面）にてｎ型クラッド層３７が露出する。カソード電極３３は、凹部３１ａ内でｎ型クラッド層３７と接続される。また、アノード電極３２は、半導体層３１の下面の、凹部３１ａが形成されていない領域で、ｐ型クラッド層３５と接続される。
【0059】
高抵抗層３８は、ｎ型クラッド層３７の上面全体を覆って形成される。高抵抗層３８は、不純物がドープされていない半導体材料（例えば、窒化ガリウム（ＧａＮ））で形成される。高抵抗層３８のシート抵抗値は、ｎ型クラッド層３７のシート抵抗値よりも大きい。
【0060】
高抵抗層３８の上面には、複数の微細凹部３８ａが形成されている。微細凹部３８ａは、ＰＳＳ（Ｐａｔｔｅｒｎｅｄ Ｓａｐｐｈｉｒｅ Ｓｕｂｓｔｒａｔｅ）構造のサファイア基板（図９参照）の表面形状が転写されたものである。微細凹部３８ａは、六角錐形状に形成される。すなわち、微細凹部３８ａは、平面視で、それぞれの開口形状が六角形であり（図５参照）、側壁が傾斜するテーパー形状である。微細凹部３８ａを設けることにより、発光素子３は、外光の反射を抑制することができ、表示品位の低下を抑制することができる。
【0061】
なお、微細凹部３８ａは、六角錐に限定されず、円錐や三角錐など、他の形状であってもよい。また、微細凹部３８ａは、平面視でマトリクス状に配置されている。これに限定されず、微細凹部３８ａは、三角格子状など他のパターンで配置されてもよい。また、高抵抗層３８は、ｎ型クラッド層３７の上面全体を覆って設けられる構成に限定されず、ｎ型クラッド層３７の上面の一部に形成されていなくてもよい。
【0062】
また、発光素子３の下面及び側面は保護用の絶縁膜３９（例えば窒化シリコン（ＳｉＮ）や酸化アルミニウム（Ａｌ２Ｏ３）あるいは酸化シリコン（ＳｉＯ２）など）で覆われている。絶縁膜３９は、半導体層３１の凹部３１ａも覆って形成される。アノード電極３２及びカソード電極３３は、絶縁膜３９に形成されたコンタクトホールを介して、ｐ型クラッド層３５及びｎ型クラッド層３７にそれぞれ接続される。
【0063】
接続部材３４（第１接続部材３４ａ及び第２接続部材３４ｂ）は、上述したように、アノード電極３２及びカソード電極３３にそれぞれ接続される。第１接続部材３４ａの幅は、アノード電極３２の幅よりも大きい。第２接続部材３４ｂの幅は、カソード電極３３の幅よりも大きい。接続部材３４は、柱状導体２５、アノード電極３２及びカソード電極３３等の周辺の金属材料よりも硬さ（モース硬度）が小さい材料で形成される。接続部材３４は、例えば、スズ（Ｓｎ）及びインジウム（Ｉｎ）の少なくとも一方を含む金属材料で形成される。
【0064】
第２接続部材３４ｂの体積は、半導体層３１の凹部３１ａ内の空間の体積よりも小さい。第２接続部材３４ｂの高さは、半導体層３１の凹部３１ａの高さよりも小さい。また、凹部３１ａの底部側での第２接続部材３４ｂの幅は、半導体層３１の凹部３１ａの幅よりも小さい。これにより、第２接続部材３４ｂが柔軟な材料で形成され、柱状導体２５との接続工程で変形した場合であっても、第２接続部材３４ｂが凹部３１ａの外側に流動することを抑制できる。この結果、カソード電極３３に接続された第２接続部材３４ｂと、アノード電極３２に接続された第１接続部材３４ａとのショートを抑制できる。
【0065】
アレイ基板２には、上述した複数の実装電極２４（第１実装電極２４Ａ及び第２実装電極２４Ｂ）及び複数の柱状導体２５が設けられる。複数の柱状導体２５は、それぞれアレイ基板２に垂直な方向に延在する柱状の部材である。複数の柱状導体２５は、複数の接続部材３４よりも硬い材料（例えば、タングステン（Ｗ））で形成される。
【0066】
柱状導体２５は、アノード電極３２に電気的に接続される第１柱状導体２５Ａと、カソード電極３３に電気的に接続される第２柱状導体２５Ｂと、を含む。第１柱状導体２５Ａの下端（アレイ基板２側の端部）は第１実装電極２４Ａに接続され、第１柱状導体２５Ａの上端（発光素子３側の端部）は第１接続部材３４ａに直接接続される。これにより、アノード電極３２は、第１実装電極２４Ａに電気的に接続される。第２柱状導体２５Ｂの下端（アレイ基板２側の端部）は第２実装電極２４Ｂに接続され、第２柱状導体２５Ｂの上端（発光素子３側の端部）は第２接続部材３４ｂに直接接続される。これにより、カソード電極３３は、第２実装電極２４Ｂに電気的に接続される。
【0067】
言い換えると、アノード電極３２と重なる領域で、アレイ基板２に垂直な方向で、第１実装電極２４Ａ、第１柱状導体２５Ａ、第１接続部材３４ａ、アノード電極３２、発光素子３の半導体層３１（ｐ型クラッド層３５）の順に積層される。また、カソード電極３３と重なる領域で、アレイ基板２に垂直な方向で、第２実装電極２４Ｂ、第２柱状導体２５Ｂ、第２接続部材３４ｂ、カソード電極３３、発光素子３の半導体層３１（ｎ型クラッド層３７）の順に積層される。
【0068】
本実施形態では、第１柱状導体２５Ａの高さｈ１は、第２柱状導体２５Ｂの高さｈ２よりも低い。また、第１柱状導体２５Ａの幅は、第１接続部材３４ａの幅よりも小さい。第１接続部材３４ａの第１柱状導体２５Ａと接続される部分には、凹部が形成される。同様に、第２柱状導体２５Ｂの幅は、第２接続部材３４ｂの幅よりも小さい。第２接続部材３４ｂの第２柱状導体２５Ｂと接続される部分には、凹部が形成される。このような構成により、発光素子３のアノード電極３２とカソード電極３３との高さ位置が異なって形成される場合であっても、発光素子３のアノード電極３２及びカソード電極３３と、アレイ基板２の第１実装電極２４Ａ及び第２実装電極２４Ｂとの接続安定性を確保できる。
【0069】
第１柱状導体２５Ａの高さｈ１と、第２柱状導体２５Ｂの高さｈ２との差は、アノード電極３２とカソード電極３３との高さ位置の差（すなわち、凹部３１ａの高さ）に応じて設定される。ただし、第１柱状導体２５Ａ及び第２柱状導体２５Ｂの高さのばらつきが生じた場合であっても、第１柱状導体２５Ａ及び第２柱状導体２５Ｂよりも硬さが小さい接続部材３４が設けられているので、接続部材３４が柔軟に変形することで、柱状導体２５の高さばらつきを吸収して接続安定性を確保できる。
【0070】
封止材９７は、発光素子３とアレイ基板２との間に設けられ、複数の柱状導体２５の周囲を充填して設けられる。また、封止材９７は、発光素子３の側面を覆うとともに、発光素子３の上面の周縁部を覆って設けられる。より詳細には、封止材９７は、高抵抗層３８の周縁部の微細凹部３８ａの一部を覆う。これにより、発光素子３とアレイ基板２との接続強度を向上させることができる。
【0071】
なお、柱状導体２５は、円柱状あるいは角柱状（三角柱状、四角柱状等）である。ただし、これに限定されず、円錐形状や角錐形状等、他の形状であってもよい。
【0072】
（第１実施形態の第１変形例）
図７は、第１実施形態の第１変形例に係る発光素子とアレイ基板との接続構成を模式的に示す断面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
図７は、第１実施形態の第１変形例に係る発光素子とアレイ基板との接続構成を模式的に示す断面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
【0073】
図７に示すように、第１変形例に係る表示装置１Ａにおいて、柱状導体２５の上端（発光素子３側の端部）に、柱状導体接続部材２８が設けられる。柱状導体接続部材２８は、柱状導体２５よりも硬さが小さい材料で形成される。より好ましくは、柱状導体接続部材２８は、発光素子３の接続部材３４と同じ材料で形成される。柱状導体接続部材２８は、例えば、スズ（Ｓｎ）及びインジウム（Ｉｎ）の少なくとも一方を含む金属材料で形成される。
【0074】
第１柱状導体２５Ａの上端に第１柱状導体接続部材２８ａが設けられ、第１柱状導体接続部材２８ａと、発光素子３側の第１接続部材３４ａとが接する。また、第２柱状導体２５Ｂの上端に第２柱状導体接続部材２８ｂが設けられ、第２柱状導体接続部材２８ｂと、発光素子３側の第２接続部材３４ｂとが接する。第１柱状導体接続部材２８ａ及び第２柱状導体接続部材２８ｂの幅は、それぞれ第１接続部材３４ａ及び第２接続部材３４ｂの幅よりも小さく形成される。
【0075】
第１変形例では、同じ材料で形成された柱状導体接続部材２８と接続部材３４とが接しているので、発光素子３とアレイ基板２との接続安定性を高めることができる。
【0076】
（第１実施形態の第２変形例）
図８は、第１実施形態の第２変形例に係る発光素子を模式的に示す平面図である。第２変形例に係る発光素子３Ａでは、上述した第１実施形態の発光素子３に比べてアノード電極３２の数が異なる。
図８は、第１実施形態の第２変形例に係る発光素子を模式的に示す平面図である。第２変形例に係る発光素子３Ａでは、上述した第１実施形態の発光素子３に比べてアノード電極３２の数が異なる。
【0077】
図８に示すように、アノード電極３２は第１方向Ｄｘに並んで２つ配置されており、第１方向Ｄｘに隣り合うアノード電極３２の間にカソード電極３３が配置される。第１接続部材３４ａは、アノード電極３２のそれぞれを覆って第２方向Ｄｙに延在する。カソード電極３３に対して第２方向Ｄｙ側に隣り合う位置では、アノード電極３２及び第１接続部材３４ａは設けられていない。
【0078】
第２変形例においても、少なくとも第１方向Ｄｘで、アノード電極３２及びカソード電極３３が対称に配置されるので、アレイ基板２に斜めに傾いて接続されることを抑制できる。
【0079】
（表示装置の製造方法）
図９は、第１実施形態に係る表示装置の製造方法を説明するためのフローチャートである。図９に示すように、表示装置の製造方法は、発光素子形成工程（ステップＳＴ１１からステップＳＴ１４）と、アレイ基板形成工程（ステップＳＴ１５からステップＳＴ１７）とを有する。
図９は、第１実施形態に係る表示装置の製造方法を説明するためのフローチャートである。図９に示すように、表示装置の製造方法は、発光素子形成工程（ステップＳＴ１１からステップＳＴ１４）と、アレイ基板形成工程（ステップＳＴ１５からステップＳＴ１７）とを有する。
【0080】
発光素子形成工程では、製造装置は、サファイア基板上に半導体層３１を形成する（ステップＳＴ１１）。具体的には、製造装置は、サファイア基板の一方の面に高抵抗層３８、ｎ型クラッド層３７、活性層３６、ｐ型クラッド層３５の順に成膜する。また、サファイア基板の一方の面には、ＰＳＳ構造が形成されている。
【0081】
次に、製造装置は、半導体層３１をパターニングして凹部３１ａを形成し、絶縁膜３９、極性の異なるアノード電極３２（第１電極）及びカソード電極３３（第２電極）を形成する（ステップＳＴ１２）。ただし、アノード電極３２とカソード電極３３は材料が異なっていてもよい。上述したように、アノード電極３２は、半導体層３１の凹部３１ａが形成されていない領域に設けられる。カソード電極３３は、半導体層３１の凹部３１ａが形成された領域に設けられる。
【0082】
次に、製造装置は、アノード電極３２及びカソード電極３３を覆って接続部材３４を形成する（ステップＳＴ１３）。
【0083】
次に、製造装置は、レーザリフトオフ等により、サファイア基板上の発光素子３をキャリア基板２００に転写する（ステップＳＴ１４）。図１０は、図９のステップＳＴ１４での発光素子を模式的に示す断面図である。図１０に示すように、発光素子３は、サファイア基板から少なくとも２回転写されて、キャリア基板２００の上に、高抵抗層３８、ｎ型クラッド層３７、活性層３６、ｐ型クラッド層３５の順に配置される。発光素子形成工程では、接続部材３４が発光素子３の最表面に位置し、柱状導体２５は発光素子３に形成されない。このため、発光素子３側に柱状導体２５が形成された場合に比べて、転写工程を容易に行うことができる。あるいは、発光素子３側に柱状導体２５が形成された場合に比べて、転写工程での柱状導体２５の損傷を抑制することができる。
【0084】
アレイ基板形成工程では、まず、製造装置は、基板２１に駆動トランジスタＤＲＴ等の各トランジスタ及び各配線を形成する（ステップＳＴ１５）。
【0085】
次に、製造装置は、アレイ基板２に複数の実装電極２４（第１実装電極２４Ａ及び第２実装電極２４Ｂ）を形成する（ステップＳＴ１６）。第１実装電極２４Ａ及び第２実装電極２４Ｂは、発光素子３のアノード電極３２及びカソード電極３３の配置に対応してパターニングされる。
【0086】
次に、製造装置は、アレイ基板２に設けられた複数の実装電極２４（第１実装電極２４Ａ及び第２実装電極２４Ｂ）の上に、柱状導体２５（第１柱状導体２５Ａ及び第２柱状導体２５Ｂ）を形成する（ステップＳＴ１７）。図１１は、図９のステップＳＴ１７でのアレイ基板を模式的に示す断面図である。第１柱状導体２５Ａ及び第２柱状導体２５Ｂは、発光素子３のアノード電極３２及びカソード電極３３の高さ位置に対応して、それぞれ異なる高さｈ１、ｈ２で形成される。
【0087】
次に、製造装置は、複数の柱状導体２５を覆って、アレイ基板２上に封止材９７を形成する（ステップＳＴ１８）。封止材９７は、未硬化の樹脂材料（例えばエポキシ樹脂）が用いられる。
【0088】
次に、製造装置は、発光素子３が形成されたキャリア基板２００（図１０参照）と、柱状導体２５が形成されたアレイ基板２（図１１参照）と、を対向配置して、圧力を印加して、発光素子３をキャリア基板２００からアレイ基板２に転写する（ステップＳＴ１９）。これにより、アレイ基板２の柱状導体２５と発光素子３の接続部材３４とが接続される。
【0089】
ここで、図６及び図１０に示すように、発光素子３の側面及び凹部３１ａの側面は、それぞれ傾斜して形成されている。このため、封止材９７で覆われたアレイ基板２上に発光素子３を転写する際に、封止材９７が発光素子３の側面及び凹部３１ａの側面に沿って流動する。これにより、転写後に、封止材９７は、発光素子３の側面を覆うとともに、凹部３１ａ内に良好に充填される。
【0090】
次に、製造装置は、封止材９７が未硬化の状態で、アレイ基板２の画素回路ＰＩＣＡ（図３参照）を駆動して、発光素子３の点灯検査を実行する（ステップＳＴ２０）。点灯しない発光素子３がある場合には、他の発光素子３と交換してリペアを実行する。
【0091】
次に点灯検査及びリペアが終了した後、点灯検査の際の電流よりも大きい電流を流して発光素子３を点灯させる（ステップＳＴ２１）。これにより、点灯した発光素子３の熱により封止材９７が硬化する。この際、点灯した発光素子３の周囲の封止材９７のみ硬化し、発光素子３が実装されていない領域に形成された封止材９７は未硬化の状態を維持する。例えば、発光素子３Ｒ、３Ｇ、３Ｂのうち、発光素子３Ｒが実装され、発光素子３Ｇ、３Ｂが未実装の場合には、ステップＳＴ２１で、発光素子３Ｒの周囲の封止材９７のみ硬化される。発光素子３Ｇ、３Ｂに対応する領域の封止材９７は未硬化となる。ステップＳＴ２１では、発光素子３の熱が、封止材９７が硬化する温度（例えば１４０℃以上１６０℃以下程度）以上、接続部材３４の融点（例えば２００℃程度）以下の範囲となるように、発光素子３に流れる電流値が設定される。
【0092】
次に、製造装置は、発光素子３Ｒ、３Ｇ、３ＢごとにステップＳＴ１９からステップＳＴ２１を繰り返し実行する（ステップＳＴ２２）。
【0093】
このように、発光素子３に電流を流し、発光素子３の熱を利用して封止材９７を硬化させることで、発光素子３の点灯検査及びリペアを容易に行うことができる。すなわち、発光素子３を実装し、封止材９７の全体を硬化させた後に点灯検査を行う方法では、不良の発光素子３をアレイ基板２から取り外すことが困難であるのに対し、本実施形態では、良品の発光素子３ごとに封止材９７を硬化させることができ、不良の発光素子３の周囲では封止材９７は硬化されない。これにより、本実施形態の表示装置１の製造方法は、発光素子３の点灯検査及びリペアを容易に行うことができる。
【0094】
なお、図９に示す製造方法は、あくまで一例であり適宜変更することができる。
【0095】
以上説明したように、本実施形態の表示装置１は、アレイ基板２と、アレイ基板２に設けられた複数の実装電極２４と、複数の実装電極２４のそれぞれに設けられた接続用の柱状導体２５と、アレイ基板２に設けられた複数の発光素子３と、複数の発光素子３のアレイ基板２と対向する面に設けられ、発光素子３のアノード及びカソードの一方に接続される第１電極（例えばアノード電極３２）と、発光素子３のアノード及びカソードの他方に接続される第２電極（例えばカソード電極３３）と、第１電極及び前記第２電極のそれぞれを覆う接続部材３４と、を有する。柱状導体２５は、接続部材３４よりも硬い材料であり、柱状導体２５の発光素子３側の端部は、接続部材３４と電気的に接続される。
【0096】
また、本実施形態の表示装置１の製造方法は、発光素子３の一方の面に、極性の異なるアノード電極３２（第１電極）と、カソード電極３３（第２電極）と、を形成し、アノード電極３２（第１電極）及びカソード電極３３（第２電極）のそれぞれを覆う接続部材３４を形成する工程（ステップＳＴ１２、ＳＴ１３）と、アレイ基板２上に複数の実装電極２４を形成し、複数の実装電極２４のそれぞれに接続用の柱状導体２５を形成する工程（ステップＳＴ１６、ＳＴ１７）と、発光素子３に圧力を加えて柱状導体２５と接続部材３４とを電気的に接続する工程とを有する。
【0097】
これによれば、アレイ基板２側に接続用の柱状導体２５が設けられているので、発光素子３側に柱状導体２５が形成された場合に比べて、転写工程を容易に行うことができる。あるいは、発光素子３側に柱状導体２５が形成された場合に比べて、複数回転写工程を繰り返した場合であっても、柱状導体２５の損傷を抑制することができる。したがって、表示装置１は、接続安定性を確保することができる。
【0098】
（第２実施形態）
図１２は、第２実施形態に係る発光素子とアレイ基板との接続構成を模式的に示す断面図である。図１２に示すように、第２実施形態に係る表示装置１Ｂにおいて、上述した柱状導体２５に換えて、アレイ基板２と発光素子３との間に異方性導電膜７０（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）が設けられる。
図１２は、第２実施形態に係る発光素子とアレイ基板との接続構成を模式的に示す断面図である。図１２に示すように、第２実施形態に係る表示装置１Ｂにおいて、上述した柱状導体２５に換えて、アレイ基板２と発光素子３との間に異方性導電膜７０（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）が設けられる。
【0099】
異方性導電膜７０は、絶縁性樹脂材料７１と、絶縁性樹脂材料７１に分散された導電粒子７２とを含む。導電粒子７２は、粒径が異なる第１導電粒子７２ａと、第２導電粒子７２ｂとを含む。第１導電粒子７２ａの粒径は、第２導電粒子７２ｂの粒径よりも小さい。第１導電粒子７２ａは、第１実装電極２４Ａの上に配置され、発光素子３の第１接続部材３４ａに接続される。これにより、アノード電極３２は、第１接続部材３４ａ及び第１導電粒子７２ａを介して第１実装電極２４Ａに電気的に接続される。
【0100】
第２導電粒子７２ｂは、第２実装電極２４Ｂの上に配置され、発光素子３の第２接続部材３４ｂに接続される。これにより、カソード電極３３は、第２接続部材３４ｂ及び第２導電粒子７２ｂを介して第２実装電極２４Ｂに電気的に接続される。
【0101】
言い換えると、アノード電極３２と重なる領域で、アレイ基板２に垂直な方向で、第１実装電極２４Ａ、第１導電粒子７２ａ、第１接続部材３４ａ、アノード電極３２、発光素子３の半導体層３１（ｐ型クラッド層３５）の順に積層される。また、カソード電極３３と重なる領域で、アレイ基板２に垂直な方向で、第２実装電極２４Ｂ、第２導電粒子７２ｂ、第２接続部材３４ｂ、カソード電極３３、発光素子３の半導体層３１（ｎ型クラッド層３７）の順に積層される。
【0102】
導電粒子７２（第１導電粒子７２ａ及び第２導電粒子７２ｂ）は、接続部材３４（第１接続部材３４ａ及び第２接続部材３４ｂ）よりも硬い材料である。このため、第１接続部材３４ａの第１導電粒子７２ａと接続される部分には、凹部が形成される。また、第２接続部材３４ｂの第２導電粒子７２ｂと接続される部分には、凹部が形成される。これにより、導電粒子７２と、接続部材３４との接触面積が大きくなり接続安定性を確保できる。
【0103】
発光素子３をアレイ基板２側に転写する工程（図９のステップＳＴ１９参照）で、発光素子３とアレイ基板２との間の各導電粒子７２に圧力が印加されることで、導電粒子７２は変形する。発光素子３の実装後の第１導電粒子７２ａの高さｈ１ａは、第２導電粒子７２ｂの高さｈ２ａよりも低い。また、第１導電粒子７２ａの幅は、第２導電粒子７２ｂの幅よりも小さい。すなわち、アノード電極３２に重なる第１導電粒子７２ａの粒径は、カソード電極３３に重なる第２導電粒子７２ｂの粒径よりも小さい。このような構成により、発光素子３のアノード電極３２とカソード電極３３との高さ位置が異なって形成される場合であっても、異方性導電膜７０の第１導電粒子７２ａ及び第２導電粒子７２ｂを第１実装電極２４Ａ及び第２実装電極２４Ｂにそれぞれ配置することで、発光素子３のアノード電極３２及びカソード電極３３と、アレイ基板２の第１実装電極２４Ａ及び第２実装電極２４Ｂとの接続安定性を確保できる。
【0104】
なお、絶縁性樹脂材料７１は、絶縁材料で形成され、アレイ基板２と複数の発光素子３との間で導電粒子７２の周囲に設けられる。絶縁性樹脂材料７１は、封止材としての機能も有する。また、絶縁性樹脂材料７１の上面７１ａは、発光素子３の上面と一致する。ただし、これに限定されず、絶縁性樹脂材料７１の上面７１ａは、発光素子３の上面とずれた位置であってもよい。また、図１２では、理解を容易にするために、１つの実装電極２４に１つの導電粒子７２が配置される構成を示している。ただしこれに限定されず、１つの実装電極２４に複数の導電粒子７２が凝集されていてもよい。
【0105】
（第２実施形態の第３変形例）
図１３は、第２実施形態の第３変形例に係る発光素子とアレイ基板との接続構成を模式的に示す断面図である。図１３に示すように、第２実施形態の第３変形例に係る表示装置１Ｃにおいて、実装電極２４の上に、実装電極接続部材２９が設けられる。実装電極接続部材２９は、導電粒子７２よりも硬さが小さい材料で形成される。より好ましくは、柱状導体接続部材２８は、発光素子３の接続部材３４と同じ材料で形成される。実装電極接続部材２９は、例えば、スズ（Ｓｎ）及びインジウム（Ｉｎ）の少なくとも一方を含む金属材料で形成される。
図１３は、第２実施形態の第３変形例に係る発光素子とアレイ基板との接続構成を模式的に示す断面図である。図１３に示すように、第２実施形態の第３変形例に係る表示装置１Ｃにおいて、実装電極２４の上に、実装電極接続部材２９が設けられる。実装電極接続部材２９は、導電粒子７２よりも硬さが小さい材料で形成される。より好ましくは、柱状導体接続部材２８は、発光素子３の接続部材３４と同じ材料で形成される。実装電極接続部材２９は、例えば、スズ（Ｓｎ）及びインジウム（Ｉｎ）の少なくとも一方を含む金属材料で形成される。
【0106】
より詳細には、第１実装電極２４Ａの上に第１実装電極接続部材２９ａが設けられる。第１導電粒子７２ａは、アレイ基板２側の第１実装電極接続部材２９ａと、発光素子３側の第１接続部材３４ａとの間に設けられる。また、第２実装電極２４Ｂの上に第２実装電極接続部材２９ｂが設けられる。第２導電粒子７２ｂは、アレイ基板２側の第２実装電極接続部材２９ｂと、発光素子３側の第２接続部材３４ｂとの間に設けられる。
【0107】
第３変形例では、導電粒子７２の上下方向で、同じ材料で形成された実装電極接続部材２９及び接続部材３４がそれぞれ接しているので、発光素子３の実装時に導電粒子７２に印加される圧力が緩和される。このため、第３変形例での、発光素子３の実装後の第１導電粒子７２ａの高さｈ１ｂ及び第２導電粒子７２ｂの高さｈ２ｂは、上述した第２実施形態の第１導電粒子７２ａの高さｈ１ａ及び第２導電粒子７２ｂの高さｈ２ａよりも大きい高さを維持している。これにより、第３変形例では、意図しない導電粒子７２の変形を抑制することができ、隣接する実装電極２４でのショートを抑制することができる。したがって、発光素子３とアレイ基板２との接続安定性を高めることができる。
【0108】
図１４は、第２実施形態に係る表示装置の製造方法において、異方性導電膜の形成工程を説明するための説明図である。第２実施形態の表示装置１Ｂ及び第３変形例に係る表示装置１Ｃの製造方法は、上述した図９と同様のフローを採用することができる。ただし、図９の柱状導体２５を形成する工程（ステップＳＴ１７）に換えて、図１４に示す工程（ステップＳＴ１７Ａ）を行う。また、図９の封止材９７を形成する工程（ステップＳＴ１８）は省略する。
【0109】
図１４に示すように、第２実施形態の製造方法では、実装電極２４が設けられたアレイ基板２の上に、異方性導電膜７０を形成する（ステップＳＴ１７Ａ）。異方性導電膜７０を形成する際に、粒径が小さい第１導電粒子７２ａは第１実装電極２４Ａの上に配置され、粒径が大きい第２導電粒子７２ｂは第２実装電極２４Ｂの上に配置される。絶縁性樹脂材料７１は、第１導電粒子７２ａ及び第２導電粒子７２ｂを覆ってアレイ基板２の上に設けられる。
【0110】
ステップＳＴ１７Ａの後、図９に示すステップＳＴ１９以下の工程を行うことで、異方性導電膜７０の第１導電粒子７２ａ及び第２導電粒子７２ｂを介して、発光素子３はアレイ基板２に実装される。また、図９のステップＳＴ２０、ＳＴ２１に示した点灯検査及びリペアも、第２実施形態の表示装置１Ｂ、１Ｃに適用できる。
【0111】
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
【符号の説明】
【0112】
１、１Ａ、１Ｂ、１Ｃ 表示装置
２ アレイ基板
３、３Ａ、３Ｒ、３Ｇ、３Ｂ 発光素子
１２ 駆動回路
２１ 基板
２４ 実装電極
２５ 柱状導体
２６ 対向電極
２８ 柱状導体接続部材
２９ 実装電極接続部材
３１ 半導体層
３１ａ 凹部
３２ アノード電極
３３ カソード電極
３４ 接続部材
３５ ｐ型クラッド層
３６ 活性層
３７ ｎ型クラッド層
３８ 高抵抗層
３８ａ 微細凹部
３９ 絶縁膜
７０ 異方性導電膜
７１ 絶縁性樹脂材料
７２ 導電粒子
９７ 封止材
２ アレイ基板
３、３Ａ、３Ｒ、３Ｇ、３Ｂ 発光素子
１２ 駆動回路
２１ 基板
２４ 実装電極
２５ 柱状導体
２６ 対向電極
２８ 柱状導体接続部材
２９ 実装電極接続部材
３１ 半導体層
３１ａ 凹部
３２ アノード電極
３３ カソード電極
３４ 接続部材
３５ ｐ型クラッド層
３６ 活性層
３７ ｎ型クラッド層
３８ 高抵抗層
３８ａ 微細凹部
３９ 絶縁膜
７０ 異方性導電膜
７１ 絶縁性樹脂材料
７２ 導電粒子
９７ 封止材
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
