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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022189117
(43)【公開日】2022-12-22
(54)【発明の名称】不揮発性半導体記憶装置
(51)【国際特許分類】
H01L 21/8239 20060101AFI20221215BHJP
H01L 43/08 20060101ALI20221215BHJP
H01L 45/00 20060101ALI20221215BHJP
H01L 49/00 20060101ALI20221215BHJP
【ＦＩ】
H01L27/105 449
H01L27/105 448
H01L27/105 447
H01L43/08 Z
H01L45/00 A
H01L49/00 Z
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2021097506
(22)【出願日】2021-06-10
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】高島 大三郎
【テーマコード（参考）】
4M119
5F083
5F092
【Ｆターム（参考）】
4M119AA11
4M119BB01
4M119CC05
4M119DD02
4M119DD32
4M119EE22
4M119EE26
5F083FZ10
5F083GA10
5F083JA02
5F083JA36
5F083JA37
5F083JA39
5F083JA56
5F083KA01
5F083KA05
5F083KA11
5F083MA06
5F083MA19
5F083PR03
5F092AA13
5F092AB08
5F092AD06
5F092BB22
5F092BB36
5F092BB42
(57)【要約】
【課題】抵抗変化素子に流す電流を適切化する。
【解決手段】一つの実施形態によれば、不揮発性半導体記憶装置において、セルブロックは、複数のメモリセルと選択トランジスタとを有する。複数のメモリセルは、複数のワード線に対応してローカルソース線とローカルビット線との間に並列に接続される。選択トランジスタは、ローカルビット線とビット線との間に接続される。メモリセルは、セルトランジスタと抵抗変化素子とを有する。セルトランジスタは、ゲートがワード線に接続される。抵抗変化素子は、ローカルソース線とローカルビット線との間でセルトランジスタに対して直列に接続される。複数のワード線は、複数の導電膜で構成される。複数の導電膜は、互いに離間して積層される。セルブロックは、柱状構造体で構成される。柱状構造体は、積層方向に複数の導電膜を貫通する。
【選択図】図６
【解決手段】一つの実施形態によれば、不揮発性半導体記憶装置において、セルブロックは、複数のメモリセルと選択トランジスタとを有する。複数のメモリセルは、複数のワード線に対応してローカルソース線とローカルビット線との間に並列に接続される。選択トランジスタは、ローカルビット線とビット線との間に接続される。メモリセルは、セルトランジスタと抵抗変化素子とを有する。セルトランジスタは、ゲートがワード線に接続される。抵抗変化素子は、ローカルソース線とローカルビット線との間でセルトランジスタに対して直列に接続される。複数のワード線は、複数の導電膜で構成される。複数の導電膜は、互いに離間して積層される。セルブロックは、柱状構造体で構成される。柱状構造体は、積層方向に複数の導電膜を貫通する。
【選択図】図６
【特許請求の範囲】
【請求項1】
それぞれ一端がビット線に接続された複数のセルブロックの配列を含むセルアレイを備え、
前記セルブロックは、
複数のワード線に対応してローカルソース線とローカルビット線との間に並列に接続された複数のメモリセルと、
前記ローカルビット線と前記ビット線との間に接続された選択トランジスタと、
を有し、
前記メモリセルは、
ゲートが前記ワード線に接続されたセルトランジスタと、
前記ローカルソース線と前記ローカルビット線との間で前記セルトランジスタに対して直列に接続された抵抗変化素子と、
を有し、
前記複数のワード線は、互いに離間して積層された複数の導電膜で構成され、
前記セルブロックは、積層方向に前記複数の導電膜を貫通する柱状構造体で構成される
不揮発性半導体記憶装置。
前記セルブロックは、
複数のワード線に対応してローカルソース線とローカルビット線との間に並列に接続された複数のメモリセルと、
前記ローカルビット線と前記ビット線との間に接続された選択トランジスタと、
を有し、
前記メモリセルは、
ゲートが前記ワード線に接続されたセルトランジスタと、
前記ローカルソース線と前記ローカルビット線との間で前記セルトランジスタに対して直列に接続された抵抗変化素子と、
を有し、
前記複数のワード線は、互いに離間して積層された複数の導電膜で構成され、
前記セルブロックは、積層方向に前記複数の導電膜を貫通する柱状構造体で構成される
不揮発性半導体記憶装置。
【請求項2】
前記柱状構造体は、
前記積層方向に延びて前記複数の導電膜を貫通するゲート絶縁膜と、
前記ゲート絶縁膜の内側で前記積層方向に延びて前記複数の導電膜を貫通する半導体膜と、
前記半導体膜の内側で前記積層方向に延びて前記複数の導電膜を貫通するローカルビット線柱と、
前記半導体膜の内側で前記積層方向に延びて前記複数の導電膜を貫通するローカルソース線柱と、
前記半導体膜の内側で且つ前記ローカルビット線柱又は前記ローカルソース線柱の外側で前記複数の導電膜を貫通する抵抗変化膜と、
を有する
請求項１に記載の不揮発性半導体記憶装置。
前記積層方向に延びて前記複数の導電膜を貫通するゲート絶縁膜と、
前記ゲート絶縁膜の内側で前記積層方向に延びて前記複数の導電膜を貫通する半導体膜と、
前記半導体膜の内側で前記積層方向に延びて前記複数の導電膜を貫通するローカルビット線柱と、
前記半導体膜の内側で前記積層方向に延びて前記複数の導電膜を貫通するローカルソース線柱と、
前記半導体膜の内側で且つ前記ローカルビット線柱又は前記ローカルソース線柱の外側で前記複数の導電膜を貫通する抵抗変化膜と、
を有する
請求項１に記載の不揮発性半導体記憶装置。
【請求項3】
前記柱状構造体は、複数の前記ローカルビット線柱を有する
請求項２に記載の不揮発性半導体記憶装置。
請求項２に記載の不揮発性半導体記憶装置。
【請求項4】
前記柱状構造体は、複数の前記ローカルビット線柱及び複数の前記ローカルソース線柱を有する
請求項２に記載の不揮発性半導体記憶装置。
請求項２に記載の不揮発性半導体記憶装置。
【請求項5】
前記セルブロックは、前記ローカルソース線とソース線との間に接続された第２の選択トランジスタをさらに有する
請求項１に記載の不揮発性半導体記憶装置。
請求項１に記載の不揮発性半導体記憶装置。
【請求項6】
前記抵抗変化素子は、一端が前記ローカルビット線に接続され、他端が前記セルトランジスタのドレインに接続される
請求項１に記載の不揮発性半導体記憶装置。
請求項１に記載の不揮発性半導体記憶装置。
【請求項7】
前記メモリセルは、
一端が前記セルトランジスタのソースに接続され、他端が前記ローカルソース線に接続される第２の抵抗変化素子をさらに有する
請求項６に記載の不揮発性半導体記憶装置。
一端が前記セルトランジスタのソースに接続され、他端が前記ローカルソース線に接続される第２の抵抗変化素子をさらに有する
請求項６に記載の不揮発性半導体記憶装置。
【請求項8】
前記柱状構造体は、前記複数のワード線に対応して互いに積層方向に分離され前記複数のメモリセルの抵抗変化素子として機能する複数の前記抵抗変化膜を有する
請求項２に記載の不揮発性半導体記憶装置。
請求項２に記載の不揮発性半導体記憶装置。
【請求項9】
前記抵抗変化膜は、相変化材料、超格子膜材料、磁性材料、又は抵抗変化材料で形成され、
前記相変化材料は、カルコゲナイド系の材料を含み、
前記超格子膜材料は、ＧｅＴｅ及びＳｂＴｅの積層構造を含み、
前記磁性材料は、トンネル膜をフリー層とピン層とで挟んで構成され、
前記抵抗変化材料は、ＮｉＯｘ，ＷＯｘ，ＴａＯｘ，ＴｉＯｘ，ＨｆＯｘ，ＺｎＯｘ，ＴｉＯＮ，Ａｇ－ＧｅＳｅ，Ｃｕ－ＧｅＳｅ，ＦｅＯｘ，ＧｅＯｘ，ＳＴＯから成る群から選択された少なくとも１つを含む
請求項２に記載の不揮発性半導体記憶装置。
前記相変化材料は、カルコゲナイド系の材料を含み、
前記超格子膜材料は、ＧｅＴｅ及びＳｂＴｅの積層構造を含み、
前記磁性材料は、トンネル膜をフリー層とピン層とで挟んで構成され、
前記抵抗変化材料は、ＮｉＯｘ，ＷＯｘ，ＴａＯｘ，ＴｉＯｘ，ＨｆＯｘ，ＺｎＯｘ，ＴｉＯＮ，Ａｇ－ＧｅＳｅ，Ｃｕ－ＧｅＳｅ，ＦｅＯｘ，ＧｅＯｘ，ＳＴＯから成る群から選択された少なくとも１つを含む
請求項２に記載の不揮発性半導体記憶装置。
【請求項10】
前記柱状構造体は、
前記半導体膜の内側で且つ前記ローカルビット線柱の外側で前記複数の導電膜を貫通する熱バリア膜をさらに有する
請求項２に記載の不揮発性半導体記憶装置。
前記半導体膜の内側で且つ前記ローカルビット線柱の外側で前記複数の導電膜を貫通する熱バリア膜をさらに有する
請求項２に記載の不揮発性半導体記憶装置。
【請求項11】
前記熱バリア膜は、ＴｉＮ、ＴａＮ、ＴｉＯｘ，Ｃ，ＣＮから成る群から選択された少なくとも１つを含む
請求項１０に記載の不揮発性半導体記憶装置。
請求項１０に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
抵抗変化素子を含むメモリセル有する不揮発性半導体記憶装置では、抵抗変化素子に電流を流すことで、抵抗変化素子を高抵抗状態にしたり低抵抗状態にしたりする。このとき、抵抗変化素子に流す電流を適切化することが望まれる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－２６２９号公報
【特許文献2】米国特許第５８９４４７号明細書
【非特許文献】
【0004】
【非特許文献1】Ｈａｎｇ－Ｔｉｎｇ Ｌｕｅ， Ｇｕａｎ－Ｒｕ Ｌｅｅ， Ｔｅｎｇ－Ｈａｏ Ｙｅｈ， Ｔｚｕ－Ｈｓｕａｎ Ｈｓｕ， Ｃｈｉｅｈ （Ｒｏｇｅｒ） Ｌｏ， Ｃｈｅｎｇ－Ｌｉｎ Ｓｕｎｇ， Ｗｅｉ－Ｃｈｅｎ Ｃｈｅｎ， Ｃｈｉａ－Ｔｚｅ Ｈｕａｎｇ， Ｋｕａｎ－Ｙｕａｎ Ｓｈｅｎ， Ｍｅｎｇ－Ｙｅｎ Ｗｕ， Ｐｉｓｈａｎ Ｔｓｅｎｇ， Ｍｉｎ－Ｆｅｎｇ Ｈｕｎｇ， Ｃｈｉａ－Ｊｕｎｇ Ｃｈｉｕ， Ｋｕａｎｇ－Ｙｅｕ Ｈｓｉｅｈ， Ｋｅｈ－Ｃｈｕｎｇ Ｗａｎｇ， ａｎｄ Ｃｈｉｈ－Ｙｕａｎ Ｌｕ， “３Ｄ ＡＮＤ： Ａ ３Ｄ Ｓｔａｃｋａｂｌｅ フラッシュ Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ ｔｏ Ｒｅａｌｉｚｅ Ｈｉｇｈ－Ｄｅｎｓｉｔｙ ａｎｄ Ｆａｓｔ－リード ３Ｄ ＮＯＲ フラッシュ ａｎｄ Ｓｔｏｒａｇｅ－Ｃｌａｓｓ Ｍｅｍｏｒｙ”，２０２０ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ （ＩＥＤＭ）， Ｃｏｎｆｅｒｅｎｃｅ Ｐａｐｅｒ， Ｐ． １１５－１１８， Ｄｅｃｅｍｂｅｒ ２０２０．
【発明の概要】
【発明が解決しようとする課題】
【0005】
一つの実施形態は、抵抗変化素子に流す電流を適切化できる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
一つの実施形態によれば、セルアレイを有する不揮発性半導体記憶装置が提供される。セルアレイは、複数のセルブロックの配列を含む。複数のセルブロックのそれぞれは、一端がビット線に接続される。複数のセルブロックは、ビット線方向に並ぶ。セルブロックは、複数のメモリセルと選択トランジスタとを有する。複数のメモリセルは、複数のワード線に対応してローカルソース線とローカルビット線との間に並列に接続される。選択トランジスタは、ローカルビット線とビット線との間に接続される。メモリセルは、セルトランジスタと抵抗変化素子とを有する。セルトランジスタは、ゲートがワード線に接続される。抵抗変化素子は、ローカルソース線とローカルビット線との間でセルトランジスタに対して直列に接続される。複数のワード線は、複数の導電膜で構成される。複数の導電膜は、互いに離間して積層される。セルブロックは、柱状構造体で構成される。柱状構造体は、積層方向に複数の導電膜を貫通する。
【図面の簡単な説明】
【0007】
【図1】第１の実施形態に係る不揮発性半導体記憶装置の概略構成を示す図。
【図2】第１の実施形態におけるセルアレイの構成を示す回路図。
【図3】第１の実施形態におけるセルアレイの構成を示す斜視図。
【図4】第１の実施形態におけるセルブロックの構成を示す斜視図。
【図5】第１の実施形態におけるセルブロックの構成を示す垂直方向の断面図。
【図6】第１の実施形態におけるセルブロックの構成を示す平面方向の断面図。
【図7】第１の実施形態におけるセルブロックの構成を示す回路図。
【図8】第１の実施形態におけるセルブロックの動作を示す回路図。
【図9】第２の実施形態におけるセルブロックの構成を示す斜視図。
【図10】第２の実施形態におけるセルブロックの構成を示す垂直方向の断面図。
【図11】第２の実施形態におけるセルブロックの構成を示す平面方向の断面図。
【図12】第２の実施形態におけるセルブロックの構成を示す回路図。
【図13】第２の実施形態におけるセルブロックの動作を示す回路図。
【図14】第３の実施形態におけるセルブロックの構成を示す斜視図。
【図15】第３の実施形態におけるセルブロックの構成を示す垂直方向の断面図。
【図16】第３の実施形態におけるセルブロックの構成を示す平面方向の断面図。
【図17】第３の実施形態におけるセルブロックの構成を示す回路図。
【図18】第３の実施形態におけるセルブロックの動作を示す回路図。
【図19】第４の実施形態におけるセルアレイの製造方法を示す平面方向の断面図。
【図20】第５の実施形態におけるセルアレイの製造方法を示す平面方向の断面図。
【図21】第５の実施形態の変形例におけるセルアレイの製造方法を示す平面方向の断面図。
【図22】第６の実施形態に係る不揮発性半導体記憶装置の動作を示す波形図。
【図23】第６の実施形態におけるセンスアンプの構成を示す回路図。
【図24】第７の実施形態におけるセルブロックの構成を示す斜視図。
【図25】第７の実施形態におけるセルブロックの構成を示す垂直方向の断面図。
【図26】第７の実施形態におけるセルブロックの構成を示す平面方向の断面図。
【図27】第８の実施形態におけるセルブロックの構成を示す垂直方向の断面図。
【図28】第８の実施形態におけるセルブロックの構成を示す平面方向の断面図。
【図29】第９の実施形態におけるセルブロックの構成を示す垂直方向の断面図。
【図30】第９の実施形態におけるセルブロックの構成を示す平面方向の断面図。
【図31】第１０の実施形態におけるセルアレイの構成を示す平面図。
【図32】第１１の実施形態におけるセルアレイの構成を示す平面図。
【図33】第１２の実施形態におけるセルブロックの構成を示す垂直方向の断面図。
【図34】第１２の実施形態におけるセルブロックの構成を示す平面方向の断面図。
【図35】第１２の実施形態におけるセルブロックの構成を示す平面図。
【図36】第１３の実施形態におけるセルブロックの構成を示す垂直方向の断面図。
【図37】第１３の実施形態におけるセルブロックの構成を示す平面方向の断面図。
【図38】第１３の実施形態におけるセルブロックの構成を示す回路図。
【図39】第１３の実施形態におけるセルブロックの動作を示す回路図。
【図40】第１４の実施形態におけるセルブロックの構成を示す平面方向の断面図。
【図41】第１５の実施形態におけるセルブロックの構成を示す垂直方向の断面図。
【図42】第１５の実施形態におけるセルブロックの構成を示す平面方向の断面図。
【図43】第１６の実施形態におけるセルアレイの概略構成を示す垂直方向の断面図。
【図44】第１６の実施形態におけるセルブロックの動作を示す回路図。
【図45】第１７の実施形態におけるセルアレイの構成を示す斜視図。
【図46】第１７の実施形態におけるセルアレイの構成を示す平面図。
【図47】第１８の実施形態におけるセルブロックの構成を示す平面方向の断面図。
【図48】第１８の実施形態におけるゲルマニウムの不純物濃度と比抵抗との関係を示す図。
【図49】第２０の実施形態におけるセルブロックの構成を示す斜視図。
【図50】第２０の実施形態におけるセルブロックの構成を示す平面方向の拡大断面図。
【図51】第２１の実施形態におけるセルブロックの構成を示す斜視図。
【図52】第２１の実施形態におけるセルブロックの構成を示す平面方向の拡大断面図。
【発明を実施するための形態】
【0008】
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【0009】
（第１の実施形態）
第１の実施形態にかかる不揮発性半導体記憶装置について説明する。不揮発性半導体記憶装置は、例えば、複数のメモリセルが３次元方向に配列される不揮発性の半導体メモリである。
第１の実施形態にかかる不揮発性半導体記憶装置について説明する。不揮発性半導体記憶装置は、例えば、複数のメモリセルが３次元方向に配列される不揮発性の半導体メモリである。
【0010】
半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯端末等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）、不揮発性のＭＲＯＭ（Ｍａｓｋ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等のフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）等が市場に出まわっている。ＤＲＡＭは揮発性メモリであるにも関らず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４未満）、高速性（フラッシュＥＥＰＲＯＭより速い）の点で優れており、パーソナルコンピュータ市場、携帯端末市場で大きなマーケットを有する。
【0011】
一方、書き換え可能で電源を切ることが可能な不揮発性のフラッシュＥＥＰＲＯＭは、携帯端末や、各種メモリカード、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等で市場が非常に大きくなりつつある。３次元フラッシュメモリは、コントロールゲート（ワード線）を積層後、メモリホールＭＨを一括で形成してメモリセルとなる膜材等を埋め込む為、コスト削減が可能になり、現在のマーケットの主流になっている。しかし、書き換え回数（Ｗ／Ｅ回数）が１０の４乗から３乗回程度しかなく、書き込む時間がマイクロ秒、ミリ秒程度必要で、しかも高い１２Ｖ～２２Ｖの電圧が必要で、微細化の点、性能の点で改善の余地がある。
【0012】
これに対して、新規メモリとして、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）、相変化メモリ（ＰＣＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）、抵抗変化メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）等の開発が盛んである。この内、ＭＲＡＭ、ＰＣＭ、ＲｅＲＡＭは、メモリセルの情報記憶素子の抵抗を変化させて抵抗状態を情報として記憶する抵抗変化型メモリである。相変化メモリ（ＰＣＭ）、抵抗変化メモリ（ＲｅＲＡＭ）は抵抗値が２桁から５桁変化し、多値化が可能な点、記憶素子サイズ縮小により、書込み電流、読み出し電流が削減出来、高集積化に向く点等、ＮＯＲ型フラッシュ、ＮＡＮＤ型フラッシュの代替になる可能性がある。また、磁気抵抗メモリ（ＭＲＡＭ）は、この抵抗変化率が相変化メモリ（ＰＣＭ）及び抵抗変化メモリ（ＲｅＲＡＭ）に比べると小さい（例えば、２００％程度である）が、反磁界の問題を解決すれば、ＮＯＲ型フラッシュ、ＮＡＮＤ型フラッシュの代替になる可能性がある。
【0013】
ＰＣＭ，ＲｅＲＡＭ，ＭＲＡＭ等の抵抗変化型メモリは３次元積層して、ＮＡＮＤ型フラッシュ以上に低コスト化出来るポテンシャルをもつ。しかしながら、これらを３次元積層する方式は、直行するワード線とビット線の交点の間にメモリセルを配置する方式であり、書き込み時、端子間に、電流を流して（電圧を印可して）、記憶素子の抵抗を高抵抗化（Ｒｅｓｅｔ動作）、低抵抗化（Ｓｅｔ動作）させて情報を記憶する。選択セル以外に半分の電圧が印可される半選択が存在するため、記憶素子内で自己整流性機能を持たせたり、整流器、双方向整流器を記憶素子に直列接続したりするケースが多い。しかしながら、ワード線、ビット線を一層づつ積層するため、３次元化してもコストは高い可能性がある。
【0014】
すなわち、３次元フラッシュメモリは、一括穴加工の為コストが低いが、書き込み読み出し性能や疲労回数が劣る可能性がある。一方、性能が高い抵抗変化型メモリ、例えば相変化メモリは、ワード線、ビット線が交互に形成されるため、製造コストが高くなりやすい。
【0015】
この課題を解決するために、不揮発性半導体記憶装置においては、次のような構成（１）～（１１）を採用可能である。
【0016】
（１）不揮発性半導体記憶装置は、セルアレイを有する。セルアレイは、複数のセルブロックの配列を含む。複数のセルブロックのそれぞれは、一端がビット線に接続される。セルブロックは、複数のメモリセルと選択トランジスタとを有する。複数のメモリセルは、複数のワード線に対応してローカルソース線とローカルビット線との間に並列に接続される。選択トランジスタは、ローカルビット線とビット線との間に接続される。メモリセルは、セルトランジスタと抵抗変化素子とを有する。セルトランジスタは、ゲートがワード線に接続される。抵抗変化素子は、ローカルソース線とローカルビット線との間でセルトランジスタに対して直列に接続される。複数のワード線は、複数の導電膜で構成される。複数の導電膜は、互いに離間して積層される。セルブロックは、柱状構造体で構成される。柱状構造体は、積層方向に複数の導電膜を貫通する。
【0017】
（２）（１）の不揮発性半導体記憶装置において、柱状構造体は、ゲート絶縁膜と半導体膜とローカルビット線柱とローカルソース線柱と抵抗変化膜とを有する。ゲート絶縁膜は、積層方向に延びて複数の導電膜を貫通する。半導体膜は、ゲート絶縁膜の内側で積層方向に延びて複数の導電膜を貫通する。ローカルビット線柱は、半導体膜の内側で積層方向に延びて複数の導電膜を貫通しローカルビット線として機能する。ローカルソース線柱は、半導体膜の内側で積層方向に延びて複数の導電膜を貫通しローカルソース線として機能する。抵抗変化膜は、半導体膜の内側で且つローカルビット線柱又はローカルソース線柱の外側で複数の導電膜を貫通し抵抗変化素子として機能する。
【0018】
（３）（２）の不揮発性半導体記憶装置において、柱状構造体は、複数のローカルビット線柱を有する。
【0019】
（４）（２）の不揮発性半導体記憶装置において、柱状構造体は、複数のローカルビット線柱及び複数のローカルソース線柱を有する。
【0020】
（５）（１）の不揮発性半導体記憶装置において、セルブロックは、第２の選択トランジスタをさらに有する。第２の選択トランジスタは、ローカルソース線とソース線との間に接続される。
【0021】
（６）（１）の不揮発性半導体記憶装置において、抵抗変化素子は、一端がローカルビット線に接続され、他端がセルトランジスタのドレインに接続される。
【0022】
（７）（６）の不揮発性半導体記憶装置において、メモリセルは、第２の抵抗変化素子をさらに有する。第２の抵抗変化素子は、一端がセルトランジスタのソースに接続され、他端がローカルソース線に接続される。
【0023】
（８）（２）の不揮発性半導体記憶装置において、柱状構造体は、複数の抵抗変化膜を有する。複数の抵抗変化膜は、複数のワード線に対応して互いに積層方向に分離される。複数の抵抗変化膜は、複数のメモリセルの抵抗変化素子として機能する。
【0024】
（９）（２）の不揮発性半導体記憶装置において、抵抗変化膜は、相変化材料、超格子膜材料、磁性材料、又は抵抗変化材料で形成される。相変化材料は、カルコゲナイド系の材料を含む。超格子膜材料は、ＧｅＴｅ又はＳｂＴｅの積層構造を含む。磁性材料は、ＭｇＯをフリー層とピン層とで挟んで構成される。抵抗変化材料は、ＮｉＯｘ，ＷＯｘ，ＴａＯｘ，ＴｉＯｘ，ＨｆＯｘ，ＺｎＯｘ，ＴｉＯＮ，Ａｇ－ＧｅＳｅ，Ｃｕ－ＧｅＳｅ，ＦｅＯｘ，ＧｅＯｘ，ＳＴＯから成る群から選択された少なくとも１つを含む。
【0025】
（１０）（２）の不揮発性半導体記憶装置において、柱状構造体は、熱バリア膜をさらに有する。熱バリア膜は、半導体膜の内側で且つローカルビット線柱の外側で複数の導電膜を貫通する。
【0026】
（１１）（１０）の不揮発性半導体記憶装置において、熱バリア膜は、ＴｉＮ、ＴａＮ、ＴｉＯｘ，Ｃ，ＣＮから成る群から選択された少なくとも１つを含む。
【0027】
構成（１）～（１１）を採用可能である不揮発性半導体記憶装置によれば、次の（Ａ）～（Ｉ）の効果を実現可能である。
【0028】
（Ａ）第１に、メモリセルは、ワード線に接続されるセルトランジスタと２端子型の抵抗変化記憶素子との直列接続で構成され、複数のメモリセルは、並列接続で、一方を共通のローカルビット線、他方を共通のローカルソース線に接続され、ローカルビット線は、セルブロック選択トランジスタを介してビット線に接続され、これら全体でセルブロックを構成する抵抗変化型不揮発性メモリとなる。これにより、セルブロック選択トランジスタをＯＮさせてセルブロックを選択し、選択セルブロックの内の選択したワード線につながるセルトランジスタをＯＮする事により、選択した抵抗変化素子に選択的に電圧印可、電流印可が可能になり、ランダムリード、ランダムライトが可能になる。更に、ビット線、ソース線間の直列とトランジスタ数は僅か、２個に抑えることが出来、トランジスタのＯＮ抵抗が高くても十分に抵抗変化素子にＳｅｔ／Ｒｅｓｅｔ動作が可能な電流を流すことができる。更に、半導体基板上に複数のワード線が積層し、セルブロックを形成するため、積層された複数の犠牲層を一回～数回で開口してメモリホールＭＨを形成し、各メモリホールＭＨにセルブロックを埋め込む事により、非常に低コストのメモリを実現出来る。メモリホールＭＨに半導体膜を埋め込むことで形成されるトランジスタは通常ポリシリコンチャンネルで移動度がバルクトランジスタに比べて非常に低いが、アクセス時のセルブロックの直列トランジスタ数が２個と少ないため、十分Ｓｅｔ／ｒｅｓｅｔ駆動動作が可能になる。
【0029】
（Ｂ）第２に、メモリホールＭＨの側壁外周に、ゲート酸化膜が形成されとその内側に半導体膜が形成され、その半導体チャネルの内側には、側面に抵抗変化膜が形成されたローカルビット線柱とローカルソース線柱を配置し、抵抗変化膜の一部と半導体膜の一部は接し、ローカルビット線柱の一部と半導体膜の一部は接しさえすれば、抵抗変化素子とセルトランジスタの直列接続のメモリセルを実現出来る。
【0030】
（Ｃ）第３に、各メモリホールＭＨには、１個のローカルビット線柱と、ローカルソース線柱を配置して、１つのセルブロックを形成しても良い。２個のローカルビット線柱と、１個のローカルソース線柱が配置して、ローカルソース線柱を共有化して、２個のセルブロックを形成し、１ビット当りのコストを低減しても良い。更にワード線の積層数を増やして１ビット当りのコストを低減しても良い。３次元フラッシュ等では、ワード線積層数をふやすと直列セルトランジスタ数が増え、書き込み不良、リード低速化する可能性があるが、本実施形態では、メモリセルが並列接続される為、ローカルソース線柱、ローカルビット線柱をＷ配線等の低抵抗配線で構成すれば、飛躍的にワード線積層数を増やして低コスト化が可能になる。
【0031】
（Ｄ）第４に、平面視ライン状のメモリホールＭＨに横並びや、大きいメモリホールＭＨに４眼並びで、複数のローカルビット線柱と、複数のローカルソース線柱が配置されて、複数のセルブロックを埋める事も出来る。
【0032】
（Ｅ）第５に、ローカルソース線をセルブロック選択トランジスタ経由で共通ソース線に接続してセルブロックを構成する事も可能で、プロセス工程上、ソース線共通線、ビット線への接続構造を同じにシンプル化出来る。
【0033】
（Ｆ）第６に、ローカルソース線柱と、ローカルビット線柱の形成プロセスを同一化すれば、セルトランジスタとローカルビット線、セルトランジスタとローカルソース線の両方の間に抵抗変化素子を形成する事が出来る。同一セル電流が流れるので、２つ同時に高抵抗状態、低抵抗状態に変化させて動作させれば問題ない。更に高抵抗状態から低抵抗状態に変化しやすい素子ならば、どちらか一方が低抵抗化しても、もう一方が高抵抗状態を保持出来ればデータ保持特性の信頼性が大幅に向上する。
【0034】
（Ｇ）第７に、メモリホールＭＨ内の抵抗変化膜は、半導体基板に垂直方向に対して積層したワード線層毎に分離した構造がより望ましい。積層方向に隣接したメモリセル間に抵抗変化膜が存在し、低抵抗状態であると、選択しＯＮ状態の半導体チャネルに接する抵抗変化素子が十分な高抵抗状態になっていれば問題無いが、不十分な高抵抗状態である場合は、ディスターバンス電流（リーク電流）が流れることになる。抵抗変化膜がワード線層毎に分離された構成によれば、ディスターバンス電流を抑制でき、メモリセルの書き込みバジェット、読み出しバジェットを改善できる。
【0035】
（Ｈ）第８に、抵抗変化膜としてカルコゲナイド系の材料（例えば、Ｇｅ、Ｓｂ、Ｔｅ、又はそれらの化合物）等を含む相変化材料であっても良いし、ＧｅＴｅ、ＳｂＴｅの積層構造を含む超格子膜材料であっても良いし、ＭｇＯ等のトンネル酸化膜をフリー層とピン層とで挟んだ磁性材料であっても良いし、ＮｉＯｘ，ＷＯｘ，ＴａＯｘ，ＴｉＯｘ，ＨｆＯｘ，ＺｎＯｘ，ＴｉＯＮ，Ａｇ－ＧｅＳｅ，Ｃｕ－ＧｅＳｅ，ＦｅＯｘ，ＧｅＯｘ，ＳＴＯなどの金属酸化物を用いた抵抗変化材料であってもよい。
【0036】
（Ｉ）第９に、抵抗変化膜と半導体膜、抵抗変化膜とローカルビット線柱の間に、ＴｉＮ、ＴａＮ、ＴｉＯｘ，Ｃ，ＣＮ等の熱バリア膜を挿入してもよい、原子の拡散防止可能だし、接触抵抗を下げることが可能だし、相変化材料、磁性材料、金属酸化物材料は、どれも昇温で動作、或いは高温でスイッチングし易くして動作しているので、熱抵抗の高い材料を挟んで、発熱による熱の逃げを抑え、より低電流で昇温させることが出来る。
【0037】
具体的には、本実施形態に係る不揮発性半導体記憶装置１は、図１に示すように構成され得る。図１は、不揮発性半導体記憶装置１の概略構成を示す図である。不揮発性半導体記憶装置１は、通信媒体２を介して、ホスト３と接続可能である。不揮発性半導体記憶装置１は、例えば、抵抗変化型メモリである。通信媒体２は、例えば、同期式並列通信線である。ホスト３は、例えば、コントローラ又はＣＰＵである。不揮発性半導体記憶装置１、通信媒体２、ホスト３を含む構成は、メモリシステム４として構成され得る。メモリシステムは、ＳＤカード等のメモリカードでもよいし、ＳＳＤ等のストレージシステムでもよいし、ｅＭＭＣデバイスでもよい。ホスト３は、コントローラでもよいし、ＣＰＵでもよい。
【0038】
不揮発性半導体記憶装置１は、セルアレイ５、ロウデコーダ６、センスアンプ７、周辺回路８、及びインターフェース部（Ｉ／Ｆ部）１３を有する。周辺回路８は、ドライバ９、シーケンサ１０、アドレスレジスタ１１、コマンドレジスタ１２を含む。セルアレイ５は、複数のメモリセルが配列される。複数のメモリセルは、複数のワード線と複数のビット線とを用いてアクセス可能である。複数のワード線は、それぞれがロウアドレスに対応付けられる。複数のビット線は、それぞれがカラムアドレスに対応付けられる。コマンドレジスタ１２は、Ｉ／Ｆ部１３を介してホスト３から受けるホスト要求に含まれるコマンドを保持する。アドレスレジスタ１１は、Ｉ／Ｆ部１３を介してホスト３から受けるホスト要求に含まれるアドレスを保持する。
【0039】
シーケンサ１０は、コマンドレジスタ１２に保持されるコマンドを実行し、セルアレイ５に対するデータのライト動作又はリード動作を制御する。シーケンサ１０による制御に応じて、ロウデコーダ６は、アドレスレジスタ１１に保持されるアドレスをデコードし、デコードされたロウアドレスに対応するワード線を選択可能である。シーケンサ１０による制御に応じて、ドライバ９は、ワード線を選択するための電圧を生成してロウデコーダ６へ供給する。シーケンサ１０による制御に応じて、センスアンプ６は、アドレスレジスタ１１に保持されるアドレスをデコードし、デコードされたカラムアドレスに対応するビット線を選択可能である。
【0040】
セルアレイ５において複数のメモリセルを３次元的に配列することを考える場合、抵抗変化型メモリ、例えば相変化メモリ（ＰＣＭ）に適用出来る構成として、鎖接続型メモリがあげられる。鎖接続型メモリでは、複数のメモリセルが鎖状に直列接続されてストリングとして構成される。各メモリセルは、抵抗変化素子とセルトランジスタとの並列接続で構成される。選択メモリセルでセルトランジスタがオフされ、非選択メモリセルでセルトランジスタがオンされることで、選択メモリセルの抵抗変化素子に選択的に電圧を印加可能である。この構造は、３次元のフラッシュメモリに類似した構造で実現出来る。
【0041】
例えば、メモリホール内側面にゲート酸化膜、半導体膜、抵抗変化膜、コア絶縁膜を順に堆積して形成可能であるが、その製造時に半導体膜を多結晶半導体で堆積し、その動作時に円筒状の半導体膜に対して軸方向にセル電流が流れることになる。すなわち、鎖接続型メモリでは、ストリングにおける複数のセルトランジスタのチャネル領域が直列接続されることに対応し、抵抗変化素子（抵抗変化膜）へのアクセス動作時に半導体膜を通る電流経路が長くなる。このため、半導体膜における粒界等の影響によりセル電流量が抵抗変化素子のリード・ライトに要求される電流量に対して不足する可能性がある。
【0042】
よって、この対策として、鎖接続型メモリに代えて梯子接続型メモリを採用する。梯子接続型メモリでは、図２に示すような複数のセルブロックＣＢ０～ＣＢ１１が２次元的に配列されてセルアレイ５が構成される。図２は、セルアレイ５の構成を示す回路図である。セルブロックＣＢは、複数のメモリセルＭＣがローカルビット線ＬＢＬ及びローカルソース線ＬＳＬ間で梯子状に並列接続されて構成される。各メモリセルＭＣは、抵抗変化素子ＲＥとセルトランジスタＭＴとの直列接続で構成される。ローカルビット線ＬＢＬは、選択トランジスタＳＧを介してビット線ＢＬに接続される。ローカルソース線ＬＳＬは、ソース線ＳＬに接続される。
【0043】
抵抗変化素子（抵抗変化膜）ＲＥへのアクセス動作時には、選択セルブロックＣＢの選択トランジスタＳＧをオンし、非選択セルブロックＣＢの選択トランジスタＳＧをオフのままにする。選択セルブロックＣＢでは、選択メモリセルＭＣのセルトランジスタＭＴをオンし、非選択メモリセルＭＣのセルトランジスタＭＴをオフのままにする。ビット線ＢＬとソース線ＳＬとに電圧を印可すると、ビット線ＢＬ→ローカルビット線ＬＢＬ→選択メモリセルＭＣの抵抗変化素子ＲＥ→選択メモリセルＭＣのセルトランジスタＭＴ→ローカルソース線ＬＳＬ→ソース線ＳＬの経路でセル電流が流され得る。
【0044】
すなわち、梯子接続型メモリでは、セルブロックＣＢにおける複数のセルトランジスタＭＴのチャネル領域が並列接続されることに対応し、抵抗変化素子（抵抗変化膜）ＲＥへのアクセス動作時に半導体膜を通る電流経路を短くできる。このため、半導体膜内の粒界等の影響で電流が低下しても、セル電流量を抵抗変化素子ＲＥのライト動作（Ｓｅｔ・Ｒｅｓｅｔ動作）及びリード動作（Ｓｅｔ・Ｒｅｓｅｔ状態の検知）が可能に程度に確保することができる。
【0045】
図２に示す回路は、図３に示す構成で実現され得る。図３は、セルアレイ５の構成を示す斜視図である。図３では、ビット線ＢＬの延在方向をＹ方向とし、メモリセルＭＣの積層方向をＺ方向とし、Ｙ方向及びＺ方向に垂直な方向をＸ方向とする。セルアレイ５は、図３に示すように、基板２１の＋Ｚ側において、柱状のセルブロックＣＢがＸＹ方向に２次元的に配列されるとともに、積層体２２が柱状のセルブロックＣＢでＺ方向に貫通されて３次元的なメモリセルＭＣの配列として構成される。
【0046】
基板２１の＋Ｚ側には、積層体２２を含む複数の積層体が配され得る。複数の積層体は、分離部ＳＴを間にして互いにＹ方向にずれた位置に配され得る。分離部ＳＴは、少なくとも積層体２２に接する面が絶縁物質で形成され、積層体２２を他の積層体から電気的に分離している。分離部ＳＴは、ＸＺ方向に沿って延びた略フィン形状を有する。
【0047】
積層体２２では、ワード線ＷＬと絶縁層２２２とが交互に繰り返しＺ方向に積層されている。ワード線ＷＬは、ＸＹ方向に延びる板状の導電膜で構成される。以下では、ワード線ＷＬを導電膜ＷＬとも呼ぶことにする。積層体２２では、複数の導電膜ＷＬ０～ＷＬ６３がＺ方向に互いに離間して配置されている。各導電膜ＷＬは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各絶縁層２２２は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
【0048】
積層体２２の最上の絶縁層２２２には、セルブロック選択線ＳＧがＺ方向に積層されている。セルブロック選択線ＳＧは、ＸＹ方向に延びる板状の導電膜で構成される。以下では、セルブロック選択線ＳＧを導電膜ＳＧとも呼ぶことにする。導電膜ＳＧは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。導電膜ＳＧは、分断膜ＳＨＥによりＹ方向に分断される。分断膜ＳＨＥは、導電膜ＷＬの上方（＋Ｚ側）に設けられ、ＸＺ方向に延在し、積層体２２の最上の絶縁層２２２に達している。分断膜ＳＨＥは、絶縁物（例えば、シリコン酸化物）で形成され得る。これにより、各セルブロック選択線ＳＧは、互いに電気的に絶縁される。
【0049】
各セルブロックＣＢは、Ｚ方向に延び、積層体２２をＺ方向に貫通する。セルブロックＣＢは、複数の導電膜ＷＬ０～ＷＬ６３をＺ方向に貫通する柱状構造体で構成される。複数のセルブロックＣＢ０～ＣＢ（ｎ－１）は、ＸＹ方向に２次元的に配列され得る。各セルブロックＣＢは、Ｚ方向に延び半導体チャネルとして機能する半導体膜ＣＨを含む。半導体膜ＣＨは、積層体２２をＺ方向に貫通し、半導体チャネルとして機能する。半導体膜ＣＨと導電膜ＷＬとが交差する位置にはメモリセルＭＣが構成され、半導体膜ＣＨと導電膜ＳＧとが交差する位置にはセルブロック選択トランジスタＳＧが構成される。
【0050】
導電膜ＳＧの上（＋Ｚ側）には、層間絶縁膜２３が配されている。層間絶縁膜２３は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
【0051】
層間絶縁膜２３の＋Ｚ側には、複数のビット線ＢＬ及び複数のソース線ＳＬが配されている。複数のビット線ＢＬは、Ｘ方向に配列されている。複数のソース線ＳＬは、それぞれ、複数のビット線ＢＬの間に１つおきに位置するように、Ｘ方向に配列されている。ビット線ＢＬ及びソース線ＳＬは、それぞれ、Ｙ方向に延びたライン状の導電膜で構成される。ビット線ＢＬ及びソース線ＳＬは、それぞれ、導電物（例えば、タングステン、銅、アルミニウムなどの金属）を主成分とする材料で形成され得る。
【0052】
ビット線ＢＬと半導体膜ＣＨとの間には、コンタクトプラグＣＰ１が配されていてもよい。この場合、コンタクトプラグＣＰ１は、上端でビット線ＢＬに接触し、下端で半導体膜ＣＨに接触し、ビット線ＢＬ及び半導体膜ＣＨを電気的に接続することができる。コンタクトプラグＣＰ１は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。
【0053】
ソース線ＳＬとローカルソース線ＬＳＬとの間には、コンタクトプラグＣＰ２が配されていてもよい。この場合、コンタクトプラグＣＰ２は、上端でソース線ＳＬに接触し、下端でローカルソース線ＬＳＬに接触し、ソース線ＳＬ及びローカルソース線ＬＳＬを電気的に接続することができる。コンタクトプラグＣＰ２は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。
【0054】
Ｘ方向に隣接する２つのセルブロックＣＢのセットは、１つおきに対を成す。例えば、セルブロックＣＢ０とセルブロックＣＢ３とは対を成し、セルブロックＣＢ３とセルブロックＣＢ６とは対を成さず、セルブロックＣＢ６とセルブロックＣＢ９とは対を成す。
【0055】
Ｘ方向に隣接する２つのセルブロックＣＢのセットは、例えば、図４～図６に示すように構成される。図４は、セルブロックＣＢの構成を示す斜視図であり、２つのセルブロックＣＢ０，ＣＢ３のセットの構成を例示する。図５は、セルブロックＣＢの構成を示す垂直方向の断面図であり、セルブロックＣＢの中心軸を通るＸＺ断面を示す。図５では、簡略化のため、ワード線ＷＬ－ワード線ＷＬ間の絶縁層の図示を省略している。図６は、セルブロックＣＢの構成を示す平面方向の断面図である。図６（ａ）は、図５をＡ－Ａ’線で切ったＸＹ断面を示し、図６（ｂ）は、図５をＢ－Ｂ’線で切ったＸＹ断面を示し、図６（ｃ）は、図５をＣ－Ｃ’線で切ったＸＹ断面を示す。
【0056】
セットにおけるセルブロックＣＢ０とセルブロックＣＢ３とは、それぞれ、図４～図６に示すように、柱状構造体で構成される。柱状構造体は、Ｘ方向を長手方向とするＸＹ平面形状を有するとともにそのＸＹ断面形状で柱状にＺ方向に延びた３次元形状を有する。セルブロックＣＢ０の柱状構造体とセルブロックＣＢ３の柱状構造体とはＸ方向に結合され、セルブロックＣＢ０とセルブロックＣＢ３とのセットは、略楕円柱形状を有する。
【0057】
各セルブロックの柱状構造体は、ゲート絶縁膜ＧＤ、半導体膜ＣＨ、ローカルビット線柱ＬＢＬ、ローカルソース線柱ＬＳＬ、抵抗変化膜ＲＥを有する。ローカルソース線柱ＬＳＬは、セルブロックＣＢ０とセルブロックＣＢ３とのセットで共有されるが、柱状構造体における他の構成は、セルブロックＣＢ０とセルブロックＣＢ３とでそれぞれ設けられる。
【0058】
ゲート絶縁膜ＧＤは、Ｚ方向に延びて複数の導電膜ＷＬ０～ＷＬ６３を貫通する。ゲート絶縁膜ＧＤは、略楕円筒形状を有する。半導体膜ＣＨは、ゲート絶縁膜ＧＤの内側でＺ方向に延びて複数の導電膜ＷＬ０～ＷＬ６３を貫通する。半導体膜ＣＨは、略楕円筒形状を有し、その外側面がゲート絶縁膜ＧＤの内側面に接している。ローカルビット線柱ＬＢＬは、半導体膜ＣＨの内側でＺ方向に延びて複数の導電膜ＷＬ０～ＷＬ６３を貫通する。ローカルビット線柱ＬＢＬは、略半円柱形状を有する。ローカルソース線柱ＬＳＬは、半導体膜ＣＨの内側でＺ方向に延びて複数の導電膜ＷＬ０～ＷＬ６３を貫通する。ローカルソース線柱ＬＳＬは、略角柱形状を有する。抵抗変化膜ＲＥは、半導体膜ＣＨの内側で且つローカルビット線柱ＬＢＬの外側で複数の導電膜ＷＬ０～ＷＬ６３を貫通する。抵抗変化膜ＲＥは、半導体膜ＣＨに接触する部分とローカルビット線柱ＬＢＬに接触する部分とを含む。すなわち、抵抗変化膜ＲＥは、略半円筒形状を有し、その外側面が半導体膜ＣＨの内側面に接し、その内側面がローカルビット線柱ＬＢＬの外側面に接する。
【0059】
これらのセルブロックＣＢは、次のような製造プロセスで製造され得る。半導体基板２１（図３参照）の＋Ｚ側に絶縁層２２２と犠牲層ＳＦとを交互に複数回積層し、積層体を形成する。絶縁層２２２は、例えばシリコン酸化物を主成分とする材料で形成され、犠牲層ＳＦは、例えばシリコン窒化物を主成分とする材料で形成される。セルブロックＣＢを形成するため、それぞれが積層体をＺ方向に貫通する複数のメモリホールＭＨを形成し、各メモリホールＭＨに２個のセルブロックＣＢのセットを埋め込む。その後、犠牲層ＳＦを除去し、それによって形成された空隙に導電膜ＷＬを埋め込む事により、非常に低コストのメモリを実現出来る。
【0060】
２個のセルブロックＣＢのセットの埋め込みとしては、図４、図５及び図６（ａ）～図６（ｃ）に示す様に、ＸＹ平面視横長のメモリホールＭＨの側壁外周に、ゲート酸化膜ＧＤが堆積され、その内側に半導体膜ＣＨが堆積され、その後内部を絶縁膜ＤＦで埋めた後、リソグラフィを用いて、図中の中央、左右の３つのサブホールＳＨを形成する。図中中央のサブホールＳＨには、内部にタングステン等を用いて低抵抗のローカルソース線柱ＬＳＬを埋める。セルブロック選択線ＳＧのＺ位置、セルブロック選択線ＳＧ及び導電膜ＷＬの間のＺ位置では、図６（ａ）、図６（ｂ）に示すように、半導体膜ＣＨに接しないが、導電膜ＷＬに対応したＺ位置では、図６（ｃ）に示すように、半導体膜ＣＨと接する構造にする。図中左右のサブホールＳＨでは、半導体膜ＣＨの内側に半導体膜ＣＨに接するように抵抗変化膜ＲＥを堆積するが、セルブロック選択線ＳＧのＺ位置、セルブロック選択線ＳＧ及び導電膜ＷＬの間のＺ位置では、図６（ａ）、図６（ｂ）に示すように、抵抗変化膜ＲＥを除去する。半導体膜ＣＨに対してもＸ方向中央付近で且つ導電膜ＷＬ直上のＺ位置までの部分を除去する。その更に内側にはタングステン等の低抵抗のローカルビット線柱ＬＢＬを埋めるが、セルブロック選択線ＳＧのＺ位置では、図６（ａ）に示すように、ローカルビット線柱ＬＢＬを除去する。
【0061】
これにより、セルブロック選択線ＳＧのＺ位置では、セルブロック選択線ＳＧで制御可能であるセルブロック選択トランジスタＳＧが形成出来、ビット線ＢＬ０，ＢＬ１とローカルビット線ＬＢＬ０，ＬＢＬ１の接続スイッチが形成出来る。また、セルブロック選択線ＳＧ及び導電膜ＷＬの間のＺ位置では、ローカルビット線ＬＢＬは半導体膜ＣＨに電気的に接続されるので、セルブロック選択トランジスタＳＧがＯＮ状態では、ビット線ＢＬ０，ＢＬ１に電気的に接続される。また、導電膜ＷＬに対応したＺ位置では、ローカルビット線柱ＬＢＬが抵抗変化膜ＲＥ及び半導体膜ＣＨ経由でローカルソース線柱ＬＳＬに接続されるので、メモリセルＭＣが形成され得る。例えば、抵抗変化膜ＲＥをカルコゲナイド系の材料（Ｇｅ、Ｓｂ、Ｔｅ）等の相変化材料で形成すれば、メモリセルＭＣをＰＣＭメモリセルとして構成できる。
【0062】
【0063】
図７の等価回路図に示す様に、メモリセルＭＣは、ワード線ＷＬｉ（ｉ＝０～６３）に接続されるセルトランジスタＭＴと２端子型の抵抗変化素子ＲＥとの直列接続で構成される。ワード線ＷＬ０～ＷＬ６３に各々接続される複数のメモリセルＭＣ０～ＭＣ６３は、並列接続で、一方を共通のローカルビット線（ローカルビット線ＬＢＬ０，ＬＢＬ１）、他方を共通のローカルソース線ＬＳＬに接続される。ローカルビット線ＬＢＬは、セルブロック選択トランジスタＳＧ０，ＳＧ１を介してビット線ＢＬ０，ＢＬ１に接続される。この構成により、セルブロック選択トランジスタＳＧ０，ＳＧ３をＯＮさせてセルブロックＣＢ０，ＣＢ３を選択し、選択セルブロックＣＢ０，ＣＢ３の内の選択ワード線ＷＬにつながるセルトランジスタＭＴをＯＮする事により、選択メモリセルＭＣの抵抗変化素子ＲＥに選択的に電圧印可、電流印可が可能になり、ランダムリード、ランダムライトが可能になる。更に、ビット線ＢＬ、ソース線ＳＬ間の電流経路における直列トランジスタ数は僅か、２個に抑えることが出来、トランジスタのＯＮ抵抗が高くても十分に抵抗変化素子ＲＥのＳｅｔ／Ｒｅｓｅｔ動作が可能な電流を供給できる。
【0064】
この例では、ローカルソース線ＬＳＬを共通とした、左右２つのセルブロックＣＢ０，ＣＢ３の等価回路を示している。共通のワード線ＷＬ１、セルブロック制御線ＳＧを使っており、２つのセルブロックＣＢ０，ＣＢ３の２つのセルブロックＣＢ０，ＣＢ３のメモリセルＭＣ１を同時にリード／ライトしても良い。
【0065】
あるいは、図８に示す様に、図中右側のセルブロックＣＢ３に対応するビット線ＢＬ１の電位をソース線ＳＬ電位と均等な固定電位にして、選択ワード線ＷＬ１に電圧を印加する。これにより、セルブロックＣＢ３は、選択ワード線ＷＬ１に対応したメモリセルＭＣ１に電圧が印可されず、非アクセスとされ得る。図中左側のセルブロックＣＢ０に対応した（ビット線ＢＬ０の電位）＞（ソース線ＳＬの電位）とする。これにより、セルブロックＣＢ０は、選択ワード線ＷＬ１に対応したメモリセルＭＣ１に選択的にセル電流が流れてリード／ライトされ得る。この場合、電流パスとしては、図５、図６（ｃ）及び図８に示すように、選択セルブロックＣＢ０のローカルビット線柱ＬＢＬから選択メモリセルＭＣ１の半導体膜ＣＨを介して中央のローカルソース線柱ＬＳＬに向かって電流が流れるパスになる。図８は、セルブロックＣＢの動作を示す回路図であり、選択ワード線がＷＬ１である場合の電流パスを一点鎖線で示している。この時、抵抗変化膜ＲＥの抵抗状態（Ｓｅｔ，Ｒｅｓｅｔ状態）に応じて電流量が変わるため、リード動作が可能になる。積層したワード線ＷＬの開口部に配されるセルトランジスタＭＴは通常ポリシリコンチャンネルで移動度がバルクトランジスタに比べて非常に低いが、アクセス時のセルブロックＣＢの直列トランジスタ（図８の場合、セルブロックトランジスタＳＧと１つのセルトランジスタＭＴ）の数が２個と少ないため、十分大きなセル電流が流され得る。この為、抵抗変化素子ＲＥのＳｅｔ／Ｒｅｓｅｔ駆動動作が容易になる。ローカルビット線柱ＬＢＬやローカルソース線柱ＬＳＬを低抵抗のタングステン等で形成すると、ワード線ＷＬの積層数を増やしても抵抗変化素子ＲＥのリード、ライト動作時のセル電流が殆ど減らない為、低コストのメモリが実現出来る。
【0066】
以上のように、第１の実施形態によれば、複数のワード線は、互いに離間して積層された複数の導電膜で構成され、セルブロックは、積層方向に複数の導電膜を貫通する柱状構造体で構成される。この構造は、絶縁層と犠牲層ＳＦとが交互に積層された積層体にメモリホールＭＨを設けて、その中にセルブロックＣＢを１個または数個埋め込むことで形成出来、製造コストを大幅に削減できる。更に、複数個のメモリセルの並列接続にブロック選択トランジスタをつないでセルブロックを構成する為、セルブロック内で動作時にセル電流が経由する直列トランジスタ数を２個程度に抑えることが出来る。これにより、セル電流を容易に大きくでき、抵抗変化素子ＲＥのＳｅｔ／Ｒｅｓｅｔ駆動動作が容易になる。この為、集積度が高く低コストのメモリが実現出来る。
【0067】
また、第１の実施形態によれば、ローカルビット線柱ＬＢＬやローカルソース線柱ＬＳＬを低抵抗のタングステン等で形成する場合、ワード線ＷＬの積層数を増やしてもリード、ライト動作時のセル電流が殆ど減らない。この点からも、集積度が高く低コストのメモリが実現出来る。
【0068】
（第２の実施形態）
次に、第２の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
次に、第２の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【0069】
第１の実施形態では、２つのセルブロックのセットがメモリホールＭＨ内に配される構成が例示されるが、第２の実施形態では、１つのセルブロックがメモリホールＭＨ内に配される構成が例示される。
【0070】
セルブロックＣＢは、例えば、図９～図１１に示すように構成される。図９は、セルブロックＣＢの構成を示す斜視図であり、セルブロックＣＢ０の構成を例示する。図１０は、セルブロックＣＢの構成を示す垂直方向の断面図であり、セルブロックＣＢの中心軸を通るＸＺ断面を示す。図１０では、簡略化のため、ワード線ＷＬ－ワード線ＷＬ間の絶縁層の図示を省略している。図１１は、セルブロックＣＢの構成を示す平面方向の断面図である。図１１は、図１０をＤ－Ｄ’線で切ったＸＹ断面を示す。
【0071】
セルブロックＣＢ０は、図９～図１１に示すように、柱状構造体で構成される。柱状構造体は、Ｘ方向を長手方向とするＸＹ平面形状を有するとともにそのＸＹ断面形状で柱状にＺ方向に延びた３次元形状を有する。セルブロックＣＢ０は、略楕円柱形状を有する。
【0072】
この例では、メモリホールＭＨに１個のセルブロックＣＢが配される。これらのセルブロックＣＢは、次の点で第１の実施形態と異なる製造プロセスで製造され得る。複数のメモリホールＭＨを形成する工程までは同様であるが、各メモリホールＭＨに１個のセルブロックＣＢを埋め込む点が異なる。その後、犠牲層ＳＦを除去し、それによって形成された空隙に導電膜ＷＬを埋め込む事により、非常に低コストのメモリを実現出来る点は、第１の実施形態と同様である。
【0073】
１個のセルブロックＣＢの埋め込みとしては、図９、図１０及び図１１に示す様に、次の点で第１の実施形態と異なる。絶縁膜ＤＦを埋める工程までは同様であるが、その後、リソグラフィを用いて、メモリホールＭＨ内に図中左右の２つのサブホールＳＨを形成する点で異なる。図中右側のサブホールＳＨには、内部にタングステン等を用いて低抵抗のローカルソース線柱ＬＳＬを埋めて、半導体膜ＣＨと接する構造にする。図中左側のサブホールＳＨには、半導体膜ＣＨの内側に半導体膜ＣＨに接するようにカルコゲナイド系の材料（Ｇｅ、Ｓｂ、Ｔｅ）等で抵抗変化膜ＲＥを堆積するが、セルブロック選択線ＳＧのＺ位置、セルブロック選択線ＳＧ及び導電膜ＷＬの間のＺ位置では、抵抗変化膜ＲＥを除去する。その更に内側にはタングステン等の低抵抗のローカルビット線柱ＬＢＬを埋めるが、セルブロック選択線ＳＧのＺ位置では、ローカルビット線柱ＬＢＬを除去する。
【0074】
これにより、セルブロック選択線ＳＧのＺ位置では、セルブロック選択線ＳＧで制御可能であるセルブロック選択トランジスタＳＧが形成出来、ビット線ＢＬとローカルビット線ＬＢＬの接続スイッチが形成出来る。また、セルブロック選択線ＳＧ及び導電膜ＷＬの間のＺ位置では、ローカルビット線ＬＢＬは、半導体膜ＣＨに電気的に接続されるので、セルブロック選択トランジスタＳＧのＯＮ状態において、ビット線ＢＬに電気的に接続される。また、導電膜ＷＬに対応したＺ位置では、ローカルビット線柱ＬＢＬが抵抗変化膜ＲＥ及び半導体膜ＣＨ経由でローカルソース線柱ＬＳＬに接続されるので、メモリセルＭＣが形成され得る。
【0075】
【0076】
図１２の等価回路図に示す様に、メモリセルＭＣは、ワード線ＷＬｉ（ｉ＝０～６３）に接続されるセルトランジスタＭＴと、２端子型の抵抗変化素子ＲＥとの直列接続で構成される。ワード線ＷＬ０～ＷＬ６３に各々接続される複数のメモリセルＭＣ０～ＭＣ６３は、並列接続で、一方を共通のローカルビット線ＬＢＬ、他方を共通のローカルソース線ＬＳＬに接続される。ローカルビット線ＬＢＬは、セルブロック選択トランジスタＳＧを介してビット線ＢＬに接続される。
【0077】
この構成により、セルブロック選択トランジスタＳＧをＯＮさせてセルブロックＣＢを選択し、選択セルブロックＣＢの内の選択ワード線ＷＬにつながるセルトランジスタＭＴをＯＮする事により、選択メモリセルＭＣの抵抗変化素子ＲＥに選択的に電圧印可、電流印可が可能になり、ランダムリード、ランダムライトが可能になる。更に、図１３に示すように、ビット線ＢＬ、ソース線ＳＬ間の電流経路における直列トランジスタ数は僅か、２個に抑えることが出来、トランジスタのＯＮ抵抗が高くても十分に抵抗変化素子ＲＥにＳｅｔ／Ｒｅｓｅｔ動作が可能な電流を供給できる。図１３は、セルブロックの動作を示す回路図である。
【0078】
以上のように、第２の実施形態では、１つのセルブロックＣＢがメモリホールＭＨ内に配される柱状構造体で構成される。この構造によっても、複数個のメモリセルＭＣの並列接続にブロック選択トランジスタＳＧをつないでセルブロックＣＢを構成する為、セルブロックＣＢ内で動作時にセル電流が経由する直列トランジスタ数を２個程度に抑えることが出来る。これにより、セル電流を容易に大きくすることができ、抵抗変化素子ＲＥのＳｅｔ／Ｒｅｓｅｔ駆動動作が容易になる。この為、集積度が高く低コストのメモリが実現出来る。
【0079】
（第３の実施形態）
次に、第３の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
次に、第３の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
【0080】
第２の実施形態では、１つのメモリセルが１つの抵抗変化素子を含む構成が例示されるが、第３の実施形態では、１つのメモリセルが複数の抵抗変化素子を含む構成が例示される。
【0081】
セルブロックＣＢは、例えば、図１４～図１６に示すように構成される。図１４は、セルブロックＣＢの構成を示す斜視図であり、セルブロックＣＢ０の構成を例示する。図１５は、セルブロックＣＢの構成を示す垂直方向の断面図であり、セルブロックＣＢの中心軸を通るＸＺ断面を示す。図１５では、簡略化のため、ワード線ＷＬ－ワード線ＷＬ間の絶縁層の図示を省略している。図１６は、セルブロックＣＢの構成を示す平面方向の断面図である。図１６は、図１５をＥ－Ｅ’線で切ったＸＹ断面を示す。
【0082】
セルブロックＣＢ０は、図１４～図１６に示すように、柱状構造体で構成される点は第２の実施形態と同様であるが、ローカルソース線柱ＬＳＬの側面にも抵抗変化膜ＲＥ’が配され、この抵抗変化膜ＲＥ’が半導体膜ＣＨと接する構造である点で第２の実施形態と異なる。
【0083】
これらのセルブロックＣＢは、次の点で第２の実施形態と異なる製造プロセスで製造され得る。複数のメモリホールＭＨを形成する工程までは同様であるが、各メモリホールＭＨに１個のセルブロックＣＢを埋め込む具体的な工程が異なる。その後、犠牲層ＳＦを除去し、それによって形成された空隙に導電膜ＷＬを埋め込む事により、非常に低コストのメモリを実現出来る点は、第２の実施形態と同様である。
【0084】
１個のセルブロックＣＢの埋め込みとしては、図１４、図１５及び図１６に示す様に、次の点で第２の実施形態と異なる。図中左右の２つのサブホールＳＨを形成する工程までは同様であるが、図中右側のサブホールＳＨと図中左側のサブホールＳＨとのそれぞれにおいて、半導体膜ＣＨの内側に半導体膜ＣＨに接するようにカルコゲナイド系の材料（Ｇｅ、Ｓｂ、Ｔｅ）等で抵抗変化膜ＲＥ，ＲＥ’を堆積し、セルブロック選択線ＳＧのＺ位置、セルブロック選択線ＳＧ及び導電膜ＷＬの間のＺ位置まで抵抗変化膜ＲＥ，ＲＥ’を除去する点で異なる。さらに、図中右側のサブホールＳＨには、抵抗変化膜ＲＥ’の内側にはタングステン等の低抵抗のローカルビット線柱ＬＢＬを埋めるが、セルブロック選択線ＳＧのＺ位置では、ローカルビット線柱ＬＢＬを除去する。図中左側のサブホールＳＨには、抵抗変化膜ＲＥの内側にはタングステン等の低抵抗のローカルソース線柱ＬＳＬを埋めるが、セルブロック選択線ＳＧのＺ位置では、ローカルソース線柱ＬＳＬを除去する。
【0085】
これにより、セルブロック選択線ＳＧのＺ位置では、ビット線ＢＬとローカルビット線ＬＢＬの接続スイッチとしてのセルブロック選択トランジスタＳＧと、ソース線ＳＬとローカルソース線ＬＳＬの接続スイッチとしてのセルブロック選択トランジスタＳＧ’とが形成出来る。また、導電膜ＷＬに対応したＺ位置では、ローカルビット線柱ＬＢＬが抵抗変化膜ＲＥ、半導体膜ＣＨ及び抵抗変化膜ＲＥ’経由でローカルソース線柱ＬＳＬに接続されるので、メモリセルＭＣが形成され得る。
【0086】
【0087】
図１７の等価回路図に示す様に、メモリセルＭＣは、２個の抵抗変化素子ＲＥ，ＲＥ’の間にセルトランジスタＭＴを挟む構成になる。この構成により、ローカルソース線柱ＬＳＬとローカルビット線柱ＬＢＬのためのサブホールＳＨの形成、抵抗変化膜ＲＥ，ＲＥ’の成膜、ローカルソース線柱ＬＳＬ及びローカルビット線柱ＬＢＬの埋め込みの工程を一回で行え、その製造工程数を削減でき、製造コストを低減できる。
【0088】
ただし、図１７に示すメモリセルＭＣでは、２個の抵抗変化膜ＲＥ，ＲＥ’を同時スイッチする為、図１８に示すように、Ｓｅｔ時に２個分の電圧印可が行われる。このため、メモリセルＭＣにおけるトータルのＳｅｔ電圧が上がる可能性があるが、抵抗変化膜ＲＥ，ＲＥ’に相変化材料又は超格子材料を用いる場合、各抵抗変化膜のＳｅｔ電圧を０．８Ｖ～１．５Ｖ程度にできるので影響は小さい。また、Ｒｅｓｅｔ電流は直列であるため、同じ電流を流すだけなので、実質的に影響が無い。更に、抵抗変化素子ＲＥ，ＲＥ’が高抵抗から低抵抗に変化しやすい場合、どちらか一方が低抵抗化しても、もう一方が高抵抗状態を保持出来ればデータ保持特性の信頼性を大幅に向上できる。図１８は、セルブロックＣＢの動作を示す回路図である。
【0089】
以上のように、第３の実施形態では、１つのセルブロックＣＢがメモリホールＭＨ内に配される柱状構造体で構成される。セルブロックＣＢにおける各メモリセルが複数の抵抗変化素子を含むように構成される。これにより、その製造工程数を削減でき、製造コストを低減できるため、さらに低コストのメモリが実現出来る。
【0090】
（第４の実施形態）
次に、第４の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第３の実施形態と異なる部分を中心に説明する。
次に、第４の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第３の実施形態と異なる部分を中心に説明する。
【0091】
第３の実施形態では、１つのセルブロックＣＢがメモリホールＭＨ内に配されるセルアレイの構成が例示されるが、第４の実施形態では、１つのセルブロックＣＢがメモリホールＭＨ内に形成されるセルアレイの製造方法が例示される。
【0092】
図１４～図１６に示すセルブロックＣＢを含むセルアレイ５は、図１９（ａ）～図１９（ｃ）に示すように製造される。図１９（ａ）～図１９（ｃ）は、それぞれ、セルアレイ５の製造方法を示すＸＹ断面図であり、図１５のＥ－Ｅ’線に対応する犠牲膜ＳＦのＺ位置で切ったＸＹ断面を示す。
【0093】
半導体基板２１（図３参照）の＋Ｚ側に絶縁層２２２と犠牲層ＳＦとを交互に複数回積層し、積層体を形成する。絶縁層２２２は、例えばシリコン酸化物を主成分とする材料で形成され、犠牲層ＳＦは、例えばシリコン窒化物を主成分とする材料で形成される。セルブロックＣＢを形成するため、それぞれが積層体をＺ方向に貫通する複数のメモリホールＭＨを形成する。各メモリホールＭＨは、ＸＹ断面視でＸ方向を長手方向とする略楕円形状で形成され得る。図１９（ａ）に示すように、各メモリホールＭＨの側壁外周に、ゲート酸化膜ＧＤが堆積され、その内側に半導体膜ＣＨが堆積され、その後内部を絶縁膜ＤＦで埋めた後、絶縁膜ＤＦにおける図中中央部を残しながら図中左右の部分を除去する。リソグラフィを用いて絶縁膜ＤＦにおける図中左右の部分を選択的に露出するレジストパターンでマスキングすることで、絶縁膜ＤＦにおける図中中央部を残しながら図中左右の部分を除去するエッチング加工を行う。図１９（ｂ）に示すように、２つのサブホールＳＨを形成する。その後、図１９（ｃ）に示すように、図中右側のサブホールＳＨと図中左側のサブホールＳＨとのそれぞれにおいて、半導体膜ＣＨの内側に半導体膜ＣＨに接するようにカルコゲナイド系の材料（Ｇｅ、Ｓｂ、Ｔｅ）等の相変化材料で抵抗変化膜ＲＥ，ＲＥ’を堆積し、セルブロック選択線ＳＧのＺ位置、セルブロック選択線ＳＧ及び導電膜ＷＬの間のＺ位置まで抵抗変化膜ＲＥ，ＲＥ’を除去する。半導体膜ＣＨに対してもＸ方向中央付近で且つ導電膜ＷＬ直上のＺ位置までの部分を除去する。さらに、図中右側のサブホールＳＨには、抵抗変化膜ＲＥ’の内側にはタングステン等の低抵抗のローカルビット線柱ＬＢＬを埋めるが、セルブロック選択線ＳＧのＺ位置では、ローカルビット線柱ＬＢＬを除去し、絶縁膜ＤＦを埋め込む。図中左側のサブホールＳＨには、抵抗変化膜ＲＥの内側にはタングステン等の低抵抗のローカルソース線柱ＬＳＬを埋めるが、セルブロック選択線ＳＧのＺ位置では、ローカルソース線柱ＬＳＬを除去し、絶縁膜ＤＦを埋め込む。その後、犠牲層ＳＦを除去し、それによって形成された空隙に導電膜ＷＬを埋め込む事で、図１４～図１６に示すセルブロックＣＢを含むセルアレイ５が製造される。
【0094】
以上のように、第４の実施形態では、１つのセルブロックＣＢがメモリホールＭＨ内に形成される製造方法において、抵抗変化膜ＲＥ，ＲＥ’の堆積が同時に行われ得る。ローカルビット線柱ＬＢＬの埋め込みとローカルソース線柱ＬＳＬの埋め込みとが同時に行われ得る。これにより、製造工程数を少なく抑えて製造コストを低減できるため、低コストのメモリが実現出来る。
【0095】
（第５の実施形態）
次に、第５の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第４の実施形態と異なる部分を中心に説明する。
次に、第５の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第４の実施形態と異なる部分を中心に説明する。
【0096】
第１の実施形態では、２つのセルブロックＣＢがメモリホールＭＨ内に配されるセルアレイの構成が例示されるが、第５の実施形態では、２つのセルブロックＣＢがメモリホールＭＨ内に形成されるセルアレイの製造方法が例示される。
【0097】
図４～図６に示すセルブロックＣＢを含むセルアレイ５は、図２０（ａ）～図２０（ｄ）に示すように製造される。図２０（ａ）～図２０（ｄ）は、それぞれ、セルアレイ５の製造方法を示すＸＹ断面図であり、図５のＣ－Ｃ’線に対応する犠牲膜ＳＦのＺ位置で切ったＸＹ断面を示す。
【0098】
半導体基板２１（図３参照）の＋Ｚ側に絶縁層２２２と犠牲層ＳＦとを交互に複数回積層し、積層体を形成する。絶縁層２２２は、例えばシリコン酸化物を主成分とする材料で形成され、犠牲層ＳＦは、例えばシリコン窒化物を主成分とする材料で形成される。セルブロックＣＢを形成するため、それぞれが積層体をＺ方向に貫通する複数のメモリホールＭＨを形成する。各メモリホールＭＨは、ＸＹ断面視でＸ方向を長手方向とする略楕円形状で形成され得る。図２０（ａ）に示すように、各メモリホールＭＨの側壁外周に、ゲート酸化膜ＧＤが堆積され、その内側に半導体膜ＣＨが堆積され、その後内部を絶縁膜ＤＦで埋めた後、絶縁膜ＤＦにおける図中中央部を残しながら図中左右の部分を除去する。リソグラフィを用いて絶縁膜ＤＦにおける図中中央部を選択的にレジストパターンでマスキングすることで、絶縁膜ＤＦにおける図中中央部を残しながら図中左右の部分を除去するエッチング加工を行う。図２０（ｂ）に示すように、図中の左右の２つのサブホールＳＨを形成する。図２０（ｃ）に示すように、図中左右のサブホールＳＨでは、半導体膜ＣＨの内側に半導体膜ＣＨに接するように抵抗変化膜ＲＥを堆積するが、セルブロック選択線ＳＧのＺ位置、セルブロック選択線ＳＧ及び導電膜ＷＬの間のＺ位置では、抵抗変化膜ＲＥを除去する（図６（ａ）、図６（ｂ）参照）。半導体膜ＣＨに対してもＸ方向中央付近で且つ導電膜ＷＬ直上のＺ位置までの部分を除去する。その更に内側にはローカルビット線柱ＬＢＬを埋めるが、セルブロック選択線ＳＧのＺ位置では、ローカルビット線柱ＬＢＬを除去し、絶縁膜ＤＦを埋め込む（図６（ａ）参照）。図２０（ｄ）に示すように、絶縁膜ＤＦにおける図中左右の部分を残しながら図中中央部を除去する。リソグラフィを用いて絶縁膜ＤＦにおける図中中央部を選択的に露出するレジストパターンでマスキングすることで、絶縁膜ＤＦにおける図中左右の部分を残しながら図中中央部を除去するエッチング加工を行う。これにより、図中中央のサブホールＳＨを形成する。図中中央のサブホールＳＨには、内部にローカルソース線柱ＬＳＬを埋める。セルブロック選択線ＳＧのＺ位置、セルブロック選択線ＳＧ及び導電膜ＷＬの間のＺ位置では、半導体膜ＣＨに接しない（図６（ａ）、図６（ｂ）参照）が、導電膜ＷＬに対応したＺ位置では、半導体膜ＣＨと接する構造（図６（ｃ）参照）にする。その後、犠牲層ＳＦを除去し、それによって形成された空隙に導電膜ＷＬを埋め込む事で、図４～図６に示すセルブロックＣＢを含むセルアレイ５が製造される。
【0099】
以上のように、第５の実施形態では、２つのセルブロックＣＢがメモリホールＭＨ内に形成される製造方法において、２つのセルブロックＣＢの抵抗変化膜ＲＥの堆積が同時に行われ得る。２つのセルブロックＣＢのローカルビット線柱ＬＢＬの埋め込みが同時に行われ得る。これにより、製造工程数を削減でき、製造コストを低減できるため、低コストのメモリが実現出来る。
【0100】
なお、２回のリソグラフィの合わせズレがあると、ローカルソース線柱ＬＳＬとローカルビット線柱ＬＢＬの距離が変わり（半導体チャネル長が変わり）セルブロックＣＢの動作特性がばらつく可能性がある。そのことを考慮し、セルアレイ５は、図２０（ｂ）～図２０（ｄ）に示す工程に代えて、図２１（ａ）～図２１（ｃ）に示す工程が行われてもよい。この場合、図２０（ａ）に示す絶縁膜ＤＦにおける図中中央部及び左右の間の部分をマスキングするレジストパターンを用いてエッチング加工を行うことで、図２１（ａ）に示すように、図中中央及び左右の３つのサブホールＳＨを形成する。図２１（ｂ）に点線で示すように、図中中央のサブホールＳＨを選択的に覆うレジストパターンでマスキングして、図中左右のサブホールＳＨ内に、抵抗変化膜ＲＥを堆積し、セルブロック選択線ＳＧのＺ位置、セルブロック選択線ＳＧ及び導電膜ＷＬの間のＺ位置では、抵抗変化膜ＲＥを除去する（図６（ａ）、図６（ｂ）参照）。その後、図２１（ｃ）に示すように、マスキングを除去して、図中左右のサブホールＳＨでは、その更に内側にローカルビット線柱ＬＢＬを埋め、図中中央のサブホールＳＨでは、ローカルソース線柱ＬＳＬを埋める。セルブロック選択線ＳＧのＺ位置では、ローカルビット線柱ＬＢＬを除去し、絶縁膜ＤＦを埋め込む（図６（ａ）参照）。図中左右のサブホールＳＨでは、セルブロック選択線ＳＧのＺ位置でローカルビット線柱ＬＢＬを除去する。
【0101】
このように、図中中央及び左右の３つのサブホールＳＨを同時に形成でき、ローカルソース線柱ＬＳＬとローカルビット線柱ＬＢＬの距離が所望の距離になるように容易に形成できる。これにより、セルブロックＣＢの動作特性のばらつきを抑制できる。
【0102】
（第６の実施形態）
次に、第６の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第５の実施形態と異なる部分を中心に説明する。
次に、第６の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第５の実施形態と異なる部分を中心に説明する。
【0103】
第１の実施形態では、不揮発性半導体記憶装置１の構成を例示しているが、第６の実施形態では、不揮発性半導体記憶装置１のその構成での動作を例示する。
【0104】
【0105】
図２２では、タイミングｔ１より前において、待機時の動作が行われる。ロウデコーダ６は、ソース線ＳＬをローレベルＶＬ１（例えば、ＶＬ１＝０Ｖ）に維持し、セルブロック選択線ＳＧをローレベルＶＬ２（例えば、ＶＬ２＝０Ｖ又はマイナス電位）に維持し、非選択ワード線ＷＬ及び選択ワード線ＷＬをいずれもローレベルＶＬ３（例えば、ＶＬ３＝０Ｖ）に維持する。ワード線ＷＬのローレベルＶＬ３は、セルトランジスタＭＴのオフ特性を改善するために、マイナス電位（例えば、－２Ｖ）であってもよい。セルブロック選択トランジスタＳＧがオフ状態に維持されるので、ビット線ＢＬは０Ｖか任意の電位で良い。
【0106】
タイミングｔ１において、リード・ライト動作が開始される。ロウデコーダ６は、選択セルブロック選択線ＳＧの信号をローレベルＶＬ２からハイレベルＶＨ２へ遷移させ、セルブロックＣＢ０を選択する。
【0107】
ワード線ＷＬ１に対応するメモリセルＭＣ１を選ぶ場合（図８参照）、ワード線ＷＬ１の信号をローレベルＶＬ３からハイレベルＶＨ３へ遷移させ、他のワード線ＷＬ０，ＷＬ２～ＷＬＡ６３の信号をローレベルＶＬ３に維持する。ワード線ＷＬの信号は、ローレベルＶＬ３が非選択電位であり、ハイレベルＶＨ３が選択電位である。
【0108】
これにより、セルブロックＣＢ０におけるセルブロック選択線ＳＧ及びワード線ＷＬ１に対応したメモリセルＭＣ１がアクセス出来る。すなわち、ビット線ＢＬとソース線ＳＬとが選択メモリセルＭＣ１の抵抗変化素子ＲＥを介して導通する。１つのメモリセルＭＣが選ばれる状態にして、ソース線ＳＬをローレベルＶＬ１固定にしたまま、複数のビット線ＢＬ０，ＢＬ１のうち選択ビット線ＢＬ０をローレベルＶＬ４からハイレベルＶＨ４へ上げ残りのビット線をローレベルＶＬ４固定とすると選択ビット線ＢＬとソース線ＳＬとの間に電流が流れる。ビット線ＢＬの電位は、ハイレベルＶＨ４が選択電位であり、ローレベルＶＬ４が非選択電位である。
【0109】
リード時は、タイミングｔ１において、ロウデコーダ６は、選択ビット線ＢＬをローレベルＶＬ４からハイレベルＶＨ４へ上げた後にフローティングにする。これに応じて、選択メモリセルＭＣが高抵抗状態（Ｒｅｓｅｔ状態）であればビット線ＢＬの電位が下がりがたくハイレベルＶＨ４近傍に維持される。これにより、センスアンプ７がビット線ＢＬの電位がハイレベルＶＨ４であることを検知し、メモリセルＭＣから“１”が読み出される。メモリセルＭＣが低抵抗状態（Ｓｅｔ状態）であればビット線ＢＬの電位がローレベルＶＬ４へ下がる。これにより、センスアンプ７がビット線ＢＬの電位がローレベルＶＬ４であることを検知し、メモリセルＭＣから“０”が読み出される。このとき、セルブロックＣＢ０におけるセル電流が経由するトランジスタ数が２つである。
【0110】
ライト時は、タイミングｔ１において、センスアンプ７は、ライトしたいビット線ＢＬの電位をローレベルＶＬ４からハイレベルＶＨ４へ上げて、選択メモリセルＭＣに電流を流す。このときも、セルブロックＣＢ０におけるセル電流が経由するトランジスタ数が２つである。
【0111】
タイミングｔ１より後のタイミングｔ２において、センスアンプ７は、急峻にビット線ＢＬの電位をハイレベルＶＨ４からローレベルＶＬ４へ下げれば、選択メモリセルＭＣの抵抗変化素子（相変化素子）ＲＥが急冷されアモルファス化（高抵抗化）される。これにより、メモリセルＭＣが高抵抗状態（Ｒｅｓｅｔ状態）になり、メモリセルＭＣに“１”が書き込まれる。センスアンプ７は、ゆっくりとビット線ＢＬの電位をハイレベルＶＨ４からローレベルＶＬ４へ下げれば、選択メモリセルＭＣの抵抗変化素子（相変化素子）ＲＥが急冷され結晶化（低抵抗化）される。これにより、メモリセルＭＣが低抵抗状態（Ｓｅｔ状態）になり、メモリセルＭＣに“０”が書き込まれる。
【0112】
その後、リード・ライトが完了することに応じて、各信号が遷移前のレベルに戻され得る。例えば、選択ローカルストリング選択線ＳＧの信号は、ハイレベルＶＨ１からローレベルＶＬ１へ戻される。非選択ワード線ＷＬの信号は、ローレベルＶＬ３に維持されたままである。選択ワード線ＷＬの信号は、ハイレベルＶＨ３からローレベルＶＬ３へ戻される。
【0113】
以上のように、第６の実施形態では、不揮発性半導体記憶装置１において、選択メモリセルＭＣに対するリード・ライト動作時にセルブロックＣＢ０におけるセル電流が経由するトランジスタ数が２つである。すなわち、リード・ライト動作時に、セル電流が経由する半導体膜の経路長が抑制されるため、セル電流を容易に大きくすることができ、抵抗変化素子ＲＥのＳｅｔ／Ｒｅｓｅｔ駆動動作が容易である。
【0114】
なお、第１～第６の実施形態では、センスアンプ７内の構成に言及していないが、センスアンプ７は、例えば図２３に示すように構成されてもよい。図２３は、第６の実施形態の変形例におけるセンスアンプの構成を示す回路図である。図２３では、ビット線ＢＬの本数が８本の場合を例示しているが、ビット線ＢＬの本数は、２～７本であってもよいし、９本以上であってもよい。
【0115】
上記した様に、書きたい、読みたいビット線ＢＬに選択電位の電圧を印可すれば良いため、センスアンプ７は、図２３（ａ）に示すように、全部のビット線ＢＬ０～ＢＬ７を選択するように構成されてもよい。あるいは、図２３（ｂ）に示すように、１本のビット線ＢＬを選択するように構成されてもよい。あるいは、図２３（ｃ）に示すように、複数にグループ化されたビット線ＢＬからグループごとに選択された複数のビット線ＢＬを選択するように構成されてもよい。
【0116】
図２３（ａ）に示すセンスアンプ７は、複数のビット線ＢＬ０～ＢＬ７に対応する複数のセンスアンプモジュールＳＡ０～ＳＡ７を有する。各センスアンプモジュールＳＡ０～ＳＡ７は、対応するビット線ＢＬに接続される。
【0117】
例えば、ロウデコーダ６におけるドライバＷＬ１からワード線ＷＬ１へ選択電位であるローレベルＶＬ３（図２２参照）が供給された際に、センスアンプ７は、各ビット線ＢＬ０～ＢＬ７を選択電位であるハイレベルＶＨ４にする。これにより、図２３（ａ）に丸印で示すように、ワード線ＷＬ１と複数のビット線ＢＬ０～ＢＬ７とが交差する位置の各メモリセルＭＣが選択され、複数のビット線ＢＬ０～ＢＬ７に流れるセル電流が複数のセンスアンプモジュールＳＡ０～ＳＡ７で並行して検知される。これにより、センスアンプ７は、高速にセンスアンプ動作を行うことができる。
【0118】
あるいは、図２３（ｂ）に示すセンスアンプ７は、マルチプレクサＭＸ１００及びセンスアンプモジュールＳＡ１００を有する。マルチプレクサＭＸ１００は、複数のビット線ＢＬ０～ＢＬ７とセンスアンプモジュールＳＡ１００との間に接続されている。センスアンプモジュールＳＡ１００は、マルチプレクサＭＸ１００を介して複数のビット線ＢＬ０～ＢＬ７で共有される。これにより、セルアレイ５を複数のサブアレイに細分化した場合に、センスアンプ７の回路面積を低減することができる。
【0119】
例えば、図２３（ｂ）に示すように、ロウデコーダ６におけるドライバＷＬ１からワード線ＷＬ１へ選択電位であるローレベルＶＬ３（図２２参照）が供給された際に、センスアンプ７は、１本のビット線ＢＬ１を選択電位であるハイレベルＶＨ４にし、他のビット線ＢＬ０，ＢＬ２～ＢＬ７を非選択電位であるローレベルＶＬ４にする。これに応じて、センスアンプ７は、マルチプレクサＭＸ１００を制御して、選択電位が供給されたビット線ＢＬ１を選択してセンスアンプモジュールＳＡ１００に接続する。これにより、図２３（ｂ）に丸印で示すように、ワード線ＷＬ１と選択ビット線ＢＬ１とが交差する位置の各メモリセルＭＣが選択され、ワード線ＷＬ１と非選択ビット線ＢＬ０，ＢＬ２～ＢＬ７とが交差する位置の各メモリセルＭＣが非選択とされる。選択ビット線ＢＬ１に流れるセル電流がマルチプレクサＭＸ１００を介してセンスアンプモジュールＳＡ１００で検知される。
【0120】
あるいは、図２３（ｃ）に示すセンスアンプ７は、複数のマルチプレクサＭＸ２０１，ＭＸ２０２及び複数のセンスアンプモジュールＳＡ２０１、ＳＡ２０２を有する。マルチプレクサＭＸ２０１は、複数のビット線ＢＬ０～ＢＬ３とセンスアンプモジュールＳＡ２０１との間に接続されている。マルチプレクサＭＸ２０２は、複数のビット線ＢＬ４～ＢＬ７とセンスアンプモジュールＳＡ２０２との間に接続されている。すなわち、複数のビット線ＢＬ０～ＢＬ３は、センスアンプモジュールＳＡ２０１に対応してグループＧＲ１にグループ化されているとみなすことができ、複数のビット線ＢＬ４～ＢＬ７は、センスアンプモジュールＳＡ２０２に対応してグループＧＲ２にグループ化されているとみなすことができる。
【0121】
センスアンプモジュールＳＡ２０１は、マルチプレクサＭＸ２０１を介して複数のビット線ＢＬ０～ＢＬ３で共有される。センスアンプモジュールＳＡ２０２は、マルチプレクサＭＸ２０２を介して複数のビット線ＢＬ４～ＢＬ７で共有される。これにより、セルアレイ５を複数のサブアレイに細分化した場合に、センスアンプ７の回路面積を低減することができる。
【0122】
例えば、図２３（ｃ）に示すように、ロウデコーダ６におけるドライバＷＬ１からワード線ＷＬ１へ選択電位であるローレベルＶＬ３（図２２参照）が供給された際に、センスアンプ７は、グループＧＲ１において、１本のビット線ＢＬ１を選択電位であるハイレベルＶＨ４にし、他のビット線ＢＬ０，ＢＬ２～ＢＬ３を非選択電位であるローレベルＶＬ４にする。これに応じて、センスアンプ７は、マルチプレクサＭＸ２０１を制御して、選択電位が供給されたビット線ＢＬ１を選択してセンスアンプモジュールＳＡ２０１に接続する。同様に、センスアンプ７は、グループＧＲ２において、１本のビット線ＢＬ５を選択電位であるハイレベルＶＨ４にし、他のビット線ＢＬ４，ＢＬ６～ＢＬ７を非選択電位であるローレベルＶＬ４にする。これに応じて、センスアンプ７は、マルチプレクサＭＸ２０２を制御して、選択電位が供給されたビット線ＢＬ５を選択してセンスアンプモジュールＳＡ２０２に接続する。
【0123】
これにより、図２３（ｃ）に丸印で示すように、グループＧＲ１について、ワード線ＷＬ１と選択ビット線ＢＬ１とが交差する位置の各メモリセルＭＣが選択され、ワード線ＷＬ１と非選択ビット線ＢＬ０，ＢＬ２～ＢＬ３とが交差する位置の各メモリセルＭＣが非選択とされる。選択ビット線ＢＬ１に流れるセル電流がマルチプレクサＭＸ２０１を介してセンスアンプモジュールＳＡ２０１で検知される。同様に、グループＧＲ２について、ワード線ＷＬ１と選択ビット線ＢＬ５とが交差する位置の各メモリセルＭＣが選択され、ワード線ＷＬ１と非選択ビット線ＢＬ４，ＢＬ６～ＢＬ７とが交差する位置の各メモリセルＭＣが非選択とされる。選択ビット線ＢＬ５に流れるセル電流がマルチプレクサＭＸ２０２を介してセンスアンプモジュールＳＡ２０２で検知される。
【0124】
また、不揮発性半導体記憶装置１において、セルアレイ５が細分化された場合、ビット線ＢＬ端に接続されるページバッファ（センスアンプ）面積も削減できる。上記した様に、書きたい、読みたいビット線ＢＬだけに電圧を印可すれば良いため、３次元フラッシュメモリの様に全部のビット線ＢＬのリード／ライトを行っても良いし、クロスポイントメモリの様に１本のビット線ＢＬを選んで行っても良いし、任意のビット線ＢＬを選んでリード／ライトしても良い。例えば８本のビット線ＢＬの１本をリード／ライトしてその次に他の１本と徐々にリード／ライトして時分割でリード／ライトすると、リード／ライトを行うページバッファ（センスアンプ）を８本のビット線ＢＬで共有化出来るため、ビット線ＢＬ分割数が多くてもページバッファ面積も削減できる効果が生じる。
【0125】
（第７の実施形態）
次に、第７の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第６の実施形態と異なる部分を中心に説明する。
次に、第７の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第６の実施形態と異なる部分を中心に説明する。
【0126】
第１の実施形態では、各セルブロックの抵抗変化膜が一体となっている構成が例示されるが、第７の実施形態では、各セルブロックの抵抗変化膜が複数の抵抗変化膜に分割された構成が例示される。
【0127】
例えば、Ｚ方向に隣接したメモリセルＭＣ間に抵抗変化膜が存在する場合、その抵抗変化膜が高抵抗状態であれば問題無い。しかし、Ｚ方向に隣接するワード線ＷＬ間のＺ距離が近い場合、Ｚ方向に隣接するメモリセルＭＣ間で抵抗変化膜がワード線ＷＬの電界の影響等により低抵抗化する可能性がある。Ｚ方向に隣接するメモリセルＭＣ間で抵抗変化膜に低抵抗状態の部分があると、メモリセルＭＣ間にディスターバンス電流（リーク電流）が流れる可能性がある。選択メモリセルが高抵抗状態（Ｒｅｓｅｔ状態）で隣接する非選択メモリセルが低抵抗状態（Ｓｅｔ状態）である場合、Ｚ方向に隣接するメモリセルＭＣ間にディスターバンス電流が流れると、トータルのセル電流がＳｅｔ状態に対応した電流になってしまい、センスアンプ７でＳｅｔ状態と誤判定してしまう可能性がある。
【0128】
そのことを考慮し、第７の実施形態では、セルブロックＣＢは、図２４～図２６に示すように構成され得る。図２４は、セルブロックＣＢの構成を示す斜視図であり、セルブロックＣＢ０，ＣＢ３の構成を例示する。図２５は、セルブロックＣＢの構成を示す垂直方向の断面図であり、各セルブロックＣＢ０，ＣＢ３の中心軸を通るＸＺ断面を示す。図２５では、簡略化のため、ワード線ＷＬ－ワード線ＷＬ間の絶縁層の図示を省略している。図２６は、セルブロックＣＢの構成を示す平面方向の断面図である。図２６は、図２５をＦ－Ｆ’線で切ったＸＹ断面を示す。
【0129】
各セルブロックＣＢでは、抵抗変化膜が、複数のワード線ＷＬ０～ＷＬ６３に対応して複数の抵抗変化膜ＲＥ０～ＲＥ６３に分割されている構造が望ましい。複数の抵抗変化膜ＲＥ０～ＲＥ６３は、互いにＺ方向に離間しながら積層されている。各抵抗変化膜ＲＥ０～ＲＥ６３は、ＸＹ平面視において、ローカルソース線柱ＬＳＬに向く側が開放された横Ｕ字形状を有する。
【0130】
また、半導体膜ＣＨは、抵抗変化膜ＲＥ０～ＲＥ６３と同じＺ位置の第１の部分と複数の抵抗変化膜ＲＥ０～ＲＥ６３の間のＺ位置の第２の部分とを有し、第２の部分が第１の部分よりローカルソース線柱ＬＳＬ側に凹んでいる。これにより、複数の抵抗変化膜ＲＥ０～ＲＥ６３がＺ方向に確実に分割され得る。
【0131】
例えば、図２４～図２６に示す構造は、次の様に製造され得る。半導体基板２１（図３参照）の＋Ｚ側に絶縁層２２２と犠牲層ＳＦとを交互に複数回積層し、積層体を形成する。絶縁層２２２は、例えばシリコン酸化物を主成分とする材料で形成され、犠牲層ＳＦは、例えばシリコン窒化物を主成分とする材料で形成される。セルブロックＣＢを形成するため、それぞれが積層体をＺ方向に貫通する複数のメモリホールＭＨを形成する。絶縁層２２２に対して犠牲層ＳＦの選択比を確保できるエッチャントで犠牲層ＳＦをエッチングし、メモリホールＭＨの内側面を外側に凹ませる。その後、各メモリホールＭＨの側壁外周に、ゲート酸化膜ＧＤが堆積され、その内側に半導体膜ＣＨが堆積され、その内側に絶縁膜ＤＦが埋め込まれ、左右のサブホールＳＨ（図２０（ｂ）参照）が形成される。左右のサブホールＳＨでは、その内側面が導電膜ＷＬに対応するＺ位置で外側に凹んでいる（図２５参照）。左右のサブホールＳＨでは、抵抗変化膜ＲＥを厚めに堆積し、異方性エッチングで抵抗変化膜ＲＥをスリミングし、導電膜ＷＬ間のＺ位置で半導体膜ＣＨを露出させる。これにより、Ｚ方向に分割された複数の抵抗変化膜ＲＥ０～ＲＥ６３が形成される。その後、第５の実施形態と同様の工程が行われ、図２４～図２６に示す構造が製造される。
【0132】
以上のように、第７の実施形態では、各セルブロックＣＢにおいて、複数の抵抗変化膜ＲＥ０～ＲＥ６３が、複数のワード線ＷＬ０～ＷＬ６３に対応してＺ方向に分割されている。これにより、各メモリセルＭＣの抵抗変化素子ＲＥ０～ＲＥ６３がＺ方向に電気的に分離され得るので、Ｚ方向に隣接するメモリセルＭＣ間でディスターバンス電流が流れることを抑制でき、メモリセルＭＣの抵抗変化素子ＲＥ０～ＲＥ６３に対する書き込みバジェット、読み出しバジェットを改善できる。
【0133】
（第８の実施形態）
次に、第８の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第７の実施形態と異なる部分を中心に説明する。
次に、第８の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第７の実施形態と異なる部分を中心に説明する。
【0134】
第１の実施形態では、各セルブロックにおける抵抗変化膜がローカルビット線柱に接する構成が例示されるが、第８の実施形態では、各セルブロックにおける抵抗変化膜とローカルビット線柱及び半導体膜との間に熱バリア膜が介在する構成が例示される。
【0135】
例えば、選択メモリセルＭＣの抵抗変化素子ＲＥをＳｅｔ／Ｒｅｓｅｔ動作させる際にセル電流により抵抗変化素子ＲＥで発生するジュール熱を利用する。抵抗変化膜ＲＥがローカルビット線柱ＬＢＬに接する構成では、抵抗変化膜ＲＥで発生した熱がローカルビット線柱ＬＢＬ及び半導体膜ＣＨに漏れるので、選択メモリセルＭＣの抵抗変化素子ＲＥをＳｅｔ／Ｒｅｓｅｔ動作が可能な温度まで昇温するために比較的大きなセル電流を流すことになる。
【0136】
そのことを考慮し、第８の実施形態では、セルブロックＣＢは、図２７～図２８に示すように構成され得る。図２７は、セルブロックＣＢの構成を示す垂直方向の断面図であり、各セルブロックＣＢ０，ＣＢ３の中心軸を通るＸＺ断面を示す。図２７では、簡略化のため、ワード線ＷＬ－ワード線ＷＬ間の絶縁層の図示を省略している。図２８は、セルブロックＣＢの構成を示す平面方向の断面図である。図２８は、図２７をＧ－Ｇ’線で切ったＸＹ断面を示す。
【0137】
各セルブロックＣＢでは、抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間に熱バリア膜ＨＢ１が介在する。熱バリア膜ＨＢ１は、抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間でＺ方向に延びて複数の導電膜ＷＬ０～ＷＬ６３を貫通する。熱バリア膜ＨＢ１は、略半円筒形状を有し、その外側面が抵抗変化膜ＲＥの内側面に接し、その内側面がローカルビット線柱ＬＢＬの外側面に接する。
【0138】
抵抗変化膜ＲＥと半導体膜ＣＨとの間に熱バリア膜ＨＢ２が介在する。熱バリア膜ＨＢ２は、抵抗変化膜ＲＥと半導体膜ＣＨとの間でＺ方向に延びて複数の導電膜ＷＬ０～ＷＬ６３を貫通する。熱バリア膜ＨＢ２は、略半円筒形状を有し、その外側面が半導体膜ＣＨの内側面に接し、その内側面が抵抗変化膜ＲＥの外側面に接する。このとき、抵抗変化膜ＲＥは、半導体膜ＣＨに接触する部分とローカルビット線柱ＬＢＬに接触する部分とを含む。
【0139】
なお、さらに、ローカルソース線柱ＬＳＬと半導体膜ＣＨとの間に熱バリア膜ＨＢ３が介在してもよい。熱バリア膜ＨＢ３は、ローカルソース線柱ＬＳＬと半導体膜ＣＨとの間でＺ方向に延びて複数の導電膜ＷＬ０～ＷＬ６３を貫通する。熱バリア膜ＨＢ３は、略角筒形状を有し、その＋Ｙ側，－Ｙ側の外側面が半導体膜ＣＨの内側面に接し、その内側面がローカルソース線柱ＬＳＬの外側面に接する。
【0140】
各熱バリア膜ＨＢ１，ＨＢ２，ＨＢ３は、熱抵抗の高い導電物質で形成され、例えばＴｉＮ、ＴａＮ、ＴｉＯｘ，Ｃ，ＣＮ等の導電物質で形成される。熱バリア膜ＨＢ１は、抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間で電流を通しながら抵抗変化膜ＲＥからの熱の漏れを抑制できる。熱バリア膜ＨＢ２は、抵抗変化膜ＲＥと半導体膜ＣＨとの間で電流を通しながら抵抗変化膜ＲＥからの熱の漏れを抑制できる。熱バリア膜ＨＢ３は、ローカルソース線柱ＬＳＬと半導体膜ＣＨとの間で電流を通しながら抵抗変化膜ＲＥからの熱の漏れを抑制できる。
【0141】
例えば、抵抗変化膜ＲＥが相変化材料、磁性材料、金属酸化物材料のいずれで形成される場合も、昇温で動作、或いは高温でスイッチングし易くして動作するので、熱抵抗の高い熱バリア膜ＨＢ１，ＨＢ２で挟むことで、発熱による熱の逃げを抑え、より低電流で昇温させることが出来る。中央のローカルソース線柱ＬＳＬの回りにも熱バリア膜ＨＢ３を挿入すれば、抵抗変化膜ＲＥの熱エネルギーが半導体膜ＲＥを介してローカルソース線柱ＬＳＬに逃げるのも防ぐことが出来る。それとともに、熱バリア膜ＨＢ１，ＨＢ２により、抵抗変化膜ＲＥと他の膜との電気的な接触抵抗を下げることが可能となる。
【0142】
また、熱バリア膜ＨＢ１，ＨＢ２によれば、抵抗変化膜ＲＥへ、或いは抵抗変化膜ＲＥからの各種原子の拡散防止が可能になり、データの保持信頼性の劣化を抑制できる。
【0143】
以上のように、第８の実施形態では、各セルブロックＣＢにおいて、抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間に熱バリア膜ＨＢ１が介在し、抵抗変化膜ＲＥと半導体膜ＣＨとの間に熱バリア膜ＨＢ２が介在する。これにより、選択メモリセルＭＣの抵抗変化素子ＲＥをＳｅｔ／Ｒｅｓｅｔ動作が可能な温度まで昇温するためのセル電流の大きさを低減でき、不揮発性半導体記憶装置１の消費電力を低減できる。
【0144】
なお、熱バリア膜ＨＢ１，ＨＢ２の材料として界面の電気抵抗が比較的高い材料を挿入して、界面抵抗での発熱を昇温に用いる熱アシスト機能を持たせてもよい。あるいは、熱バリア膜ＨＢ１，ＨＢ２の材料を抵抗変化膜ＲＥに対する熱的な接触抵抗が高い材料にし、熱バリア膜ＨＢ１，ＨＢ２及び抵抗変化膜ＲＥの界面を初期高抵抗の状態にしてもよい。これにより、抵抗変化膜ＲＥがメモリセルＭＣ間で分割された構成（図２５参照）にしなくても、導電膜ＷＬ間の電流パス分離を実現出来る。このように、熱バリア膜ＨＢ１，ＨＢ２は、多数の用途に適用可能である。
【0145】
（第９の実施形態）
次に、第９の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第８の実施形態と異なる部分を中心に説明する。
次に、第９の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第８の実施形態と異なる部分を中心に説明する。
【0146】
第９の実施形態では、第７の実施形態と第８の実施形態とを組み合わせる。第９の実施形態では、セルブロックＣＢは、図２９～図３０に示すように構成され得る。図２９は、セルブロックＣＢの構成を示す垂直方向の断面図であり、各セルブロックＣＢ０，ＣＢ３の中心軸を通るＸＺ断面を示す。図２９では、簡略化のため、ワード線ＷＬ－ワード線ＷＬ間の絶縁層の図示を省略している。図３０は、セルブロックＣＢの構成を示す平面方向の断面図である。図３０は、図２９をＨ－Ｈ’線で切ったＸＹ断面を示す。
【0147】
各セルブロックＣＢでは、抵抗変化膜が、複数のワード線ＷＬ０～ＷＬ６３に対応して複数の抵抗変化膜ＲＥ０～ＲＥ６３に分割されている。複数の抵抗変化膜ＲＥ０～ＲＥ６３は、互いにＺ方向に離間しながら積層されている。各抵抗変化膜ＲＥ０～ＲＥ６３は、ＸＹ平面視において、ローカルソース線柱ＬＳＬに向く側が開放された横Ｕ字形状を有する。これにより、各メモリセルＭＣの抵抗変化素子ＲＥ０～ＲＥ６３がＺ方向に電気的に分離され得るので、Ｚ方向に隣接するメモリセルＭＣ間でディスターバンス電流が流れることを抑制できる。
【0148】
抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間に熱バリア膜ＨＢ１が介在する。熱バリア膜ＨＢ１は、抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間でＺ方向に延びて複数の導電膜ＷＬ０～ＷＬ６３を貫通する。熱バリア膜ＨＢ１は、略半円筒形状を有し、その外側面が抵抗変化膜ＲＥの内側面に接し、その内側面がローカルビット線柱ＬＢＬの外側面に接する。
【0149】
抵抗変化膜ＲＥと半導体膜ＣＨとの間に熱バリア膜ＨＢ２が介在する。熱バリア膜ＨＢ２は、抵抗変化膜ＲＥと半導体膜ＣＨとの間でＺ方向に延びて複数の導電膜ＷＬ０～ＷＬ６３を貫通する。熱バリア膜ＨＢ２は、略半円筒形状を有し、その外側面が半導体膜ＣＨの内側面に接し、その内側面が抵抗変化膜ＲＥの外側面に接する。
【0150】
なお、さらに、ローカルソース線柱ＬＳＬと半導体膜ＣＨとの間に熱バリア膜ＨＢ３が介在してもよい。熱バリア膜ＨＢ３は、ローカルソース線柱ＬＳＬと半導体膜ＣＨとの間でＺ方向に延びて複数の導電膜ＷＬ０～ＷＬ６３を貫通する。熱バリア膜ＨＢ３は、略角筒形状を有し、その＋Ｙ側，－Ｙ側の外側面が半導体膜ＣＨの内側面に接し、その内側面がローカルソース線柱ＬＳＬの外側面に接する。
【0151】
各熱バリア膜ＨＢ１，ＨＢ２，ＨＢ３は、熱抵抗の高い導電物質で形成され、例えばＴｉＮ、ＴａＮ、ＴｉＯｘ，Ｃ，ＣＮ等の導電物質で形成される。熱バリア膜ＨＢ１は、抵抗変化膜ＲＥと半導体膜ＣＨとの間で電流を通しながら抵抗変化膜ＲＥからの熱の漏れを抑制できる。熱バリア膜ＨＢ２は、抵抗変化膜ＲＥと半導体膜ＣＨとの間で電流を通しながら抵抗変化膜ＲＥからの熱の漏れを抑制できる。熱バリア膜ＨＢ３は、ローカルソース線柱ＬＳＬと半導体膜ＣＨとの間で電流を通しながら抵抗変化膜ＲＥからの熱の漏れを抑制できる。
【0152】
以上のように、第９の実施形態では、各セルブロックＣＢにおいて、複数の抵抗変化膜ＲＥ０～ＲＥ６３が、複数のワード線ＷＬ０～ＷＬ６３に対応してＺ方向に分割されている。これにより、各メモリセルＭＣの抵抗変化素子ＲＥ０～ＲＥ６３がＺ方向に電気的に分離され得るので、Ｚ方向に隣接するメモリセルＭＣ間でディスターバンス電流が流れることを抑制できる。また、各セルブロックＣＢにおいて、抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間に熱バリア膜ＨＢ１が介在し、抵抗変化膜ＲＥと半導体膜ＣＨとの間に熱バリア膜ＨＢ２が介在する。これにより、選択メモリセルＭＣの抵抗変化素子ＲＥをＳｅｔ／Ｒｅｓｅｔ動作が可能な温度まで昇温するためのセル電流の大きさを低減できる。したがって、メモリセルＭＣの抵抗変化素子ＲＥ０～ＲＥ６３に対する書き込みバジェット、読み出しバジェットを改善でき、不揮発性半導体記憶装置１の消費電力を低減できる。
【0153】
（第１０の実施形態）
次に、第１０の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第９の実施形態と異なる部分を中心に説明する。
次に、第１０の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第９の実施形態と異なる部分を中心に説明する。
【0154】
第１の実施形態～第９の実施形態では、複数のセルブロックＣＢのレイアウト構成について言及していないが、第１０の実施形態は、複数のセルブロックＣＢのレイアウト構成について例示する。
【0155】
不揮発性半導体記憶装置１において、図３１（ａ）に示すように、複数のセルブロックＣＢ１００～ＣＢ１０７がＸＹ方向に２次元的に配列されてセルアレイ５が構成されてもよい。図３１（ａ）は、セルアレイ５の構成を示す平面図であり、１つのセルブロックＣＢがメモリホールＭＨ内に配される柱状構造体で構成される場合（図９～図１１参照）の複数のセルブロックＣＢ１００～ＣＢ１０７のレイアウト構成を例示する。
【0156】
図３１（ａ）に示す様に、複数のセルブロックＣＢ１００～ＣＢ１０７は、それぞれがＸ方向に沿っている複数列を形成するように配列される。セルブロックＣＢ１０２，ＣＢ１０６の配列が１つの列を形成し、セルブロックＣＢ１００，ＣＢ１０４の配列が他の１つの列を形成する。複数列は、Ｙ方向に隣接する列間で配列の半ピッチ分、その配置のＸ位置がずれている。セルブロックＣＢ１００のＸ位置は、セルブロックＣＢ１０２のＸ位置に対して、セルブロックＣＢ１０２，ＣＢ１０６の配列の半ピッチ分ずれている。これにより、リソグラフィ的に、複数のセルブロックＣＢ１００～ＣＢ１０７に対する複数のメモリホールＭＨの開口が容易になる。
【0157】
図３１（ａ）の例では、Ｙ方向で１列おきにダミーのメモリホールＭＨを形成する。ダミーのセルブロックＣＢ１０２，ＣＢ１０３，ＣＢ１０６，ＣＢ１０７は、セルブロック選択トランジスタが省略される。この為、分断膜ＳＨＥでセルブロック選択信号線ＳＧをＹ方向に分断している。これにより、Ｘ方向に１本毎にビット線ＢＬとソース線ＳＬとを交互に配置しても、セルブロックＣＢのＹ方向の配置ピッチを小さくできる。分離パターンＩＳＯは、製造時に、ローカルソース線柱ＬＳＬを埋め込むためのサブホールＳＨとローカルビット線柱ＬＢＬを埋め込むためのサブホールＳＨ（図１９（ｂ）参照）とを分離するマスキング用のレジストパターンのレイアウトである。
【0158】
あるいは、不揮発性半導体記憶装置１において、図３１（ｂ）に示すように、複数のセルブロックＣＢ２００～ＣＢ２１５がＸＹ方向に２次元的に配列されてセルアレイ５が構成されてもよい。図３１（ｂ）は、セルアレイ５の構成を示す平面図であり、２つのセルブロックＣＢのセットがメモリホールＭＨ内に配される柱状構造体で構成される場合（図４～図６参照）の複数のセルブロックＣＢ２００～ＣＢ２１５のレイアウト構成を例示する。
【0159】
図３１（ｂ）に示す様に、複数のセルブロックＣＢ２００～ＣＢ２１５は、それぞれがＸ方向に沿っている複数列を形成するように配列される。セルブロックＣＢ２００，ＣＢ２０４のセット、セルブロックＣＢ２０８，ＣＢ２１２のセットの配列が１つの列を形成し、セルブロックＣＢ２０１，ＣＢ２０５のセット、セルブロックＣＢ２０９，ＣＢ２１３のセットの配列が他の１つの列を形成する。複数列は、Ｙ方向に隣接する列間で配列の半ピッチ分、その配置のＸ位置がずれている。セルブロックＣＢ２０１，ＣＢ２０５の中間のＸ位置は、セルブロックＣＢ２０４，ＣＢ２０８の中間のＸ位置に対して、セルブロックＣＢ２００，ＣＢ２０４のセット、セルブロックＣＢ２０８，ＣＢ２１２のセットの配列の半ピッチ分ずれている。これにより、リソグラフィ的に、複数のセルブロックＣＢ２００～ＣＢ２１５に対する複数のメモリホールＭＨの開口が容易になる。
【0160】
図３１（ｂ）の例では、Ｙ方向で１列おきにダミーのメモリホールＭＨを形成する。ダミーのセルブロックＣＢ２００，ＣＢ２０４，ＣＢ２０８，ＣＢ２１２，２０２，ＣＢ２０７，ＣＢ２１０，ＣＢ２１４は、セルブロック選択トランジスタが省略される。この為、分断膜ＳＨＥでセルブロック選択信号線ＳＧをＹ方向に分断している。これにより、Ｘ方向にビット線ＢＬ間に１つおきにソース線ＳＬを配置しても、セルブロックＣＢのＹ方向の配線ピッチを小さくできる。分離パターンＩＳＯは、製造時に、ローカルソース線柱ＬＳＬを埋め込むための中央のサブホールＳＨとローカルビット線柱ＬＢＬを埋め込むための左右のサブホールＳＨ（図２１（ａ）参照）とを分離するマスキング用のレジストパターンのレイアウトである。なお、リソグラフィの容易性にもよるが、最初から分断膜ＳＨＥ下のメモリホールＭＨの形成を省略してもよい。
【0161】
以上のように、第１０の実施形態では、不揮発性半導体記憶装置１のセルアレイ５において、Ｙ方向に隣接する列間で配列の半ピッチ分Ｘ位置がずれた複数列を形成するように複数のセルブロックＣＢ１００～ＣＢ１０８がＸＹ方向に２次元的に配列される。これにより、複数のメモリホールＭＨの形成が容易になり、不揮発性半導体記憶装置１を容易に製造できる。
【0162】
（第１１の実施形態）
次に、第１１の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１０の実施形態と異なる部分を中心に説明する。
次に、第１１の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１０の実施形態と異なる部分を中心に説明する。
【0163】
第１０の実施形態では、複数のセルブロックＣＢのレイアウト構成について例示するが、第１１の実施形態は、複数のセルブロックＣＢのレイアウト構成に加えてセンスアンプ７との接続構成についてさらに例示する。
【0164】
不揮発性半導体記憶装置１において、図３２に示すように、複数のセルブロックＣＢ１００～ＣＢ１０８がＸＹ方向に２次元的に配列されてセルアレイ５が構成されてもよい。図３２は、セルアレイ５の構成を示す平面図であり、２つのセルブロックＣＢがメモリホールＭＨ内に配される場合（図３１（ｂ）参照）のレイアウト構成を分離部ＳＴ間に拡張して示す。複数のビット線ＢＬ０～ＢＬ７とセンスアンプ７との接続構成は、図２３（ａ）～図２３（ｃ）に示すような任意の構成を採用可能であるが、図３２では、図２３（ｂ）に対応する構成を例示する。
【0165】
複数のビット線ＢＬ０～ＢＬ７は、それぞれがＹ方向に延びるとともに、互いにＸ方向に配列される。複数のビット線ＢＬ０～ＢＬ７は、一端側でセンスアンプ７に接続される。複数のビット線ＢＬ０～ＢＬ７は、例えばマルチプレクサＭＸ１００に接続される。
【0166】
複数のソース線ＳＬ０～ＳＬ３は、それぞれがＹ方向に延びるとともに、ビット線ＢＬ間に１つおきに配されるように互いにＸ方向に配列される。各ソース線ＳＬ０～ＳＬ３は、ロウデコーダ６に接続される。複数のソース線ＳＬ０～ＳＬ３は、センスアンプ７に接続されない。
【0167】
ソース線ＳＬが配されないビット線ＢＬ間には、シールド線ＳＨＬが配されてもよい。複数のシールド線ＳＨＬ０～ＳＨＬ２は、それぞれがＹ方向に延びるとともに、ソース線ＳＬ間に配され且つビット線ＢＬ間に１つおきに配されるように互いにＸ方向に配列される。各シールド線ＳＨＬ０～ＳＨＬ２は、ロウデコーダ６に接続される。複数のシールド線ＳＨＬ０～ＳＨＬ２は、センスアンプ７に接続されない。
【0168】
なお、各ソース線ＳＬ０～ＳＬ３は、ロウデコーダ６から固定電位（例えば、Ｌレベル）が供給されてもよい。各シールド線ＳＨＬ０～ＳＨＬ２は、ロウデコーダ６から固定電位（例えば、Ｌレベル）が供給されてもよい。これにより、ビット線ＢＬ間のクロストークを抑制しながらビット線ＢＬ間のＸ距離を低減できる。
【0169】
図３２に示すセルアレイ５において、複数のセルブロック選択線ＳＧ０～ＳＧ１５は、それぞれがＸ方向に延びるとともに、分断膜ＳＨＥを介して互いにＹ方向に分断されている。各セルブロックＣＢは、その長手方向をＸ方向とする。複数のセルブロックＣＢは、セルブロック選択線ＳＧに収まるように、Ｘ方向に配列されている。複数のセルブロック選択線ＳＧ０～ＳＧ１５及び複数の分断膜ＳＨＥの－Ｚ側には、複数層のワード線ＷＬ０～ＷＬ６３が互いにＺ方向に離間しながら積層されている（図３参照）。各ワード線ＷＬは、分離部ＳＴ間で連続した導電膜で構成されている。図３２に示すセルアレイ５では、１６本のセルブロック選択線ＳＧ０～ＳＧ１５に対して各ワード線ＷＬ０～ＷＬ６３が共通化されている。
【0170】
不揮発性半導体記憶装置１では、セルブロック選択線ＳＧ、選択ワード線ＷＬ、選択ビット線ＢＬの組み合わせにより任意の数のメモリセルＭＣに対してリード／ライト出来るので、ワード線ＷＬを共有化可能なセルブロック選択線ＳＧの数は任意である。但し、共有化するセルブロック選択線ＳＧの数を多くすると消費電力が増えるので、セルブロック選択線ＳＧ１６本／ワード線ＷＬ１本程度の比率で共有化することが望ましい。図３２に示す例では、複数のビット線ＢＬ０～ＢＬ７の内の１本をマルチプレクサＭＸ１００で活性化してセンスアンプモジュールＳＡ１００につないでリード／ライトする構成を例示している。１本／８本のビット線ＢＬの活性化により、センスアンプ７のレイアウト面積を約１／８に減らせる効果がある。これにより電流駆動の抵抗変化型メモリであってもビット線ＢＬのＩＲドロップ低減の為にビット線ＢＬ長を短くしてもセンスアンプ７のレイアウト面積の増大を抑制できる。
【0171】
以上のように、第１１の実施形態では、不揮発性半導体記憶装置１のセルアレイ５において、複数のビット線ＢＬ０～ＢＬ７の間にはソース線ＳＬ又はシールド線ＳＨＬが配される。これにより、ビット線ＢＬ間のクロストークを抑制しながらビット線ＢＬ間のＸ距離を低減でき、セルアレイ５のレイアウト面積を容易に低減できる。
【0172】
（第１２の実施形態）
次に、第１２の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１１の実施形態と異なる部分を中心に説明する。
次に、第１２の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１１の実施形態と異なる部分を中心に説明する。
【0173】
第１の実施形態、第８の実施形態では、２つのセルブロックのセットがメモリホールＭＨ内に配される構成が例示されるが、第１２の実施形態では、４つのセルブロックのセットがメモリホールＭＨ内に配される構成が例示される。
【0174】
セルブロックＣＢは、例えば、図３３～図３４に示すように構成される。図３３は、セルブロックＣＢの構成を示す垂直方向の断面図であり、セルブロックＣＢの中心軸を通るＸＺ断面を示す。図３３では、簡略化のため、ワード線ＷＬ－ワード線ＷＬ間の絶縁層の図示を省略している。図３４は、セルブロックＣＢの構成を示す平面方向の断面図である。図３４は、図３３をＩ－Ｉ’線で切ったＸＹ断面を示す。
【0175】
【0176】
セルブロックＣＢ０とセルブロックＣＢ１との間の絶縁膜ＤＦは、各セルブロックＣＢの－Ｚ側端まで達しており、セルブロックＣＢ０とセルブロックＣＢ１とを電気的に分離している。セルブロックＣＢ０のローカルビット線柱ＬＢＬとセルブロックＣＢ１のローカルビット線柱ＬＢＬとは絶縁膜ＤＦで電気的に分離されている。セルブロックＣＢ０の抵抗変化膜ＲＥとセルブロックＣＢ１の抵抗変化膜ＲＥとは絶縁膜ＤＦで電気的に分離されている。
【0177】
セルブロックＣＢ３とセルブロックＣＢ４との間の絶縁膜ＤＦは、各セルブロックＣＢの－Ｚ側端まで達しており、セルブロックＣＢ３とセルブロックＣＢ４とを電気的に分離している。セルブロックＣＢ３のローカルビット線柱ＬＢＬとセルブロックＣＢ４のローカルビット線柱ＬＢＬとは絶縁膜ＤＦで電気的に分離されている。セルブロックＣＢ３の抵抗変化膜ＲＥとセルブロックＣＢ４の抵抗変化膜ＲＥとは絶縁膜ＤＦで電気的に分離されている。
【0178】
－Ｙ側のローカルソース線柱ＬＳＬと＋Ｙ側のローカルソース線柱ＬＳＬとの間の絶縁膜ＤＦは、各柱の－Ｚ側端まで達しており、－Ｙ側のローカルソース線柱ＬＳＬと＋Ｙ側のローカルソース線柱ＬＳＬとは絶縁膜ＤＦで電気的に分離されている。
【0179】
なお、図３３～図３４に示すように、各セルブロックＣＢでは、抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間に熱バリア膜ＨＢ１が介在してもよく、抵抗変化膜ＲＥと半導体膜ＣＨとの間に熱バリア膜ＨＢ２が介在してもよい。さらに、ローカルソース線柱ＬＳＬと半導体膜ＣＨとの間に熱バリア膜ＨＢ３が介在してもよい。
【0180】
図３３～図３４に示す構造は、図３５に示すように、次の点で図２０（ａ）～図２０（ｄ）に示す製造方法と異なる製造方法で製造され得る。図３５は、セルアレイ５の構成を示す平面図であるが、製造方法を示す図として流用する。
【0181】
図２０（ｄ）に示す構造が形成された後、図３５（ａ）に示すように、メモリホールＭＨの外側のＹ位置を通りＸ方向に延びた溝パターンＴＲ１を積層体２２の最上の絶縁層２２２のＺ位置（図３参照）まで形成する。また、メモリホールＭＨの中心のＹ位置を通りＸ方向にメモリホールＭＨを横切って延びメモリホールＭＨの－Ｚ側端（図３参照）に達する溝パターンＴＲ２を形成する。そして、各溝パターンＴＲ１，ＴＲ２に絶縁物質（例えば、シリコン酸化物）を埋め込んで分断膜ＳＨＥを形成する。その後、犠牲層ＳＦを除去し、それによって形成された空隙に導電膜ＷＬを埋め込む事で、図３３～図３４に示す４つのセルブロックのセットを含むセルアレイ５が製造される。
【0182】
あるいは、図２０（ｄ）に示す構造が形成された後、図３５（ｂ）に示すように、メモリホールＭＨ内で中心のＹ位置を通りＸ方向に延びメモリホールＭＨの－Ｚ側端に達する溝パターンＴＲ３を形成する。そして、溝パターンＴＲ３に絶縁物質（例えば、シリコン酸化物）を埋め込んで絶縁膜ＤＦを形成する。その後、犠牲層ＳＦを除去し、それによって形成された空隙に導電膜ＷＬを埋め込む事によっても、図３３～図３４に示す４つのセルブロックのセットを含むセルアレイ５が製造される。
【0183】
【0184】
また、セルブロック選択線ＳＧのレイアウト構成については、図３５（ａ）に示すように、メモリホールＭＨ内でＹ方向に隣接する複数のセルブロックＣＢが異なるセルブロック選択線ＳＧに対応していてもよい。この場合、メモリホールＭＨ内でＹ方向に隣接する複数のセルブロックＣＢのローカルビット線柱ＬＢＬは、共通のビット線ＢＬに接続され得る。例えば、セルブロックＣＢ０とセルブロックＣＢ１とは、メモリホールＭＨ内でＹ方向に隣接する。セルブロックＣＢ０は、セルブロック選択線ＳＧ０に対応する。セルブロックＣＢ１は、セルブロック選択線ＳＧ１に対応する。セルブロックＣＢ０は、セルブロック選択トランジスタＳＧ０がオンした際にローカルビット線柱ＬＢＬがコンタクトプラグＣＰ１を介してビット線ＢＬ０に接続され得る。セルブロックＣＢ１は、セルブロック選択トランジスタＳＧ１がオンした際にローカルビット線柱ＬＢＬがコンタクトプラグＣＰ１を介してビット線ＢＬ０に接続され得る。
【0185】
セルブロックＣＢ３とセルブロックＣＢ４とは、メモリホールＭＨ内でＹ方向に隣接する。セルブロックＣＢ３は、セルブロック選択線ＳＧ０に対応する。セルブロックＣＢ４は、セルブロック選択線ＳＧ１に対応する。セルブロックＣＢ３は、セルブロック選択トランジスタＳＧ０がオンした際にローカルビット線柱ＬＢＬがコンタクトプラグＣＰ１を介して共通のビット線ＢＬ１に接続され得る。セルブロックＣＢ４は、セルブロック選択トランジスタＳＧがオンした際にローカルビット線柱ＬＢＬがコンタクトプラグＣＰ１を介してビット線ＢＬ１に接続され得る。
【0186】
＋Ｙ側のローカルソース線柱ＬＳＬと－Ｙ側のローカルソース線柱ＬＳＬとは、メモリホールＭＨ内でＹ方向に隣接する。＋Ｙ側のローカルソース線柱ＬＳＬは、セルブロック選択線ＳＧ０に対応する。－Ｙ側のローカルソース線柱ＬＳＬは、セルブロック選択線ＳＧ１に対応する。＋Ｙ側のローカルソース線柱ＬＳＬと－Ｙ側のローカルソース線柱ＬＳＬとは、それぞれ、コンタクトプラグＣＰ２を介して共通のソース線ＳＬに接続される。
【0187】
あるいは、セルブロック選択線ＳＧのレイアウト構成については、図３５（ｂ）に示すように、メモリホールＭＨ内でＹ方向に隣接する複数のセルブロックＣＢが同じセルブロック選択線ＳＧに対応していてもよい。この場合、メモリホールＭＨ内でＹ方向に隣接する複数のセルブロックＣＢは、異なるビット線ＢＬに接続され得る。例えば、セルブロックＣＢ０とセルブロックＣＢ１とは、メモリホールＭＨ内でＹ方向に隣接する。セルブロックＣＢ０とセルブロックＣＢ１とは、共通のセルブロック選択線ＳＧに対応する。セルブロックＣＢ０は、セルブロック選択トランジスタＳＧがオンした際にコンタクトプラグＣＰ１を介してビット線ＢＬ０に接続される。セルブロックＣＢ１は、セルブロック選択トランジスタＳＧがオンした際にコンタクトプラグＣＰ１を介してビット線ＢＬ１に接続される。
【0188】
セルブロックＣＢ３とセルブロックＣＢ４とは、メモリホールＭＨ内でＹ方向に隣接する。セルブロックＣＢ３とセルブロックＣＢ４とは、共通のセルブロック選択線ＳＧに対応する。セルブロックＣＢ３は、セルブロック選択トランジスタＳＧがオンした際にコンタクトプラグＣＰ１を介してビット線ＢＬ２に接続される。セルブロックＣＢ４は、セルブロック選択トランジスタＳＧがオンした際にコンタクトプラグＣＰ１を介してビット線ＢＬ３に接続される。
【0189】
＋Ｙ側のローカルソース線柱ＬＳＬと－Ｙ側のローカルソース線柱ＬＳＬとは、メモリホールＭＨ内でＹ方向に隣接する。＋Ｙ側のローカルソース線柱ＬＳＬと－Ｙ側のローカルソース線柱ＬＳＬとは、共通のセルブロック選択線ＳＧに対応する。＋Ｙ側のローカルソース線柱ＬＳＬと－Ｙ側のローカルソース線柱ＬＳＬとは、それぞれ、コンタクトプラグＣＰ２を介して共通のソース線ＳＬに接続される。
【0190】
以上のように、第１２の実施形態では、不揮発性半導体記憶装置１のセルアレイ５において、４つのセルブロックＣＢのセットがメモリホールＭＨ内に配される。これにより、モリホールＭＨ内に配されるセルブロック数を多く確保できるので、ＸＹ方向のメモリセルＭＣの配置密度を容易に向上でき、単位記憶容量当たりのチップコストを低減できる。
【0191】
（第１３の実施形態）
次に、第１３の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１２の実施形態と異なる部分を中心に説明する。
次に、第１３の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１２の実施形態と異なる部分を中心に説明する。
【0192】
第１の実施形態～第１２の実施形態では、各セルブロックが１本のローカスソース線に対応する構成が例示されるが、第１２の実施形態では、各セルブロックが複数のローカスソース線に対応する構成が例示される。
【0193】
セルブロックＣＢは、例えば、図３６～図３７に示すように構成される。図３６は、セルブロックＣＢ０，ＣＢ３，ＣＢ６，ＣＢ９の構成を示す垂直方向の断面図であり、各セルブロックＣＢ０，ＣＢ３，ＣＢ６，ＣＢ９の中心軸を通るＸＺ断面を示す。図３６では、簡略化のため、ワード線ＷＬ－ワード線ＷＬ間の絶縁層の図示を省略している。図３７は、セルブロックＣＢ０，ＣＢ３，ＣＢ６，ＣＢ９の構成を示す平面方向の断面図である。図３７は、図３６をＪ－Ｊ’線で切ったＸＹ断面を示す。図３６、図３７では、１つメモリホールＭＨ内に４つのセルブロックＣＢが配される構成が例示されるが、１つメモリホールＭＨ内に配されるセルブロックＣＢの数は、１個～３個でもよいし、５個以上でもよい。
【0194】
メモリホールＭＨは、ＸＹ平面視でＸ方向に延びたライン状に構成され、ＸＺ方向に板状に延びている。メモリホールＭＨには、複数のセルブロックＣＢ０，ＣＢ３，ＣＢ６，ＣＢ９のセットが配される。複数のセルブロックＣＢ０～ＣＢ９は、互いにＸ方向に並んでいる。各セルブロックＣＢは、図３６、図３７に示すように、柱状構造体で構成される。柱状構造体は、複数のローカルソース線柱ＬＳＬを有する点で第１の実施形態と異なる。
【0195】
例えば、セルブロックＣＢ０の柱状構造体は、ローカルビット線柱ＬＢＬ０、複数のローカルソース線柱ＬＳＬ０，ＬＳＬ１を有する。ローカルソース線柱ＬＳＬ０は、ローカルビット線柱ＬＢＬ０の－Ｘ側に配され、Ｚ方向に延びて複数のワード線ＷＬ０～ＷＬ６３を貫通する。ローカルソース線柱ＬＳＬ１は、ローカルビット線柱ＬＢＬ０の＋Ｘ側に配され、Ｚ方向に延びて複数のワード線ＷＬ０～ＷＬ６３を貫通する。セルブロックＣＢ９の柱状構造体は、ローカルビット線柱ＬＢＬ３、複数のローカルソース線柱ＬＳＬ３，ＬＳＬ４を有する。ローカルソース線柱ＬＳＬ３は、ローカルビット線柱ＬＢＬ３の－Ｘ側に配され、Ｚ方向に延びて複数のワード線ＷＬ０～ＷＬ６３を貫通する。ローカルソース線柱ＬＳＬ４は、ローカルビット線柱ＬＢＬ３の＋Ｘ側に配され、Ｚ方向に延びて複数のワード線ＷＬ０～ＷＬ６３を貫通する。
【0196】
すなわち、メモリホールＭＨ内では、ローカルソース線柱ＬＳＬとローカルビット線柱ＬＢＬとがＸ方向に沿って交互に繰り返し配列される。図３７では、メモリホールＭＨ内で、－Ｘ側から＋Ｘ側に、ローカルソース線柱ＬＳＬ０、ローカルビット線柱ＬＢＬ０、ローカルソース線柱ＬＳＬ１、ローカルビット線柱ＬＢＬ１、ローカルソース線柱ＬＳＬ２、ローカルビット線柱ＬＢＬ２、ローカルソース線柱ＬＳＬ３、ローカルビット線柱ＬＢＬ３、ローカルソース線柱ＬＳＬ４が配されている。
【0197】
ローカルソース線柱ＬＳＬが複数のセルブロックＣＢで共有される点は、第１の実施形態と同様である。例えば、ローカルソース線柱ＬＳＬ１は、セルブロックＣＢ０とセルブロックＣＢ３とで共有される。ローカルソース線柱ＬＳＬ３は、セルブロックＣＢ６とセルブロックＣＢ８とで共有される。
【0198】
なお、図３６～図３７に示すように、各セルブロックＣＢでは、抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間に熱バリア膜ＨＢ１が介在してもよく、抵抗変化膜ＲＥと半導体膜ＣＨとの間に熱バリア膜ＨＢ２が介在してもよい。さらに、ローカルソース線柱ＬＳＬと半導体膜ＣＨとの間に熱バリア膜ＨＢ３が介在してもよい。
【0199】
図３６～図３７に示す構造は、メモリホールＭＨをＸＹ平面視でライン状に形状する為、リソグラフィに余裕度を容易に確保でき、Ｙ方向の配置ピッチの狭いセルブロックＣＢの配列を形成出来る。また、ローカルビット線柱ＬＢＬとローカルソース線柱ＬＳＬとはＸ方向にライン状に延びたメモリホールＭＨ内でＸ方向に分離して形成されるので、リソグラフィに余裕度を容易に確保でき、Ｘ方向の配置ピッチの狭いセルブロックＣＢの配列を形成出来る。
【0200】
【0201】
図３８の等価回路図に示す様に、メモリセルＭＣは、２つの直列接続を含む。例えば、セルブロックＣＢ０のメモリセルＭＣ０は、ローカルビット線ＬＢＬ０とローカルソース線ＬＳＬ０との間に抵抗変化素子ＲＥ及びメモリトランジスタＭＴ’の直列接続を含み、ローカルビット線ＬＢＬ０とローカルソース線ＬＳＬ１との間に抵抗変化素子ＲＥ及びメモリトランジスタＭＴの直列接続を含む。メモリセルＭＣ０のメモリトランジスタＭＴ’とメモリトランジスタＭＴとは、いずれも、ゲートがワード線ＷＬ０に接続される。
【0202】
セルブロックＣＢ３のメモリセルＭＣ１は、ローカルビット線ＬＢＬ１とローカルソース線ＬＳＬ１との間に抵抗変化素子ＲＥ及びメモリトランジスタＭＴ’の直列接続を含み、ローカルビット線ＬＢＬ１とローカルソース線ＬＳＬ２との間に抵抗変化素子ＲＥ及びメモリトランジスタＭＴの直列接続を含む。メモリセルＭＣ１のメモリトランジスタＭＴ’とメモリトランジスタＭＴとは、いずれも、ゲートがワード線ＷＬ１に接続される。
【0203】
セルブロックＣＢ９のメモリセルＭＣ６３は、ローカルビット線ＬＢＬ３とローカルソース線ＬＳＬ３との間に抵抗変化素子ＲＥ及びメモリトランジスタＭＴ’の直列接続を含み、ローカルビット線ＬＢＬ３とローカルソース線ＬＳＬ４との間に抵抗変化素子ＲＥ及びメモリトランジスタＭＴの直列接続を含む。メモリセルＭＣ６３のメモリトランジスタＭＴ’とメモリトランジスタＭＴとは、いずれも、ゲートがワード線ＷＬ６３に接続される。
【0204】
この構成により、図３９に示すように、ローカルビット線ＬＢＬから抵抗変化素子ＲＥを通って、左右のセルトランジスタＭＴ，ＭＴ’の半導体チャネルを介して左右のローカルソース線ＬＳＬ１，ＬＳＬ２に電流を流ことができる。複数のワード線ＷＬ０～ＷＬ６３のうちワード線ＷＬ１が選択的にハイレベルＶＨ３にされ、複数のビット線ＢＬ０～ＢＬ３のうちビット線Ｌ１が選択的にハイレベルＶＨ４にされる場合、メモリセルＭＣ１のメモリトランジスタＭＴ’，メモリトランジスタＭＴがそれぞれオンする。これにより、セル電流の電流パスは、ビット線ＢＬ１→ローカルビット線ＬＢＬ１→抵抗変化素子ＲＥ→メモリトランジスタＭＴ’→ローカルソース線ＬＳＬ１→ソース線ＳＬ１の電流パスと、ビット線ＢＬ１→ローカルビット線ＬＢＬ１→抵抗変化素子ＲＥ→メモリトランジスタＭＴ→ローカルソース線ＬＳＬ２→ソース線ＳＬ２の電流パスとに並列化される。このため、セル電流の電流パスを低抵抗化でき、セル電流を容易に確保できる。
【0205】
以上のように、第１３の実施形態では、不揮発性半導体記憶装置１のセルアレイ５において、各セルブロックの柱状構造体が複数のローカスソース線柱を含む。これにより、各セルブロックにおけるセル電流の電流パスを並列化でき、セル電流の電流パスを低抵抗化できる。すなわち、実質的に、電流パスにおける半導体チャネル幅を２倍化出来、電流バジェットを大幅に緩和出来る。
【0206】
（第１４の実施形態）
次に、第１４の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１３の実施形態と異なる部分を中心に説明する。
次に、第１４の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１３の実施形態と異なる部分を中心に説明する。
【0207】
第１の実施形態～第１３の実施形態では、抵抗変化膜ＲＥが相変化材料（例えば、カルコゲナイド系の材料（Ｇｅ、Ｓｂ、Ｔｅ）等）で形成される構成が例示されるが、第１４の実施形態では、抵抗変化膜ＲＥが他の材料で形成される構成が例示される。
【0208】
各セルブロックＣＢにおいて、抵抗変化膜の材料は、相変化材料に代えて、超格子膜材料であっても良い。抵抗変化膜ＲＥは、ＸＹ平面視における中心側から外側へ、ＧｅＴｅ層とＳｂＴｅ層とが原子間距離程度の層厚で交互に積層されて超格子が実現された構造を含んでもよい。これにより、抵抗変化膜ＲＥを相変化膜として機能させることができる。
【0209】
あるいは、各セルブロックＣＢにおいて、抵抗変化膜の材料は、相変化材料に代えて、図４０（ａ）に示すように、磁性材料であっても良い。図４０（ａ）は、セルブロックＣＢの構成を示す平面方向の断面図であり、図２７をＧ－Ｇ’線で切ったＸＹ断面に相当する。例えば、図２８に示す各セルブロックＣＢの構成において、抵抗変化膜ＲＥ、熱バリア膜ＨＢ１、熱バリア膜ＨＢ２を、それぞれ、トンネル膜ＲＥ１００、フリー層ＴＥ、ピン層ＢＥに置き換えることで、図４０（ａ）に示すように、トンネル膜ＲＥ１００がフリー層ＴＥとピン層ＢＥとで挟まれた構造を実現できる。トンネル膜ＲＥ１００は、フリー層ＴＥとピン層ＢＥとの間で磁化時に電荷のトンネルが可能なように構成され、例えばＭｇＯで形成される。フリー層ＴＥ、ピン層ＢＥは、それぞれ、磁化方向がＺ方向になるように構成され、例えばＣｏＦｅで形成される。これにより、各メモリセルＭＣをＭＲＡＭメモリセルとして構成できる。また、各メモリセルＭＣへの情報の記録時に、ＸＹ平面方向における反磁界の発生を抑制でき、ＭＲＡＭメモリセルの特定劣化を抑制できる。
【0210】
あるいは、各セルブロックＣＢにおいて、抵抗変化膜の材料は、相変化材料（すなわち、結晶性により抵抗変化が可能である材料）に代えて、図４０（ｂ）に示すように、抵抗変化材料（すなわち、電界により抵抗変化が可能である材料）であっても良い。図４０（ｂ）は、セルブロックＣＢの構成を示す平面方向の断面図であり、図２９をＨ－Ｈ’線で切ったＸＹ断面に相当する。例えば、図３０に示す各セルブロックＣＢの構成において、抵抗変化膜ＲＥ、熱バリア膜ＨＢ１、熱バリア膜ＨＢ２を、それぞれ、抵抗変化膜ＲＥ２００、電極層ＥＬ１、電極層ＥＬ２に置き換えることで、抵抗変化膜が２つの電極層で挟まれた構造を実現できる。抵抗変化膜ＲＥ２００は、電極層ＥＬ１と電極層ＥＬ２との間の電界に応じて抵抗状態の遷移が可能なように構成され、例えばＮｉＯｘ，ＷＯｘ，ＴａＯｘ，ＴｉＯｘ，ＨｆＯｘ，ＺｎＯｘ，ＴｉＯＮ，Ａｇ－ＧｅＳｅ，Ｃｕ－ＧｅＳｅ，ＦｅＯｘ，ＧｅＯｘ，ＳＴＯなどの金属酸化物で形成される。電極層ＥＬ１、電極層ＥＬ２は、それぞれ、ＴｉＮ又はＴａＮを主成分とする材料で形成されてもよいし、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２を主成分とする材料で形成されてもよい。これにより、各メモリセルＭＣ１をＲｅＲＡＭメモリセルとして構成できる。
【0211】
以上のように、第１４の実施形態では、不揮発性半導体記憶装置１のセルアレイ５において、各セルブロックＣＢの各メモリセルＭＣでは、抵抗変化膜ＲＥの成膜方向にスイッチングするので、抵抗変化膜ＲＥの成膜方向にスイッチングの移動原子ソース（Ａｇ，Ｃｕ、Ｗ等）の電極を重ねて成膜できるし、磁性材料メモリの様にトンネル膜の成膜方向にピン層やフリー層を成膜出来る。この様に、抵抗変化膜の材料として、適用出来る材料の範囲が大幅に広がっている。
【0212】
（第１５の実施形態）
次に、第１５の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１４の実施形態と異なる部分を中心に説明する。
次に、第１５の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１４の実施形態と異なる部分を中心に説明する。
【0213】
第８、第９、第１２、第１３の実施形態では、抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間に熱バリア膜ＨＢ１が介在する構成が例示されるが、第１５の実施形態では、ローカルビット線柱ＬＢＬ自体が熱バリア膜として機能する構成が例示される。
【0214】
セルブロックＣＢは、図４１～図４２に示すように構成され得る。図４１は、セルブロックＣＢの構成を示す垂直方向の断面図であり、各セルブロックＣＢ０，ＣＢ３の中心軸を通るＸＺ断面を示す。図４１では、簡略化のため、ワード線ＷＬ－ワード線ＷＬ間の絶縁層の図示を省略している。図４２は、セルブロックＣＢの構成を示す平面方向の断面図である。図４２は、図４１をＧ－Ｇ’線で切ったＸＹ断面を示す。
【0215】
各セルブロックＣＢでは、ローカルビット線柱ＬＢＬ及び熱バリア膜ＨＢ１（図２８参照）がローカルビット線柱ＬＢＬ’に置き換えられる。ローカルビット線柱ＬＢＬ’は、熱抵抗の高い導電物質で形成され、例えばＴｉＮ、ＴａＮ、ＴｉＯｘ，Ｃ，ＣＮ等の導電物質で形成される。ローカルビット線柱ＬＢＬ’は、抵抗変化膜ＲＥとビット線ＢＬとの間で熱バリア膜として機能し、抵抗変化膜ＲＥとビット線ＢＬとの間で電流を通しながら抵抗変化膜ＲＥからの熱の漏れを抑制できる。
【0216】
各セルブロックＣＢでは、ローカルソース線柱ＬＳＬ及び熱バリア膜ＨＢ３（図２８参照）がローカルソース線柱ＬＳＬ’に置き換えられる。ローカルソース線柱ＬＳＬ’は、熱抵抗の高い導電物質で形成され、例えばＴｉＮ、ＴａＮ、ＴｉＯｘ，Ｃ，ＣＮ等の導電物質で形成される。ローカルソース線柱ＬＳＬ’は、抵抗変化膜ＲＥと半導体膜ＣＨとの間で熱バリア膜として機能し、抵抗変化膜ＲＥと半導体膜ＣＨとの間で電流を通しながら抵抗変化膜ＲＥからの熱の漏れを抑制できる。
【0217】
なお、抵抗変化膜ＲＥと半導体膜ＣＨとの間に熱バリア膜ＨＢ２が介在する点は、第８、第９、第１２、第１３の実施形態と同様である。
【0218】
図４１～図４２に示す構成により、ローカルビット線柱ＬＢＬ’及びローカルソース線柱ＬＳＬ’の熱抵抗が増加する為、選択メモリセルＭＣの抵抗変化膜ＲＥで発熱した熱が、選択メモリセルＭＣの抵抗変化膜ＲＥ→半導体膜ＣＨ→ローカルソース線柱ＬＳＬ’→隣接メモリセルＭＣの抵抗変化膜ＲＥと伝達されることを抑制できる。また、選択メモリセルＭＣの抵抗変化膜ＲＥで発熱した熱が、選択メモリセルＭＣの抵抗変化膜ＲＥ→ローカルビット線柱ＬＢＬ’→隣接メモリセルＭＣの抵抗変化膜ＲＥと伝達されることを抑制できる。これにより、選択メモリセルＭＣから隣接メモリセルＭＣへの熱の漏れを抑制できる。
【0219】
以上のように、第１５の実施形態では、各セルブロックＣＢにおいて、ローカルビット線柱ＬＢＬ’及びローカルソース線柱ＬＳＬ’がそれぞれ熱抵抗の高い導電物質で形成される。これにより、選択メモリセルＭＣから隣接メモリセルＭＣへの熱の漏れを抑制できるので、選択メモリセルＭＣへの情報の書き込み時に、隣接メモリセルＭＣへの誤書き込みを抑制できる。
【0220】
（第１６の実施形態）
次に、第１６の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１５の実施形態と異なる部分を中心に説明する。
次に、第１６の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１５の実施形態と異なる部分を中心に説明する。
【0221】
第８、第９、第１２、第１３、第１５の実施形態では、選択メモリセルＭＣの抵抗変化素子ＲＥからの熱の漏れを抑制することで隣接メモリセルＭＣの抵抗変化素子ＲＥの温度上昇を抑制している。
【0222】
それに対して、第１６の実施形態では、選択メモリセルＭＣの抵抗変化素子ＲＥからの放熱パスを確保することで隣接メモリセルＭＣの抵抗変化素子ＲＥの温度上昇を抑制させる。
【0223】
具体的には、セルアレイ５は、図４３に示すように構成され得る。図４３は、セルアレイ５の概略構成を示す垂直方向の断面図であり、各セルブロックＣＢ０，ＣＢ３の中心軸を通るＸＺ断面を示す。図４３では、簡略化のため、ワード線ＷＬ－ワード線ＷＬ間の絶縁層の図示を省略している。
【0224】
図４３に示すセルアレイ５では、ソース線ＳＬがセルブロックＣＢ０及びセルブロックＣＢ３の柱状構造物に対して、＋Ｚ側（図３参照）に代えて－Ｚ側に配される。ソース線ＳＬは、ＸＹ方向に板状に延びた導電膜で構成され得る。ソース線ＳＬは、セルブロックＣＢ０，ＣＢ３のセットに対して共通化されているが、他の複数のセルブロックのセットに対してさらに共通化されてもよい。
【0225】
各セルブロックＣＢでは、ローカルソース線柱ＬＳＬ（図５参照）がローカルソース線柱ＬＳＬ”に置き換えられる。ローカルソース線柱ＬＳＬ”は、熱伝導性の高い導電物（例えば、タングステン等の金属）で形成される。ローカルソース線柱ＬＳＬ”は、＋Ｚ側の端部がセルブロック選択線ＳＧと最も＋Ｚ側のワード線ＷＬ０との間のＺ位置にとされ得る。ローカルソース線柱ＬＳＬ”の－Ｚ側の端部は、コンタクトプラグＣＰ３を介してソース線ＳＬに電気的に接続される。
【0226】
ローカルソース線柱ＬＳＬ”、コンタクトプラグＣＰ３、ソース線ＳＬは、それぞれ、熱伝導性の高い導電物（例えば、タングステン等の金属）で形成され得る。ソース線ＳＬは、放熱面積を確保するために、そのＸＹ面積がセルアレイ５より大きくてもよい。
【0227】
【0228】
図４４の等価回路図に示す様に、セルブロックＣＢ０のメモリセルＭＣ１が選択される場合、ビット線ＢＬ０→ローカルビット線ＬＢＬ０→メモリセルＭＣ１の抵抗変化素子ＲＥ→メモリセルＭＣ１のセルトランジスタＭＴ→ローカルソース線ＬＳＬ→ソース線ＳＬの電流パスでセル電流が流れる。このとき、抵抗変化素子（抵抗変化膜）ＲＥで発生した熱は、抵抗変化膜ＲＥ→ローカルビット線柱ＬＢＬ→半導体膜ＣＨ及び絶縁膜ＤＦ→コンタクトプラグＣＰ１→ビット線ＢＬの放熱パスと、抵抗変化膜ＲＥ→半導体膜ＣＨ及び絶縁膜ＤＦ→ローカルソース線柱ＬＳＬ”→コンタクトプラグＣＰ３→ソース線ＳＬの放熱パスとで放熱される。すなわち、複数のセルブロックＣＢ０～ＣＢ（ｎ－１）の配列に対して、その＋Ｚ側と－Ｚ側との両方で放熱が行われるので、選択メモリＭＣの抵抗変化素子ＲＥで発生した熱が効率的に放熱され得る。
【0229】
以上のように、第１６の実施形態では、不揮発性半導体記憶装置１のセルアレイ５において、各セルブロックＣＢの－Ｚ側にソース線ＳＬが配され、各セルブロックＣＢのローカルソース線柱ＬＳＬ”が熱伝導性の高い導電物で形成される。これにより、選択メモリセルＭＣからの放熱パスを＋Ｚ側と－Ｚ側との両方に確保でき、選択メモリセルＭＣの熱を効率的に放熱できる。この結果、隣接メモリセルＭＣの温度上昇を抑制できるので、選択メモリセルＭＣへの情報の書き込み時に、隣接メモリセルＭＣへの誤書き込みを抑制できる。
【0230】
（第１７の実施形態）
次に、第１７の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１６の実施形態と異なる部分を中心に説明する。
次に、第１７の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１６の実施形態と異なる部分を中心に説明する。
【0231】
第１６の実施形態では、複数のセルブロックＣＢの配列に対して＋Ｚ側と－Ｚ側との両方で放熱する構成が例示されるが、第１７の実施形態では、さらに、複数のセルブロックＣＢの配列に対して＋Ｙ側と－Ｙ側との両方でも放熱する構成が例示される。
【0232】
【0233】
分離部ＳＴは、図４５～図４６に示すように、ＸＺ方向に平板状の２つの絶縁部ＤＬと、２つの絶縁部ＤＬに挟まれたＸＺ方向に平板状の電極部ＳＬ’とを有する。この電極部ＳＬ’は、ＸＹ方向に平板状のソース線ＳＬへ接続される。各セルブロックＣＢのローカルソース線柱ＬＳＬ”の－Ｚ側の端部がコンタクトプラグＣＰ３を介してソース線ＳＬに接続される点は、第１６の実施形態と同様である。また、分離部ＳＴが積層体２２を他の積層体から電気的に分離している点は、第１の実施形態と同様である。
【0234】
図４５～図４６に示す構造では、選択メモリセルＭＣのセル電流が流れる際に、選択メモリセルＭＣの抵抗変化素子（抵抗変化膜）ＲＥで発生した熱は、抵抗変化膜ＲＥ→ローカルビット線柱ＬＢＬ→半導体膜ＣＨ及び絶縁膜ＤＦ→コンタクトプラグＣＰ１→ビット線ＢＬの放熱パスと、抵抗変化膜ＲＥ→半導体膜ＣＨ及び絶縁膜ＤＦ→ローカルソース線柱ＬＳＬ”→コンタクトプラグＣＰ３→ソース線ＳＬ→電極部ＳＬ’の放熱パスとで放熱される。すなわち、複数のセルブロックＣＢの配列に対して、その＋Ｚ側と－Ｚ側と＋Ｙ側と－Ｙ側とで放熱が行われるので、選択メモリＭＣの抵抗変化素子ＲＥで発生した熱がさらに効率的に放熱され得る。
【0235】
以上のように、第１７の実施形態では、不揮発性半導体記憶装置１のセルアレイ５において、複数のセルブロックＣＢの配列に対して、その＋Ｚ側と－Ｚ側と＋Ｙ側と－Ｙ側とで放熱が行われるので、選択メモリＭＣの抵抗変化素子ＲＥで発生した熱がさらに効率的に放熱され得る。この結果、選択メモリセルＭＣに対する隣接メモリセルＭＣの温度上昇をさらに抑制できるので、選択メモリセルＭＣへの情報の書き込み時に、隣接メモリセルＭＣへの誤書き込みをさらに抑制できる。
【0236】
（第１８の実施形態）
次に、第１８の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１７の実施形態と異なる部分を中心に説明する。
次に、第１８の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１７の実施形態と異なる部分を中心に説明する。
【0237】
第８、第９、第１２、第１３、第１５の実施形態では、選択メモリセルＭＣの抵抗変化素子ＲＥからの熱の漏れを抑制することで選択メモリセルＭＣにおける発熱効率を向上させる。例えば、各セルブロックＣＢにおいて、ローカルビット線柱ＬＢＬから半導体膜ＣＨへ向かう方向、即ち抵抗変化膜ＲＥの成膜方向に流す電流で抵抗変化膜ＲＥ自身の電気抵抗だけで発熱させてスイッチングさせるためには、抵抗変化膜ＲＥの材料の選択範囲が高抵抗材料（例えば、不純物を含むカルコゲナイド系材料）に限定される可能性がある。
【0238】
それに対して、第１８の実施形態では、選択メモリセルＭＣに発熱膜を追加することで抵抗変化膜ＲＥの材料の選択範囲を確保しながら選択メモリセルＭＣにおける発熱効率の向上を目指す。
【0239】
具体的には、各セルブロックＣＢは、図４７に示すように構成され得る。図４７は、セルブロックＣＢの構成を示す平面方向の断面図である。図４７は、図２７をＧ－Ｇ’線で切ったＸＹ断面に相当する。例えば、図２８に示す各セルブロックＣＢの構成において、熱バリア膜ＨＢ２を発熱膜ＨＴで置き換えることで、図４７に示すように、発熱膜ＨＴが抵抗変化膜ＲＥと半導体膜ＣＨとの間に配された構成になる。発熱膜ＨＴは、比較的電気抵抗が高い導電物で形成され、不純物を含む半導体で形成され得る。これにより、発熱膜ＨＴは抵抗変化膜ＲＥの近傍でヒーターとして機能するので、抵抗変化膜ＲＥの発熱をアシストすることができ、選択メモリセルＭＣにおける発熱効率を向上できる。
【0240】
発熱膜ＨＴの材料として、インジウムを不純物として含むゲルマニウムを用いてもよい。インジウムを含むゲルマニウムは、図４８に示すように、不純物としてのインジウムの濃度及び導電型（ｐ型かｎ型か）を調整することで容易に高抵抗化できる。図４８は、ゲルマニウムの不純物濃度と比抵抗との関係を示す図である。例えば、ｐ型のインジウムの不純物濃度を１×１０１５～１×１０１６ｃｍ－３程度に調整することで、発熱膜ＨＴの比抵抗を０．５～４Ωｃｍ程度とすることが望ましい。また、発熱膜ＨＴの材料として、インジウムを不純物として含むテルリウムでも良いし、III-V族の化合物でもよい。
【0241】
なお、熱バリア膜ＨＢ１の材料は、例えばＴｉＮ、ＴａＮ、ＴｉＯｘ，Ｃ，ＣＮ等の導電物質を用いてもよいが、Ｃ－Ｗ、Ｃ－ＷＮ等の導電物質を用いることでさらに熱抵抗を高くすることができ、ローカルビット線柱ＬＢＬ側への熱漏れ抑制の点からも発熱効率を向上できる。
【0242】
以上のように、第１８の実施形態では、各セルブロックＣＢにおいて、抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間に熱バリア膜ＨＢ１が介在し、抵抗変化膜ＲＥと半導体膜ＣＨとの間に発熱膜ＨＴが介在する。これにより、抵抗変化膜ＲＥの発熱時に発熱膜ＨＴが発熱をアシストできる。この結果、抵抗変化膜ＲＥを高抵抗化せずに選択メモリセルＭＣにおける発熱効率を向上できる。すなわち、抵抗変化膜ＲＥの材料の選択範囲を確保しながら選択メモリセルＭＣにおける発熱効率を向上できる。
【0243】
なお、発熱膜ＨＴは、抵抗変化膜ＲＥと半導体膜ＣＨとの間に代えて、抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間に配されてもよい。例えば、図２８に示す各セルブロックＣＢの構成において、熱バリア膜ＨＢ１を発熱膜ＨＴで置き換えることで、発熱膜ＨＴが抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間に配された構成になる。この構成によっても、発熱膜ＨＴは抵抗変化膜ＲＥの近傍でヒーターとして機能するので、抵抗変化膜ＲＥの発熱をアシストすることができ、選択メモリセルＭＣにおける発熱効率を向上できる。
【0244】
（第１９の実施形態）
次に、第１９の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１８の実施形態と異なる部分を中心に説明する。
次に、第１９の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１８の実施形態と異なる部分を中心に説明する。
【0245】
第７、第９の実施形態では、各セルブロックＣＢの抵抗変化膜を複数の抵抗変化膜に分割することでＺ方向に隣接するメモリセル間の電流パスを電気的に分離している。この構成では、選択メモリセルＭＣの上下のメモリセルＭＣからの熱干渉等により、上下のメモリセルＭＣの抵抗変化膜におけるＳｅｔされて低抵抗化された領域から選択セルトランジスタＭＴのチャネルを介して電流（迂回リーク電流）が流れる可能性がある。迂回リーク電流が流れると、リード動作時に選択メモリセルの抵抗変化素子の抵抗状態が誤判定される可能性がある。
【0246】
それに対して、第１９の実施形態では、各セルブロックＣＢの半導体膜を複数の半導体膜に分割することでＺ方向に隣接するメモリセル間の電流パスを電気的に分離する。すなわち、Ｒｅｓｅｔ領域以上の領域のチャネルがＯＮ状態にならない様にする。
【0247】
具体的には、セルブロックＣＢは、図４９、図５０に示すように構成され得る。図４９は、セルブロックＣＢの構成を示す斜視図であり、セルブロックＣＢ０，ＣＢ３の構成を例示する。図５０（ａ）、図５０（ｂ）は、それぞれ、セルブロックＣＢの構成を示す垂直方向の拡大断面図であり、図４９をＭ－Ｍ’線で切ったＸＺ断面を示す。
【0248】
各セルブロックＣＢでは、半導体膜が、複数のワード線ＷＬ０～ＷＬ６３に対応して複数の半導体膜ＣＨ０～ＣＨ６３に分割されている。複数の半導体膜ＣＨ０～ＣＨ６３は、互いにＺ方向に離間しながら積層されている。各半導体膜ＣＨ０～ＣＨ６３は、ＸＹ平面視において、Ｘ方向を長手方向とする横０字形状を有する。
【0249】
このとき、抵抗変化膜ＲＥは、図５０（ａ）に示すように、外側面のＸＹ位置がＺ方向に沿って均等になるように形成されてもよいし、図５０（ｂ）に示すように、外側面のＸＹ位置がワード線ＷＬ間のＺ位置でワード線ＷＬの側へ選択的に突出するように形成されてもよい。
【0250】
図５０（ａ）、図５０（ｂ）に示す構成では、それぞれ、各ワード線ＷＬの端面の抵抗変化膜ＲＥからのＸＹ方向距離ＬＷＬは、絶縁層２２２の端面の抵抗変化膜ＲＥからのＸＹ方向距離Ｌ２２２より遠くなり得る。これにより、複数の半導体膜ＣＨ０～ＣＨ６３がＺ方向に確実に分割され得る。例えば、抵抗変化膜ＲＥをリセットさせる領域を、Ｚ方向について半導体膜ＣＨより広い領域にする。これにより、半導体膜ＣＨを介した迂回リークを抑制できる。また、熱伝導率が比較的高い半導体膜をＺ方向に隣接したメモリセルＭＣ間で分離するので、Ｚ方向に隣接したメモリセルＭＣ間の熱ディスターバンスを軽減できる。
【0251】
また、図５０（ｂ）に示す構成では、抵抗変化膜ＲＥは、ワード線ＷＬ間のＺ位置の膜厚Ｄ２がワード線ＷＬのＺ位置の膜厚Ｄ１より薄くなり得る。これにより、抵抗変化膜ＲＥにおけるＺ方向に隣接するメモリセルＭＣ間の部分を高抵抗化でき、抵抗変化膜ＲＥを介した迂回リークを抑制できる。
【0252】
【0253】
以上のように、第１９の実施形態では、各セルブロックＣＢにおいて、複数の半導体膜ＣＨ０～ＣＨ６３が、複数のワード線ＷＬ０～ＷＬ６３に対応してＺ方向に分割されている。これにより、各メモリセルＭＣの半導体膜ＣＨ０～ＣＨ６３がＺ方向に電気的に分離され得るので、Ｚ方向に隣接するメモリセルＭＣ間でディスターバンス電流が流れることを抑制でき、メモリセルＭＣの抵抗変化素子ＲＥに対する書き込みバジェット、読み出しバジェットを改善できる。
【0254】
（第２０の実施形態）
次に、第２０の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１９の実施形態と異なる部分を中心に説明する。
次に、第２０の実施形態にかかる不揮発性半導体記憶装置１について説明する。以下では、第１の実施形態～第１９の実施形態と異なる部分を中心に説明する。
【0255】
第２０の実施形態では、第７、第９の実施形態と第１９の実施形態とを組み合わせる。第２０の実施形態では、セルブロックＣＢは、図５１、図５２に示すように構成され得る。図５１は、セルブロックＣＢの構成を示す斜視図であり、セルブロックＣＢ０，ＣＢ３の構成を例示する。図５２は、セルブロックＣＢの構成を示す垂直方向の拡大断面図であり、図５１をＮ－Ｎ’線で切ったＸＺ断面を示す。
【0256】
各セルブロックＣＢでは、半導体膜が、複数のワード線ＷＬ０～ＷＬ６３に対応して複数の半導体膜ＣＨ０～ＣＨ６３に分割されている。複数の半導体膜ＣＨ０～ＣＨ６３は、互いにＺ方向に離間しながら積層されている。各半導体膜ＣＨ０～ＣＨ６３は、ＸＹ平面視において、Ｘ方向を長手方向とする横０字形状を有する。
【0257】
それとともに、各セルブロックＣＢでは、抵抗変化膜が、複数のワード線ＷＬ０～ＷＬ６３に対応して複数の抵抗変化膜ＲＥ０～ＲＥ６３に分割されている。複数の抵抗変化膜ＲＥ０～ＲＥ６３は、互いにＺ方向に離間しながら積層されている。各抵抗変化膜ＲＥ０～ＲＥ６３は、ＸＹ平面視において、ローカルソース線柱ＬＳＬに向く側が開放された横Ｕ字形状を有する。
【0258】
図５１、図５２に示す構成では、各ワード線ＷＬの端面のローカルビット線柱ＬＢＬからのＸＹ方向距離ＬＷＬ’は、絶縁層２２２の端面のローカルビット線柱ＬＢＬからのＸＹ方向距離Ｌ２２２’より遠くなり得る。これにより、複数の半導体膜ＣＨ０～ＣＨ６３がＺ方向に確実に分割され得る。例えば、抵抗変化膜ＲＥをリセットさせる領域を、Ｚ方向について半導体膜ＣＨより広い領域にする。これにより、Ｚ方向に隣接するメモリセル間の電流パスを電気的に分離できるので、半導体膜ＣＨを介した迂回リークを抑制できる。また、熱伝導率が比較的高い半導体膜をＺ方向に隣接したメモリセルＭＣ間で分離するので、Ｚ方向に隣接したメモリセルＭＣ間の熱ディスターバンスを軽減できる。
【0259】
また、図５１、図５２に示す構成では、複数の抵抗変化膜ＲＥ０～ＲＥ６３がＺ方向に分割されている。これにより、Ｚ方向に隣接するメモリセル間の電流パスを電気的に分離できるので、抵抗変化膜を介した迂回リークを抑制できる。また、抵抗変化膜をＺ方向に隣接したメモリセルＭＣ間で分離するので、Ｚ方向に隣接したメモリセルＭＣ間の熱ディスターバンスをさらに軽減できる。
【0260】
なお、図５２に示す構成では、各メモリセルＭＣのセルトランジスタＭＴのオン電流を稼ぐために、ゲート絶縁膜ＧＤを酸化ハフニウムなどのＨｉｇｈ－Ｋ絶縁体で形成してもよい。
【0261】
以上のように、第２０の実施形態では、各セルブロックＣＢにおいて、複数の半導体膜ＣＨ０～ＣＨ６３が、複数のワード線ＷＬ０～ＷＬ６３に対応してＺ方向に分割されている。これにより、各メモリセルＭＣの半導体膜ＣＨ０～ＣＨ６３がＺ方向に電気的に分離され得るので、Ｚ方向に隣接するメモリセルＭＣ間でディスターバンス電流が流れることを抑制でき、メモリセルＭＣの抵抗変化素子ＲＥに対する書き込みバジェット、読み出しバジェットを改善できる。
【0262】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0263】
１ 不揮発性半導体記憶装置、５ セルアレイ、ＣＢ，ＣＢ０～ＣＢ（ｎ－１） セルブロック、ＣＨ 半導体膜、ＧＤ ゲート絶縁膜、ＬＢＬ ローカルビット線柱、ＬＳＬ ローカルソース線柱、ＭＣ，ＭＣ０～ＭＣ６３ メモリセル、ＭＴ セルトランジスタ、ＲＥ、ＲＥ’，ＲＥ０～ＲＥ６３ 抵抗変化素子，抵抗変化膜、ＳＧ セルブロック選択トランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】