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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022189331
(43)【公開日】2022-12-22
(54)【発明の名称】記憶装置
(51)【国際特許分類】
H01L 21/8239 20060101AFI20221215BHJP
H01L 45/00 20060101ALI20221215BHJP
H01L 49/00 20060101ALI20221215BHJP
【ＦＩ】
H01L27/105 449
H01L45/00 A
H01L49/00 Z
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2021097861
(22)【出願日】2021-06-11
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100170058
【弁理士】
【氏名又は名称】津田 拓真
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】鈴木 都文
(72)【発明者】
【氏名】上牟田 雄一
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA10
5F083GA27
5F083JA39
5F083JA60
5F083KA01
5F083KA05
(57)【要約】
【課題】従来よりも低電流で動作することのできる記憶装置を提供する。
【解決手段】記憶装置１０は、テルルを含む相変化層４０と、相変化層４０と隣接する位置に配置されており、ゲルマニウム、シリコン、炭素、スズ、アルミニウム、ガリウム、及びインジウムのうちの少なくとも１つを含む拡散層５０と、を備える。相変化層４０は、電気抵抗において互いに異なる第１状態と第２状態との間を可逆的に遷移可能である。第１状態及び第２状態のいずれにおいても、相変化層４０は結晶状態である。ｚ方向に対し垂直な方向に沿った拡散層５０の長さは、同方向に沿った相変化層４０の長さよりも短い。
【選択図】図４
【解決手段】記憶装置１０は、テルルを含む相変化層４０と、相変化層４０と隣接する位置に配置されており、ゲルマニウム、シリコン、炭素、スズ、アルミニウム、ガリウム、及びインジウムのうちの少なくとも１つを含む拡散層５０と、を備える。相変化層４０は、電気抵抗において互いに異なる第１状態と第２状態との間を可逆的に遷移可能である。第１状態及び第２状態のいずれにおいても、相変化層４０は結晶状態である。ｚ方向に対し垂直な方向に沿った拡散層５０の長さは、同方向に沿った相変化層４０の長さよりも短い。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１配線層と、
前記第１配線層から第１方向に離間する位置に配置された第２配線層と、
前記第１配線層と前記第２配線層との間に配置されており、テルルを含む抵抗変化層と、
前記第２配線層と前記抵抗変化層との間において、前記抵抗変化層と隣接する位置に配置されており、ゲルマニウム、シリコン、炭素、スズ、アルミニウム、ガリウム、及びインジウムのうちの少なくとも１つを含む隣接層と、を備え、
前記抵抗変化層は、電気抵抗において互いに異なる第１状態と第２状態との間を可逆的に遷移可能であり、
前記第１状態及び前記第２状態のいずれにおいても、前記抵抗変化層は結晶状態であり、
前記第１方向に対し垂直な第２方向に沿った前記隣接層の長さが、同方向に沿った前記抵抗変化層の長さよりも短い、記憶装置。
前記第１配線層から第１方向に離間する位置に配置された第２配線層と、
前記第１配線層と前記第２配線層との間に配置されており、テルルを含む抵抗変化層と、
前記第２配線層と前記抵抗変化層との間において、前記抵抗変化層と隣接する位置に配置されており、ゲルマニウム、シリコン、炭素、スズ、アルミニウム、ガリウム、及びインジウムのうちの少なくとも１つを含む隣接層と、を備え、
前記抵抗変化層は、電気抵抗において互いに異なる第１状態と第２状態との間を可逆的に遷移可能であり、
前記第１状態及び前記第２状態のいずれにおいても、前記抵抗変化層は結晶状態であり、
前記第１方向に対し垂直な第２方向に沿った前記隣接層の長さが、同方向に沿った前記抵抗変化層の長さよりも短い、記憶装置。
【請求項2】
前記抵抗変化層は、前記第１方向にＣ軸が配向した結晶構造を有する、請求項１に記載の記憶装置。
【請求項3】
前記抵抗変化層と前記第１配線層との間に、遷移金属を含む結晶層が形成されている、請求項２に記載の記憶装置。
【請求項4】
前記第１方向に沿った前記抵抗変化層の厚さが５ｎｍ以上である、請求項１乃至３のいずれか１項に記載の記憶装置。
【請求項5】
前記抵抗変化層を、前記第１状態と前記第２状態との間で遷移させる際には、
前記第１配線層の電位が前記第２配線層の電位よりも高くなるような電圧パルスが、前記抵抗変化層及び前記隣接層に対して印加される、請求項１乃至４のいずれか１項に記載の記憶装置。
前記第１配線層の電位が前記第２配線層の電位よりも高くなるような電圧パルスが、前記抵抗変化層及び前記隣接層に対して印加される、請求項１乃至４のいずれか１項に記載の記憶装置。
【請求項6】
第１配線層と、
前記第１配線層から第１方向に離間する位置に配置された第２配線層と、
前記第１配線層と前記第２配線層との間に配置されており、前記第１方向にＣ軸が配向した結晶構造を有する抵抗変化層と、
前記第２配線層と前記抵抗変化層との間において、前記抵抗変化層と隣接する位置に配置されており、前記抵抗変化層の内部に拡散する拡散材料を含む隣接層と、を備え、
前記抵抗変化層は、前記隣接層から拡散した前記拡散材料の分布に応じて、電気抵抗において互いに異なる第１状態と第２状態との間を可逆的に遷移可能であり、
前記第１状態及び前記第２状態のいずれにおいても、前記抵抗変化層は結晶状態である、記憶装置。
前記第１配線層から第１方向に離間する位置に配置された第２配線層と、
前記第１配線層と前記第２配線層との間に配置されており、前記第１方向にＣ軸が配向した結晶構造を有する抵抗変化層と、
前記第２配線層と前記抵抗変化層との間において、前記抵抗変化層と隣接する位置に配置されており、前記抵抗変化層の内部に拡散する拡散材料を含む隣接層と、を備え、
前記抵抗変化層は、前記隣接層から拡散した前記拡散材料の分布に応じて、電気抵抗において互いに異なる第１状態と第２状態との間を可逆的に遷移可能であり、
前記第１状態及び前記第２状態のいずれにおいても、前記抵抗変化層は結晶状態である、記憶装置。
【請求項7】
前記第１方向に対し垂直な第２方向に沿った前記隣接層の長さが、同方向に沿った前記抵抗変化層の長さよりも短い、請求項６に記載の記憶装置。
【請求項8】
前記抵抗変化層がテルルを含む、請求項６又は７に記載の記憶装置。
【請求項9】
前記拡散材料はゲルマニウム、シリコン、炭素、スズ、アルミニウム、ガリウム、及びインジウムのうちの少なくとも１つである、請求項６乃至８のいずれか１項に記載の記憶装置。
【請求項10】
前記第１方向に沿った前記抵抗変化層の厚さが５ｎｍ以上である、請求項６乃至９のいずれか１項に記載の記憶装置。
【請求項11】
前記抵抗変化層を、前記第１状態と前記第２状態との間で遷移させる際には、
前記第１配線層の電位が前記第２配線層の電位よりも高くなるような電圧パルスが、前記抵抗変化層及び前記隣接層に対して印加される、請求項６乃至１０のいずれか１項に記載の記憶装置。
前記第１配線層の電位が前記第２配線層の電位よりも高くなるような電圧パルスが、前記抵抗変化層及び前記隣接層に対して印加される、請求項６乃至１０のいずれか１項に記載の記憶装置。
【請求項12】
前記抵抗変化層と前記第１配線層との間に、遷移金属を含む結晶層が形成されている、請求項６乃至１１のいずれか１項に記載の記憶装置。
【請求項13】
第１配線層と、
前記第１配線層から第１方向に離間する位置に配置された第２配線層と、
前記第１配線層と前記第２配線層との間に配置された抵抗変化層と、
前記第２配線層と前記抵抗変化層との間において、前記抵抗変化層と隣接する位置に配置されており、前記抵抗変化層の内部に拡散する拡散材料を含む隣接層と、を備え、
前記抵抗変化層は、前記隣接層から拡散した前記拡散材料の分布に応じて、電気抵抗において互いに異なる第１状態と第２状態との間を可逆的に遷移可能であり、
前記第１状態及び前記第２状態のいずれにおいても、前記抵抗変化層は結晶状態であり、
前記第１方向に対し垂直な第２方向に沿った前記隣接層の長さが、同方向に沿った前記抵抗変化層の長さよりも短い、記憶装置。
前記第１配線層から第１方向に離間する位置に配置された第２配線層と、
前記第１配線層と前記第２配線層との間に配置された抵抗変化層と、
前記第２配線層と前記抵抗変化層との間において、前記抵抗変化層と隣接する位置に配置されており、前記抵抗変化層の内部に拡散する拡散材料を含む隣接層と、を備え、
前記抵抗変化層は、前記隣接層から拡散した前記拡散材料の分布に応じて、電気抵抗において互いに異なる第１状態と第２状態との間を可逆的に遷移可能であり、
前記第１状態及び前記第２状態のいずれにおいても、前記抵抗変化層は結晶状態であり、
前記第１方向に対し垂直な第２方向に沿った前記隣接層の長さが、同方向に沿った前記抵抗変化層の長さよりも短い、記憶装置。
【請求項14】
前記抵抗変化層がテルルを含む、請求項１３に記載の記憶装置。
【請求項15】
前記拡散材料はゲルマニウム、シリコン、炭素、スズ、アルミニウム、ガリウム、及びインジウムのうちの少なくとも１つである、請求項１３又は１４に記載の記憶装置。
【請求項16】
前記抵抗変化層は、前記第１方向にＣ軸が配向した結晶構造を有する、請求項１３乃至１５のいずれか１項に記載の記憶装置。
【請求項17】
前記抵抗変化層と前記第１配線層との間に、遷移金属を含む結晶層が形成されている、請求項１６に記載の記憶装置。
【請求項18】
前記第１方向に沿った前記抵抗変化層の厚さが５ｎｍ以上である、請求項１３乃至１７のいずれか１項に記載の記憶装置。
【請求項19】
前記抵抗変化層を、前記第１状態と前記第２状態との間で遷移させる際には、
前記第１配線層の電位が前記第２配線層の電位よりも高くなるような電圧パルスが、前記抵抗変化層及び前記隣接層に対して印加される、請求項１３乃至１８のいずれか１項に記載の記憶装置。
前記第１配線層の電位が前記第２配線層の電位よりも高くなるような電圧パルスが、前記抵抗変化層及び前記隣接層に対して印加される、請求項１３乃至１８のいずれか１項に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は記憶装置に関する。
【背景技術】
【0002】
例えば携帯電話等の情報機器に用いられる記憶装置として、「相変化メモリ」と称される新たな方式の記憶装置の開発が進められている。このような記憶装置としては、例えば、相変化材料に電圧パルスを印加することで、高抵抗の非結晶状態と、低抵抗の結晶状態と、の間を可逆的に遷移させるものが提案されている。また、相変化材料に電圧パルスを印加することで、相変化材料に含まれる特定元素（例えばＧｅ）の分布を変化させ、その結果として相変化材料の電気抵抗を変化させるものも提案されている。このような記憶装置では、電源が切られた後においても相変化材料の電気抵抗が安定的に保持されるため、当該電気抵抗に対応して情報を記憶することができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１６／０２６８５０３号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
開示された実施形態によれば、従来よりも低電流で動作することのできる記憶装置が提供される。
【課題を解決するための手段】
【0005】
実施形態に係る記憶装置は、第１配線層と、第１配線層から第１方向に離間する位置に配置された第２配線層と、第１配線層と第２配線層との間に配置されており、テルルを含む抵抗変化層と、第２配線層と抵抗変化層との間において、抵抗変化層と隣接する位置に配置されており、ゲルマニウム、シリコン、炭素、スズ、アルミニウム、ガリウム、及びインジウムのうちの少なくとも１つを含む隣接層と、を備える。抵抗変化層は、電気抵抗において互いに異なる第１状態と第２状態との間を可逆的に遷移可能である。第１状態及び第２状態のいずれにおいても、抵抗変化層は結晶状態である。この記憶装置では、第１方向に対し垂直な第２方向に沿った隣接層の長さが、同方向に沿った抵抗変化層の長さよりも短い。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【0008】
第１実施形態について説明する。本実施形態に係る記憶装置１０は、元素偏析を利用した界面抵抗変化型相変化メモリである。図１に示されるように、記憶装置１０は、メモリセルアレイＭＣＡと、ワード線ドライバ１１と、ビット線ドライバ１２と、制御回路１３と、を備えている。
【0009】
メモリセルアレイＭＣＡは、データを記憶するメモリセルＭＣを複数有する部分である。記憶装置１０には、ワード線２０とビット線３０がそれぞれ複数設けられている。これらはいずれも、メモリセルＭＣに対し電圧を印加するための配線層として形成されている。メモリセルＭＣの一端はいずれかのワード線２０に接続されており、他端はいずれかのビット線３０に接続されている。図２に示されるように、メモリセルＭＣは、ワード線２０とビット線３０とが互いに交差する位置のそれぞれに設けられている。尚、図１においては、メモリセルアレイＭＣＡが有する複数のメモリセルＭＣのうちの一部のみが図示されている。
【0010】
それぞれのメモリセルＭＣは、相変化層４０と、セレクタ６０と、を有している。図１においては等価回路で示されるように、ワード線２０とビット線３０との間において、相変化層４０及びセレクタ６０は電気的に直列接続されている。尚、図１においては、相変化層４０がビット線３０側に配置されており、セレクタ６０がワード線２０側に配置されているように描かれているのであるが、相変化層４０及びセレクタ６０の配置はこれに限定されない。一部又は全てのメモリセルＭＣにおいて、相変化層４０及びセレクタ６０の配置が図１の配置とは逆になっていてもよい。
【0011】
相変化層４０は、相変化材料により形成された層であって、その電気抵抗の値に対応させて情報を記憶する部分である。本実施形態では、当該相変化材料として三テルル化二アンチモン（Ｓｂ２Ｔｅ３）からなるカルコゲナイド材料が用いられている。相変化層４０の材料としては、これに限定されず他の相変化材料を用いることができる。相変化材料としては、少なくともテルルを含む化合物を用いることが好ましい。
【0012】
相変化層４０に所定の電圧パルスが印加されると、相変化層４０の電気抵抗（具体的には、後述の拡散層５０との界面近傍部分における電気抵抗）が変化する。後に説明するように、相変化層４０は、印加される電圧パルスの波形に応じて、電気抵抗が比較的高い第１状態と、電気抵抗が比較的低い第２状態と、の間を可逆的に遷移する。それぞれのメモリセルＭＣでは、相変化層４０の電気抵抗に対応して情報（０又は１）が記憶される。
【0013】
セレクタ６０は、２端子型のスイッチング素子であって、非線形の電流－電圧特性を有している。セレクタ６０の両端に印加される電圧が所定の閾値以下の場合は、セレクタ６０には殆ど電流が流れない。セレクタ６０の両端に印加される電圧が上記閾値を超えると、セレクタ６０には急激に電流が流れる。それぞれのメモリセルＭＣにセレクタ６０が設けられていることで、データの書き込み又は消去の対象となる相変化層４０のみに電流を流し、当該相変化層４０の電気抵抗を変化させることが可能となっている。
【0014】
ワード線ドライバ１１は、それぞれのワード線２０の電位を調整するための回路である。ワード線ドライバ１１には、それぞれのワード線２０の一端が接続されている。ワード線ドライバ１１は、それぞれのワード線２０と電圧生成回路（不図示）との間の開閉を切り換えるための不図示のスイッチ群を含んでいる。ワード線ドライバ１１の動作は、後述の制御回路１３により制御される。
【0015】
ビット線ドライバ１２は、それぞれのビット線３０の電位を調整するための回路である。ビット線ドライバ１２には、それぞれのビット線３０の一端が接続されている。ビット線ドライバ１２は、それぞれのビット線３０と電圧生成回路（不図示）との間の開閉を切り換えるための不図示のスイッチ群を含んでいる。ビット線ドライバ１２は、ビット線３０を流れる電流に基づいて、それぞれのメモリセルＭＣに記憶されたデータを取得するための回路を含んでいてもよい。また、ビット線ドライバ１２は、それぞれのビット線３０の電位を、書き込みデータに応じて調整するための回路を含んでいてもよい。ビット線ドライバ１２の動作は制御回路１３により制御される。
【0016】
制御回路１３は、記憶装置１０の全体の動作を統括制御する回路である。制御回路１３は、上記のように、ワード線ドライバ１１及びビット線ドライバ１２の動作を制御することで、各メモリセルＭＣに対する電圧パルスの印加等を行う。メモリセルアレイＭＣＡへのデータの書き込み時において、制御回路１３は、書き込み対象となっているメモリセルＭＣのそれぞれに対し、書き込みデータに応じた電圧パルスを印加することで、各メモリセルＭＣの相変化層４０の電気抵抗を書き込みデータに対応した値に変化させる。また、メモリセルアレイＭＣＡからのデータの読み出し時において、制御回路１３は、読み出し対象となっているメモリセルＭＣのそれぞれに電圧を印加し、各メモリセルＭＣを流れる電流に基づいて、各相変化層４０の電気抵抗値に対応したデータを読み出す。
【0017】
図２には、メモリセルアレイＭＣＡの構成が模式的に描かれている。尚、図２においては、メモリセルアレイＭＣＡのうち、ワード線２０、ビット線３０、メモリセルＭＣ、及び半導体基板ＢＰ（後述）のみが図示されており、メモリセルＭＣ等の周囲に形成された絶縁層８１、８２（図４を参照）の図示が省略されている。
【0018】
図２においては、ワード線２０が伸びる方向に沿ってｘ軸が設定されている。また、ビット線３０が伸びる方向に沿ってｙ軸が設定されており、上下方向に沿ってｚ軸が設定されている。ｘ軸、ｙ軸、及びｚ軸は互いに垂直である。ｘ軸に沿った方向のことを、以下では「ｘ方向」とも称する。同様に、ｙ軸に沿った方向のことを、以下では「ｙ方向」とも称する。ｚ軸に沿った方向のことを、以下では「ｚ方向」とも称する。以下では、他の図を参照する場合においても、上記と同じｘ軸、ｙ軸、ｚ軸、ｘ方向、ｙ方向、ｚ方向を用いて、各部の構成を説明することがある。
【0019】
図２に示されるように、メモリセルアレイＭＣＡは半導体基板ＢＰの上方側に形成されている。半導体基板ＢＰは、例えばシリコン基板である。
【0020】
ワード線２０は、上記のようにｘ方向に沿って伸びており、ｙ方向に沿って複数並んでいる。ビット線３０は、上記のようにｙ方向に沿って伸びており、ｘ方向に沿って複数並んでいる。
【0021】
本実施形態では、ワード線２０よりも下方側の部分と上方側の部分とのそれぞれに、複数のビット線３０が配置されている。このため、上面視においてワード線２０とビット線３０とが交差する部分に設けられるメモリセルＭＣは、ワード線２０とその下方側にあるビット線３０との間、及び、ワード線２０とその上方側にあるビット線３０との間、のそれぞれに設けられている。ワード線２０の下方側に配置されたビット線３０のことを、以下では「ビット線３１」とも称する。また、ワード線２０の上方側に配置されたビット線３０のことを、以下では「ビット線３２」とも称する。
【0022】
図２のような態様に替えて、図３に示されるように、複数のビット線３０が、ワード線２０の上方側にのみ配置されているような態様であってもよい。この場合、メモリセルＭＣは、ワード線２０とその上方側にあるビット線３０との間、にのみ設けられることとなる。
【0023】
メモリセルＭＣの更なる具体的な構成について、図４を参照しながら説明する。図４では、メモリセルＭＣ及びその近傍の部分を、ｘ軸に垂直な面に沿って切断した場合の断面が示されている。同図では、ワード線２０の上下それぞれに配置された一対のメモリセルＭＣの断面が描かれている。図４の例では、それぞれのメモリセルＭＣにおいて、セレクタ６０及び相変化層４０がｚ方向にこの順に並ぶように配置されている。しかしながら、それぞれのメモリセルＭＣにおけるセレクタ６０及び相変化層４０の配置順序はこれとは逆になっていてもよい。また、上方側のメモリセルＭＣにおけるセレクタ６０及び相変化層４０の配置順序と、下方側のメモリセルＭＣにおけるセレクタ６０及び相変化層４０の配置順序とが、互いに逆になっていてもよい。
【0024】
ワード線２０の下方側に配置されたメモリセルＭＣのことを、以下では「メモリセルＭＣ１」とも称する。ワード線２０の上方側に配置されたメモリセルＭＣのことを、以下では「メモリセルＭＣ２」とも称する。また、下方側のメモリセルＭＣ１が有する相変化層４０及びセレクタ６０のことを、以下ではそれぞれ「相変化層４１」及び「セレクタ６１」とも称する。同様に、上方側のメモリセルＭＣ２が有する相変化層４０及びセレクタ６０のことを、以下ではそれぞれ「相変化層４２」及び「セレクタ６２」とも称する。
【0025】
それぞれのメモリセルＭＣは、ｚ方向に沿って相変化層４０と隣接する拡散層５０を更に有している。相変化層４０は本実施形態における「抵抗変化層」に該当し、拡散層５０は本実施形態における「隣接層」に該当する。
【0026】
拡散層５０は、高濃度のゲルマニウム（Ｇｅ）により形成されている。尚、ここでいう「高濃度」とは、例えば１００％であってもよいが、拡散層５０におけるゲルマニウムの原子濃度が、少なくとも、相変化層４０におけるゲルマニウムの原子濃度よりも高くなっていればよい。拡散層５０のゲルマニウムは、相変化層４０の内部に拡散する「拡散材料」として機能する。拡散層５０に含まれる拡散材料は、必ずしもゲルマニウムである必要は無く、シリコン（Ｓｉ）、炭素（Ｃ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及びインジウム（Ｉｎ）のうちの少なくとも１つであってもよい。下方側のメモリセルＭＣ１が有する拡散層５０のことを、以下では「拡散層５１」とも称する。同様に、上方側のメモリセルＭＣ２が有する拡散層５０のことを、以下では「拡散層５２」とも称する。
【0027】
メモリセルＭＣ１の構成について説明する。図４に示されるように、メモリセルＭＣ１は、セレクタ６１、導電層７２、相変化層４１、拡散層５１を有しており、これらが下方側から順に、ｚ方向に沿って積層された構成となっている。図４の例では、それぞれのメモリセルＭＣ１において、相変化層４１及び拡散層５１がｚ方向にこの順に並ぶように配置されている。しかしながら、それぞれのメモリセルＭＣ１における相変化層４１及び拡散層５１の配置順序はこれとは逆になっていてもよい。また、上方側のメモリセルＭＣ２における相変化層４２及び拡散層５２の配置順序と、下方側のメモリセルＭＣ１における相変化層４１及び拡散層５１の配置順序とが、互いに逆になっていてもよい。
【0028】
セレクタ６１は、その下方側にあるビット線３１に対し、導電層７１を介して接続されている。導電層７１としては、例えばタングステンのような金属材料を用いることができる。セレクタ６１は、例えばカルコゲン元素を含有した材料により形成されている。
【0029】
導電層７２は、導電層７１と同様の金属材料からなる層であって、セレクタ６１と相変化層４１との間に形成されている。
【0030】
相変化層４１は、先に述べたように三テルル化二アンチモン（Ｓｂ２Ｔｅ３）により形成された層である。図５には、相変化層４１を構成するＳｂ２Ｔｅ３の結晶構造が模式的に示されている。同図に示されるように、相変化層４１は六方晶系（hexagonal）の結晶構造を有している。尚、同図の矢印「ＣＸ」は、Ｓｂ２Ｔｅ３の結晶構造におけるＣ軸方向を示している。当該方向はｚ方向に一致している。このように、相変化層４１のＳｂ２Ｔｅ３は、ｚ方向（つまり、相変化層４１と拡散層５１とが積層されている方向）にＣ軸が配向した結晶構造を有している。尚、ここでいう「ｚ方向にＣ軸が配向した結晶構造」には、Ｓｂ２Ｔｅ３のＣ軸方向がｚ方向に完全に一致している場合のみならず、Ｓｂ２Ｔｅ３のＣ軸方向がｚ方向から数度程度傾いている場合も含まれる。
【0031】
図５のようなＳｂ２Ｔｅ３の結晶においては、当該結晶に含まれるＴｅ原子同士の間隔が、Ｃ軸方向（ｚ方向）に沿って比較的広くなっている部分、すなわち、図５において「Ｇａｐ」の文字が付された部分であるＴｅ－Ｔｅギャップが、ｘ－ｙ平面に沿って形成されている。このようなＴｅ－Ｔｅギャップは更に、Ｃ軸方向（ｚ方向）に沿って複数並んでいる。
【0032】
図４に戻って説明を続ける。拡散層５１は、ワード線２０と相変化層４１との間において、相変化層４１と隣接する位置に配置されている。拡散層５１は、先に述べたように高濃度の拡散材料を含む層であって、本実施形態では拡散材料としてゲルマニウム（Ｇｅ）が用いられている。拡散層５１は、相変化層４１の上面を直接覆うように形成されている。ただし、ｙ方向に沿った拡散層５１の長さは、同方向に沿った相変化層４１の長さよりも短い。このため、ｚ方向に沿って見た場合における拡散層５１の断面形状は、同方向に沿って見た場合における相変化層４１の断面形状よりも小さくなっている。このような構成に替えて、又はこのような構成に加えて、ｘ方向に沿った拡散層５１の長さが、同方向に沿った相変化層４１の長さよりも短い構成としてもよい。例えば、上記断面形状が円形である場合には、拡散層５１の半径が相変化層４１の半径よりも小さくなっていればよい。
【0033】
拡散層５１は、その上方側にあるワード線２０に対し、導電層７３を介して接続されている。導電層７３は、導電層７１、７２と同様の金属材料からなる層である。
【0034】
メモリセルＭＣ２の構成は、以上に説明したメモリセルＭＣ１の構成と同一である。つまり、メモリセルＭＣ２が有するセレクタ６２、相変化層４２、拡散層５２のそれぞれの材料や構造は、メモリセルＭＣ１が有するセレクタ６１、相変化層４１、拡散層５１のそれぞれの材料や構造と同一である。ただし、先に述べたように、メモリセルＭＣ２におけるセレクタ６２、相変化層４２、及び拡散層５２の配置順序は、メモリセルＭＣ１におけるセレクタ６１、相変化層４１、及び拡散層５１の配置順序と異なっていてもよい。
【0035】
ワード線２０とセレクタ６２との間には、導電層７１と同様の金属材料からなる導電層７４が設けられている。セレクタ６２と相変化層４２との間には、導電層７２と同様の金属材料からなる導電層７５が設けられている。拡散層５２とビット線３２との間には、導電層７３と同様の金属材料からなる導電層７６が設けられている。
【0036】
図４に示されるように、メモリセルＭＣの周囲には絶縁層８１が形成されている。絶縁層８１は、例えば酸化シリコン（ＳｉＯ２）のような絶縁材料により形成された層である。ｘ方向もしくはｙ方向に沿って異なる位置にあるメモリセルＭＣは、絶縁層８１によって互いに分離されており、電気的に絶縁されている。また、絶縁層８１は比較的熱伝導率の小さい材料により形成されているので、異なる位置にあるメモリセルＭＣは熱的にも絶縁されている。これにより、一部のメモリセルＭＣへの書き込み動作により生じたジュール熱が、他のメモリセルＭＣに伝わって誤書き込み（若しくは誤消去）を生じさせる事態が防止される。
【0037】
メモリセルＭＣやワード線２０の側面は、絶縁層８２により覆われている。このため、メモリセルＭＣは、絶縁層８１には接しておらず、絶縁層８２を介して絶縁層８１に覆われている。絶縁層８２は、例えば窒化シリコン（ＳｉＮ）のような、酸素を含まない絶縁材料により形成された層である。絶縁層８２により、拡散層５０に含まれるゲルマニウム等の材料の酸化が防止されている。
【0038】
記憶装置１０の動作時における、相変化層４０の状態変化等について、図６及び図７を参照しながら説明する。図６には、相変化層４０の内部におけるＧｅの分布の例が模式的に示されている。また、図７には、ビット線３０とワード線２０との間に印加される電圧パルスの波形の例が示されている。
【0039】
先に述べたように、相変化層４０（抵抗変化層）は、電気抵抗において互いに異なる第１状態と第２状態との間を可逆的に遷移可能となっている。このような状態の遷移は、拡散層５０から相変化層４０へと拡散した拡散材料（Ｇｅ）の分布に応じて生じる。
【0040】
図６（Ａ）に示されるのは、第１状態の相変化層４０におけるＧｅの分布の例である。同図に示されるように、第１状態においては、相変化層４０の内部に分布しているＧｅの量は極めて少なくなっている。ただし、相変化層４０のうち拡散層５０に接している部分から、－ｚ方向側の狭い範囲においては、拡散層５０から拡散してきた微量のＧｅが分布している。この第１状態においては、ｚ方向に沿って相変化層４０等を電流が流れる経路における電気抵抗は比較的大きい。
【0041】
相変化層４０を、図６（Ａ）の第１状態から図６（Ｂ）の第２状態に遷移させるためには、相変化層４０を間に挟むビット線３０及びワード線２０に対して図７（Ａ）のような電圧パルスが印加される。当該電圧パルスは、相変化層４０側の電位が、拡散層５０側の電位よりも高くなるように印加される。従って、例えば、下方側の相変化層４１を第２状態に遷移させる場合には、ビット線３１の電位がワード線２０の電位よりも高くなる方向で、ビット線３１とワード線２０との間に図７（Ａ）の電圧パルスが印加される。また、上方側の相変化層４２を第２状態に遷移させる場合には、ワード線２０の電位がビット線３２の電位よりも高くなる方向で、ビット線３２とワード線２０との間に図７（Ａ）の電圧パルスが印加される。
【0042】
図７（Ａ）の例では、時刻ｔ０から時刻ｔ１までの期間において、ビット線３０とワード線２０との間の電圧は０からＶ１まで上昇している。その後、当該電圧は時刻ｔ２までの間Ｖ１に維持された後、時刻ｔ２から時刻ｔ４までの期間において、Ｖ２まで下降する。Ｖ２は、Ｖ１よりも低い電圧であり、且つ、セレクタ６０をＯＮとするための閾値よりも高い電圧である。ビット線３０とワード線２０との間の電圧は、時刻ｔ４から時刻ｔ５までの期間においてＶ２に維持された後、時刻ｔ５から時刻ｔ６までの期間において０に戻される。
【0043】
ビット線３０とワード線２０との間に電圧が印加されている期間においては、ジュール熱によって相変化層４０及び拡散層５０の温度がそれぞれ上昇する。このとき、相変化層４０及び拡散層５０におけるＧｅの濃度差に起因して、拡散層５０から相変化層４０の内部に向けた方向（－ｚ方向）にＧｅの拡散が促進される。このような原理で生じるＧｅの拡散のことを、以下では「第１拡散」とも称する。
【0044】
ところで、拡散層５０の内部に拡散したＧｅ原子は、正に帯電した状態となっている。このため、相変化層４０側の電位が、拡散層５０側の電位よりも高くなるように電圧パルスが印加されているときには、Ｇｅ原子は、相変化層４０の内部から拡散層５０へと向かう方向（ｚ方向）に電界からの力を受けることとなる。この力は、同方向へのＧｅの拡散を促進する。このような原理で生じるＧｅの拡散のことを、以下では「第２拡散」とも称する。
【0045】
以上のようであるから、ビット線３０とワード線２０との間に電圧パルスが印加されている期間におけるＧｅの拡散は、互いに逆の方向に向けた第１拡散と第２拡散との両方が生じ得る。第１拡散は、ビット線３０とワード線２０との間の電圧が低下して行く期間において主に生じる。第２拡散は、上記電圧がＶ１に維持されている期間において主に生じる。このため、図７（Ａ）の例のように、冷却時において段階的に時間をかけて電圧を下降させて行く場合には、拡散層５０から相変化層４０の内部へと向かう方向の第１拡散の方が支配的となる。従って、相変化層４０のうち拡散層５０に接する界面近傍の部分においては、Ｇｅが相変化層４０の内部へと移動し、図６（Ａ）よりも－ｚ方向のより深い部分までＧｅが分布した状態、すなわち、図６（Ｂ）に示される第２状態となる。
【0046】
図５を参照しながら説明したように、本実施形態の相変化層４０は、ｚ方向にＣ軸が配向した結晶構造を有しているため、複数のＴｅ－Ｔｅギャップがｚ方向に沿って複数並んだ構成となっている。拡散層５０から拡散してくるＧｅは、それぞれのＴｅ－Ｔｅギャップに入り込むことで、当該部分におけるバンドギャップを縮小させる。その結果として、当該部分における相変化層４０の電気抵抗は小さくなる。
【0047】
このように、図６（Ｂ）の第２状態では、相変化層４０うち拡散層５０に接する界面近傍の電気抵抗が、図６（Ａ）の第１状態における電気抵抗よりも小さくなる。第２状態は、電圧パルスの印加が終了した以降においても安定的に維持される。
【0048】
尚、電圧パルスが印加されているときには、相変化層４０及び拡散層５０の温度はジュール熱によって上昇する。ただし、それぞれの層が融解する程度までは上昇しないように、電圧パルスのピーク値等が予め調整されている。従って、第１状態から第２状態に遷移する過程においては、相変化層４０は結晶状態のままであり、非結晶状態になることは無い。
【0049】
相変化層４０を、図６（Ｂ）の第２状態から図６（Ａ）の第１状態に遷移させるためには、相変化層４０を間に挟むビット線３０及びワード線２０に対して図７（Ｂ）のような電圧パルスが印加される。当該電圧パルスも図７（Ａ）の場合と同様に、相変化層４０側の電位が、拡散層５０側の電位よりも高くなるように印加される。従って、例えば、下方側の相変化層４１を第１状態に遷移させる場合には、ビット線３１の電位がワード線２０の電位よりも高くなる方向で、ビット線３１とワード線２０との間に図７（Ｂ）の電圧パルスが印加される。また、上方側の相変化層４２を第２状態に遷移させる場合には、ワード線２０の電位がビット線３２の電位よりも高くなる方向で、ビット線３２とワード線２０との間に図７（Ｂ）の電圧パルスが印加される。
【0050】
図７（Ｂ）の例でも、時刻ｔ０から時刻ｔ１までの期間において、ビット線３０とワード線２０との間の電圧は０からＶ１まで上昇している。その後、当該電圧は時刻ｔ２までの間Ｖ１に維持される。その後、当該電圧は時刻ｔ２から時刻ｔ３までの期間において０に戻される。
【0051】
尚、第２状態から第１状態に遷移させる際の電圧パルスのピーク値が、第１状態から第２状態に遷移させる際の電圧パルスのピーク値（Ｖ１）とは異なっていてもよい。また、第２状態から第１状態に遷移させる際の電圧パルスがピーク値に維持される時間が、第１状態から第２状態に遷移させる際の電圧パルスがピーク値に維持される時間（時刻ｔ１から時刻ｔ２までの時間）とは異なっていてもよい。
【0052】
第２状態から第１状態に遷移させる際においては、電圧は時刻ｔ２から段階的に低下するのではなく、電圧Ｖ１から０まで概ね一定の速度で低下する。時刻ｔ２から時刻ｔ３までの時間は、時刻ｔ２から時刻ｔ６までの時間よりも短い。
【0053】
図７（Ｂ）の例では、冷却時において電圧を比較的短時間で０に戻す場合には、拡散層５０から相変化層４０の内部へと向かう方向の第１拡散が、図７（Ａ）の例に比べて生じにくい。このため、図７（Ｂ）の例では、時刻ｔ２までの期間に生じる、相変化層４０の内部から拡散層５０へと向かう方向の第２拡散の方が支配的となる。従って、相変化層４０のうち拡散層５０に接する界面近傍の部分においては、相変化層４０のＴｅ－Ｔｅギャップに入り込んでいたＧｅが拡散層５０側へと移動する。その結果、相変化層４０は図６（Ａ）に示される第１状態に戻る。このとき、相変化層４０のＴｅ－ＴｅギャップからＧｅが移動することにより、当該部分におけるバンドギャップは拡大する。その結果として、当該部分における相変化層４０の電気抵抗は大きくなる。
【0054】
このように、図６（Ａ）の第１状態では、相変化層４０うち拡散層５０に接する界面近傍の電気抵抗が、図６（Ｂ）の第２状態における電気抵抗よりも小さくなる。第１状態は、電圧パルスの印加が終了した以降においても安定的に維持される。
【0055】
第２状態から第１状態に遷移する過程においても、相変化層４０及び拡散層５０の温度は上昇するのであるが、それぞれの層が融解する程度までは上昇しないように、電圧パルスのピーク値等が予め調整されている。従って、第２状態から第１状態に遷移する過程においても、相変化層４０は結晶状態のままであり、非結晶状態になることは無い。
【0056】
以上のように、第１状態及び第２状態のいずれにおいても、相変化層４０は結晶状態となっている。また、第１状態から第２状態に遷移する過程、及び、第２状態から第１状態に遷移する過程のいずれにおいても、相変化層４０は結晶状態のまま維持され、非結晶状態になることは無い。相変化層の状態を結晶状態と非結晶状態との間で遷移させる構成の記憶装置に比べると、本実施形態では相変化層４０を融解させる必要が無いので、記憶装置１０の書き込み動作等のために必要な電流は小さくなっている。つまり、記憶装置１０を従来よりも低電流で動作させることが可能となっている。
【0057】
また、本実施形態では、ｙ方向に沿った拡散層５０の長さが、同方向に沿った相変化層４０の長さよりも小さくなっている。電圧パルスの印加時において、電流の流れる経路が拡散層５０において絞られているので、記憶装置１０の書き込み動作等のために必要な電流は更に小さくなっている。また、相変化層４０においては局所的な経路で電流が通ることとなるので、相変化層４０における状態の遷移がより効率的に行われるという効果も奏する。
【0058】
メモリセルＭＣを間に挟むワード線２０及びビット線３０のうち、当該メモリセルＭＣの相変化層４０（抵抗変化層）から見たときに、ｚ方向に沿って拡散層５０（隣接層）とは反対側となる位置に配置されたものは、本実施形態における「第１配線層」に該当する。また、当該メモリセルＭＣの拡散層５０（隣接層）から見たときに、ｚ方向に沿って相変化層４０（抵抗変化層）とは反対側となる位置に配置されたものは、本実施形態における「第２配線層」に該当する。
【0059】
例えば、下方側のメモリセルＭＣ１については、ビット線３１が第１配線層に該当し、ワード線２０が第２配線層に該当する。また、上方側のメモリセルＭＣ２については、ワード線２０が第１配線層に該当し、ビット線３２が第２配線層に該当する。いずれの場合でも、第１配線層及び第２配線層は互いにｚ方向に離間する位置に配置され、両者の間に相変化層４０及び拡散層５０が配置されている。相変化層４０を、第１状態と第２状態との間で遷移させる際には、第１配線層の電位が第２配線層の電位よりも高くなるような電圧パルスが、相変化層４０及び拡散層５０に対して印加されることとなる。
【0060】
以上に説明した効果、すなわち、記憶装置１０を従来よりも低電流で動作させるという効果を奏するためには、ｚ方向に沿った相変化層４０の厚さは５ｎｍ以上であることが好ましく、同方向に沿った拡散層５０の厚さは５ｎｍ以下であることが好ましい。
【0061】
本実施形態に係る記憶装置１０の製造方法について説明する。
【0062】
＜積層工程＞最初の積層工程では、半導体基板ＢＰの上方側に絶縁膜が形成された後、当該絶縁膜の上に複数のビット線３１が形成される。ビット線３１は、例えば、ＣＶＤによって金属膜を成膜した後、当該金属膜に対し、フォトリソグラフィを用いたエッチングを施すことで形成することができる。エッチングが行われた後は、ビット線３１及びその周囲を覆うように例えばＣＶＤにより絶縁膜が形成され、当該絶縁膜に対しＣＭＰによる平坦化処理が行われる。これにより、ビット線３１の上面が露出した状態とされる。
【0063】
その後、ビット線３１の上方側を覆うように、導電層７１、セレクタ６１、導電層７２、相変化層４１、拡散層５１、及び導電層７３が、例えばＣＶＤによって下方から順に形成される。図８には、以上のような積層工程が完了した状態における一部断面が描かれている。
【0064】
＜パターニング工程＞積層工程に続くパターニング工程では、例えばフォトリソグラフィを用いたエッチングにより、ビット線３１よりも上方側に積層された膜が部分的に除去される。具体的には、積層された膜のうちメモリセルＭＣ１となる部分のみが残されて、他の部分が除去される。図９には、パターニング工程が完了した状態における一部断面が描かれている。
【0065】
＜凹部形成工程＞パターニング工程に続く凹部形成工程では、例えばウェットエッチングにより、上記のように残された積層膜の側面部分が洗浄される。このとき、拡散層５１に対し選択性を持つ薬液が用いられる。洗浄と同時に拡散層５１の一部が除去される結果、ｙ方向に沿った拡散層５１の長さが、同方向に沿った相変化層４１の長さよりも小さくなる。相変化層４１と導電層７３との間には、拡散層５１に向けて後退するように凹部５０Ａが形成される。図１０には、凹部形成工程が完了した状態における一部断面が描かれている。
【0066】
＜絶縁層形成工程＞凹部形成工程に続く絶縁層形成工程では、パターニング工程において形成された複数のメモリセルＭＣ１の周囲を埋めるように、絶縁層８２及び絶縁層８１が、ＣＶＤによってこの順に形成される。最初に形成される絶縁層８２は、凹部５０Ａの内側に入り込む。本実施形態では、凹部５０Ａの全体が絶縁層８２によって埋められる。絶縁層８１、８２が形成された後、絶縁層８１、８２等の上面全体にＣＭＰ（chemical mechanical polishing）が施され、平坦な表面Ｓに沿って導電層７３が露出した状態とされる。図１１には、絶縁層形成工程が完了した状態における一部断面が描かれている。
【0067】
以上のようにメモリセルＭＣ１及びその周囲の部分が形成された後は、表面Ｓに沿って、ビット線３１が形成された際と同様の方法でワード線２０が形成される。続いて、上記の積層工程、パターニング工程、凹部形成工程、及び絶縁層形成工程を再度行うことで、各メモリセルＭＣ１の直上となる位置に、ワード線２０を挟んでメモリセルＭＣ２が形成される。その後、メモリセルＭＣ２の上方側に、ビット線３１が形成された際と同様の方法でビット線３２が形成される。以上のような方法により、図４のようなメモリセルＭＣを有する記憶装置１０を製造することができる。
【0068】
ところで、従来のｉＰＣＭのように、例えばＧｅＴｅとＳｂ２Ｔｅ３とが交互に積層された超格子構造の相変化層を有する記憶装置を製造する際には、超格子を構成する複数の層を交互に形成する必要がある。これに対し、本実施形態に係る記憶装置１０を製造するにあたっては、上記のような複数の層を交互に積層する工程を経る必要が無い。従って、従来のｉＰＣＭを製造する場合に比べて、記憶装置１０を比較的容易に製造することができる。
【0069】
第２実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
【0070】
図１２には、本実施形態に係る記憶装置１０のうち、メモリセルＭＣ及びその近傍の部分の構成が、図４と同様の視点で描かれている。図１２に示されるように、本実施形態においては、拡散層５０の周囲に空隙ＧＰが形成されている。「拡散層５０の周囲」とは、具体的には、相変化層４１と導電層７３との間であって且つ拡散層５１と隣り合う位置、及び、相変化層４２と導電層７６との間であって且つ拡散層５２と隣り合う位置、のことである。
【0071】
本実施形態では、メモリセルＭＣに電圧パルスが印加される際に、生じたジュール熱を空隙ＧＰにより閉じ込めることができる。このため、相変化層４０の温度を、第１状態と第２状態との間で遷移させるために必要な温度まで、より少ない電流で到達させることができる。これにより、記憶装置１０を従来よりも更に低電流で動作させることができる。
【0072】
このような構成の記憶装置１０を製造する際には、絶縁層形成工程において、凹部５０Ａの内部まで絶縁層８２を入り込ませないようにすればよい。例えば、積層工程において拡散層５１の厚さ（ｚ方向に沿った寸法）を小さくしておいたり、凹部形成工程において凹部５０Ａの奥行き寸法（ｙ方向に沿った寸法）を大きくしておいたりすることで、凹部５０Ａの形状を空隙ＧＰの残りやすい形状とすればよい。また、絶縁層形成工程において、絶縁層８２の成膜条件を変更することにより空隙ＧＰを形成してもよい。
【0073】
第３実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
【0074】
図１３には、本実施形態に係る記憶装置１０のうち、メモリセルＭＣ及びその近傍の部分の構成が、図４と同様の視点で描かれている。図１３に示されるように、本実施形態においては、相変化層４０に対し－ｚ方向側に隣り合う位置に、結晶層９０が形成されている。下方側のメモリセルＭＣ１が有する結晶層９０のことを、以下では「結晶層９１」とも称する。同様に、上方側のメモリセルＭＣ２が有する結晶層９０のことを、以下では「結晶層９２」とも称する。
【0075】
結晶層９１が形成されている位置は、相変化層４１とビット線３１との間ともいうことができる。また、結晶層９２が形成されている位置は、相変化層４２とワード線２０との間ともいうことができる。それぞれの位置はいずれも、メモリセルＭＣのうち抵抗変化層と第１配線層との間となる位置、に該当する。
【0076】
結晶層９０は、二テルル化チタン（ＴｉＴｅ２）の結晶により形成されている。ＴｉＴｅ２は二次元結晶であって、当該結晶のａ軸及びｂ軸がｚ方向に対して垂直な方向に配向するように結晶層９０が形成されている。結晶層９０の材料はＴｉＴｅ２に限定されず、他の遷移金属化合物を結晶層９０の材料としてもよい。このような材料としては、例えば、二テルル化ハフニウム（ＨｆＴｅ２）や二テルル化ジルコニウム（ＺｒＴｅ２）のような材料を用いることができる。
【0077】
本実施形態に係る記憶装置１０を製造するには、積層工程において、導電層７２を形成した後に結晶層９１を形成し、結晶層９１を覆うように相変化層４１を形成することとすればよい。同様に、導電層７５を形成した後に結晶層９２を形成し、結晶層９２を覆うように相変化層４２を形成することとすればよい。
【0078】
この場合、相変化層４０は、予め配向層として形成されたＴｉＴｅ２の上面に対して形成されるので、ｚ方向にＣ軸が配向した結晶構造をより容易に実現することができる。また、相変化層４０と、その下方側の電極層（導電層７２又は導電層７５）との密着性がより高くなるという効果も得られる。
【0079】
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
【符号の説明】
【0080】
１０：記憶装置、２０：ワード線、３０：ビット線、４０：相変化層、５０：拡散層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】