特開 2022-189332 記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022189332

(43)【公開日】2022-12-22

(54)【発明の名称】記憶装置

(51)【国際特許分類】

   H01L 21/8239 20060101AFI20221215BHJP

   H01L 45/00 20060101ALI20221215BHJP

   H01L 49/00 20060101ALI20221215BHJP

【ＦＩ】

H01L27/105 449

H01L45/00 A

H01L49/00 Z

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2021097862

(22)【出願日】2021-06-11

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100140486

【弁理士】

【氏名又は名称】鎌田 徹

(74)【代理人】

【識別番号】100170058

【弁理士】

【氏名又は名称】津田 拓真

(74)【代理人】

【識別番号】100121843

【弁理士】

【氏名又は名称】村井 賢郎

(72)【発明者】

【氏名】鈴木 都文

(72)【発明者】

【氏名】上牟田 雄一

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FZ10

5F083GA10

5F083GA27

5F083JA39

5F083JA60

5F083KA01

5F083KA05

(57)【要約】

【課題】動作速度の向上した記憶装置を提供する。
【解決手段】記憶装置１０は、ワード線２０と、ビット線３０と、ワード線２０とビット線３０との間に配置され、結晶状態と非結晶状態との間を可逆的に遷移可能な相変化層４０と、相変化層４０に接している層であって、チタン、ジルコニウム、及びハフニウムのうちの少なくとも１つと、テルルと、を含む隣接層５０と、を備える。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１配線層と、
第２配線層と、
前記第１配線層と前記第２配線層との間に配置され、結晶状態と非結晶状態との間を可逆的に遷移可能な相変化層と、
前記相変化層に接している層であって、チタン、ジルコニウム、及びハフニウムのうちの少なくとも１つと、テルルと、を含む隣接層と、を備える記憶装置。

【請求項2】

前記隣接層におけるテルルの原子濃度が、６０％以上であり且つ７０％以下である、請求項１に記載の記憶装置。

【請求項3】

前記相変化層は、ゲルマニウム、アンチモン、及びテルルのうちの少なくとも１つを含む、請求項１又は２に記載の記憶装置。

【請求項4】

第１配線層と、
第２配線層と、
前記第１配線層と前記第２配線層との間に配置され、結晶状態と非結晶状態との間を可逆的に遷移可能な相変化層と、
前記相変化層に接している層であって、前記相変化層が前記結晶状態に遷移する際の起点となる結晶核を含む隣接層と、を備え、
前記隣接層は、
前記第１配線層、前記相変化層、及び前記第２配線層が並ぶ第１方向に対し垂直な第２方向に沿って、前記相変化層と隣り合う位置に配置されている記憶装置。

【請求項5】

前記隣接層は、チタン、ジルコニウム、及びハフニウムのうちの少なくとも１つと、テルルと、を含む、請求項４に記載の記憶装置。

【請求項6】

前記隣接層におけるテルルの原子濃度が、６０％以上であり且つ７０％以下である、請求項５に記載の記憶装置。

【請求項7】

前記相変化層は、ゲルマニウム、アンチモン、及びテルルのうちの少なくとも１つを含む、請求項４乃至６のいずれか１項に記載の記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は記憶装置に関する。

【背景技術】

【0002】

例えば携帯電話等の情報機器に用いられる記憶装置として、「相変化メモリ」と称される新たな方式の記憶装置の開発が進められている。このような記憶装置としては、例えば、相変化材料に電圧パルスを印加することで、高抵抗の非結晶状態と、低抵抗の結晶状態と、の間を可逆的に遷移させるものが提案されている。このような記憶装置では、電源が切られた後においても相変化材料の電気抵抗が安定的に保持されるため、当該電気抵抗に対応して情報を記憶することができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２００９／１２２５７０号

【発明の概要】

【発明が解決しようとする課題】

【0004】

開示された実施形態によれば、動作速度の向上した記憶装置が提供される。

【課題を解決するための手段】

【0005】

実施形態に係る記憶装置は、第１配線層と、第２配線層と、第１配線層と第２配線層との間に配置され、結晶状態と非結晶状態との間を可逆的に遷移可能な相変化層と、相変化層に接している層であって、チタン、ジルコニウム、及びハフニウムのうちの少なくとも１つと、テルルと、を含む隣接層と、を備える。

【図面の簡単な説明】

【0006】

【図1】図１は、第１実施形態に係る記憶装置の構成を模式的に示す図である。

【図2】図２は、図１のメモリセルアレイの構成を示す図である。

【図3】図３は、図１のメモリセルアレイの他の構成例を示す図である。

【図4】図４は、第１実施形態に係る記憶装置のうち、メモリセル及びその近傍の構成を示す断面図である。

【図5】図５は、第１実施形態に係る記憶装置の製造方法について説明するための図である。

【図6】図６は、第１実施形態に係る記憶装置の製造方法について説明するための図である。

【図7】図７は、第１実施形態に係る記憶装置の製造方法について説明するための図である。

【図8】図８は、第２実施形態に係る記憶装置のうち、メモリセル及びその近傍の構成を示す断面図である。

【図9】図９は、第３実施形態に係る記憶装置のうち、メモリセル及びその近傍の構成を示す断面図である。

【図10】図１０は、第３実施形態に係る記憶装置の製造方法について説明するための図である。

【図11】図１１は、第３実施形態に係る記憶装置の製造方法について説明するための図である。

【図12】図１２は、第３実施形態に係る記憶装置の製造方法について説明するための図である。

【発明を実施するための形態】

【0007】

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

【0008】

第１実施形態について説明する。本実施形態に係る記憶装置１０は、所謂「相変化メモリ」であって、ＰＣＭ（Phase-change memory）とも称されるものである。図１に示されるように、記憶装置１０は、メモリセルアレイＭＣＡと、ワード線ドライバ１１と、ビット線ドライバ１２と、制御回路１３と、を備えている。

【0009】

メモリセルアレイＭＣＡは、データを記憶するメモリセルＭＣを複数有する部分である。記憶装置１０には、ワード線２０とビット線３０がそれぞれ複数設けられている。これらはいずれも、メモリセルＭＣに対し電圧を印加するための配線層として形成されている。メモリセルＭＣの一端はいずれかのワード線２０に接続されており、他端はいずれかのビット線３０に接続されている。図２に示されるように、メモリセルＭＣは、ワード線２０とビット線３０とが互いに交差する位置のそれぞれに設けられている。尚、図１においては、メモリセルアレイＭＣＡが有する複数のメモリセルＭＣのうちの一部のみが図示されている。

【0010】

それぞれのメモリセルＭＣは、相変化層４０と、セレクタ６０と、を有している。図１においては等価回路で示されるように、ワード線２０とビット線３０との間において、相変化層４０及びセレクタ６０は電気的に直列接続されている。尚、図１においては、相変化層４０がビット線３０側に配置されており、セレクタ６０がワード線２０側に配置されているように描かれているのであるが、相変化層４０及びセレクタ６０の配置はこれに限定されない。一部又は全てのメモリセルＭＣにおいて、相変化層４０及びセレクタ６０の配置が図１の配置とは逆になっていてもよい。

【0011】

相変化層４０は、相変化材料により形成された層であって、その電気抵抗の値に対応させて情報を記憶する部分である。本実施形態では、当該相変化材料としてゲルマニウム－アンチモン－テルル（ＧｅＳｂＴｅ）からなるカルコゲナイド材料が用いられている。相変化層４０の材料としては、これに限定されず他の相変化材料を用いることができる。相変化材料としては、ゲルマニウム、アンチモン、及びテルルのうちの少なくとも１つを主成分として含む材料を用いることが好ましい。

【0012】

相変化層４０に所定の電圧パルスが印加されると、相変化層４０はジュール熱により融解した状態となる。融解した相変化層４０は、その後に急速に冷却された場合には非結晶（アモルファス）状態となり、時間をかけて徐冷された場合には結晶状態となる。尚、相変化層４０の冷却速度は、例えば、電圧パルスの立ち下がり速度によって調整される。

【0013】

非結晶状態における相変化層４０の電気抵抗は、結晶状態における相変化層４０の電気抵抗よりも大きい。このように、相変化層４０は、結晶状態と非結晶状態との間を可逆的に遷移可能となっており、それぞれの状態において互いに異なる電気抵抗の値を示すこととなる。それぞれのメモリセルＭＣでは、相変化層４０の電気抵抗に対応して情報（０又は１）が記憶される。

【0014】

セレクタ６０は、２端子型のスイッチング素子であって、非線形の電流－電圧特性を有している。セレクタ６０の両端に印加される電圧が所定の閾値以下の場合は、セレクタ６０には殆ど電流が流れない。セレクタ６０の両端に印加される電圧が上記閾値を超えると、セレクタ６０には急激に電流が流れる。それぞれのメモリセルＭＣにセレクタ６０が設けられていることで、データの書き込み又は消去の対象となる相変化層４０のみに電流を流し、当該相変化層４０の電気抵抗を変化させることが可能となっている。

【0015】

ワード線ドライバ１１は、それぞれのワード線２０の電位を調整するための回路である。ワード線ドライバ１１には、それぞれのワード線２０の一端が接続されている。ワード線ドライバ１１は、それぞれのワード線２０と電圧生成回路（不図示）との間の開閉を切り換えるための不図示のスイッチ群を含んでいる。ワード線ドライバ１１の動作は、後述の制御回路１３により制御される。

【0016】

ビット線ドライバ１２は、それぞれのビット線３０の電位を調整するための回路である。ビット線ドライバ１２には、それぞれのビット線３０の一端が接続されている。ビット線ドライバ１２は、それぞれのビット線３０と電圧生成回路（不図示）との間の開閉を切り換えるための不図示のスイッチ群を含んでいる。ビット線ドライバ１２は、ビット線３０を流れる電流に基づいて、それぞれのメモリセルＭＣに記憶されたデータを取得するための回路を含んでいてもよい。また、ビット線ドライバ１２は、それぞれのビット線３０の電位を、書き込みデータに応じて調整するための回路を含んでいてもよい。ビット線ドライバ１２の動作は制御回路１３により制御される。

【0017】

制御回路１３は、記憶装置１０の全体の動作を統括制御する回路である。制御回路１３は、上記のように、ワード線ドライバ１１及びビット線ドライバ１２の動作を制御することで、各メモリセルＭＣに対する電圧パルスの印加等を行う。メモリセルアレイＭＣＡへのデータの書き込み時において、制御回路１３は、書き込み対象となっているメモリセルＭＣのそれぞれに対し、書き込みデータに応じた電圧パルスを印加することで、各メモリセルＭＣの相変化層４０の電気抵抗を書き込みデータに対応した値に変化させる。また、メモリセルアレイＭＣＡからのデータの読み出し時において、制御回路１３は、読み出し対象となっているメモリセルＭＣのそれぞれに電圧を印加し、各メモリセルＭＣを流れる電流に基づいて、各相変化層４０の電気抵抗値に対応したデータを読み出す。

【0018】

図２には、メモリセルアレイＭＣＡの構成が模式的に描かれている。尚、図２においては、メモリセルアレイＭＣＡのうち、ワード線２０、ビット線３０、メモリセルＭＣ、及び半導体基板ＢＰ（後述）のみが図示されており、メモリセルＭＣ等の周囲に形成された絶縁層８１、８２（図４を参照）の図示が省略されている。

【0019】

図２においては、ワード線２０が伸びる方向に沿ってｘ軸が設定されている。また、ビット線３０が伸びる方向に沿ってｙ軸が設定されており、上下方向に沿ってｚ軸が設定されている。ｘ軸、ｙ軸、及びｚ軸は互いに垂直である。ｘ軸に沿った方向のことを、以下では「ｘ方向」とも称する。同様に、ｙ軸に沿った方向のことを、以下では「ｙ方向」とも称する。ｚ軸に沿った方向のことを、以下では「ｚ方向」とも称する。以下では、他の図を参照する場合においても、上記と同じｘ軸、ｙ軸、ｚ軸、ｘ方向、ｙ方向、ｚ方向を用いて、各部の構成を説明することがある。

【0020】

図２に示されるように、メモリセルアレイＭＣＡは半導体基板ＢＰの上方側に形成されている。半導体基板ＢＰは、例えばシリコン基板である。

【0021】

ワード線２０は、上記のようにｘ方向に沿って伸びており、ｙ方向に沿って複数並んでいる。ワード線２０は、本実施形態における「第１配線層」に該当する。ビット線３０は、上記のようにｙ方向に沿って伸びており、ｘ方向に沿って複数並んでいる。ビット線３０は、本実施形態における「第２配線層」に該当する。

【0022】

本実施形態では、ワード線２０よりも下方側の部分と上方側の部分とのそれぞれに、複数のビット線３０が配置されている。このため、上面視においてワード線２０とビット線３０とが交差する部分に設けられるメモリセルＭＣは、ワード線２０とその下方側にあるビット線３０との間、及び、ワード線２０とその上方側にあるビット線３０との間、のそれぞれに設けられている。ワード線２０の下方側に配置されたビット線３０のことを、以下では「ビット線３１」とも称する。また、ワード線２０の上方側に配置されたビット線３０のことを、以下では「ビット線３２」とも称する。

【0023】

図２のような態様に替えて、図３に示されるように、複数のビット線３０が、ワード線２０の上方側にのみ配置されているような態様であってもよい。この場合、メモリセルＭＣは、ワード線２０とその上方側にあるビット線３０との間、にのみ設けられることとなる。

【0024】

メモリセルＭＣの更なる具体的な構成について、図４を参照しながら説明する。図４では、メモリセルＭＣ及びその近傍の部分を、ｘ軸に垂直な面に沿って切断した場合の断面が示されている。同図では、ワード線２０の上下それぞれに配置された一対のメモリセルＭＣの断面が描かれている。図４の例では、それぞれのメモリセルＭＣにおいて、セレクタ６０及び相変化層４０がｚ方向にこの順に並ぶように配置されている。しかしながら、それぞれのメモリセルＭＣにおけるセレクタ６０及び相変化層４０の配置順序はこれとは逆になっていてもよい。また、上方側のメモリセルＭＣにおけるセレクタ６０及び相変化層４０の配置順序と、下方側のメモリセルＭＣにおけるセレクタ６０及び相変化層４０の配置順序とが、互いに逆になっていてもよい。

【0025】

ワード線２０の下方側に配置されたメモリセルＭＣのことを、以下では「メモリセルＭＣ１」とも称する。ワード線２０の上方側に配置されたメモリセルＭＣのことを、以下では「メモリセルＭＣ２」とも称する。また、下方側のメモリセルＭＣ１が有する相変化層４０及びセレクタ６０のことを、以下ではそれぞれ「相変化層４１」及び「セレクタ６１」とも称する。同様に、上方側のメモリセルＭＣ２が有する相変化層４０及びセレクタ６０のことを、以下ではそれぞれ「相変化層４２」及び「セレクタ６２」とも称する。

【0026】

尚、それぞれのメモリセルＭＣは、相変化層４０に接するように形成された隣接層５０を更に有している。各メモリセルＭＣに隣接層５０が設けられていることの理由については後に説明する。下方側のメモリセルＭＣ１が有する隣接層５０のことを、以下では「隣接層５１」とも称する。同様に、上方側のメモリセルＭＣ２が有する隣接層５０のことを、以下では「隣接層５２」とも称する。

【0027】

メモリセルＭＣ１の構成について説明する。図４に示されるように、メモリセルＭＣ１は、セレクタ６１、導電層７２、相変化層４１、隣接層５１を有しており、これらが下方側から順に積層された構成となっている。図４の例では、それぞれのメモリセルＭＣ１において、相変化層４１及び隣接層５１がｚ方向にこの順に並ぶように配置されている。しかしながら、それぞれのメモリセルＭＣ１における相変化層４１及び隣接層５１の配置順序はこれとは逆になっていてもよい。また、上方側のメモリセルＭＣ２における相変化層４２及び隣接層５２の配置順序と、下方側のメモリセルＭＣ１における相変化層４１及び隣接層５１の配置順序とが、互いに逆になっていてもよい。

【0028】

セレクタ６１は、その下方側にあるビット線３１に対し、導電層７１を介して接続されている。導電層７１としては、例えばタングステンのような金属材料を用いることができる。セレクタ６１は、例えばカルコゲン元素を含有した材料により形成されている。

【0029】

導電層７２は、導電層７１と同様の金属材料からなる層であって、セレクタ６１と相変化層４１との間に形成されている。

【0030】

相変化層４１は、先に述べたように、相変化材料であるゲルマニウム－アンチモン－テルル（ＧｅＳｂＴｅ）により形成された層である。記憶装置１０の動作時においては、ワード線２０とビット線３１との間にパルス状の電圧が印加される。これにより、相変化層４１の状態が結晶状態と非結晶状態の間で可逆的に遷移する。

【0031】

隣接層５１は、相変化層４１の上面全体を直接覆うように形成された層である。つまり、隣接層５１は相変化層４１の上面に対して接した状態で形成されている。本実施形態では、隣接層５１の材料として二テルル化チタン（ＴｉＴｅ_２）が用いられている。隣接層５１の材料としては、これに限定されず、例えば二テルル化ハフニウム（ＨｆＴｅ_２）や二テルル化ジルコニウム（ＺｒＴｅ_２）のような材料を用いることができる。つまり、チタン、ジルコニウム、及びハフニウムのうちの少なくとも１つを含むテルル化合物を用いることができる。いずれの場合であっても、隣接層５１におけるテルルの原子濃度が、６０％以上であり且つ７０％以下となるように、隣接層５１の材料を選定することが好ましい。

【0032】

隣接層５１は、その上方側にあるワード線２０に対し、導電層７３を介して接続されている。導電層７３は、導電層７１、７２と同様の金属材料からなる層である。

【0033】

メモリセルＭＣ２の構成は、以上に説明したメモリセルＭＣ１の構成と同一である。つまり、メモリセルＭＣ２が有するセレクタ６２、相変化層４２、隣接層５２のそれぞれの材料は、メモリセルＭＣ１が有するセレクタ６１、相変化層４１、隣接層５１のそれぞれの材料と同一である。ただし、先に述べたように、メモリセルＭＣ２におけるセレクタ６２、相変化層４２、及び隣接層５２の配置順序は、メモリセルＭＣ１におけるセレクタ６１、相変化層４１、及び隣接層５１の配置順序と異なっていてもよい。

【0034】

ワード線２０とセレクタ６２との間には、導電層７１と同様の金属材料からなる導電層７４が設けられている。セレクタ６２と相変化層４２との間には、導電層７２と同様の金属材料からなる導電層７５が設けられている。隣接層５２とビット線３２との間には、導電層７３と同様の金属材料からなる導電層７６が設けられている。

【0035】

図４に示されるように、メモリセルＭＣの周囲には絶縁層８１が形成されている。絶縁層８１は、例えば酸化シリコン（ＳｉＯ_２）のような絶縁材料により形成された層である。ｘ方向もしくはｙ方向に沿って異なる位置にあるメモリセルＭＣは、絶縁層８１によって互いに分離されており、電気的に絶縁されている。また、絶縁層８１は比較的熱伝導率の小さい材料により形成されているので、異なる位置にあるメモリセルＭＣは熱的にも絶縁されている。これにより、一部のメモリセルＭＣへの書き込み動作により生じたジュール熱が、他のメモリセルＭＣに伝わって誤書き込み（若しくは誤消去）を生じさせる事態が防止される。

【0036】

メモリセルＭＣやワード線２０の側面は、絶縁層８２により覆われている。このため、メモリセルＭＣは、絶縁層８１には接しておらず、絶縁層８２を介して絶縁層８１に覆われている。絶縁層８２は、例えば窒化シリコン（ＳｉＮ）のような、酸素を含まない絶縁材料により形成された層である。絶縁層８２により、相変化層４０に含まれるゲルマニウム等の材料の酸化が防止されている。

【0037】

ところで、メモリセルＭＣにパルス状の電圧が印加された後、融解した相変化層４０が冷却され結晶状態となるプロセスは、最初に結晶核が生成されるまでの第１段階と、生成された結晶核を起点として結晶が成長していく第２段階と、に分けることができる。相変化層４０の全体が融解している状態から、結晶核が生成され第１段階が完了するまでに要する期間の長さは、概ね数十マイクロ秒程度である。一方、結晶核が生成されてから、相変化層４０の全体が結晶状態となり第２段階が完了するするまでに要する期間の長さは、数十ナノ秒程度である。このように、相変化層４０が冷却され結晶状態となるにあたっては、最初の結晶核が生成されるまでの第１段階が律速となる。

【0038】

所謂「ドーム型」と称される構成の相変化メモリにおいては、データが書き込まれる際に、相変化層の全体ではなく一部のみが融解した状態となり、融解する部分の周囲は結晶状態のままとなっている。この場合、結晶状態のままとなっている部分が結晶核として常に存在するので、上記の第１段階を経ることなく、相変化層は短時間のうちに全体が結晶状態となる。

【0039】

しかしながら、本実施形態のような構成においては、相変化層４０に対しその下面全体から電圧パルスが印加されるので、相変化層４０の全体が融解することとなり、相変化層４０の一部が結晶核として残ることは無い。このため、本実施形態と同様に相変化層の全体が融解する構成の記憶装置においては、結晶核が生成される第１段階を経る必要があるため、データの書き込みに長時間を要してしまうという問題がある。そこで、本実施形態に係る記憶装置１０では、メモリセルＭＣのそれぞれに隣接層５０を設けることにより、上記の問題を解決することとしている。

【0040】

隣接層５０は、先に述べたようにＴｉＴｅ_２により形成された層となっている。ＴｉＴｅ_２は二次元の結晶構造を有しており、相変化層４０の材料であるＧｅＳｂＴｅに比べて融点が高い材料である。本発明者らが行った実験によれば、隣接層５０は、電圧パルスが印加され相変化層４０が融解する際においても、融解したり他の材料と混じり合ったりすることなく、安定して当初の結晶状態を維持し続けることが確認されている。

【0041】

本実施形態では、このような隣接層５０が、相変化層４０の一部に接した状態で設けられている。融解した相変化層４０が冷却される際には、隣接層５０を構成するＴｉＴｅ_２が結晶核として機能し、当該結晶核を起点として相変化層４０の結晶化が進行して行くこととなる。つまり、本実施形態では、相変化層４０に接する隣接層５０を設けておくことで、結晶核を生成するための上記の第１段階が省略されるので、相変化層４０の全体が結晶状態となるまでに要する期間を短くすることができる。その結果として、メモリセルアレイＭＣＡにデータを書き込む際における記憶装置１０の動作速度を向上させることができる。以上のような効果は、隣接層５０の材料として、ＨｆＴｅ_２やＺｒＴｅ_２を用いた場合においても同様に奏することができる。

【0042】

本実施形態に係る記憶装置１０の製造方法について説明する。

【0043】

＜積層工程＞最初の積層工程では、半導体基板ＢＰの上方側に絶縁膜が形成された後、当該絶縁膜の上に複数のビット線３１が形成される。ビット線３１は、例えば、ＣＶＤによって金属膜を成膜した後、当該金属膜に対し、フォトリソグラフィを用いたエッチングを施すことで形成することができる。エッチングが行われた後は、ビット線３１及びその周囲を覆うように例えばＣＶＤにより絶縁膜が形成され、当該絶縁膜に対しＣＭＰによる平坦化処理が行われる。これにより、ビット線３１の上面が露出した状態とされる。

【0044】

その後、ビット線３１の上方側を覆うように、導電層７１、セレクタ６１、導電層７２、相変化層４１、隣接層５１、及び導電層７３が、例えばＣＶＤによって下方から順に形成される。図５には、以上のような積層工程が完了した状態における一部断面が描かれている。

【0045】

＜パターニング工程＞積層工程に続くパターニング工程では、例えばフォトリソグラフィを用いたエッチングにより、ビット線３１よりも上方側に積層された膜が部分的に除去される。具体的には、積層された膜のうちメモリセルＭＣ１となる部分のみが残されて、他の部分が除去される。図６には、パターニング工程が完了した状態における一部断面が描かれている。

【0046】

＜絶縁層形成工程＞パターニング工程に続く絶縁層形成工程では、パターニング工程において形成された複数のメモリセルＭＣ１の周囲を埋めるように、絶縁層８２及び絶縁層８１が、ＣＶＤによってこの順に形成される。その後、絶縁層８１、８２等の上面全体にＣＭＰ（chemical mechanical polishing）が施され、平坦な表面Ｓに沿って導電層７３が露出した状態とされる。図７には、絶縁層形成工程が完了した状態における一部断面が描かれている。

【0047】

以上のようにメモリセルＭＣ１及びその周囲の部分が形成された後は、表面Ｓに沿って、ビット線３１が形成された際と同様の方法でワード線２０が形成される。続いて、上記の積層工程、パターニング工程、及び絶縁層形成工程を再度行うことで、各メモリセルＭＣ１の直上となる位置に、ワード線２０を挟んでメモリセルＭＣ２が形成される。その後、メモリセルＭＣ２の上方側に、ビット線３１が形成された際と同様の方法でビット線３２が形成される。以上のような方法により、図４のようなメモリセルＭＣを有する記憶装置１０を製造することができる。

【0048】

第２実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

【0049】

図８には、本実施形態に係る記憶装置１０のうち、メモリセルＭＣ及びその近傍の部分の構成が、図４と同様の視点で描かれている。図８に示されるように、本実施形態においては、隣接層５０が、相変化層４０の上面を覆うように形成されているのではなく、相変化層４０の内部に埋め込まれた状態で形成されている。相変化層４０の上面は、本実施形態では導電層７３又は導電層７６により覆われている。

【0050】

このような本実施形態においても、隣接層５０は、相変化層４０に対し直接接した状態となっているので、第１実施形態で説明したものと同様の効果を奏することができる。

【0051】

尚、図８に示される構成のメモリセルＭＣを形成するにあたっては、相変化層４０を形成している途中の段階において、ＣＶＤにより隣接層５０を形成し、これに続いて相変化層４０の残りの部分を形成することとすればよい。

【0052】

第３実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

【0053】

図９には、本実施形態に係る記憶装置１０のうち、メモリセルＭＣ及びその近傍の部分の構成が、図４と同様の視点で描かれている。図９に示されるように、本実施形態においては、隣接層５０が、相変化層４０の上面を覆うように形成されているのではなく、相変化層４０の側面の一部を覆うように形成されている。具体的には、第１実施形態（図４）において相変化層４０の側面全体を覆っていた絶縁層８２の一部を、本実施形態では隣接層５０に置き換えた構成となっている。相変化層４０の上面は、本実施形態では導電層７３又は導電層７６により覆われている。

【0054】

このように、本実施形態における隣接層５０は、ワード線２０（第１配線層）、相変化層４０、及びビット線３０（第２配線層）が並ぶ方向（ｚ方向）に対し垂直な方向（ｘ方向及びｙ方向）に沿って、相変化層４０と隣り合う位置に配置されている。このような本実施形態においても、隣接層５０は、相変化層４０に対し直接接した状態となっているので、第１実施形態で説明したものと同様の効果を奏することができる。

【0055】

本実施形態に係る記憶装置１０の製造方法について説明する。本実施形態においても、第１実施形態と同様の積層工程、パターニング工程、及び絶縁層形成工程を行うことにより、先ず下方側のメモリセルＭＣ１が形成される。ただし、本実施形態では、積層工程においては隣接層５１が形成されない。このため、絶縁層形成工程が完了した状態においては、図７ではなく図１０に示される状態となる。

【0056】

＜凹部形成工程＞本実施形態では、下方側の絶縁層形成工程が上記のように完了した後、凹部形成工程が行われる。凹部形成工程では、例えばウェットエッチングにより、絶縁層８２のうち上方側の部分が選択的に除去される。その結果、図１１に示されるように、表面Ｓには凹部９０が形成される。凹部９０においては、相変化層４１の側面の一部（上方側部分）が露出している。

【0057】

＜隣接層形成工程＞続いて、例えばＣＶＤによって、凹部９０を埋めるように隣接層５１が形成される。その後、ＣＭＰによって表面Ｓが再度平坦化される。図１２には、このような隣接層形成工程が完了した状態における一部断面が描かれている。

【0058】

以上のような方法でメモリセルＭＣ１が形成された後は、表面Ｓに沿って、第１実施形態と同様にワード線２０が形成される。続いて、上記の積層工程、パターニング工程、絶縁層形成工程、凹部形成工程、及び隣接層形成工程を再度行うことで、各メモリセルＭＣ１の直上となる位置に、ワード線２０を挟んでメモリセルＭＣ２が形成される。その後、メモリセルＭＣ２の上方側に、ビット線３１が形成された際と同様の方法でビット線３２が形成される。以上のような方法により、図９のようなメモリセルＭＣを有する記憶装置１０を製造することができる。

【0059】

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

【符号の説明】

【0060】

１０：記憶装置、２０：ワード線、３０：ビット線、４０：相変化層、５０：隣接層。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】