特開 2022-189566 ゲートドライバ、半導体装置、スイッチング電源

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022189566

(43)【公開日】2022-12-22

(54)【発明の名称】ゲートドライバ、半導体装置、スイッチング電源

(51)【国際特許分類】

   H02M 1/08 20060101AFI20221215BHJP

   H02M 3/155 20060101ALI20221215BHJP

【ＦＩ】

H02M1/08 A

H02M3/155 H

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2021098214

(22)【出願日】2021-06-11

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】上阪 岬

(72)【発明者】

【氏名】村上 和宏

【テーマコード（参考）】

5H730

5H740

【Ｆターム（参考）】

5H730AA14

5H730AS05

5H730BB13

5H730DD04

5H730EE59

5H730FD01

5H740AA06

5H740BA12

5H740BC01

5H740BC02

5H740HH05

5H740JA01

5H740JB01

5H740KK01

(57)【要約】

【課題】トランジスタのオン／オフに伴うゲート損失を削減する。
【解決手段】ゲートドライバ１２Ｌは、トランジスタ１１Ｌのゲート容量ＣｉｓｓＬを充放電するように構成されたゲート駆動回路１２１と、ゲート容量ＣｉｓｓＬの放電時に少なくとも一部の電荷を蓄えておきその電荷を次回の充電時に利用するように構成されたキャパシタ回路１２２と、を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

トランジスタのゲート容量を充放電するように構成されたゲート駆動回路と、
前記ゲート容量の放電時に少なくとも一部の電荷を蓄えておきその電荷を次回の充電時に利用するように構成されたキャパシタ回路と、
を有する、ゲートドライバ。

【請求項2】

前記キャパシタ回路は、キャパシタ及びスイッチを含み、
前記キャパシタ及び前記スイッチは、前記トランジスタのゲートと主電極との間に直列接続されるように構成されている、請求項１に記載のゲートドライバ。

【請求項3】

前記ゲート駆動回路は、電源端と前記トランジスタの前記ゲートとの間に接続されるように構成された第１スイッチと、前記トランジスタの前記ゲートと前記主電極との間に接続されるように構成された第２スイッチを含む、請求項２に記載のゲートドライバ。

【請求項4】

前記キャパシタの第１端は、前記スイッチの第１端に接続されており、
前記キャパシタの第２端は、前記トランジスタの前記主電極に接続されており、
前記スイッチの第２端は、前記トランジスタのゲートに接続されており、
前記第１スイッチの第１端は、前記電源端に接続されており、
前記第１スイッチの第２端と前記第２スイッチの第１端は、いずれも前記トランジスタのゲートに接続されており、
前記第２スイッチの第２端は、前記トランジスタの前記ゲートに接続されている、
請求項３に記載のゲートドライバ。

【請求項5】

前記ゲート容量の充電時には、前記スイッチがオン状態であって前記第１スイッチ及び前記第２スイッチがいずれもオフ状態である第１フェイズとなった後、前記第１スイッチがオン状態であって前記スイッチ及び前記第２スイッチがいずれもオフ状態である第２フェイズとなり、
前記ゲート容量の放電時には、前記スイッチがオン状態であって前記第１スイッチ及び前記第２スイッチがいずれもオフ状態である第３フェイズとなった後、前記第２スイッチがオン状態であって前記スイッチ及び前記第１スイッチがいずれもオフ状態である第４フェイズとなる、請求項３または４に記載のゲートドライバ。

【請求項6】

前記キャパシタ回路は、電源端と出力ノードとの間に接続されるように構成されたスイッチと、前記出力ノードと前記トランジスタの主電極との間に接続されており容量値が切り替えられるように構成された可変キャパシタを含み、前記可変キャパシタの充電電圧を前記出力ノードから前記ゲート駆動回路に出力する、請求項１に記載のゲートドライバ。

【請求項7】

前記ゲート駆動回路は、前記出力ノードと前記トランジスタのゲートとの間に接続されるように構成された第１スイッチと、前記トランジスタの前記ゲートと前記主電極との間に接続されるように構成された第２スイッチを含む、請求項６に記載のゲートドライバ。

【請求項8】

前記ゲート容量の充電時には、前記第１スイッチがオン状態であり前記スイッチ及び前記第２スイッチがいずれもオフ状態であって前記可変キャパシタが第１容量値である第１フェイズとなった後、前記第１スイッチがオン状態であり前記スイッチ及び前記第２スイッチがいずれもオフ状態であって前記可変キャパシタが前記第１容量値よりも小さい第２容量値である第２フェイズとなり、
前記ゲート容量の放電時には、前記第１スイッチがオン状態であり前記スイッチ及び前記第２スイッチがいずれもオフ状態であって前記可変キャパシタが前記第１容量値である第３フェイズとなった後、前記第１スイッチがオフ状態であり前記スイッチ及び前記第２スイッチがいずれもオン状態であって前記可変キャパシタが前記第１容量値である第４フェイズとなる、請求項７に記載のゲートドライバ。

【請求項9】

前記ゲート駆動回路は、電源端と前記キャパシタ回路の第１端との間に接続されるように構成された第１スイッチと、前記キャパシタ回路の前記第１端と前記トランジスタのゲートとの間に接続されるように構成された第２スイッチと、前記トランジスタの前記ゲートと前記キャパシタ回路の第２端との間に接続されるように構成された第３スイッチと、前記キャパシタ回路の前記第２端と前記トランジスタの主電極との間に接続されるように構成された第４スイッチを含む、請求項１に記載のゲートドライバ。

【請求項10】

前記ゲート容量の充電時には、前記第２スイッチ及び前記第４スイッチがいずれもオン状態であって前記第１スイッチ及び前記第３スイッチがいずれもオフ状態である第１フェイズとなった後、前記第１スイッチ及び前記第２スイッチがいずれもオン状態であって前記第３スイッチ及び前記第４スイッチがいずれもオフ状態である第２フェイズとなり、
前記ゲート容量の放電時には、前記第２スイッチ及び前記第４スイッチがいずれもオン状態であって前記第１スイッチ及び前記第３スイッチがいずれもオフ状態である第３フェイズとなった後、前記第３スイッチ及び前記第４スイッチがいずれもオン状態であって前記第１スイッチ及び前記第２スイッチがいずれもオフ状態である第４フェイズとなる、請求項９に記載のゲートドライバ。

【請求項11】

請求項１～１０のいずれか一項に記載のゲートドライバと、
前記ゲートドライバによりオン／オフされるように構成された前記トランジスタと、
を有する、半導体装置。

【請求項12】

請求項１１に記載の半導体装置と、
前記トランジスタのスイッチング駆動により入力電圧から出力電圧を生成するように構成されたスイッチ出力段と、
を有する、スイッチング電源。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、ゲートドライバ及びこれを用いた半導体装置並びにスイッチング電源に関する。

【背景技術】

【0002】

ゲートドライバは、トランジスタの駆動手段として広く一般に利用されている。

【0003】

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２１－０６１６６３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来のゲートドライバは、トランジスタのオン／オフに伴うゲート損失（スイッチング損失）の削減について改善の余地があった。

【0006】

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、トランジスタのオン／オフに伴うゲート損失を削減することのできるゲートドライバ及びこれを用いた半導体装置並びにスイッチング電源を提供することを目的とする。

【課題を解決するための手段】

【0007】

例えば、本明細書中に開示されているゲートドライバは、トランジスタのゲート容量を充放電するように構成されたゲート駆動回路と、前記ゲート容量の放電時に少なくとも一部の電荷を蓄えておきその電荷を次回の充電時に利用するように構成されたキャパシタ回路と、を有する。

【0008】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0009】

本明細書中に開示されている発明によれば、トランジスタのオン／オフに伴うゲート損失を削減することのできるゲートドライバ、及び、これを用いた半導体装置並びにスイッチング電源を提供することが可能となる。

【図面の簡単な説明】

【0010】

【図1】図１は、半導体装置の要部構成を示す図である。

【図2】図２は、ゲートドライバの第１実施形態を示す図である。

【図3】図３は、第１実施形態のゲートドライバによるゲート駆動動作の一例を示す図（第１フェイズ）である。

【図4】図４は、第１実施形態のゲートドライバによるゲート駆動動作の一例を示す図（第２フェイズ）である。

【図5】図５は、第１実施形態のゲートドライバによるゲート駆動動作の一例を示す図（第３フェイズ）である。

【図6】図６は、第１実施形態のゲートドライバによるゲート駆動動作の一例を示す図（第４フェイズ）である。

【図7】図７は、第１実施形態のゲートドライバによるゲート駆動動作の一例を示す図（タイミングチャート）である。

【図8】図８は、ゲートドライバの第２実施形態を示す図である。

【図9】図９は、第２実施形態のゲートドライバによるゲート駆動動作の一例を示す図（第１フェイズ）である。

【図10】図１０は、第２実施形態のゲートドライバによるゲート駆動動作の一例を示す図（第２フェイズ）である。

【図11】図１１は、第２実施形態のゲートドライバによるゲート駆動動作の一例を示す図（第３フェイズ）である。

【図12】図１２は、第２実施形態のゲートドライバによるゲート駆動動作の一例を示す図（第４フェイズ）である。

【図13】図１３は、第２実施形態のゲートドライバによるゲート駆動動作の一例を示す図（タイミングチャート）である。

【図14】図１４は、ゲートドライバの第３実施形態を示す図である。

【図15】図１５は、第３実施形態のゲートドライバによるゲート駆動動作の一例を示す図（第１フェイズ）である。

【図16】図１６は、第３実施形態のゲートドライバによるゲート駆動動作の一例を示す図（第２フェイズ）である。

【図17】図１７は、第３実施形態のゲートドライバによるゲート駆動動作の一例を示す図（第３フェイズ）である。

【図18】図１８は、第３実施形態のゲートドライバによるゲート駆動動作の一例を示す図（第４フェイズ）である。

【図19】図１９は、第３実施形態のゲートドライバによるゲート駆動動作の一例を示す図（タイミングチャート）である。

【図20】図２０は、スイッチング電源の一構成例を示す図である。

【発明を実施するための形態】

【0011】

＜半導体装置＞
図１は、半導体装置の要部構成（例えば、電源コントローラＩＣまたはモータドライバＩＣのスイッチ出力段周辺）を示す図である。本構成例の半導体装置１０は、ハーフブリッジ出力回路１１と、ゲートドライバ１２と、ブートストラップ回路１３と、電源端子ＰＶＩＮと、スイッチ端子ＳＷと、を有する。

【0012】

ハーフブリッジ出力回路１１は、上側トランジスタ１１Ｈ及び下側トランジスタ１１Ｌを含み、両トランジスタ相互間の接続ノードに相当するスイッチ端子ＳＷから矩形波状のスイッチ電圧Ｖｓｗを出力する。

【0013】

上側トランジスタ１１Ｈは、電源端子ＰＶＩＮ（＝入力電圧Ｖｉｎの印加端）とスイッチ端子ＳＷ（＝スイッチ電圧Ｖｓｗの出力端）との間に接続されており、上側ゲート信号ＧＨに応じてオン／オフされる。なお、上側トランジスタ１１Ｈとしては、ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］等を好適に用いることができる。その場合、上側トランジスタ１１Ｈは、ＧＨ＝Ｈ（≒Ｖｂ）であるときにオンしてＧＨ＝Ｌ（≒Ｖｓｗ）であるときにオフする。なお、上側トランジスタ１１Ｈとしては、ＮＭＯＳＦＥＴではなくＰＭＯＳＦＥＴ［P-channel type MOSFET］を用いることも可能である。その場合、ブートストラップ回路１３が不要となる。

【0014】

下側トランジスタ１１Ｌは、スイッチ端子ＳＷと接地端ＰＧＮＤとの間に接続されており、下側ゲート信号ＧＬに応じてオン／オフされる。なお、下側トランジスタ１１Ｌとしては、ＮＭＯＳＦＥＴ等を好適に用いることができる。その場合、下側トランジスタ１１Ｌは、ＧＬ＝Ｈ（≒Ｖｉｎ）であるときにオンして、ＧＬ＝Ｌ（≒ＰＧＮＤ）であるときにオフする。

【0015】

ゲートドライバ１２は、上側ゲートドライバ１２Ｈ及び下側ゲートドライバ１２Ｌを含み、上側トランジスタ１１Ｈ及び下側トランジスタ１１Ｌそれぞれをオン／オフする。

【0016】

上側ゲートドライバ１２Ｈは、ＰＭＯＳＦＥＴ１２Ｈ１、ＮＭＯＳＦＥＴ１２Ｈ２、及び、ドライバ１２Ｈ３を含む。

【0017】

ＰＭＯＳＦＥＴ１２Ｈ１のソースは、ブートストラップ回路１３の出力端（＝ブート電圧Ｖｂの印加端）に接続されている。ＰＭＯＳＦＥＴ１２Ｈ１及びＮＭＯＳＦＥＴ１２Ｈ２それぞれのドレインは、いずれも上側トランジスタ１１Ｈのゲートに接続されている。ＮＭＯＳＦＥＴ１２Ｈ２のソースは、スイッチ端子ＳＷ（＝上側トランジスタ１１Ｈのソース）に接続されている。ＰＭＯＳＦＥＴ１２Ｈ１及びＮＭＯＳＦＥＴ１２Ｈ２それぞれのゲートは、いずれもドライバ１２Ｈ３の出力端に接続されている。

【0018】

ドライバ１２Ｈ３は、上側制御信号ＳＨに基づいてＰＭＯＳＦＥＴ１２Ｈ１及びＮＭＯＳＦＥＴ１２Ｈ２をそれぞれオン／オフする。

【0019】

例えば、ドライバ１２Ｈ３としてインバータが用いられている場合、上側制御信号ＳＨがハイレベルであるときには、ＰＭＯＳＦＥＴ１２Ｈ１がオンしてＮＭＯＳＦＥＴ１２Ｈ２がオフする。このとき、ＰＭＯＳＦＥＴ１２Ｈ１に流れる充電電流ＩｃＨにより、上側トランジスタ１１Ｈのゲート容量ＣｉｓｓＨが充電される。従って、上側ゲート信号ＧＨがハイレベル（≒Ｖｂ）となる。

【0020】

逆に、上側制御信号ＳＨがローレベルであるときには、ＰＭＯＳＦＥＴ１２Ｈ１がオフしてＮＭＯＳＦＥＴ１２Ｈ２がオンする。このとき、ＮＭＯＳＦＥＴ１２Ｈ２に流れる放電電流ＩｄＨにより上側トランジスタ１１Ｈのゲート容量ＣｉｓｓＨが放電される。従って、上側ゲート信号ＧＨがローレベル（≒Ｖｓｗ）となる。

【0021】

下側ゲートドライバ１２Ｌは、ＰＭＯＳＦＥＴ１２Ｌ１、ＮＭＯＳＦＥＴ１２Ｌ２、及び、ドライバ１２Ｌ３を含む。

【0022】

ＰＭＯＳＦＥＴ１２Ｌ１のソースは、入力電圧Ｖｉｎの印加端に接続されている。ＰＭＯＳＦＥＴ１２Ｌ１及びＮＭＯＳＦＥＴ１２Ｌ２それぞれのドレインは、いずれも下側トランジスタ１１Ｌのゲートに接続されている。ＮＭＯＳＦＥＴ１２Ｌ２のソースは、接地端ＰＧＮＤに接続されている。ＰＭＯＳＦＥＴ１２Ｌ１及びＮＭＯＳＦＥＴ１２Ｌ２それぞれのゲートは、いずれもドライバ１２Ｌ３の出力端に接続されている。

【0023】

ドライバ１２Ｌ３は、下側制御信号ＳＬに基づいてＰＭＯＳＦＥＴ１２Ｌ１及びＮＭＯＳＦＥＴ１２Ｌ２をそれぞれオン／オフする。

【0024】

例えば、ドライバ１２Ｌ３としてインバータが用いられている場合、下側制御信号ＳＬがハイレベルであるときには、ＰＭＯＳＦＥＴ１２Ｌ１がオンしてＮＭＯＳＦＥＴ１２Ｌ２がオフする。このとき、ＰＭＯＳＦＥＴ１２Ｌ１に流れる充電電流ＩｃＬにより、下側トランジスタ１１Ｌのゲート容量ＣｉｓｓＬが充電される。従って、下側ゲート信号ＧＬがハイレベル（≒Ｖｉｎ）となる。

【0025】

逆に、下側制御信号ＳＬがローレベルであるときには、ＰＭＯＳＦＥＴ１２Ｌ１がオフしてＮＭＯＳＦＥＴ１２Ｌ２がオンする。このとき、ＮＭＯＳＦＥＴ１２Ｌ２に流れる放電電流ＩｄＬにより下側トランジスタ１１Ｌのゲート容量ＣｉｓｓＬが放電される。従って、下側ゲート信号ＧＬがローレベル（≒ＰＧＮＤ）となる。

【0026】

ブートストラップ回路１３は、キャパシタ１３１とスイッチ１３２を含む。キャパシタ１３１及びスイッチ１３２それぞれの第１端は、いずれもブートストラップ回路１３の出力端（＝ブート電圧Ｖｂの印加端）に接続されている。キャパシタ１３１の第２端は、スイッチ端子ＳＷ（＝スイッチ電圧Ｖｓｗの印加端）に接続されている。スイッチ１３２の第２端は、電源端子ＰＶＩＮ（＝入力電圧Ｖｉｎの印加端）に接続されている。なお、スイッチ１３２は、上側トランジスタ１１Ｈのオン期間にオフして、上側トランジスタ１１Ｈのオフ期間にオンする。

【0027】

上記のブートストラップ回路１３は、スイッチ電圧Ｖｓｗよりも常にキャパシタ１３１の両端間電圧（≒Ｖｉｎ）だけ高いブート電圧Ｖｂ（≒Ｖｓｗ＋Ｖｉｎ）を生成する。すなわち、ブート電圧Ｖｂは、スイッチ電圧Ｖｓｗのハイレベル期間（Ｖｓｗ≒Ｖｉｎ）にはＶｂ≒２Ｖｉｎとなり、スイッチ電圧Ｖｓｗのローレベル期間（Ｖｓｗ≒ＰＧＮＤ）にはＶｂ≒Ｖｉｎとなる。

【0028】

このようにして生成されるブート電圧Ｖｂは、上側ゲートドライバ１２Ｈに供給されており、上側ゲート信号ＧＨのハイレベル（＝上側トランジスタ１１Ｈをオンするためのゲート電圧）として用いられる。従って、上側トランジスタ１１Ｈのオン期間には、上側ゲート信号ＧＨのハイレベル（≒Ｖｂ）がスイッチ電圧Ｖｓｗのハイレベル（≒Ｖｉｎ）よりも高い電圧値（≒２Ｖｉｎ）まで引き上げられるので、上側トランジスタ１１Ｈのゲート・ソース間電圧を高めて上側トランジスタ１１Ｈを確実にオンすることが可能となる。

【0029】

ところで、本構成例のゲートドライバ１２では、上側トランジスタ１１Ｈ及び下側トランジスタ１１Ｌをそれぞれオフするときに、ゲート容量ＣｉｓｓＨ及びＣｉｓｓＬに蓄えられた電荷を全て捨てており、上側トランジスタ１１Ｈ及び下側トランジスタ１１Ｌそれぞれのオン／オフに伴うゲート損失（スイッチング損失）が生じている。以下では、このゲート損失を削減することのできる新規な実施形態を提案する。

【0030】

＜ゲートドライバ（第１実施形態）＞
図２は、下側ゲートドライバ１２Ｌの第１実施形態を示す図である。第１実施形態の下側ゲートドライバ１２Ｌは、ゲート駆動回路１２１とキャパシタ回路１２２を含む。

【0031】

ゲート駆動回路１２１は、下側トランジスタ１１Ｌのゲート容量ＣｉｓｓＬを充放電するように構成された回路ブロックであり、スイッチＳＷ１及びＳＷ２を含む。スイッチＳＷ１は、図１のＰＭＯＳＦＥＴ１２Ｌ１に相当し、入力電圧Ｖｉｎの印加端（＝電源端に相当）と下側トランジスタ１１Ｌのゲートとの間に接続されている。スイッチＳＷ２は、図１のＮＭＯＳＦＥＴ１２Ｌ２に相当し、下側トランジスタ１１Ｌのゲートとソースとの間に接続されている。

【0032】

キャパシタ回路１２２は、ゲート容量ＣｉｓｓＬの放電時に少なくとも一部の電荷を蓄えておきその電荷を次回の充電時に利用するように構成された回路ブロックであり、キャパシタＣ１１とスイッチＳＷ１１を含む。

【0033】

キャパシタＣ１１とスイッチＳＷ１１は、下側トランジスタ１１Ｌのゲートとソースとの間に直列接続されている。本図に即して述べると、キャパシタＣ１１の第１端（＝充電電圧Ｖｃｐの印加端）は、スイッチＳＷ１１の第１端に接続されている。キャパシタＣ１１の第２端は、下側トランジスタ１１Ｌのソースに接続されている。スイッチＳＷ１１の第２端は、下側トランジスタ１１Ｌのゲートに接続されている。

【0034】

なお、本図では、下側ゲートドライバ１２Ｌを例に挙げたが、上側ゲートドライバ１２Ｈも基本的に同様の構成としてよい。

【0035】

図３、図４、図５及び図６は、それぞれ、第１実施形態の下側ゲートドライバ１２Ｌによるゲート駆動動作の一例を示す図（第１フェイズ、第２フェイズ、第３フェイズ及び第４フェイズそれぞれの動作状態図）である。

【0036】

また、図７は、第１実施形態の下側ゲートドライバ１２Ｌによるゲート駆動動作の一例を示すタイミングチャートであり、上から順に、スイッチＳＷ１、ＳＷ２及びＳＷ１１それぞれのオン／オフ状態と、充電電圧Ｖｃｐ（実線）、下側ゲート信号ＧＬ（小破線）及びスイッチ電圧Ｖｓｗ（大破線）それぞれの電圧波形が描写されている。なお、説明の便宜上、キャパシタＣ１１には、時刻ｔ１１以前のゲート駆動動作により既に電荷が蓄えられているものとする。

【0037】

以下では、図３～図７を参照しながら、第１実施形態の下側ゲートドライバ１２Ｌによるゲート駆動動作について詳述する。

【0038】

第１実施形態の下側ゲートドライバ１２Ｌは、下側トランジスタ１１Ｌをオフ状態からオン状態に切り替えるとき、言い換えれば、下側トランジスタ１１Ｌのゲート容量ＣｉｓｓＬを充電するとき、第１フェイズとなった後、第２フェイズとなる。

【0039】

なお、第１実施形態の下側ゲートドライバ１２Ｌにおいて、第１フェイズとは、図３及び図７（時刻ｔ１１～ｔ１２）で示したように、スイッチＳＷ１１がオン状態であって、スイッチＳＷ１及びＳＷ２がいずれもオフ状態である動作フェイズを指す。

【0040】

また、第１実施形態の下側ゲートドライバ１２Ｌにおいて、第２フェイズとは、図４及び図７（時刻ｔ１２～ｔ１３）で示したように、スイッチＳＷ１がオン状態であって、スイッチＳＷ１１及びＳＷ２がいずれもオフ状態である動作フェイズを指す。

【0041】

まず、第１フェイズでは、図３の破線矢印で示すように、キャパシタＣ１１の充電電圧Ｖｃｐを用いたゲート容量ＣｉｓｓＬの充電（＝キャパシタＣ１１の放電）が行われる。言い換えると、キャパシタＣ１１に蓄えられている電荷の一部がゲート容量ＣｉｓｓＬに分配される。従って、第１フェイズでは、図７の時刻ｔ１１～ｔ１２で示したように、下側ゲート信号ＧＬがローレベル（≒ＰＧＮＤ）から上昇するとともに充電電圧Ｖｃｐが低下し、ＧＬ＝Ｖｃｐとなったところで平衡する。

【0042】

下側ゲート信号ＧＬが下側トランジスタ１１Ｌのオン閾値電圧を上回ると、下側トランジスタ１１Ｌがオン状態となるので、スイッチ電圧Ｖｓｗがローレベル（≒ＰＧＮＤ）となる。図７に即して述べると、時刻ｔ１１では、上側トランジスタ１１Ｈ及び下側トランジスタ１１Ｌの同時オフ状態（＝貫通電流防止用のデッドタイム）が解消されたことに伴い、スイッチ電圧Ｖｓｗが負電位（＝下側トランジスタ１１Ｌに付随するボディダイオードの順方向降下電圧）からローレベル（≒ＰＧＮＤ）に上昇する様子が描写されている。

【0043】

次に、第２フェイズでは、図４の破線矢印で示すように、入力電圧Ｖｉｎを用いてゲート容量ＣｉｓｓＬの充電が継続される。従って、図７の時刻ｔ１２～ｔ１３で示したように、下側ゲート信号ＧＬがハイレベル（≒Ｖｉｎ）まで上昇する。その結果、下側トランジスタ１１Ｌのオン抵抗値がさらに低下し、スイッチ電圧Ｖｓｗがローレベル（≒ＰＧＮＤ）に維持される。

【0044】

なお、第２フェイズでは、スイッチＳＷ１１がオフ状態なので、キャパシタＣ１１が入力電圧Ｖｉｎを用いて充電されることはない。従って、充電電圧Ｖｃｐは、第１フェイズとほぼ同電位に維持されたままとなる。

【0045】

一方、第１実施形態の下側ゲートドライバ１２Ｌは、下側トランジスタ１１Ｌをオン状態からオフ状態に切り替えるとき、言い換えれば、下側トランジスタ１１Ｌのゲート容量ＣｉｓｓＬを放電するとき、第３フェイズとなった後、第４フェイズとなる。

【0046】

なお、第１実施形態の下側ゲートドライバ１２Ｌにおいて、第３フェイズとは、図５及び図７（時刻ｔ１３～ｔ１４）で示したように、スイッチＳＷ１１がオン状態であって、スイッチＳＷ１及びＳＷ２がいずれもオフ状態である動作フェイズを指す。

【0047】

また、第１実施形態の下側ゲートドライバ１２Ｌにおいて、第４フェイズとは、図６及び図７（時刻ｔ１４以降または時刻ｔ１１以前）で示すように、スイッチＳＷ２がオン状態であってスイッチＳＷ１１及びＳＷ１がいずれもオフ状態である動作フェイズを指す。

【0048】

まず、第３フェイズでは、図５の破線矢印で示すように、下側ゲート信号ＧＬを用いてキャパシタＣ１１の充電（＝ゲート容量ＣｉｓｓＬの放電）が行われる。言い換えると、ゲート容量ＣｉｓｓＬに蓄えられている電荷の一部がキャパシタＣ１１に分配される。

【0049】

従って、第３フェイズでは、図７の時刻ｔ１３～ｔ１４で示したように、下側ゲート信号ＧＬがハイレベル（≒Ｖｉｎ）から低下すると共に充電電圧Ｖｃｐが上昇し、ＧＬ＝Ｖｃｐとなったところで平衡する。ただし、第３フェイズでは、下側ゲート信号ＧＬが下側トランジスタ１１Ｌのオン閾値電圧を下回っておらず、下側トランジスタ１１Ｌが未だオン状態であるので、スイッチ電圧Ｖｓｗがローレベル（≒ＰＧＮＤ）に維持されている。

【0050】

次に、第４フェイズでは、図６の破線矢印で示すように、接地端ＰＧＮＤに向けてゲート容量ＣｉｓｓＬの放電が継続される。従って、図７の時刻ｔ１４以降で示したように、下側ゲート信号ＧＬがローレベル（≒ＰＧＮＤ）まで低下するので、下側トランジスタ１１Ｌがオフ状態となる。

【0051】

なお、図７では、時刻ｔ１４以降、上側トランジスタ１１Ｈと下側トランジスタ１１Ｌが同時オフ状態に遷移したことに伴い、スイッチ電圧Ｖｓｗがローレベル（≒ＰＧＮＤ）から負電位（＝下側トランジスタ１１Ｌに付随するボディダイオードの順方向降下電圧）に低下する様子が描写されている。

【0052】

また、第４フェイズでは、スイッチＳＷ１１がオフ状態なので、キャパシタＣ１１に蓄えられた電荷が接地端ＰＧＮＤに向けて放電されることはない。従って、充電電圧Ｖｃｐは、第３フェイズとほぼ同電位に維持されたままとなる。

【0053】

上記一連のゲート駆動動作が繰り返されることにより、ゲート容量ＣｉｓｓＬの放電時に少なくとも一部の電荷をキャパシタＣ１１に蓄えておき、キャパシタＣ１１に蓄えられた電荷をゲート容量ＣｉｓｓＬの次回の充電時に利用することができる。従って、下側トランジスタ１１Ｌのオン／オフに伴うゲート損失（スイッチング損失）を削減することが可能となる。

【0054】

なお、キャパシタＣ１１の容量値については、キャパシタＣ１１とゲート容量ＣｉｓｓＬとの間で適切に電荷を再分配し得る範囲で任意の大きさに設定すればよい。例えば、キャパシタＣ１１及びゲート容量ＣｉｓｓＬそれぞれの容量値を同値（例えば１００ｐＦ）に設定した場合には、キャパシタ回路１２２を備えていない従来構成と比べて、ゲート損失（スイッチング損失）の１／３程度を削減することができる。

【0055】

＜ゲートドライバ（第２実施形態）＞
図８は、下側ゲートドライバ１２Ｌの第２実施形態を示す図である。第２実施形態の下側ゲートドライバ１２Ｌは、先出の第１実施形態（図２）と同様、ゲート駆動回路１２１とキャパシタ回路１２２を含む。

【0056】

ゲート駆動回路１２１は、下側トランジスタ１１Ｌのゲート容量ＣｉｓｓＬを充放電するように構成された回路ブロックであり、スイッチＳＷ１及びＳＷ２と、ドライバＤＲＶを含む。スイッチＳＷ１は、図１のＰＭＯＳＦＥＴ１２Ｌ１に相当し、キャパシタ回路１２２の出力ノードｎ１（＝充電電圧Ｖｃｐの印加端）と下側トランジスタ１１Ｌのゲートとの間に接続されている。スイッチＳＷ２は、図１のＮＭＯＳＦＥＴ１２Ｌ２に相当し、下側トランジスタ１１Ｌのゲートとソースとの間に接続されている。ドライバＤＲＶは、図１のドライバ１２Ｌ３に相当し、スイッチＳＷ１及びＳＷ２をオン／オフする。

【0057】

キャパシタ回路１２２は、ゲート容量ＣｉｓｓＬの放電時に少なくとも一部の電荷を蓄えておきその電荷を次回の充電時に利用するように構成された回路ブロックであり、可変キャパシタＶＣＡＰとスイッチＳＷ２１を含む。

【0058】

スイッチＳＷ２１は、入力電圧Ｖｉｎの印加端（＝電源端に相当）と出力ノードｎ１との間に接続されている。

【0059】

可変キャパシタＶＣＡＰは、出力ノードｎ１と下側トランジスタ１１Ｌのソースとの間に接続されており、容量値が切り替えられるように構成されている。本図に即して述べると、可変キャパシタＶＣＡＰは、キャパシタＣ２１及びＣ２２と、スイッチＳＷ２２、ＳＷ２３及びＳＷ２４と、を含む。

【0060】

キャパシタＣ２１及びＳＷ２３それぞれの第１端は、いずれも出力ノードｎ１に接続されている。キャパシタＣ２１の第２端は、スイッチＳＷ２２及びＳＷ２４それぞれの第１端に接続されている。スイッチＳＷ２３及びＳＷ２４それぞれの第２端は、いずれもキャパシタＣ２２の第１端に接続されている。スイッチＳＷ２２及びキャパシタＣ２２それぞれの第２端は、いずれも下側トランジスタ１１Ｌのソースに接続されている。

【0061】

上記のキャパシタ回路１２２は、可変キャパシタＶＣＡＰの充電電圧Ｖｃｐを出力ノードｎ１からゲート駆動回路１２１に出力する（詳細は後述）。

【0062】

なお、本図では、下側ゲートドライバ１２Ｌを例に挙げたが、上側ゲートドライバ１２Ｈも基本的に同様の構成としてよい。

【0063】

図９、図１０、図１１及び図１２は、それぞれ、第２実施形態の下側ゲートドライバ１２Ｌによるゲート駆動動作の一例を示す図（第１フェイズ、第２フェイズ、第３フェイズ及び第４フェイズそれぞれの動作状態図）である。

【0064】

また、図１３は、第２実施形態の下側ゲートドライバ１２Ｌによるゲート駆動動作の一例を示すタイミングチャートであり、上から順に、スイッチＳＷ１、ＳＷ２及びＳＷ２１～ＳＷ２４それぞれのオン／オフ状態と、充電電圧Ｖｃｐ（実線）、下側ゲート信号ＧＬ（小破線）及びスイッチ電圧Ｖｓｗ（大破線）それぞれの電圧波形が描写されている。なお、説明の便宜上、キャパシタＣ２１及びＣ２２には、時刻ｔ２１以前のゲート駆動動作により既に電荷が蓄えられているものとする。

【0065】

以下では、図９～図１３を参照しながら、第２実施形態の下側ゲートドライバ１２Ｌによるゲート駆動動作について詳述する。

【0066】

第２実施形態の下側ゲートドライバ１２Ｌは、先出の第１実施形態（図２）と同じく、下側トランジスタ１１Ｌをオフ状態からオン状態に切り替えるとき、言い換えれば、下側トランジスタ１１Ｌのゲート容量ＣｉｓｓＬを充電するとき、第１フェイズとなった後、第２フェイズとなる。

【0067】

なお、第２実施形態の下側ゲートドライバ１２Ｌにおいて、第１フェイズとは、図９及び図１３（時刻ｔ２１～ｔ２２）で示したように、スイッチＳＷ１、ＳＷ２２及びＳＷ２３がいずれもオン状態であって、スイッチＳＷ２、ＳＷ２１及びＳＷ２４がいずれもオフ状態である動作フェイズを指す。

【0068】

特に、可変キャパシタＶＣＡＰに着目すると、第１フェイズでは、出力ノードｎ１と接地端ＰＧＮＤとの間にキャパシタＣ２１及びＣ２２が並列接続された状態となる。すなわち、キャパシタＣ２１及びＣ２２それぞれの容量値がいずれもＣｐである場合、可変キャパシタＶＣＡＰの容量値は２Ｃｐ（＝第１容量値に相当）となる。

【0069】

また、第２実施形態の下側ゲートドライバ１２Ｌにおいて、第２フェイズとは、図１０及び図１３（時刻ｔ２２～ｔ２３）で示したように、スイッチＳＷ１及びＳＷ２４がいずれもオン状態であって、スイッチＳＷ２、ＳＷ２１、ＳＷ２２及びＳＷ２３がいずれもオフ状態である動作フェイズを指す。

【0070】

特に、可変キャパシタＶＣＡＰに着目すると、第２フェイズでは、出力ノードｎ１と接地端ＰＧＮＤとの間にキャパシタＣ２１及びＣ２２が直列接続された状態となる。すなわち、キャパシタＣ２１及びＣ２２それぞれの容量値がいずれもＣｐである場合、可変キャパシタＶＣＡＰの容量値はＣｐ／２（＝第２容量値に相当）となる。

【0071】

まず、第１フェイズでは、図９の破線矢印で示すように、可変キャパシタＶＣＡＰの充電電圧Ｖｃｐを用いたゲート容量ＣｉｓｓＬの充電（＝可変キャパシタＶＣＡＰの放電）が行われる。言い換えると、可変キャパシタＶＣＡＰに蓄えられている電荷の一部がゲート容量ＣｉｓｓＬに分配される。従って、第１フェイズでは、図１３の時刻ｔ２１～ｔ２２で示したように、下側ゲート信号ＧＬがローレベル（≒ＰＧＮＤ）から上昇するとともに充電電圧Ｖｃｐが低下し、ＧＬ＝Ｖｃｐとなったところで平衡する。

【0072】

なお、第１フェイズの平衡状態における充電電圧Ｖｃｐ（＝電圧値Ｖｃｐ１）は、次の（１）式で表される。

【0073】

【数1】

【0074】

下側ゲート信号ＧＬが下側トランジスタ１１Ｌのオン閾値電圧を上回ると、下側トランジスタ１１Ｌがオン状態となるので、スイッチ電圧Ｖｓｗがローレベル（≒ＰＧＮＤ）となる。図１３に即して述べると、時刻ｔ２１では、上側トランジスタ１１Ｈ及び下側トランジスタ１１Ｌが同時オフ状態（＝貫通電流防止用のデッドタイム）となってスイッチ電圧Ｖｓｗがハイレベル（≒Ｖｉｎ）から負電位（＝下側トランジスタ１１Ｌに付随するボディダイオードの順方向降下電圧）まで低下した後、同時オフ状態の解消に伴い、スイッチ電圧Ｖｓｗが負電位からローレベル（≒ＰＧＮＤ）に上昇する様子が描写されている。

【0075】

次に、第２フェイズでは、図１０の破線矢印で示すように、第１フェイズに引き続いて可変キャパシタＶＣＡＰの充電電圧Ｖｃｐを用いたゲート容量ＣｉｓｓＬの充電が継続される。ただし、第２フェイズでは、可変キャパシタＶＣＡＰを構成するキャパシタＣ２１及びＣ２２が並列接続状態から直列接続状態に切り替えられる。言い換えると、可変キャパシタＶＣＡＰの容量値が第１容量値（＝２Ｃｐ）から第２容量値（＝Ｃｐ／２）に切り替えられる。

【0076】

従って、第２フェイズでは、図１３の時刻ｔ２２～ｔ２３で示すように、可変キャパシタＶＣＡＰの充電電圧Ｖｃｐが上昇し、これに追従して下側ゲート信号ＧＬも上昇する。その結果、下側トランジスタ１１Ｌのオン抵抗値がさらに低下し、スイッチ電圧Ｖｓｗがローレベル（≒ＰＧＮＤ）に維持される。

【0077】

なお、第２フェイズの平衡状態における充電電圧Ｖｃｐ（＝電圧値Ｖｃｐ２）は、次の（２）式で表される。

【0078】

【数2】

【0079】

このように、第２フェイズでは、キャパシタＣ２１及びＣ２２を並列接続状態から直列接続状態に切り替えることにより、下側ゲート信号ＧＬを稼ぐことができる。

【0080】

一方、第２実施形態の下側ゲートドライバ１２Ｌは、先出の第１実施形態（図２）と同様、下側トランジスタ１１Ｌをオン状態からオフ状態に切り替えるとき、言い換えれば、下側トランジスタ１１Ｌのゲート容量ＣｉｓｓＬを放電するとき、第３フェイズとなった後、第４フェイズとなる。

【0081】

なお、第２実施形態の下側ゲートドライバ１２Ｌにおいて、第３フェイズとは、図１１及び図１３（時刻ｔ２３～ｔ２４）で示したように、スイッチＳＷ１、ＳＷ２２及びＳＷ２３がいずれもオン状態であって、スイッチＳＷ２、ＳＷ２１及びＳＷ２４がいずれもオフ状態である動作フェイズを指す。

【0082】

特に、可変キャパシタＶＣＡＰに着目すると、第３フェイズでは、出力ノードｎ１と接地端ＰＧＮＤとの間にキャパシタＣ２１及びＣ２２が並列接続された状態となる。すなわち、キャパシタＣ２１及びＣ２２それぞれの容量値がいずれもＣｐである場合、可変キャパシタＶＣＡＰの容量値は２Ｃｐ（＝第１容量値に相当）となる。

【0083】

また、第２実施形態の下側ゲートドライバ１２Ｌにおいて、第４フェイズとは、図１２及び図１３（時刻ｔ２４以降または時刻ｔ２１以前）で示すように、スイッチＳＷ２、ＳＷ２１、ＳＷ２２及びＳＷ２３がいずれもオン状態であって、スイッチＳＷ１及びＳＷ２４がいずれもオフ状態である動作フェイズを指す。

【0084】

特に、可変キャパシタＶＣＡＰに着目すると、第４フェイズでは、出力ノードｎ１と接地端ＰＧＮＤとの間にキャパシタＣ２１及びＣ２２が並列接続された状態となる。すなわち、キャパシタＣ２１及びＣ２２それぞれの容量値がいずれもＣｐである場合、可変キャパシタＶＣＡＰの容量値は２Ｃｐ（＝第１容量値に相当）となる。

【0085】

まず、第３フェイズでは、可変キャパシタＶＣＡＰを構成するキャパシタＣ２１及びＣ２２が直列接続状態から並列接続状態に切り替えられる。言い換えると、可変キャパシタＶＣＡＰの容量値が第２容量値（＝Ｃｐ／２）から第１容量値（＝２Ｃｐ）に切り替えられる。その結果、第３フェイズでは、図１１の破線矢印で示したように、下側ゲート信号ＧＬを用いて可変キャパシタＶＣＡＰの充電（＝ゲート容量ＣｉｓｓＬの放電）が行われる。すなわち、ゲート容量ＣｉｓｓＬに蓄えられている電荷の一部が可変キャパシタＶＣＡＰに分配される。

【0086】

従って、第３フェイズでは、図１３の時刻ｔ２３～ｔ２４で示すように、可変キャパシタＶＣＡＰの充電電圧Ｖｃｐが低下し、これに追従して下側ゲート信号ＧＬも低下する。ただし、第３フェイズでは、下側ゲート信号ＧＬが下側トランジスタ１１Ｌのオン閾値電圧を下回っておらず、下側トランジスタ１１Ｌが未だオン状態であるので、スイッチ電圧Ｖｓｗがローレベル（≒ＰＧＮＤ）に維持されている。

【0087】

なお、第３フェイズの平衡状態における充電電圧Ｖｃｐ（＝電圧値Ｖｃｐ３）は、次の（３）式で表される。

【0088】

【数3】

【0089】

このように、第３フェイズでは、キャパシタＣ２１及びＣ２２を直列接続状態から並列接続状態に切り替えることにより、ゲート容量ＣｉｓｓＬに蓄えられた電荷を可変キャパシタＶＣＡＰに回収することができる。

【0090】

次に、第４フェイズでは、図１２の破線矢印で示すように、入力電圧Ｖｉｎを用いた可変キャパシタＶＣＡＰの充電が行われるとともに、接地端ＰＧＮＤに向けてゲート容量ＣｉｓｓＬの放電が継続される。従って、図１２の時刻ｔ２４以降で示したように、下側ゲート信号ＧＬがローレベル（≒ＰＧＮＤ）まで低下するので、下側トランジスタ１１Ｌがオフ状態となる。

【0091】

このように、第４フェイズでは、可変キャパシタＶＣＡＰに電荷Ｑｏｆｆ（＝２Ｃｐ×Ｖｉｎ）が蓄えられるとともに、第３フェイズの終了時点でゲート容量ＣｉｓｓＬに残留していた電荷Ｑｄｉｓ（＝Ｃｉｓｓ×Ｖｃｐ３）が接地端ＰＧＮＤに向けて破棄される。

【0092】

なお、図１２では、時刻ｔ２４以降、上側トランジスタ１１Ｈ及び下側トランジスタ１１Ｌが同時オフ状態に遷移したことに伴い、スイッチ電圧Ｖｓｗがローレベル（≒ＰＧＮＤ）から負電位（＝下側トランジスタ１１Ｌに付随するボディダイオードの順方向降下電圧）に低下する様子が描写されている。

【0093】

上記一連のゲート駆動動作が繰り返されることにより、ゲート容量ＣｉｓｓＬの放電時に少なくとも一部の電荷を可変キャパシタＶＣＡＰに蓄えておき、可変キャパシタＶＣＡＰに蓄えられた電荷をゲート容量ＣｉｓｓＬの次回の充電時に利用することができる。従って、下側トランジスタ１１Ｌのオン／オフに伴うゲート損失（スイッチング損失）を削減することが可能となる。

【0094】

＜ゲートドライバ（第３実施形態）＞
図１４は、下側ゲートドライバ１２Ｌの第３実施形態を示す図である。第１実施形態の下側ゲートドライバ１２Ｌは、先出の第１実施形態（図２）及び第２実施形態（図８）と同様、ゲート駆動回路１２１とキャパシタ回路１２２を含む。

【0095】

ゲート駆動回路１２１は、下側トランジスタ１１Ｌのゲート容量ＣｉｓｓＬを充放電するように構成された回路ブロックであり、スイッチＳＷ３１、ＳＷ３２、ＳＷ３３及びＳＷ３４を含む。スイッチＳＷ３１は、入力電圧Ｖｉｎの印加端（＝電源端に相当）とキャパシタ回路１２２の第１端（＝ノード電圧Ｖｃｐ＋の印加端）との間に接続されている。スイッチＳＷ３２は、キャパシタ回路１２２の第１端と下側トランジスタ１１Ｌのゲートとの間に接続されている。スイッチＳＷ３３は、下側トランジスタ１１Ｌのゲートとキャパシタ回路１２２の第２端（＝ノード電圧Ｖｃｐ－の印加端）との間に接続されている。スイッチＳＷ３４は、キャパシタ回路１２２の第２端と下側トランジスタ１１Ｌのソースとの間に接続されている。

【0096】

キャパシタ回路１２２は、ゲート容量ＣｉｓｓＬの放電時に少なくとも一部の電荷を蓄えておきその電荷を次回の充電時に利用するように構成された回路ブロックであり、キャパシタＣ３１を含む。なお、キャパシタＣ３１の第１端は、キャパシタ回路１２２の第１端（＝ノード電圧Ｖｃｐ＋の印加端）に相当する。また、キャパシタＣ３１の第２端は、キャパシタ回路１２２の第２端（＝ノード電圧Ｖｃｐ－の印加端）に相当する。つまり、キャパシタＣ３１は、キャパシタ回路１２２そのものとして理解することができる。

【0097】

なお、本図では、下側ゲートドライバ１２Ｌを例に挙げたが、上側ゲートドライバ１２Ｈも基本的に同様の構成としてよい。

【0098】

図１５、図１６、図１７及び図１８は、それぞれ、第３実施形態の下側ゲートドライバ１２Ｌによるゲート駆動動作の一例を示す図（第１フェイズ、第２フェイズ、第３フェイズ及び第４フェイズそれぞれの動作状態図）である。

【0099】

また、図１９は、第３実施形態の下側ゲートドライバ１２Ｌによるゲート駆動動作の一例を示すタイミングチャートであり、上から順に、スイッチＳＷ３１～ＳＷ３４それぞれのオン／オフ状態と、ノード電圧Ｖｃｐ＋（実線）、ノード電圧Ｖｃｐ－（一点鎖線）、下側ゲート信号ＧＬ（小破線）及びスイッチ電圧Ｖｓｗ（大破線）それぞれの電圧波形が描写されている。なお、説明の便宜上、キャパシタＣ３１には、時刻ｔ３１以前のゲート駆動動作により既に電荷が蓄えられているものとする。

【0100】

以下では、図１５～図１９を参照しながら、第３実施形態の下側ゲートドライバ１２Ｌによるゲート駆動動作について詳述する。

【0101】

第３実施形態の下側ゲートドライバ１２Ｌは、先出の第１実施形態（図２）及び第２実施形態（図８）と同じく、下側トランジスタ１１Ｌをオフ状態からオン状態に切り替えるとき、言い換えれば、下側トランジスタ１１Ｌのゲート容量ＣｉｓｓＬを充電するとき、第１フェイズとなった後、第２フェイズとなる。

【0102】

なお、第３実施形態の下側ゲートドライバ１２Ｌにおいて、第１フェイズとは、図１５及び図１９（時刻ｔ３１～ｔ３２）で示したように、スイッチＳＷ３２及びＳＷ３４がいずれもオン状態であって、スイッチＳＷ３１及びＳＷ３３がいずれもオフ状態である動作フェイズを指す。

【0103】

また、第３実施形態の下側ゲートドライバ１２Ｌにおいて、第２フェイズとは、図１６及び図１９（時刻ｔ３２～ｔ３３）で示したように、スイッチＳＷ３１及びＳＷ３２がいずれもオン状態であって、スイッチＳＷ３３及びＳＷ３４がいずれもオフ状態である動作フェイズを指す。

【0104】

まず、第１フェイズでは、図１５の破線矢印で示すように、キャパシタＣ３１の充電電圧Ｖｃｐ（＝ノード電圧Ｖｃｐ＋とノード電圧Ｖｃｐ－との差分電圧）を用いたゲート容量ＣｉｓｓＬの充電（＝キャパシタＣ３１の放電）が行われる。言い換えると、キャパシタＣ３１に蓄えられている電荷の一部がゲート容量ＣｉｓｓＬに分配される。

【0105】

従って、第１フェイズでは、図１９の時刻ｔ３１～ｔ３２で示すように、下側ゲート信号ＧＬがローレベル（≒ＰＧＮＤ）から上昇するとともにノード電圧Ｖｃｐ＋が低下し、ＧＬ＝Ｖｃｐ＋となったところで平衡する。また、ノード電圧Ｖｃｐ－は、時刻ｔ３１におけるノード電圧Ｖｃｐ＋の低下に伴い一旦負電位まで低下した後、接地電位に収束していく。このとき、充電電圧Ｖｃｐ（＝ノード電圧Ｖｃｐ＋とノード電圧Ｖｃｐ－との差分電圧）は、ゲート容量ＣｉｓｓＬに分配された電荷の分だけ低下する。

【0106】

下側ゲート信号ＧＬが下側トランジスタ１１Ｌのオン閾値電圧を上回ると、下側トランジスタ１１Ｌがオン状態となるので、スイッチ電圧Ｖｓｗがローレベル（≒ＰＧＮＤ）となる。図１９に即して述べると、時刻ｔ３１では、上側トランジスタ１１Ｈと下側トランジスタ１１Ｌの同時オフ状態（＝貫通電流防止用のデッドタイム）が解消されたことに伴い、スイッチ電圧Ｖｓｗが負電位（＝下側トランジスタ１１Ｌに付随するボディダイオードの順方向降下電圧）からローレベル（≒ＰＧＮＤ）に上昇する様子が描写されている。

【0107】

次に、第２フェイズでは、図１６の破線矢印で示すように、入力電圧Ｖｉｎを用いてゲート容量ＣｉｓｓＬの充電が継続される。従って、図１９の時刻ｔ３２～ｔ３３で示したように、下側ゲート信号ＧＬがハイレベル（≒Ｖｉｎ）まで上昇する。その結果、下側トランジスタ１１Ｌのオン抵抗値がさらに低下し、スイッチ電圧Ｖｓｗがローレベル（≒ＰＧＮＤ）に維持される。

【0108】

なお、第２フェイズでは、スイッチＳＷ３３及びＳＷ３４がいずれもオフ状態なので、キャパシタＣ３１が入力電圧Ｖｉｎを用いて充電されることはない。図１９に即して述べると、第１フェイズから第２フェイズへの切替に伴い、ノード電圧Ｖｃｐ＋が入力電圧Ｖｉｎまで上昇すると、ノード電圧Ｖｃｐ－もこれと同等の挙動で上昇する。従って、充電電圧Ｖｃｐ（＝ノード電圧Ｖｃｐ＋とノード電圧Ｖｃｐ－との差分電圧）は、第１フェイズから第２フェイズへの切替時点とほぼ同電位に維持されたままとなる。

【0109】

一方、第３実施形態の下側ゲートドライバ１２Ｌは、先出の第１実施形態（図２）及び第２実施形態（図８）と同じく、下側トランジスタ１１Ｌをオン状態からオフ状態に切り替えるとき、言い換えれば、下側トランジスタ１１Ｌのゲート容量ＣｉｓｓＬを放電するとき、第３フェイズとなった後、第４フェイズとなる。

【0110】

なお、第３実施形態の下側ゲートドライバ１２Ｌにおいて、第３フェイズとは、図１７及び図１９（時刻ｔ３３～ｔ３４）で示したように、スイッチＳＷ３２及びＳＷ３４がいずれもオン状態であって、スイッチＳＷ３１及びＳＷ３３がいずれもオフ状態である動作フェイズを指す。

【0111】

また、第３実施形態の下側ゲートドライバ１２Ｌにおいて、第４フェイズとは、図１８及び図１９（時刻ｔ３４以降または時刻ｔ３１以前）で示すように、スイッチＳＷ３３及びＳＷ３４がいずれもオン状態であってスイッチＳＷ３１及びＳＷ３２がいずれもオフ状態である動作フェイズを指す。

【0112】

まず、第３フェイズでは、図１７の破線矢印で示すように、下側ゲート信号ＧＬを用いてキャパシタＣ３１の充電（＝ゲート容量ＣｉｓｓＬの放電）が行われる。すなわち、ゲート容量ＣｉｓｓＬに蓄えられている電荷の一部がキャパシタＣ３１に分配される。

【0113】

従って、第３フェイズでは、図１９の時刻ｔ３３～ｔ３４で示すように、下側ゲート信号ＧＬ及びノード電圧Ｖｃｐ＋がハイレベル（≒Ｖｉｎ）から低下するとともに、ノード電圧Ｖｃｐ－が接地電位まで低下する。このとき、充電電圧Ｖｃｐ（＝ノード電圧Ｖｃｐ＋とノード電圧Ｖｃｐ－との差分電圧）は、ゲート容量ＣｉｓｓＬから分配された電荷の分だけ上昇する。ただし、第３フェイズでは、下側ゲート信号ＧＬが下側トランジスタ１１Ｌのオン閾値電圧を下回っておらず、下側トランジスタ１１Ｌが未だオン状態であるので、スイッチ電圧Ｖｓｗがローレベル（≒ＰＧＮＤ）に維持されている。

【0114】

次に、第４フェイズでは、図１８の破線矢印で示すように、接地端ＰＧＮＤに向けてゲート容量ＣｉｓｓＬの放電が継続される。従って、図１９の時刻ｔ３４以降で示したように、下側ゲート信号ＧＬがローレベル（≒ＰＧＮＤ）まで低下するので、下側トランジスタ１１Ｌがオフ状態となる。

【0115】

なお、図１９では、時刻ｔ３４以降、上側トランジスタ１１Ｈ及び下側トランジスタ１１Ｌが同時オフ状態に遷移したことに伴い、スイッチ電圧Ｖｓｗがローレベル（≒ＰＧＮＤ）から負電位（＝下側トランジスタ１１Ｌに付随するボディダイオードの順方向降下電圧）に一旦低下し、その後、上側トランジスタ１１Ｈがオン状態となることにより、スイッチ電圧Ｖｓｗがハイレベル（≒Ｖｉｎ）に立ち上がる様子が描写されている。

【0116】

また、第４フェイズでは、スイッチＳＷ３１及びＳＷ３２がいずれもオフ状態なので、キャパシタＣ３１に蓄えられた電荷が接地端ＰＧＮＤに向けて放電されることはない。図１９に即して述べると、第３フェイズから第４フェイズへの切替に伴い、ノード電圧Ｖｃｐ－が接地電位まで低下すると、ノード電圧Ｖｃｐ＋もこれと同等の挙動で低下する。従って、充電電圧Ｖｃｐ（＝ノード電圧Ｖｃｐ＋とノード電圧Ｖｃｐ－との差分電圧）は、第３フェイズから第４フェイズへの切替時点とほぼ同電位に維持されたままとなる。

【0117】

上記一連のゲート駆動動作が繰り返されることにより、ゲート容量ＣｉｓｓＬの放電時に少なくとも一部の電荷をキャパシタＣ３１に蓄えておき、キャパシタＣ３１に蓄えられた電荷をゲート容量ＣｉｓｓＬの次回の充電時に利用することができる。従って、下側トランジスタ１１Ｌのオン／オフに伴うゲート損失（スイッチング損失）を削減することが可能となる。

【0118】

＜スイッチング電源＞
図２０は、スイッチング電源の一構成例を示す図である。本構成例のスイッチング電源１は、先出の半導体装置１０と、これに外付けされる種々のディスクリート部品（インダクタＬ、キャパシタＣ、及び、抵抗Ｒ１並びにＲ２）と、を有する。

【0119】

半導体装置１０は、いわゆる電源コントローラＩＣとして用いられており、先出のハーフブリッジ出力回路１１、ゲートドライバ１２、ブートストラップ回路１３に加えて、コントローラ１４と帰還端子ＦＢを有する。

【0120】

半導体装置１０の外部において、半導体装置１０の電源端子ＰＶＩＮは、入力電圧Ｖｉｎの印加端に接続されている。半導体装置１０のスイッチ端子ＳＷは、インダクタＬの第１端に接続されている。インダクタＬの第２端とキャパシタＣの第１端は、いずれも出力電圧Ｖｏｕｔの印加端に接続されている。キャパシタＣの第２端は、接地端に接続されている。出力電圧Ｖｏｕｔの印加端と接地端との間には、抵抗Ｒ１及びＲ２が直列接続されている。抵抗Ｒ１及びＲ２相互間の接続ノード（＝帰還電圧Ｖｆｂの印加端）は、半導体装置１０の帰還端子ＦＢに接続されている。

【0121】

上記のインダクタＬ及びキャパシタＣは、半導体装置１０に内蔵されたハーフブリッジ出力回路１１とともに、降圧型のスイッチ出力段ＳＷＯを形成している。スイッチ出力段ＳＷＯは、半導体装置１０のスイッチ端子ＳＷから出力される矩形波状のスイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏｕｔを生成する。

【0122】

ハーフブリッジ出力回路１１では、上側トランジスタ１１Ｈが出力素子に相当し、下側トランジスタ１１Ｌが同期整流素子に相当する。なお、同期整流方式に代えてダイオード整流方式を採用する場合には、下側トランジスタ１１Ｌをダイオードに置換すればよい。また、ハーフブリッジ出力回路１１は、半導体装置１０に外付けすることもできる。

【0123】

コントローラ１４は、帰還端子ＦＢに入力される帰還電圧Ｖｆｂ（＝｛Ｒ２／（Ｒ１＋Ｒ２）｝×Ｖｏｕｔ）が目標値と一致するように、上側制御信号ＳＨ及び下側制御信号ＳＬを生成し、上側トランジスタ１１Ｈ及び下側トランジスタ１１Ｌを相補的にオン／オフする。ここでの「相補的」という文言は、上側トランジスタ１１Ｈ及び下側トランジスタ１１Ｌそれぞれのオン／オフ状態が完全に逆転している場合だけでなく、貫通電流を防止するための同時オフ期間（いわゆるデッドタイム）が設けられている場合も含むものとして広義に理解されるべきである。

【0124】

なお、スイッチング電源１の駆動周波数が高いほど、上側トランジスタ１１Ｈ及び下側トランジスタ１１Ｌそれぞれのオン／オフに伴うゲート損失が大きくなる。これを鑑みると、ゲートドライバ１２の回路構成として先に説明した第１～第３実施形態（図２、図８または図１４）のいずれかを適用し、ゲート損失の削減を図ることが望ましいと言える。

【0125】

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

【0126】

例えば、本明細書中に開示されているゲートドライバは、トランジスタのゲート容量を充放電するように構成されたゲート駆動回路と、前記ゲート容量の放電時に少なくとも一部の電荷を蓄えておきその電荷を次回の充電時に利用するように構成されたキャパシタ回路と、を有する構成（第１の構成）とされている。

【0127】

なお、上記第１の構成によるゲートドライバにおいて、前記キャパシタ回路は、キャパシタ及びスイッチを含み、前記キャパシタ及び前記スイッチは、前記トランジスタのゲートと主電極との間に直列接続されるように構成されている構成（第２の構成）にしてもよい。

【0128】

また、上記第２の構成によるゲートドライバにおいて、前記ゲート駆動回路は、電源端と前記トランジスタの前記ゲートとの間に接続されるように構成された第１スイッチと、前記トランジスタの前記ゲートと前記主電極との間に接続されるように構成された第２スイッチを含む構成（第３の構成）にしてもよい。

【0129】

また、上記第３の構成によるゲートドライバにおいて、前記キャパシタの第１端は、前記スイッチの第１端に接続されており、前記キャパシタの第２端は、前記トランジスタの前記主電極に接続されており、前記スイッチの第２端は、前記トランジスタのゲートに接続されており、前記第１スイッチの第１端は、前記電源端に接続されており、前記第１スイッチの第２端と前記第２スイッチの第１端は、いずれも前記トランジスタのゲートに接続されており、前記第２スイッチの第２端は、前記トランジスタの前記ゲートに接続されている構成（第４の構成）にしてもよい。

【0130】

また、上記第３または第４の構成によるゲートドライバは、前記ゲート容量の充電時には、前記スイッチがオン状態であって前記第１スイッチ及び前記第２スイッチがいずれもオフ状態である第１フェイズとなった後、前記第１スイッチがオン状態であって前記スイッチ及び前記第２スイッチがいずれもオフ状態である第２フェイズとなり、前記ゲート容量の放電時には、前記スイッチがオン状態であって前記第１スイッチ及び前記第２スイッチがいずれもオフ状態である第３フェイズとなった後、前記第２スイッチがオン状態であって前記スイッチ及び前記第１スイッチがいずれもオフ状態である第４フェイズとなる構成（第５の構成）にしてもよい。

【0131】

また、上記第１の構成によるゲートドライバにおいて、前記キャパシタ回路は、電源端と出力ノードとの間に接続されるように構成されたスイッチと、前記出力ノードと前記トランジスタの主電極との間に接続されており容量値が切り替えられるように構成された可変キャパシタを含み、前記可変キャパシタの充電電圧を前記出力ノードから前記ゲート駆動回路に出力する構成（第６の構成）にしてもよい。

【0132】

また、上記第６の構成によるゲートドライバにおいて、前記ゲート駆動回路は、前記出力ノードと前記トランジスタのゲートとの間に接続されるように構成された第１スイッチと、前記トランジスタの前記ゲートと前記主電極との間に接続されるように構成された第２スイッチを含む構成（第７の構成）にしてもよい。

【0133】

また、上記第７の構成によるゲートドライバは、前記ゲート容量の充電時には、前記第１スイッチがオン状態であり前記スイッチ及び前記第２スイッチがいずれもオフ状態であって前記可変キャパシタが第１容量値である第１フェイズとなった後、前記第１スイッチがオン状態であり前記スイッチ及び前記第２スイッチがいずれもオフ状態であって前記可変キャパシタが前記第１容量値よりも小さい第２容量値である第２フェイズとなり、前記ゲート容量の放電時には、前記第１スイッチがオン状態であり前記スイッチ及び前記第２スイッチがいずれもオフ状態であって前記可変キャパシタが前記第１容量値である第３フェイズとなった後、前記第１スイッチがオフ状態であり前記スイッチ及び前記第２スイッチがいずれもオン状態であって前記可変キャパシタが前記第１容量値である第４フェイズとなる構成（第８の構成）にしてもよい。

【0134】

また、上記第１の構成によるゲートドライバにおいて、前記ゲート駆動回路は、電源端と前記キャパシタ回路の第１端との間に接続されるように構成された第１スイッチと、前記キャパシタ回路の前記第１端と前記トランジスタのゲートとの間に接続されるように構成された第２スイッチと、前記トランジスタの前記ゲートと前記キャパシタ回路の第２端との間に接続されるように構成された第３スイッチと、前記キャパシタ回路の前記第２端と前記トランジスタの主電極との間に接続されるように構成された第４スイッチを含む構成（第９の構成）にしてもよい。

【0135】

また、上記第９の構成によるゲートドライバは、前記ゲート容量の充電時には、前記第２スイッチ及び前記第４スイッチがいずれもオン状態であって前記第１スイッチ及び前記第３スイッチがいずれもオフ状態である第１フェイズとなった後、前記第１スイッチ及び前記第２スイッチがいずれもオン状態であって前記第３スイッチ及び前記第４スイッチがいずれもオフ状態である第２フェイズとなり、前記ゲート容量の放電時には、前記第２スイッチ及び前記第４スイッチがいずれもオン状態であって前記第１スイッチ及び前記第３スイッチがいずれもオフ状態である第３フェイズとなった後、前記第３スイッチ及び前記第４スイッチがいずれもオン状態であって前記第１スイッチ及び前記第２スイッチがいずれもオフ状態である第４フェイズとなる構成（第１０の構成）にしてもよい。

【0136】

また、本明細書中に開示されている半導体装置は、上記第１～第１０いずれかの構成によるゲートドライバと、前記ゲートドライバによりオン／オフされるように構成された前記トランジスタと、を有する構成（第１１の構成）とされている。

【0137】

また、本明細書中に開示されているスイッチング電源は、上記第１１の構成による半導体装置と、前記トランジスタのスイッチング駆動により入力電圧から出力電圧を生成するように構成されたスイッチ出力段と、を有する構成（第１２の構成）とされている。

【0138】

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0139】

１ スイッチング電源
１０ 半導体装置
１１ ハーフブリッジ出力回路
１１Ｈ 上側トランジスタ（ＮＭＯＳＦＥＴ）
１１Ｌ 下側トランジスタ（ＮＭＯＳＦＥＴ）
１２ ゲートドライバ
１２１ ゲート駆動回路
１２２ キャパシタ回路
１２Ｈ 上側ゲートドライバ
１２Ｈ１ ＰＭＯＳＦＥＴ
１２Ｈ２ ＮＭＯＳＦＥＴ
１２Ｈ３ ドライバ
１２Ｌ 下側ゲートドライバ
１２Ｌ１ ＰＭＯＳＦＥＴ
１２Ｌ２ ＮＭＯＳＦＥＴ
１２Ｌ３ ドライバ
１３ ブートストラップ回路
１３１ キャパシタ
１３２ スイッチ
１４ コントローラ
Ｃ キャパシタ
Ｃ１１、Ｃ２１、Ｃ２２、Ｃ３１ キャパシタ
ＣｉｓｓＨ、ＣｉｓｓＬ ゲート容量
ＤＲＶ ドライバ
ＦＢ 帰還端子
Ｌ インダクタ
ｎ１ 出力ノード
ＰＶＩＮ 電源端子
Ｒ１、Ｒ２ 抵抗
ＳＷ スイッチ端子
ＳＷ１、ＳＷ２ スイッチ
ＳＷ１１ スイッチ
ＳＷ２１～ＳＷ２４ スイッチ
ＳＷ３１～ＳＷ３４ スイッチ
ＳＷＯ スイッチ出力段
ＶＣＡＰ 可変キャパシタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】