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特開2022-189787ピクセルアレイ、及びそれを含むイメージセンサ

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022189787

(43)【公開日】2022-12-22

(54)【発明の名称】ピクセルアレイ、及びそれを含むイメージセンサ

(51)【国際特許分類】

H04N 5/3745 20110101AFI20221215BHJP

H04N 5/374 20110101ALI20221215BHJP

H01L 27/146 20060101ALI20221215BHJP

【ＦＩ】

H04N5/3745 700

H04N5/374

H01L27/146 A

H01L27/146 D

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022093682

(22)【出願日】2022-06-09

(31)【優先権主張番号】10-2021-0075608

(32)【優先日】2021-06-10

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】ＳａｍｓｕｎｇＥｌｅｃｔｒｏｎｉｃｓＣｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，ＲｅｐｕｂｌｉｃｏｆＫｏｒｅａ

(74)【代理人】

【識別番号】110000051

【氏名又は名称】弁理士法人共生国際特許事務所

(72)【発明者】

【氏名】趙鼎鎭

(72)【発明者】

【氏名】李寛熙

【テーマコード（参考）】

4M118

5C024

【Ｆターム（参考）】

4M118AA01

4M118AA10

4M118AB01

4M118BA14

4M118CA04

4M118CA07

4M118CA09

4M118CA22

4M118CA34

4M118CB01

4M118CB02

4M118CB03

4M118CB20

4M118DD04

4M118FA06

4M118FA27

4M118FA28

4M118FA33

4M118FA38

4M118GA09

4M118GC08

4M118GC09

4M118GC14

4M118GC20

4M118GD03

4M118GD04

4M118GD13

5C024CX41

5C024EX43

5C024EX52

5C024GX03

5C024GX16

5C024GX18

5C024GY39

5C024GY41

(57)【要約】（修正有）

【課題】フローティング拡散領域を共有するピクセル構造を有するイメージセンサを提供する。
【解決手段】イメージセンサに具備されるピクセルアレイは、行列状に配置されるピクセルＰＸ及び同一カラムに配置されるピクセルに共通して連結される複数のカラムラインを含む。ピクセル夫々は、４個のサブピクセルＳＰＸを含む。４個のサブピクセル夫々は、４個の光電変換素子ＰＤ、４個の光電変換素子で生成される電荷が保存されるフローティングディフュージョン領域ＦＤ及び４個の伝送ゲートＴＧを含む。各ピクセルにおいて、４個のＦＤ領域は、内部配線ＷＲを介して電気的に連結される。ピクセル夫々は、４個のフローティングディフュージョン領域をリセットさせるリセットゲートＲＧ、内部配線を介し第１電圧を受信する第１駆動ゲートＳＦＧ１及び第１駆動ゲートと隣接するように配置される第１選択ゲートＳＧ１を含む。
【選択図】図４

【特許請求の範囲】

【請求項1】

イメージセンサに具備されるピクセルアレイにおいて、
行列状に配置されたピクセルと、
前記ピクセルのうち、同一カラムに配置されたピクセルに共通して連結された複数のカラムラインと、を含み、
前記ピクセルのそれぞれは、４個のサブピクセルを含み、
前記４個のサブピクセルのそれぞれは、
４個の光電変換素子と、
前記４個の光電変換素子で生成された電荷が保存されるフローティングディフュージョン領域と、
前記４個の光電変換素子で生成された電荷を、前記フローティングディフュージョン領域に伝送する４個の伝送ゲートと、を含み、
前記ピクセルのそれぞれにおいて、前記４個のサブピクセルのそれぞれに具備される４個のフローティングディフュージョン領域は、内部配線を介して、電気的に連結され、
前記ピクセルのそれぞれは、
前記内部配線に電源電圧を提供し、前記４個のフローティングディフュージョン領域をリセットさせるリセットゲートと、
前記内部配線を介して、第１電圧を受信する第１駆動ゲートと、
第１方向に、前記第１駆動ゲートと隣接するように配置された第１選択ゲートと、を含むことを特徴とするピクセルアレイ。

【請求項2】

前記ピクセルのそれぞれは、
前記第１方向に、前記第１選択ゲートと隣接するように配置された第２選択ゲートと、
前記第１方向に、前記第２選択ゲートと隣接するように配置されて前記内部配線を介して、第１電圧を受信する第２駆動ゲートと、をさらに含むことを特徴とする請求項１に記載のピクセルアレイ。

【請求項3】

前記第１駆動ゲートは、前記内部配線の第１終端に連結され、前記第２駆動ゲートは、前記内部配線の第２終端に連結されることを特徴とする請求項２に記載のピクセルアレイ。

【請求項4】

前記ピクセルのそれぞれは、
前記リセットゲートと前記第１方向に隣接するように配置されたダミーゲートをさらに含むことを特徴とする請求項１に記載のピクセルアレイ。

【請求項5】

前記ピクセルのそれぞれは、
前記第１方向に、前記リセットゲートと隣接するように配置された第１ゲイン制御ゲートをさらに含むことを特徴とする請求項１に記載のピクセルアレイ。

【請求項6】

前記ピクセルのそれぞれは、
前記第１方向に、前記第１ゲイン制御ゲートと隣接するように配置された第２ゲイン制御ゲートをさらに含み、
前記第２ゲイン制御ゲートは、前記第１ゲイン制御ゲートを中心に、前記第１方向に前記リセットゲートと対称になるように配置されていることを特徴とする請求項５に記載のピクセルアレイ。

【請求項7】

前記サブピクセルは、２×２行列に配置された第１サブピクセル、第２サブピクセル、第３サブピクセル、及び第４サブピクセルを含むことを特徴とする請求項１に記載のピクセルアレイ。

【請求項8】

前記サブピクセルは、前記第１方向に並んで配置された第１サブピクセル、第２サブピクセル、第３サブピクセル、及び第４サブピクセルを含むことを特徴とする請求項１に記載のピクセルアレイ。

【請求項9】

前記第１駆動ゲートは、前記第１方向に、前記リセットゲートに隣接するように配置され、前記内部配線を介して受信された前記第１電圧を受信することを特徴とする請求項８に記載のピクセルアレイ。

【請求項10】

前記複数の光電変化素子のそれぞれの上部にマイクロレンズが配置されていることを特徴とする請求項１に記載のピクセルアレイ。

【請求項11】

前記複数の光電変換素子のうちの少なくとも２つの光電変換素子の上部に１枚のマイクロレンズが配置されていることを特徴とする請求項１に記載のピクセルアレイ。

【請求項12】

前記複数のピクセルのうちの隣接した第１ピクセル及び第２ピクセルの上に、異なる色相のカラーフィルタが配置され、１つのピクセルに含まれる前記４個のサブピクセル上に、同一色相のカラーフィルタが配置されていることを特徴とする請求項１に記載のピクセルアレイ。

【請求項13】

前記４個のサブピクセルのうち、第１方向または第２方向に隣接した２つのサブピクセルに、異なる色相のカラーフィルタが配置されていることを特徴とする請求項１に記載のピクセルアレイ。

【請求項14】

イメージセンサに具備されるピクセルアレイにおいて、
それぞれが、第１サブピクセル、第２サブピクセル、第３サブピクセル、第４サブピクセル、及び第１回路を含むピクセルと、
前記ピクセルのうち、同一カラムに配置されたピクセルに共通して連結された複数のカラムラインと、を含み、
前記第１サブピクセル、前記第２サブピクセル、前記第３サブピクセル、及び前記第４サブピクセルのそれぞれは、
行列状に配置された４個の光電変換素子と、
前記４個の光電変換素子で生成された電荷が保存されるフローティングディフュージョン領域と、を含み、
前記第１サブピクセルの第１フローティングディフュージョン領域、前記第２サブピクセルの第２フローティングディフュージョン領域、前記第３サブピクセルの第３フローティングディフュージョン領域、及び前記第４サブピクセルの第４フローティングディフュージョン領域は、配線を介して、電気的に連結され、前記配線は、ピクセルが形成されたピクセル領域内に形成され、
前記第１回路は、前記複数のカラムラインのうちの対応するカラムライン及び前記配線に連結され、前記第１サブピクセル、前記第２サブピクセル、前記第３サブピクセル、及び前記第４サブピクセルが共有し、
前記第１回路は、
前記配線にリセット電圧を提供するリセットトランジスタと、
前記配線に連結されたゲートを含む駆動トランジスタと、
前記駆動トランジスタ、及び前記カラムラインに連結された選択トランジスタと、を含むことを特徴とするピクセルアレイ。

【請求項15】

前記リセットトランジスタは、前記ピクセルの中央に配置され、
前記駆動トランジスタ及び前記選択トランジスタは、前記ピクセルの一側面に配置されていることを特徴とする請求項１４に記載のピクセルアレイ。

【請求項16】

前記リセットトランジスタは、前記ピクセルの一側面に配置され、
前記駆動トランジスタ及び前記選択トランジスタは、前記ピクセルの中央に配置されていることを特徴とする請求項１４に記載のピクセルアレイ。

【請求項17】

前記第１回路は、
前記リセットトランジスタと隣接するように配置された少なくとも１つのゲイン制御トランジスタをさらに含むことを特徴とする請求項１４に記載のピクセルアレイ。

【請求項18】

ピクセルを含み、前記ピクセルのそれぞれが複数の伝送トランジスタ間に配置された複数のフローティングディフュージョン領域を含み、前記複数のフローティングディフュージョン領域が配線を介して、互いに連結されたピクセルアレイと、
前記ピクセルをロウ単位で駆動するロウドライバと、
前記ピクセルアレイに連結された複数のカラムラインから複数のセンシング信号を受信し、前記複数のセンシング信号をアナログ・デジタル変換するアナログ・デジタル変換回路と、を含むことを特徴とするイメージセンサ。

【請求項19】

前記配線は、前記ピクセルアレイの二次元平面上において、前記ピクセルが形成されたピクセル領域内に配置され、第１方向、及び前記１方向に垂直な第２方向に延長されていることを特徴とする請求項１８に記載のイメージセンサ。

【請求項20】

前記配線、及び前記複数のカラムラインのうちの対応するカラムラインに連結された出力回路をさらに含み、
前記出力回路は、
前記配線にリセット電圧を提供するリセットトランジスタと、
前記配線に連結されたゲートを含む駆動トランジスタと、
前記駆動トランジスタ及び前記対応するカラムラインに連結された選択トランジスタと、をさらに含むことを特徴とする請求項１８に記載のイメージセンサ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、イメージセンサに関し、より詳細には、複数の光電変換素子がフローティング拡散領域を共有するピクセル構造を有するピクセルアレイ、及び該ピクセルアレイを含むイメージセンサに関する。

【背景技術】

【0002】

イメージセンサは、対象物（ｏｂｊｅｃｔ）の二次元的イメージまたは三次元的イメージをキャプチャする装置である。イメージセンサは、対象物から反射される光の強度によって反応する光電変換素子を利用し、対象物のイメージを生成する。最近、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術が発展にともない、ＣＭＯＳを利用したＣＭＯＳイメージセンサが広く用いられている。イメージセンサの解像度上昇により、イメージセンサのピクセルアレイに具備される複数のピクセル間の間隔が狭くなり、面積が縮小されたピクセル構造が要求されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－０５７８９８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、１６個の光電変換素子がフローティング拡散領域を共有するピクセル構造を有するピクセルアレイ、及びそれを含むイメージセンサを提供することにある。

【課題を解決するための手段】

【0005】

上記目的を達成するためになされた本発明の一態様によるイメージセンサに具備されるピクセルアレイは、行列状に配置されたピクセル、及び前記ピクセルのうちの同一カラムに配置されたピクセルに共通して連結された複数のカラムラインを含み、前記ピクセルのそれぞれは、４個のサブピクセルを含み、前記４個のサブピクセルのそれぞれは、４個の光電変換素子、前記４個の光電変換素子で生成された電荷が保存されるフローティングディフュージョン領域、及び前記４個の光電変換素子で生成された電荷を、前記フローティングディフュージョン領域に伝送する４個の伝送ゲートを含み、前記ピクセルのそれぞれにおいて、前記４個のサブピクセルのそれぞれに具備される４個のフローティングディフュージョン領域は、内部配線を介して電気的に連結され、前記ピクセルのそれぞれは、前記内部配線に電源電圧を提供し、前記４個のフローティングディフュージョン領域をリセットさせるリセットゲート、前記内部配線を介して、第１電圧を受信する第１駆動ゲートと、第１方向に、前記第１駆動ゲートと隣接するように配置された第１選択ゲートと、を含むことを特徴とする。

【0006】

上記目的を達成するためになされた本発明の一態様によるイメージセンサに具備されるピクセルアレイは、それぞれが、第１サブピクセル、第２サブピクセル、第３サブピクセル、第４サブピクセル、及び第１回路を含むピクセルと、前記ピクセルのうち、同一カラムに配置されたピクセルに共通して連結された複数のカラムラインと、を含み、前記第１サブピクセル、前記第２サブピクセル、前記第３サブピクセル、及び前記第４サブピクセルのそれぞれは、行列状に配置された４個の光電変換素子、前記４個の光電変換素子で生成された電荷が保存されるフローティングディフュージョン領域を含み、前記第１サブピクセルの第１フローティングディフュージョン領域、前記第２サブピクセルの第２フローティングディフュージョン領域、前記第３サブピクセルの第３フローティングディフュージョン領域、及び前記第４サブピクセルの第４フローティングディフュージョン領域は、配線を介して電気的に連結され、前記配線は、ピクセルが形成されるピクセル領域内に形成され、前記ピクセルのそれぞれは、前記複数のカラムラインのうちの対応するカラムライン、及び前記配線に連結され、前記第１回路は、前記配線にリセット電圧を提供するリセットトランジスタ、前記配線に連結されたゲートを含む少なくとも１つの駆動トランジスタ、並びに前記１つの駆動トランジスタ及び前記カラムラインに連結された少なくとも１つの選択トランジスタを含むことを特徴とする。

【0007】

上記目的を達成するためになされた本発明の一態様によるイメージセンサは、ピクセルを含み、前記ピクセルのそれぞれが複数の伝送トランジスタ間に配置された複数のフローティングディフュージョン領域を含み、前記複数のフローティングディフュージョン領域が配線を介して互いに連結されるピクセルアレイと、前記ピクセルをロウ単位で駆動するロウドライバと、前記ピクセルアレイに連結された複数のカラムラインから複数のセンシング信号を受信し、前記複数のセンシング信号をアナログ・デジタル変換するアナログ・デジタル変換回路を含むことを特徴とする。

【0008】

本発明の技術的思想によるピクセルアレイは、第１面及び第２面を有し、前記第１面に隣接する複数のフローティング拡散領域を含む半導体基板、及び前記第１面上に配置された配線構造体を含み、前記配線構造体は、前記複数のフローティング拡散領域のそれぞれを中心に対称的に配置された複数の伝送ゲート、及び前記複数のフローティング拡散領域のうちの隣接した４個のフローティング拡散領域を電気的に連結する配線を含むことを特徴とする。

【発明の効果】

【0009】

本発明によるピクセルアレイ、及びそれを含むイメージセンサによれば、それぞれが複数の光電変換素子を含む複数のサブピクセルが、フローティング拡散領域及び出力回路を共有することにより、単位ピクセルのサイズが縮小されて、ピクセルアレイの解像度及びセンシング感度が増大する。

【図面の簡単な説明】

【0010】

【図1】本発明の一実施形態によるイメージセンサを示すブロック図である。

【図2】本発明の一実施形態によるピクセルアレイを示す図である。

【図3】本発明の一実施形態によるピクセルアレイに具備されるピクセルの一具現例を示す回路図である。

【図4】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図5】本発明の一実施形態によるピクセルアレイの垂直断面図である。

【図6A】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図6B】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図7】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図8】本発明の一実施形態によるピクセルの一具現例を示す回路図である。

【図9A】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図9B】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図9C】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図10A】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図10B】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図11A】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図11B】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図11C】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図12A】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図12B】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図12C】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図13A】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図13B】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図13C】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図13D】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図13E】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図13F】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図14A】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図14B】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図14C】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図14D】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図14E】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図14F】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図15A】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図15B】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図15C】本発明の一実施形態によるピクセルの具現例を示す平面図である。

【図16A】本発明の一実施形態によるピクセルに配置されるマイクロレンズを示す図である。

【図16B】本発明の一実施形態によるピクセルに配置されるマイクロレンズを示す図である。

【図16C】本発明の一実施形態によるピクセルに配置されるマイクロレンズを示す図である。

【図16D】本発明の一実施形態によるピクセルに配置されるマイクロレンズを示す図である。

【図17A】本発明の一実施形態によるピクセルアレイに配置されるカラーフィルタを示す図である。

【図17B】本発明の一実施形態によるピクセルアレイに配置されるカラーフィルタを示す図である。

【図17C】本発明の一実施形態によるピクセルアレイに配置されるカラーフィルタを示す図である。

【図17D】本発明の一実施形態によるピクセルアレイに配置されるカラーフィルタを示す図である。

【図17E】本発明の一実施形態によるピクセルアレイに配置されるカラーフィルタを示す図である。

【図17F】本発明の一実施形態によるピクセルアレイに配置されるカラーフィルタを示す図である。

【図18】マルチカメラモジュールを含む電子装置のブロック図である。

【図19】図１８のカメラモジュールの詳細ブロック図である。

【発明を実施するための形態】

【0011】

図１は、本発明の一実施形態によるイメージセンサを示すブロック図である。

【0012】

イメージセンサ１００は、イメージセンシング機能または光センシング機能を有する電子機器に搭載される。例えば、イメージセンサ１００は、カメラ、スマートフォン、ウェアラブル機器、モノのインターネット（ＩｏＴ：ｉｎｔｅｒｎｅｔｏｆｔｈｉｎｇｓ））、タブレットＰＣ（ｐｅｒｓｏｎａｌｃｏｍｐｕｔｅｒ）、ＰＤＡ（ｐｅｒｓｏｎａｌｄｉｇｉｔａｌａｓｓｉｓｔａｎｔ）、ＰＭＰ（ｐｏｒｔａｂｌｅｍｕｌｔｉｍｅｄｉａｐｌａｙｅｒ）、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置のような電子機器に搭載される。また、イメージセンサ１００は、車両、家具、製造設備、ドア、各種計測機器などに、部品として具備される電子機器にも搭載される。

【0013】

イメージセンサ１００は、ピクセルアレイ１１０、ロウドライバ１２０、ランプ信号生成器１３０、アナログ・デジタル変換回路（ＡＤＣ（ａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌｃｏｎｖｅｒｔｏｒ）回路）１４０、データ出力回路１５０、及びタイミングコントローラ１６０を含む。イメージセンサ１００は、信号処理部１７０をさらに含んでもよい。

【0014】

ピクセルアレイ１１０は、複数のロウラインＲＬ、複数のカラムラインＣＬ、並びに複数のロウラインＲＬ及び複数のカラムラインＣＬに接続されて、行列状に配列された複数のピクセルＰＸを含む。カラム方向の同一位置に配置されたピクセルＰＸは、同一カラムラインＣＬに連結される。

【0015】

ピクセルＰＸは、光電変換素子を利用して光を感知し、感知された光による電気的信号であるイメージ信号を出力する。光電変換素子は、無機フォトダイオード、有機フォトダイオード、ペロブスカイトフォトダイオード、フォトトランジスタ、フォトゲート、またはピンドフォトダイオード（ｐｉｎｎｅｄｐｈｏｔｏｄｉｏｄｅ）のように、有機物質または無機物質によって構成される光感知素子である。

【0016】

本発明の一実施形態によるピクセルアレイ１１０において、ピクセルＰＸは、複数のサブピクセルを含み、複数のサブピクセルのそれぞれは、複数の光電変換素子を含む。サブピクセルは、複数の光電変換素子で生成された電荷が保存されるフローティングディフュージョン領域を含み、複数のサブピクセルのそれぞれに具備される複数のフローティングディフュージョン領域は、内部配線を介して電気的に連結される。これにより、ピクセルＰＸに具備される複数のサブピクセルが、複数のフローティングディフュージョン領域を共有することができる。

【0017】

一実施形態において、ピクセルＰＸは、４個のサブピクセルを含み、４個のサブピクセルは、それぞれ行列状に配列された４個の光電変換素子、及び４個の光電変換素子にそれぞれ連結された４個の伝送トランジスタを含む。サブピクセルの中央に、フローティングディフュージョン領域が配置され、４個のサブピクセルに具備される４個のフローティングディフュージョン領域が、内部配線を介して電気的に連結され、フローティングディフュージョンノードを形成する。

【0018】

ピクセルＰＸは、複数のフローティングディフュージョン領域に保存された電荷によるイメージ信号を、カラムラインに出力する出力回路を含む。出力回路は、複数のトランジスタ、例えば、リセットトランジスタ、駆動トランジスタ、及び選択トランジスタを含む。

【0019】

本発明の一実施形態によるピクセルアレイ１１０、及びピクセルアレイ１１０に具備されるピクセルＰＸについては、図２～図１７Ｆを参照して詳細に後述する。

【0020】

ロウドライバ１２０は、ピクセルアレイ１１０をロウ単位で駆動する。ロウドライバ１２０は、タイミングコントローラ１６０から受信されるロウ制御信号（例えば、アドレス信号）をデコーディングし、デコーディングされたロウ制御信号に応答して、ピクセルアレイ１１０を構成するロウラインのうちの少なくともいずれか１本のロウラインを選択する。例えば、ロウドライバ１２０は、複数のロウのうちの一つを選択する選択信号を生成する。そして、ピクセルアレイ１１０は、ロウドライバ１２０から提供された選択信号によって選択されるロウから、ピクセル信号、例えば、ピクセル電圧を出力する。ピクセル信号は、リセット信号とイメージ信号とを含む。

【0021】

ロウドライバ１２０は、ピクセル信号を出力するための制御信号を、ピクセルアレイ１１０に伝送し、ピクセルＰＸは、制御信号に応答して動作することにより、ピクセル信号を出力する。

【0022】

ランプ信号生成器１３０は、タイミングコントローラ１６０の制御により、所定の傾きでレベルが昇降するランプ信号（例えば、ランプ電圧）を生成する。ランプ信号ＲＡＭＰは、ＡＤＣ（ａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌｃｏｎｖｅｒｔｏｒ）回路１４０に具備された複数のＣＤＳ（ｃｏｒｒｅｌａｔｅｄｄｏｕｂｌｅｓａｍｐｌｉｎｇ）回路１４１にそれぞれ提供される。

【0023】

ＡＤＣ回路１４０は、複数のＣＤＳ回路１４１、及び複数のカウンタ１４２を含む。ＡＤＣ回路１４０は、ピクセルアレイ１１０から入力されるピクセル信号（例えば、ピクセル電圧）を、デジタル信号であるピクセル値に変換する。複数のカラムラインＣＬのそれぞれを介して受信される各ピクセル信号は、ＣＤＳ回路１４１及びカウンタ１４２により、デジタル信号であるピクセル値に変換される。

【0024】

ＣＤＳ回路１４１は、カラムラインＣＬを介して受信されるピクセル信号、例えば、ピクセル電圧をランプ信号ＲＡＭＰと比較し、その比較結果を、比較結果信号として出力する。ＣＤＳ回路１４１は、ランプ信号ＲＡＭＰのレベルと、ピクセル信号のレベルとが同一であるとき、第１レベル（例えば、ロジックハイ）から第２レベル（例えば、ロジックロー）に遷移する比較信号を出力する。比較信号のレベルが遷移する時点は、ピクセル信号のレベルによって決定される。

【0025】

ＣＤＳ回路１４１は、相関二重サンプリング（ＣＤＳ）方式により、ピクセルＰＸから提供されるピクセル信号を、サンプリングする。ＣＤＳ回路１４１は、ピクセル信号として受信されるリセット信号をサンプリングし、リセット信号をランプ信号ＲＡＭＰと比較し、リセット信号による比較信号を生成する。ＣＤＳ回路１４１は、リセット信号を保存する。その後、ＣＤＳ回路１４１は、リセット信号に相関する（ｃｏｒｒｅｌａｔｅｄ）イメージ信号をサンプリングし、該イメージ信号とランプ信号ＲＡＭＰとを比較し、イメージ信号による比較信号を生成する。

【0026】

カウンタ１４２は、ＣＤＳ回路１４１から出力される比較結果信号のレベル遷移時点をカウントし、そのカウント値をピクセル値として出力する。

【0027】

一実施形態において、カウンタ回路１４２は、タイミングコントローラ１６０から提供されるカウンティングクロック信号を基にカウント値が順次に増大するアップカウンタ及び演算回路、アップ／ダウンカウンタ、またはビットワイズインバージョンカウンタ（ｂｉｔ－ｗｉｓｅｉｎｖｅｒｓｉｏｎｃｏｕｎｔｅｒ）によって具現される。一実施形態において、イメージセンサ１００は、設定されたビット数による解像度を有する複数のコード値を、カウンティングコードとして生成するコード生成器をさらに含み、カウンタ１４２は、比較結果信号を基に、カウンティングコードの値をラッチするラッチ回路、及び演算回路を含む。

【0028】

データ出力回路１５０は、ＡＤＣ回路１４０から出力されたピクセル値を臨時保存した後、出力する。データ出力回路１５０は、複数のカラムメモリ１５１及びカラムデコーダ１５２を含む。カラムメモリ１５１は、カウンタ１４２から受信されるピクセル値を保存する。一実施形態において、複数のカラムメモリ１５１のそれぞれは、カウンタ１４２に具備される。複数のカラムメモリ１５１に保存された複数のピクセル値は、カラムデコーダ１５２の制御下、イメージデータＩＤＴＡとして出力される。

【0029】

タイミングコントローラ１６０は、ロウドライバ１２０、ランプ信号生成器１３０、ＡＤＣ回路１４０、及びデータ出力回路１５０のそれぞれに制御信号を出力し、ロウドライバ１２０、ランプ信号生成器１３０、ＡＤＣ回路１４０、及びデータ出力回路１５０の動作またはタイミングを制御する。

【0030】

信号処理部１７０は、イメージデータＩＤＴＡについて、ノイズ低減処理、ゲイン調整、波形整形化処理、補間処理、ホワイトバランス処理、ガンマ処理、エッジ強調処理、ビニングなどを行う。一実施形態において、信号処理部１７０は、イメージセンサ１００の外部プロセッサに具備される。

【0031】

図２は、本発明の一実施形態によるピクセルアレイを示す図である。

【0032】

図２を参照すると、ピクセルアレイ１１０は、行列状であり、複数のピクセル、例えば、第１ピクセルＰＸ１ないし第４ピクセルＰＸ４を含む。複数のピクセルは、複数のロウ及びカラムに配列される。図２においては、第１ロウＲ１及び第２ロウＲ２、並びに第１カラムＣ１及び第２カラムＣ２に配列された第１ピクセルＰＸ１ないし第４ピクセルＰＸ４が図示されているが、これは、単に説明の便宜のためであり、ピクセルアレイ１１０は、さらに多数のピクセルを含んでもよく、複数のピクセルの個数は、ピクセルアレイ１１０の解像度によって決定される。

【0033】

複数のロウラインＲＬ（図１）が第１方向、例えば、Ｘ軸方向に延長され、同一ロウに配置されたピクセルは、同一ロウラインに連結される。例えば、第１ロウＲ１に配置された第１ピクセルＰＸ１及び第２ピクセルＰＸ２は同一ロウラインに連結され、第２ロウＲ２に配置された第３ピクセルＰＸ３及び第４ピクセルＰＸ４は他の同一ロウラインに連結される。

【0034】

複数のカラムラインＣＬ（図１）が第２方向、例えば、Ｙ軸方向に延長され、同一カラムに配置されたピクセルは、同一カラムラインに連結される。例えば、第１カラムＣ１に配置された第１ピクセルＰＸ１及び第３ピクセルＰＸ３は同一カラムラインに連結され、第２カラムＣ２に配置された第２ピクセルＰＸ２及び第４ピクセルＰＸ４は他の同一カラムラインに連結される。複数のピクセルから、ロウ単位で、カラムラインを介して、ピクセル信号が読み取られる。

【0035】

第１ピクセルＰＸ１ないし第４ピクセルＰＸ４のそれぞれは、電荷が保存される複数のフローティングディフュージョン領域ＦＤを含み、複数のフローティングディフュージョン領域ＦＤは、ピクセル内において、第１方向及び第２方向に延長される内部配線ＷＲを介して、電気的に連結される。第１ピクセルＰＸ１ないし第４ピクセルＰＸ４は、同一ピクセル構造を有し、該ピクセル構造は、図４を参照して詳細に説明する。

【0036】

図３は、本発明の一実施形態によるピクセルアレイに具備されるピクセルの一具現例を示す回路図である。図３のピクセルＰＸａは、図２のピクセルアレイ１１０の第１ピクセルＰＸ１ないし第４ピクセルＰＸ４として適用される。

【0037】

図３を参照すると、ピクセルＰＸａは、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４、リセットトランジスタＲＸ、第１駆動トランジスタＤＸ１及び第２駆動トランジスタＤＸ２、並びに第１選択トランジスタＳＸ１及び第２選択トランジスタＳＸ２を含む。リセットトランジスタＲＸ、第１駆動トランジスタＤＸ１及び第２駆動トランジスタＤＸ２、並びに第１選択トランジスタＳＸ１及び第２選択トランジスタＳＸ２は、ピクセルＰＸａの出力回路を構成する。

【0038】

第１サブピクセルＳＰＸ１は、第１光電変換素子ＰＤ１１ないし第４光電変換素子ＰＤ１４、及び第１伝送トランジスタＴＸ１１ないし第４伝送トランジスタＴＸ１４を含む。

【0039】

第１光電変換素子ＰＤ１１ないし第４光電変換素子ＰＤ１４は、それぞれ受信した光信号に対応する光電荷（以下、電荷とする）を生成する。

【0040】

第１光電変換素子ＰＤ１１ないし第４光電変換素子ＰＤ１４は、それぞれ第１伝送トランジスタＴＸ１１ないし第４伝送トランジスタＴＸ１４に連結される。第１サブピクセルＳＰＸ１の第１伝送トランジスタＴＸ１１ないし第４伝送トランジスタＴＸ１４は、それぞれ伝送信号ＴＳ１１～ＴＳ１４の活性レベル（例えば、ロジックハイ）に応答してターンオンされる。

【0041】

第２サブピクセルＳＰＸ２は、第１光電変換素子ＰＤ２１ないし第４光電変換素子ＰＤ２４、及び第１光電変換素子ＰＤ２１ないし第４光電変換素子ＰＤ２４のそれぞれに連結された第１伝送トランジスタＴＸ２１ないし第４伝送トランジスタＴＸ２４を含む。第２サブピクセルＳＰＸ２の第１伝送トランジスタＴＸ２１ないし第４伝送トランジスタＴＸ２４は、それぞれ伝送信号ＴＳ２１～ＴＳ２４の活性レベル（例えば、ロジックハイ）に応答してターンオンされる。

【0042】

第３サブピクセルＳＰＸ３は、第１光電変換素子ＰＤ３１ないし第４光電変換素子ＰＤ３４、及び第１光電変換素子ＰＤ３１ないし第４光電変換素子ＰＤ３４のそれぞれに連結された第１伝送トランジスタＴＸ３１ないし第４伝送トランジスタＴＸ３４を含む。第３サブピクセルＳＰＸ３の第１伝送トランジスタＴＸ３１ないし第４伝送トランジスタＴＸ３４は、それぞれ伝送信号ＴＳ３１～ＴＳ３４の活性レベル（例えば、ロジックハイ）に応答してターンオンされる。

【0043】

第４サブピクセルＳＰＸ４は、第１光電変換素子ＰＤ４１ないし第４光電変換素子ＰＤ４４、及び第１光電変換素子ＰＤ４１ないし第４光電変換素子ＰＤ４４のそれぞれに連結された第１伝送トランジスタＴＸ４１ないし第４伝送トランジスタＴＸ４４を含む。第４サブピクセルＳＰＸ４の第１伝送トランジスタＴＸ４１ないし第４伝送トランジスタＴＸ４４は、それぞれ伝送信号ＴＳ４１～ＴＳ４４の活性レベル（例えば、ロジックハイ）に応答してターンオンされる。

【0044】

複数の伝送信号ＴＳ１１～ＴＳ１４，ＴＳ２１～ＴＳ２４，ＴＳ３～ＴＳ３，ＴＳ４１～ＴＳ４４は、読み取りモードに応じて、同一時点、または異なる時点において、活性レベルを有する。例えば、第１読み取りモード時、複数の伝送信号ＴＳ１１～ＴＳ１４，ＴＳ２１～ＴＳ２４，ＴＳ３１～ＴＳ３４，ＴＳ４１～ＴＳ４４は、異なる信号であり、異なる時点において、活性レベルを有する。第２読み取りモード時（例えば、電荷合算モード）、複数の伝送信号ＴＳ１１～ＴＳ１４，ＴＳ２１～ＴＳ２４，ＴＳ３１～ＴＳ３４，ＴＳ４１～ＴＳ４４は、同一信号であり、同一時点において、活性レベルを有する。第３読み取りモード時、第１サブピクセルＳＰＸ１の伝送信号ＴＳ１１～ＴＳ１４が同一信号であり、第２サブピクセルＳＰＸ２の伝送信号ＴＳ２１～ＴＳ２４が同一信号であり、第３サブピクセルＳＰＸ３の伝送信号ＴＳ３１～ＴＳ３４が同一信号であり、第４サブピクセルＳＰＸ４の伝送信号ＴＳ４１～ＴＳ４４が同一信号である。

【0045】

第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれに具備された第１ないし第４伝送トランジスタＴＸ１１～ＴＸ１４，ＴＸ２１～ＴＸ２４，ＴＸ３１～ＴＸ３４，ＴＸ４１～ＴＸ４４は、ターンオンされ、対応する光電変換素子で生成された電荷をフローティングディフュージョンノードＦＮに伝送する。

【0046】

第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれに具備される第１フローティングディフュージョン領域ＦＤ１（図４）ないし第４フローティングディフュージョン領域ＦＤ４（図４）が、内部配線ＷＲを介して、電気的に連結されることにより、フローティングディフュージョンノードＦＮを形成する。従って、フローティングディフュージョンノードＦＮに形成されるキャパシタのキャパシタンスは、第１フローティングディフュージョン領域ＦＤ１（図４）ないし第４フローティングディフュージョン領域ＦＤ４（図４）のそれぞれのキャパシタンスの４倍である。

【0047】

リセットトランジスタＲＸのドレインには、ピクセル電源電圧ＶＤＤＰが印加され、リセットトランジスタＲＸのソースは、フローティングディフュージョンノードＦＮに連結される。リセットトランジスタＲＸは、リセット信号ＲＳの活性レベルに応答してターンオンされ、ピクセル電源電圧ＶＤＤＰをフローティングディフュージョンノードＦＮにリセット電圧として提供することにより、フローティングディフュージョンノードＦＮをリセットする。

【0048】

第１駆動トランジスタＤＸ１及び第２駆動トランジスタＤＸ２のドレインには、ピクセル電源電圧ＶＤＤＰが印加され、ソースは、第１選択トランジスタＳＸ１及び第２選択トランジスタＳＸ２のドレインに連結される。第１駆動トランジスタＤＸ１及び第２駆動トランジスタＤＸ２のゲートは、フローティングディフュージョンノードＦＮに連結される。第１駆動トランジスタＤＸ１及び第２駆動トランジスタＤＸ２は、ソースフォロワとして動作する。第１駆動トランジスタＤＸ１及び第２駆動トランジスタＤＸ２は、ゲートに印加されるフローティングディフュージョンノードＦＮの電位による電圧を受信し、受信された電圧によるピクセル信号を出力する。

【0049】

第１選択トランジスタＳＸ１及び第２選択トランジスタＳＸ２のソースは、カラムラインＣＬに連結され、第１選択トランジスタＳＸ１及び第２選択トランジスタＳＸ２は、ゲートに印加される選択信号ＳＥＬの活性レベルに応答してターンオンされ、第１駆動トランジスタＤＸ１及び第２駆動トランジスタＤＸ２から出力されたピクセル信号をカラムラインＣＬに出力する。第１選択トランジスタＳＸ１及び第２選択トランジスタＳＸ２がターンオンされると、第１駆動トランジスタＤＸ１及び第２駆動トランジスタＤＸ２のソースから出力されるピクセル信号がカラムラインに出力される。

【0050】

なお、図３において、ピクセルＰＸａは、２つの駆動トランジスタ（ＤＸ１，ＤＸ２）、及び２つの選択トランジスタ（ＳＸ１，ＳＸ２）を含むように図示されているが、これに制限されるものではない。ピクセルアレイ１１０（図２）に具備されるピクセルは、それぞれ１つの駆動トランジスタ、及び選択トランジスタを含む。または、ピクセルは、それぞれ３以上の駆動トランジスタ及び選択トランジスタを含んでもよい。

【0051】

図４は、本発明の一実施形態によるピクセルの具現例を示す平面図である。図４のピクセルＰＸａは、図２のピクセルアレイ１１０の第１ピクセルＰＸ１ないし第４ピクセルＰＸ４に適用される。

【0052】

図４を参照すると、ピクセルＰＸａは、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含む。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４は、同一ピクセル構造を有する。

【0053】

第１サブピクセルＳＰＸ１は、第１光電変換素子ＰＤ１１ないし第４光電変換素子ＰＤ１４、第１伝送ゲートＴＧ１１ないし第４伝送ゲートＴＧ１４、及び第１フローティングディフュージョン領域ＦＤ１を含む。

【0054】

第１伝送ゲートＴＧ１１ないし第４伝送ゲートＴＧ１４は、第１伝送トランジスタＴＸ１１（図３）ないし第４伝送トランジスタＴＸ１４（図３）それぞれのゲートであり、第１伝送トランジスタＴＸ１１ないし第４伝送トランジスタＴＸ１４は、それぞれ第１光電変換素子ＰＤ１１ないし第４光電変換素子ＰＤ１４で生成された電荷を、第１フローティングディフュージョン領域ＦＤ１に伝送する。第１フローティングディフュージョン領域ＦＤ１によって受信された電荷が保存される。

【0055】

第１光電変換素子ＰＤ１１ないし第４光電変換素子ＰＤ１４は、行列状に配置される。第１フローティングディフュージョン領域ＦＤ１は、第１サブピクセルＳＰＸ１の中心に配置される。第１伝送ゲートＴＧ１１ないし第４伝送ゲートＴＧ１４は、第１フローティングディフュージョン領域ＦＤ１を基準に、互いに対称になるように配置される。一実施形態において、第１伝送ゲートＴＧ１１ないし第４伝送ゲートＴＧ１４は、第１フローティングディフュージョン領域ＦＤ１を取り囲むように配置される。

【0056】

第２サブピクセルＳＰＸ２は、第１光電変換素子ＰＤ２１ないし第４光電変換素子ＰＤ２４、第１伝送ゲートＴＧ２１ないし第４伝送ゲートＴＧ２４、及び第２フローティングディフュージョン領域ＦＤ２を含む。第３サブピクセルＳＰＸ３は、第１光電変換素子ＰＤ３１ないし第４光電変換素子ＰＤ３４、第１伝送ゲートＴＧ３１ないし第４伝送ゲートＴＧ３４、及び第３フローティングディフュージョン領域ＦＤ３を含む。第４サブピクセルＳＰＸ４は、第１光電変換素子ＰＤ４１ないし第４光電変換素子ＰＤ４４、第１伝送ゲートＴＧ４１ないし第４伝送ゲートＴＧ４４、及び第４フローティングディフュージョン領域ＦＤ４を含む。第２サブピクセルＳＰＸ２、第３サブピクセルＳＰＸ３、及び第４サブピクセルＳＸ４のピクセル構造は、第１サブピクセルＳＰＸ１と同一であるので、重複説明は、省略する。

【0057】

内部配線ＷＲが、コンタクトＣＴを介して、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４と連結される。第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４は、内部配線ＷＲを介して、互いに電気的に連結され、フローティングディフュージョンノードＦＮ（図３）を形成する。内部配線ＷＲは、例えば、第１方向（Ｘ軸方向）及び第２方向（Ｙ軸方向）に沿った二次元平面上において、ピクセルＰＸａが形成されるピクセル領域内に形成される。例えば、図２において、第１ピクセルＰＸ１に具備される内部配線ＷＲは、第１ピクセルＰＸ１のピクセル領域内に形成され、他のピクセル、例えば、第２ピクセルＰＸ２ないし第４ピクセルＰＸ４に延長されない。

【0058】

一実施形態において、内部配線ＷＲは、第１方向、例えば、Ｘ軸方向に延長され、第１フローティングディフュージョン領域ＦＤ１と第２フローティングディフュージョン領域ＦＤ２とを連結し、第３フローティングディフュージョン領域ＦＤ３と第４フローティングディフュージョン領域ＦＤ４とを連結する。また、内部配線ＷＲは、第２方向、例えば、Ｙ軸方向に延長され、第１フローティングディフュージョン領域ＦＤ１及び第２フローティングディフュージョン領域ＦＤ２と、第３フローティングディフュージョン領域ＦＤ３及び第４フローティングディフュージョン領域ＦＤ４とを連結する。これにより、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４が、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４を共有する。従って、ピクセルＰＸａの有用面積（ｕｓｅｆｕｌａｒｅａ）が拡張される。

【0059】

ピクセルＰＸａは、リセットゲートＲＧ、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２をさらに含んでもよい。一実施形態において、ピクセルＰＸａは、ダミーゲートＤＭＹをさらに含んでもよい。

【0060】

リセットゲートＲＧは、リセットトランジスタＲＸ（図３）のゲートであり、リセットトランジスタＲＸのドレインに、ピクセル電源電圧ＶＤＤＰ（図３）が印加され、リセットトランジスタＲＸのソースが、コンタクトＣＴを介して、内部配線ＷＲに連結される。リセットトランジスタＲＸがターンオンされると、ピクセル電源電圧が、内部配線ＷＲを介して、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４に印加されることにより、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４がリセットされる。言い替えれば、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４に残っている電荷が除去される。

【0061】

第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２は、それぞれ第１駆動トランジスタＤＸ１（図３）及び第２駆動トランジスタＤＸ２（図３）のゲートであり、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２は、第１選択トランジスタＳＸ１（図３）及び第２選択トランジスタＳＸ２（図３）のゲートである。第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２は、コンタクトＣＴを介して、内部配線ＷＲに連結される。

【0062】

第１選択トランジスタＳＸ１及び第２選択トランジスタＳＸ２のドレインが、それぞれ第１駆動トランジスタＤＸ１及び第２駆動トランジスタＤＸ２のソースに連結され、第１選択トランジスタＳＸ１及び第２選択トランジスタＳＸ２のソースが、コンタクトＣＴを介して、カラムラインに連結される。第１選択トランジスタＳＸ１及び第２選択トランジスタＳＸ２がターンオンされると、第１駆動トランジスタＤＸ１及び第２駆動トランジスタＤＸ２のソースから出力されるピクセル信号が、カラムラインに出力される。

【0063】

第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２は、ピクセルＰＸａの一側面部、例えば、上部または下部において、第１方向、例えば、Ｘ軸方向に並んで配置される。第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２は、ロウラインＲＬ（図１）と平行に配置される。

【0064】

第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２は、コンタクトＣＴを介して、内部配線ＷＲに連結される。第１駆動ゲートＳＦＧ１は、内部配線ＷＲの第１終端Ｔ１に連結され、第２駆動ゲートＳＦＧ２は、内部配線ＷＲの第２終端Ｔ２に連結される。

【0065】

第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２は、第１駆動ゲートＳＦＧ１と第２駆動ゲートＳＦＧ２との間に配置される。一実施形態において、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２は、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２の外に配置される。

【0066】

リセットゲートＲＧは、ピクセルＰＸａの中央に配置され、ダミーゲートＤＭＹは、第１方向に、リセットゲートＲＧと並んで配置される。リセットゲートＲＧ及びダミーゲートＤＭＹは、第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２と、第３サブピクセルＳＰＸ３及び第４サブピクセルＳＰＸ４との間に配置される。一実施形態において、リセットゲートＲＧ及びダミーゲートＤＭＹは、ピクセルＰＸａの中心を基準に、第１方向に対称になるように配置される。一実施形態（図４に示されていない）において、ピクセルＰＸａは、ダミーゲートＤＭＹを含まない。

【0067】

上述のように、ピクセルＰＸａ内において、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４が、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４を共有する。また、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４が、出力回路を共有する。これにより、ピクセルＰＸａの有用面積が拡張され、ピクセルＰＸａのサイズが縮小される。ピクセルＰＸａ内において、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４が共有されるので、ピクセルＰＸａのセンシング感度が上昇する。従って、ピクセルアレイ１１０（図２）の解像度及びセンシング感度が増大する。

【0068】

図５は、本発明の一実施形態によるピクセルアレイの垂直断面図である。図５は、図４のＡ－Ａ’線に沿った垂直断面図を示す。

【0069】

図５を参照すると、ピクセルアレイ１１０は、互いに対向する第１面１１１Ｂと第２面１１１Ｆとを有する半導体基板１１１（以下、「基板」と称する）、基板１１１の第１面１１１Ｂ上に配置される入射層１１２、及び基板１１１の第２面１１１Ｆ上に配置される配線層１１３（または、配線構造体という）を含む。

【0070】

基板１１１は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、及びＩｎＰのうちから選択される少なくとも一つを含む。一実施形態において、基板１１１に、第１導電型の不純物がドーピングされる。例えば、第１導電型は、Ｐ型であり、第１導電型の不純物は、ホウ素である。

【0071】

基板１１１には、第１ＤＴＩ（ｄｅｅｐｔｒｅｎｃｈｉｓｏｌａｔｉｏｎ）部分ＤＴＩ１及び第２ＤＴＩ部分ＤＴＩ２が配置される。第１ＤＴＩ部分ＤＴＩ１は、基板１１１を貫通し、第１面１１１Ｂから第２面１１１Ｆに至る。第２ＤＴＩ部分ＤＴＩ２は、第１面１１１Ｂから第２面１１１Ｆの方に延長されるが、第２面１１１Ｆからは離隔される。第１ＤＴＩ１部分ＤＴＩ１及び第２ＤＴＩ部分ＤＴＩ２は、シリコン酸化膜、ハフニウム酸化膜、アルミニウム酸化膜、不純物がドーピングされたポリシリコン膜のうちの少なくともいずれか一つを含む。第１ＤＴＩ１部分ＤＴＩ１及び第２ＤＴＩ部分ＤＴＩ２のそれぞれは、単一膜構造、または多重膜構造を有する。

【0072】

第１ＤＴＩ１部分ＤＴＩ１は、サブピクセル、例えば、第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２を分離させ、第２ＤＴＩ部分ＤＴＩ２は、サブピクセル内の領域を分離させる。例えば、第２ＤＴＩ部分ＤＴＩ２は、第１サブピクセルＳＰＸ１内において、第１方向、例えば、Ｘ軸方向に、第１領域ＡＲ１１及び第２領域ＡＲ１２を分離させ、第２サブピクセルＳＰＸ２内において、第１領域ＡＲ２１及び第２領域ＡＲ２２を分離させる。第１ＤＴＩ１部分ＤＴＩ１及び第２ＤＴＩ部分ＤＴＩ２は、ピクセルＰＸａ間、サブピクセル間、及びサブピクセルの領域間のクロストーク（ｃｒｏｓｓ－ｔａｌｋ）を防止する。

【0073】

第１サブピクセルＳＰＸ１の第１領域ＡＲ１１及び第２領域ＡＲ１２のそれぞれには、第１光電変換素子ＰＤ１１及び第２光電変換素子ＰＤ１２が配置される。第２サブピクセルＳＰＸ２の第１領域ＡＲ２１及び第２領域ＡＲ２２のそれぞれには、第１光電変換素子ＰＤ２１及び第２光電変換素子ＰＤ２２が配置される。光電変換素子（ＰＤ１１，ＰＤ１２，ＰＤ２１，ＰＤ２２）は、それぞれ第１導電型とは反対になる第２導電型の不純物がドーピングされた領域を含み、例えば、第２導電型は、Ｎ型であり、第２導電型である不純物は、リン、ヒ素、ビズマス、及び／またはアンチモンのような不純物を含む。第２導電型の不純物がドーピングされた領域が、隣接する基板１１１の第１導電型の不純物がドーピングされた領域とＰＮ接合をなし、光電変換素子（ＰＤ１１，ＰＤ１２，ＰＤ２１，ＰＤ２２）を構成する。

【0074】

基板１１１の第１面１１１Ｂは、光の入射面であり、入射層１１２及び第１面１１１Ｂを介して光が入射される。入射層１１２は、マイクロレンズＭＬ及びカラーフィルタＣＦを含む。一実施形態において、基板１１１の第１面１１１Ｂと、カラーフィルタＣＦとの間には、反射防止層ＡＦが配置される。一実施形態において、反射防止層ＡＦ、カラーフィルタＣＦ、及びマイクロレンズＭＬは、半導体基板１１１の第１面１１０Ｂ上に、順次に積層されて配置される。

【0075】

図５において、複数の光電変換素子、例えば、第１サブピクセルＳＰＸ１の第１光電変換素子ＰＤ１１及び第２光電変換素子ＰＤ１２、並びに第２サブピクセルＳＰＸ２の第１光電変換素子ＰＤ２１及び第２光電変換素子ＰＤ２２のそれぞれの上部に、１枚のマイクロレンズＭＬが配置されるように図示されているが、本発明は、これに限定されるものではない。一実施形態において、２個または４個の光電変換素子の上部に、１枚のマイクロレンズＭＬが配置される。例えば、第１サブピクセルＳＰＸ１の第１光電変換素子ＰＤ１１及び第２光電変換素子ＰＤ１２の上部に、１枚のマイクロレンズＭＬが配置され、第２サブピクセルＳＰＸ２の第１光電変換素子ＰＤ２１及び第２光電変換素子ＰＤ２２の上部に、他の１枚のマイクロレンズＭＬが配置され得る。他の例として、サブピクセルごとに、例えば、１つのサブピクセル（第１光電変換素子ＰＤ１１ないし第４光電変換素子ＰＤ１４からなる第１サブピクセルＳＰＸ１）に含まれる第４光電変換素子の上部に１枚のマイクロレンズＭＬが配置され得る。

【0076】

カラーフィルタＣＦは、特定スペクトラム帯域の光、言い替えれば、特定カラーの光を透過させる。複数のカラーフィルタＣＦがカラーフィルタアレイを構成する。一実施形態において、カラーフィルタアレイは、ベイヤーパターン（ｂａｙｅｒｐａｔｔｅｒｎ）を有する。複数のカラーフィルタは、レッドフィルタ、ブルーフィルタ、及び２個のグリーンフィルタを含むものであり、レッドフィルタ、ブルーフィルタ、及び２個のグリーンフィルタが２×２に配置され、このとき、２個のグリーンフィルタは、対角線に配置される。一実施形態において、複数のカラーフィルタＣＦは、２×２に配置されるレッドフィルタ、ブルーフィルタ、グリーンフィルタ、及びホワイトフィルタを含む。一実施形態において、複数のカラーフィルタＣＦは、２×２に配置されるレッドフィルタ、２個のイエローフィルタ、ブルーフィルタを含み、２個のイエローフィルタは、対角線に配置される。しかしながら、これらに限定されるものではなくて、複数のカラーフィルタは、他の色相で組み合わされたフィルタを含む。例えば、複数のカラーフィルタは、イエローフィルタ、シアンフィルタ、及びグリーンフィルタを含んでもよい。

【0077】

第１サブピクセルＳＰＸ１上には、第１カラーフィルタＣＦ１が配置され、第２サブピクセルＳＰＸ２上には、第２カラーフィルタＣＦ２が配置される。第１カラーフィルタＣＦ１及び第２カラーフィルタＣＦ２は、同一カラーまたは異なるカラーの光を透過させる。カラーフィルタＣＦが透過させる光のカラーにより、当該サブピクセル（第１サブピクセルＳＰＸ１または第２サブピクセルＳＰＸ２）、または当該ピクセルＰＸａが感知する色相が決定される。

【0078】

フローティングディフュージョン領域、例えば、第１フローティングディフュージョン領域ＦＤ１及び第２フローティングディフュージョン領域ＦＤ２は、基板１１１の第２面１１１Ｆに隣接するように形成され、それぞれ第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２の中央に位置する。第１フローティングディフュージョン領域ＦＤ１及び第２フローティングディフュージョン領域ＦＤ２は、第２導電型の不純物にドーピングされた領域である。

【0079】

配線層１１３内に、基板１１１の第２面１１１Ｆに隣接するようにトランジスタのゲート、例えば、第１伝送ゲート（ＴＧ１１，ＴＧ２１）及び第２伝送ゲート（ＴＧ１２，ＴＧ２２）が形成される。第１伝送ゲート（ＴＧ１１，ＴＧ２１）及び第２伝送ゲート（ＴＧ１２，ＴＧ２２）は、第１フローティングディフュージョン領域ＦＤ１及び第２フローティングディフュージョン領域ＦＤ２に隣接するように形成される。図５には、伝送ゲート、例えば、第１伝送ゲート（ＴＧ１１，ＴＧ２１）及び第２伝送ゲート（ＴＧ１２，ＴＧ２２）だけが図示されているが、基板１１１の第２面１１１Ｆに隣接するように、リセットゲートＲＧ（図４）、駆動ゲートＳＦＧ１，ＳＦＧ２（図４）、選択ゲートＳＧ１，ＳＧ２（図４）、ダミーゲートＤＭＹ（図４）が形成される。

【0080】

ゲート、例えば、第１伝送ゲート（ＴＧ１１，ＴＧ２１）及び第２伝送ゲート（ＴＧ１２，ＴＧ２２）の周辺に、ウェル領域（図示せず）が形成される。ウェル領域は、基板１１１内において、第２面１１１Ｆに隣接するように形成される。ウェル領域は、トランジスタのドレイン及びソースとして動作する。

【0081】

配線層１１３は、層間絶縁膜１１３－１内に配置される多層の導電ライン１１３－２を含む。導電ライン１１３－２は、各トランジスタに供給される制御信号、またはピクセルと外部との間の信号を伝達する。導電ライン１１３－２は、例えば、銅、アルミニウムのような金属物質を含む導電物質をパターニングする方式で形成され、例えば、第１方向（Ｘ軸方向）及び第２方向（Ｙ軸方向）に延長される。

【0082】

導電ライン１１３－２のうち、ピクセルＰＸａ（図４）内に形成される内部配線ＷＲは、層間絶縁膜１１３－１を貫通するコンタクトＣＴを介して、第１フローティングディフュージョン領域ＦＤ１及び第２フローティングディフュージョン領域ＦＤ２と連結され、第１フローティングディフュージョン領域ＦＤ１及び第２フローティングディフュージョン領域ＦＤ２を電気的に連結する。内部配線ＷＲは、ピクセル領域ＡＲ＿ＰＸ内に形成される。

【0083】

このように、内部配線ＷＲは、ピクセルＰＸａ内において、複数のサブピクセル（例えば、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４（図３））間の、複数のフローティングディフュージョン領域（例えば、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４（図４））を電気的に連結する。

【0084】

図６Ａ及び図６Ｂは、本発明の一実施形態によるピクセルの具現例を示す平面図である。図６Ａ及び図６Ｂのピクセル（ＰＸｂ，ＰＸｃ）は、図４のピクセルＰＸａの変形例である。従って、図４との差異を中心に説明する。

【0085】

図６Ａ及び図６Ｂを参照すると、ピクセル（ＰＸｂ，ＰＸｃ）は、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含み、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４の構造は、同一である。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれは、第１光電変換素子ＰＤ１ないし第４光電変換素子ＰＤ４、第１伝送ゲートＴＧ１ないし第４伝送ゲートＴＧ４、及びフローティングディフュージョン領域を含む。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれの中央に、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４が配置される。内部配線ＷＲが、コンタクトＣＴを介して、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４と連結される。

【0086】

ピクセル（ＰＸｂ，ＰＸｃ）は、リセットゲートＲＧ、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２を含む。一実施形態において、ピクセル（ＰＸｂ，ＰＸｃ）は、ダミーゲートＤＭＹをさらに含んでもよい。第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２は、コンタクトＣＴを介して、内部配線ＷＲに連結される。

【0087】

図６Ａを参照すると、内部配線ＷＲは、第２方向に延長され、第１フローティングディフュージョン領域ＦＤ１及び第３フローティングディフュージョン領域ＦＤ３を連結し、第２フローティングディフュージョン領域ＦＤ２及び第４フローティングディフュージョン領域ＦＤ４を連結する。また、内部配線ＷＲは、第１方向に延長され、第１フローティングディフュージョン領域ＦＤ１及び第２フローティングディフュージョン領域ＦＤ２を連結する。

【0088】

第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２は、ピクセルＰＸｂの中央において、第１方向、例えば、Ｘ軸方向に並んで配置される。第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２は、第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２と、第３サブピクセルＳＰＸ３及び第４サブピクセルＳＰＸ４との間に配置される。

【0089】

リセットゲートＲＧは、ピクセルＰＸｂの上部または下部に配置され、ダミーゲートＤＭＹは、ピクセルＰＸｂの中心を基準に、第１方向に、リセットゲートＲＧと対称になるように配置される。一実施形態において、リセットゲートＲＧ及びダミーゲートＤＭＹは、内部配線ＷＲを基準に、第１方向に対称になるように配置される。

【0090】

図６Ｂを参照すると、内部配線ＷＲは、第２方向に延長され、第１フローティングディフュージョン領域ＦＤ１及び第３フローティングディフュージョン領域ＦＤ３を連結し、第２フローティングディフュージョン領域ＦＤ２及び第４フローティングディフュージョン領域ＦＤ４を連結する。また、内部配線ＷＲは、第１方向に延長され、第１フローティングディフュージョン領域ＦＤ１及び第３フローティングディフュージョン領域ＦＤ３と、第２フローティングディフュージョン領域ＦＤ２及び第４フローティングディフュージョン領域ＦＤ４とを連結する。

【0091】

第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２は、ピクセルＰＸｃの一側面、例えば、左側部または右側部において、第２方向、例えば、Ｙ軸方向に並んで配置される。第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２は、カラムラインＣＬ（図１）と平行に配置される。

【0092】

リセットゲートＲＧとダミーゲートＤＭＹとがピクセルＰＸｃの中央に配置され、ピクセルＰＸｃの中心を基準に、第２方向に対称になるように配置される。

【0093】

一実施形態において、図６Ａを参照して説明したように、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２がピクセルＰＸｃの中央に配置され、ダミーゲートＤＭＹがピクセルＰＸｃの外側、例えば、ピクセルＰＸｃの左側または右側の側面部に配置される。第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２が、ピクセルＰＸｃの中央で第２方向に並んで配置され、リセットゲートＲＧとダミーゲートＤＭＹとがピクセルＰＸｃの左側または右側の側面部において、第２方向に並んで配置される。

【0094】

図７は、本発明の一実施形態によるピクセルの具現例を示す平面図である。図７のピクセルＰＸｄは、図４のピクセルＰＸａの変形例である。従って、図４との差異を中心に説明する。

【0095】

図７を参照すると、ピクセルＰＸｄは、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含み、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４の構造は、同一である。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれの中央に、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４が配置される。内部配線ＷＲが、コンタクトＣＴを介して、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４と連結される。

【0096】

ピクセルＰＸｄは、リセットゲートＲＧ、駆動ゲートＳＦＧ、及び選択ゲートＳＧをさらに含む。一実施形態において、ピクセルＰＸｄは、ダミーゲートＤＭＹをさらに含んでもよい。駆動ゲートＳＦＧは、コンタクトＣＴを介して、内部配線ＷＲに連結される。

【0097】

図４のピクセルＰＸａと異なり、ピクセルＰＸｄは、１つの駆動ゲートＳＦＧ及び１つの選択ゲートＳＧを含む。駆動ゲートＳＦＧ及び選択ゲートＳＧは、ピクセルＰＸｄの上部中央に配置される。一実施形態において、ダミーゲートが、駆動ゲートＳＦＧを中心に、第１方向に、選択ゲートＳＧと対称になるように配置される。

【0098】

内部配線ＷＲは、第１方向に延長され、第１フローティングディフュージョン領域ＦＤ１及び第２フローティングディフュージョン領域ＦＤ２を連結し、第３フローティングディフュージョン領域ＦＤ３及び第４フローティングディフュージョン領域ＦＤ４を連結する。また、内部配線ＷＲは、第２方向に延長され、第１フローティングディフュージョン領域ＦＤ１及び第２フローティングディフュージョン領域ＦＤ２と、第３フローティングディフュージョン領域ＦＤ３及び第４フローティングディフュージョン領域ＦＤ４とを連結する。内部配線ＷＲの第１終端Ｔ１は、コンタクトＣＴを介して駆動ゲートＳＦＧに連結される。

【0099】

図８は、本発明の一実施形態によるピクセルの一具現例を示す回路図である。図８のピクセルＰＸｆは、図２のピクセルアレイ１１０の第１ピクセルＰＸ１ないし第４ピクセルＰＸ４に適用される。

【0100】

図８を参照すると、ピクセルＰＸｆは、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４、リセットトランジスタＲＸ、ゲイン制御トランジスタＣＸ、第１駆動トランジスタＤＸ１及び第２駆動トランジスタＤＸ２、並びに第１選択トランジスタＳＸ１及び第２選択トランジスタＳＸ２を含む。リセットトランジスタＲＸ、ゲイン制御トランジスタＣＸ、第１駆動トランジスタＤＸ１及び第２駆動トランジスタＤＸ２、並びに第１選択トランジスタＳＸ１及び第２選択トランジスタＳＸ２は、ピクセルＰＸｆの出力回路を構成する。

【0101】

図３のピクセルＰＸａと比較すると、ピクセルＰＸｆは、ゲイン制御トランジスタＣＸをさらに含む。ゲイン制御トランジスタＣＸは、ゲイン制御信号ＣＳに応答してターンオンされる。ゲイン制御トランジスタＣＸのドレインにキャパシタが形成されて電荷が保存される。ゲイン制御トランジスタＣＸのドレインは、フローティングディフュージョンノードＦＮ１と称される。リセットトランジスタＲＸがターンオフされ、ゲイン制御トランジスタＣＸがターンオンされると、フローティングディフュージョンノードＦＮにフローティングディフュージョンノードＦＮ１が電気的に連結され、フローティングディフュージョンノードＦＮのキャパシタンスが増大する。

【0102】

ピクセルＰＸｆのコンバージョンゲインは、フローティングディフュージョンノードＦＮのキャパシタンスと反比例関係であり、従って、ゲイン制御トランジスタＣＸがターンオフ状態であるときのコンバージョンゲインは、ゲイン制御トランジスタＣＸがターンオン状態であるときのコンバージョンゲインよりも高い。ゲイン制御トランジスタＣＸがターンオフ状態であるとき、ＨＣＧ（ｈｉｇｈｃｏｎｖｅｒｓｉｏｎｇａｉｎ）モードと称され、ゲイン制御トランジスタＣＸがターンオン状態であるときは、ＬＣＧ（ｌｏｗｃｏｎｖｅｒｓｉｏｎｇａｉｎ）モードと称される。

【0103】

夜間、または暗い環境において、イメージセンサ１００（図１）のピクセルアレイ１１０に入射される光の量が少ない場合、ピクセルアレイ１１０はＨＣＧモードで動作する。イメージセンサ１００（図１）のＳＮＲ（ｓｉｇｎａｌｔｏｎｏｉｓｅｒａｔｉｏ）が増大し、感知可能な最低光量が低くなり、イメージセンサ１００の低光量感知性能が向上する。昼、または明るい環境において、イメージセンサ１００のピクセルアレイ１１０に入射される光の量が多い場合、ピクセルアレイ１１０はＬＣＧモードで動作する。ピクセルＰＸｆのＦＷＣ（ｆｕｌｌｗｅｌｌｃａｐａｃｉｔｙ）が増大し、従って、イメージセンサ１００の高光量感知性能が向上する。

【0104】

このように、ピクセルＰＸｆは、デュアルコンバージョンゲインを提供し、明るい環境、及び暗い環境において、イメージセンサ１００は高品質のイメージを生成することができる。また、イメージセンサ１００は、ＨＣＧモードで生成される第１イメージと、ＬＣＧモードで生成される第２イメージとを連続して生成し、第１イメージ及び第２イメージを併合して、高い動作範囲（ｈｉｇｈｄｙｎａｍｉｃｒａｎｇｅ）を有するイメージを生成することができる。

【0105】

なお、図８においては、ピクセルＰＸｆが１つのゲイン制御トランジスタＣＸを含むように図示されているが、これに限定されるものではない。一実施形態において、ピクセルＰＸｆは、直列接続される２以上のゲイン制御トランジスタＣＸを含み、ターンオンされるゲイン制御トランジスタＣＸの個数により、ピクセルＰＸｆのコンバージョンゲインが決定される。例えば、ピクセルＰＸｆが２つのゲイン制御トランジスタＣＸを含む場合、２つのゲイン制御トランジスタＣＸがいずれもターンオフされると、ＨＣＧモードと称され、１つのゲイン制御トランジスタＣＸがターンオンされると、ＭＣＧモード（ｍｉｄｄｌｅｃｏｎｖｅｒｓｉｏｎｇａｉｎ）と称され、２つのゲイン制御トランジスタＣＸがターンオンされると、ＬＣＧモードと称される。

【0106】

図９Ａ、図９Ｂ、及び図９Ｃは、本発明の一実施形態によるピクセルの具現例を示す平面図である。図９Ａないし図９Ｃのピクセル（ＰＸｆ１，ＰＸｆ２，ＰＸｆ３）は、図４のピクセルＰＸａの変形例である。従って、図４との差異を中心に説明する。

【0107】

図９Ａを参照すると、ピクセルＰＸｆ１は、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含み、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４の構造は、同一である。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれの中央に、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４が配置される。内部配線ＷＲが、コンタクトＣＴを介して、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４と連結される。

【0108】

ピクセルＰＸｆ１は、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、並びにダミーゲートＤＭＹをさらに含む。第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２は、コンタクトＣＴを介して、内部配線ＷＲに連結される。

【0109】

第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２は、ピクセルＰＸｆ１の上部または下部に、第１方向に並んで配置され、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、及びダミーゲートＤＭＹは、第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２と、第３サブピクセルＳＰＸ３及び第４サブピクセルＳＰＸ４との間に、第１方向に並んで配置され、リセットゲートＲＧがピクセルＰＸｆ１の中央に配置され、リセットゲートＲＧを中心に、ゲイン制御ゲートＣＧ及びダミーゲートＤＭＹが対称になるように配置される。

【0110】

ゲイン制御ゲートＣＧとリセットゲートＲＧとの間のウェル領域、言い替えると、フローティングディフュージョンノードＦＮ１（図８）に、コンタクトＣＴを介して配線ＷＲｆｄが連結される。配線ＷＲｆｄは、第１方向及び／または第２方向に延長され、これにより、フローティングディフュージョンノードＦＮ１にキャパシタが形成される。配線ＷＲｆｄの長さが長いほど、フローティングディフュージョンノードＦＮ１のキャパシタンスが増大する。一実施形態において、配線ＷＲｆｄは、隣接するピクセルＰＸｆ１のフローティングディフュージョンノードＦＮ１に連結される。隣接するピクセルＰＸｆ１間において、フローティングディフュージョンノードＦＮ１が共有される。

【0111】

一実施形態（図９Ａに示されていない）において、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２は、ピクセルＰＸｆ１の左側部または右側部で、第２方向に並んで配置され、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、及びダミーゲートＤＭＹは、第１サブピクセルＳＰＸ１及び第３サブピクセルＳＰＸ３と、第２サブピクセルＳＰＸ２及び第４サブピクセルＳＰＸ４との間に、第２方向に並んで配置される。

【0112】

図９Ｂを参照すると、ピクセルＰＸｆ２は、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、並びにダミーゲートＤＭＹを含む。

【0113】

第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２が、第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２と、第３サブピクセルＳＰＸ３及び第４サブピクセルＳＰＸ４との間で、第１方向に並んで配置される。リセットゲートＲＧ、ゲイン制御ゲートＣＧ、及びダミーゲートＤＭＹは、ピクセルＰＸｆ２の上部または下部で、第１方向に並んで配置される。

【0114】

一実施形態（図９Ｂに示されていない）において、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２が、第１サブピクセルＳＰＸ１及び第３サブピクセルＳＰＸ３と、第２サブピクセルＳＰＸ２及び第４サブピクセルＳＰＸ４との間で、第２方向に並んで配置され、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、及びダミーゲートＤＭＹは、ピクセルＰＸｆ２の左側部または右側部で、第２方向に並んで配置される。

【0115】

図９Ｃを参照すると、ピクセルＰＸｆ３は、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、並びにゲイン制御ゲートＣＧを含む。

【0116】

図９ＣのピクセルＰＸｆ３の構造は、図９ＡのピクセルＰＸｆ１の構造と類似している。ただし、ピクセルＰＸｆ３は、ダミーゲートＤＭＹを含まず、リセットゲートＲＧと、ゲイン制御ゲートＣＧとがピクセルＰＸｆ３の中心を基準に、第１方向に対称になるように配置される。

【0117】

図１０Ａ及び図１０Ｂは、本発明の一実施形態によるピクセルの具現例を示す平面図である。図１０ＡのピクセルＰＸｇ１は、図９ＡのピクセルＰＸｆ１の変形例である。従って、図９Ａとの差異を中心に説明する。

【0118】

図１０Ａを参照すると、ピクセルＰＸｇ１は、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含み、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４の構造は、同一である。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれの中央に、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４が配置される。内部配線ＷＲが、コンタクトＣＴを介して、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４と連結される。

【0119】

ピクセルＰＸｇ１は、駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、ゲイン制御ゲートＣＧをさらに含んでもよい。一実施形態において、ピクセルＰＸｇ１は、ダミーゲートＤＭＹをさらに含んでもよい。駆動ゲートＳＦＧは、コンタクトＣＴを介して、内部配線ＷＲに連結される。

【0120】

リセットゲートＲＧ、ゲイン制御ゲートＣＧ、及びダミーゲートＤＭＹは、第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２と、第３サブピクセルＳＰＸ３及び第４サブピクセルＳＰＸ４との間で、第１方向に並んで配置される。ゲイン制御ゲートＣＧ及びダミーゲートＤＭＹは、リセットゲートＲＧを中心に、第１方向に対称になるように配置される。

【0121】

図９ＡのピクセルＰＸｆ１とは異なり、ピクセルＰＸｇ１は、１つの駆動ゲートＳＦＧ及び１つの選択ゲートＳＧを含む。駆動ゲートＳＦＧ及び選択ゲートＳＧは、ピクセルＰＸｇ１の上部または下部中央に配置される。一実施形態（図１０Ａに示されていない）において、ダミーゲートＤＭＹが、駆動ゲートＳＦＧを中心に、第１方向に選択ゲートＳＧと対称になるように配置される。

【0122】

一実施形態（図１０Ａに示されていない）において、駆動ゲートＳＦＧ及び選択ゲートＳＧが、第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２と、第３サブピクセルＳＰＸ３及び第４サブピクセルＳＰＸ４との間で、第１方向に並んで配置され、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、及びダミーゲートＤＭＹは、ピクセルＰＸｇ１の上部または下部で、第１方向に並んで配置される。

【0123】

一実施形態（図１０Ａに示されていない）において、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、及びダミーゲートＤＭＹは、第１サブピクセルＳＰＸ１及び第３サブピクセルＳＰＸ３と、第２サブピクセルＳＰＸ２及び第４サブピクセルＳＰＸ４との間で、第２方向に並んで配置され、駆動ゲートＳＦＧ及び選択ゲートＳＧは、ピクセルＰＸｇ１の左側部または右側部の中央で、第２方向に並んで配置される。または、駆動ゲートＳＦＧ及び選択ゲートＳＧが、第１サブピクセルＳＰＸ１及び第３サブピクセルＳＰＸ３と、第２サブピクセルＳＰＸ２及び第４サブピクセルＳＰＸ４との間で、第２方向に並んで配置され、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、及びダミーゲートＤＭＹが、ピクセルＰＸｇ１の左側部または右側部の中央で、第２方向に並んで配置される。

【0124】

図１０Ｂを参照すると、ピクセルＰＸｇ２は、ダミーゲートＤＭＹを含まず、リセットゲートＲＧ及びゲイン制御ゲートＣＧが、ピクセルＰＸｇ２の中心を基準に、第１方向に対称になるように配置される。

【0125】

図１１Ａ、図１１Ｂ、及び図１１Ｃは、本発明の一実施形態によるピクセルの具現例を示す平面図である。図１１ＡのピクセルＰＸｈ１は、図９ＡのピクセルＰＸｆ１の変形例である。従って、図９Ａとの差異を中心に説明する。

【0126】

図１１Ａを参照すると、ピクセルＰＸｈ１は、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含み、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４の構造は、同一である。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれの中央に、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４が配置される。内部配線ＷＲが、コンタクトＣＴを介して、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４と連結される。

【0127】

ピクセルＰＸｈ１は、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、第１ゲイン制御ゲートＣＧ１、第２ゲイン制御ゲートＣＧ２、並びにダミーゲートＤＭＹをさらに含む。第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２は、コンタクトＣＴを介して、内部配線ＷＲに連結される。

【0128】

第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２は、ピクセルＰＸｈ１の上部または下部で、第１方向に並んで配置され、第２ゲイン制御ゲートＣＧ２、第１ゲイン制御ゲートＣＧ１、リセットゲートＲＧ、及びダミーゲートＤＭＹは、第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２と、第３サブピクセルＳＰＸ３及び第４サブピクセルＳＰＸ４との間で、第１方向に並んで配置される。ピクセルＰＸｈ１の中心を基準に、第２ゲイン制御ゲートＣＧ２とダミーゲートＤＭＹとが、第１方向に対称になるように配置され、第１ゲイン制御ゲートＣＧ１とリセットゲートＲＧとが、第１方向に対称になるように配置される。

【0129】

第１ゲイン制御ゲートＣＧ１とリセットゲートＲＧとの間のウェル領域に、コンタクトＣＴを介して配線ＷＲｆｄ１が連結され、第２ゲイン制御ゲートＣＧ２と第１ゲイン制御ゲートＣＧ１との間のウェル領域に、配線ＷＲｆｄ２が連結される。配線（ＷＲｆｄ１，ＷＲｆｄ２）は、第１方向及び／または第２方向に延長される。一実施形態において配線（ＷＲｆｄ１，ＷＲｆｄ２）のうちの少なくとも１本が、隣接するピクセルＰＸｈ１のフローティングディフュージョンノードのうちの一つに連結される。

【0130】

一実施形態（図１１Ａに示されていない）において、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２は、ピクセルＰＸｈ１の左側または右側部で、第２方向に並んで配置され、第２ゲイン制御ゲートＣＧ２、第１ゲイン制御ゲートＣＧ１、リセットゲートＲＧ、及びダミーゲートＤＭＹは、第１サブピクセルＳＰＸ１及び第３サブピクセルＳＰＸ３と、第２サブピクセルＳＰＸ２及び第４サブピクセルＳＰＸ４との間で、第２方向に並んで配置される。

【0131】

図１１Ｂを参照すると、ピクセルＰＸｈ２は、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、リセットゲートＲＧ、第２ゲイン制御ゲートＣＧ２、第１ゲイン制御ゲートＣＧ１、第２ゲイン制御ゲートＣＧ２、並びにダミーゲートＤＭＹを含む。

【0132】

第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、並びに第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２が、第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２と、第３サブピクセルＳＰＸ３及び第４サブピクセルＳＰＸ４との間で、第１方向に並んで配置される。第２ゲイン制御ゲートＣＧ２、第１ゲイン制御ゲートＣＧ１、リセットゲートＲＧ、及びダミーゲートＤＭＹは、ピクセルＰＸｈ２の上部または下部で、第１方向に並んで配置される。

【0133】

一実施形態（図１１Ｂに示されていない）において、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、並びに第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２が、第１サブピクセルＳＰＸ１及び第３サブピクセルＳＰＸ３と、第２サブピクセルＳＰＸ２及び第４サブピクセルＳＰＸ４との間で、第２方向に並んで配置され、第２ゲイン制御ゲートＣＧ２、第１ゲイン制御ゲートＣＧ１、リセットゲートＲＧ、及びダミーゲートＤＭＹは、ピクセルＰＸｈ２の左側部または右側部で、第２方向に並んで配置される。

【0134】

図１１Ｃを参照すると、ピクセルＰＸｈ３は、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、並びに第１ゲイン制御ゲートＣＧ１及び第２ゲイン制御ゲートＣＧ２を含む。

【0135】

図１１ＣのピクセルＰＸｈ３の構造は、図１１ＡのピクセルＰＸｈ１の構造と類似している。ただし、ピクセルＰＸｈ３は、ダミーゲートＤＭＹを含まず、第２ゲイン制御ゲートＣＧ２、第１ゲイン制御ゲートＣＧ１、リセットゲートＲＧが、ピクセルＰＸｈ３の中央で、第１方向に並んで配置される。一実施形態において、第１ゲイン制御ゲートＣＧ１がピクセルＰＸｈ３の中央に配置され、第２ゲイン制御ゲートＣＧ２及びリセットゲートＲＧが、第１ゲイン制御ゲートＣＧ１を中心に、第１方向に対称になるように配置される。

【0136】

図１２Ａ、図１２Ｂ、及び図１２Ｃは、本発明の一実施形態によるピクセルの具現例を示す平面図である。図１２ＡのピクセルＰＸｉ１は、図１１ＡのピクセルＰＸｈ１の変形例である。従って、図１１Ａとの差異を中心に説明する。

【0137】

図１２Ａを参照すると、ピクセルＰＸｉ１は、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含み、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４の構造は、同一である。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれの中央に、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４が配置される。内部配線ＷＲが、コンタクトＣＴを介して、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４と連結される。

【0138】

ピクセルＰＸｉ１は、駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、第１ゲイン制御ゲートＣＧ１、第２ゲイン制御ゲートＣＧ２、及びダミーゲートＤＭＹを含む。駆動ゲートＳＦＧは、コンタクトＣＴを介して、内部配線ＷＲに連結される。

【0139】

駆動ゲートＳＦＧ及び選択ゲートＳＧは、ピクセルＰＸｉ１の上部または下部で、第１方向に並んで配置される。一実施形態（図１２Ａに示されていない）において、ダミーゲートＤＭＹが駆動ゲートＳＦＧを中心に選択ゲートＳＧと第１方向に対称になるように配置される。

【0140】

第２ゲイン制御ゲートＣＧ２、第１ゲイン制御ゲートＣＧ１、リセットゲートＲＧ、及びダミーゲートＤＭＹは、第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２と、第３サブピクセルＳＰＸ３及び第４サブピクセルＳＰＸ４との間で、第１方向に並んで配置される。

【0141】

一実施形態（図１２Ａに示されていない）において、駆動ゲートＳＦＧ及び選択ゲートＳＧは、ピクセルＰＸｉ１の左側または右側部で、第２方向に並んで配置され、第２ゲイン制御ゲートＣＧ２、第１ゲイン制御ゲートＣＧ１、リセットゲートＲＧ、及びダミーゲートＤＭＹは、第１サブピクセルＳＰＸ１及び第３サブピクセルＳＰＸ３と、第２サブピクセルＳＰＸ２及び第４サブピクセルＳＰＸ４の間で、第２方向に並んで配置される。

【0142】

図１２Ｂを参照すると、ピクセルＰＸｉ２は、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４、駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、第２ゲイン制御ゲートＣＧ２、第１ゲイン制御ゲートＣＧ１、第２ゲイン制御ゲートＣＧ２、並びにダミーゲートＤＭＹを含む。

【0143】

駆動ゲートＳＦＧ及び選択ゲートＳＧが、第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２と、第３サブピクセルＳＰＸ３及び第４サブピクセルＳＰＸ４との間で、第１方向に並んで配置される。第２ゲイン制御ゲートＣＧ２、第１ゲイン制御ゲートＣＧ１、リセットゲートＲＧ、及びダミーゲートＤＭＹは、ピクセルＰＸｉ２の上部または下部で、第１方向に並んで配置される。

【0144】

一実施形態（図１２Ｂに示されていない）において、駆動ゲートＳＦＧ及び選択ゲートＳＧが、第１サブピクセルＳＰＸ１及び第３サブピクセルＳＰＸ３と、第２サブピクセルＳＰＸ２及び第４サブピクセルＳＰＸ４の間で、第２方向に並んで配置され、第２ゲイン制御ゲートＣＧ２、第１ゲイン制御ゲートＣＧ１、リセットゲートＲＧ、及びダミーゲートＤＭＹは、ピクセルＰＸｉ２の左側部または右側部で、第２方向に並んで配置される。

【0145】

図１２Ｃを参照すると、ピクセルＰＸｉ３は、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４、駆動ゲートＳＦＧ、選択ゲートＳＧ、第２ゲイン制御ゲートＣＧ２、第１ゲイン制御ゲートＣＧ１、及びリセットゲートＲＧを含む。

【0146】

図１２ＣのピクセルＰＸｉ３の構造は、図１２ＡのピクセルＰＸｉ１の構造と類似している。ただし、ピクセルＰＸｉ３は、ダミーゲートＤＭＹを含まず、第２ゲイン制御ゲートＣＧ２、第１ゲイン制御ゲートＣＧ１、及びリセットゲートＲＧが、ピクセルＰＸｉ３の中央で、第１方向に並んで配置される。一実施形態において、第１ゲイン制御ゲートＣＧ１がピクセルＰＸｉ３の中央に配置され、第２ゲイン制御ゲートＣＧ２及びリセットゲートＲＧが、第１ゲイン制御ゲートＣＧ１を中心に、第１方向に対称になるように配置される。

【0147】

図１３Ａ、図１３Ｂ、図１３Ｃ、図１３Ｄ、図１３Ｅ、及び図１３Ｆは、本発明の一実施形態によるピクセルの具現例を示す平面図である。

【0148】

図１３Ａないし図１３Ｆを参照すると、ピクセルＰＸｊ１，ＰＸｊ２，ＰＸｊ３，ＰＸｊ４，ＰＸｊ５，ＰＸｊ６は、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含み、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４は、第１方向、例えば、Ｘ軸方向に並んで配置される。ここで、第１方向は、ピクセルアレイ１１０（図１）のロウ方向である。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれは、第１光電変換素子ＰＤ１ないし第４光電変換素子ＰＤ４、第１伝送ゲートＴＧ１ないし第４伝送ゲートＴＧ４、及びフローティングディフュージョン領域ＦＤを含む。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれの中央に、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４が配置される。内部配線ＷＲが、コンタクトＣＴを介して、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４と連結される。

【0149】

図１３Ａを参照すると、ピクセルＰＸｊ１は、駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、及びダミーゲートＤＭＹをさらに含む。駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、及びダミーゲートＤＭＹは、ピクセルＰＸｊ１の上部または下部で、第１方向に並んで配置される。

【0150】

駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、及びダミーゲートＤＭＹは、ピクセルＰＸｊ１の上部または下部の中央に配置される。しかしながら、これに限定されるものではなく、駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、及びダミーゲートＤＭＹの位置は、調整されうる。

【0151】

リセットゲートＲＧのソース、及び駆動ゲートＳＦＧは、それぞれコンタクトＣＴを介して、内部配線ＷＲと連結される。

【0152】

図１３Ｂを参照すると、ピクセルＰＸｊ２は、駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、及びダミーゲートＤＭＹをさらに含む。駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、及びダミーゲートＤＭＹは、ピクセルＰＸｊ２の上部または下部で、第１方向に並んで配置される。

【0153】

リセットゲートＲＧの両側に、ゲイン制御ゲートＣＧ及びダミーゲートＤＭＹが、それぞれ配置される。リセットゲートＲＧとゲイン制御ゲートＣＧとの間のウェル領域には、コンタクトＣＴを介して、配線ＷＲｆｄ１が連結され、配線ＷＲｆｄ１は、第１方向及び第２方向に延長される。

【0154】

図１３Ｃを参照すると、ピクセルＰＸｊ３は、駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、第１制御ゲートＣＧ１、第２ゲイン制御ゲートＣＧ２、及びダミーゲートＤＭＹをさらに含む。

【0155】

駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、第１制御ゲートＣＧ１、第２ゲイン制御ゲートＣＧ２、及びダミーゲートＤＭＹは、ピクセルＰＸｊ３の上部または下部で、第１方向に並んで配置される。

【0156】

リセットゲートＲＧと第１ゲイン制御ゲートＣＧ１との間のウェル領域、及び第１ゲイン制御ゲートＣＧ１と第２ゲイン制御ゲートＣＧ２との間のウェル領域には、それぞれコンタクトＣＴを介して、配線ＷＲｆｄ１，ＷＲｆｄ２が連結され、配線ＷＲｆｄ１，ＷＲｆｄ２は、第１方向及び第２方向に延長される。

【0157】

図１３Ｄを参照すると、ピクセルＰＸｊ４は、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、並びにダミーゲートＤＭＹをさらに含む。

【0158】

第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、並びにダミーゲートＤＭＹは、ピクセルＰＸｊ４の上部または下部で、第１方向に並んで配置される。第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２が、第１駆動ゲートＳＦＧ１と第２駆動ゲートＳＦＧ２との間に配置される。

【0159】

リセットゲートＲＧのソース、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２は、それぞれコンタクトＣＴを介して、内部配線ＷＲと連結される。

【0160】

図１３Ｅを参照すると、ピクセルＰＸｊ５は、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、並びにダミーゲートＤＭＹをさらに含んでもよい。第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、並びにダミーゲートＤＭＹは、ピクセルＰＸｊ５の上部または下部で、第１方向に並んで配置される。

【0161】

図１３Ｆを参照すると、ピクセルＰＸｊ６は、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、第１制御ゲートＣＧ１及び第２ゲイン制御ゲートＣＧ２、並びにダミーゲートＤＭＹをさらに含んでもよい。

【0162】

第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、第１制御ゲートＣＧ１及び第２ゲイン制御ゲートＣＧ２、並びにダミーゲートＤＭＹは、ピクセルＰＸｊ６の上部または下部で、第１方向に並んで配置される。

【0163】

図１４Ａ、図１４Ｂ、図１４Ｃ、図１４Ｄ、図１４Ｅ、及び図１４Ｆは、本発明の一実施形態によるピクセルの具現例を示す平面図である。

【0164】

図１４Ａないし図１４Ｆを参照すると、ピクセルＰＸｋ１，ＰＸｋ２，ＰＸｋ３，ＰＸｋ４，ＰＸｋ５，ＰＸｋ６は、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含み、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４は、第２方向、例えば、Ｙ軸方向に並んで配置される。ここで、第２方向は、ピクセルアレイ１１０（図１）のカラム方向である。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれは、第１光電変換素子ＰＤ１ないし第４光電変換素子ＰＤ４、第１伝送ゲートＴＧ１ないし第４伝送ゲートＴＧ４、並びにフローティングディフュージョン領域を含む。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれの中央に、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４が配置される。内部配線ＷＲが、コンタクトＣＴを介して、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４と連結される。

【0165】

図１４Ａを参照すると、ピクセルＰＸｋ１は、駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、及びダミーゲートＤＭＹをさらに含んでもよい。駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、及びダミーゲートＤＭＹは、ピクセルＰＸｋ１の左側部または右側部で、第２方向に並んで配置される。

【0166】

駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、及びダミーゲートＤＭＹは、ピクセルＰＸｋ１の左側部または右側部の中央に配置される。しかしながら、これに限定されるものではなく、駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、及びダミーゲートＤＭＹの位置は、調整される。

【0167】

リセットゲートＲＧのソース、及び駆動ゲートＳＦＧは、それぞれコンタクトＣＴを介して、内部配線ＷＲと連結される。

【0168】

図１４Ｂを参照すると、ピクセルＰＸｋ２は、駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、及びダミーゲートＤＭＹをさらに含んでもよい。駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、及びダミーゲートＤＭＹは、ピクセルＰＸｋ２の左側部または右側部で、第２方向に並んで配置される。

【0169】

リセットゲートＲＧの上と下とに、ゲイン制御ゲートＣＧ及びダミーゲートＤＭＹが、それぞれ配置される。リセットゲートＲＧとゲイン制御ゲートＣＧとの間のウェル領域には、コンタクトＣＴを介して、配線ＷＲｆｄが連結され、配線ＷＲｆｄは、第１方向及び第２方向に延長される。

【0170】

図１４Ｃを参照すると、ピクセルＰＸｋ３は、駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、第１制御ゲートＣＧ１及び第２ゲイン制御ゲートＣＧ２、並びにダミーゲートＤＭＹをさらに含んでもよい。

【0171】

駆動ゲートＳＦＧ、選択ゲートＳＧ、リセットゲートＲＧ、第１制御ゲートＣＧ１及び第２ゲイン制御ゲートＣＧ２、並びにダミーゲートＤＭＹは、ピクセルＰＸｋ３の左側部または右側部で、第２方向に並んで配置される。

【0172】

【0173】

図１４Ｄを参照すると、ピクセルＰＸｋ４は、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、並びにダミーゲートＤＭＹをさらに含んでもよい。

【0174】

第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、並びにダミーゲートＤＭＹは、ピクセルＰＸｋ４の左側部または右側部で、第２方向に並んで配置される。第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２が、第１駆動ゲートＳＦＧ１と第２駆動ゲートＳＦＧ２との間に配置される。

【0175】

リセットゲートＲＧのソース、並びに第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２は、それぞれコンタクトＣＴを介して、内部配線ＷＲと連結される。

【0176】

図１４Ｅを参照すると、ピクセルＰＸｋ５は、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、並びにダミーゲートＤＭＹをさらに含む。第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、ゲイン制御ゲートＣＧ、並びにダミーゲートＤＭＹは、ピクセルＰＸｋ５の左側部または右側部で、第２方向に並んで配置される。

【0177】

図１４Ｆを参照すると、ピクセルＰＸｊ６は、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、第１制御ゲートＣＧ１及び第２ゲイン制御ゲートＣＧ２、並びにダミーゲートＤＭＹをさらに含む。

【0178】

第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、第１制御ゲートＣＧ１及び第２ゲイン制御ゲートＣＧ２、並びにダミーゲートＤＭＹは、ピクセルＰＸｋ６の左側部または右側部で、第２方向に並んで配置される。

【0179】

図１５Ａ、図１５Ｂ、及び図１５Ｃは、本発明の一実施形態によるピクセルの具現例を示す平面図である。

【0180】

図１５Ａないし図１５Ｃを参照すると、ピクセルＰＸｌ１，ＰＸｌ２，ＰＸｌ３は、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含み、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４は、第２方向、例えば、Ｙ軸方向に並んで配置される。ここで、第２方向は、ピクセルアレイ１１０（図１）のカラム方向である。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれは、第１光電変換素子ＰＤ１ないし第４光電変換素子ＰＤ４、第１伝送ゲートＴＧ１ないし第４伝送ゲートＴＧ４、及びフローティングディフュージョン領域を含む。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれの中央に、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４が配置される。内部配線ＷＲが、コンタクトＣＴを介して、第１フローティングディフュージョン領域ＦＤ１ないし第４フローティングディフュージョン領域ＦＤ４と連結される。

【0181】

図１５Ａを参照すると、ピクセルＰＸｌ１は、第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、並びに第１ダミーゲートＤＭＹ１ないし第３ダミーゲートＤＭＹ３をさらに含む。

【0182】

第１駆動ゲートＳＦＧ１及び第２駆動ゲートＳＦＧ２、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２、リセットゲートＲＧ、並びに第１ダミーゲートＤＭＹ１ないし第３ダミーゲートＤＭＹ３は、ピクセルＰＸｌ１の左側部または右側部で、第２方向に並んで配置される。

【0183】

第１ダミーゲートＤＭＹ１と第２ダミーゲートＤＭＹとの間に、第１駆動ゲートＳＦＧ１及び第１選択ゲートＳＧ１が配置され、第２ダミーゲートＤＭＹ２と第３ダミーゲートＤＭＹ３との間に、リセットゲートＲＧ、第２駆動ゲートＳＦＧ２、及び第２選択ゲートＳＧが順に配置される。

【0184】

【0185】

図１５Ｂを参照すると、図１５ＡのピクセルＰＸｌ１と比較して、ピクセルＰＸｌ２は、ゲイン制御ゲートＣＧをさらに含む。ゲイン制御ゲートＣＧは、リセットゲートＲＧと第２駆動ゲートＳＦＧ２との間に配置される。リセットゲートＲＧとゲイン制御ゲートＣＧとの間のウェル領域は、コンタクトＣＴを介して、配線ＷＲｆｄと連結され、配線ＷＲｆｄは、第１方向及び第２方向に延長される。

【0186】

図１５Ｃを参照すると、図１５ＡのピクセルＰＸｌ１と比較して、ピクセルＰＸｌ３は、第１制御ゲートＣＧ１及び第２ゲイン制御ゲートＣＧ２をさらに含む。第１制御ゲートＣＧ１及び第２ゲイン制御ゲートＣＧ２は、リセットゲートＲＧと第２駆動ゲートＳＦＧ２との間に配置される。リセットゲートＲＧと第１ゲイン制御ゲートＣＧ１との間のウェル領域、及び第１ゲイン制御ゲートＣＧ１と第２ゲイン制御ゲートＣＧ２との間のウェル領域は、それぞれコンタクトＣＴを介して、配線ＷＲｆｄ１，ＷＲｆｄ２と連結され、配線ＷＲｆｄ１，ＷＲｆｄ２は、第１方向及び第２方向に延長される。

【0187】

図１６Ａ、図１６Ｂ、図１６Ｃ、及び図１６Ｄは、本発明の一実施形態によるピクセルに配置されるマイクロレンズを示す。

【0188】

上述の多様な実施形態によるピクセルが、本実施形態のピクセルＰＸとして適用され得る。ピクセルＰＸは、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含み、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれが、複数の光電変換素子ＰＤ及びフローティングディフュージョン領域ＦＤを含む。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４に含まれる複数の光電変換素子ＰＤは、内部配線を介して、互いに電気的に連結される。

【0189】

図１６Ａを参照すると、マイクロレンズＭＬが、光電変換素子ＰＤの上部に配置される。ピクセルＰＸに具備される複数の光電変換素子ＰＤに、複数のマイクロレンズＭＬが配置される。ピクセルＰＸは、複数の光電変換素子ＰＤのそれぞれで生成される電荷によるピクセル信号を出力するか、または複数の光電変換素子ＰＤのうちの一部または全部の光電変換素子ＰＤで生成される電荷によるピクセル信号を出力する。

【0190】

図１６Ｂを参照すると、複数のマイクロレンズＭＬが、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれに具備される４個の光電変換素子ＰＤ上部に配置される。言い替えれば、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれに、マイクロレンズＭＬが配置される。ピクセルＰＸは、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれで生成される電荷によるピクセル信号を出力するか、または第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４の一部または全部で生成される電荷によるピクセル信号を出力する。

【0191】

図１６Ｃ及び図１６Ｄを参照すると、マイクロレンズＭＬが複数の光電変換素子ＰＤのうち、隣接した２つの光電変換素子ごとに配置される。図１６Ｃに図示されているように、マイクロレンズＭＬが、第１方向に隣接した２つの光電変換素子上に配置されるか、または図１６Ｄに図示されているように、マイクロレンズＭＬが、第２方向に隣接した２つの光電変換素子上に配置される。

【0192】

一実施形態において、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のうちの一部サブピクセルには、マイクロレンズＭＬが、第１方向に隣接した２つの光電変換素子上に配置され、他の一部のサブピクセルには、マイクロレンズＭＬが、第２方向に接した２つの光電変換素子上に配置される。

【0193】

図１７Ａ、図１７Ｂ、図１７Ｃ、図１７Ｄ、図１７Ｅ、図１７Ｆは、本発明の一実施形態によるピクセルアレイ１１０に配置されるカラーフィルタを示す。

【0194】

上述の多様な実施形態によるピクセルが、本実施形態のピクセルＰＸとして適用される。ピクセルＰＸは、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含み、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４のそれぞれが複数の光電変換素子ＰＤ及びフローティングディフュージョン領域ＦＤを含む。第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４に含まれる複数の光電変換素子ＰＤは、内部配線を介して、互いに電気的に連結される。

【0195】

図１７Ａを参照すると、第１ピクセルＰＸ１ないし第４ピクセルＰＸ４が、２Ｘ２行列に配置され、第１ピクセルＰＸ１上には、レッドカラーフィルタＣＦ＿Ｒが配置され、第２ピクセルＰＸ２及び第３ピクセルＰＸ３の上には、グリーンカラーフィルタＣＦ＿Ｇが配置され、第４ピクセルＸ４上には、ブルーカラーフィルタＣＦ＿Ｂが配置される。このように、１つのレッドカラーフィルタＣＦ＿Ｒ、２つのグリーンカラーフィルタＣＦ＿Ｇ、及び１つのブルーカラーフィルタＣＦ＿Ｇの組み合わせは、ベイヤーパターンと称される。ピクセルアレイ１１０において、２Ｘ２行列に配置される４個のピクセルごとに、ベイヤーパターンを有する。一実施形態において、第１ピクセルＰＸ１ないし第４ピクセルＰＸ４の上に配置されるカラーフィルタのカラー組み合わせは、変更されうる。例えば、第２ピクセルＰＸ２及び第３ピクセルＰＸ３のうちの１つのピクセル上には、ホワイトカラーフィルタが配置されうる。他の例として、第２ピクセルＰＸ２及び第３ピクセルＰＸ３の上には、ホワイトカラーフィルタが配置されうる。他の例として、第２ピクセルＰＸ２及び第３ピクセルＰＸ３の上には、イエローカラーフィルタが配置されうる。

【0196】

図１７Ｂを参照すると、第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４が、２Ｘ２行列に配置され、第１サブピクセルＳＰＸ１上には、レッドカラーフィルタＣＦ＿Ｒが配置され、第２サブピクセルＳＰＸ２及び第３サブピクセルＳＰＸ３の上には、グリーンカラーフィルタＣＦ＿Ｇが配置され、第４サブピクセルＳＰＸ４上には、ブルーカラーフィルタＣＦ＿Ｂが配置される。ピクセルアレイ１１０に配置される複数のピクセルＰＸのそれぞれがベイヤーパターンを有する。

【0197】

図１７Ｃを参照すると、第１ピクセルＰＸ１ないし第４ピクセルＰＸ４が、第２方向に並んで配置され、第１ピクセルＰＸ１ないし第４ピクセルＰＸ４のそれぞれは、第１方向に並んで配置される第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含む。

【0198】

第１ピクセルＰＸ１及び第２ピクセルＰＸ２の第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２に、レッドカラーフィルタＣＦ＿Ｒが配置され、第１ピクセルＰＸ１及び第２ピクセルＰＸ２の第３サブピクセルＳＰＸ３及び第４サブピクセルＳＰＸ４、並びに第３ピクセルＰＸ３及び第４ピクセルＰＸ４の第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２に、グリーンカラーフィルタＣＦ＿Ｇが配置される。また、第３ピクセルＰＸ３及び第４ピクセルＸ４の第３サブピクセルＳＰＸ３及び第４サブピクセルＳＰＸ４に、ブルーカラーフィルタＣＦ＿Ｂが配置される。このように、ピクセルアレイ１１０において、４Ｘ４行列に配置される１６個のサブピクセルごとに、ベイヤーパターンを有する。

【0199】

図１７Ｄを参照すると、第１ピクセルＰＸ１及び第２ピクセルＰＸ２が、第２方向に並んで配置され、第１ピクセルＰＸ１及び第２ピクセルＰＸ２のそれぞれは、第１方向に並んで配置される第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含む。

【0200】

第１ピクセルＰＸ１の第１サブピクセルＳＰＸ１及び第３サブピクセルＳＰＸ３に、レッドカラーフィルタＣＦ＿Ｒが配置され、第１ピクセルＰＸ１の第２サブピクセルＳＰＸ２及び第４サブピクセルＰＳＸ４に、グリーンカラーフィルタＣＦ＿Ｇが配置される。第２ピクセルＰＸ２の第１サブピクセルＳＰＸ１及び第３サブピクセルＳＰＸ３に、グリーンカラーフィルタＣＦ＿Ｇが配置され、第２ピクセルＰＸ１の第２サブピクセルＳＰＸ２及び第４サブピクセルＰＳＸ４に、ブルーカラーフィルタＣＦ＿Ｂが配置される。このように、２Ｘ２行列に配置される４個のサブピクセルごとにベイヤーパターンを有する。

【0201】

図１７Ｅを参照すると、第１ピクセルＰＸ１ないし第４ピクセルＰＸ４が、第１方向に並んで配置され、第１ピクセルＰＸ１ないし第４ピクセルＰＸ４のそれぞれは、第２方向に並んで配置される第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含む。

【0202】

第１ピクセルＰＸ１及び第２ピクセルＰＸ２の第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２に、レッドカラーフィルタＣＦ＿Ｒが配置され、第１ピクセルＰＸ１及び第２ピクセルＰＸ２の第３サブピクセルＳＰＸ３及び第４サブピクセルＳＰＸ４、並びに第３ピクセルＰＸ３及び第４ピクセルＰＸ４の第１サブピクセルＳＰＸ１及び第２サブピクセルＳＰＸ２に、グリーンカラーフィルタＣＦ＿Ｇが配置される。また、第３及び第４ピクセルＰＸ３，Ｘ４の第３サブピクセルＳＰＸ３及び第４サブピクセルＳＰＸ４に、ブルーカラーフィルタＣＦ＿Ｂが配置される。このように、ピクセルアレイ１１０で、４Ｘ４行列に配置される１６個のサブピクセルごとにベイヤーパターンを有する。

【0203】

図１７Ｆを参照すると、第１ピクセルＰＸ１及び第２ピクセルＰＸ２が、第１方向に並んで配置され、第１ピクセルＰＸ１及び第２ピクセルＰＸ２のそれぞれは、第２方向に並んで配置される第１サブピクセルＳＰＸ１ないし第４サブピクセルＳＰＸ４を含む。

【0204】

第１ピクセルＰＸ１の第１サブピクセルＳＰＸ１及び第３サブピクセルＳＰＸ３に、レッドカラーフィルタＣＦ＿Ｒが配置され、第１ピクセルＰＸ１の第２サブピクセルＳＰＸ２及び第４サブピクセルＰＳＸ４に、グリーンカラーフィルタＣＦ＿Ｇが配置される。第２ピクセルＰＸ２の第１サブピクセルＳＰＸ１及び第３サブピクセルＳＰＸ３に、グリーンカラーフィルタＣＦ＿Ｇが配置され、第２ピクセルＰＸ２の第２サブピクセルＳＰＸ２及び第４サブピクセルＰＳＸ４に、ブルーカラーフィルタＣＦ＿Ｂが配置される。このように、２Ｘ２行列に配置される４個のサブピクセルごとに、ベイヤーパターンを有する。

【0205】

図１８及び図１９は、マルチカメラモジュールを含む電子装置のブロック図である。図１９は、図１８のカメラモジュールの詳細ブロック図である。

【0206】

図１８を参照すると、電子装置１０００は、カメラモジュールグループ１１００、アプリケーションプロセッサ１２００、ＰＭＩＣ（ｐｏｗｅｒｍａｎａｇｅｍｅｎｔｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）１３００、及び外部メモリ１４００を含む。

【0207】

カメラモジュールグループ１１００は、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）を含む。図１８には、３個のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）が配置された実施形態が図示されているが、本実施形態は、これに限定されるものではない。いくつかの実施形態において、カメラモジュールグループ１１００は、２個のカメラモジュールのみを含むように変形されて実施される。また、いくつかの実施形態において、カメラモジュールグループ１１００は、ｋ個（ｋは、４以上の自然数である）のカメラモジュールを含むように変形されて実施される。

【0208】

以下、図１９を参照して、カメラモジュール１１００ｂの詳細構成について、さらに具体的に説明するが、以下の説明は、実施形態により、他のカメラモジュール（１１００ａ，１１００ｃ）についても、同一に適用される。

【0209】

図１９を参照すると、カメラモジュール１１００ｂは、プリズム１１０５、光学経路フォールディング要素（ＯＰＦＥ：ｏｐｔｉｃａｌｐａｔｈｆｏｌｄｉｎｇｅｌｅｍｅｎｔ）１１１０、アクチュエータ１１３０、イメージセンシング装置１１４０、及び保存部１１５０を含む。

【0210】

プリズム１１０５は、光反射物質の反射面１１０７を含み、外部から入射される光Ｌの経路を変更させる。

【0211】

いくつかの実施形態において、プリズム１１０５は、第１方向Ｘから入射される光Ｌの経路を、第１方向Ｘに垂直な第２方向Ｙに変更させる。また、プリズム１１０５は、光反射物質の反射面１１０７を、中心軸１１０６を中心に、Ａ方向に回転させたり、中心軸１１０６をＢ方向に回転させたりして、第１方向Ｘに入射される光Ｌの経路を、それに垂直な第２方向Ｙに変更させる。このとき、ＯＰＦＥ１１１０も、第１方向Ｘ及び第２方向Ｙに垂直な第３方向Ｚに移動する。

【0212】

いくつかの実施形態において、図示されているように、プリズム１１０５のＡ方向の最大回転角度は、プラス（＋）Ａ方向には、１５°以下であり、マイナス（－）Ａ方向には、１５°以上であるが、本実施形態は、それに限定されるものではない。

【0213】

いくつかの実施形態において、プリズム１１０５は、プラス（＋）Ｂ方向またはマイナス（－）Ｂ方向に、２０°前後、または１０°から２０°、または１５°から２０°の間で動き、ここで、動く角度は、プラス（＋）Ｂ方向またはマイナス（－）Ｂ方向に同一角度で動くか、あるいは１°前後の範囲内で、ほとんど類似した角度まで動く。

【0214】

いくつかの実施形態において、プリズム１１０５は、光反射物質の反射面１１０７を中心軸１１０６の延長方向と平行な第３方向（例えば、Ｚ方向）に移動させる。

【0215】

ＯＰＦＥ１１１０は、例えば、ｍ（ここで、ｍは、自然数である）個のグループからなる光学レンズを含む。ｍ枚のレンズは、第２方向Ｙに移動し、カメラモジュール１１００ｂの光学ズーム倍率（ｏｐｔｉｃａｌｚｏｏｍｒａｔｉｏ）を変更させる。例えば、カメラモジュール１１００ｂの基本光学ズーム倍率をＺとするとき、ＯＰＦＥ１１１０に含まれたｍ枚の光学レンズを移動させる場合、カメラモジュール１１００ｂの光学ズーム倍率は、３Ｚまたは５Ｚ、または５Ｚ以上の光学ズーム倍率に変更される。

【0216】

アクチュエータ１１３０は、ＯＰＦＥ１１１０（または、光学レンズ）を特定位置に移動させる。例えば、アクチュエータ１１３０は、正確なセンシングのために、イメージセンサ１１４２が光学レンズの焦点距離（ｆｏｃａｌｌｅｎｇｔｈ）に位置するように、光学レンズの位置を調整する。

【0217】

イメージセンシング装置１１４０は、イメージセンサ１１４２、制御ロジック１１４４、及びメモリ１１４６を含む。イメージセンサ１１４２は、光学レンズを介して提供される光Ｌを利用して、センシング対象のイメージをセンシングする。図２ないし図１７Ｆを参照して説明したピクセル及びピクセルアレイが、イメージセンサ１１４２に適用される。ピクセルは、それぞれが、複数の光電変換素子及びフローティングディフュージョン領域を含む複数のサブピクセル（例えば、４個のサブピクセル）を含み、複数のサブピクセルの複数のフローティングディフュージョン領域は、配線を介して、電気的に連結される。複数のサブピクセルが複数の感度を有する。従って、イメージセンサ１１４２の解像度及び画質が向上される。

【0218】

制御ロジック１１４４は、カメラモジュール１１００ｂの全般的な動作を制御する。例えば、制御ロジック１１４４は、制御信号ラインＣＳＬｂを介して提供された制御信号により、カメラモジュール１１００ｂの動作を制御する。

【0219】

メモリ１１４６は、校正データ１１４７のような、カメラモジュール１１００ｂの動作に必要な情報を保存する。校正データ１１４７は、カメラモジュール１１００ｂが、外部から提供された光Ｌを利用して、イメージデータを生成するのに必要な情報を含む。例えば、校正データ１１４７は、回転度（ｄｅｇｒｅｅｏｆｒｏｔａｔｉｏｎ）に係わる情報、焦点距離（ｆｏｃａｌｌｅｎｇｔｈ）に係わる情報、光学軸（ｏｐｔｉｃａｌａｘｉｓ）に係わる情報などを含む。カメラモジュール１１００ｂが、光学レンズの位置によって焦点距離が変わるマルチステート（ｍｕｌｔｉｓｔａｔｅ）カメラ形態によって具現される場合、校正データ１１４７は、光学レンズの各位置別（または、各ステート別）焦点距離値及びオートフォーカシング（ａｕｔｏｆｏｃｕｓｉｎｇ）に係わる情報を含む。

【0220】

保存部１１５０は、イメージセンサ１１４２を介してセンシングされたイメージデータを保存する。保存部１１５０は、イメージセンシング装置１１４０の外部に配置され、イメージセンシング装置１１４０を構成するセンサチップにスタックされた形態で具現される。

【0221】

いくつかの実施形態において、保存部１１５０は、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙｅｒａｓａｂｌｅｐｒｏｇｒａｍｍａｂｌｅｒｅａｄ－ｏｎｌｙｍｅｍｏｒｙ）によって具現されるが、本実施形態は、これに限定されるものではない。いくつかの実施形態において、イメージセンサ１１４２は、ピクセルアレイによって構成され、制御ロジック１１４４は、アナログ・デジタルコンバータ（ａｎａｌｏｇｔｏｄｉｇｉｔａｌｃｏｎｖｅｒｔｅｒ）、及びセンシングされたイメージ処理のためのイメージ信号処理部を含む。

【0222】

図１８及び図１９を共に参照すると、いくつかの実施形態において、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）のそれぞれは、アクチュエータ１１３０を含む。これにより、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）のそれぞれは、その内部に含まれたアクチュエータ１１３０の動作により、互いに同一であるか、あるいは互いに違う校正データ１１４７を含む。

【0223】

いくつかの実施形態において、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）のうち、例えば、１つのカメラモジュール１１００ｂは、上述のプリズム１１０５とＯＰＦＥ１１１０とを含むフォールデッドレンズ（ｆｏｌｄｅｄｌｅｎｓ）形態のカメラモジュールであり、例えば、残りのカメラモジュール（１１００ａ，１１００ｃ）は、プリズム１１０５とＯＰＦＥ１１１０とが含まれていないバーティカル（ｖｅｒｔｉｃａｌ）形態のカメラモジュールであるが、本実施形態は、これらに限定されるものではない。

【0224】

いくつかの実施形態において、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）のうち、例えば、１つのカメラモジュール１１００ｃは、ＩＲ（ｉｎｆｒａｒｅｄｒａｙ）を利用して、深さ（ｄｅｐｔｈ）情報を抽出するバーティカル形態のデプスカメラ（ｄｅｐｔｈｃａｍｅｒａ）である。この場合、アプリケーションプロセッサ１２００は、例えば、このようなデプスカメラから提供されたイメージデータと、異なるカメラモジュール（１１００ａまたは１１００ｂ）から提供されたイメージデータとを併合し（ｍｅｒｇｅ）、三次元デプスイメージ（３Ｄｄｅｐｔｈｉｍａｇｅ）を生成する。

【0225】

いくつかの実施形態において、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）のうち、例えば、少なくとも２つのカメラモジュール（１１００ａ，１１００ｂ）は、互いに異なる観測視野（視野角）（ｆｉｅｌｄｏｆｖｉｅｗ）を有する。この場合、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）のうち、例えば、少なくとも２つのカメラモジュール（１１００ａ，１１００ｂ）の光学レンズが互いに異なるが、これに限定されるものではない。

【0226】

また、いくつかの実施形態において、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）のそれぞれの視野角は、互いに異なる。例えば、カメラモジュール１１００ａは、ウルトラワイド（ｕｌｔｒａｗｉｄｅ）カメラであり、カメラモジュール１１００ｂは、ワイドカメラであり、カメラモジュール１１００ｃは、テレ（ｔｅｌｅ）カメラであるが、これらに限定されるものではない。この場合、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）のそれぞれに含まれた光学レンズも、互いに異なるが、これに限定されるものではない。

【0227】

いくつかの実施形態において、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）のそれぞれは、互いに物理的に分離されて配置される。すなわち、１つのイメージセンサ１１４２のセンシング領域を、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）が分割して使用するのではなく、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）のそれぞれの内部に、独立したイメージセンサ１１４２が配置される。

【0228】

再び図１８を参照すると、アプリケーションプロセッサ１２００は、イメージ処理装置１２１０、メモリコントローラ１２２０、内部メモリ１２３０を含む。アプリケーションプロセッサ１２００は、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）から分離されて具現される。例えば、アプリケーションプロセッサ１２００と複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）は、別途の半導体チップとして、互いに分離されて具現される。

【0229】

イメージ処理装置１２１０は、複数のサブイメージプロセッサ（１２１２ａ，１２１２ｂ，１２１２ｃ）、イメージ生成器１２１４、及びカメラモジュールコントローラ１２１６を含む。

【0230】

イメージ処理装置１２１０は、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）の個数に対応する個数の複数のサブイメージプロセッサ（１２１２ａ，１２１２ｂ，１２１２ｃ）を含む。

【0231】

それぞれのカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）から生成されたイメージデータは、互いに分離されたイメージ信号ライン（ＩＳＬａ，ＩＳＬｂ，ＩＳＬｃ）を介して、対応するサブイメージプロセッサ（１２１２ａ，１２１２ｂ，１２１２ｃ）に提供される。例えば、カメラモジュール１１００ａから生成されたイメージデータは、イメージ信号ラインＩＳＬａを介して、サブイメージプロセッサ１２１２ａに提供され、カメラモジュール１１００ｂから生成されたイメージデータは、イメージ信号ラインＩＳＬｂを介して、サブイメージプロセッサ１２１２ｂに提供され、カメラモジュール１１００ｃから生成されたイメージデータは、イメージ信号ラインＩＳＬｃを介して、サブイメージプロセッサ１２１２ｃに提供される。このようなイメージデータ伝送は、例えば、ＭＩＰＩ（ｍｏｂｉｌｅｉｎｄｕｓｔｒｙｐｒｏｃｅｓｓｏｒｉｎｔｅｒｆａｃｅ）に基づくカメラ直列インターフェース（ＣＳＩ；ｃａｍｅｒａｓｅｒｉａｌｉｎｔｅｒｆａｃｅ）を利用して行われるが、本実施形態は、これに限定されるものではない。

【0232】

なお、いくつかの実施形態において、１つのサブイメージプロセッサが、複数のカメラモジュールに対応するように配置される。例えば、サブイメージプロセッサ１２１２ａとサブイメージプロセッサ１２１２ｃとが、図示されているように、互いに分離されて具現されるものではなく、１つのサブイメージプロセッサに統合されて具現され、カメラモジュール１１００ａとカメラモジュール１１００ｃとから提供されたイメージデータは、選択素子（例えば、マルチプレクサ）などを介して選択された後、統合されたサブイメージプロセッサに提供される。このとき、サブイメージプロセッサ１２１２ｂは、統合されず、カメラモジュール１１００ｂからイメージデータを提供される。

【0233】

また、いくつかの実施形態において、カメラモジュール１１００ａから生成されたイメージデータは、イメージ信号ラインＩＳＬａを介して、サブイメージプロセッサ１２１２ａに提供され、カメラモジュール１１００ｂから生成されたイメージデータは、イメージ信号ラインＩＳＬｂを介して、サブイメージプロセッサ１２１２ｂに提供され、カメラモジュール１１００ｃから生成されたイメージデータは、イメージ信号ラインＩＳＬｃを介して、サブイメージプロセッサ１２１２ｃに提供される。そして、サブイメージプロセッサ１２１２ｂで処理されたイメージデータは、イメージ生成器１２１４に即座に提供されるが、サブイメージプロセッサ１２１２ａで処理されたイメージデータと、サブイメージプロセッサ１２１２ｃで処理されたイメージデータは、選択素子（例えば、マルチプレクサ）などを介して、いずれか一つが選択された後、イメージ生成器１２１４に提供される。

【0234】

それぞれのサブイメージプロセッサ（１２１２ａ，１２１２ｂ，１２１２ｃ）は、カメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）から提供されたイメージデータについて、不良ピクセル補正（ｂａｄｐｉｘｅｌｃｏｒｒｅｃｔｉｏｎ）、３Ａ（ａｕｔｏ－ｆｏｃｕｓｃｏｒｒｅｃｔｉｏｎ，ａｕｔｏ－ｗｈｉｔｅｂａｌａｎｃｅ，ａｕｔｏ－ｅｘｐｏｓｕｒｅ）調整、ノイズ除去（ｎｏｉｓｅｒｅｄｕｃｔｉｏｎ）、シャープニング（ｓｈａｒｐｅｎｉｎｇ）、ガンマ調整（ｇａｍｍａｃｏｎｔｒｏｌ）、リモザイク（ｒｅｍｏｓａｉｃ）のようなイメージ処理を行う。

【0235】

いくつかの実施形態において、リモザイク信号処理は、それぞれのカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）で行われた後、サブイメージプロセッサ（１２１２ａ，１２１２ｂ，１２１２ｃ）に提供される。

【0236】

それぞれのサブイメージプロセッサ（１２１２ａ，１２１２ｂ，１２１２ｃ）で処理されたイメージデータは、イメージ生成器１２１４に提供される。イメージ生成器１２１４は、イメージ生成情報（ｇｅｎｅｒａｔｉｎｇｉｎｆｏｒｍａｔｉｏｎ）またはモード信号（ｍｏｄｅｓｉｇｎａｌ）により、それぞれのサブイメージプロセッサ（１２１２ａ，１２１２ｂ，１２１２ｃ）から提供されたイメージデータを利用して、出力イメージを生成する。

【0237】

具体的には、イメージ生成器１２１４は、イメージ生成情報またはモード信号により、互いに異なる視野角を有するカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）から生成されたイメージデータのうちの少なくとも一部を併合し、出力イメージを生成する。また、イメージ生成器１２１４は、イメージ生成情報またはモード信号により、互いに異なる視野角を有するカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）から生成されたイメージデータのうちのいずれか一つを選択し、出力イメージを生成する。

【0238】

いくつかの実施形態において、イメージ生成情報はズーム信号（ｚｏｏｍｓｉｇｎａｌまたはｚｏｏｍｆａｃｔｏｒ）を含む。また、いくつかの実施形態において、モード信号は、例えば、ユーザから選択されたモードに基づく信号である。

【0239】

イメージ生成情報がズーム信号（ズームファクタ）であり、それぞれのカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）が、互いに異なる観測視野（視野角）を有する場合、イメージ生成器１２１４は、ズーム信号の種類により、互いに異なる動作を遂行する。例えば、ズーム信号が第１信号である場合、サブイメージプロセッサ１２１２ａから出力されたイメージデータと、サブイメージプロセッサ１２１２ｃから出力されたイメージデータとのうち、サブイメージプロセッサ１２１２ａから出力されたイメージデータと、サブイメージプロセッサ１２１２ｂから出力されたイメージデータとを利用して、出力イメージを生成する。もしズーム信号が第１信号と異なる第２信号である場合、イメージ生成器１２１４は、サブイメージプロセッサ１２１２ａから出力されたイメージデータと、サブイメージプロセッサ１２１２ｃから出力されたイメージデータとのうち、サブイメージプロセッサ１２１２ｃから出力されたイメージデータと、サブイメージプロセッサ１２１２ｂから出力されたイメージデータとを利用して、出力イメージを生成する。もしズーム信号が、第１信号及び第２信号と異なる第３信号である場合、イメージ生成器１２１４は、そのようなイメージデータ併合を行わず、それぞれのサブイメージプロセッサ（１２１２ａ，１２１２ｂ，１２１２ｃ）から出力されたイメージデータのうち、いずれか一つを選択して出力イメージを生成する。しかしながら、本実施形態は、これらに限定されるものではなく、必要により、イメージデータを処理する方法は、いかようにも変形されて実施される。

【0240】

いくつかの実施形態において、イメージ処理装置１２１０は、サブイメージプロセッサ（１２１２ａ，１２１２ｂ，１２１２ｃ）の出力を選択し、イメージ生成器１２１４に伝達する選択部をさらに含んでもよい。

【0241】

その場合、選択部は、ズーム信号またはズームファクタにより、互いに異なる動作を遂行する。例えば、選択部は、例えば、ズーム信号が第４信号（ズーム倍率が第１倍率である）の場合、サブイメージプロセッサ（１２１２ａ，１２１２ｂ，１２１２ｃ）の出力のうち、いずれか一つを選択し、イメージ生成器１２１４に伝達する。

【0242】

また、選択部は、例えば、ズーム信号が第４信号と異なる第５信号（ズーム倍率が第２倍率である）の場合、サブイメージプロセッサ（１２１２ａ，１２１２ｂ，１２１２ｃ）の出力のうち、ｐ個（ｐは、２以上の自然数である）の出力を順次にイメージ生成器１２１４に伝達する。例えば、選択部は、サブイメージプロセッサ１２１２ｂとサブイメージプロセッサ１２１２ｃとの出力を、順次にイメージ生成器１２１４に伝達する。また、選択部は、サブイメージプロセッサ１２１２ａとサブイメージプロセッサ１２１２ｂとの出力を、順次にイメージ生成器１２１４に伝達する。イメージ生成器１２１４は、順次に提供されたｐ個の出力を併合し、１つの出力イメージを生成する。

【0243】

ここで、デモザイク、ビデオ／プレビュー（ｖｉｄｅｏ／ｐｒｅｖｉｅｗ）、解像度サイズダウンスケーリング（ｄｏｗｎｓｃａｌｉｎｇ）、ガンマ補正、ＨＤＲ（ｈｉｇｈｄｙｎａｍｉｃｒａｎｇｅ）処理のようなイメージ処理は、サブイメージプロセッサ（１２１２ａ，１２１２ｂ，１２１２ｃ）で事前に行われた後、処理されたイメージデータがイメージ生成器１２１４に伝達される。従って、処理されたイメージデータが、選択部を介して、１本の信号ラインでイメージ生成器１２１４に提供されるにしても、イメージ生成器１２１４のイメージ併合動作は、高速に遂行されうる。

【0244】

いくつかの実施形態において、イメージ生成器１２１４は、複数のサブイメージプロセッサ（１２１２ａ，１２１２ｂ，１２１２ｃ）のうちの少なくとも一つから、露出時間が異なる複数のイメージデータを受信し、複数のイメージデータについて、ＨＤＲ処理を行うことにより、ダイナミックレンジが増大された併合されたイメージデータを生成する。

【0245】

カメラモジュールコントローラ１２１６は、それぞれのカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）に制御信号を提供する。カメラモジュールコントローラ１２１６から生成された制御信号は、互いに分離された制御信号ライン（ＣＳＬａ，ＣＳＬｂ，ＣＳＬｃ）を介して、対応するカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）に提供される。

【0246】

複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）のうち、いずれか一つは、ズーム信号を含むイメージ生成情報、またはモード信号により、例えば、マスター（ｍａｓｔｅｒ）カメラ１１００ｂに指定され、例えば、残りのカメラモジュール（１１００ａ，１１００ｃ）は、スレーブ（ｓｌａｖｅ）カメラに指定される。このような情報は、制御信号に含まれ、互いに分離された制御信号ライン（ＣＳＬａ，ＣＳＬｂ，ＣＳＬｃ）を介して、対応するカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）に提供される。

【0247】

ズームファクタまたは動作モード信号により、マスター及びスレーブとして動作するカメラモジュールが変更される。例えば、カメラモジュール１１００ａの視野角が、カメラモジュール１１００ｂの視野角よりも広く、ズームファクタが低いズーム倍率を示す場合、カメラモジュール１１００ｂがマスターとして動作し、カメラモジュール１１００ａがスレーブとして動作する。反対に、ズームファクタが高いズーム倍率を示す場合、カメラモジュール１１００ａがマスターとして動作し、カメラモジュール１１００ｂがスレーブとして動作する。

【0248】

いくつかの実施形態において、カメラモジュールコントローラ１２１６から、それぞれのカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）に提供される制御信号は、シンクイネーブル（ｓｙｎｃｅｎａｂｌｅ）信号を含む。例えば、カメラモジュール１１００ｂがマスターカメラであり、カメラモジュール１１００ａ，１１００ｃがスレーブカメラである場合、カメラモジュールコントローラ１２１６は、カメラモジュール１１００ｂにシンクイネーブル信号を伝送する。そのようなシンクイネーブル信号を提供されたカメラモジュール１１００ｂは、提供されたシンクイネーブル信号を基に、シンク信号（ｓｙｎｃｓｉｇｎａｌ）を生成し、生成されたシンク信号を、シンク信号ラインＳＳＬを介し、カメラモジュール１１００ａ，１１００ｃに提供する。カメラモジュール１１００ｂとカメラモジュール１１００ａ，１１００ｃは、このようなシンク信号に同期化され、イメージデータをアプリケーションプロセッサ１２００に伝送する。

【0249】

いくつかの実施形態において、カメラモジュールコントローラ１２１６から、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）に提供される制御信号は、モード信号によるモード情報を含む。このようなモード情報に基づき、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）は、センシング速度と係わり、第１動作モード及び第２動作モードで動作する。

【0250】

複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）は、第１動作モードにおいて、第１速度で、例えば、イメージ信号（第１フレームレートのイメージ信号）を生成し、例えば、それを第１速度よりも高い第２速度（第１フレームレートより高い第２フレームレート）でエンコーディングし、エンコーディングされたイメージ信号を、アプリケーションプロセッサ１２００に伝送する。このとき、第２速度は、第１速度の３０倍以下である。

【0251】

アプリケーションプロセッサ１２００は、受信されたイメージ信号、言い替えれば、エンコーディングされたイメージ信号を、内部に具備された内部メモリ１２３０、またはアプリケーションプロセッサ１２００外部の外部メモリ１４００に保存し、その後、内部メモリ１２３０または外部メモリ１４００から、エンコーディングされたイメージ信号を読み取ってデコーディングし、デコーディングされたイメージ信号に基づいて生成されるイメージデータをディスプレイする。例えば、イメージ処理装置１２１０の複数のサブプロセッサ（１２１２ａ，１２１２ｂ，１２１２ｃ）のうち対応するサブプロセッサがデコーディングを行い、またデコーディングされたイメージ信号について、イメージ処理を行う。

【0252】

複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）は、第２動作モードにおいて、例えば、第１速度よりも遅い第３速度で、イメージ信号（第１フレームレートよりも遅い第３フレームレートのイメージ信号）を生成し、イメージ信号をアプリケーションプロセッサ１２００に伝送する。アプリケーションプロセッサ１２００に提供されるイメージ信号は、エンコーディングされていない信号である。アプリケーションプロセッサ１２００は、受信されたイメージ信号についてイメージ処理を行うか、またはイメージ信号を、内部メモリ１２３０または外部メモリ１４００に保存する。

【0253】

ＰＭＩＣ１３００は、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）のそれぞれに、電力、例えば、電源電圧を供給する。例えば、ＰＭＩＣ１３００は、アプリケーションプロセッサ１２００の制御下で、パワー信号ラインＰＳＬａを介して、カメラモジュール１１００ａに第１電力を供給し、パワー信号ラインＰＳＬｂを介して、カメラモジュール１１００ｂに第２電力を供給し、パワー信号ラインＰＳＬｃを介して、カメラモジュール１１００ｃに第３電力を供給する。

【0254】

ＰＭＩＣ１３００は、アプリケーションプロセッサ１２００からの電力制御信号ＰＣＯＮに応答し、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）のそれぞれに対応する電力を生成し、また電力レベルを調整する。電力制御信号ＰＣＯＮは、複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）の動作モード別に、電力調整信号を含む。例えば、動作モードは、低電力モード（ｌｏｗｐｏｗｅｒｍｏｄｅ）を含み、このとき、電力制御信号ＰＣＯＮは、低電力モードで動作するカメラモジュールと、設定される電力レベルとに係わる情報を含む。複数のカメラモジュール（１１００ａ，１１００ｂ，１１００ｃ）のそれぞれに提供される電力のレベルは、互いに同一であり、または互いに異なる。また、電力のレベルは、動的に変更される

【0255】

以上、図面及び明細書を参照して、例示的な実施形態を開示した。本明細書において、特定の用語を使用して実施形態について説明したが、それらは、単に本発明の技術的思想を説明する目的で使用されたものであり、意味を限定したり、本発明の技術範囲を限定したりするために使用されたものではない。従って、本技術分野の当業者であれば、多様な変形、及び均等な他の実施形態が可能であることを理解し得る。

【符号の説明】

【0256】

１００、１１４２イメージセンサ
１１０ピクセルアレイ
１１１基板
１１２入射層
１１３配線層
１２０ロウドライバ
１３０ランプ信号生成器
１４０アナログ・デジタル変換回路
１４１ＣＤＳ回路
１４２カウンタ（ＣＮＴＲ）
１５０データ出力回路
１５１カラムメモリ（ＢＦ）
１５２カラムデコーダ
１６０タイミングコントローラ
１７０信号処理部
１０００電子装置
１１００カメラモジュールグループ
１１０５プリズム
１１０６中心軸
１１０７反射面
１１１０ＯＰＥＦ
１１３０アクチュエータ
１１４０イメージセンシング装置１１４４制御ロジック
１１４６メモリ
１１４７校正データ
１１５０保存部
１２００アプリケーションプロセッサ
１２１０イメージ処理装置
１２１２ａ、１２１２ｂ、１２１２ｃサブイメージプロセッサ
１２１４イメージ生成器
１２１６カメラモジュールコントローラ
１２２０メモリコントローラ
１２３０内部メモリ
１３００ＰＭＩＣ
１４００外部メモリ
ＰＸピクセル
ＳＰＸ１第１サブピクセル
ＳＰＸ２第２サブピクセル
ＳＰＸ３第３サブピクセル
ＳＰＸ４第４サブピクセル

【図1】