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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022190482
(43)【公開日】2022-12-26
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H01L 27/11575 20170101AFI20221219BHJP
H01L 27/11582 20170101ALI20221219BHJP
H01L 21/336 20060101ALI20221219BHJP
H01L 21/768 20060101ALI20221219BHJP
H01L 21/3205 20060101ALI20221219BHJP
【ＦＩ】
H01L27/11575
H01L27/11582
H01L29/78 371
H01L21/90 B
H01L21/88 Z
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2021098827
(22)【出願日】2021-06-14
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】飯島 夏来
【テーマコード（参考）】
5F033
5F083
5F101
【Ｆターム（参考）】
5F033HH04
5F033HH05
5F033HH18
5F033HH19
5F033HH20
5F033HH21
5F033HH32
5F033HH33
5F033JJ04
5F033JJ05
5F033JJ18
5F033JJ19
5F033JJ21
5F033JJ32
5F033JJ33
5F033KK04
5F033KK18
5F033KK19
5F033KK20
5F033KK21
5F033KK32
5F033KK33
5F033MM10
5F033MM13
5F033NN05
5F033NN07
5F033NN33
5F033PP06
5F033QQ09
5F033QQ10
5F033QQ19
5F033RR03
5F033RR04
5F033TT07
5F033UU04
5F033VV06
5F033VV16
5F033WW02
5F083EP18
5F083EP22
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083GA21
5F083GA30
5F083JA03
5F083JA04
5F083JA19
5F083JA39
5F083MA06
5F083MA16
5F083MA19
5F083PR03
5F083PR05
5F083ZA28
5F101BA47
5F101BB02
5F101BC02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
5F101BH14
5F101BH15
(57)【要約】
【課題】積層体の強度を高めること。
【解決手段】実施形態の半導体記憶装置１は、第１の導電層ＳＬと、第１の導電層ＳＬ上に複数の第２の導電層ＷＬと複数の第１の絶縁層ＯＬとが１層ずつ交互に積層され、複数の第２の導電層ＷＬが階段状に加工された階段部ＳＰを含む積層体ＬＭと、積層方向および第１の方向に、階段部ＳＰからメモリ領域ＭＲに亘って積層体ＬＭ内を連続的に延びる第３の導電層２２を含み、積層方向と第１の方向とに交差する第２の方向に積層体ＬＭを分割する板状部ＬＩと、を備え、板状部ＬＩは、第１の方向に間欠的に配置され、積層体ＬＭを貫通して第１の導電層ＳＬに接続する複数のコンタクト部ＬＩｃを階段部ＳＰに含む。
【選択図】図２
【解決手段】実施形態の半導体記憶装置１は、第１の導電層ＳＬと、第１の導電層ＳＬ上に複数の第２の導電層ＷＬと複数の第１の絶縁層ＯＬとが１層ずつ交互に積層され、複数の第２の導電層ＷＬが階段状に加工された階段部ＳＰを含む積層体ＬＭと、積層方向および第１の方向に、階段部ＳＰからメモリ領域ＭＲに亘って積層体ＬＭ内を連続的に延びる第３の導電層２２を含み、積層方向と第１の方向とに交差する第２の方向に積層体ＬＭを分割する板状部ＬＩと、を備え、板状部ＬＩは、第１の方向に間欠的に配置され、積層体ＬＭを貫通して第１の導電層ＳＬに接続する複数のコンタクト部ＬＩｃを階段部ＳＰに含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１の導電層と、
前記第１の導電層上に複数の第２の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の第２の導電層が階段状に加工された階段部を含む積層体と、
前記階段部から前記積層体の積層方向と交差する第１の方向に離れたメモリ領域に配置され、それぞれ前記積層体内を貫通して前記第１の導電層と接続する半導体層を有し前記複数の第２の導電層の少なくとも一部との交差部にメモリセルを形成する複数の第１のピラーと、
前記積層方向および前記第１の方向に、前記階段部から前記メモリ領域に亘って前記積層体内を連続的に延びる第３の導電層を含み、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体を分割する板状部と、を備え、
前記板状部は、
前記第１の方向に間欠的に配置され、前記積層体を貫通して前記第１の導電層に接続する複数のコンタクト部を前記階段部に含む、
半導体記憶装置。
前記第１の導電層上に複数の第２の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の第２の導電層が階段状に加工された階段部を含む積層体と、
前記階段部から前記積層体の積層方向と交差する第１の方向に離れたメモリ領域に配置され、それぞれ前記積層体内を貫通して前記第１の導電層と接続する半導体層を有し前記複数の第２の導電層の少なくとも一部との交差部にメモリセルを形成する複数の第１のピラーと、
前記積層方向および前記第１の方向に、前記階段部から前記メモリ領域に亘って前記積層体内を連続的に延びる第３の導電層を含み、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体を分割する板状部と、を備え、
前記板状部は、
前記第１の方向に間欠的に配置され、前記積層体を貫通して前記第１の導電層に接続する複数のコンタクト部を前記階段部に含む、
半導体記憶装置。
【請求項2】
前記複数のコンタクト部は、
前記階段部における前記板状部の上部位置で、前記複数の第２の導電層の一部を前記第２の方向に分割して前記第１の方向に延びる前記第３の導電層によって前記第１の方向に連結されている、
請求項１に記載の半導体記憶装置。
前記階段部における前記板状部の上部位置で、前記複数の第２の導電層の一部を前記第２の方向に分割して前記第１の方向に延びる前記第３の導電層によって前記第１の方向に連結されている、
請求項１に記載の半導体記憶装置。
【請求項3】
前記階段部に配置され、前記積層体内を前記積層方向に延びる複数の第２のピラーを更に備え、
前記複数のコンタクト部は、
前記複数の第２のピラーのうち、前記板状部に隣接して前記第１の方向に配列される複数の第２のピラーのそれぞれと、前記第２の方向に対向する位置からずれて配置されている、
請求項１または請求項２に記載の半導体記憶装置。
前記複数のコンタクト部は、
前記複数の第２のピラーのうち、前記板状部に隣接して前記第１の方向に配列される複数の第２のピラーのそれぞれと、前記第２の方向に対向する位置からずれて配置されている、
請求項１または請求項２に記載の半導体記憶装置。
【請求項4】
前記板状部は、
第１の板状部と、
前記第２の方向に前記第１の板状部に隣接する第２の板状部と、を含み、
前記複数のコンタクト部は、
前記第１の板状部に含まれる複数の第１のコンタクト部と、
前記第２の板状部に含まれ、前記複数の第１のコンタクト部のそれぞれと、前記第２の方向に対向する位置からずれて配置される複数の第２のコンタクト部と、を含む、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
第１の板状部と、
前記第２の方向に前記第１の板状部に隣接する第２の板状部と、を含み、
前記複数のコンタクト部は、
前記第１の板状部に含まれる複数の第１のコンタクト部と、
前記第２の板状部に含まれ、前記複数の第１のコンタクト部のそれぞれと、前記第２の方向に対向する位置からずれて配置される複数の第２のコンタクト部と、を含む、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項5】
第１の導電層と、
前記第１の導電層上に複数の第２の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の第２の導電層が階段状に加工された階段部を含む積層体と、
前記階段部から前記積層体の積層方向と交差する第１の方向に離れたメモリ領域に配置され、それぞれ前記積層体内を貫通して前記第１の導電層と接続する半導体層を有し前記複数の第２の導電層の少なくとも一部との交差部にメモリセルを形成する複数の第１のピラーと、
前記積層方向および前記第１の方向に、前記階段部から前記メモリ領域に亘って前記積層体内を連続的に延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体を分割する板状部と、を備え、
前記板状部は、
前記板状部の前記第２の方向に向かい合う側壁を覆う側壁絶縁層と、
前記階段部から前記メモリ領域に亘って前記側壁絶縁層の内側を連続的に延び、前記第１の導電層と電気的に接続される第３の導電層と、を有し、
前記側壁絶縁層は、
前記第１の方向に間欠的に、前記積層方向と交差する方向の層厚が他の部分よりも厚くなった第１の部分を前記階段部に有する、
半導体記憶装置。
前記第１の導電層上に複数の第２の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の第２の導電層が階段状に加工された階段部を含む積層体と、
前記階段部から前記積層体の積層方向と交差する第１の方向に離れたメモリ領域に配置され、それぞれ前記積層体内を貫通して前記第１の導電層と接続する半導体層を有し前記複数の第２の導電層の少なくとも一部との交差部にメモリセルを形成する複数の第１のピラーと、
前記積層方向および前記第１の方向に、前記階段部から前記メモリ領域に亘って前記積層体内を連続的に延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体を分割する板状部と、を備え、
前記板状部は、
前記板状部の前記第２の方向に向かい合う側壁を覆う側壁絶縁層と、
前記階段部から前記メモリ領域に亘って前記側壁絶縁層の内側を連続的に延び、前記第１の導電層と電気的に接続される第３の導電層と、を有し、
前記側壁絶縁層は、
前記第１の方向に間欠的に、前記積層方向と交差する方向の層厚が他の部分よりも厚くなった第１の部分を前記階段部に有する、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
３次元不揮発性メモリ等の半導体記憶装置の製造工程では、例えば複数の絶縁層を導電層に置き換えて、導電層の積層体を形成する。導電層への置き換えの際、積層体は、複数の絶縁層が除去されて脆弱な状態となる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第０９７９３２９３号明細書
【特許文献2】米国特許出願公開第２０２１／００４３６４０号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
１つの実施形態は、積層体の強度を高めることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、第１の導電層と、前記第１の導電層上に複数の第２の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の第２の導電層が階段状に加工された階段部を含む積層体と、前記階段部から前記積層体の積層方向と交差する第１の方向に離れたメモリ領域に配置され、それぞれ前記積層体内を貫通して前記第１の導電層と接続する半導体層を有し前記複数の第２の導電層の少なくとも一部との交差部にメモリセルを形成する複数の第１のピラーと、前記積層方向および前記第１の方向に、前記階段部から前記メモリ領域に亘って前記積層体内を連続的に延びる第３の導電層を含み、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体を分割する板状部と、を備え、前記板状部は、前記第１の方向に間欠的に配置され、前記積層体を貫通して前記第１の導電層に接続する複数のコンタクト部を前記階段部に含む。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【0008】
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略の構成例を示す図である。図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１のレイアウトを示す模式的な平面図である。ただし、図１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１（ａ）においては一部の上層配線が省略されている。
図１は、実施形態にかかる半導体記憶装置１の概略の構成例を示す図である。図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１のレイアウトを示す模式的な平面図である。ただし、図１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１（ａ）においては一部の上層配線が省略されている。
【0009】
なお、本明細書において、Ｘ方向およびＹ方向は共に、後述するワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、後述するワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。
【0010】
図１に示すように、半導体記憶装置１は、基板ＳＢ上に、周辺回路ＣＵＡ、メモリ領域ＭＲ、貫通コンタクト領域ＴＰ、及び階段領域ＳＲを備える。
【0011】
基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢ上にはトランジスタＴＲ及び配線等を含む周辺回路ＣＵＡが配置されている。
【0012】
周辺回路ＣＵＡは、後述するメモリセルの動作に寄与する。周辺回路ＣＵＡは絶縁層５０で覆われている。絶縁層５０上にはソース線ＳＬが配置されている。ソース線ＳＬ上には複数のワード線ＷＬが積層されている。複数のワード線ＷＬは絶縁層５１で覆われている。絶縁層５１は、複数のワード線ＷＬの周囲にも広がっている。
【0013】
複数のワード線ＷＬは、ワード線ＷＬを積層方向に貫通し、かつ、Ｘ方向に沿う方向に延びる複数の板状コンタクトＬＩによってＹ方向に分割されている。
【0014】
複数の板状コンタクトＬＩの間には、複数のメモリ領域ＭＲ、並びに複数のメモリ領域ＭＲ間に階段領域ＳＲ及び貫通コンタクト領域ＴＰが、それぞれＸ方向に並んで配置されている。 つまり、複数のメモリ領域ＭＲは、階段領域ＳＲ及び貫通コンタクト領域ＴＰからＸ方向に所定距離離れて配置されている。
【0015】
メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。
【0016】
階段領域ＳＲは、複数のワード線ＷＬが積層方向に擂り鉢状に掘り下げられた複数の階段部ＳＰを含む。１つの階段領域ＳＲには、１つの板状コンタクトＬＩを介してＹ方向に並ぶ２つの階段部ＳＰが配置されている。
【0017】
階段部ＳＰは、Ｘ方向の両側およびＹ方向の一方側から底面に向かって階段状に下降していく擂り鉢状の形状の一辺をなす。ただし、階段部ＳＰのＹ方向のもう一方側は板状コンタクトＬＩの側面に向かって開放されている。
【0018】
階段部ＳＰの各段は、各階層のワード線ＷＬにより構成される。各階層のワード線ＷＬは、階段部ＳＰのＹ方向片側の階段部分を介して、階段領域ＳＲを挟んだＸ方向両側で電気的な導通を保っている。階段部ＳＰの各段のテラス部分には、各階層のワード線ＷＬと上層配線ＭＸとを接続するコンタクトＣＣがそれぞれ配置される。
【0019】
これにより、多層に積層されるワード線ＷＬを個々に引き出すことができる。すなわち、これらのコンタクトＣＣからは、Ｘ方向両側のメモリ領域ＭＲ内のメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。
【0020】
なお、本明細書においては、階段部ＳＰの各段のテラス面が向いた方向を上方向と規定する。
【0021】
階段領域ＳＲのＸ方向の一方側には、ワード線ＷＬを有さない貫通コンタクト領域ＴＰが配置される。貫通コンタクト領域ＴＰには、下方の基板ＳＢ上に配置された周辺回路ＣＵＡと、階段部ＳＰのコンタクトＣＣに接続される上層配線ＭＸとを接続する貫通コンタクトＣ４が配置されている。コンタクトＣＣからメモリセルに印加される各種電圧は、貫通コンタクトＣ４及び上層配線ＭＸ等を介して周辺回路ＣＵＡにより制御される。
【0022】
【0023】
図２は、実施形態にかかる半導体記憶装置１の断面図である。図２（ａ）はメモリ領域ＭＲ及び階段領域ＳＲを含むＸ方向に沿う断面図である。図２（ｂ）はメモリ領域ＭＲ及び階段領域ＳＲに亘って延びる板状コンタクトＬＩのＸ方向に沿う断面図である。図２（ｃ）は階段領域ＳＲ及び貫通コンタクト領域ＴＰを含むＹ方向に沿う断面図である。ただし、図２においては、基板ＳＢ及び周辺回路ＣＵＡ等の絶縁層５０下方の構造等が省略されている。
【0024】
図３は、実施形態にかかる半導体記憶装置１の横断面図である。具体的には、図３は半導体記憶装置１が備える複数のワード線ＷＬのうち、任意のワード線ＷＬの高さ位置での横方向の断面図である。図３（ａ）はメモリ領域ＭＲの横断面図であり、図３（ｂ）は階段領域ＳＲの横断面図である。
【0025】
図２（ａ）（ｃ）に示すように、ソース線ＳＬ上には積層体ＬＭが配置される。積層体ＬＭは、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された構成を有する。
【0026】
第１の導電層としてのソース線ＳＬは、例えば導電性のポリシリコン層等である。第２の導電層としてのワード線ＷＬは、例えばタングステン層またはモリブデン層等である。積層体ＬＭにおけるワード線ＷＬの積層数は任意である。第１の絶縁層としての絶縁層ＯＬは、例えば酸化シリコン層等である。
【0027】
なお、最上層のワード線の更に上層には、第２の導電層としての選択ゲート線が１つ以上積層されていてもよい。また、最下層のワード線の更に下層には、第２の導電層としての選択ゲート線が１つ以上積層されていてもよい。
【0028】
積層体ＬＭの上面は絶縁層５２で覆われている。絶縁層５２上には絶縁層５３が配置されている。絶縁層５３上には絶縁層５８が配置されている。
【0029】
【0030】
複数の板状部としての板状コンタクトＬＩのそれぞれは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びる。つまり、板状コンタクトＬＩは、絶縁層５２及び積層体ＬＭを貫通してソース線ＳＬに到達している。また、板状コンタクトＬＩは、階段部ＳＰが配置された階段領域ＳＲからメモリ領域ＭＲに亘って、積層体ＬＭ内を連続的に延びている。
【0031】
図２（ｂ）及び図３（ａ）（ｂ）に示すように、板状コンタクトＬＩは絶縁層５５と導電層２２とを含む。絶縁層５５は、板状コンタクトＬＩのＹ方向に向かい合う側壁を覆う。導電層２２は、階段領域ＳＲからメモリ領域ＭＲに亘って、絶縁層５５の内側を連続的に延びる。また、板状コンタクトＬＩは複数のコンタクト部ＬＩｃを含む。
【0032】
複数のコンタクト部ＬＩｃは、導電層２２の一部を構成し、階段領域ＳＲにおいてＸ方向に間欠的に配置されている。複数のコンタクト部ＬＩｃは、それぞれが積層体ＬＭを貫通してソース線ＳＬに接続している。
【0033】
積層体ＬＭの層方向に沿うコンタクト部ＬＩｃの断面は、円形、楕円形、または小判型（オーバル型）等である。コンタクト部ＬＩｃが、矩形等の多角形の断面形状を有していてもよいが、コンタクト部ＬＩｃにおける電気特性の観点からは、コンタクト部ＬＩｃの側壁部分が頂角を有さず曲面に構成されていることが好ましい。
【0034】
図３（ｂ）に示すように、上記断面形状を有するコンタクト部ＬＩｃのＹ方向の幅は、階段領域ＳＲにおけるコンタクト部ＬＩｃ以外の板状コンタクトＬＩのＹ方向の幅より広い。これにより、コンタクト部ＬＩｃのＹ方向の両端部は、コンタクト部ＬＩｃより幅の狭い板状コンタクトＬＩの両側壁から突出している。
【0035】
また、互いに隣接する第１及び第２の板状部としての板状コンタクトＬＩにおいて、一方の板状コンタクトＬＩに含まれる複数の第１のコンタクト部としてのコンタクト部ＬＩｃと、他方の板状コンタクトＬＩに含まれる複数の第２のコンタクト部としてのコンタクト部ＬＩｃとは、Ｙ方向に対向する位置からは互いにずれて配置されている。つまり、一方の板状コンタクトＬＩのコンタクト部ＬＩｃは、Ｘ方向において、例えば他方の板状コンタクトＬＩの２つのコンタクト部ＬＩｃの間の位置に配置される。
【0036】
また、それぞれの板状コンタクトＬＩに属する複数のコンタクト部ＬＩｃ同士の距離は、隣接する板状コンタクトＬＩ同士の間の距離の１／２以下であることが好ましい。
【0037】
絶縁層５５は例えば酸化シリコン層等であり、階段領域ＳＲからメモリ領域ＭＲに亘って、板状コンタクトＬＩの側壁を連続的に覆う側壁絶縁層部分を有する。
【0038】
また、絶縁層５５は、Ｘ方向に間欠的に、階段領域ＳＲにおける板状コンタクトＬＩの他の部分よりも積層体ＬＭの層方向の層厚が厚くなった第１の部分を有する。絶縁層５５の第１の部分は、階段領域ＳＲにおけるコンタクト部ＬＩｃ以外で、板状コンタクトＬＩの側壁を断続的に覆う側壁絶縁層の部分に相当する。換言すれば、絶縁層５５は、コンタクト部ＬＩｃにおいて、板状コンタクトＬＩの他の部分に比べて積層体ＬＭの層方向の層厚が薄くなった第２の部分を有する。
【0039】
板状コンタクトＬＩのＹ方向に向かい合う側壁上において、絶縁層５５のＹ方向の層厚は、コンタクト部ＬＩｃを除く階段領域ＳＲ全体に亘って略均一である。メモリ領域ＭＲにおける絶縁層５５のＹ方向の層厚は、階段領域ＳＲにおいて層厚が略均一である絶縁層５５の第１の部分よりも薄く、メモリ領域ＭＲ全体に亘って略均一である。
【0040】
図２（ｂ）（ｃ）に示すように、絶縁層５５は、階段領域ＳＲにおいて、複数のコンタクト部ＬＩｃの配置位置を除く板状コンタクトＬＩの下部にも配置されている。つまり、板状コンタクトＬＩは、階段領域ＳＲにおいて、複数のコンタクト部ＬＩｃによってＸ方向に分断された絶縁層５５を第２の絶縁層として下部に含む。板状コンタクトＬＩ下部に配置される絶縁層５５の高さ位置は、例えば積層体ＬＭの上面高さの半分以下とすることが好ましい。
【0041】
なお、絶縁層５５は、メモリ領域ＭＲにおいては、板状コンタクトＬＩの下部には配置されない。
【0042】
第３の導電層としての導電層２２は例えばタングステン層等である。導電層２２は、上述のとおり、積層体ＬＭの積層方向およびＸ方向に沿う方向に延び、階段領域ＳＲからメモリ領域ＭＲに亘って積層体ＬＭ内を連続的に延びる。また、導電層２２は、階段領域ＳＲでは板状コンタクトＬＩ内の上部位置で、複数のワード線ＷＬの一部をＹ方向に分割するようにＸ方向に沿う方向に延び、メモリ領域ＭＲでは積層体ＬＭの積層方向全体に亘ってコンタクトＬＭ内をＸ方向に沿う方向に延びる。
【0043】
これにより、導電層２２は、階段領域ＳＲにおいて複数のコンタクト部ＬＩｃをＸ方向に連結する。すなわち、導電層２２は、階段領域ＳＲにおいて少なくとも一部がコンタクト部ＬＩｃによってソース線ＳＬと接続されている。また、導電層２２は、メモリ領域ＭＲにおいてＸ方向に沿う方向で連続的にソース線ＳＬと接続される。導電層２２は、絶縁層５３中に配置されるプラグＶ０を介して、絶縁層５８中に配置される上層配線ＭＸと接続される。このような構成により、板状コンタクトＬＩはソース線コンタクトとして機能することとなる。
【0044】
なお、プラグＶ０をコンタクト部ＬＩｃ上に配置して、ソース線ＳＬ、コンタクト部ＬＩｃ、導電層２２、プラグＶ０、及び上層配線ＭＸの電気的なパスを短くすることが好ましい。
【0045】
図３（ａ）（ｂ）に示すように、コンタクト部ＬＩｃにおける導電層２２のＹ方向の幅は、階段領域ＳＲにおけるコンタクト部ＬＩｃ以外の板状コンタクトＬＩにおける導電層２２のＹ方向の幅より広い。また、メモリ領域ＭＲにおける導電層２２のＹ方向の幅は、略一定であり、階段領域ＳＲにおけるコンタクト部ＬＩｃ以外の導電層２２のＹ方向の幅よりも広い。
【0046】
これにより、上述のように、コンタクト部ＬＩｃにおける導電層２２と絶縁層５５とを含めた板状コンタクトＬＩのＹ方向の幅は、階段領域ＳＲにおけるコンタクト部ＬＩｃを除く部分の導電層２２と絶縁層５５とを含めた板状コンタクトＬＩのＹ方向の幅より広くなる。また、メモリ領域ＭＲにおける導電層２２と絶縁層５５とを含めた板状コンタクトＬＩのＹ方向の幅は、階段領域ＳＲにおけるコンタクト部ＬＩｃを除く部分の板状コンタクトＬＩのＹ方向の幅と略等しい。
【0047】
また、図２（ｃ）に示す複数の板状コンタクトＬＩにおいて、紙面右側から順に、コンタクト部ＬＩｃから外れた部分、コンタクト部ＬＩｃ、コンタクト部ＬＩｃから外れた部分、及びコンタクト部ＬＩｃの断面がそれぞれ示されている。
【0048】
上述のように、コンタクト部ＬＩｃにおいて、板状コンタクトＬＩは、積層体ＬＭの積層方向全体に亘って板状コンタクトＬＩの側壁を覆う絶縁層５５と、絶縁層５５の内側で絶縁層５２及び積層体ＬＭを貫通してソース線ＳＬに接続する導電層２２とを有する。
【0049】
また、コンタクト部ＬＩｃ以外の断面において、板状コンタクトＬＩは、積層体ＬＭの積層方向全体に亘って板状コンタクトＬＩの側壁を覆うとともに板状コンタクトＬＩ下部に充填された絶縁層５５と、絶縁層５５の内側で絶縁層５５上に配置され、ソース線ＳＬとは接続されない導電層２２とを有する。
【0050】
【0051】
複数の第１のピラーとしてのピラーＰＬは、メモリ領域ＭＲに分散して配置され、積層体ＬＭの積層方向から見て例えば千鳥状に配置される。複数のピラーＰＬを千鳥状に配置することで、積層体ＬＭにおけるワード線ＷＬの単位面積あたりのピラーＰＬの配置密度を高めることができる。個々のピラーＰＬは、積層体ＬＭの層方向に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。
【0052】
複数のピラーＰＬのそれぞれは、積層体ＬＭ内を積層方向に延びるメモリ層ＭＥ、及び積層体ＬＭ内を貫通してソース線ＳＬと接続するチャネル層ＣＮを有する。後述するように、メモリ層ＭＥは、ピラーＰＬの外周側からブロック絶縁層、電荷蓄積層、及びトンネル絶縁層がこの順に積層された多層構造を有する。チャネル層ＣＮは、メモリ層ＭＥの内側およびピラーＰＬの底面に配置される。チャネル層ＣＮの更に内側にはコア層ＣＲが充填されている。
【0053】
また、複数のピラーＰＬのそれぞれは、上端部にキャップ層ＣＰを有する。キャップ層ＣＰは、少なくともチャネル層ＣＮの上端部を覆うように絶縁層５２中に配置され、チャネル層ＣＮと接続されている。キャップ層ＣＰは、絶縁層５２，５３中に配置されるプラグＣＨを介して、絶縁層５８中に配置されるビット線ＢＬと接続される。
【0054】
メモリ層ＭＥのブロック絶縁層およびトンネル絶縁層、並びにコア層ＣＮは例えば酸化シリコン層等である。メモリ層ＭＥの電荷蓄積層は例えば窒化シリコン層等である。チャネル層ＣＮ及びキャップ層ＣＰは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。
【0055】
以上のような構成によって、ピラーＰＬ側面の個々のワード線ＷＬと対向する部分には、それぞれメモリセルＭＣが形成される。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。
【0056】
なお、ワード線ＷＬの上層または下層に選択ゲート線が配置される場合、ピラーＰＬ側面の選択ゲート線と対向する部分には、選択ゲートが形成される。選択ゲート線から所定の電圧が印加されることにより、選択ゲートがオンまたはオフして、その選択ゲートが属するピラーＰＬのメモリセルＭＣを選択状態または非選択状態とすることができる。
【0057】
図２（ａ）（ｃ）に示すように、階段領域ＳＲには階段部ＳＰ及びダミー階段部ＳＰｄｆ，ＳＰｄｓが配置されている。階段部ＳＰ及びダミー階段部ＳＰｄｆ，ＳＰｄｓはそれぞれ、複数のワード線ＷＬ及び複数の絶縁層ＯＬが階段状に加工された形状を有する。
【0058】
階段部ＳＰは、メモリ領域ＭＲ寄りの位置でＸ方向に延び、メモリ領域ＭＲから離れる方向に向かって降段していく。ダミー階段部ＳＰｄｆは、メモリ領域ＭＲから離れた側で階段部ＳＰと対向するようにＸ方向に延び、階段部ＳＰに近付く方向に向かって降段していく。
【0059】
ダミー階段部ＳＰｄｓは、階段部ＳＰ及びダミー階段部ＳＰｄｆの間の位置で、階段部ＳＰ及びダミー階段部ＳＰｄｆのＹ方向片側の板状コンタクトＬＩ近傍に配置される。ダミー階段部ＳＰｄｓは、Ｙ方向に隣接するもう一方側の板状コンタクトＬＩと対向するようにＹ方向に延び、もう一方側の板状コンタクトＬＩに近付く方向に向かって降段していく。
【0060】
ここで、ダミー階段部ＳＰｄｆ，ＳＰｄｓにおいては、各段のテラス部分が階段部ＳＰのテラス部分よりも短い。このため、ダミー階段部ＳＰｄｆ，ＳＰｄｓは、階段部ＳＰよりも急峻な形状を有し、階段長、つまり、最上段から最下段までの長さが階段部ＳＰよりも短い。
【0061】
このように階段部ＳＰ及びダミー階段部ＳＰｄｆ，ＳＰｄｓが配置されることで、階段領域ＳＲでは、積層体ＬＭが擂り鉢状に窪んだ形状となっている。この擂り鉢状の領域には、階段部ＳＰ及びダミー階段部ＳＰｄｆ，ＳＰｄｓの上面を覆うように、酸化シリコン層等の絶縁層５１が配置されている。上述の絶縁層５２，５３，５８は、絶縁層５１の上面をも覆う。
【0062】
ここで、図２（ｃ）は、階段部ＳＰの最下段から３段目の断面を示している。図２（ｃ）において、階段領域ＳＲの中央部に示す板状コンタクトＬＩのＹ方向の両側には、それぞれ階段部ＳＰが配置されている。それぞれの階段部ＳＰのＹ方向における板状コンタクトＬＩの反対側には、それぞれダミー階段部ＳＰｄｓが配置されている。
【0063】
階段部ＳＰの各段を構成するワード線ＷＬには、絶縁層５２，５１及び各段のテラス面を構成する絶縁層ＯＬを貫通するコンタクトＣＣが接続されている。コンタクトＣＣは、コンタクトＣＣの外周を覆う絶縁層５４と、絶縁層５４の内側に充填されるタングステン層等の導電層２１とを有する。導電層２１は、絶縁層５３中に配置されるプラグＶ０を介して、絶縁層５８中に配置される上層配線ＭＸと接続される。このような構成により、各層のワード線ＷＬを電気的に引き出すことができる。
【0064】
また、階段部ＳＰ及びダミー階段部ＳＰｄｆ，ＳＰｄｓには、複数の柱状部ＨＲが配置されている。
【0065】
複数の第２のピラーとしての柱状部ＨＲは、コンタクトＣＣとの干渉を回避しつつ階段領域ＳＲに分散して配置され、積層体ＬＭの積層方向から見て例えばグリッド状に配置される。つまり、複数の柱状部ＨＲは、正方格子または長方形格子等の直交格子の交差部のうち、積層体ＬＭの積層方向から見てコンタクトＣＣとは重ならない交差部にそれぞれ配置されている。
【0066】
このとき、板状コンタクトＬＩに隣接してＸ方向に配列される複数の柱状部ＨＲは、板状コンタクトＬＩのコンタクト部ＬＩｃとＹ方向に対向する位置からずれて配置されていることが好ましい。個々の柱状部ＨＲは、積層体ＬＭの層方向に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。
【0067】
複数の柱状部ＨＲのそれぞれは、積層体ＬＭ内を積層方向に延びてソース線ＳＬに到達する酸化シリコン層等の絶縁層によって構成されており、半導体記憶装置１の機能には寄与しない。後述するように、柱状部ＨＲは、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、これらの構成を支持する役割を持つ。
【0068】
なお、図３（ａ）（ｂ）に示すように、複数の柱状部ＨＲ間のピッチは、例えば複数のピラーＰＬ間のピッチより広く、積層体ＬＭにおけるワード線ＷＬの単位面積あたりの柱状部ＨＲの配置密度は、ワード線ＷＬの単位面積あたりのピラーＰＬの配置密度よりも低い。また、積層体ＬＭの各層に沿う柱状部ＨＲの断面の面積は、例えば積層体ＬＭの各層に沿うピラーＰＬの断面の面積よりも大きい。
【0069】
このように、例えば柱状部ＨＲに比べて、ピラーＰＬの断面積を小さく構成し、狭ピッチとすることで、所定サイズの積層体ＬＭ内に高密度に多数のメモリセルＭＣを形成することができ、半導体記憶装置１の記憶容量を高めることができる。一方、柱状部ＨＲは、専ら積層体ＬＭを支持するために用いられるので、例えばピラーＰＬのように断面積が小さく狭ピッチの精密な構成としないことで、製造負荷を減らすことができる。
【0070】
なお、上記のようなダミー階段部は、積層体ＬＭのＸ方向両側の端部、及びＹ方向両側の端部にも配置され得る。これらのダミー階段部も絶縁層５１によって覆われている。絶縁層５１は積層体ＬＭの周囲にも広がっている（図１（ａ）参照）。また、これらのダミー階段部にも複数の柱状部ＨＲが配置されている。
【0071】
図２（ｃ）に示すように、貫通コンタクト領域ＴＰには、絶縁領域ＮＲが含まれ、複数の柱状部ＨＲ及びブロック部ＢＲが配置されている。
【0072】
絶縁領域ＮＲは、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された構成を有する。複数の絶縁層ＮＬは例えば窒化シリコン層等であり、後述するように、犠牲層と絶縁層ＯＬとが積層された積層体から積層体ＬＭを形成する際、ワード線ＷＬに置き換えられることなく残った犠牲層である。
【0073】
絶縁領域ＮＲには貫通コンタクトＣ４が配置される。貫通コンタクトＣ４は、絶縁層５２、及び絶縁領域ＮＲの絶縁層ＮＬ，ＯＬを貫通し、ソース線ＳＬに設けられた開口部ＯＰを通って、周辺回路ＣＵＡ（図１（ａ）参照）を覆う絶縁層５０に到達する。貫通コンタクトＣ４は、貫通コンタクトＣ４の外周を覆う絶縁層５７と、絶縁層５７の内側に充填されるタングステン層等の導電層２３とを有する。
【0074】
導電層２３は、絶縁層５３中に配置されるプラグＶ０を介して、絶縁層５８中に配置される上層配線ＭＸと接続される。この上層配線ＭＸは、階段部ＳＰのコンタクトＣＣと接続されている。また、導電層２３は、絶縁層５０中に配置される下層配線Ｄ２を介して周辺回路ＣＵＡと接続される。
【0075】
以上の構成により、周辺回路ＣＵＡから、貫通コンタクトＣ４、コンタクトＣＣ、及びワード線ＷＬ等を介してメモリセルＭＣに所定の電圧を印加して、メモリセルＭＣを記憶素子として動作させることができる。貫通コンタクトＣ４は、絶縁層５７を有し、また、絶縁層ＮＬ，ＯＬが積層された絶縁領域ＮＲ内に配置されるので、例えばワード線ＷＬ等とのショートが発生してしまうことが抑制される。
【0076】
絶縁領域ＮＲのＹ方向両側にはブロック部ＢＲが配置されている。ブロック部ＢＲは、絶縁領域ＮＲのＸ方向の側面に沿ってＸ方向に延びるとともに、絶縁層５２及び積層体ＬＭを貫通してソース線ＳＬに到達する板状の絶縁部材として構成される。ブロック部ＢＲは、後述するように、犠牲層と絶縁層ＯＬとが積層された積層体から積層体ＬＭを形成する際、絶縁領域ＮＲの絶縁層ＮＬがワード線ＷＬに置き換えられることを阻害する。
【0077】
（板状コンタクトの層構造）
次に、図４を用いて、半導体記憶装置１が備える板状コンタクトＬＩのより詳細な層構造の例について説明する。図４は、実施形態にかかる半導体記憶装置１が備える板状コンタクトＬＩの層構造の一例を示す図である。
次に、図４を用いて、半導体記憶装置１が備える板状コンタクトＬＩのより詳細な層構造の例について説明する。図４は、実施形態にかかる半導体記憶装置１が備える板状コンタクトＬＩの層構造の一例を示す図である。
【0078】
図４（ａ）は、階段領域ＳＲにおける板状コンタクトＬＩのＹ方向に沿う断面図であって、コンタクト部ＬＩｃの断面を示す。図４（ｂ）は、階段領域ＳＲにおける板状コンタクトＬＩのＹ方向に沿う断面図であって、コンタクト部ＬＩｃから外れた部分の断面を示す。図４（ｃ）は、メモリ領域ＭＲにおける板状コンタクトＬＩのＹ方向に沿う断面図である。
【0079】
図４（ｄ）は、階段領域ＳＲにおける板状コンタクトＬＩの横断面図であって、任意のワード線ＷＬの高さ位置における断面を示す。図４（ｅ）は、メモリ領域ＭＲにおける板状コンタクトＬＩの横断面図であって、任意のワード線ＷＬの高さ位置における断面を示す。
【0080】
図４（ｄ）に示すように、階段領域ＳＲにおいて、絶縁層５５は、板状コンタクトＬＩのＹ方向に向かい合う側壁における層厚が、他の部分より薄くなったコンタクト部ＬＩｃの部分と、コンタクト部ＬＩｃの部分よりも厚くなった部分とを有する。
【0081】
より具体的には、絶縁層５５は絶縁層５５ａ，５５ｂを含み、絶縁層５５の層厚が厚くなった部分の板状コンタクトＬＩ側壁には、板状コンタクトＬＩの側壁側から側壁絶縁層としての絶縁層５５ａ，５５ｂがこの順に配置されている。一方、絶縁層５５の層厚が薄くなったコンタクト部ＬＩｃの側壁には、絶縁層５５ａ，５５ｂのうち絶縁層５５ｂが配置されている。
【0082】
図４（ａ）（ｄ）に示すように、このコンタクト部ＬＩｃにおいては、絶縁層５５ｂの絶縁層ＯＬと対向する面にブロック層６１が配置されている。また、コンタクト部ＬＩｃにおいて、このブロック層６１は、絶縁層５５ｂのワード線ＷＬと対向する面には配置されていない。
【0083】
金属元素含有層としてのブロック層６１は、酸化アルミニウム（Ａｌ２Ｏ３）層等の金属酸化物を含む層である。絶縁層５５ｂの絶縁層ＯＬと対向する面に配置されるブロック層６１は、絶縁層ＯＬとワード線ＷＬとの間の位置へと更に延びる。
【0084】
ブロック層６１とワード線ＷＬとの間には、更にバリアメタル層２４が配置されている。つまり、絶縁層ＯＬとワード線ＷＬとの間には、絶縁層ＯＬ側から順に、ブロック層６１及びバリアメタル層２４が介挿されている。このように、バリアメタル層２４は、ワード線ＷＬの表裏層に配置され、ワード線ＷＬを構成するタングステンまたはモリブデン等の金属原子が、隣接する他の層に拡散することを抑制する。バリアメタル層２４は、例えばチタン層、窒化チタン層、タンタル層、及び窒化タンタル層の少なくともいずれかの層を含む。
【0085】
同様に、コンタクト部ＬＩｃの導電層２２と絶縁層５５ｂとの間にもバリアメタル層２５が介挿されている。このように、バリアメタル層２５は、導電層２２と接して配置され、導電層２２を構成するタングステン等の金属原子が、隣接する他の層に拡散することを抑制する。バリアメタル層２５は、バリアメタル層２４と同様、例えばチタン層、窒化チタン層、タンタル層、及び窒化タンタル層の少なくともいずれかの層を含む。
【0086】
図４（ｂ）（ｄ）に示すように、コンタクト部ＬＩｃを除く、絶縁層５５の層厚が厚くなった部分において、絶縁層５５は、層厚方向の所定位置で、積層体ＬＭの積層方向の全体に亘って側壁絶縁層内を延びるブロック層６１を含む。より具体的には、ブロック層６１は、絶縁層５５ａ，５５ｂの間の位置に介挿され、絶縁層５５ａ，５５ｂ間を積層体ＬＭの積層方向に延びる。
【0087】
また、ブロック層６１は、板状コンタクトＬＩのコンタクト部ＬＩｃ以外の上記部分において、絶縁層５５ａのワード線ＷＬと対向する面にも配置されている。ブロック層６１は、コンタクト部ＬＩｃ以外の上記部分において、絶縁層５５ａの絶縁層ＯＬと対向する面には配置されていない。
【0088】
絶縁層５５ａのワード線ＷＬと対向する面に配置されるブロック層６１は、ワード線ＷＬと絶縁層ＯＬとの間の位置へと更に延びる。つまり、ブロック層６１は、ワード線ＷＬの積層体ＬＭの積層方向両側の面と、板状コンタクトＬＩに対向するワード線ＷＬの端面とを覆っている。
【0089】
ブロック層６１の更に内側にはバリアメタル層２４が配置されている。つまり、絶縁層ＯＬとワード線ＷＬとの間、及び絶縁層５５ａとワード線ＷＬとの間には、絶縁層ＯＬ及び絶縁層５５ａ側から順に、ブロック層６１及びバリアメタル層２４が介挿されている。同様に、板状コンタクトＬＩの導電層２２と絶縁層５５ｂとの間にはバリアメタル層２５が介挿されている。
【0090】
また、絶縁層５５ａ，５５ｂ間に介挿されるブロック層６１と、絶縁層５５ａのワード線ＷＬと対向する面に配置されるブロック層６１とは、板状コンタクトＬＩの他の部分よりもＹ方向両側に迫り出したコンタクト部ＬＩｃで終端する絶縁層５５ａの端部において互いに結合している。つまり、ワード線ＷＬの高さ位置において、ブロック層６１は、絶縁層５５ａの周囲を覆っている。
【0091】
図４（ｃ）（ｅ）に示すように、メモリ領域ＭＲにおいて、板状コンタクトＬＩは、階段領域ＳＲのコンタクト部ＬＩｃと同じ層構造を有する。
【0092】
つまり、メモリ領域ＭＲにおいて、板状コンタクトＬＩは、Ｙ方向に向かい合う側壁に絶縁層５５ｂを有する。絶縁層５５ｂの絶縁層ＯＬと対向する面にはブロック層６１が配置される。ブロック層６１は、絶縁層５５ｂのワード線ＷＬと対向する面に配置されることなく、絶縁層ＯＬとワード線ＷＬとの間の位置へと延びる。
【0093】
ブロック層６１とワード線ＷＬとの間にはバリアメタル層２４が配置されている。同様に、板状コンタクトＬＩの絶縁層５５ｂと導電層２２との間にはバリアメタル層２５が配置されている。
【0094】
（半導体記憶装置の製造方法）
次に、図５～図１４を用いて、実施形態の半導体記憶装置１の製造方法について説明する。図５～図１４は、実施形態にかかる半導体記憶装置１の製造方法の手順の一例を示す図である。なお、図５～図１４に示す処理の前に、基板ＳＢ上に周辺回路ＣＵＡが形成され、周辺回路ＣＵＡを覆う絶縁層５０が形成され、絶縁層５０を覆うソース線ＳＬが形成済みであるものとする。
次に、図５～図１４を用いて、実施形態の半導体記憶装置１の製造方法について説明する。図５～図１４は、実施形態にかかる半導体記憶装置１の製造方法の手順の一例を示す図である。なお、図５～図１４に示す処理の前に、基板ＳＢ上に周辺回路ＣＵＡが形成され、周辺回路ＣＵＡを覆う絶縁層５０が形成され、絶縁層５０を覆うソース線ＳＬが形成済みであるものとする。
【0095】
【0096】
図５（ａ）に示すように、ソース線ＳＬ上に、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後に導電材料に置き換えられてワード線ＷＬとなる犠牲層として機能する。
【0097】
図５（ｂ）に示すように、積層体ＬＭｓの一部領域において、絶縁層ＮＬと絶縁層ＯＬとを階段状に掘り下げて、階段部ＳＰを形成する。階段部ＳＰは、フォトレジスト層等のマスクパターンのスリミングと、積層体ＬＭｓの絶縁層ＮＬと絶縁層ＯＬとのエッチングを複数回繰り返すことで形成される。
【0098】
すなわち、積層体ＬＭｓの上面に、階段部ＳＰの形成位置に開口部を有するマスクパターンを形成し、例えば絶縁層ＮＬと絶縁層ＯＬとを１層ずつエッチング除去する。また、酸素プラズマ等による処理で、開口部のマスクパターン端部を後退させて開口部を広げ、絶縁層ＮＬと絶縁層ＯＬとを更に１層ずつエッチング除去する。このような処理を複数回繰り返すことで、マスクパターンの開口部における絶縁層ＮＬと絶縁層ＯＬとが階段状に掘り下げられていく。
【0099】
また、上記の処理を所定回数繰り返すごとに、マスクパターンを新たに形成し直して、マスクパターンの層厚が所定以上に維持されるようにする。このとき、マスクパターンの開口部の位置を調整することで、比較的なだらかに傾斜する階段部ＳＰと、急峻なダミー階段部ＳＰｄｆ，ＳＰｄｓとが形成される。同様に、積層体ＬＭｓのＸ方向の両端部およびＹ方向の両端部におけるマスクパターンの端部位置を調整することで、ダミー階段部ＳＰｄｆ，ＳＰｄｓと同様、急峻なダミー階段部が積層体ＬＭｓの４つの端部にそれぞれ形成される。
【0100】
図５（ｂ）は、このように形成された階段部ＳＰの３段目の断面図である。図５（ｂ）に示す断面は、後に形成される板状コンタクトＬＩによって、２つの階段部ＳＰに分離される。また、それぞれの階段部ＳＰの積層体ＬＭｓのＹ方向片側には、ダミー階段部ＳＰｄｓが形成されている。
【0101】
図５（ｃ）に示すように、階段部ＳＰを覆い、積層体ＬＭｓの上面の高さまで達する酸化シリコン層等の絶縁層５１を形成する。つまり、絶縁層５１は、階段部ＳＰ及びダミー階段部ＳＰｄｓ，ＳＰｄｆで囲まれた擂り鉢状の領域に形成される。また、絶縁層５１は、ダミー階段部を端部に有する積層体ＬＭｓの周囲にも形成される。また、積層体ＬＭｓの上面、及び階段部ＳＰを含む擂り鉢状の領域における絶縁層５１の上面を覆う絶縁層５２が更に形成される。
【0102】
図６（ａ）に示すように、階段部ＳＰ及びダミー階段部ＳＰｄｓ，ＳＰｄｆで囲まれた擂り鉢状の領域に、絶縁層５２，５１及び積層体ＬＭｓを貫通してソース線ＳＬに到達する複数のホールＨＬを形成する。
【0103】
図６（ｂ）に示すように、ホールＨＬ内に酸化シリコン層等の絶縁層が充填され、複数の柱状部ＨＲが形成される。このとき同様に、積層体ＬＭｓ端部のダミー階段部にも、複数の柱状部ＨＲが形成される。
【0104】
次に、図７及び図８にピラーＰＬが形成される様子を示す。図７及び図８は、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面を示している。ただし、上述のように、ピラーＰＬは、円形、楕円形、または小判型（オーバル型）等であるので、断面の方向を問わず同様の断面形状を有する。
【0105】
図７（ａ）に示すように、メモリ領域ＭＲが形成されることとなる領域においても、上述の各種処理によって、ソース線ＳＬ上に積層体ＬＭｓが形成され、積層体ＬＭｓ上に絶縁層５２が形成されている。この状態において、絶縁層５２及び積層体ＬＭｓを貫通し、ソース線ＳＬに到達する複数のメモリホールＭＨを形成する。
【0106】
図７（ｂ）に示すように、メモリホールＭＨ内に、メモリホールＭＨの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮが積層されたメモリ層ＭＥを形成する。上述のように、ブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮは例えば酸化シリコン層等であり、電荷蓄積層ＣＴは例えば窒化シリコン層等である。
【0107】
また、トンネル絶縁層ＴＮの内側に、ポリシリコン層またはアモルファスシリコン層等のチャネル層ＣＮを形成する。チャネル層ＣＮは、メモリホールＭＨの底面にも形成される。また、チャネル層ＣＮの更に内側に、酸化シリコン層等のコア層ＣＲを充填する。
【0108】
図７（ｃ）に示すように、絶縁層５２の上面に露出したコア層ＣＲを所定深さまでエッチング除去して、窪みＤＮを形成する。
【0109】
図８（ａ）に示すように、窪みＤＮの内部をポリシリコン層またはアモルファスシリコン層等で充填してキャップ層ＣＰを形成する。これにより、複数のピラーＰＬが形成される。
【0110】
図８（ｂ）に示すように、キャップ層ＣＰの上面と共に絶縁層５２をエッチバックする。これにより、キャップ層ＣＰの厚さが減少する。
【0111】
図８（ｃ）に示すように、エッチバックにより薄くなった絶縁層５２を積み増す。これにより、キャップ層ＣＰの上面が絶縁層５２に覆われる。
【0112】
【0113】
【0114】
【0115】
図９（ｂ）及び図１０（ｂ）は、階段領域ＳＲのＹ方向に沿う断面を示している。ここで、図９（ｂ）に示すように、階段部ＳＰにおいても、上述の図７及び図８の処理によって、柱状部ＨＲの上端部がエッチバックされ、絶縁層５２が積み増しされて、柱状部ＨＲの上面が絶縁層５２に覆われている。
【0116】
【0117】
図９に示すように、Ｘ方向に沿う方向に延びるとともに、絶縁層５２，５１及び積層体ＬＭｓを貫通し、ソース線ＳＬに到達するスリットＳＴを形成する。また、スリットＳＴ内の一部に充填されるように絶縁層５５ａを形成する。絶縁層５５ａは、絶縁層５２の上面およびスリットＳＴの側壁に形成されるとともに、スリットＳＴ内の所定高さまで充填される。なお、以降の図面においては、絶縁層５２上面の絶縁層５５ａを省略する。
【0118】
スリットＳＴ内に充填される絶縁層５５ａの高さは、例えば積層体ＬＭｓの上面高さの半分以下の高さであることが好ましい。これにより、スリットＳＴ内の絶縁層５５ａ上に後に充填される導電層２２の体積を充分に確保して、板状コンタクトＬＩの配線抵抗を下げることができる。
【0119】
図１０に示すように、階段領域ＳＲにおけるスリットＳＴの所定位置に、後にコンタクト部ＬＩｃとなるホールＳＴｃを形成する。ここで、図１０（ｂ）に示す複数のスリットＳＴにおいて、紙面右側から順に、ホールＳＴｃから外れた部分、ホールＳＴｃ、及びホールＳＴｃから外れた部分の断面がそれぞれ示されている。
【0120】
図１０（ａ）（ｂ）に示すように、ホールＳＴｃは、図９の処理で形成されたスリットＳＴの幅を拡張しつつ、絶縁層５２，５１、積層体ＬＭｓ、及びスリットＳＴ下部の絶縁層５５ａを貫通してソース線ＳＬに到達する。つまり、ホールＳＴｃの形成位置において、スリットＳＴの底面からはソース線ＳＬが露出する。
【0121】
また、ホールＳＴｃの形成によってスリットＳＴが拡幅されるため、ホールＳＴｃ部分において、スリットＳＴのＹ方向に向かい合う側壁から絶縁層５５ａが除去される。これにより、ホールＳＴｃのＹ方向両側の側面には積層体ＬＭｓの絶縁層ＮＬ，ＯＬの端面が露出する。
【0122】
また、図１０（ｃ）に示すように、ホールＳＴｃは、スリットＳＴに隣接してＸ方向に配列される複数の柱状部ＨＲのそれぞれとＹ方向に並ばないよう、Ｘ方向において柱状部ＨＲ同士の間の位置に形成することが好ましい。この場合、コンタクト部ＬＩｃのＹ方向端部から、スリットＳＴに隣接する柱状部ＨＲまでの距離を、両者をＹ方向に並べた場合よりも離すことができる。これにより、ホールＳＴｃ形成時の位置ずれ、または柱状部ＨＲが傾くこと等によって、コンタクト部ＬＩｃと柱状部ＨＲとが接触してしまうことが抑制される。
【0123】
また、ホールＳＴｃは、Ｘ方向において、例えば隣接するスリットＳＴのホールＳＴｃ間に形成される。また、１つのスリットＳＴに属してＸ方向に間欠的に配置されるホールＳＴｃ同士の間隔は、例えばＹ方向に隣接するスリットＳＴ間の距離の１／２以下となっている。
【0124】
なお、図１０に示す処理において、メモリ領域ＭＲのスリットＳＴにはホールＳＴｃは形成されない。また、図１０に示す処理の前または後に、メモリ領域ＭＲのスリットＳＴ内から絶縁層５５ａを除去する。これにより、スリットＳＴのＹ方向に向かい合いＸ方向に沿う方向に延びる側面には、積層体ＬＭｓの絶縁層ＮＬ，ＯＬの端面が露出する。また、スリットＳＴの底面からはソース線ＳＬが露出する。
【0125】
メモリ領域ＭＲのスリットＳＴ内から絶縁層５５ａを除去する際には、階段領域ＳＲのスリットＳＴをフォトレジスト層等のマスク層で覆っておく。これにより、階段領域ＳＲのスリットＳＴにおいて絶縁層５５ａが除去されることが抑制される。
【0126】
【0127】
図１１（ａ）に示すように、スリットＳＴから、例えば熱リン酸等の薬液を注入し、積層体ＬＭｓの絶縁層ＮＬを除去する。階段領域ＳＲにおいては、スリットＳＴの一部側壁が絶縁層５５ａに覆われているものの、ホールＳＴｃ部分において絶縁層５５ａは除去されている。このため、ホールＳＴｃ部分を介して薬液が積層体ＬＭｓへと浸透して絶縁層ＮＬを除去することができる。
【0128】
一方、メモリ領域ＭＲにおいては、スリットＳＴの側壁全体から絶縁層５５ａが除去されているため、スリットＳＴの側壁全体から薬液が積層体ＬＭｓへと浸透して絶縁層ＮＬが除去される。
【0129】
これにより、複数のギャップ層ＧＰを有する積層体ＬＭｇが形成される。積層体ＬＭｇは、複数のギャップ層ＧＰを有することで脆弱な構造となっている。階段領域ＳＲ及び積層体ＬＭｇ端部では、このような脆弱な積層体ＬＭｇを複数の柱状部ＨＲが支持する。メモリ領域ＭＲでは、脆弱な積層体ＬＭｇを複数のピラーＰＬが支持する。これらの柱状部ＨＲ及びピラーＰＬにより、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇが歪んだり倒壊したりすることが抑制される。
【0130】
図１１（ｂ）に示すように、スリットＳＴから、例えばタングステンまたはモリブデン等の導電体の原料ガスを注入し、積層体ＬＭｇのギャップ層ＧＰを充填して複数のワード線ＷＬを形成する。この場合も、階段領域ＳＲではホールＳＴｃ部分を介して、メモリ領域ＭＲではスリットＳＴ全体から、原料ガスが積層体ＬＭｓへと浸透してワード線ＷＬが形成される。
【0131】
これにより、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭが形成される。なお、図１１に示す絶縁層ＮＬからワード線ＷＬへの置き換え処理をリプレース処理と呼ぶことがある。
【0132】
【0133】
図１２（ａ）に示すように、熱リン酸等の薬液の注入が開始されると、階段領域ＳＲにおいては、ホールＳＴｃから積層体ＬＭｓへと同心円状に薬液が広がって絶縁層ＮＬが除去されていく。
【0134】
このとき、上述のように、１つのスリットＳＴに形成された複数のホールＳＴｃ間の距離は、隣接するスリットＳＴ間の距離の１／２以下であることが好ましい。これにより、隣接するスリットＳＴ間の領域内の絶縁層ＮＬが、Ｙ方向両側のホールＳＴｃから効率的に除去される。
【0135】
また、上述のように、ホールＳＴｃは、隣接するスリットＳＴに形成されたホールＳＴｃとＹ方向に並ばないよう、Ｘ方向において隣接するスリットＳＴのホールＳＴｃ間に配置されていることが好ましい。これにより、１つのホールＳＴｃがカバーすべき絶縁層ＮＬの除去領域を狭めることができ、より効率的に絶縁層ＮＬが除去される。
【0136】
図１２（ｂ）に示すように、積層体ＬＭｓへの薬液の浸透が進行すると、複数のホールＳＴｃが上記配置を取ることによって、隣接するスリットＳＴ間の領域内の絶縁層ＮＬが略隙間なく網羅的に除去されていく。
【0137】
次に、図１３に絶縁層５５ｂが形成される様子を示す。図１３（ａ）は、スリットＳＴのＸ方向に沿う断面を示しており、図２（ｂ）に対応する。図１３（ｂ）は、階段領域ＳＲのＹ方向に沿う断面を示している。図１３（ｃ）は、階段領域ＳＲの任意のワード線ＷＬの高さ位置での横方向の断面を示している。
【0138】
図１３に示すように、絶縁層５５ｂが、絶縁層５２の上面、並びにスリットＳＴの側面および底面に形成される。ホールＳＴｃの形成位置では、絶縁層５５ｂは、スリットＳＴの側面に露出した積層体ＬＭのワード線ＷＬ及び絶縁層ＯＬの端面、スリットＳＴ下部に充填された絶縁層５５ａのホールＳＴｃと対向する面、及びスリットＳＴの底面に露出したソース線ＳＬ上に形成される。ホールＳＴｃの形成位置以外では、絶縁層５５ｂは、スリットＳＴの側面を覆う絶縁層５５ａ上およびスリットＳＴ下部に充填された絶縁層５５ａの上面に形成される。
【0139】
この後、ホールＳＴｃ底面の絶縁層５５ｂを除去してソース線ＳＬを露出させ、スリットＳＴ内に導電層２２を充填する。ホールＳＴｃ底面の絶縁層５５ｂを除去する際、絶縁層５２の上面、及びスリットＳＴ下部に充填された絶縁層５５ａの上面からも絶縁層５５ｂが除去されてもよい。また、スリットＳＴ下部に充填された絶縁層５５ａのホールＳＴｃと対向する面の絶縁層５５ｂが除去されてもよい。
【0140】
一方、メモリ領域ＭＲにおいては、絶縁層５５ｂは、絶縁層５２の上面、並びにスリットＳＴの積層体ＬＭが露出した側面およびソース線ＳＬが露出した底面に形成される。その後、メモリ領域ＭＲにおいても階段領域ＳＲと並行して、スリットＳＴ底面の絶縁層５５ｂを除去してソース線ＳＬを露出させ、スリットＳＴ内に導電層２２を充填する。スリットＳＴ底面の絶縁層５５ｂを除去する際、絶縁層５２の上面からも絶縁層５５ｂが除去されてもよい。
【0141】
ここで、図１４に各種の層が形成される様子をより詳細に示す。図１４（Ａａ）～（Ａｄ）は、階段領域ＳＲにおけるスリットＳＴのＹ方向に沿う断面図であって、ホールＳＴｃの断面を示す。図１４（Ｂａ）～（Ｂｄ）は、階段領域ＳＲにおけるスリットＳＴのＹ方向に沿う断面図であって、ホールＳＴｃから外れた部分の断面を示す。
【0142】
なお、メモリ領域ＭＲにおけるスリットＳＴ部分の各層の形成の様子は、図１４（Ａａ）～（Ａｄ）に示す、ホールＳＴｃ部分の各層の形成の様子と同様であるので図示および説明を省略する。
【0143】
図１４（Ａａ）に示すように、スリットＳＴに形成されたホールＳＴｃを介して積層体ＬＭｓの絶縁層ＮＬが除去された後、ギャップ層ＧＰへのワード線ＷＬの形成に先駆けて、積層体ＬＭｇの積層方向においてギャップ層ＧＰに隣接する絶縁層ＯＬの上下面にはブロック層６１が形成される。このとき、ホールＳＴｃ部分においては、スリットＳＴに面した絶縁層ＯＬの端面にもブロック層６１が形成される。
【0144】
図１４（Ａｂ）に示すように、積層体ＬＭｇの積層方向においてギャップ層ＧＰに隣接する絶縁層ＯＬの上下面に、更にバリアメタル層２４が形成される。このとき、スリットＳＴに面した絶縁層ＯＬの端面にもバリアメタル層２４が形成される。これにより、絶縁層ＯＬの上下面および端面に形成されたブロック層６１がバリアメタル層２４によって覆われる。
【0145】
図１４（Ａｃ）に示すように、ギャップ層ＧＰにタングステンまたはモリブデン等を充填してワード線ＷＬを形成する。このとき、タングステンまたはモリブデン等の導電層はスリットＳＴ内にも充填される。スリットＳＴ内に充填された導電層は除去される。
【0146】
このとき、スリットＳＴ内に形成されたブロック層６１及びバリアメタル層２４のうち、少なくともバリアメタル層２４も導電層と共に除去される。一方、ブロック層６１は、スリットＳＴに面した絶縁層ＯＬの端面に残る場合がある。ブロック層６１は、酸化アルミニウム層等の絶縁性の層であるので、スリットＳＴ内に残っていても板状コンタクトＬＩ等の電気特性に影響を及ぼす恐れはない。
【0147】
図１４（Ａｄ）に示すように、スリットＳＴの側壁を覆う絶縁層５５ｂが形成される。この後、絶縁層５５ｂを覆うバリアメタル層２５が更に形成され、スリットＳＴ内に導電層２２が充填される。
【0148】
これにより、上述の図４（ａ）に示す層構造を有するコンタクト部ＬＩｃが形成される。
【0149】
図１４（Ｂａ）に示すように、ワード線ＷＬの形成に先駆けてブロック層６１が形成される際、階段領域ＳＲにおけるホールＳＴｃ以外のスリットＳＴは、側壁に絶縁層５５ａを有している。このため、ブロック層６１は、絶縁層ＯＬの上下面に形成されるとともに、スリットＳＴ内の絶縁層５５ａ上にも形成される。また、絶縁層５５ａのギャップ層ＧＰ側の面においては、ブロック層６１はギャップ層ＧＰの高さ位置に形成される。絶縁層ＯＬのスリットＳＴ側の端面は絶縁層５５ａで覆われているため、ブロック層６１は形成されない。
【0150】
図１４（Ｂｂ）に示すように、続いてバリアメタル層２４が形成される際には、バリアメタル層２４は、絶縁層ＯＬの上下面に形成されるとともに、スリットＳＴ内の絶縁層５５ａ上、及びギャップ層ＧＰの高さ位置における絶縁層５５ａのギャップ層ＧＰ側の面に形成される。これにより、絶縁層ＯＬの上下面、スリットＳＴ内の絶縁層５５ａ上、及びギャップ層ＧＰの高さ位置における絶縁層５５ａのギャップ層ＧＰ側の面に形成されたブロック層６１がバリアメタル層２４によって覆われる。
【0151】
図１４（Ｂｃ）に示すように、ワード線ＷＬを形成する際にスリットＳＴ内に充填されたタングステンまたはモリブデン等の導電層は除去される。このとき、スリットＳＴ内に形成されたバリアメタル層２４も導電層と共に除去される。一方、ブロック層６１は、絶縁層５５ａのスリットＳＴ側の面上に残る場合がある。
【0152】
図１４（Ｂｄ）に示すように、スリットＳＴの側壁を覆う絶縁層５５ｂが形成される。この後、絶縁層５５ｂを覆うバリアメタル層２５が更に形成され、スリットＳＴ内に導電層２２が充填される。
【0153】
これにより、階段領域ＳＲにおいて、上述の図４（ｂ）に示す層構造を有する板状コンタクトＬＩが形成される。
【0154】
さらにこの後、階段部ＳＰの各段に、その段に属する最上段のワード線ＷＬに到達するホールを形成し、ホールの側壁に絶縁層５４を形成し、絶縁層５４の内部に導電層２１を充填して、複数のワード線ＷＬにそれぞれ接続されるコンタクトＣＣを形成する。
【0155】
また、絶縁層５２及び積層体ＬＭｓを貫通して下層配線Ｄ２に到達するホールを形成し、ホールの側壁に絶縁層５７を形成し、絶縁層５７の内部に導電層２３を充填して、下層配線Ｄ２を介して周辺回路ＣＵＡに電気的に接続される貫通コンタクトＣ４を形成する。ただし、貫通コンタクトＣ４を形成するためのホールは、上述の図９のスリットＳＴを形成する処理と並行して一括に形成されてもよい。
【0156】
また、絶縁層５２上に絶縁層５３を形成し、絶縁層５３を貫通して、板状コンタクトＬＩ、貫通コンタクトＣ４、及びコンタクトＣＣにそれぞれ接続されるプラグＶ０を形成する。また、絶縁層５３，５２を貫通して、ピラーＰＬに接続されるプラグＣＨを形成する。更に、プラグＶ０，ＣＨにそれぞれ接続される上層配線ＭＸ、ビット線ＢＬ等を形成する。
【0157】
以上により、実施形態の半導体記憶装置１が製造される。
【0158】
３次元不揮発性メモリ等の半導体記憶装置の製造工程において、窒化シリコン層等の犠牲層をタングステン層等の導電層に置き換えるリプレース処理が行われる場合がある。リプレース処理においては、犠牲層が除去されて積層体が脆弱な構造となる。このため、積層体中に残った酸化シリコン層等の絶縁層が撓んだり、積層体自体が歪んだり倒壊したりしてしまう場合がある。
【0159】
また、階段部の上方等に形成された絶縁層は引っ張り応力を発生させる。これによって、積層体には圧縮応力が働く。階段部は、この絶縁層に覆われるため応力集中が起こりやすい。階段部に積層体を支持する柱状部を配置しても、柱状部の配置を高密度化するには限度があり、このような応力の影響を充分に抑制できないことがある。
【0160】
ここで、図１５に、犠牲層が除去された状態の積層体の階段部における模式図を示す。図１５（ａ）は、スリットＳＴ’全体を用いてリプレースを行う場合の例であり、任意の絶縁層ＯＬ’の高さ位置での横断面図である。図１５（ｂ）は、スリットＳＴにホールＳＴｃを設けた場合の例であり、任意の絶縁層ＯＬの高さ位置での横断面図である。
【0161】
図１５（ａ）に示すように、スリットＳＴ’の側壁に絶縁層を形成せず、スリットＳＴ’全体を用いてリプレースを行った場合、スリットＳＴ’から離れ、周囲を柱状部ＨＲ’に囲まれた領域ＦＢ’では、上下がギャップ層となった絶縁層ＯＬ’は周囲を柱状部ＨＲ’によって支持された両端固定梁のような状態となり、比較的強固な構成を有する。
【0162】
一方、スリットＳＴ’とスリットＳＴ’に隣接する柱状部ＨＲ’との間の領域ＣＬ’では、スリットＳＴ’側の絶縁層ＯＬ’端部を支持するものはなく、片持ち梁のようなより脆弱な構成となっている。
【0163】
この領域ＣＬ’では、スリットＳＴ’と柱状部ＨＲ’とが最大距離ＭＸｃ’ となる部位が絶縁層ＯＬ’の撓みリスクが最大となる部位である。シミュレーションを用いた解析によれば、片持ち梁状の領域ＣＬ’では、絶縁層ＯＬ’の撓みを許容範囲内に抑えるためには、最大距離ＭＸｃ’を所定の閾値以下に抑えることが望ましいことが判っている。
【0164】
しかしながら、上述のように、柱状部ＨＲ’を高密度に配置するには限界があり、メモリ領域のピラーの配置密度と比較しても、柱状部ＨＲ’の配置密度は低い傾向にある。このため、階段部においては絶縁層ＯＬ’の撓みリスクがメモリ領域よりも高く、また、階段部の中でもスリットＳＴ’近傍の領域ＣＬ’において、絶縁層ＯＬ’の撓みリスクがいっそう高くなることがある。
【0165】
さらに、シミュレーションを用いた解析によれば、ソース線側に近い積層体下層側の絶縁層ＯＬ’において撓みリスクがよりいっそう高くなることが判っている。積層構造を有する積層体に比べ、ソース線およびその下方は、例えば単一の材料から構成された堅固な構造を有している。このため、ソース線と積層体との境界部分が、応力による影響を最も受けやすい領域の１つとなっていると推測される。
【0166】
積層体中に残った絶縁層に撓みが生じると、その後、形成されるワード線の厚さがばらついてしまったり、積層方向に隣接する絶縁層によってギャップ層が閉塞して、ワード線が断線してしまったりすることがある。
【0167】
図１５（ｂ）に示すように、スリットＳＴにホールＳＴｃを設け、ホールＳＴｃを介してリプレースを行った場合、領域ＦＢでは、絶縁層ＯＬは周囲を柱状部ＨＲに支持され、絶縁層ＯＬの撓みリスクは図１５（ａ）の例と略同等と考えられる。
【0168】
一方、スリットＳＴとスリットＳＴに隣接する柱状部ＨＲとの間の領域内で、ホールＳＴｃ近傍を除く領域では、スリットＳＴ側の絶縁層ＯＬの端部はスリットＳＴ側壁の絶縁層５５ａに支持され、両端固定梁状の比較的強固な構成となっている。したがって、絶縁層ＯＬが片持ち梁状となっているのはホールＳＴｃ近傍の領域ＣＬのみである。
【0169】
加えて、領域ＣＬにおいて、絶縁層ＯＬの撓みリスクが最大となる部位でのスリットＳＴと柱状部ＨＲとの最大距離ＭＸｃは、ホールＳＴｃのＹ方向端部が柱状部ＨＲ側へと迫り出しているため、例えば図１５（ａ）の最大距離ＭＸｃ’よりも短くなっている。このため、最大距離ＭＸｃを上記所定の閾値以下とすることが容易となり、絶縁層ＯＬの撓みを許容範囲内に抑えることができる。
【0170】
また、上述したように、スリットＳＴに設けられたホールＳＴｃと、スリットＳＴに隣接する柱状部ＨＲとがＹ方向に並ばないよう、ホールＳＴｃの形成位置が調整されている。このため、スリットＳＴと柱状部ＨＲとの最小距離ＭＮｃが小さくなり過ぎて、板状コンタクトＬＩと柱状部ＨＲとが接触してしまうのを抑制することもできる。
【0171】
実施形態の半導体記憶装置１によれば、板状コンタクトＬＩは、階段部ＳＰにおいてＸ方向に沿って間欠的に配置され、積層体ＬＭを貫通してソース線ＳＬに接続する複数のコンタクト部ＬＩｃを含む。
【0172】
つまり、後にコンタクト部ＬＩｃとなるホールＳＴｃを介してリプレースを行うことで、リプレース時における積層体ＬＭｇの強度を高めることができる。
【0173】
また、リプレース後、これらのホールＳＴｃをコンタクト部ＬＩｃとすることで、コンタクト部ＬＩｃを介してソース線ＳＬと導通をとることができ、板状コンタクトＬＩをソース線コンタクトとして機能させることができる。
【0174】
実施形態の半導体記憶装置１によれば、複数のコンタクト部ＬＩｃは、板状コンタクトＬＩの上部位置でＸ方向に沿って延びる導電層２２によってＸ方向に沿う方向に連結されている。これにより、板状コンタクトＬＩの配線抵抗を下げ、電気特性を向上させることができる。
【0175】
実施形態の半導体記憶装置１によれば、板状コンタクトＬＩは、階段部ＳＰにおいて、複数のコンタクト部ＬＩｃによってＸ方向に沿う方向に分断された絶縁層５５ａを下部に含む。これにより、リプレース時、スリットＳＴ下部の絶縁層５５ａによって、積層体ＬＭｇ下層の絶縁層ＯＬをより強固に支持することができる。
【0176】
実施形態の半導体記憶装置１によれば、メモリ領域ＭＲにおいて、導電層２２はＸ方向で連続的にソース線ＳＬと接続されている。これにより、メモリ領域ＭＲにおける板状コンタクトＬＩの配線抵抗を下げることができる。
【0177】
実施形態の半導体記憶装置１によれば、複数のコンタクト部ＬＩｃは、板状コンタクトＬＩに隣接してＸ方向に沿って配列される複数の柱状部ＨＲのそれぞれと、Ｙ方向に対向する位置からずれて配置されている。これにより、上述のように、板状コンタクトＬＩと柱状部ＨＲとの最小距離ＭＮｃを所定値以上に維持して、これらが互いに接触してしまうのを抑制することができる。
【0178】
実施形態の半導体記憶装置１によれば、複数のコンタクト部ＬＩｃのＹ方向の幅は、板状コンタクトＬＩの他の部分のＹ方向の幅よりも広い。これにより、上述のように、片持ち梁状の領域ＣＬにおけるホールＳＴｃと柱状部ＨＲとの最大距離ＭＸｃを縮小して、リプレース時の絶縁層ＯＬの撓みリスクをより減少させることができる。
【0179】
実施形態の半導体記憶装置１によれば、１つの板状コンタクトＬＩに属する複数のコンタクト部ＬＩｃは、隣接する板状コンタクトＬＩに属する複数のコンタクト部ＬＩｃのそれぞれとＹ方向に対向する位置からずれて配置される。これにより、隣接する板状コンタクトＬＩ間の領域におけるリプレース処理を効率的に行うことができる。
【0180】
実施形態の半導体記憶装置１によれば、１つの板状コンタクトＬＩに属する複数のコンタクト部ＬＩｃ同士の距離は、隣接する板状コンタクトＬＩ同士の間の距離の１／２以下である。これにより、隣接する板状コンタクトＬＩ間の領域におけるリプレース処理をいっそう効率的に行うことができる。
【0181】
（変形例１）
次に、図１６を用いて、実施形態の変形例１の半導体記憶装置２について説明する。変形例１の半導体記憶装置２においては、コンタクト部ＬＩｃの配置が上述の実施形態とは異なっている。
次に、図１６を用いて、実施形態の変形例１の半導体記憶装置２について説明する。変形例１の半導体記憶装置２においては、コンタクト部ＬＩｃの配置が上述の実施形態とは異なっている。
【0182】
図１６は、実施形態の変形例１にかかる半導体記憶装置２の構成の一例を示す横断面図である。具体的には、図１６は、階段領域ＳＲの横断面を示しており、変形例１の半導体記憶装置２が備える複数のワード線ＷＬのうち、任意のワード線ＷＬの高さ位置での横方向の断面図である。
【0183】
図１６に示すように、変形例１の半導体記憶装置２において、コンタクト部ＬＩｃは、柱状部ＨＲの配置を考慮することなく配置されている。このため、少なくとも一部のコンタクト部ＬＩｃは、Ｙ方向において一部の柱状部ＨＲと並ぶこととなっている。これにより、絶縁層ＯＬが片持ち梁状となった領域において、コンタクト部ＬＩｃと柱状部ＨＲとの最大距離をいっそう短くして、絶縁層ＯＬの撓みリスクをよりいっそう減少させることができる。
【0184】
一方で、コンタクト部ＬＩｃと柱状部ＨＲとが接触することのないよう、コンタクト部ＬＩｃと柱状部ＨＲとの最小距離も考慮に入れたうえで、コンタクト部ＬＩｃと柱状部ＨＲとを配置することが好ましい。
【0185】
変形例１の半導体記憶装置２によれば、コンタクト部ＬＩｃと柱状部ＨＲとの最大距離を縮小できるほか、上述の実施形態の半導体記憶装置１と同様の効果を奏する。
【0186】
【0187】
図１７は、実施形態の変形例２にかかる半導体記憶装置３の構成の一例を示す横断面図である。具体的には、図１７は、階段領域ＳＲの横断面を示しており、変形例２の半導体記憶装置３が備える複数のワード線ＷＬのうち、任意のワード線ＷＬの高さ位置での横方向の断面図である。
【0188】
図１７に示すように、変形例２の半導体記憶装置３において、第１の板状部としての板状コンタクトＬＩに含まれる複数の第１のコンタクト部としてのコンタクト部ＬＩｃと、上記の板状コンタクトＬＩにＹ方向に隣接する第２の板状部としての板状コンタクトＬＩに含まれる複数の第２のコンタクト部としてのコンタクト部ＬＩｃとは、互いにＹ方向に並ぶように配置されている。
【0189】
上述の実施形態のように、互いに隣接する板状コンタクトＬＩに含まれるコンタクト部ＬＩｃが、Ｙ方向に並ばないように配置されることで、リプレース処理の効率を向上させることができる。したがって、変形例２の半導体記憶装置３のように、互いに隣接する板状コンタクトＬＩのコンタクト部ＬＩｃをＹ方向に並ぶように配置した場合、１つの板状コンタクトＬＩに属する複数のコンタクト部ＬＩｃ同士の距離を、互いに隣接する板状コンタクトＬＩ同士の間の距離の１／４以下とすることが好ましい。
【0190】
図１８に、隣接する板状コンタクトＬＩのコンタクト部ＬＩｃ同士がＹ方向に並んだ配置において、１つの板状コンタクトＬＩに属するコンタクト部ＬＩｃ同士の距離を、上述の実施形態と同程度にした場合のリプレースの様子を示す。図１８（ａ）（ｂ）は、階段領域ＳＲの任意の絶縁層ＮＬの高さ位置での横方向の断面を示しており、上述の実施形態の図１２に対応する。
【0191】
図１８（ａ）に示すように、熱リン酸等の薬液の注入が開始されると、階段領域ＳＲにおいては、ホールＳＴｃから積層体ＬＭｓへと同心円状に薬液が広がって絶縁層ＮＬが除去されていく。
【0192】
図１８（ｂ）に示すように、積層体ＬＭｓへの薬液の浸透が進行し、例えば上述の実施形態の図１２（ｂ）と同程度の時間が経過した後も、１つのスリットＳＴ内で隣接するホールＳＴｃ間とＹ方向に対向する位置において、除去されずに残っている絶縁層ＮＬが占める面積が比較的大きい。
【0193】
上述のように、１つの板状コンタクトＬＩに属する複数のコンタクト部ＬＩｃ間の距離を、板状コンタクトＬＩ間の距離の１／４以下とすることでリプレース処理の効率を上げることができ、上述の実施形態と同程度の処理時間でリプレースを行うことができる。
【0194】
変形例２の半導体記憶装置３によれば、コンタクト部ＬＩｃ間の距離を調整することにより、上述の実施形態の半導体記憶装置１と同様の効果を奏する。
【0195】
（その他の変形例）
上述の実施形態および変形例１，２では、階段領域ＳＲにおいてホールＳＴｃを介したリプレース処理を行うこととした。しかし、メモリ領域ＭＲに配置されるスリットＳＴにもホールＳＴｃを形成してリプレース処理を行ってもよい。メモリ領域ＭＲにおいても、積層体ＬＭｇの周囲に配置される絶縁層５１によって圧縮応力が働くため、ホールＳＴｃを介してリプレース処理を行うことで、積層体ＬＭｇの構造強度をよりいっそう高めることができる。この場合、コンタクト部ＬＩｃの間隔を調整することで、メモリ領域ＭＲにおける板状コンタクトＬＩの配線抵抗を抑えることが好ましい。
上述の実施形態および変形例１，２では、階段領域ＳＲにおいてホールＳＴｃを介したリプレース処理を行うこととした。しかし、メモリ領域ＭＲに配置されるスリットＳＴにもホールＳＴｃを形成してリプレース処理を行ってもよい。メモリ領域ＭＲにおいても、積層体ＬＭｇの周囲に配置される絶縁層５１によって圧縮応力が働くため、ホールＳＴｃを介してリプレース処理を行うことで、積層体ＬＭｇの構造強度をよりいっそう高めることができる。この場合、コンタクト部ＬＩｃの間隔を調整することで、メモリ領域ＭＲにおける板状コンタクトＬＩの配線抵抗を抑えることが好ましい。
【0196】
また、上述の実施形態および変形例１，２では、ピラーＰＬのチャネル層ＣＮは、底面においてソース線ＳＬと接続されることとした。しかし、チャネル層ＣＮが側面でソース線ＳＬと接続される構成を採ることも可能である。図１９は、その場合の半導体記憶装置の製造方法の手順の一部を示す図であり、具体的にはメモリ領域ＭＲの断面図を示している。
【0197】
図１９（ａ）に示すように、半導体記憶装置の製造工程において、当初、周辺回路を覆う絶縁層５０上には、下部ソース線ＤＳＬｂ、犠牲層ＳＣＮ、及び上部ソース線ＤＳＬｔがこの順に積層されている。下部ソース線ＤＳＬｂ及び上部ソース線ＤＳＬｔは、例えば導電性のポリシリコン層等である。犠牲層ＳＣＮは窒化シリコン層等である。
【0198】
上部ソース線ＤＳＬｔ上には積層体ＬＭｓが形成されている。積層体ＬＭｓには、積層体ＬＭｓ、上部ソース線ＤＬＳｔ、及び犠牲層ＳＣＮを貫通して下部ソース線ＤＳＬｂに到達するピラーＰＬｓと、絶縁層５２、積層体ＬＭｓ、及び上部ソース線ＤＬＳｔを貫通して犠牲層ＳＣＮに到達するスリットＳＴｓとが形成されている。ピラーＰＬｓの底部には、下面から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、トンネル絶縁層ＴＮ、及びチャネル層ＣＮがこの順に積層されている。
【0199】
図１９（ｂ）に示すように、スリットＳＴｓの側壁に絶縁層５９を形成する。このときの絶縁層５９は、例えば上述の絶縁層５５ａの一部分等であってよい。また、スリットＳＴｓを介して、スリットＳＴｓの底面に露出した犠牲層ＳＣＮを薬液等によって除去する。このとき、スリットＳＴｓ側面には絶縁層５９が形成されているため、積層体ＬＭｓ内の絶縁層ＮＬは除去されない。
【0200】
これにより、下部ソース線ＤＳＬｂ及び上部ソース線ＤＳＬｔに挟まれたギャップ内に、ピラーＰＬｓの側面が露出する。ピラーＰＬｓの側面は、酸化シリコン層等のブロック絶縁層ＢＫであるので、上記薬液によって除去されない。
【0201】
図１９（ｃ）に示すように、スリットＳＴｓから上記薬液とは異なる薬液を注入し、下部ソース線ＤＳＬｂ及び上部ソース線ＤＳＬｔ間のギャップ内に露出したブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮを順次除去する。これにより、下部ソース線ＤＳＬｂ及び上部ソース線ＤＳＬｔ間のギャップ内にチャネル層ＣＮの側面が露出する。
【0202】
図１９（ｄ）に示すように、導電性のポリシリコン等の原料ガスをスリットＳＴｓから注入し、下部ソース線ＤＳＬｂ及び上部ソース線ＤＳＬｔ間のギャップ内を充填し、ポリシリコン層等の中間ソース線ＢＳＬを形成する。これにより、下部ソース線ＤＳＬｂ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｔを有する第１の導電層としてのソース線ＳＬｓが形成される。また、ピラーＰＬｓのチャネル層ＣＮが、中間ソース線ＢＳＬと側面で接続される。
【0203】
この後、メモリ領域ＭＲにおけるスリットＳＴｓ側面の絶縁層５９等を除去して、スリットＳＴｓを介して積層体ＬＭｓのリプレース処理を行えば、チャネル層ＣＮが側面で中間ソース線ＢＳＬと接続される半導体記憶装置が得られる。
【0204】
また、上述の実施形態および変形例１，２では、絶縁層ＮＬ，ＯＬを交互に積層して積層体ＬＭｓを形成することとした。しかし、積層体ＬＭｓは複数段（Ｔｉｅｒ）に分けて形成されてよく、その場合、ピラーＰＬ、柱状部ＨＲ、及び階段部ＳＰは、１段分の積層体ＬＭｓが形成されるごとに段階的に形成されてよい。これにより、ワード線ＷＬの積層数を更に増加させることができる。
【0205】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0206】
１～３…半導体記憶装置、２１～２３…導電層、２４，２５…バリアメタル層、５０～５５，５５ａ，５５ｂ，５７～５９…絶縁層、６１…ブロック層、ＨＲ…柱状部、ＬＩ…板状コンタクト、ＬＩｃ…コンタクト部、ＬＭ，ＬＭｇ，ＬＭｓ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、ＰＬ，ＰＬｓ…ピラー、ＳＰ…階段部、ＳＲ…階段領域、ＳＴ，ＳＴｓ…スリット、ＳＴｃ…ホール、ＷＬ…ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】