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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022190630
(43)【公開日】2022-12-26
(54)【発明の名称】半導体発光素子の製造方法
(51)【国際特許分類】
H01S 5/042 20060101AFI20221219BHJP
H01L 33/14 20100101ALI20221219BHJP
H01S 5/32 20060101ALI20221219BHJP
H01S 5/343 20060101ALI20221219BHJP
【ＦＩ】
H01S5/042 614
H01L33/14
H01S5/32
H01S5/343 610
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021099064
(22)【出願日】2021-06-14
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和２年度、文部科学省、「省エネルギー社会の実現に資する次世代半導体研究開発」委託事業、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】000241463
【氏名又は名称】豊田合成株式会社
(74)【代理人】
【識別番号】110000648
【氏名又は名称】弁理士法人あいち国際特許事務所
(74)【代理人】
【識別番号】100087723
【弁理士】
【氏名又は名称】藤谷 修
(74)【代理人】
【識別番号】100165962
【弁理士】
【氏名又は名称】一色 昭則
(74)【代理人】
【識別番号】100206357
【弁理士】
【氏名又は名称】角谷 智広
(71)【出願人】
【識別番号】599002043
【氏名又は名称】学校法人 名城大学
(74)【代理人】
【識別番号】100087723
【弁理士】
【氏名又は名称】藤谷 修
(74)【代理人】
【識別番号】100165962
【弁理士】
【氏名又は名称】一色 昭則
(74)【代理人】
【識別番号】100206357
【弁理士】
【氏名又は名称】角谷 智広
(72)【発明者】
【氏名】水谷 浩一
(72)【発明者】
【氏名】奥野 浩司
(72)【発明者】
【氏名】大矢 昌輝
(72)【発明者】
【氏名】飯田 一喜
(72)【発明者】
【氏名】上山 智
(72)【発明者】
【氏名】竹内 哲也
(72)【発明者】
【氏名】岩谷 素顕
(72)【発明者】
【氏名】赤▲崎▼ 勇
【テーマコード（参考）】
5F173
5F241
【Ｆターム（参考）】
5F173AA23
5F173AF12
5F173AF78
5F173AG24
5F173AH22
5F173AJ04
5F173AJ13
5F173AP05
5F173AP13
5F173AP30
5F173AP62
5F173AR64
5F241AA24
5F241CA40
5F241CA65
5F241CA67
5F241CA73
(57)【要約】
【課題】 ｐ型のIII 族窒化物半導体の上にｎ型のIII 族窒化物半導体を成膜する場合に、ｐ型のIII 族窒化物半導体を不活性化することを抑制する半導体発光素子の製造方法を提供することである。
【解決手段】 半導体レーザー素子１００の製造方法は、ｎ型半導体層１１２の上に貫通孔１２０ａを有するマスク１２０を形成する工程と、マスク１２０の貫通孔１２０ａに露出するｎ型半導体層１１２の上に柱状半導体１３０を成長させる工程と、柱状半導体１３０と柱状半導体１３０との間の隙間を埋める埋込層１４０を形成する工程と、を有する。柱状半導体１３０を成長させる工程では、筒状ｐ型半導体１３３を成長させる。埋込層１４０を形成する工程では、スパッタリングまたは蒸着により、柱状半導体１３０と柱状半導体１３０との間の隙間を埋めるｎ型の埋込層１４０を成長させる。
【選択図】図３
【解決手段】 半導体レーザー素子１００の製造方法は、ｎ型半導体層１１２の上に貫通孔１２０ａを有するマスク１２０を形成する工程と、マスク１２０の貫通孔１２０ａに露出するｎ型半導体層１１２の上に柱状半導体１３０を成長させる工程と、柱状半導体１３０と柱状半導体１３０との間の隙間を埋める埋込層１４０を形成する工程と、を有する。柱状半導体１３０を成長させる工程では、筒状ｐ型半導体１３３を成長させる。埋込層１４０を形成する工程では、スパッタリングまたは蒸着により、柱状半導体１３０と柱状半導体１３０との間の隙間を埋めるｎ型の埋込層１４０を成長させる。
【選択図】図３
【特許請求の範囲】
【請求項1】
ｎ型半導体層を形成する工程と、
活性層を形成する工程と、
ｐ型半導体層を形成する工程と、
トンネル接合部を形成する工程と、
第２のｎ型半導体層を形成する工程と、
を有し、
前記ｎ型半導体層および前記活性層および前記ｐ型半導体層および前記トンネル接合部および前記第２のｎ型半導体層は、
III 族窒化物半導体であり、
前記第２のｎ型半導体層を形成する工程では、
スパッタリングまたは蒸着により、ｎ型のIII 族窒化物半導体を成長させること
を含む半導体発光素子の製造方法。
活性層を形成する工程と、
ｐ型半導体層を形成する工程と、
トンネル接合部を形成する工程と、
第２のｎ型半導体層を形成する工程と、
を有し、
前記ｎ型半導体層および前記活性層および前記ｐ型半導体層および前記トンネル接合部および前記第２のｎ型半導体層は、
III 族窒化物半導体であり、
前記第２のｎ型半導体層を形成する工程では、
スパッタリングまたは蒸着により、ｎ型のIII 族窒化物半導体を成長させること
を含む半導体発光素子の製造方法。
【請求項2】
請求項１に記載の半導体発光素子の製造方法において、
前記ｎ型半導体層の上に貫通孔を有するマスクを形成する工程と、
前記マスクの前記貫通孔に露出する前記ｎ型半導体層の上に柱状半導体を成長させる工程と、
前記柱状半導体と前記柱状半導体との間の隙間を埋める埋込層を形成する工程と、
を有し、
前記柱状半導体を成長させる工程では、
ｐ型のIII 族窒化物半導体を成長させ、
前記埋込層を形成する工程では、
スパッタリングまたは蒸着により、前記柱状半導体と前記柱状半導体との間の隙間を埋めるｎ型のIII 族窒化物半導体を成長させること
を含む半導体発光素子の製造方法。
前記ｎ型半導体層の上に貫通孔を有するマスクを形成する工程と、
前記マスクの前記貫通孔に露出する前記ｎ型半導体層の上に柱状半導体を成長させる工程と、
前記柱状半導体と前記柱状半導体との間の隙間を埋める埋込層を形成する工程と、
を有し、
前記柱状半導体を成長させる工程では、
ｐ型のIII 族窒化物半導体を成長させ、
前記埋込層を形成する工程では、
スパッタリングまたは蒸着により、前記柱状半導体と前記柱状半導体との間の隙間を埋めるｎ型のIII 族窒化物半導体を成長させること
を含む半導体発光素子の製造方法。
【請求項3】
請求項２に記載の半導体発光素子の製造方法において、
前記ｐ型のIII 族窒化物半導体をアニールするアニール工程を有し、
前記アニール工程の後に、
前記埋込層を形成する工程を実施すること
を含む半導体発光素子の製造方法。
前記ｐ型のIII 族窒化物半導体をアニールするアニール工程を有し、
前記アニール工程の後に、
前記埋込層を形成する工程を実施すること
を含む半導体発光素子の製造方法。
【請求項4】
請求項２または請求項３に記載の半導体発光素子の製造方法において、
前記柱状半導体を成長させる工程では、
スパッタリングおよび蒸着とは異なる気相成長法により、前記柱状半導体をエピタキシャル成長させること
を含む半導体発光素子の製造方法。
前記柱状半導体を成長させる工程では、
スパッタリングおよび蒸着とは異なる気相成長法により、前記柱状半導体をエピタキシャル成長させること
を含む半導体発光素子の製造方法。
【請求項5】
請求項２から請求項４までのいずれか１項に記載の半導体発光素子の製造方法において、
前記柱状半導体を成長させる工程では、
六角筒形状の活性層を形成し、
前記活性層の上に六角筒形状の前記ｐ型のIII 族窒化物半導体を形成すること
を含む半導体発光素子の製造方法。
前記柱状半導体を成長させる工程では、
六角筒形状の活性層を形成し、
前記活性層の上に六角筒形状の前記ｐ型のIII 族窒化物半導体を形成すること
を含む半導体発光素子の製造方法。
【請求項6】
請求項５に記載の半導体発光素子の製造方法において、
前記柱状半導体を成長させる工程では、
前記ｐ型のIII 族窒化物半導体の上に六角筒形状のトンネル接合部を形成し、
前記トンネル接合部は、
前記ｐ型のIII 族窒化物半導体と前記埋込層との間の位置に配置されていること
を含む半導体発光素子の製造方法。
前記柱状半導体を成長させる工程では、
前記ｐ型のIII 族窒化物半導体の上に六角筒形状のトンネル接合部を形成し、
前記トンネル接合部は、
前記ｐ型のIII 族窒化物半導体と前記埋込層との間の位置に配置されていること
を含む半導体発光素子の製造方法。
【請求項7】
III 族窒化物半導体層の上に貫通孔を有するマスクを形成する工程と、
前記マスクの前記貫通孔に露出する前記III 族窒化物半導体層の上に柱状半導体を成長させる工程と、
前記柱状半導体と前記柱状半導体との間の隙間を埋める埋込層を形成する工程と、
を有し、
前記柱状半導体を成長させる工程では、
ｐ型のIII 族窒化物半導体を成長させ、
前記埋込層を形成する工程では、
スパッタリングまたは蒸着により、前記柱状半導体と前記柱状半導体との間の隙間を埋めるｎ型のIII 族窒化物半導体を成長させること
を含む半導体発光素子の製造方法。
前記マスクの前記貫通孔に露出する前記III 族窒化物半導体層の上に柱状半導体を成長させる工程と、
前記柱状半導体と前記柱状半導体との間の隙間を埋める埋込層を形成する工程と、
を有し、
前記柱状半導体を成長させる工程では、
ｐ型のIII 族窒化物半導体を成長させ、
前記埋込層を形成する工程では、
スパッタリングまたは蒸着により、前記柱状半導体と前記柱状半導体との間の隙間を埋めるｎ型のIII 族窒化物半導体を成長させること
を含む半導体発光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書の技術分野は、半導体発光素子の製造方法に関する。
【背景技術】
【0002】
半導体発光素子は、活性層において正孔と電子とが再結合することにより発光する。従来、活性層として平坦なシート状の井戸層が用いられてきた。近年、柱状などの３次元的構造を有する活性層について研究されてきている。
【0003】
例えば、特許文献１には、ロッド１２０を有するロッド型発光素子が開示されている。ロッド１２０とロッド１２０との間の隙間をＩＴＯ、ＩＺＯ、ＺｎＯ、ＡＺＯのいずれかで埋め込むこととしている（特許文献１の段落［００５２］）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００６－３３２６５０号公報
【特許文献2】特開２０２０－７７８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
また、特許文献２には、柱状半導体１３０の側面にトンネル接合を設ける技術が開示されている（特許文献２の段落［００６３］－［００６５］）。ｐ＋層２７１とｎ＋層２７２と備えるトンネル接合があるため、埋込層１４０をｎ型半導体層とすることができる旨が開示されている。
【0006】
特許文献２の筒状ｐ型半導体１３３は、ｐ型のIII 族窒化物半導体である。ｐ型のIII 族窒化物半導体を活性化するためには、アニールを実施する。ここで、埋込層１４０を形成した後にアニールを実施する場合には、埋込層１４０が邪魔になりＨ2 が抜け出すことが困難である。一方、埋込層１４０を形成する前にアニールを実施する場合には、Ｈ2 が抜け出してｐ型のIII 族窒化物半導体を活性化することができる。しかし、ｎ型の埋込層１４０を形成する際に、ＮＨ3 またはキャリアガスのＨ2 がｐ型のIII 族窒化物半導体に供給されることとなる。これにより、ｐ型のIII 族窒化物半導体は不活性化してしまう。
【0007】
本明細書の技術が解決しようとする課題は、ｐ型のIII 族窒化物半導体の上にｎ型のIII 族窒化物半導体を成膜する場合に、ｐ型のIII 族窒化物半導体を不活性化することを抑制する半導体発光素子の製造方法を提供することである。
【課題を解決するための手段】
【0008】
第１の態様における半導体発光素子の製造方法は、ｎ型半導体層を形成する工程と、活性層を形成する工程と、ｐ型半導体層を形成する工程と、トンネル接合部を形成する工程と、第２のｎ型半導体層を形成する工程と、を有する。ｎ型半導体層および活性層およびｐ型半導体層およびトンネル接合部および第２のｎ型半導体層は、III 族窒化物半導体である。第２のｎ型半導体層を形成する工程では、スパッタリングまたは蒸着により、ｎ型のIII 族窒化物半導体を成長させる。
【0009】
この半導体発光素子の製造方法においては、第２のｎ型半導体層を形成する工程では、ｎ型のIII 族窒化物半導体をスパッタリングまたは蒸着により成長させる。このため、活性化済みのｐ型のIII 族窒化物半導体を不活性化することを抑制することができる。このため、この製造方法により製造された半導体発光素子の電気抵抗は従来に比べて小さい。
【発明の効果】
【0010】
本明細書では、ｐ型のIII 族窒化物半導体の上にｎ型のIII 族窒化物半導体を成膜する場合に、ｐ型のIII 族窒化物半導体を不活性化することを抑制する半導体発光素子の製造方法が提供されている。
【図面の簡単な説明】
【0011】
【図1】第１の実施形態の半導体レーザー素子１００の概略構成図である。
【図2】第１の実施形態の半導体レーザー素子１００の概略構成を示す斜視図である。
【図3】第１の実施形態の半導体レーザー素子１００の柱状半導体１３０の内部構造を示す図である。
【図5】第１の実施形態の半導体レーザー素子１００の製造方法を説明するための図（その１）である。
【図6】第１の実施形態の半導体レーザー素子１００の製造方法を説明するための図（その２）である。
【図7】第１の実施形態の半導体レーザー素子１００の製造方法を説明するための図（その３）である。
【図8】第１の実施形態の半導体レーザー素子１００の製造方法を説明するための図（その４）である。
【図9】第１の実施形態の半導体レーザー素子１００の製造方法を説明するための図（その５）である。
【図10】第１の実施形態の半導体レーザー素子１００の製造方法を説明するための図（その６）である。
【図11】第１の実施形態の半導体レーザー素子１００の製造方法を説明するための図（その７）である。
【図12】第１の実施形態の半導体レーザー素子１００の製造方法を説明するための図（その８）である。
【図13】第１の実施形態の半導体レーザー素子１００の製造方法を説明するための図（その９）である。
【図14】第１の実施形態の半導体レーザー素子１００の製造方法を説明するための図（その１０）である。
【図15】第２の実施形態のＬＥＤ２００の概略構成図である。
【図16】埋込層をスパッタリングにより成膜したサンプル１の発光状態を示す写真である。
【図17】埋込層をＭＯＣＶＤ法により成膜したサンプル２の発光状態を示す写真である。
【図18】駆動電流と駆動電圧との間の電流電圧特性を示すグラフである。
【発明を実施するための形態】
【0012】
以下、具体的な実施形態について、半導体発光素子を例に挙げて図を参照しつつ説明する。しかし、本明細書の技術はこれらの実施形態に限定されるものではない。本明細書において、半導体発光素子は、ＬＥＤとレーザーダイオード（ＬＤ）とを含む。また、後述する半導体発光素子の各層の積層構造および電極構造は、例示である。実施形態とは異なる積層構造であってもよい場合がある。そして、それぞれの図における各層の厚みの比は、概念的に示したものであり、実際の厚みの比を示しているわけではない。
【0013】
（第１の実施形態）
１．半導体発光素子
図１は、第１の実施形態の半導体レーザー素子１００の概略構成図である。図２は、第１の実施形態の半導体レーザー素子１００の概略構成を示す斜視図である。半導体レーザー素子１００は、図２の矢印Ａ１の向きに光を往復させてレーザーを発振させるレーザーダイオード（ＬＤ）である。図２に示すように、柱状半導体１３０は、正方格子状に配置されている。また、後述するように、半導体レーザー素子１００は、３次元形状の活性層を有する。
１．半導体発光素子
図１は、第１の実施形態の半導体レーザー素子１００の概略構成図である。図２は、第１の実施形態の半導体レーザー素子１００の概略構成を示す斜視図である。半導体レーザー素子１００は、図２の矢印Ａ１の向きに光を往復させてレーザーを発振させるレーザーダイオード（ＬＤ）である。図２に示すように、柱状半導体１３０は、正方格子状に配置されている。また、後述するように、半導体レーザー素子１００は、３次元形状の活性層を有する。
【0014】
半導体レーザー素子１００は、基板１１０と、マスク１２０と、柱状半導体１３０と、埋込層１４０と、絶縁膜１５０と、カソード電極Ｎ１と、アノード電極Ｐ１と、パッド電極Ｐ２と、を有する。
【0015】
基板１１０は、マスク１２０と、柱状半導体１３０と、埋込層１４０と、絶縁膜１５０と、アノード電極Ｐ１と、パッド電極Ｐ２と、を支持するためのものである。基板１１０は、導電性基材１１１と、ｎ型半導体層１１２と、を有する。導電性基材１１１は、ｎ型半導体層１１２と、それより上層の半導体層等と、を支持する。導電性基材１１１は、例えば、ＧａＮ基板である。ｎ型半導体層１１２は、柱状半導体１３０を成長させるための下地層である。
【0016】
マスク１２０は、表面から半導体がエピタキシャル成長しない材料である。後述するように、マスク１２０には、貫通孔があいている。マスク１２０は、透明絶縁膜であるとよい。この場合には、マスク１２０は、光をほとんど吸収しない。電流は、マスク１２０を介さず、柱状半導体１３０に好適に流れる。マスク１２０の材質として例えば、ＳｉＯ2 、ＳｉＮｘ、Ａｌ2 Ｏ3 が挙げられる。
【0017】
柱状半導体１３０は、柱状のIII 族窒化物半導体である。柱状半導体１３０は、マスク１２０の開口部に露出する半導体の表面から選択成長させた半導体である。柱状半導体１３０は、六角柱形状をしている。柱状半導体１３０における中心軸方向に垂直な断面は、正六角形または扁平形状の六角形である。
【0018】
埋込層１４０は、柱状半導体１３０と柱状半導体１３０との間の隙間を埋め込むための層である。埋込層１４０は、柱状半導体１３０を覆っている。埋込層１４０の材料は、例えば、ｎ型ＧａＮである。埋込層１４０のＳｉ濃度は、例えば、１×１０17ｃｍ-3以上１×１０21ｃｍ-3以下である。埋込層１４０の膜厚は、例えば、０．５μｍ以上１０μｍ以下である。好ましくは、０．５μｍ以上５μｍ以下である。さらに好ましくは、１μｍ以上３μｍ以下である。
【0019】
絶縁膜１５０は、リッジ形成時に柱状半導体１３０がエッチングされることにより露出したｎ型半導体層とパッド電極Ｐ２とを絶縁するための膜である。また、絶縁膜１５０は、基板１１０とパッド電極Ｐ２とを絶縁する。そのため、絶縁膜１５０は、基板１１０の上面と埋込層１４０等の半導体層の周囲とを覆っている。
【0020】
カソード電極Ｎ１は、基板１１０の上に形成されている。
【0021】
アノード電極Ｐ１は、埋込層１４０の上に形成されている。アノード電極Ｐ１は、埋込層１４０以外のその他の半導体に形成されていてもよい。
【0022】
パッド電極Ｐ２は、アノード電極Ｐ１の上に形成されている。
【0023】
【0024】
柱状半導体１３０の高さは、例えば、０．２５μｍ以上５μｍ以下である。柱状半導体１３０の径は、例えば、５０ｎｍ以上５００ｎｍ以下である。ここで、径とは、中心軸方向に垂直な断面における六角形の向かい合う頂点間の距離である。六角形に長辺がある場合には、長辺方向の距離である。柱状半導体１３０の第１のピッチ間隔Ｊ１は、例えば、０．２７μｍ以上５μｍ以下である。これらの数値は例示であり、上記以外の数値であってもよい。
【0025】
２－２．柱状半導体の内部構造
図３は、第１の実施形態の半導体レーザー素子１００の柱状半導体１３０の内部構造を示す図である。ｎ型半導体層１１２の一部は、マスク１２０の貫通孔１２０ａに露出している。ｎ型半導体層１１２は、例えば、ｎ型ＧａＮ層またはｎ型ＡｌＧａＮ層である。これらは例示であり、上記以外の構造であってもよい。
図３は、第１の実施形態の半導体レーザー素子１００の柱状半導体１３０の内部構造を示す図である。ｎ型半導体層１１２の一部は、マスク１２０の貫通孔１２０ａに露出している。ｎ型半導体層１１２は、例えば、ｎ型ＧａＮ層またはｎ型ＡｌＧａＮ層である。これらは例示であり、上記以外の構造であってもよい。
【0026】
柱状半導体１３０は、柱状ｎ型半導体１３１と、活性層１３２と、筒状ｐ型半導体１３３と、トンネル接合部１３４と、を有する。
【0027】
柱状ｎ型半導体１３１の側面は、ｍ面である。または、ｍ面に近い面である。ｍ面は非極性面である。そのため、活性層１３２において、ピエゾ分極による発光効率の低下がほとんどない。
【0028】
柱状ｎ型半導体１３１は、六角柱形状の六角柱部である。六角柱の側面はｍ面である。六角柱の上端面はｃ面である。この六角柱の軸方向に垂直な断面は、正六角形または扁平形状の六角形である。柱状ｎ型半導体１３１は、第１面１３１ａと第２面１３１ｂとを有する。第１面１３１ａはマスク１２０の貫通孔１２０ａの露出面の形状である。第２面１３１ｂは六角形である。第２面１３１ｂは、第１面１３１ａの反対側の面である。第１面１３１ａは、ｎ型半導体層１１２と対面しているとともに接触している。第２面１３１ｂは、活性層１３２と対面しているとともに接触している。柱状ｎ型半導体１３１は、マスク１２０の貫通孔１２０ａに露出しているｎ型半導体層１１２を起点に柱状に選択成長させた半導体層である。柱状ｎ型半導体１３１は、実際には、横方向にも成長する。そのため、柱状ｎ型半導体１３１の太さは、マスク１２０の貫通孔１２０ａの開口幅よりもやや大きい。柱状ｎ型半導体１３１は、例えば、ｎ型ＧａＮ層である。
【0029】
活性層１３２は、柱状ｎ型半導体１３１を覆っている。活性層１３２は、六角柱形状の柱状ｎ型半導体１３１の外周に沿って形成されている。そのため、活性層１３２は、六角筒形状を備える。活性層１３２は、例えば、１個以上５個以下の井戸層と、井戸層を挟む障壁層と、を有する。基板１１０の板面はｃ面である。活性層１３２の井戸層はｍ面に沿って形成されている。このため、活性層１３２の井戸層は、基板１１０の板面にほぼ垂直に配置されている。例えば、井戸層はＩｎＧａＮ層であり、障壁層はＡｌＧａＩｎＮ層である。
【0030】
筒状ｐ型半導体１３３は、六角筒形状を備える活性層１３２の外周に沿って形成されている。そのため、筒状ｐ型半導体１３３は、六角筒形状を備える。筒状ｐ型半導体１３３は、活性層１３２と直接に接触するが、柱状ｎ型半導体１３１と直接には接触していない。また、筒状ｐ型半導体１３３は、トンネル接合部１３４と接触している。筒状ｐ型半導体１３３は、例えば、ｐ型ＧａＮ層である。
【0031】
トンネル接合部１３４は、筒状ｐ型半導体１３３の外周に沿って形成されている。トンネル接合部１３４は、筒状ｐ型半導体１３３と埋込層１４０との間の位置に配置されている。トンネル接合部１３４は、六角筒形状を備える。トンネル接合部１３４は、ｐ＋層１３４ａとｎ＋層１３４ｂとを有する。ｐ＋層１３４ａは内側の層であり、ｎ＋層１３４ｂは外側の層である。ｐ＋層１３４ａは筒状ｐ型半導体１３３に接触している。ｎ＋層１３４ｂは埋込層１４０に接触している。
【0032】
ｐ＋層１３４ａの膜厚は、１ｎｍ以上５０ｎｍ以下である。好ましくは、１ｎｍ以上２５ｎｍ以下である。ｎ＋層１３４ｂの膜厚は、１ｎｍ以上５０ｎｍ以下である。好ましくは、１ｎｍ以上２５ｎｍ以下である。ｐ＋層１３４ａのＭｇ濃度は１×１０20ｃｍ-3以上５０×１０20ｃｍ-3以下である。ｎ＋層１３４ｂのＳｉ濃度は１×１０20ｃｍ-3以上５０×１０20ｃｍ-3以下である。
【0033】
２－３．断面形状
図４は、図３のＩＶ－ＩＶ断面を示す断面図である。図４は、柱状半導体１３０における基板１１０の板面に平行な断面を示している。図４に示すように、柱状半導体１３０における軸方向に垂直な断面の形状は、正六角形である。そして、六角柱形状の柱状半導体１３０の内側から、柱状ｎ型半導体１３１と、活性層１３２と、筒状ｐ型半導体１３３と、が配置されている。
図４は、図３のＩＶ－ＩＶ断面を示す断面図である。図４は、柱状半導体１３０における基板１１０の板面に平行な断面を示している。図４に示すように、柱状半導体１３０における軸方向に垂直な断面の形状は、正六角形である。そして、六角柱形状の柱状半導体１３０の内側から、柱状ｎ型半導体１３１と、活性層１３２と、筒状ｐ型半導体１３３と、が配置されている。
【0034】
【0035】
３－２．マスク形成工程
図６に示すように、基板１１０のｎ型半導体層１１２の上にマスク１２０を形成する。つまり、III 族窒化物半導体層の上に貫通孔１２０ａを有するマスク１２０を形成する。このために、スパッタリングまたはＣＶＤを用いればよい。
図６に示すように、基板１１０のｎ型半導体層１１２の上にマスク１２０を形成する。つまり、III 族窒化物半導体層の上に貫通孔１２０ａを有するマスク１２０を形成する。このために、スパッタリングまたはＣＶＤを用いればよい。
【0036】
図７に示すように、マスク１２０にｎ型半導体層１１２を露出させる複数の貫通孔１２０ａを形成する。そのために、フォトリソグラフィまたはナノインプリント技術を用いればよい。貫通孔１２０ａの径は、例えば、１００ｎｍ以上５００ｎｍ以下である。
【0037】
図８は、マスク１２０の貫通孔１２０ａの配列を示す図である。図８は、基板１１０の板面に垂直な方向から基板１１０を視た図である。図８には、参考のために、柱状半導体１３０の形状が破線で描かれている。図８に示すように、マスク１２０の貫通孔１２０ａが円形で正方格子状に配列されている。マスク１２０の開口部の貫通孔１２０ａは基板１１０およびｎ型半導体層１１２に対して平面格子状に配置されている。格子配列は結晶構造制限定理に示されている配列が好ましい。平面格子は、例えば、斜方格子、六角格子、正方格子、矩形格子、平行体格子である。III 族窒化物半導体はウルツ鉱構造である。このため、六角格子、正方格子、矩形格子が好ましい。
【0038】
なお、マスク１２０の貫通孔１２０ａの形状を変えることで、柱状半導体１３０の形状を制御することができる。貫通孔１２０ａの形状が円形の場合には、正六角形に近い断面形状を有する柱状半導体１３０を形成することができる。貫通孔１２０ａの形状がオーバル形状の場合には、扁平形状に近い断面形状を有する柱状半導体１３０を形成することができる。
【0039】
３－３．柱状半導体形成工程
図９に示すように、マスク１２０の貫通孔１２０ａの下に露出しているｎ型半導体層１１２を起点にして、六角柱形状の柱状半導体１３０を選択的にエピタキシャル成長させる。そのために、公知の選択成長の技術を用いればよい。このように半導体層を選択成長させる場合に、ｍ面がファセットとして表出しやすい。
図９に示すように、マスク１２０の貫通孔１２０ａの下に露出しているｎ型半導体層１１２を起点にして、六角柱形状の柱状半導体１３０を選択的にエピタキシャル成長させる。そのために、公知の選択成長の技術を用いればよい。このように半導体層を選択成長させる場合に、ｍ面がファセットとして表出しやすい。
【0040】
例えば、ＭＯＣＶＤ法により半導体をエピタキシャル成長させる。基板温度は、例えば、１１００℃以上１２００℃以下である。炉内の圧力は、例えば、１ｋＰａ以上１００ｋＰａ以下である。
【0041】
前述したように、マスク１２０の貫通孔１２０ａが円形形状であるため、断面が正六角形に近い六角柱形状の柱状ｎ型半導体１３１が成長する。次に、柱状ｎ型半導体１３１の上に六角筒形状の活性層１３２を成長させる。次に、活性層１３２の上に六角筒形状の筒状ｐ型半導体１３３を成長させる。次に、筒状ｐ型半導体１３３の上に六角筒形状のトンネル接合部１３４を形成する。このようにして、柱状ｎ型半導体１３１、活性層１３２、筒状ｐ型半導体１３３、トンネル接合部１３４を形成する。
【0042】
柱状半導体１３０を成長させるために、例えば、ＭＯＣＶＤ炉の内部で半導体を成膜する。
【0043】
３－４．アニール工程
次に、アニールを実施することにより筒状ｐ型半導体１３３を活性化させる。筒状ｐ型半導体１３３の上にはトンネル接合部１３４が形成されているが、その膜厚は十分に薄い。したがって、トンネル接合部１３４があるにもかかわらず、アニールにより、筒状ｐ型半導体１３３からＨ2 が抜け出ることができる。この段階において、筒状ｐ型半導体１３３は十分に活性化している。このアニール工程の後に、後述する埋込層形成工程を実施する。このアニール工程はＭＯＣＶＤ炉内またはＭＯＣＶＤ炉から取り出した後に別の装置の内部で実施してもよい。
次に、アニールを実施することにより筒状ｐ型半導体１３３を活性化させる。筒状ｐ型半導体１３３の上にはトンネル接合部１３４が形成されているが、その膜厚は十分に薄い。したがって、トンネル接合部１３４があるにもかかわらず、アニールにより、筒状ｐ型半導体１３３からＨ2 が抜け出ることができる。この段階において、筒状ｐ型半導体１３３は十分に活性化している。このアニール工程の後に、後述する埋込層形成工程を実施する。このアニール工程はＭＯＣＶＤ炉内またはＭＯＣＶＤ炉から取り出した後に別の装置の内部で実施してもよい。
【0044】
３－５．埋込層形成工程
図１０に示すように、柱状半導体１３０と柱状半導体１３０との間の隙間を埋める埋込層１４０を形成する。このために、半導体を成長させた基板１１０をＭＯＣＶＤ炉から取り出す。取り出した基板１１０をスパッタリング装置の内部に入れる。そして、スパッタリングにより、柱状半導体１３０同士の隙間に埋込層１４０を形成する。スパッタリングの際に、Ｓｉを添加して、ｎ型のIII 族窒化物半導体を成長させる。
図１０に示すように、柱状半導体１３０と柱状半導体１３０との間の隙間を埋める埋込層１４０を形成する。このために、半導体を成長させた基板１１０をＭＯＣＶＤ炉から取り出す。取り出した基板１１０をスパッタリング装置の内部に入れる。そして、スパッタリングにより、柱状半導体１３０同士の隙間に埋込層１４０を形成する。スパッタリングの際に、Ｓｉを添加して、ｎ型のIII 族窒化物半導体を成長させる。
【0045】
スパッタリングでは、ＮＨ3 およびＨ2 は不要である。このため、活性化させた筒状ｐ型半導体１３３が不活性化するおそれはない。
【0046】
３－６．アノード電極形成工程およびリッジ部形成工程
図１１に示すように、埋込層１４０の上にアノード電極Ｐ１を形成する。また、リッジ部を形成する。すなわち、図１１に示すように、３列の柱状半導体１３０を残し、その外側の柱状半導体１３０を除去する。
図１１に示すように、埋込層１４０の上にアノード電極Ｐ１を形成する。また、リッジ部を形成する。すなわち、図１１に示すように、３列の柱状半導体１３０を残し、その外側の柱状半導体１３０を除去する。
【0047】
３－７．絶縁膜形成工程
図１２に示すように、絶縁膜１５０を形成する。基板１１０のｎ型半導体層１１２の上と、埋込層１４０の周囲と、に絶縁膜１５０を形成する。
図１２に示すように、絶縁膜１５０を形成する。基板１１０のｎ型半導体層１１２の上と、埋込層１４０の周囲と、に絶縁膜１５０を形成する。
【0048】
３－８．パッド電極形成工程
図１３に示すように、アノード電極Ｐ１の上にパッド電極Ｐ２を形成する。絶縁膜１５０を介して埋込層１４０の周囲にパッド電極Ｐ２を形成する。
図１３に示すように、アノード電極Ｐ１の上にパッド電極Ｐ２を形成する。絶縁膜１５０を介して埋込層１４０の周囲にパッド電極Ｐ２を形成する。
【0049】
３－９．研磨工程
図１４に示すように、基板１１０における半導体形成面の反対側の面を研磨する。これにより、基板１１０の導電性基材１１１の厚みが薄くなる。
図１４に示すように、基板１１０における半導体形成面の反対側の面を研磨する。これにより、基板１１０の導電性基材１１１の厚みが薄くなる。
【0050】
３－１０．カソード電極形成工程
次に、基板１１０における半導体形成面の反対側にカソード電極Ｎ１を形成する。
次に、基板１１０における半導体形成面の反対側にカソード電極Ｎ１を形成する。
【0051】
３－１１．その他の工程
その他の工程を実施してもよい。
その他の工程を実施してもよい。
【0052】
４．第１の実施形態の効果
第１の実施形態では、ｎ型半導体である埋込層１４０をスパッタリングにより形成する。このため、ｐ型半導体を形成した後にＮＨ3 およびＨ2 をｐ型半導体の表面に供給するおそれがない。つまり、水素原子をｐ型半導体に供給することにより、ｐ型半導体が不活性化するおそれがない。したがって、ｎ型半導体で埋め込んだ埋込層１４０は十分に活性化している。このように、第１の実施形態では、水素原子を含むガスを筒状ｐ型半導体１３３に供給することなく、柱状半導体１３０同士の隙間をｎ型III 族窒化物半導体により埋めることができる。
第１の実施形態では、ｎ型半導体である埋込層１４０をスパッタリングにより形成する。このため、ｐ型半導体を形成した後にＮＨ3 およびＨ2 をｐ型半導体の表面に供給するおそれがない。つまり、水素原子をｐ型半導体に供給することにより、ｐ型半導体が不活性化するおそれがない。したがって、ｎ型半導体で埋め込んだ埋込層１４０は十分に活性化している。このように、第１の実施形態では、水素原子を含むガスを筒状ｐ型半導体１３３に供給することなく、柱状半導体１３０同士の隙間をｎ型III 族窒化物半導体により埋めることができる。
【0053】
５．変形例
５－１．蒸着
埋込層１４０を蒸着により形成してもよい。
５－１．蒸着
埋込層１４０を蒸着により形成してもよい。
【0054】
５－２．スパッタリングのタイミング
トンネル接合部１３４のｐ＋層１３４ａを形成した後に、ｎ＋層１３４ｂおよび埋込層１４０をスパッタリングにより形成してもよい。
トンネル接合部１３４のｐ＋層１３４ａを形成した後に、ｎ＋層１３４ｂおよび埋込層１４０をスパッタリングにより形成してもよい。
【0055】
５－３．気相成長法
柱状半導体１３０を成長させる工程では、ＭＯＣＶＤ法以外の気相成長法を用いてもよい。その場合には、スパッタリングおよび蒸着とは異なる気相成長法により、柱状半導体をエピタキシャル成長させる。
柱状半導体１３０を成長させる工程では、ＭＯＣＶＤ法以外の気相成長法を用いてもよい。その場合には、スパッタリングおよび蒸着とは異なる気相成長法により、柱状半導体をエピタキシャル成長させる。
【0056】
５－４．導電性酸化物層
埋込層１４０とアノード電極Ｐ１との間に導電性酸化物層を配置してもよい。導電性酸化物層は、例えば、ＩＴＯ、ＩＺＯ等の透明導電性酸化物からなる層であるとよい。また、アノード電極Ｐ１が導電性酸化物層であってもよい。
埋込層１４０とアノード電極Ｐ１との間に導電性酸化物層を配置してもよい。導電性酸化物層は、例えば、ＩＴＯ、ＩＺＯ等の透明導電性酸化物からなる層であるとよい。また、アノード電極Ｐ１が導電性酸化物層であってもよい。
【0057】
５－５．柱状半導体の配列および凸形状部の配列
複数の柱状半導体１３０の配列がハニカム状であってもよい。ただし、半導体レーザー素子１００をレーザー素子として用いる場合には、複数の柱状半導体１３０の配列は正方格子であるとよい。コヒーレント光を発生しやすいからである。
複数の柱状半導体１３０の配列がハニカム状であってもよい。ただし、半導体レーザー素子１００をレーザー素子として用いる場合には、複数の柱状半導体１３０の配列は正方格子であるとよい。コヒーレント光を発生しやすいからである。
【0058】
５－６．マスクパターン
マスクの開口部の形状は円形以外であってもよい。例えば、六角形である。この場合であっても、柱状ｎ型半導体１３１は六角柱形状に成長する。
マスクの開口部の形状は円形以外であってもよい。例えば、六角形である。この場合であっても、柱状ｎ型半導体１３１は六角柱形状に成長する。
【0059】
５－７．柱状半導体の組成
第１の実施形態では、柱状ｎ型半導体１３１はｎ型ＧａＮ層であり、活性層１３２の井戸層はＩｎＧａＮ層であり、活性層１３２の障壁層はＡｌＧａＮ層であり、筒状ｐ型半導体１３３はｐ型ＧａＮ層である。これらは例示であり、その他のIII 族窒化物半導体であってもよい。
第１の実施形態では、柱状ｎ型半導体１３１はｎ型ＧａＮ層であり、活性層１３２の井戸層はＩｎＧａＮ層であり、活性層１３２の障壁層はＡｌＧａＮ層であり、筒状ｐ型半導体１３３はｐ型ＧａＮ層である。これらは例示であり、その他のIII 族窒化物半導体であってもよい。
【0060】
５－８．領域
図３に示すように、半導体レーザー素子１００がレーザーダイオードである場合には、半導体レーザー素子１００は導波領域Ｒ１と伝導領域Ｒ２とを有する。導波領域Ｒ１は、レーザー発振および活性層１３２へのキャリアの注入に用いられる領域である。伝導領域Ｒ２は、電流を流すとともに光を閉じ込める領域である。
図３に示すように、半導体レーザー素子１００がレーザーダイオードである場合には、半導体レーザー素子１００は導波領域Ｒ１と伝導領域Ｒ２とを有する。導波領域Ｒ１は、レーザー発振および活性層１３２へのキャリアの注入に用いられる領域である。伝導領域Ｒ２は、電流を流すとともに光を閉じ込める領域である。
【0061】
５－９．積層構造
第１の実施形態では、積層順によらずｐ型半導体を活性化することができる。このため、ｐ型半導体の柱状半導体を形成してもよい。この場合には、平坦なｎ型半導体層を形成し、その上に平坦なトンネル結合部を形成し、その上に平坦なｐ型半導体を形成し、マスクを用いて、その上に柱状のｐ型半導体と筒状の活性層を形成する。埋込層としてｎ型半導体を形成すればよい。この場合の半導体の形成順序は、第１の実施形態と逆になる。
第１の実施形態では、積層順によらずｐ型半導体を活性化することができる。このため、ｐ型半導体の柱状半導体を形成してもよい。この場合には、平坦なｎ型半導体層を形成し、その上に平坦なトンネル結合部を形成し、その上に平坦なｐ型半導体を形成し、マスクを用いて、その上に柱状のｐ型半導体と筒状の活性層を形成する。埋込層としてｎ型半導体を形成すればよい。この場合の半導体の形成順序は、第１の実施形態と逆になる。
【0062】
５－１０．反射層
半導体レーザー素子１００は、基板１１０におけるマスク層１２０の反対側の裏面に、反射層を有していてもよい。
半導体レーザー素子１００は、基板１１０におけるマスク層１２０の反対側の裏面に、反射層を有していてもよい。
【0063】
５－１１．電子障壁層
活性層１３２の外側に電子障壁層を形成してもよい。電子障壁層の材質は、例えば、ＡｌＧａＩｎＮである。
活性層１３２の外側に電子障壁層を形成してもよい。電子障壁層の材質は、例えば、ＡｌＧａＩｎＮである。
【0064】
５－１２．カソード電極の位置
カソード電極は、基板１１０のｎ型半導体層１１２の上に形成されていてもよい。その場合には、導電性基材１１１の代わりに絶縁性基材を用いてよい。基材は、例えば、サファイア基板である。
カソード電極は、基板１１０のｎ型半導体層１１２の上に形成されていてもよい。その場合には、導電性基材１１１の代わりに絶縁性基材を用いてよい。基材は、例えば、サファイア基板である。
【0065】
５－１３．矩形格子
柱状半導体１３０は、正方格子の代わりに矩形格子の格子点の位置に配置されていてもよい。
柱状半導体１３０は、正方格子の代わりに矩形格子の格子点の位置に配置されていてもよい。
【0066】
５－１４．組み合わせ
上記の変形例を自由に組み合わせてもよい。
上記の変形例を自由に組み合わせてもよい。
【0067】
（第２の実施形態）
第２の実施形態について説明する。
第２の実施形態について説明する。
【0068】
１．ＬＥＤ
図１５は、第２の実施形態のＬＥＤ２００の概略構成図である。ＬＥＤ２００は、基板２１０と、ｎ型半導体層２２０と、発光層２３０と、ｐ型半導体層２４０と、トンネル接合部２５０と、ｎ型半導体層２６０と、アノード電極Ｐ３と、カソード電極Ｎ３と、を有する。
図１５は、第２の実施形態のＬＥＤ２００の概略構成図である。ＬＥＤ２００は、基板２１０と、ｎ型半導体層２２０と、発光層２３０と、ｐ型半導体層２４０と、トンネル接合部２５０と、ｎ型半導体層２６０と、アノード電極Ｐ３と、カソード電極Ｎ３と、を有する。
【0069】
基板２１０の側から順に、基板２１０と、ｎ型半導体層２２０と、発光層２３０と、ｐ型半導体層２４０と、トンネル接合部２５０と、ｎ型半導体層２６０と、が積層されている。
【0070】
ｎ型半導体層２２０は、カソード電極Ｎ３に接触している。ｎ型半導体層２６０は、アノード電極Ｐ３に接触している。
【0071】
２．ＬＥＤの製造方法
トンネル接合部２５０をＭＯＣＶＤ法により製造した後に、ｎ型半導体層２６０をスパッタリングにより製造すればよい。
トンネル接合部２５０をＭＯＣＶＤ法により製造した後に、ｎ型半導体層２６０をスパッタリングにより製造すればよい。
【0072】
この製造方法は、ｎ型半導体層を形成する工程と、ｎ型半導体層の上に活性層を形成する工程と、活性層の上にｐ型半導体層を形成する工程と、ｐ型半導体層の上にトンネル接合部を形成する工程と、トンネル接合部の上に第２のｎ型半導体層を形成する工程と、を有する。ｎ型半導体層および活性層およびｐ型半導体層およびトンネル接合部および第２のｎ型半導体層は、III 族窒化物半導体である。第２のｎ型半導体層を形成する工程では、スパッタリングまたは蒸着により、ｎ型のIII 族窒化物半導体を成長させる。
【0073】
３．第２の実施形態の効果
第１の実施形態と同様に、ｐ型半導体層２４０が不活性化することを抑制することができる。
第１の実施形態と同様に、ｐ型半導体層２４０が不活性化することを抑制することができる。
【0074】
４．変形例
第１の実施形態の変形例と組み合わせてよい。
第１の実施形態の変形例と組み合わせてよい。
【0075】
（実験）
１．サンプルの作製
ＬＥＤを製造した。サンプル１は、ｎ型半導体層２２０からトンネル接合部２５０までをＭＯＣＶＤ法により成長させ、ｎ型半導体層２６０をスパッタリングにより製造した。サンプル２は、ｎ型半導体層２２０からｎ型半導体層２６０までをＭＯＣＶＤ法により製造した。それ以外の半導体層等の構造は、サンプル１およびサンプル２で共通である。
１．サンプルの作製
ＬＥＤを製造した。サンプル１は、ｎ型半導体層２２０からトンネル接合部２５０までをＭＯＣＶＤ法により成長させ、ｎ型半導体層２６０をスパッタリングにより製造した。サンプル２は、ｎ型半導体層２２０からｎ型半導体層２６０までをＭＯＣＶＤ法により製造した。それ以外の半導体層等の構造は、サンプル１およびサンプル２で共通である。
【0076】
【0077】
【0078】
３．駆動電圧
図１８は、駆動電流と駆動電圧との間の電流電圧特性を示すグラフである。図１８に示すように、スパッタリングにより成膜した埋込層１４０を有するサンプルの駆動電圧Ｖｆは、ＭＯＣＶＤ法により成膜した埋込層を有するサンプルの駆動電圧Ｖｆよりも１Ｖ程度低い。これは、スパッタリングにより形成したｎ型半導体層２６０の下のｐ型半導体が活性化しているのに対して、ＭＯＣＶＤ法により成膜したｎ型半導体層２６０の下のｐ型半導体が不活性化しているためであると考えられる。
図１８は、駆動電流と駆動電圧との間の電流電圧特性を示すグラフである。図１８に示すように、スパッタリングにより成膜した埋込層１４０を有するサンプルの駆動電圧Ｖｆは、ＭＯＣＶＤ法により成膜した埋込層を有するサンプルの駆動電圧Ｖｆよりも１Ｖ程度低い。これは、スパッタリングにより形成したｎ型半導体層２６０の下のｐ型半導体が活性化しているのに対して、ＭＯＣＶＤ法により成膜したｎ型半導体層２６０の下のｐ型半導体が不活性化しているためであると考えられる。
【0079】
（付記）
第１の態様における半導体発光素子の製造方法は、ｎ型半導体層を形成する工程と、活性層を形成する工程と、ｐ型半導体層を形成する工程と、トンネル接合部を形成する工程と、第２のｎ型半導体層を形成する工程と、を有する。ｎ型半導体層および活性層およびｐ型半導体層およびトンネル接合部および第２のｎ型半導体層は、III 族窒化物半導体である。第２のｎ型半導体層を形成する工程では、スパッタリングまたは蒸着により、ｎ型のIII 族窒化物半導体を成長させる。
第１の態様における半導体発光素子の製造方法は、ｎ型半導体層を形成する工程と、活性層を形成する工程と、ｐ型半導体層を形成する工程と、トンネル接合部を形成する工程と、第２のｎ型半導体層を形成する工程と、を有する。ｎ型半導体層および活性層およびｐ型半導体層およびトンネル接合部および第２のｎ型半導体層は、III 族窒化物半導体である。第２のｎ型半導体層を形成する工程では、スパッタリングまたは蒸着により、ｎ型のIII 族窒化物半導体を成長させる。
【0080】
第２の態様における半導体発光素子の製造方法は、ｎ型半導体層の上に貫通孔を有するマスクを形成する工程と、マスクの貫通孔に露出するｎ型半導体層の上に柱状半導体を成長させる工程と、柱状半導体と柱状半導体との間の隙間を埋める埋込層を形成する工程と、を有する。柱状半導体を成長させる工程では、ｐ型のIII 族窒化物半導体を成長させる。埋込層を形成する工程では、スパッタリングまたは蒸着により、柱状半導体と柱状半導体との間の隙間を埋めるｎ型のIII 族窒化物半導体を成長させる。
【0081】
第３の態様における半導体発光素子の製造方法は、ｐ型のIII 族窒化物半導体をアニールするアニール工程を有する。アニール工程の後に、埋込層を形成する工程を実施する。
【0082】
第４の態様における半導体発光素子の製造方法においては、柱状半導体を成長させる工程では、スパッタリングおよび蒸着とは異なる気相成長法により、柱状半導体をエピタキシャル成長させる。
【0083】
第５の態様における半導体発光素子の製造方法においては、柱状半導体を成長させる工程では、六角筒形状の活性層を形成し、活性層の上に六角筒形状のｐ型のIII 族窒化物半導体を形成する。
【0084】
第６の態様における半導体発光素子の製造方法においては、柱状半導体を成長させる工程では、ｐ型のIII 族窒化物半導体の上に六角筒形状のトンネル接合部を形成する。トンネル接合部は、ｐ型のIII 族窒化物半導体と埋込層との間の位置に配置されている。
【0085】
第７の態様における半導体発光素子の製造方法は、III 族窒化物半導体層の上に貫通孔を有するマスクを形成する工程と、マスクの貫通孔に露出するIII 族窒化物半導体層の上に柱状半導体を成長させる工程と、柱状半導体と柱状半導体との間の隙間を埋める埋込層を形成する工程と、を有する。柱状半導体を成長させる工程では、ｐ型のIII 族窒化物半導体を成長させる。埋込層を形成する工程では、スパッタリングまたは蒸着により、柱状半導体と柱状半導体との間の隙間を埋めるｎ型のIII 族窒化物半導体を成長させる。
【符号の説明】
【0086】
１００…半導体レーザー素子
１１０…基板
１１１…導電性基材
１１２…ｎ型半導体層
１２０…マスク
１３０…柱状半導体
１３１…柱状ｎ型半導体
１３２…活性層
１３３…筒状ｐ型半導体
１３４…トンネル接合部
１４０…埋込層
Ｎ１…カソード電極
Ｐ１…アノード電極
１１０…基板
１１１…導電性基材
１１２…ｎ型半導体層
１２０…マスク
１３０…柱状半導体
１３１…柱状ｎ型半導体
１３２…活性層
１３３…筒状ｐ型半導体
１３４…トンネル接合部
１４０…埋込層
Ｎ１…カソード電極
Ｐ１…アノード電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
