特開 2022-190781 増幅回路および半導体増幅装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022190781

(43)【公開日】2022-12-27

(54)【発明の名称】増幅回路および半導体増幅装置

(51)【国際特許分類】

   H03F 3/193 20060101AFI20221220BHJP

【ＦＩ】

H03F3/193

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2021099216

(22)【出願日】2021-06-15

(71)【出願人】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100136722

【弁理士】

【氏名又は名称】▲高▼木 邦夫

(74)【代理人】

【識別番号】100174399

【弁理士】

【氏名又は名称】寺澤 正太郎

(74)【代理人】

【識別番号】100124800

【弁理士】

【氏名又は名称】諏澤 勇司

(72)【発明者】

【氏名】宮澤 直行

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AC41

5J500AC92

5J500AF16

5J500AH10

5J500AH25

5J500AH29

5J500AH33

5J500AK29

5J500AM08

5J500AQ03

5J500RU09

(57)【要約】

【課題】回路の実装面積を小さくして装置を小型化すること。
【解決手段】本開示の一形態に係る半導体増幅装置１Ａは、直列に接続された二段の増幅器２０，２２と、増幅器２０の入力端と電気的に接続される入力端子１１と、増幅器２２の出力端と電気的に接続される出力端子１２と、入力端子１１と増幅器２０の入力端とを接続する第１の入力バイアス回路３１と、入力端子１１と増幅器２２の入力端とを接続する第２の入力バイアス回路３２とを有し、増幅器２０の入力端および増幅器２２の入力端に入力バイアスを提供する入力バイアス回路１３と、出力端子１２と増幅器２０の出力端との間に設けられ、増幅器２０の出力端に出力バイアスを提供する出力バイアス回路１４と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

直列に接続された第１の増幅器および第２の増幅器と、
前記第１の増幅器の入力端と電気的に接続される入力端子と、
前記第２の増幅器の出力端と電気的に接続される出力端子と、
前記入力端子と前記第１の増幅器の前記入力端とを接続する第１の入力バイアス回路と、前記入力端子と前記第２の増幅器の入力端とを接続する第２の入力バイアス回路とを有し、前記第１の増幅器の前記入力端および前記第２の増幅器の前記入力端に入力バイアスを提供する入力バイアス回路と、
前記出力端子と前記第１の増幅器の前記出力端との間に設けられ、前記第１の増幅器の出力端に出力バイアスを提供する出力バイアス回路と、
を備える増幅回路。

【請求項2】

前記出力バイアス回路は、前記出力端子と前記第１の増幅器の前記出力端との間に一端が接続され、他端が接地された第１のキャパシタと、前記第１のキャパシタの前記一端と前記第１の増幅器の前記出力端との間に接続された第１のインダクタと、を有する、
請求項１に記載の増幅回路。

【請求項3】

前記出力バイアス回路は、前記出力端子と前記第１のキャパシタの前記一端との間に一端が接続され、他端が接地された第２のキャパシタと、前記第１のキャパシタの前記一端と前記第２のキャパシタの前記一端との間を接続する第２のインダクタと、前記出力端子と前記第２のキャパシタの前記一端との間に接続された第３のインダクタと、を有する、
請求項２に記載の増幅回路。

【請求項4】

前記第１のキャパシタの第１容量値よりも前記第２のキャパシタの第２容量値の方が小さい、
請求項３に記載の増幅回路。

【請求項5】

前記出力バイアス回路は、前記第１のキャパシタの前記一端と前記第２のキャパシタの前記一端との間に一端が接続され、他端が接地された第３のキャパシタを有し、
前記第３のキャパシタの前記一端は、第４のインダクタを介して前記第１のキャパシタの前記一端に接続され、前記第２のインダクタを介して前記第２のキャパシタの前記一端に接続される、
請求項３または請求項４に記載の増幅回路。

【請求項6】

前記第１のキャパシタの第１容量値よりも前記第３のキャパシタの第３容量値の方が大きい、
請求項５に記載の増幅回路。

【請求項7】

前記出力バイアス回路は、前記第１のキャパシタの前記一端と前記第２のキャパシタの前記一端との間に一端が接続され、他端が接地された第４のキャパシタを有し、
前記第４のキャパシタの前記一端は、前記第２のインダクタを介して前記第１のキャパシタの前記一端に接続され、第５のインダクタを介して前記第２のキャパシタの前記一端に接続される、
請求項５に記載の増幅回路。

【請求項8】

前記第２のキャパシタの第２容量値よりも前記第４のキャパシタの第４容量値の方が大きい、
請求項７に記載の増幅回路。

【請求項9】

前記第１の入力バイアス回路は、前記入力端子と前記第１の増幅器の前記入力端の間に設けられる第１の抵抗を含み、
前記第２の入力バイアス回路は、前記入力端子と前記第２の増幅器の前記入力端の間に設けられる第２の抵抗を含む、
請求項１から請求項８のいずれか１項に記載の増幅回路。

【請求項10】

前記第１の抵抗の第１抵抗値は、前記第２の抵抗の第２抵抗値より大きい、
請求項９に記載の増幅回路。

【請求項11】

前記第１の入力バイアス回路は、一端が接地され、他端が前記第１の抵抗を介して前記第１の増幅器の前記入力端に接続された第５のキャパシタを含み、
前記第２の入力バイアス回路は、一端が接地され、他端が第２の抵抗を介して前記第２の増幅器の前記入力端に接続された第６のキャパシタを含む、
請求項９または請求項１０に記載の増幅回路。

【請求項12】

前記第１の入力バイアス回路は、一端が接地され、他端が前記第１の抵抗と第５のキャパシタとの間に接続された第７のキャパシタを含み、
前記第２の入力バイアス回路は、一端が接地され、他端が前記第２の抵抗と第６のキャパシタの間に接続された第８のキャパシタを含む、
請求項１１に記載の増幅回路。

【請求項13】

請求項１から請求項１２のいずれか１項に記載の増幅回路と、
前記増幅回路が実装される実装基板と、を備え、
前記実装基板は、一端が前記増幅回路の前記入力端子と接続され、他端が外部入力端子と接続される第１の伝送線路と、前記第１の伝送線路から分岐し入力側電源と接続される第２の伝送線路と、一端が前記増幅回路の前記出力端子と接続され、他端がキャパシタを介して外部出力端子と接続される第３の伝送線路と、前記第３の伝送線路から分岐し出力側電源と接続される第４の伝送線路と、を有する、
半導体増幅装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、増幅回路および半導体増幅装置に関するものである。

【背景技術】

【0002】

特許文献１，２には、高周波増幅器に関する技術が記載されている。図８は、特許文献１に記載された高周波増幅器の構成を示す回路図である。この高周波増幅器１００は、ハウジング１０３と、ハウジング１０３に収容されたトランジスタ１２１，１２２とを備える。ハウジング１０３は略矩形状といった平面形状を有し、その一辺には端子１１１～１１３が並んで配置され、対向する辺には端子１１４～１１６が並んで配置されている。端子１１１は、入力端子であり、カップリングコンデンサ１５１および整合回路１３１を介してトランジスタ１２１のゲート端子に接続されている。トランジスタ１２１のドレイン端子は、カップリングコンデンサ１５２及び整合回路１３３を介してトランジスタ１２２のゲート端子に接続されている。トランジスタ１２２のドレイン端子は、整合回路１３４及びカップリングコンデンサ１５３を介して、出力端子である端子１１６に接続されている。

【0003】

端子１１２は、カップリングコンデンサ１５１と整合回路１３１との間のノードに抵抗１４１を介して接続されており、トランジスタ１２１の入力バイアスを外部から入力する。端子１１４は、整合回路１３２とカップリングコンデンサ１５２との間のノードにインダクタ１６１を介して接続されており、トランジスタ１２１の出力バイアスを外部から入力する。端子１１３は、カップリングコンデンサ１５２と整合回路１３３との間のノードに抵抗１４２を介して接続されており、トランジスタ１２２の入力バイアスを外部から入力する。端子１１５は、整合回路１３４とカップリングコンデンサ１５３との間のノードにインダクタ１６２を介して接続されており、トランジスタ１２２の出力バイアスを外部から入力する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１６－０１９０６８号公報

【特許文献2】特開２０１７－１０６３７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

図８に示される高周波増幅器１００では、入力端子である端子１１１と出力端子である端子１１６の他、入力バイアスの入力用の端子１１２および端子１１３と、出力バイアスの入力用の端子１１４および端子１１５とが、ハウジング１０３の両辺に配置されている。このような複数の増幅器をハウジング内に備える装置においては、装置の小型化のために、回路の実装面積を小さくすることが求められる。

【0006】

本発明は、このような問題点に鑑みてなされたものであり、回路の実装面積を小さくして装置を小型化することが可能な半導体増幅装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記課題を解決するために、本開示の一側面に係る増幅回路は、直列に接続された第１の増幅器および第２の増幅器と、第１の増幅器の入力端と電気的に接続される入力端子と、第２の増幅器の出力端と電気的に接続される出力端子と、入力端子と第１の増幅器の入力端とを接続する第１の入力バイアス回路と、入力端子と第２の増幅器の入力端とを接続する第２の入力バイアス回路とを有し、第１の増幅器の入力端および第２の増幅器の入力端に入力バイアスを提供する入力バイアス回路と、出力端子と第１の増幅器の出力端との間に設けられ、第１の増幅器の出力端に出力バイアスを提供する出力バイアス回路と、を備える。

【0008】

あるいは、本開示の他の側面にかかる半導体増幅装置は、上記増幅回路と、増幅回路が実装される実装基板と、を備え、実装基板は、一端が増幅回路の入力端子と接続され、他端が外部入力端子と接続される第１の伝送線路と、第１の伝送線路から分岐し入力側電源と接続される第２の伝送線路と、一端が増幅回路の出力端子と接続され、他端がキャパシタを介して外部出力端子と接続される第３の伝送線路と、第３の伝送線路から分岐し出力側電源と接続される第４の伝送線路と、を有する。

【発明の効果】

【0009】

本開示によれば、回路の実装面積を小さくして装置を小型化することができる。

【図面の簡単な説明】

【0010】

【図1】本開示の一実施形態に係る半導体増幅装置の構成を示す回路図である。

【図2】図１の半導体増幅装置の部品配置を示す平面図である。

【図3】増幅器付近の部品配置を示す拡大平面図である。

【図4】増幅器付近の部品配置を示す拡大平面図である。

【図5】本開示の変形例に係る半導体増幅装置の構成を示す回路図である。

【図6】図５の半導体増幅装置の部品配置を示す平面図である。

【図7】本開示の他の実施形態に係る半導体増幅装置の部品配置を示す平面図である。

【図8】特許文献１に記載された高周波増幅器の構成を示す回路図である。

【発明を実施するための形態】

【0011】

本開示の一側面に係る増幅回路は、直列に接続された第１の増幅器および第２の増幅器と、第１の増幅器の入力端と電気的に接続される入力端子と、第２の増幅器の出力端と電気的に接続される出力端子と、入力端子と第１の増幅器の入力端とを接続する第１の入力バイアス回路と、入力端子と第２の増幅器の入力端とを接続する第２の入力バイアス回路とを有し、第１の増幅器の入力端および第２の増幅器の入力端に入力バイアスを提供する入力バイアス回路と、出力端子と第１の増幅器の出力端との間に設けられ、第１の増幅器の出力端に出力バイアスを提供する出力バイアス回路と、を備える。

【0012】

上記一側面によれば、入力端子から入力バイアスを入力することにより、第１の入力バイアス回路を介して第１の増幅器の入力端に入力バイアスが提供されると同時に、第２の入力バイアス回路を介して第２の増幅器の入力端に入力バイアスが提供される。それとともに、出力端子から出力バイアスを入力することにより、第２の増幅器の出力端に出力バイアスが提供されると同時に、出力バイアス回路を介して第１の増幅器の出力端に出力バイアスが提供される。このような構成により、入力端子および出力端子によって２段の増幅器に対して入力バイアスおよび出力バイアスを提供できるので、外部と接続される端子の数を削減して回路の実装面積を小さくすることができ、その結果として装置の小型化を実現することができる。

【0013】

ここで、上記一側面においては、出力バイアス回路は、出力端子と第１の増幅器の出力端との間に一端が接続され、他端が接地された第１のキャパシタと、第１のキャパシタの一端と第１の増幅器の出力端との間に接続された第１のインダクタと、を有する、ことが好ましい。この場合、第１の増幅器の出力端に対して、出力端子における出力信号から十分にアイソレーションされた点から出力バイアスを供給できる。加えて、第１の増幅器における低周波の不要ゲインを低下させることができる。その結果、出力信号におけるノイズを低減することができる。

【0014】

また、上記一側面においては、出力バイアス回路は、出力端子と第１のキャパシタの一端との間に一端が接続され、他端が接地された第２のキャパシタと、第１のキャパシタの一端と第２のキャパシタの一端との間を接続する第２のインダクタと、出力端子と第２のキャパシタの一端との間に接続された第３のインダクタと、を有する、ことも好ましい。この場合、第１の増幅器の出力端に対して、出力端子における出力信号から幅広い周波数で十分にアイソレーションされた点から出力バイアスを供給できる。加えて、第１の増幅器及び第２の増幅器における低周波の不要ゲインを低下させることができる。その結果、出力信号におけるノイズをさらに低減することができる。

【0015】

さらに、上記一側面においては、第１のキャパシタの第１容量値よりも第２のキャパシタの第２容量値の方が小さい、ことも好ましい。かかる構成により、出力端子における出力信号から幅広い周波数で十分にアイソレーションされた点から出力バイアスを供給できる。また、第１の増幅器における低周波の不要ゲインを効果的に低減できる。その結果、出力信号におけるノイズをさらに低減することができる。

【0016】

またさらに、出力バイアス回路は、第１のキャパシタの一端と第２のキャパシタの一端との間に一端が接続され、他端が接地された第３のキャパシタを有し、第３のキャパシタの一端は、第４のインダクタを介して第１のキャパシタの一端に接続され、第２のインダクタを介して第２のキャパシタの一端に接続される、ことも好ましい。この場合、出力端子における出力信号から幅広い周波数で十分にアイソレーションされた点から出力バイアスを供給できる。また、第１の増幅器における低周波の不要ゲインを効果的に低減できる。その結果、出力信号におけるノイズをさらに低減することができる。

【0017】

さらにまた、上記一側面においては、第１のキャパシタの第１容量値よりも第３のキャパシタの第３容量値の方が大きい、ことも好ましい。かかる構成によれば、第１の増幅器における低周波の不要ゲインをより効果的に低減できる。その結果、出力信号におけるノイズを一層低減することができる。

【0018】

また、上記一側面においては、出力バイアス回路は、第１のキャパシタの一端と第２のキャパシタの一端との間に一端が接続され、他端が接地された第４のキャパシタを有し、第４のキャパシタの一端は、第２のインダクタを介して第１のキャパシタの一端に接続され、第５のインダクタを介して第２のキャパシタの一端に接続される、ことも好適である。こうすれば、出力端子における出力信号から幅広い周波数で十分にアイソレーションされた点から出力バイアスを供給できる。また、第２の増幅器における低周波の不要ゲインを効果的に低減できる。その結果、出力信号におけるノイズをさらに低減することができる。

【0019】

さらに、上記一側面においては、第２のキャパシタの第２容量値よりも第４のキャパシタの第４容量値の方が大きい、ことも好ましい。この場合、第２の増幅器における低周波の不要ゲインをより効果的に低減できる。その結果、出力信号におけるノイズを一層低減することができる。

【0020】

またさらに、上記一側面において、第１の入力バイアス回路は、入力端子と第１の増幅器の入力端の間に設けられる第１の抵抗を含み、第２の入力バイアス回路は、入力端子と第２の増幅器の入力端の間に設けられる第２の抵抗を含む、ことも好ましい。こうすれば、第１の増幅器の入力端および第２の増幅器の入力端に対して適切な入力バイアスを印加するように設定することができる。その結果、増幅回路の増幅動作を最適化できる。

【0021】

さらにまた、上記一側面において、第１の抵抗の第１抵抗値は、第２の抵抗の第２抵抗値より大きい、ことも好ましい。かかる構成によれば、第２の増幅器のサイズが第１の増幅器のサイズより大きい場合に、第１の増幅器の入力端および第２の増幅器の入力端に対して適切な入力バイアスを印加することができ、増幅回路の増幅動作を最適化できる。

【0022】

また、第１の入力バイアス回路は、一端が接地され、他端が第１の抵抗を介して第１の増幅器の入力端に接続された第５のキャパシタを含み、第２の入力バイアス回路は、一端が接地され、他端が第２の抵抗を介して第２の増幅器の入力端に接続された第６のキャパシタを含む、ことも好ましい。この場合、入力端子における入力信号から十分にアイソレーションされた点から入力バイアスを供給できる。その結果、出力信号におけるノイズを低減することができる。

【0023】

さらに、第１の入力バイアス回路は、一端が接地され、他端が第１の抵抗と第５のキャパシタとの間に接続された第７のキャパシタを含み、第２の入力バイアス回路は、一端が接地され、他端が第２の抵抗と第６のキャパシタの間に接続された第８のキャパシタを含む、ことも好ましい。この場合、入力端子における入力信号から幅広い周波数で十分にアイソレーションされた点から入力バイアスを供給できる。その結果、出力信号におけるノイズをさらに低減することができる。

【0024】

あるいは、本開示の他の側面に係る半導体増幅装置は、上記増幅回路と、増幅回路が実装される実装基板と、を備え、実装基板は、一端が増幅回路の入力端子と接続され、他端が外部入力端子と接続される第１の伝送線路と、第１の伝送線路から分岐し入力側電源と接続される第２の伝送線路と、一端が増幅回路の出力端子と接続され、他端がキャパシタを介して外部出力端子と接続される第３の伝送線路と、第３の伝送線路から分岐し出力側電源と接続される第４の伝送線路と、を有する。

【0025】

上記他の側面によれば、実装基板上の第１の伝送線路及び第２の伝送線路を経由して入力側電源から増幅回路内の２段の増幅器に対して入力バイアスを提供できる。また、実装基板上の第３の伝送線路及び第４の伝送線路を経由して出力側電源から増幅回路内の２段の増幅器に対して出力バイアスを提供できる。その結果、増幅回路を含む半導体増幅装置の全体の実装面積を小さくすることができ、その結果として装置の小型化を実現することができる。

【0026】

以下、本開示の実施形態について、図面を参照しながら説明する。なお、図面の説明において同一要素には同一符号を付し、重複する説明は省略する。

【0027】

図１は、本開示の一実施形態に係る半導体増幅装置１Ａの構成を示す回路図である。図１に示されるように、本実施形態の半導体増幅装置１Ａは、複数段（本実施形態では２段）の増幅器２０，２２と、入力端子１１と、出力端子１２とを備える。増幅器２０，２２は、入力端子１１と出力端子１２との間において、段間を結合する結合キャパシタＣ７を挟んで互いに直列に接続されている。入力端子１１には、高周波（ＲＦ）信号が入力される。高周波信号の周波数は例えばＳ帯（２～４ＧＨｚ）あるいはＸ帯（８～１２ＧＨｚ）であり、最大入力電力はたとえば３５ｄＢｍである。この高周波信号は、増幅器２０，２２によって増幅されたのち出力端子１２から出力される。

【0028】

増幅器（第１の増幅器）２０は、初段の増幅器であり、トランジスタ素子２１を含んで構成されている。トランジスタ素子２１は例えばＦＥＴである。トランジスタ素子２１のゲート端子は、増幅器２０の入力端を構成し、結合キャパシタＣ１と入力整合部４２を介して入力端子１１と電気的に接続されている。入力端子１１から入力された高周波信号は、結合キャパシタＣ１と入力整合部４２を介してトランジスタ素子２１のゲート端子に与えられる。また、トランジスタ素子２１のドレイン端子は、増幅器２０の出力端を構成し、中間整合部４３を介して結合キャパシタＣ７の一方の電極と電気的に接続されている。トランジスタ素子２１のソース端子は基準電位線ＧＮＤに接続（接地）されている。

【0029】

増幅器（第２の増幅器）２２は、終段の増幅器であり、高出力を実現するために、互いに並列に接続された偶数（本実施形態では２つ）のトランジスタ素子２３，２４を含んで構成されている。トランジスタ素子２３，２４は例えばＦＥＴである。トランジスタ素子２３，２４はそれぞれ単独で５２ｄＢｍ程度の出力を得ることが可能であり、２つのトランジスタ素子２３，２４が並列に設けられることによって３ｄＢ（２倍）程度の出力増が可能となる。

【0030】

トランジスタ素子２３，２４の各ゲート端子は、増幅器２２の入力端を構成する。トランジスタ素子２３のゲート端子は、中間整合部５２，５４を介して結合キャパシタＣ７の他方の電極と電気的に接続されている。トランジスタ素子２４のゲート端子は、中間整合部５３，５５を介して結合キャパシタＣ７の他方の電極と電気的に接続されている。増幅器２０から出力された高周波信号は、結合キャパシタＣ７及び中間整合部５２，５４を介してトランジスタ素子２３のゲート端子に与えられるとともに、結合キャパシタＣ７及び中間整合部５３，５５を介してトランジスタ素子２４のゲート端子に与えられる。

【0031】

トランジスタ素子２３，２４のドレイン端子は、増幅器２２の出力端を構成する。トランジスタ素子２３のドレイン端子は、出力整合部５６，５８を介して出力端子１２と電気的に接続されている。トランジスタ素子２４のドレイン端子は、出力整合部５７，５９を介して出力端子１２と電気的に接続されている。トランジスタ素子２３，２４のソース端子は基準電位線ＧＮＤに接続（接地）されている。

【0032】

半導体増幅装置１Ａは、入力バイアス回路１３及び出力バイアス回路１４を更に備える。入力バイアス回路１３は、入力端子１１から入力されたバイアス電圧を基に、増幅器２０の入力端および増幅器２２の入力端に入力バイアスを提供する。出力バイアス回路１４は、出力端子１２から入力されたバイアス電圧を基に、増幅器２０の出力端に出力バイアスを提供する。入力バイアス回路１３は、入力端子１１と増幅器２０の入力端とを接続する第１の入力バイアス回路３１と、入力端子１１と増幅器２２の入力端とを接続する第２の入力バイアス回路３２とを含む。出力バイアス回路１４は、出力端子１２と増幅器２０の出力端との間に設けられ、出力端子１２と増幅器２０の出力端とを接続する。

【0033】

出力バイアス回路１４は、インダクタ（第１のインダクタ）Ｌｄ１、インダクタ（第２のインダクタ）Ｌ２、インダクタ（第３のインダクタ）Ｌｄ２、キャパシタ（第１のキャパシタ）Ｃｄ１、及びキャパシタ（第２のキャパシタ）Ｃｄ２を含んで構成される。インダクタＬｄ１の一端は増幅器２０の出力端に中間整合部４３を介して接続され、インダクタＬｄ１の他端はインダクタＬ２の一端に接続されている。キャパシタＣｄ１の一端側の電極はインダクタＬｄ１の他端およびインダクタＬ２の一端に接続され、キャパシタＣｄ１の他端側の電極は基準電位線ＧＮＤに接続（接地）されている。インダクタＬｄ２の一端はインダクタＬ２の他端に接続され、インダクタＬｄ２の他端は出力端子１２に接続されている。キャパシタＣｄ２の一端側の電極はインダクタＬｄ２の一端およびインダクタＬ２の他端に接続され、キャパシタＣｄ２の他端側の電極は基準電位線ＧＮＤに接続（接地）されている。すなわち、キャパシタＣｄ１の一端は出力端子１２と増幅器２０の出力端の間のバイアスライン上の増幅器２０側のノードＮ１に接続され、キャパシタＣｄ２の一端は出力端子１２と増幅器２０の出力端の間のバイアスライン上の出力端子１２側のノードＮ２に接続されている。

【0034】

上記の出力バイアス回路１４の構成により、増幅器２０の出力端には出力バイアス回路１４を経由して、出力端子１２から出力バイアス（ドレインバイアス）が供給可能とされる。なお、増幅器２２の出力バイアス（ドレインバイアス）は、出力整合部５６～５９を介して出力端子１２から供給可能とされる。このとき、増幅器２０の出力バイアスは、キャパシタＣｄ１，Ｃｄ２と、ＲＦ信号に関する動作周波数（例えば、１０ＧＨｚ）においてオープンに見える十分大きなインダクタンスを有するインダクタＬ２との存在により、出力信号から十分にアイソレーションされた点から供給されることとなる。例えば、インダクタＬ２を構成するワイヤの長さ９ｍｍ、キャパシタＣｄ１のキャパシタンス２２００ｐＦ、キャパシタＣｄ２のキャパシタンス１０ｐＦである。このように、キャパシタＣｄ１のキャパシタンス（第１容量値）よりもキャパシタＣｄ２のキャパシタンス（第２容量値）の方が小さくされている。これにより、増幅器２０の出力バイアスの供給点を、出力端子１２から幅広い周波数でアイソレーションさせることができる。

【0035】

上記出力バイアス回路１４を構成するインダクタＬｄ１，Ｌｄ２は、動作周波数において完全にオープンに見える長さ（例えば、インダクタＬｄ１を構成するワイヤの長さ３ｍｍ、インダクタＬｄ２を構成するワイヤの長さ３ｍｍ）を有する。また、上述したように、キャパシタＣｄ１，Ｃｄ２のキャパシタンスも大きな値に設定されている。よって、インダクタＬｄ１，Ｌｄ２、及びキャパシタＣｄ１，Ｃｄ２により、増幅器２０，２２の低周波の不要ゲインを下げることができる。

【0036】

第１の入力バイアス回路３１は、キャパシタ（第５のキャパシタ）Ｃｇ１、抵抗（第１の抵抗）Ｒｇ１、及びインダクタＬ３を含んで構成される。抵抗Ｒｇ１の一端はインダクタＬｇ１を介して入力端子１１に接続され、抵抗Ｒｇ１の他端はインダクタＬ３の一端に接続されている。インダクタＬ３の他端は、入力整合部４２を経由して増幅器２０の入力端に接続されている。キャパシタＣｇ１の一端側の電極は、インダクタＬｇ１を介して入力端子１１に接続されるとともに、抵抗Ｒｇ１の一端に接続され、キャパシタＣｇ１の他端側の電極は基準電位線ＧＮＤに接続（接地）されている。

【0037】

第２の入力バイアス回路３２は、キャパシタ（第６のキャパシタ）Ｃｇ２、抵抗（第２の抵抗）Ｒｇ２、及びインダクタＬｇ２を含んで構成される。抵抗Ｒｇ２の一端はインダクタＬｇ１およびインダクタＬ１を介して入力端子１１に接続され、抵抗Ｒｇ１の他端はインダクタＬｇ２の一端に接続されている。インダクタＬｇ２の他端は、中間整合部５２～５５を経由して増幅器２２の入力端に接続されている。キャパシタＣｇ２の一端側の電極は、インダクタＬｇ１およびインダクタＬ１を介して入力端子１１に接続されるとともに、抵抗Ｒｇ２の一端に接続され、キャパシタＣｇ２の他端側の電極は基準電位線ＧＮＤに接続（接地）されている。

【0038】

上記構成の第１の入力バイアス回路３１により、増幅器２０への入力バイアス（ゲートバイアス）は、いったんキャパシタＣｇ１でブロックされた後に、抵抗Ｒｇ１を介して供給される。また、上記構成の第２の入力バイアス回路３２により、増幅器２２への入力バイアス（ゲートバイアス）は、いったんキャパシタＣｇ１，Ｃｇ２でブロックされた後に、抵抗Ｒｇ２を介して供給される。このとき、インダクタＬｇ１，Ｌ１，Ｌｇ２は、動作周波数でオープンに見える十分大きなインダクタンスを有するように設定され（例えば、インダクタＬｇ１，Ｌ１，Ｌｇ２を構成するワイヤの長さは、それぞれ３ｍｍ）、キャパシタＣｇ１，Ｃｇ２は大きなキャパシタンスを有するように設定されている（例えば、キャパシタＣｇ１，Ｃｇ２のキャパシタンス１０ｐＦ）。これにより、増幅器２０，２２への入力バイアスの供給を、入力端子１１の入力信号から十分にアイソレーションされた点から可能となる。

【0039】

また、第１の入力バイアス回路３１に含まれる抵抗Ｒｇ１の抵抗値（第１抵抗値）は、第２の入力バイアス回路３２に含まれる抵抗Ｒｇ２の抵抗値（第２抵抗値）よりも大きく設計されている。ここで、二段の増幅器を有する半導体増幅装置１Ａにおいては、増幅器２０のサイズよりも増幅器２２のサイズが大きくなるように設計されている。上記の抵抗値の関係に設計されることにより、増幅器２０，２２に対して最適な大きさの入力バイアスを供給することができる。例えば、増幅器２０の出力パワーと増幅器２２の出力パワーの比が１：１０の場合、抵抗Ｒｇ１の抵抗値と抵抗Ｒｇ２の抵抗値の比は１０：１に設計される（例えば、抵抗Ｒｇ１の抵抗値１００Ω、抵抗Ｒｇ２の抵抗値１０Ω）。

【0040】

図２は、半導体増幅装置１Ａの部品配置を示す平面図である。図２に示されるように、半導体増幅装置１Ａはハウジング１０を備える。ハウジング１０は、前述した増幅器２０、入力整合部４２、中間整合部４３、結合キャパシタＣ１，Ｃ７、増幅器２２、中間整合部５２～５５、出力整合部５６～５９、入力バイアス回路１３、および出力バイアス回路１４を収容する。ハウジング１０は、或る方向Ａ１（第１方向）に沿って延在している。本実施形態では、ハウジング１０は略長方形の平面形状を有し、その長手方向は方向Ａ１と一致し、その短手方向は方向Ａ１と交差（例えば直交）する方向Ａ２（第２方向）と一致する。

【0041】

ハウジング１０は、増幅器２０，２２等の回路部品を搭載する底板１０ａを有する。底板１０ａは、基準電位を規定する導電性部材であり、方向Ａ１及びＡ２を含む平面に沿って延在している。例えば、底板１０ａの表面（ハウジング外面）全体が、基準電位に維持されたモジュール搭載基板（導電性材料で構成）に接触する。加えて、ハウジング１０は、底板１０ａ上に設けられて方向Ａ１において互いに対向する一対の端壁１０ｂ，１０ｃと、底板１０ａ上に設けられて方向Ａ２において互いに対向する一対の側壁１０ｄ，１０ｅと、を有する。底板１０ａの板面に垂直な方向から見て、底板１０ａは、端壁１０ｂ，１０ｃ及び側壁１０ｄ，１０ｅからはみ出している。側壁１０ｄ，１０ｅに沿った底板１０ａの側辺には、半導体増幅装置１Ａを回路基板に固定するためのネジを挿通する切り欠き部１０ｆが複数形成されている。なお、端壁１０ｂ，１０ｃ及び側壁１０ｄ，１０ｅの上端（底板１０ａとは反対側の端）は、図示しない蓋部によって気密に封止される。底板１０ａ、端壁１０ｂ及び１０ｃ、並びに側壁１０ｄ及び１０ｅはいずれも表面がメタライズ（メッキ等）されたセラミック製の板材である。

【0042】

ハウジング１０は、入力端子１１及び出力端子１２を有する。入力端子１１は、方向Ａ１におけるハウジング１０の一端側において基準軸ＡＸ上に配置されている。基準軸ＡＸは、方向Ａ１に沿って延びる架空の軸線であって、半導体増幅装置１Ａの中心を通っている。本実施形態の入力端子１１は、絶縁部材１５上に形成された金属膜であり、絶縁部材１５を挟んで底板１０ａ上に設けられ、ハウジング１０の端壁１０ｂを方向Ａ１に貫通している。入力端子１１の一端は、端壁１０ｂの内側に位置し、初段の増幅器２０の入力端と電気的に接続されている。入力端子１１の他端は、端壁１０ｂの外側に位置し、方向Ａ１における底板１０ａの一端に達している。

【0043】

出力端子１２は、方向Ａ１におけるハウジング１０の他端側において基準軸ＡＸ上に配置されている。本実施形態の出力端子１２は、絶縁部材１６上に形成された金属膜であり、絶縁部材１６を挟んで底板１０ａ上に設けられ、ハウジング１０の端壁１０ｃを方向Ａ１に貫通している。出力端子１２の一端は、端壁１０ｃの内側に位置し、終段の増幅器２２の出力端と電気的に接続されている。出力端子１２の他端は、端壁１０ｃの外側に位置し、方向Ａ１における底板１０ａの他端に達している。

【0044】

増幅器２０，２２は、基準軸ＡＸ上に並んで配置されている。増幅器２０を構成するトランジスタ素子２１は、偶数（例えば８個）のトランジスタ（ＦＥＴ）を内蔵する。これらのトランジスタは、基準軸ＡＸと交差する方向Ａ２に沿って並んでおり、基準軸ＡＸの両側に同数のトランジスタが配置されている。増幅器２２を構成するトランジスタ素子２３，２４は、基準軸ＡＸを挟んで互いに対称な位置に配置されている。トランジスタ素子２３，２４は、互いに同数（例えば１６個）のトランジスタ（ＦＥＴ）を内蔵する。これらのトランジスタは、基準軸ＡＸと交差する方向Ａ２に沿って並んでいる。

【0045】

上記の配置構成を有する半導体増幅装置１Ａにおいては、増幅器２０，２２のドレインバイアスおよびゲートバイアスの接続点が初段の増幅器２０及び２段目の増幅器２２の中心部を結ぶ基準軸ＡＸ上に配置され、増幅器２０，２２が基準軸に関して線対称に配置された回路構成が実現されている。

【0046】

図３は、増幅器２０付近の部品配置を示す拡大平面図である。トランジスタ素子２１の一方側（入力端子１１側）には、複数のゲートパッド及び複数のソースパッドが方向Ａ２に沿って交互に並んでいる。また、トランジスタ素子２１の他方側（出力端子１２側）には、複数のドレインパッドが方向Ａ２に沿って並んでいる。ソースパッドは、ビアを介して、基準電位の底板１０ａに接続されている。なお、ソースパッドは、ボンディングワイヤを介して、基準電位の底板１０ａに接続してもよい。

【0047】

図３に示されるように、増幅器２０（トランジスタ素子２１）と入力端子１１との間の基準軸ＡＸ上には、入力分岐部４１（分岐カプラ）及び入力整合部４２が並んで設けられる。入力分岐部４１及び入力整合部４２は、底板１０ａ上に設けられた共通の絶縁部材４０ａ上に形成された配線パターンである。入力分岐部４１及び入力整合部４２は、基準軸ＡＸに関して線対称な配線形状を有する。

【0048】

入力分岐部４１は、基準軸ＡＸ上に位置する入力分岐点Ｐ１を含み、入力分岐点Ｐ１から基準軸ＡＸの両側に延びており、基準軸ＡＸに関して線対称な形状を有する。入力分岐部４１の入力分岐点Ｐ１上には結合キャパシタＣ１が搭載されている。結合キャパシタＣ１は所謂ダイキャップである。入力分岐部４１は、入力分岐点Ｐ１において結合キャパシタＣ１の裏面電極に接続されている。結合キャパシタＣ１の表面電極は、ボンディングワイヤ８０を介して入力端子１１と電気的に接続される。これにより、入力分岐部４１は、入力分岐点Ｐ１において、結合キャパシタＣ１およびボンディングワイヤ８０を介して入力端子１１と接続される。

【0049】

入力整合部４２は、トランジスタ素子２１に対する入力インピーダンスを整合する部分である。入力整合部４２は、一対の配線パターン４２ａ，４２ｂを含む。これらの配線パターン４２ａ，４２ｂは、基準軸ＡＸを挟んだ一対の領域において基準軸ＡＸに関して線対称に配置され、方向Ａ２に沿って並んでいる。配線パターン４２ａの入力端子１１側の一端は、基準軸ＡＸを挟む一対の領域の一方に延びる入力分岐部４１の部分と一体的に接続されている。また、配線パターン４２ａの増幅器２０側の他端は、複数（例えば４本）のボンディングワイヤ８１を介して、トランジスタ素子２１を構成する一部のトランジスタのゲートパッドに接続されている。配線パターン４２ｂの入力端子１１側の一端は、基準軸ＡＸを挟む一対の領域の他方に延びる入力分岐部４１の部分と一体的に接続されている。また、配線パターン４２ｂの出力端子１２側の他端は、複数（例えば４本）のボンディングワイヤ８１を介して、トランジスタ素子２１を構成する残りのトランジスタのゲートパッドに接続されている。

【0050】

配線パターン４２ａ，４２ｂは他の配線と比較して幅広に形成されており、底板１０ａとの間の容量によってキャパシタを構成する。また、各ボンディングワイヤ８１は寄生インダクタンスを有する。従って、配線パターン４２ａ，４２ｂ及び各ボンディングワイヤ８１により、整合回路が実現されている。

【0051】

トランジスタ素子２１は方向Ａ２に延びる細長形状を有するので、単独の配線パターンでは、素子の両端と中央部との距離の差が大きく、適正に整合を取ることが難しくなる。従って、本実施形態では、一方の配線パターン４２ａがトランジスタ素子２１のうち半分の整合を担い、他方の配線パターン４２ｂがトランジスタ素子２１のうち残り半分の整合を担うことによって、適正に整合を取ることが容易となる。

【0052】

増幅器２０（トランジスタ素子２１）と結合キャパシタＣ７（図２を参照）との間の基準軸ＡＸ上には、中間整合部４３及び中間合成部４４が並んで設けられる。中間整合部４３及び中間合成部４４は、底板１０ａ上に設けられた共通の絶縁部材４０ｂ上に形成された配線パターンである。中間整合部４３及び中間合成部４４は、基準軸ＡＸに関して線対称な配線形状を有する。

【0053】

中間整合部４３は、トランジスタ素子２１に対する出力インピーダンスを整合する部分である。中間整合部４３は、一対の配線パターン４３ａ，４３ｂを含む。これらの配線パターン４３ａ，４３ｂは、基準軸ＡＸを挟んだ一対の領域において基準軸ＡＸに関して線対称に配置され、方向Ａ２に沿って並んでいる。配線パターン４３ａの入力端子１１側の一端は、複数（例えば４本）のボンディングワイヤ８２を介して、トランジスタ素子２１を構成する一部のトランジスタのドレインパッド（不図示）に接続されている。配線パターン４３ｂの入力端子１１側の一端は、複数（例えば４本）のボンディングワイヤ８２を介して、トランジスタ素子２１を構成する残りのトランジスタのドレインパッドに接続されている。

【0054】

配線パターン４３ａ，４３ｂは他の配線と比較して幅広に形成されており、底板１０ａとの間の容量によってキャパシタを構成する。また、各ボンディングワイヤ８２は寄生インダクタンスを有する。従って、配線パターン４３ａ，４３ｂ及び各ボンディングワイヤ８２により、整合回路が実現されている。また、中間整合部４３においても、一方の配線パターン４３ａがトランジスタ素子２１のうち半分の部位の整合を担い、他方の配線パターン４３ｂがトランジスタ素子２１のうち残り半分の部位の整合を担うことによって、トランジスタ素子２１全体として適正に整合を取ることが容易となる。

【0055】

中間合成部４４は、基準軸ＡＸ上に位置する中間合成点Ｐ２を含み、中間合成点Ｐ２から基準軸ＡＸを跨いで延びており、基準軸ＡＸに関して線対称な形状を有する。中間合成点Ｐ２では、増幅器２０から延びる偶数個（本実施形態では２個）の配線部分４４ａ，４４ｂが、その後段の増幅器２２に向けて互いに結合される。

【0056】

配線パターン４３ａの出力端子１２側の他端は、基準軸ＡＸを挟む一対の領域の一方に延びる中間合成部４４の配線部分４４ａと一体的に接続されている。配線パターン４３ｂの出力端子１２側の他端は、基準軸ＡＸを挟む一対の領域の他方に延びる中間合成部４４の配線部分４４ｂと一体的に接続されている。中間合成部４４は、中間合成点Ｐ２において、ボンディングワイヤ８３を介して結合キャパシタＣ７の一方の電極と電気的に接続される。

【0057】

図４は、増幅器２２付近の部品配置を示す拡大平面図である。図４に示されるように、増幅器２２の前段には、中間分岐部５１及び中間整合部５２～５５が配置されている。中間分岐部５１及び中間整合部５２～５５は、基準軸ＡＸに関して線対称な配線形状を有する。

【0058】

中間分岐部５１は、増幅器２２と中間合成部４４（図３を参照）との間において基準軸ＡＸ上に配置されている。中間分岐部５１は、底板１０ａ上に設けられた絶縁部材５０ａ上に形成された配線パターンである。中間分岐部５１は、基準軸ＡＸ上に位置する中間分岐点Ｐ３を含み、中間分岐点Ｐ３から基準軸ＡＸを跨いで延びており、基準軸ＡＸに関して線対称な形状を有する。すなわち、中間分岐部５１は、基準軸ＡＸを挟む一対の領域の一方に延びる配線部分５１ａと、基準軸ＡＸを挟む一対の領域の他方に延びる配線部分５１ｂとを有する。中間分岐点Ｐ３では、増幅器２２とその前段の増幅器２０とを接続する配線が、増幅器２２に向けて偶数個に分岐する。

【0059】

中間分岐部５１の中間分岐点Ｐ３上には結合キャパシタＣ７が搭載されている。結合キャパシタＣ７は所謂ダイキャップである。中間分岐部５１は、中間分岐点Ｐ３において結合キャパシタＣ７の裏面電極に接続されている。結合キャパシタＣ７の表面電極は、前述したように、ボンディングワイヤ８３を介して中間合成部４４の中間合成点Ｐ２に接続されている。

【0060】

中間整合部５２，５４は、増幅器２２と中間分岐部５１との間において、基準軸ＡＸを挟む一対の領域の一方に配置されている。中間整合部５２，５４は、底板１０ａ上に設けられた絶縁部材５０ｂ，５０ｄ上にそれぞれ形成された配線パターンである。中間整合部５２は、複数（例えば４つ）の配線パターン５２ａを含む。これらの配線パターン５２ａは、方向Ａ２に沿って並んでおり、図示しない膜抵抗を介して互いに接続（ウィルキンソンカプラ）されている。これにより、複数のトランジスタの入力端子間のアイソレーションを確保しつつ、トランジスタ素子２１の出力から見た、トランジスタ素子２３の入力インピーダンスの整合を図っている。複数の配線パターン５２ａの入力端子１１側の一端は、絶縁部材５０ｂ上に形成された配線及びボンディングワイヤ８４ａを介して、中間分岐部５１の配線部分５１ａと電気的に接続されている。

【0061】

中間整合部５４は、配線パターン５２ａと同数の配線パターン５４ａを含む。これらの配線パターン５４ａは、方向Ａ２に沿って並んでいる。各配線パターン５２ａの出力端子１２側の他端は、ボンディングワイヤ８５ａを介して、対応する配線パターン５４ａの入力端子１１側の一端と電気的に接続されている。各配線パターン５４ａの出力端子１２側の他端は、ボンディングワイヤ８６ａを介して、トランジスタ素子２３を構成する各トランジスタのゲート端子に接続されている。なお、上述した配線パターン５２ａ間のウィルキンソンカプラは、配線パターン５４ａ間に設けられてもよい。

【0062】

中間整合部５３，５５は、増幅器２２と中間分岐部５１との間において、基準軸ＡＸを挟む一対の領域の他方（中間整合部５２，５４とは反対側）に、基準軸ＡＸに関して中間整合部５２，５４と線対称に配置されている。中間整合部５３，５５は、底板１０ａ上に設けられた絶縁部材５０ｃ，５０ｅ上にそれぞれ形成された配線パターンである。中間整合部５３は、複数（例えば４つ）の配線パターン５３ａを含む。これらの配線パターン５３ａは、方向Ａ２に沿って並んでおり、図示しない膜抵抗を介して互いに接続（ウィルキンソンカプラ）されている。これにより、複数のトランジスタの入力端子間のアイソレーションを確保しつつ、トランジスタ素子２１の出力から見た、トランジスタ素子２４の入力インピーダンスの整合を図っている。複数の配線パターン５３ａの入力端子１１側の一端は、絶縁部材５０ｃ上に形成された配線及びボンディングワイヤ８４ｂを介して、中間分岐部５１の配線部分５１ｂと電気的に接続されている。

【0063】

中間整合部５５は、配線パターン５３ａと同数の配線パターン５５ａを含む。これらの配線パターン５５ａは、方向Ａ２に沿って並んでいる。各配線パターン５３ａの出力端子１２側の他端は、ボンディングワイヤ８５ｂを介して、対応する配線パターン５５ａの入力端子１１側の一端と電気的に接続されている。各配線パターン５５ａの出力端子１２側の他端は、ボンディングワイヤ８６ｂを介して、トランジスタ素子２４を構成する各トランジスタのゲート端子に接続されている。なお、上述した配線パターン５３ａ間のウィルキンソンカプラは、配線パターン５５ａ間に設けられてもよい。

【0064】

配線パターン５２ａ，５３ａ，５４ａ，及び５５ａは、他の配線と比較して幅広に形成されており、底板１０ａとの間の寄生容量によってキャパシタを構成する。また、各ボンディングワイヤ８５ａ，８５ｂ，８６ａ，及び８６ｂは寄生インダクタンスを有する。従って、配線パターン５２ａ，５３ａ，５４ａ，及び５５ａ及び各ボンディングワイヤ８５ａ，８５ｂ，８６ａ，及び８６ｂにより、整合回路が実現されている。

【0065】

また、トランジスタ素子２３，２４は方向Ａ２に延びる細長形状を有するので、それぞれ単独の配線パターンでは、素子の両端と中央部との距離の差が大きく、適正に整合を取ることが難しくなる。従って、本実施形態では、トランジスタ素子２３に対して配線パターン５２ａ及び５４ａがそれぞれ複数設けられ、トランジスタ素子２４に対して配線パターン５３ａ及び５５ａがそれぞれ複数設けられている。これにより、適正に整合を取ることが容易となる。

【0066】

増幅器２２の後段には、出力整合部５６～５９及び出力合成部６０が配置されている。出力整合部５６～５９及び出力合成部６０は、基準軸ＡＸに関して線対称な配線形状を有する。

【0067】

出力整合部５６，５８は、増幅器２２と出力合成部６０との間において、基準軸ＡＸを挟む一対の領域の一方に配置されている。出力整合部５６，５８は、底板１０ａ上に設けられた絶縁部材５０ｆ，５０ｈ上にそれぞれ形成された配線パターンである。出力整合部５６は、複数（例えば４つ）の配線パターン５６ａを含む。これらの配線パターン５６ａは、方向Ａ２に沿って並んでいる。出力整合部５８は、配線パターン５６ａと同数の配線パターン５８ａを含む。これらの配線パターン５８ａは、方向Ａ２に沿って並んでいる。各配線パターン５６ａの入力端子１１側の一端は、ボンディングワイヤ８７ａを介して、トランジスタ素子２３を構成する各トランジスタのドレイン端子に接続されている。各配線パターン５６ａの出力端子１２側の他端は、ボンディングワイヤ８８ａを介して、対応する配線パターン５８ａの入力端子１１側の一端と電気的に接続されている。

【0068】

出力整合部５７，５９は、増幅器２２と出力合成部６０との間において、基準軸ＡＸを挟む一対の領域の他方（出力整合部５７，５９とは反対側）に配置されている。出力整合部５７，５９は、底板１０ａ上に設けられた絶縁部材５０ｇ，５０ｉ上にそれぞれ形成された配線パターンである。出力整合部５７は、配線パターン５６ａと同数の配線パターン５７ａを含む。これらの配線パターン５７ａは、方向Ａ２に沿って並んでいる。出力整合部５９は、配線パターン５８ａと同数の配線パターン５９ａを含む。これらの配線パターン５９ａは、方向Ａ２に沿って並んでいる。各配線パターン５７ａの入力端子１１側の一端は、ボンディングワイヤ８７ｂを介して、トランジスタ素子２４を構成する各トランジスタのドレイン端子に接続されている。各配線パターン５７ａの出力端子１２側の他端は、ボンディングワイヤ８８ｂを介して、対応する配線パターン５９ａの入力端子１１側の一端と電気的に接続されている。

【0069】

配線パターン５６ａ，５７ａ，５８ａ，及び５９ａは、他の配線と比較して幅広に形成されており、底板１０ａとの間の容量によってキャパシタを構成する。また、各ボンディングワイヤ８７ａ，８７ｂ，８８ａ，及び８８ｂは寄生インダクタンスを有する。従って、配線パターン５６ａ，５７ａ，５８ａ，及び５９ａ及び各ボンディングワイヤ８７ａ，８７ｂ，８８ａ，及び８８ｂにより、整合回路が実現されている。また、出力整合部５６，５８において、トランジスタ素子２３に対して配線パターン５６ａ及び５８ａがそれぞれ複数設けられ、出力整合部５７，５９においても、トランジスタ素子２４に対して配線パターン５７ａ及び５９ａがそれぞれ複数設けられている。これにより、適正に整合を取ることが容易となる。

【0070】

出力合成部６０は、底板１０ａ上に設けられた絶縁部材５０ｊ上に形成された配線パターンである。出力合成部６０は、基準軸ＡＸ上に位置する出力合成点Ｐ４を含み、出力合成点Ｐ４から基準軸ＡＸを跨いで延びており、基準軸ＡＸに関して線対称な形状を有する。すなわち、出力合成部６０は、基準軸ＡＸを挟む一対の領域の一方に延びる配線部分６０ａと、基準軸ＡＸを挟む一対の領域の他方に延びる配線部分６０ｂとを有する。複数の配線パターン５８ａの出力端子１２側の他端は、絶縁部材５０ｈ上に形成された配線及びボンディングワイヤ８９ａを介して、配線部分６０ａと電気的に接続されている。複数の配線パターン５９ａの出力端子１２側の他端は、絶縁部材５０ｉ上に形成された配線及びボンディングワイヤ８９ｂを介して、配線部分６０ｂと電気的に接続されている。出力合成部６０は、出力合成点Ｐ４において、ボンディングワイヤ９０を介して出力端子１２と電気的に接続されている。

【0071】

以上に説明した本実施形態の半導体増幅装置１Ａによって得られる効果について、従来の課題と共に説明する。近年、レーダー送信機用のデバイス等に代表されるように、高周波帯で高出力を実現する増幅器の需要が高まっている。単独のトランジスタ素子によって高出力を得るには限界があるので、一般的には、複数のトランジスタ素子を並列に接続し、増幅後の高周波信号を出力段にて合波する。また、小信号入力から大信号出力を得る為には、二段もしくは複数段のトランジスタを直列に接続することが有効である。従来の半導体増幅装置では、各段のトランジスタ毎にハウジングを設け、各段のハウジングの外において段間を接続していた。このような方式では、各段間において、出力バイアス回路を前段のトランジスタの出力端に、入力バイアス回路を後段のトランジスタの入力端に、それぞれ容易に接続することができる。

【0072】

しかしながら、複数段のトランジスタが１つのハウジング内に収容される場合、初段を除くトランジスタの入力バイアスと、終段を除くトランジスタの出力バイアスとを如何にして供給するかが課題となる。特に、複数段のトランジスタが１つのハウジング内に搭載するような構成で、端子数をいかに削減してバイアスの供給を実現できるかが、装置の小型化を実現するうえで重要となる。

【0073】

このような課題に対し、半導体増幅装置１Ａによれば、入力端子１１から入力バイアスを入力することにより、第１の入力バイアス回路３１を介して増幅器２０の入力端に入力バイアスが提供されると同時に、第２の入力バイアス回路３２を介して増幅器２２の入力端に入力バイアスが提供される。それとともに、出力端子１２から出力バイアスを入力することにより、増幅器２２の出力端に出力バイアスが提供されると同時に、出力バイアス回路１４を介して増幅器２０の出力端に出力バイアスが提供される。このような構成により、入力端子１１および出力端子１２によって２段の増幅器２０，２２に対して入力バイアスおよび出力バイアスを提供できるので、外部と接続される端子の数を削減して回路の実装面積を小さくすることができ、その結果として装置の小型化を実現することができる。

【0074】

ここで、本実施形態においては、出力バイアス回路１４は、出力端子１２と増幅器２０の出力端との間に一端が接続され、他端が接地されたキャパシタＣｄ１と、キャパシタＣｄ１の一端と増幅器２０の出力端との間に接続されたインダクタＬｄ１と、を有している。この場合、増幅器２０の出力端に対して、出力端子１２における出力信号から十分にアイソレーションされた点から出力バイアスを供給できる。加えて、増幅器２０における低周波の不要ゲインを低下させることができる。その結果、出力信号におけるノイズを低減することができる。

【0075】

また、本実施形態においては、出力バイアス回路１４は、出力端子１２とキャパシタＣｄ１の一端との間に一端が接続され、他端が接地されたキャパシタＣｄ２と、キャパシタＣｄ１の一端とキャパシタＣｄ２の一端との間を接続するインダクタＬ２と、出力端子１２とキャパシタＣｄ２の一端との間に接続されたインダクタＬｄ２とを有している。この場合、増幅器２０の出力端に対して、出力端子１２における出力信号から幅広い周波数で十分にアイソレーションされた点から出力バイアスを供給できる。加えて、増幅器２０及び増幅器２２における低周波の不要ゲインを低下させることができる。その結果、出力信号におけるノイズをさらに低減することができる。

【0076】

さらに、本実施形態においては、キャパシタＣｄ１のキャパシタンスよりもキャパシタＣｄ２のキャパシタンスの方が小さく設定されている。かかる構成により、出力端子１２における出力信号から幅広い周波数で十分にアイソレーションされた点から出力バイアスを供給できる。また、増幅器２０における低周波の不要ゲインを効果的に低減できる。その結果、出力信号におけるノイズをさらに低減することができる。

【0077】

またさらに、本実施形態においては、第１の入力バイアス回路３１は、入力端子１１と増幅器２０の入力端の間に設けられる抵抗Ｒｇ１を含み、第２の入力バイアス回路３２は、入力端子１１と増幅器２２の入力端の間に設けられる抵抗Ｒｇ２を含んでいる。この場合、増幅器２０の入力端および増幅器２２の入力端に対して適切な入力バイアスを印加するように設定することができる。その結果、増幅回路の増幅動作を最適化できる。

【0078】

さらにまた、本実施形態では、抵抗Ｒｇ１の抵抗値は抵抗Ｒｇ２の抵抗値より大きく設定されている。この場合、増幅器２２のサイズが増幅器２０のサイズより大きい場合に、増幅器２０の入力端および増幅器２２の入力端に対して適切な入力バイアスを印加することができ、増幅回路の増幅動作を最適化できる。

【0079】

また、本実施形態では、第１の入力バイアス回路３１は、一端が接地され、他端が抵抗Ｒｇ１を介して増幅器２０の入力端に接続されたキャパシタＣｇ１を含み、第２の入力バイアス回路３２は、一端が接地され、他端が抵抗Ｒｇ２を介して増幅器２２の入力端に接続されたキャパシタＣｇ２を含んでいる。この場合、入力端子１１における入力信号から十分にアイソレーションされた点から入力バイアスを供給できる。その結果、出力信号におけるノイズを低減することができる。

【0080】

以上、好適な実施の形態において本開示の原理を図示し説明してきたが、本開示は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本開示は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

【0081】

図５は、本開示の変形例に係る半導体増幅装置１Ｂの構成を示す回路図、図６は、半導体増幅装置１Ｂの部品配置を示す平面図である。図５及び図６に示されるように、本変形例の半導体増幅装置１Ｂは、入力バイアス回路１３Ｂ及び出力バイアス回路１４Ｂの構成が半導体増幅装置１Ａと異なっている。

【0082】

すなわち、出力バイアス回路１４Ｂは、キャパシタ（第３のキャパシタ）Ｃｄ３、キャパシタ（第４のキャパシタ）Ｃｄ４、インダクタ（第４のインダクタ）Ｌｄ３、及びインダクタ（第５のインダクタ）Ｌｄ４をさらに備える。インダクタＬｄ３は、インダクタＬ２とインダクタＬｄ１との間に挿入される。インダクタＬｄ４は、インダクタＬ２とインダクタＬｄ２との間に挿入される。すなわち、出力バイアス回路１４においては、インダクタＬｄ１，Ｌｄ３，Ｌ２，Ｌｄ４，Ｌｄ２が、出力バイアスを供給するバイアスラインを構成する。キャパシタＣｄ３の一端側の電極は、インダクタＬｄ３を介してキャパシタＣｄ１の一端側の電極に接続され、キャパシタＣｄ３の他端側の電極は、基準電位線ＧＮＤに接続（接地）されている。キャパシタＣｄ４の一端側の電極は、インダクタＬｄ４を介してキャパシタＣｄ２の一端側の電極に接続され、キャパシタＣｄ４の他端側の電極は、基準電位線ＧＮＤに接続（接地）されている。

【0083】

ここで、キャパシタＣｄ３のキャパシタンス（第３容量値）はキャパシタＣｄ１のキャパシタンス（第１容量値）よりも大きく設定されている。また、キャパシタＣｄ４のキャパシタンス（第４容量値）はキャパシタＣｄ２のキャパシタンス（第２容量値）よりも大きく設定されている。

【0084】

第１の入力バイアス回路３１Ｂは、キャパシタ（第７のキャパシタ）Ｃｇ３およびインダクタＬｇ３をさらに備える。第２の入力バイアス回路３２Ｂは、キャパシタ（第８のキャパシタ）Ｃｇ４およびインダクタＬｇ４をさらに備える。インダクタＬｇ３は、抵抗Ｒｇ１とインダクタＬ１との間に挿入される。インダクタＬｇ４は、インダクタＬ１と抵抗Ｒｇ２との間に挿入される。キャパシタＣｇ３の一端側の電極は、インダクタＬｇ３を介してキャパシタＣｇ１の一端側の電極に接続され、キャパシタＣｇ３の他端側の電極は、基準電位線ＧＮＤに接続（接地）されている。キャパシタＣｇ４の一端側の電極は、インダクタＬｇ４を介してキャパシタＣｇ２の一端側の電極に接続され、キャパシタＣｇ４の他端側の電極は、基準電位線ＧＮＤに接続（接地）されている。

【0085】

ここで、キャパシタＣｇ３のキャパシタンス（第７容量値）はキャパシタＣｇ１のキャパシタンス（第５容量値）よりも大きく設定されている。また、キャパシタＣｇ４のキャパシタンス（第８容量値）はキャパシタＣｇ２のキャパシタンス（第６容量値）よりも大きく設定されている。

【0086】

上記変形例にかかる半導体増幅装置１Ｂにおいては、キャパシタＣｄ１の一端とキャパシタＣｄ２の一端との間に一端が接続され、他端が接地されたキャパシタＣｄ３を有し、キャパシタＣｄ３の一端は、インダクタＬｄ３を介してキャパシタＣｄ１の一端に接続され、インダクタＬ２，Ｌｄ４を介してキャパシタＣｄ２の一端に接続されている。この場合、出力端子１２における出力信号から幅広い周波数で十分にアイソレーションされた点から出力バイアスを供給できる。また、増幅器２０における低周波の不要ゲインを効果的に低減できる。その結果、出力信号におけるノイズをさらに低減することができる。

【0087】

また、半導体増幅装置１Ｂにおいては、キャパシタＣｄ１のキャパシタンスよりもキャパシタＣｄ３のキャパシタンスの方が大きく設定されている。かかる構成によれば、増幅器２０における低周波の不要ゲインをより効果的に低減できる。その結果、出力信号におけるノイズを一層低減することができる。

【0088】

また、半導体増幅装置１Ｂにおいては、キャパシタＣｄ１の一端とキャパシタのＣｄ２の一端との間に一端が接続され、他端が接地されたキャパシタＣｄ４を有し、キャパシタＣｄ４の一端は、インダクタＬ２，Ｌｄ３を介してキャパシタＣｄ１の一端に接続され、インダクタＬｄ４を介してキャパシタＣｄ２の一端に接続されている。このような構成によれば、出力端子１２における出力信号から幅広い周波数で十分にアイソレーションされた点から出力バイアスを供給できる。また、増幅器２２における低周波の不要ゲインを効果的に低減できる。その結果、出力信号におけるノイズをさらに低減することができる。

【0089】

さらに、半導体増幅装置１Ｂにおいては、キャパシタＣｄ２のキャパシタンスよりもキャパシタＣｄ４のキャパシタンスの方が大きく設定されている。この場合、増幅器２２における低周波の不要ゲインをより効果的に低減できる。その結果、出力信号におけるノイズを一層低減することができる。

【0090】

また、半導体増幅装置１Ｂにおいては、一端が接地され、他端が抵抗Ｒｇ１とキャパシタＣｇ１との間に接続されたキャパシタＣｇ３と、一端が接地され、他端が抵抗Ｒｇ２とキャパシタＣｇ２の間に接続されたキャパシタＣｇ４とが含まれている。この場合、入力端子１１における入力信号から幅広い周波数で十分にアイソレーションされた点から入力バイアスを供給できる。その結果、出力信号におけるノイズをさらに低減することができる。

【0091】

さらに、半導体増幅装置１Ｂにおいては、キャパシタＣｇ１のキャパシタンスよりもキャパシタＣｇ３のキャパシタンスの方が大きく設定され、キャパシタＣｇ２のキャパシタンスよりもキャパシタＣｇ４のキャパシタンスの方が大きく設定されている。この場合、入力端子１１における入力信号からさらに幅広い周波数で十分にアイソレーションされた点から入力バイアスを供給できる。その結果、出力信号におけるノイズを一層低減することができる。

【0092】

図７は、本開示の別の実施形態にかかる半導体増幅装置２００の部品配置を示す平面図である。半導体増幅装置２００は、上述した実施形態にかかる半導体増幅装置１Ａを実装基板に実装した形態を有する。

【0093】

半導体増幅装置２００は、蓋部２０１によって封止された半導体増幅装置１Ａがハウジング１０の端壁１０ｂ，１０ｃ及び側壁１０ｄ，１０ｅとは反対側の面を下にして載置される長方形の平面形状の実装基板２０２を有する。半導体増幅装置１Ａは、切り欠き部１０ｆに挿通するネジ２０３によって、方向Ａ１が実装基板２０２の長手方向に一致し、かつ、方向Ａ２が実装基板２０２の短手方向に一致した状態で、実装基板２０２の中央に固定される。

【0094】

この実装基板２０２上には、第１伝送線路２０４、第２伝送線路２０５、第３伝送線路２０６、第４伝送線路２０７、出力伝送線路２０８、キャパシタ２０９，２１０，２１１が設けられている。

【0095】

第１伝送線路２０４は、実装基板２０２上において方向Ａ１に沿って直線状に延びる膜状導体であり、一端は半導体増幅装置１Ａの入力端子１１に電気的に接続されており、他端は実装基板２０２の最縁部まで延びて信号入力端子（外部入力端子）２１２と電気的に接続されている。第２伝送線路２０５は、実装基板２０２上において方向Ａ２に沿って直線状に延びる膜状導体であり、一端は第１伝送線路２０４の中間部に一体化されており、他端は実装基板２０２の最縁部まで延びてバイアス入力端子２１３に電気的に接続されている。すなわち、第２伝送線路２０５は、第１伝送線路２０４から分岐してバイアス入力端子２１３まで延びている。キャパシタ２０９は扇形形状の電極を有する容量素子であり、キャパシタ２０９の一方の電極が、その扇形の中心に相当する角部が第２伝送線路２０５の中央部の縁に接するように、第２伝送線路２０５に電気的に接続されており、キャパシタ２０９の他方の電極が、実装基板２０２の裏面において基準電位に接続（接地）されている。ここで、キャパシタ２０９と第２伝送線路２０５との接続点から第２伝送線路２０５の第１伝送線路２０４との接続点までの距離は、ＲＦ信号の波長λに換算して１／４×λに略等しくされている。これにより、第１伝送線路２０４を伝送するＲＦ信号に関して、第２伝送線路２０５がオープンに設定される。

【0096】

第３伝送線路２０６および出力伝送線路２０８は、実装基板２０２上において方向Ａ１に沿って、同一ライン上に延びる膜状導体である。第３伝送線路２０６の一端は半導体増幅装置１Ａの出力端子１２に電気的に接続されており、第３伝送線路２０６の他端はキャパシタ２１１の一方の電極に接続されている。出力伝送線路２０８の一端はキャパシタ２１１の他方の電極に接続されており、出力伝送線路２０８の他端は実装基板２０２の最縁部まで延びて信号出力端子（外部出力端子）２１４と電気的に接続されている。第４伝送線路２０７は、実装基板２０２上において方向Ａ２に沿って直線状に延びる膜状導体であり、一端は第３伝送線路２０６の中間部に一体化されており、他端は実装基板２０２の最縁部まで延びてバイアス入力端子２１５に電気的に接続されている。すなわち、第４伝送線路２０７は、第３伝送線路２０６から分岐してバイアス入力端子２１５まで延びている。キャパシタ２１０は扇形形状の電極を有する容量素子であり、キャパシタ２１０の一方の電極が、その扇形の中心に相当する角部が第４伝送線路２０７の中央部の縁に接するように、第４伝送線路２０７に電気的に接続されており、キャパシタ２１０の他方の電極が、実装基板２０２の裏面において基準電位に接続（接地）されている。ここで、キャパシタ２１０と第４伝送線路２０７との接続点から第４伝送線路２０７の第３伝送線路２０６との接続点までの距離は、ＲＦ信号の波長λに換算して１／４×λに略等しくされている。これにより、第３伝送線路２０６を伝送するＲＦ信号に関して、第４伝送線路２０７がオープンに設定される。

【0097】

上記構成の半導体増幅装置２００においては、信号入力端子２１２から入力信号（ＲＦ信号）が入力されることにより、入力信号が第１伝送線路２０４を経由して入力端子１１に供給され、出力端子１２から出力される出力信号（ＲＦ信号）は、第３伝送線路２０６、キャパシタ２１１、及び出力伝送線路２０８を経由して、信号出力端子２１４から外部に出力される。加えて、外部バイアス電源（入力側電源）が接続されたバイアス入力端子２１３からバイアス電圧が入力されることにより、そのバイアス電圧が、第２伝送線路２０５及び第１伝送線路２０４を経由して、入力バイアスとして入力端子１１に供給されるとともに、外部バイアス電源（出力側電源）が接続されたバイアス入力端子２１５からバイアス電圧が入力されることにより、そのバイアス電圧が、第４伝送線路２０７及び第３伝送線路２０６を経由して、出力バイアスとして出力端子１２に供給される。

【0098】

上述した形態の半導体増幅装置２００によれば、実装基板２０２上の第１伝送線路２０４及び第２伝送線路２０５を経由して外部バイアス電源から半導体増幅装置１Ａ内の２段の増幅器に対して入力バイアスを提供できる。また、実装基板２０２上の第３伝送線路２０６及び第４伝送線路２０７を経由して外部バイアス電源から半導体増幅装置１Ａ内の２段の増幅器に対して出力バイアスを提供できる。その結果、半導体増幅装置１Ａが実装される実装基板を含む半導体増幅装置２００の全体の実装面積を小さくすることができ、その結果として装置の小型化を実現することができる。

【符号の説明】

【0099】

１Ａ，１Ｂ，２００…半導体増幅装置
１１…入力端子
１２…出力端子
１３，１３Ｂ…入力バイアス回路
３１，３１Ｂ…第１の入力バイアス回路
３２，３２Ｂ…第２の入力バイアス回路
１４，１４Ｂ…出力バイアス回路
２０…増幅器（第１の増幅器）
２２…増幅器（第２の増幅器）
２０２…実装基板
２０９，２１０，２１１…キャパシタ
２１２…信号入力端子（外部入力端子）
２１４…信号出力端子（外部出力端子）
Ｃｄ１…キャパシタ（第１のキャパシタ）
Ｃｄ２…キャパシタ（第２のキャパシタ）
Ｃｄ３…キャパシタ（第３のキャパシタ）
Ｃｄ４…キャパシタ（第４のキャパシタ）
Ｃｇ１…キャパシタ（第５のキャパシタ）
Ｃｇ２…キャパシタ（第６のキャパシタ）
Ｃｇ３…キャパシタ（第７のキャパシタ）
Ｃｇ４…キャパシタ（第８のキャパシタ）
Ｌ１，Ｌ２，Ｌ３，Ｌｇ１，Ｌｇ２，Ｌｇ３，Ｌｇ４…インダクタ
Ｌｄ１…インダクタ（第１のインダクタ）
Ｌ２…インダクタ（第２のインダクタ）
Ｌｄ２…インダクタ（第３のインダクタ）
Ｌｄ３…インダクタ（第４のインダクタ）
Ｌｄ４…インダクタ（第５のインダクタ）
Ｒｇ１…抵抗（第１の抵抗）
Ｒｇ２…抵抗（第２の抵抗）
２０４…第１伝送線路
２０５…第２伝送線路
２０６…第３伝送線路
２０７…第４伝送線路
２０８…出力伝送線路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】