特開 2022-190929 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022190929

(43)【公開日】2022-12-27

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20221220BHJP

   H01L 29/12 20060101ALI20221220BHJP

   H01L 21/336 20060101ALI20221220BHJP

   H01L 29/739 20060101ALI20221220BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 652T

H01L29/78 653C

H01L29/78 652J

H01L29/78 652F

H01L29/78 658A

H01L29/78 658E

H01L29/78 655A

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2021099471

(22)【出願日】2021-06-15

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】岩橋 洋平

(72)【発明者】

【氏名】鈴木 龍太

(57)【要約】

【課題】オン抵抗の増大を抑制しつつ、第１ディープ層と第２ディープ層とを効率よく接続することが可能な構造の半導体装置を提供する。
【解決手段】第２ディープ層５の下方において、ストライプ部４ａにおける隣り合う各ラインを接続するように接続部４ｂを備える。このように、第２ディープ層５の下方に接続部４ｂを備えることで、第２ディープ層５と第１ディープ層４とが確実に接続され、第１ディープ層４をソース電位に固定できる。これにより、第１ディープ層４によるゲート絶縁膜１１に掛かる電界を低下させる電界抑制効果を的確に発揮させられるなど、ゲート絶縁膜１１の破壊を抑制できる。そして、接続部４ｂを第２ディープ層５の下方に対応して形成することで、電流の経路を狭くする範囲を少なくできる。
【選択図】図３

【特許請求の範囲】

【請求項1】

トレンチゲート構造の半導体素子を備えている半導体装置であって、
第１または第２導電型の半導体層（１）と、
前記半導体層の上に形成され、前記半導体層よりも低不純物濃度とされた第１導電型の第１層（２）と、
前記第１層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられたストライプ部（４ａ）を有する第２導電型の第１ディープ層（４）、および、前記一方向を長手方向として前記第１ディープ層と交互に複数本がストライプ状に並べられた部分を有する第１導電型のＪＦＥＴ部（３）を含む飽和電流抑制層（３、４）と、
前記飽和電流抑制層の上に形成された第１導電型の第２層（６）と、
前記第１ディープ層に接続され、前記一方向と交差する方向を長手方向として、複数本備えられた第２導電型の第２ディープ層（５）と、
前記第２層の上に形成された第２導電型のベース領域（７）と、
前記ベース領域の上に形成され、前記第１層よりも第１導電型不純物濃度が高くされた第１導電型のソース領域（８）と、
前記ベース領域の上における前記ソース領域と異なる位置および前記第２ディープ層の上に形成され、前記ベース領域よりも第２導電型不純物濃度が高くされたコンタクト領域（９）と、
前記ソース領域および前記ベース領域を貫通するゲートトレンチ（１０）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）と該ゲート絶縁膜の上に配置されたゲート電極（１２）とを備えて構成され、前記第２ディープ層の長手方向と同方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極を覆うと共に前記ソース領域および前記コンタクト領域を露出させるコンタクトホールが形成された層間絶縁膜（１３）と、
前記コンタクトホールを通じて、前記ソース領域および前記コンタクト領域に電気的に接続されたソース電極（１４）と、
前記半導体層の裏面側に形成されたドレイン電極（１５）と、を含み、
前記第２ディープ層は、前記トレンチゲート構造の複数本に対して１つもしくは複数備えられていて、隣り合う前記トレンチゲート構造の間に配置され、
前記第１ディープ層は、前記第２ディープ層の下方に配置され、前記第２ディープ層と接続されると共に、前記第１ディープ層の前記ストライプ部を構成する各ラインのうち隣り合うライン同士を接続する接続部（４ｂ）を備えている、半導体装置。

【請求項2】

前記接続部は、前記第２ディープ層すべての下方に形成されている、請求項１に記載の半導体装置。

【請求項3】

前記接続部は、前記第２ディープ層のうちの一部の下方にのみ形成されている、請求項１に記載の半導体装置。

【請求項4】

前記第２ディープ層は、ストライプ状に配置されており、
前記接続部は、隣り合う前記第２ディープ層の間隔の整数倍の間隔で配置されている、請求項３に記載の半導体装置。

【請求項5】

前記第２ディープ層は、ストライプ状に配置されており、
前記接続部は、前記第２ディープ層の長手方向に沿って、隣り合う前記第１ディープ層のうちの前記ストライプ部の間において、形成された部分と形成されていない部分とが交互に配置され、前記半導体素子の上面視において千鳥状に配置されている、請求項３に記載の半導体装置。

【請求項6】

前記第２ディープ層は、ストライプ状に配置されており、
前記接続部は、前記第１ディープ層の前記ストライプ部を構成する各ラインのうちの任意の１組もしくは複数組の隣り合う２つのラインの間にのみ配置されている、請求項３に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、トレンチゲート構造の半導体素子を備えた半導体装置に関するものであり、特に半導体材料として炭化珪素（以下、ＳｉＣという）が用いられるＳｉＣ半導体装置に適用すると好適である。

【背景技術】

【0002】

従来、ＳｉＣを用いたパワーデバイスとして、トレンチゲート構造のＭＯＳＦＥＴが知られている。トレンチゲート構造のＭＯＳＦＥＴでは、トレンチゲート構造を構成するためのトレンチの底部に電界集中が起こり、ゲート絶縁膜が容易に破壊されてしまうという問題がある。このため、特許文献１に示されるように、トレンチの底部での電界集中を緩和するために、トレンチの長手方向と交差する方向に沿って、トレンチ下部にストライプ状の第１ディープ層を形成している。また、第１ディープ層とベース領域とが第２ディープ層によって連結されており、ベース領域の表層部に形成されるコンタクト領域がソース電極に電気的に接続されることで、ベース領域および第２ディープ層を通じて第１ディープ層をソース電位に固定している。このような第１ディープ層を備えることで、高電界がゲート絶縁膜側に入り難くなるようにでき、ゲート絶縁膜の絶縁破壊を抑制することが可能となる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－４６９０８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１のような構造の半導体装置において、上記効果を十分に得るためには、第１ディープ層と第２ディープ層とが低抵抗で接続されていることが望ましい。

【0005】

しかしながら、製造上のばらつきによって第１ディープ層と第２ディープ層とが繋がらない、または、一部が繋がらず第１ディープ層と第２ディープ層との間が高抵抗になると十分な効果が得られない。このような不具合を回避するために、特許文献１においては、第１ディープ層を格子状に形成することで、第２ディープ層と繋がるようにしているが、第１ディープ層を単純に格子状にすると、電流の経路が狭くなり、ＭＯＳＦＥＴのオン抵抗が増大すると言う課題がある。

【0006】

本発明は上記点に鑑みて、オン抵抗の増大を抑制しつつ、第１ディープ層と第２ディープ層とを効率よく接続することが可能な構造の半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するため、請求項１に記載の発明は、トレンチゲート構造の半導体素子を備えている半導体装置であって、第１または第２導電型の半導体層（１）と、半導体層の上に形成され、半導体層よりも低不純物濃度とされた第１導電型の第１層（２）と、第１層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられたストライプ部（４ａ）を有する第２導電型の第１ディープ層（４）、および、一方向を長手方向として第１ディープ層と交互に複数本がストライプ状に並べられた部分を有する第１導電型のＪＦＥＴ部（３）を含む飽和電流抑制層（３、４）と、飽和電流抑制層の上に形成された第１導電型の第２層（６）と、第１ディープ層に接続され、前記一方向と交差する方向を長手方向として、複数本備えられた第２導電型の第２ディープ層（５）と、第２層の上に形成された第２導電型のベース領域（７）と、ベース領域の上に形成され、第１層よりも第１導電型不純物濃度が高くされた第１導電型のソース領域（８）と、ベース領域の上におけるソース領域と異なる位置および第２ディープ層の上に形成され、ベース領域よりも第２導電型不純物濃度が高くされたコンタクト領域（９）と、ソース領域およびベース領域を貫通するゲートトレンチ（１０）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）と該ゲート絶縁膜の上に配置されたゲート電極（１２）とを備えて構成され、第２ディープ層の長手方向と同方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極を覆うと共にソース領域およびコンタクト領域を露出させるコンタクトホールが形成された層間絶縁膜（１３）と、コンタクトホールを通じて、ソース領域およびコンタクト領域に電気的に接続されたソース電極（１４）と、半導体層の裏面側に形成されたドレイン電極（１５）と、を含んでいる。そして、第２ディープ層は、トレンチゲート構造の複数本に対して１つもしくは複数備えられていて、隣り合うトレンチゲート構造の間に配置され、第１ディープ層は、第２ディープ層の下方に配置され、第２ディープ層と接続されると共に、第１ディープ層のストライプ部を構成する各ラインのうち隣り合うライン同士を接続する接続部（４ｂ）を備えている。

【0008】

このように、第２ディープ層の下方において、ストライプ部を構成する各ラインのうち隣り合うライン同士を接続するように接続部を備えている。このように、第２ディープ層の下方に接続部を備えているため、第２ディープ層と第１ディープ層とが確実に接続され、第１ディープ層をソース電位に固定できる。これにより、第１ディープ層によるゲート絶縁膜に掛かる電界を低下させる電界抑制効果を的確に発揮させられるなど、ゲート絶縁膜の破壊を抑制できる。

【0009】

そして、このような接続部を第２ディープ層の下方に対応して形成していることから、特許文献１のように第１ディープ層を格子状に形成する場合と比較して電流の経路を狭くする範囲を少なくできる。したがって、オン抵抗の増大を抑制しつつ、第１ディープ層と第２ディープ層とを効率よく接続することが可能な構造のＳｉＣ半導体装置とすることが可能となる。

【0010】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0011】

【図1】第１実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。

【図2】図１に示すＳｉＣ半導体装置の一部を示した斜視断面図である。

【図3】第１ディープ層および第２ディープ層のレイアウトを示した透過斜視図である。

【図4】第１ディープ層と第２ディープ層およびトレンチゲート構造のレイアウトを示した上面図である。

【図5A】図２に示すＳｉＣ半導体装置の製造工程を示す斜視断面図である。

【図5B】図５Ａに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。

【図5C】図５Ｂに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。

【図5D】図５Ｃに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。

【図5E】図５Ｄに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。

【図5F】図５Ｅに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。

【図5G】図５Ｆに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。

【図6】第２実施形態で説明するＳｉＣ半導体装置における第１ディープ層と第２ディープ層のレイアウトを示した透過斜視図である。

【図7】第３実施形態で説明するＳｉＣ半導体装置における第１ディープ層と第２ディープ層のレイアウトを示した透過斜視図である。

【図8】第４実施形態で説明するＳｉＣ半導体装置における第１ディープ層と第２ディープ層のレイアウトを示した透過斜視図である。

【発明を実施するための形態】

【0012】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0013】

（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体材料としてＳｉＣを用いたＳｉＣ半導体装置を例に挙げて説明するが、シリコン（Ｓｉ）などの他の半導体材料で構成される半導体装置としても良い。

【0014】

本実施形態にかかるＳｉＣ半導体装置は、半導体素子として、図１および図２に示すトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたものである。これらの図に示す縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように耐圧保持領域が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下では、図１および図２に示すように、互いに直交する一方向をそれぞれＸ方向、Ｙ方向、Ｚ方向として説明する。具体的には、縦型ＭＯＳＦＥＴの奥行方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの幅方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向とする。

【0015】

また、図２は、セル領域の一部を切り出して示した斜視断面図であるが、各部のレイアウトを見やすくするために、ＳｉＣ半導体装置の構成の一部を省略して示してある。

【0016】

図１および図２に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ^＋型基板１が半導体基板として用いられている。ｎ^＋型基板１の主表面上に、ｎ^＋型基板１より低濃度とされたドリフト層の一部を構成するｎ^－型層２が形成されている。ｎ^＋型基板１は半導体層に相当し、ｎ^－型層２は、第１導電型の第１層に相当する。

【0017】

セル領域では、ｎ^－型層２の上に、ＳｉＣからなるドリフト層の一部を構成するｎ型のＪＦＥＴ部３とｐ型の第１ディープ層４が形成されている。ｎ^－型層２は、ｎ^＋型基板１と反対側においてＪＦＥＴ部３と連結されている。

【0018】

ＪＦＥＴ部３と第１ディープ層４は、飽和電流抑制層を構成するものであり、共に、Ｙ方向を長手方向として延設され、Ｘ方向において交互に繰り返し並べられて配置されている。つまり、ｎ^＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と第１ディープ層４は、それぞれ複数のライン状、換言すればストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。

【0019】

さらに、本実施形態では、第１ディープ層４を単にストライプ状に形成するだけでなく、図３および図４に示すように、Ｘ方向にも延設されていて、第１ディープ層４のうちストライプ状に配置された各ラインの隣り合うライン同士が接続されている。具体的には、第１ディープ層４は、後述する第２ディープ層５の下方と対応する位置にも形成されている。以下、第１ディープ層４のうちストライプ状に配置された部分をストライプ部４ａと言い、第２ディープ層５の下方に位置する部分を接続部４ｂと言う。

【0020】

なお、本実施形態の場合、ＪＦＥＴ部３が第１ディープ層４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は第１ディープ層４の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の第１ディープ層４の間に配置された状態となっている。

【0021】

第１ディープ層４は、ｐ型不純物層によって構成されており、深さ方向においてｐ型不純物濃度が一定とされている。上記したように、第１ディープ層４は、ストライプ部４ａと接続部４ｂとを有している。ストライプ部４ａの各ラインは一定幅とされ、等間隔に配置されている。また、接続部４ｂの幅については任意であるが、第１ディープ層４をイオン注入などで形成する際のマスク設計などを考慮すると、ストライプ部４ａの各ラインと同じ幅とすると好ましい。

【0022】

接続部４ｂは、第２ディープ層５を第１ディープ層４と確実に接続するために備えられている。本実施形態では、接続部４ｂは、第２ディープ層５が形成された位置に形成されており、Ｚ方向から見た場合、接続部４ｂと第２ディープ層５とが重なって配置された状態となっている。接続部４ｂについては、第２ディープ層５の直下に配置されていると好ましいが、第１ディープ層４の形成用のマスクの位置ずれなどに起因して、第２ディープ層５と重なりつつも、若干形成位置がずれていても構わない。また、接続部４ｂについては、ストライプ部４ａと同時に形成しているためストライプ部４ａと同じ深さとなっているが、異なる深さ担っていても構わない。

【0023】

さらに、ＪＦＥＴ部３および第１ディープ層４の上には、ＳｉＣからなるドリフト層の一部を構成し、第１導電型の第２層に相当するｎ型層６が形成されている。ｎ型層６は、ｎ型不純物濃度がｎ^－型層２と同じにされていても良いが、高くすることで縦型ＭＯＳＦＥＴのチャネルを通じて流れる電流がＹ方向に拡散できるようにすることができる。

【0024】

なお、本実施形態では、ｎ^－型層２とＪＦＥＴ部３およびｎ型層６によってドリフト層が構成されているが、ドリフト層の構成については任意であり、例えば、ｎ^－型層２とｎ^＋型基板１との間にバッファ層を備えた構造とすることもできる。

【0025】

ｎ型層６の上にはＳｉＣからなるｐ型ベース領域７が形成されている。また、ｐ型ベース領域７の上には、ＳｉＣからなるｎ^＋型ソース領域８が形成されている。ｐ型ベース領域７は、第１ディープ層４よりもｐ型不純物濃度が低くされている。また、ｎ^＋型ソース領域８は、ｎ型不純物濃度がｎ型層６よりも高濃度とされている。

【0026】

また、ｐ型ベース領域７上におけるｎ^＋型ソース領域８と異なる位置などに、ｐ型ベース領域７よりもｐ型不純物濃度が高くされたコンタクト領域に相当するコンタクトｐ^＋型層９が形成されている。本実施形態では、コンタクトｐ^＋型層９は、Ｘ方向を長手方向とするライン状の部分（以下、連結層９ａという）と、それに対して交差するＹ方向を長手方向とするライン状の部分（以下、コンタクト部９ｂという）とによって構成されている。さらに、連結層９ａの下方には、ｐ型ベース領域７およびｎ型層６を貫通して第１ディープ層４に繋がる第２ディープ層５が形成されている。第２ディープ層５は、連結層９ａと共にＸ方向を長手方向としてライン状に形成されている。

【0027】

連結層９ａおよび第２ディープ層５は、第１ディープ層４をソース電位に固定するために、第１ディープ層４と後述するソース電極１４とを連結させる役割を果たす。コンタクト部９ｂは、ｐ型ベース領域７をソース電位にする役割を果たす。なお、コンタクト部９ｂが第２ディープ層５に繋がっていれば、コンタクト部９ｂからｐ型ベース領域７および第２ディープ層５を介して第１ディープ層４をソース電位に固定できる。この場合には、連結層９ａについては必須ではないが、ここでは第２ディープ層５を広範囲にソース電極１４と連結させるために連結層９ａを備えてある。

【0028】

連結層９ａや第２ディープ層５および接続部４ｂの形成間隔は任意であるが、本実施形態では、後述する複数本のトレンチゲート構造の数本、例えば図４に示すように５本につき１つの間隔で連結層９ａや第２ディープ層５が形成され、これらがストライプ状に配置されている。連結層９ａおよび第２ディープ層５の幅については任意であるが、ここでは図１に示すように隣り合うトレンチゲート構造の間隔としている。勿論、連結層９ａを隣り合うトレンチゲート構造の間隔よりも狭く形成してあっても良い。また、第２ディープ層５の幅についても、隣り合うトレンチゲート構造の間隔以上としているが、その間隔より狭くされていても良い。また、コンタクト部９ｂの形成間隔も任意であるが、広すぎるとｐ型ベース領域７の中でコンタクト部９ｂまでの距離が長くなる部分が生じることから、ｐ型ベース領域７の全域を的確にソース電位にできる程度の形成間隔としている。加えて、コンタクト部９ｂが形成された部分においてチャネル密度を低下させることになるため、それを抑制できるようにコンタクト部９ｂの形成間隔を設定している。

【0029】

さらに、ｐ型ベース領域７およびｎ^＋型ソース領域８を貫通してｎ型層６に達するように、所定幅かつ所定深さで形成されたゲートトレンチ１０が形成されている。このゲートトレンチ１０の側面と接するように上述したｐ型ベース領域７やｎ^＋型ソース領域８さらには連結層９ａが配置されている。ゲートトレンチ１０は、図２のＹ方向を幅方向、ＪＦＥＴ部３や第１ディープ層４の長手方向と交差する方向、ここではＸ方向を長手方向、Ｚ方向を深さ方向とするライン状のレイアウトで形成されている。そして、図１、図２に示したように、ゲートトレンチ１０は、複数本がＹ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域７およびｎ^＋型ソース領域８が配置されている。ただし、第２ディープ層５が形成された領域においては、ゲートトレンチ１０の間のｐ型ベース領域７が第２ディープ層５に代えられている。

【0030】

なお、ここではｎ^＋型基板１の主表面に対する法線方向から見て、つまり縦型ＭＯＳＦＥＴの上面視において、ゲートトレンチ１０がストライプ状となるようにしているが、ゲートトレンチ１０が少なくともストライプ状の部分を有した構造とされていれば良い。例えば、隣り合うライン状のゲートトレンチ１０の２本を１組として、その両端同士が半円状に繋がるようにゲートトレンチ１０をレイアウトしても良い。

【0031】

ｐ型ベース領域７のうちゲートトレンチ１０の側面に位置する部分を、縦型ＭＯＳＦＥＴの作動時にｎ^＋型ソース領域８とｎ型層６との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ１０の内壁面がゲート絶縁膜１１で覆われている。ゲート絶縁膜１１の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１２が形成されており、これらゲート絶縁膜１１およびゲート電極１２がゲートトレンチ１０内に配置されることでトレンチゲート構造が構成されている。さらに、ゲート電極１２を覆うように層間絶縁膜１３が形成されている。層間絶縁膜１３は、ゲートトレンチ１０の外側に張り出していても良いが、ここではゲートトレンチ１０内に配置され、ゲートトレンチ１０がゲート絶縁膜１１とゲート電極１２および層間絶縁膜１３によって埋め尽くされている。

【0032】

また、図１に示すように、ｎ^＋型ソース領域８の表面やゲート電極１２の表面には、層間絶縁膜１３を介してソース電極１４などが形成されている。なお、ソース電極１４は、層間絶縁膜１３上に形成されることでＳｉＣ部分と電気的に絶縁されているが、層間絶縁膜１３に形成されたコンタクトホールを通じて、ｎ^＋型ソース領域８およびコンタクトｐ^＋型層９と電気的に接触させられている。

【0033】

一方、ｎ^＋型基板１の裏面側にはｎ^＋型基板１と電気的に接続されたドレイン電極１５が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。

【0034】

このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１～１．５Ｖとした状態で、ゲート電極１２に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、ゲート電圧Ｖｇが印加されることにより、縦型ＭＯＳＦＥＴは、ゲートトレンチ１０に接する部分のｐ型ベース領域７にチャネル領域が形成され、ドレイン－ソース間に電流が流れるという動作を行う。

【0035】

このとき、ＪＦＥＴ部３および第１ディープ層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持することが可能となっている。具体的には、ＪＦＥＴ部３のうちストライプ状とされた部分と第１ディープ層４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。

【0036】

まず、ドレイン電圧Ｖｄが例えば１～１．５Ｖのように通常作動時に印加される電圧である場合には、第１ディープ層４側からＪＦＥＴ部３へ伸びる空乏層は、ＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部３内へ空乏層が伸びても電流経路が確保される。また、ＪＦＥＴ部３のｎ型不純物濃度をｎ^－型層２よりも高くすれば、電流経路を低抵抗に構成できるため、低オン抵抗を図ることも可能となる。

【0037】

また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、第１ディープ層４側からＪＦＥＴ部３へ伸びる空乏層がＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも伸びる。そして、ｎ型層６よりも先にＪＦＥＴ部３が即座にピンチオフされる。これにより、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。

【0038】

このように、ＪＦＥＴ部３および第１ディープ層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。

【0039】

さらに、ＪＦＥＴ部３を挟み込むように第１ディープ層４を備えることで、ＪＦＥＴ部３のうちストライプ状とされた部分と第１ディープ層４とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ^－型層２に伸びてくる空乏層の伸びが第１ディープ層４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１１に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１１が破壊されることを抑制できるため、高耐圧で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ｎ^－型層２やＪＦＥＴ部３のｎ型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。

【0040】

よって、低オン抵抗かつ高信頼性の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置とすることが可能となる。

【0041】

なお、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、チャネル領域が形成されていないため、ドレイン－ソース間に電流が流れないノーマリオフ型の半導体素子となる。また、ＪＦＥＴ部３については、ゲート電圧Ｖｇを印加していないときでもドレイン電圧Ｖｄが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。

【0042】

以上のような動作を行うためには、第１ディープ層４が的確にソース電位に固定されることが必要であるが、本実施形態では、連結層９ａおよび第２ディープ層５を通じて第１ディープ層４をソース電位に固定している。そして、第２ディープ層５の下方に接続部４ｂを備え、第２ディープ層５と第１ディープ層４とが確実に接続されるようにしていることから、第１ディープ層４を確実にソース電位に固定できる。このため、本実施形態のＳｉＣ半導体装置は、的確に上記のような動作を行うことができる。

【0043】

次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図５Ａ～図５Ｇに示す製造工程中の断面図を参照して説明する。

【0044】

〔図５Ａに示す工程〕
まず、半導体基板として、例えばＳｉＣで構成されるｎ^＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ^＋型基板１の主表面上にＳｉＣからなるｎ^－型層２を形成する。このとき、ｎ^＋型基板１の主表面上に予めｎ^－型層２を成長させてある所謂エピ基板を用いても良い。さらに、ｎ^－型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させる。

【0045】

〔図５Ｂに示す工程〕
ＪＦＥＴ部３の所定領域に第１ディープ層４を形成する。例えば、ＪＦＥＴ部３の表面に、酸化膜などで構成されるマスク１７を配置したのち、マスク１７をパターニングして第１ディープ層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入し、ストライプ部４ａおよび接続部４ｂを同時に形成することで第１ディープ層４を形成する。その後、マスク１７を除去する。

【0046】

なお、ここでは、第１ディープ層４をイオン注入によって形成しているが、イオン注入以外の方法によってストライプ部４ａおよび接続部４ｂを含む第１ディープ層４を形成しても良い。例えば、ＪＦＥＴ部３を選択的に異方性エッチングして第１ディープ層４と対応する位置に凹部を形成し、この上にｐ型不純物層をエピタキシャル成長させたのち、ＪＦＥＴ部３の上に位置する部分においてｐ型不純物層を平坦化して第１ディープ層４を形成する。このように、第１ディープ層４をエピタキシャル成長によって形成することもできる。

【0047】

〔図５Ｃに示す工程〕
引き続き、図示しないＣＶＤ装置を用いて、ＪＦＥＴ部３および第１ディープ層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型層６を形成する。続けて、ｎ型層６の上にｐ型ベース領域７をエピタキシャル成長させる。

【0048】

〔図５Ｄに示す工程〕
ｐ型ベース領域７の上に第２ディープ層５と対応する位置を開口させた酸化膜などで構成されるマスク１８を形成する。そして、そのマスク１８を用いてｐ型不純物をイオン注入することで、第２ディープ層５を形成する。この後、マスク１８を除去する。

【0049】

〔図５Ｅに示す工程〕
第２ディープ層５およびｐ型ベース領域７の上にｎ^＋型ソース領域８をエピタキシャル成長させる。

【0050】

〔図５Ｆに示す工程〕
ｎ^＋型ソース領域８の上にコンタクトｐ^＋型層９と対応する位置を開口させたマスク１９を形成する。そして、そのマスク１９を用いてｐ型不純物をイオン注入することで、連結層９ａおよびコンタクト部９ｂを含むコンタクトｐ^＋型層９を形成する。この後、マスク１９を除去する。

【0051】

〔図５Ｇに示す工程〕
ｎ^＋型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ等の異方性エッチングを行うことで、ゲートトレンチ１０を形成する。

【0052】

その後、マスクを除去してから例えば酸化膜をデポジションすること、もしくは熱酸化を行うことによってゲート絶縁膜１１を形成し、ゲート絶縁膜１１によってゲートトレンチ１０の内壁面上およびｎ^＋型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ－Ｓｉをデポジションした後、これをエッチバックし、ゲートトレンチ１０内にＰｏｌｙ－Ｓｉを残すことでゲート電極１２を形成する。これにより、トレンチゲート構造が完成する。

【0053】

さらに、ゲート電極１２およびゲート絶縁膜１１の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１３を形成する。そして、図示しないマスクを用いてｎ^＋型ソース領域８およびコンタクトｐ^＋型層９が露出するまで層間絶縁膜１３をエッチングし、コンタクトホールを形成すると共にゲートトレンチ１０内に層間絶縁膜１３を残す。

【0054】

この後の工程については図示しないが、以下のような工程を行う。すなわち、層間絶縁膜１３の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１４を形成する。さらに、ｎ^＋型基板１の裏面側にドレイン電極１５を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。

【0055】

以上説明したように、本実施形態のＳｉＣ半導体装置では、第２ディープ層５の下方において、ストライプ部４ａにおける隣り合う各ラインを接続するように接続部４ｂを備えている。このように、第２ディープ層５の下方に接続部４ｂを備えているため、第２ディープ層５と第１ディープ層４とが確実に接続され、第１ディープ層４をソース電位に固定できる。これにより、第１ディープ層４によるゲート絶縁膜１１に掛かる電界を低下させる電界抑制効果を的確に発揮させられるなど、ゲート絶縁膜１１の破壊を抑制できる。

【0056】

そして、このような接続部４ｂを第２ディープ層５の下方に対応して形成していることから、特許文献１のように第１ディープ層４を格子状に形成する場合と比較して電流の経路を狭くする範囲を少なくできる。したがって、オン抵抗の増大を抑制しつつ、第１ディープ層４と第２ディープ層５とを効率よく接続することが可能な構造のＳｉＣ半導体装置とすることが可能となる。

【0057】

（第２実施形態）
第２施形態について説明する。本実施形態は、第１実施形態に対して接続部４ｂのレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0058】

本実施形態では、図３に示すように、すべての第２ディープ層５の下方に接続部４ｂを配置するのではなく、図６に示したようにストライプ状に配置された第２ディープ層５の数本につき１つの割合で接続部４ｂを配置する。ここでは、隣り合う第２ディープ層５の間隔の整数倍の間隔で接続部４ｂが配置されるようにしている。

【0059】

このように、すべての第２ディープ層５の下方に接続部４ｂを配置しなくても、その一部の下方に接続部４ｂが備えられるようにしても良い。この場合、下方に接続部４ｂが形成されていない第２ディープ層５については、第１ディープ層４との接続が不十分になり得るが、少なくとも下方に接続部４ｂが形成された第２ディープ層５が第１ディープ層４と接続される。このため、第１ディープ層４を確実にソース電位に固定することが可能となる。また、接続部４ｂが形成された部分は電流の経路を狭くすることになるため、接続部４ｂを少なくする分、電流の経路を広くすることができ、よりオン抵抗の増大を抑制することが可能となる。

【0060】

（第３実施形態）
第３施形態について説明する。本実施形態も、第１実施形態に対して接続部４ｂのレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0061】

本実施形態も、すべての第２ディープ層５の下方に接続部４ｂを配置するのではなく、図７に示すように、各第２ディープ層５の長手方向に沿って、隣り合うストライプ部４ａの間において接続部４ｂを形成する部分と形成しない部分とを交互に配置する。つまり、縦型ＭＯＳＦＥＴの上面視において、接続部４ｂが千鳥状に配置されるようにしている。

【0062】

このように、すべての第２ディープ層５の下方に接続部４ｂを配置せず、その一部の下方に接続部４ｂが備えられる構造として、接続部４ｂを千鳥状に配置するようにしても良い。このようにしても、第２実施形態と同様の効果が得られる。

【0063】

（第４実施形態）
第４施形態について説明する。本実施形態も、第１実施形態に対して接続部４ｂのレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0064】

本実施形態も、すべての第２ディープ層５の下方に接続部４ｂを配置するのではなく、図８に示すように、複数の第２ディープ層５に対して１つの割合で接続部４ｂを配置している。また、接続部４ｂが備えられた第２ディープ層５の下方の全域に接続部４ｂを備えるのではなく、ストライプ部４ａを構成する複数のラインのうちの任意の１組もしくは複数組の隣り合う２つのラインの間にのみ接続部４ｂを備えている。

【0065】

このように、すべての第２ディープ層５の下方に接続部４ｂを配置せず、その一部の下方に接続部４ｂが備えられる構造として、第３実施形態よりも更に接続部４ｂの配置面積を少なくした構造としても良い。

【0066】

なお、このような構造とする場合でも、ストライプ部４ａを構成する各ラインが少なくとも１つ以上は接続部４ｂと接続されるようにすると好ましい。このようにすれば、少なくとも１つの接続部４ｂに接続されることで、すべてのストライプ部４ａを的確にソース電位に固定することが可能となる。

【0067】

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0068】

（１）上記第１実施形態では、ＪＦＥＴ部３を形成してからｐ型不純物をイオン注入することで第１ディープ層４を形成するようにした。これに対して、第１ディープ層４をｎ^－型層２の上にエピタキシャル成長させたのち、ｎ型不純物をイオン注入することでＪＦＥＴ部３を形成しても良い。勿論、第１ディープ層４をエピタキシャル層の成長させたのちに、ＪＦＥＴ部３の形成予定領域において第１ディープ層４を除去し、ｎ型不純物層をエピタキシャル成長させ、さらにｎ型不純物層をエッチバックしてＪＦＥＴ部３を形成しても良い。

【0069】

（２）また、上記各実施形態では、複数のトレンチゲート構造に対して１つの割合で第２ディープ層５を形成したが、第２ディープ層５の形成間隔については任意であり、等間隔に形成していなくても良い。つまり、トレンチゲート構造の複数本に対して１つもしくは複数、第２ディープ層５が備えられた構造とすることができる。

【0070】

（３）また、上記各実施形態では、半導体材料としてＳｉＣを用いる場合を例に挙げて説明したが、Ｓｉや他の化合物半導体を半導体材料として用いる半導体装置に対しても本発明を適用できる。

【0071】

（４）また、上記各実施形態では、第２ディープ層５をｐ型ベース領域７の表面からｐ型ベース領域７およびｎ型層６にイオン注入することによって形成している。また、連結層９ａおよびコンタクト部９ｂを同時に形成している。このような製造方法は、特に、ＳｉＣのように注入されたイオンが熱処理により拡散しない半導体材料を用いるような場合に有効である。熱処理によりイオンが拡散するＳｉなどの半導体材料を用いる場合には、連結層９ａとコンタクト部９ｂとを別々に形成することとし、ｎ^＋型ソース領域８の表面に配置したマスクを用いて連結層９ａおよび第２ディープ層５を同時に形成するようにしても良い。また、連結層９ａおよび第２ディープ層５を別々に形成する場合、これらの幅が異なっていても良い。

【0072】

また、第２ディープ層５をｐ型ベース領域７の表面からではなく、ｎ型層６の表面から形成し、ｐ型ベース領域７を介して連結層９ａに接続される構造とされていても良い。

【0073】

（５）また、上記実施形態では、半導体層としてｎ^＋型基板１を用意し、このｎ^＋型基板１の上に第１層に相当するｎ^－型層２をエピタキシャル成長させる構造を例に挙げた。しかしながら、これも一例を示したのであり、ｎ^－型層２を半導体基板として用いて、その裏面側にイオン注入を行うことでｎ^－型層２よりも高不純物濃度とされる半導体層を形成するようにしても良い。

【0074】

（６）また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ^＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。

【符号の説明】

【0075】

１…ｎ^＋型基板、３…ＪＦＥＴ部、４…第１ディープ層、４ａ…ストライプ部、
４ｂ…接続部、５…第２ディープ層、７…ｐ型ベース領域、８…ｎ^＋型ソース領域
９…コンタクトｐ^＋型層、９ａ…連結層、９ｂ…コンタクト部
１０…ゲートトレンチ、１１…ゲート絶縁膜、１２…ゲート電極、１３…層間絶縁膜
１４…ソース電極、１５…ドレイン電極

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図6】

【図7】

【図8】