特開 2022-191131 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022191131

(43)【公開日】2022-12-27

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20221220BHJP

   H01L 29/12 20060101ALI20221220BHJP

   H01L 29/06 20060101ALI20221220BHJP

   H01L 21/336 20060101ALI20221220BHJP

【ＦＩ】

H01L29/78 652J

H01L29/78 652T

H01L29/78 653A

H01L29/78 652D

H01L29/78 652H

H01L29/78 652P

H01L29/06 301M

H01L29/06 301G

H01L29/06 301V

H01L29/78 652F

H01L29/78 652M

H01L29/78 652Q

H01L29/78 658A

H01L29/78 658E

H01L29/78 652N

【審査請求】未請求

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2021210097

(22)【出願日】2021-12-24

(31)【優先権主張番号】P 2021099728

(32)【優先日】2021-06-15

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】星 保幸

(57)【要約】

【課題】ゲート絶縁膜にかかる電界を緩和させるとともに、オン抵抗を低減させることができる半導体装置を提供すること。
【解決手段】ｐ型低濃度領域６１は、トレンチ３７の底面に対向し、トレンチ３７の長手方向（第１方向Ｘ）に延在する。トレンチ３７の短手方向（第２方向Ｙ）に互いに隣り合うｐ型低濃度領域６１は、第１方向Ｘに３μｍ以下の間隔で点在するｐ型低濃度連結部で所定箇所を連結されている。ｐ型低濃度領域６１およびｐ型低濃度連結部の不純物濃度は、３×１０¹⁷／ｃｍ³以上９×１０¹⁷／ｃｍ³以下である。トレンチ３７の底面からｐ型低濃度領域６１の下面までの深さｄ１は０．７μｍ以上１．１μｍ以下である。トレンチ３７の底面とｐ型低濃度領域６１との間に、ｐ⁺型高濃度領域６４が設けられている。ｐ⁺型高濃度領域６４の不純物濃度は、ｐ型低濃度領域６１の不純物濃度の２倍以上である。
【選択図】図２

【特許請求の範囲】

【請求項1】

シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
深さ方向に前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達し、前記半導体基板の第１主面に平行な第１方向にストライプ状に延在するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第２半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
前記第１半導体領域の内部に選択的に設けられ、深さ方向に前記トレンチの底面に対向する第２導電型の第１低濃度領域と、
前記半導体基板の第１主面に平行でかつ前記第１方向と直交する第２方向において、互いに隣り合う前記第１低濃度領域同士を連結する第２導電型の第１連結部と、
を備え、
前記第１低濃度領域および前記第１連結部は、前記第２半導体領域に電気的に接続され、
前記第１低濃度領域は前記第１方向に直線状に延在し、前記第１低濃度領域と前記第１連結部とで格子状の平面形状を構成することを特徴とする半導体装置。

【請求項2】

前記トレンチから前記第１低濃度領域の前記第２電極側の端部までの深さは、０．７μｍ以上１．１μｍ以下であることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第２半導体領域と前記第１低濃度領域とを電気的に接続する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第１高濃度領域をさらに備えることを特徴とする請求項１または２に記載の半導体装置。

【請求項4】

前記第１低濃度領域および前記第１連結部の不純物濃度は、いずれも３×１０¹⁷／ｃｍ³以上９×１０¹⁷／ｃｍ³以下であることを特徴とする請求項３に記載の半導体装置。

【請求項5】

互いに隣り合う前記第１連結部は、前記第１方向に３μｍ以下の間隔で点在することを特徴とする請求項３または４に記載の半導体装置。

【請求項6】

前記第１連結部の前記第１方向の幅は、０．５μｍ以上１．０μｍ以下であることを特徴とする請求項３～５のいずれか一つに記載の半導体装置。

【請求項7】

前記トレンチの底面と前記第１低濃度領域との間に、前記第１低濃度領域に接して、前記第１低濃度領域および前記第２半導体領域よりも不純物濃度の高い第２導電型の第２高濃度領域をさらに備えることを特徴とする請求項３～６のいずれか一つに記載の半導体装置。

【請求項8】

前記第２高濃度領域の不純物濃度は、前記第１低濃度領域の不純物濃度の２倍以上であることを特徴とする請求項７に記載の半導体装置。

【請求項9】

前記第２高濃度領域は、前記トレンチの底面で前記ゲート絶縁膜に接しており、
前記トレンチの底面から前記第２高濃度領域の前記第２電極側の端部までの深さは、０．１μｍ以上０．１５μｍ以下であることを特徴とする請求項７または８に記載の半導体装置。

【請求項10】

前記第１高濃度領域は、前記第１半導体領域の内部に、前記第１低濃度領域および前記トレンチと離れて、互いに隣り合う前記トレンチ間に設けられ、前記第１方向にストライプ状に延在することを特徴とする請求項３～９のいずれか一つに記載の半導体装置。

【請求項11】

前記第１低濃度領域は、前記第１連結部を介して前記第１高濃度領域に電気的に接続されていることを特徴とする請求項１０に記載の半導体装置。

【請求項12】

前記第１高濃度領域は、前記トレンチの一方の側壁のみに沿って設けられ、前記第１方向に点在していることを特徴とする請求項３～９のいずれか一つに記載の半導体装置。

【請求項13】

前記第１高濃度領域が前記第１方向に点在する間隔は、前記第１連結部が前記第１方向に点在する間隔よりも広いことを特徴とする請求項１２に記載の半導体装置。

【請求項14】

互いに隣り合う前記トレンチ間において前記第１半導体領域の内部に、前記第２半導体領域および前記第１連結部に接し、かつ前記第１低濃度領域および前記トレンチと離れて設けられ、前記第１方向にストライプ状に延在する第２導電型の第２低濃度領域をさらに備え、
前記第２低濃度領域の前記第２電極側の端部は、前記第１低濃度領域の前記第２電極側の端部から前記第１電極側に０．１μｍ以上の距離で離れた浅い位置にあり、
前記第２低濃度領域の不純物濃度は、前記第１低濃度領域の不純物濃度よりも１０倍以上高いことを特徴とする請求項１または２に記載の半導体装置。

【請求項15】

前記第１低濃度領域の幅は、前記トレンチの幅よりも広く、かつ１．０μｍ以上であることを特徴とする請求項１または２に記載の半導体装置。

【請求項16】

前記第１低濃度領域の不純物濃度は、１×１０¹⁶／ｃｍ³以上８×１０¹⁶／ｃｍ³以下であることを特徴とする請求項１４または１５に記載の半導体装置。

【請求項17】

前記第１連結部の不純物濃度は、前記第１低濃度領域の不純物濃度よりも１０倍以上高いことを特徴とする請求項１４～１６のいずれか一つに記載の半導体装置。

【請求項18】

前記第１連結部は、前記第２半導体領域に接して、前記第２半導体領域と前記第１低濃度領域とを電気的に接続することを特徴とする請求項１４～１７のいずれか一つに記載の半導体装置。

【請求項19】

互いに隣り合う前記第１連結部は、前記第１方向に２μｍ以上５μｍ以下の間隔で点在することを特徴とする請求項１４～１８のいずれか一つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置に関する。

【背景技術】

【0002】

従来、高電圧や大電流を制御するパワー半導体装置には、例えば、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲート（ＭＯＳゲート）を備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

【0003】

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴと比べて電流密度が高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、ＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

【0004】

また、ＭＯＳＦＥＴは、ＩＧＢＴと異なり、半導体基板（半導体チップ）の内部にｐ型ベース領域とｎ^-型ドリフト領域とのｐｎ接合（主接合）で形成される寄生ダイオード（ボディダイオード）を内蔵している。ＭＯＳＦＥＴは、自身を保護するための還流ダイオードとしての機能に、この半導体基板の内部に内蔵された寄生ダイオードを用いることができる。このため、ＭＯＳＦＥＴは、自身を保護するために外付けの還流ダイオードを追加接続する必要がなく、経済性の面でも注目されている。

【0005】

パワー半導体装置の構成材料としてシリコン（Ｓｉ）が用いられているが、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

【0006】

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素だけでなく、シリコンよりもバンドギャップの広いすべての半導体（以下、ワイドバンドギャップ半導体とする）も同様に有する。

【0007】

また、ＭＯＳＦＥＴでは、大電流化に伴い、半導体チップのおもて面に沿ってチャネル（反転層）が形成されるプレーナゲート構造とする場合と比べて、トレンチの側壁に沿って半導体チップのおもて面と直交する方向にチャネルが形成されるトレンチゲート構造とすることはコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができることで、プレーナゲート構造よりも単位面積当たりの電流密度を増やすことができるからである。

【0008】

単位面積当たりの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。両面冷却構造とは、半導体基板のおもて面のアルミニウム（Ａｌ）電極膜に略垂直に立てた状態で棒状の端子ピンを接合し、かつ半導体基板の裏面のドレインパッドを絶縁基板の金属ベース板を介して冷却フィンに接合することで、半導体基板で発生した熱を半導体基板の両主面それぞれから放熱させる冷却構造である。

【0009】

従来の半導体装置の構造について説明する。図１７～２０は、それぞれ図２１の切断線ＡＡ１－ＡＡ１’、切断線ＡＡ２－ＡＡ２’、切断線ＢＢ１－ＢＢ１’および切断線ＢＢ２－ＢＢ２’における断面構造を示す断面構造である。図２１は、従来の半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２１には、第１，２ｐ⁺型高濃度領域２６１，２６２を太破線の輪郭およびハッチングで示し、ｐ⁺型高濃度連結部２６３を実線の輪郭およびハッチングで示す。

【0010】

図１７～２１に示す従来の半導体装置２３０は、炭化珪素からなる半導体基板（半導体チップ）２１０のおもて面側に一般的なトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。半導体基板２１０は、炭化珪素からなるｎ⁺型出発基板２１１のおもて面上にｎ^-型ドリフト領域２３２およびｐ型ベース領域２３４となる各炭化珪素層２１２，２１３を順にエピタキシャル成長させてなる。半導体基板２１０の、ｐ型炭化珪素層２１３側の主面をおもて面とし、ｎ⁺型出発基板２１１側の主面を裏面とする。

【0011】

トレンチゲート構造は、ｐ型ベース領域２３４、ｎ⁺型ソース領域２３５、ｐ⁺⁺型コンタクト領域２３６、トレンチ２３７、ゲート絶縁膜２３８およびゲート電極２３９で構成される。ＭＯＳＦＥＴの単位セル（素子の機能単位）が隣接して複数配置され、各単位セルのトレンチ２３７は半導体基板２１０のおもて面に平行な第１方向Ｘに延在するストライプ状に配置されている。ｐ型ベース領域２３４、ｎ⁺型ソース領域２３５およびｐ⁺⁺型コンタクト領域２３６は、互いに隣り合うトレンチ２３７間に選択的に設けられている。

【0012】

半導体基板２１０の内部において、トレンチ２３７の底面よりもｎ⁺型ドレイン領域２３１に近い深さ位置に、トレンチ２３７の底面にかかる電界を緩和させる第１，２ｐ⁺型高濃度領域２６１，２６２が設けられている。第１，２ｐ⁺型高濃度領域２６１，２６２は、トレンチ２３７の長手方向（第１方向Ｘ）に直線状に延在するストライプ状に配置されている。第１ｐ⁺型高濃度領域２６１は、ｐ型ベース領域２３４と離れて設けられ、深さ方向Ｚにトレンチ２３７の底面に対向する。

【0013】

第２ｐ⁺型高濃度領域２６２は、互いに隣り合うトレンチ２３７間に、第１ｐ⁺型高濃度領域２６１およびトレンチ２３７と離れて設けられている。第２ｐ⁺型高濃度領域２６２は、ｐ型ベース領域２３４に接し、ｎ⁺型ドレイン領域２３１側に第１ｐ⁺型高濃度領域２６１と略同じ深さに達する。互いに隣り合う第１，２ｐ⁺型高濃度領域２６１，２６２同士は、これら第１，２ｐ⁺型高濃度領域２６１，２６２と同じ不純物濃度のｐ⁺型高濃度連結部２６３によって所定箇所で連結されている。

【0014】

互いに隣り合う第１，２ｐ⁺型高濃度領域２６１，２６２の、ｐ⁺型高濃度連結部２６３が形成された部分は、ＭＯＳＦＥＴのオン時にトレンチ２３７の側壁に沿って形成されるチャネル（ｎ型の反転層）を通ってｎ⁺型ドレイン領域２３１からｎ⁺型ソース領域２３５へ向かって流れる電流の通路とならない。ｐ⁺型高濃度連結部２６３は、互いに隣り合う第１，２ｐ⁺型高濃度領域２６１，２６２間において、半導体基板２１０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙにストライプ状に延在する。

【0015】

第１，２ｐ⁺型高濃度領域２６１，２６２とｐ⁺型高濃度連結部２６３とで格子状の平面形状をなす（図２１）。ｐ⁺型高濃度連結部２６３の下面（ｎ⁺型ドレイン領域２３１側の端部）は、第１，２ｐ⁺型高濃度領域２６１，２６２の下面と同じ深さに位置する。ｐ⁺型高濃度連結部２６３の厚さは、第１ｐ⁺型高濃度領域２６１の厚さと同じである。金属シリサイド膜２４１、バリアメタル２４６およびＡｌ電極膜２４７は、半導体基板２１０のおもて面に順に積層されて、ソース電極として機能する。

【0016】

Ａｌ電極膜２４７上の配線構造と、半導体基板２１０の裏面のドレイン電極２５２に絶縁基板（不図示）の金属ベース板を介して接合された冷却フィン（不図示）と、で両面冷却構造が構成される。符号２３３，２４０，２４０ａはそれぞれｎ型電流拡散領域、層間絶縁膜およびコンタクトホールである。符号２４２～２４５は、バリアメタル２４６を構成する金属膜である。符号２４８，２４９は、それぞれＡｌ電極膜２４７上の配線構造を構成するめっき膜および端子ピンである。符号２５０，２５１は保護膜である。

【0017】

従来のトレンチゲート構造の縦型ＭＯＳＦＥＴとして、トレンチ底面に対向するｐ⁺型高濃度領域と、互いに隣り合うトレンチ間のｐ⁺型高濃度領域と、をトレンチの底面よりもｎ⁺型ドレイン領域に近い深さ位置で格子状の平面形状をなすように配置した装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ｐ⁺型高濃度領域とｎ^-型ドリフト領域とのｐｎ接合でアバランシェ降伏したときに発生するホール（正孔）を効率よくソース電極に退避させることができ、ゲート絶縁膜の信頼性が向上する。

【0018】

従来のトレンチゲート構造の縦型ＭＯＳＦＥＴとして、トレンチ底面を囲むｐ型のトレンチ底面保護層を、トレンチ底面に面する高濃度保護層と、トレンチ底面保護層の底面の少なくとも一部をなす低濃度保護層と、の２層構造とした装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、トレンチ底面保護層の相対的に不純物濃度が低い低濃度保護層によって、トレンチ底面保護層とドリフト領域とのｐｎ接合にかかる電界を緩和させることで、アバランシェ耐量を向上させている。

【0019】

従来のトレンチゲート構造の縦型ＭＯＳＦＥＴとして、トレンチ底面のゲート絶縁膜にかかる電界を緩和させるｐ⁺型高濃度領域を活性領域に備え、活性領域の周囲を囲むエッジ終端領域にフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）を備えた装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３には、トレンチ底面のゲート絶縁膜にかかる電界を緩和させるｐ⁺型高濃度領域と、エッジ終端領域のＦＬＲと、を同時に形成することが開示されている。

【先行技術文献】

【特許文献】

【0020】

【特許文献1】国際公開第２０１７／０６４９４９号

【特許文献2】特許第６２６６１６６号公報

【特許文献3】特開２０１６－２２５４５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0021】

上述した従来の半導体装置２３０（図１７～２１参照）では、第１，２ｐ⁺型高濃度領域２６１，２６２によってトレンチ２３７の底面のゲート絶縁膜２３８にかかる電界を緩和させているが、単位セルのセル構造（トレンチゲート構造）を微細化するほど、互いに隣り合う第１，２ｐ⁺型高濃度領域２６１，２６２間の間隔が狭くなる。このため、半導体基板２１０の互いに隣り合う第１，２ｐ⁺型高濃度領域２６１，２６２間の内部抵抗であるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）抵抗の抵抗値が高くなり、オン抵抗ＲｏｎＡが増加する。

【0022】

この発明は、上述した従来技術による課題を解消するため、ゲート絶縁膜にかかる電界を緩和させるとともに、オン抵抗を低減させることができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0023】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記半導体基板の第１主面と前記第２半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。トレンチは、深さ方向に前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。前記トレンチは、前記半導体基板の第１主面に平行な第１方向にストライプ状に延在する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。

【0024】

第１電極は、前記第２半導体領域および前記第３半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。前記第１半導体領域の内部に、第２導電型の第１低濃度領域が選択的に設けられている。前記第１低濃度領域は、深さ方向に前記トレンチの底面に対向する。第２導電型の第１連結部は、前記半導体基板の第１主面に平行でかつ前記第１方向と直交する第２方向において、互いに隣り合う前記第１低濃度領域同士を連結する。前記第１低濃度領域および前記第１連結部は、前記第２半導体領域に電気的に接続されている。前記第１低濃度領域は前記第１方向に直線状に延在し、前記第１低濃度領域と前記第１連結部とで格子状の平面形状を構成する。

【0025】

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチから前記第１低濃度領域の前記第２電極側の端部までの深さは、０．７μｍ以上１．１μｍ以下である。

【0026】

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域と前記第１低濃度領域とを電気的に接続する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第１高濃度領域をさらに備えることを特徴とする。

【0027】

また、この発明にかかる半導体装置は、上述した発明において、前記第１低濃度領域および前記第１連結部の不純物濃度は、いずれも３×１０¹⁷／ｃｍ³以上９×１０¹⁷／ｃｍ³以下であることを特徴とする。

【0028】

また、この発明にかかる半導体装置は、上述した発明において、互いに隣り合う前記第１連結部は、前記第１方向に３μｍ以下の間隔で点在することを特徴とする。

【0029】

また、この発明にかかる半導体装置は、上述した発明において、前記第１連結部の前記第１方向の幅は、０．５μｍ以上１．０μｍ以下であることを特徴とする。

【0030】

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの底面と前記第１低濃度領域との間に、前記第１低濃度領域に接して、前記第１低濃度領域および前記第２半導体領域よりも不純物濃度の高い第２導電型の第２高濃度領域をさらに備えることを特徴とする。

【0031】

また、この発明にかかる半導体装置は、上述した発明において、前記第２高濃度領域の不純物濃度は、前記第１低濃度領域の不純物濃度の２倍以上であることを特徴とする。

【0032】

また、この発明にかかる半導体装置は、上述した発明において、前記第２高濃度領域は、前記トレンチの底面で前記ゲート絶縁膜に接している。前記トレンチの底面から前記第１高濃度領域の前記第２電極側の端部までの深さは、０．１μｍ以上０．１５μｍ以下であることを特徴とする。

【0033】

また、この発明にかかる半導体装置は、上述した発明において、前記第１高濃度領域は、前記第１半導体領域の内部に、前記第１低濃度領域および前記トレンチと離れて、互いに隣り合う前記トレンチ間に設けられ、前記第１方向にストライプ状に延在することを特徴とする。

【0034】

また、この発明にかかる半導体装置は、上述した発明において、前記第１低濃度領域は、前記第１連結部を介して前記第１高濃度領域に電気的に接続されていることを特徴とする。

【0035】

また、この発明にかかる半導体装置は、上述した発明において、前記第１高濃度領域は、前記トレンチの一方の側壁のみに沿って設けられ、前記第１方向に点在していることを特徴とする。

【0036】

また、この発明にかかる半導体装置は、上述した発明において、前記第１高濃度領域が前記第１方向に点在する間隔は、前記第１連結部が前記第１方向に点在する間隔よりも広いことを特徴とする。

【0037】

また、この発明にかかる半導体装置は、上述した発明において、互いに隣り合う前記トレンチ間において前記第１半導体領域の内部に、前記第２半導体領域および前記第１連結部に接し、かつ前記第１低濃度領域および前記トレンチと離れて設けられ、前記第１方向にストライプ状に延在する第２導電型の第２低濃度領域をさらに備える。前記第２低濃度領域の前記第２電極側の端部は、前記第１低濃度領域の前記第２電極側の端部から前記第１電極側に０．１μｍ以上の距離で離れた浅い位置にある。前記第２低濃度領域の不純物濃度は、前記第１低濃度領域の不純物濃度よりも１０倍以上高いことを特徴とする。

【0038】

また、この発明にかかる半導体装置は、上述した発明において、前記第１低濃度領域の幅は、前記トレンチの幅よりも広く、かつ１．０μｍ以上であることを特徴とする。

【0039】

また、この発明にかかる半導体装置は、上述した発明において、前記第１低濃度領域の不純物濃度は、１×１０¹⁶／ｃｍ³以上８×１０¹⁶／ｃｍ³以下であることを特徴とする。

【0040】

また、この発明にかかる半導体装置は、上述した発明において、前記第１連結部の不純物濃度は、前記第１低濃度領域の不純物濃度よりも１０倍以上高いことを特徴とする。

【0041】

また、この発明にかかる半導体装置は、上述した発明において、前記第１連結部は、前記第２半導体領域に接して、前記第２半導体領域と前記第１低濃度領域とを電気的に接続することを特徴とする。

【0042】

また、この発明にかかる半導体装置は、上述した発明において、互いに隣り合う前記第１連結部は、前記第１方向に２μｍ以上５μｍ以下の間隔で点在することを特徴とする。

【0043】

上述した発明によれば、トレンチの底面に対向する第１低濃度領域の幅を狭くすることができる。このため、半導体基板の内部抵抗であるＪＦＥＴ抵抗の抵抗値を低くすることができるか、または、単位セルを縮小化して、単位セル密度を増やすことができる。また、上述した発明によれば、第１低濃度領域の不純物濃度が低くても、オフ時に主接合（ｐｎ接合）から広がる空乏層がトレンチの底面と第１低濃度領域との間の第１高濃度領域の内部に広がりにくい。また、第１連結部間によってトレンチの底面付近の所定面積当たりの総第２導電型不純物濃度が高くなり、第１低濃度領域が空乏化されにくい。

【発明の効果】

【0044】

本発明にかかる半導体装置によれば、ゲート絶縁膜にかかる電界を緩和させるとともに、オン抵抗を低減させることができるという効果を奏する。

【図面の簡単な説明】

【0045】

【図1】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図2】図６の切断線Ａ１－Ａ１’における断面構造を示す断面図である。

【図3】図６の切断線Ａ２－Ａ２’における断面構造を示す断面図である。

【図4】図６の切断線Ｂ１－Ｂ１’における断面構造を示す断面図である。

【図5】図６の切断線Ｂ２－Ｂ２’における断面構造を示す断面図である。

【図6】図１の活性領域の一部を拡大して示す平面図である。

【図7】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図8】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図9】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図10】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図11】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図12】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図13】実施の形態２にかかる半導体装置の構造の一部を示す断面図である。

【図14】図１の切断線Ｃ－Ｃ’における断面構造を示す断面図である。

【図15】実施例１の電圧－電界特性を示す特性図である。

【図16】実施例１のオン抵抗特性を示す特性図である。

【図17】図２１の切断線ＡＡ１－ＡＡ１’における断面構造を示す断面図である。

【図18】図２１の切断線ＡＡ２－ＡＡ２’における断面構造を示す断面図である。

【図19】図２１の切断線ＢＢ１－ＢＢ１’における断面構造を示す断面図である。

【図20】図２１の切断線ＢＢ２－ＢＢ２’における断面構造を示す断面図である。

【図21】従来の半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図22】実施の形態４にかかる半導体装置の構造を示す断面図である。

【図23】実施の形態４にかかる半導体装置の構造を示す断面図である。

【図24】図１の活性領域の一部を拡大して示す平面図である。

【図25】図１の活性領域の別例の一部を拡大して示す平面図である。

【図26】実施の形態５にかかる半導体装置の構造を示す断面図である。

【図27】実施の形態５にかかる半導体装置の構造を示す断面図である。

【図28】図１の活性領域の一部を拡大して示す平面図である。

【図29】図１の活性領域の別例の一部を拡大して示す平面図である。

【図30】実施例２のゲート絶縁膜の電界強度をシミュレーションした結果を示す特性図である。

【図31】実施例２のゲート絶縁膜の電界強度をシミュレーションした結果を示す特性図である。

【図32】実施例２のゲート絶縁膜の電界強度をシミュレーションした結果を示す特性図である。

【発明を実施するための形態】

【0046】

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0047】

（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２～５は、それぞれ図６の切断線Ａ１－Ａ１’、切断線Ａ２－Ａ２’、切断線Ｂ１－Ｂ１’および切断線Ｂ２－Ｂ２’における断面構造を示す断面図である。図６は、図１の活性領域の一部を拡大して示す平面図である。図６には、トレンチ３７の底面付近のｐ型低濃度領域（第１低濃度領域）６１、ｐ型低濃度領域６５、およびｐ型低濃度連結部６３のレイアウトで示す。

【0048】

図１～６に示す実施の形態１にかかる半導体装置３０は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）１０の活性領域１にトレンチゲート構造（素子構造）を備えた縦型ＭＯＳＦＥＴである。活性領域１は、ＭＯＳＦＥＴ（半導体装置３０）のオン時に主電流（ドリフト電流）が流れる領域である。活性領域１には、ＭＯＳＦＥＴの同一構造の複数の単位セル（素子の構成単位）が互いに隣接して配置される。活性領域１は、例えば、略矩形状の平面形状を有し、半導体基板１０の略中央（チップ中央）に配置される。

【0049】

活性領域１は、最外周のコンタクトホール４０ｂ（後述する図１４参照）の外側（チップ端部側）の側壁（層間絶縁膜４０の側面）よりも内側（チップ中央側）の領域である。活性領域１とエッジ終端領域２との間の中間領域３は、活性領域１に隣接して、活性領域１の周囲を囲む。中間領域３とエッジ終端領域２との境界は、半導体基板１０のおもて面の後述する第１，３面１０ａ，１０ｃ（図１４参照）の境界である。エッジ終端領域２は、活性領域１と半導体基板１０の端部（チップ端部）との間の領域である。

【0050】

エッジ終端領域２は、中間領域３を介して活性領域１の周囲を囲み、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する機能を有する。エッジ終端領域２には、フィールドリミッティングリング（ＦＬＲ）構造や、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造などの耐圧構造が配置される。耐圧とは、活性領域１の主接合（ｐｎ接合）でのアバランシェ降伏時にソース・ドレイン間電流が増加してもそれ以上ソース・ドレイン間電圧が増加しない限界の電圧である。

【0051】

活性領域１において半導体基板１０のおもて面側には、トレンチゲート構造が設けられている。トレンチゲート構造は、ｐ型ベース領域（第２半導体領域）３４、ｎ⁺型ソース領域（第３半導体領域）３５、ｐ⁺⁺型コンタクト領域３６、トレンチ３７、ゲート絶縁膜３８およびゲート電極３９で構成される。最外周のトレンチ３７の外側（後述する外周ｐ型ベース領域３４ａの部分：図１４参照）は、ｎ⁺型ソース領域３５を有していない構成としている。半導体装置３０の複数の単位セル（素子の機能単位）の各トレンチゲート構造が隣接して複数配置される。

【0052】

半導体基板１０は、炭化珪素からなるｎ⁺型出発基板１１のおもて面上にｎ^-型ドリフト領域（第１半導体領域）３２およびｐ型ベース領域３４となる各エピタキシャル層１２，１３を順にエピタキシャル成長させてなる。半導体基板１０の、ｐ型エピタキシャル層１３側の主面をおもて面とし、ｎ⁺型出発基板１１側の主面を裏面とする。ｎ⁺型出発基板１１は、ｎ⁺型ドレイン領域３１である。ｎ^-型ドリフト領域３２は、ｐ型ベース領域３４とｎ⁺型ドレイン領域３１との間に設けられている。

【0053】

ｎ^-型ドリフト領域３２は、ｎ^-型エピタキシャル層１２の、活性領域１の後述するｎ型電流拡散領域３３、ｐ型低濃度領域（低濃度領域）６１、ｐ型低濃度領域６５、ｐ型低濃度連結部（第１連結部）６３およびｐ⁺型高濃度領域（第２，１高濃度領域）６２，６４と、エッジ終端領域２および中間領域３の後述する外周ｐ⁺型領域６２ａ、外周ｐ型低濃度領域６５ａ、ＦＬＲ２３およびｎ⁺型チャネルストッパ領域２４（図１４参照）を除く部分である。ｎ^-型ドリフト領域３２は、活性領域１からチップ端部まで延在して、半導体基板１０の端部（半導体基板１０の側面）に露出されている（図１４参照）。

【0054】

トレンチ３７は、深さ方向Ｚに半導体基板１０のおもて面からｐ型エピタキシャル層１３を貫通してｎ^-型エピタキシャル層１２内に達する。各単位セルのトレンチ３７は、例えば、半導体基板１０のおもて面に平行な第１方向Ｘにストライプ状に延在して、中間領域３に達する。トレンチ３７の内部に、ゲート絶縁膜３８を介してゲート電極３９が設けられている。互いに隣り合うトレンチ３７間に、ｐ型ベース領域３４、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６がそれぞれ選択的に設けられている。

【0055】

ｐ型ベース領域３４は、ｐ型エピタキシャル層１３の、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６を除く部分である。ｐ型ベース領域３４は、トレンチ３７の側壁においてゲート絶縁膜３８に接する。ｐ型ベース領域３４は、トレンチ３７の長手方向（第１方向Ｘ）に直線状に延在している。ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６は、半導体基板１０のおもて面とｐ型ベース領域３４との間に、ｐ型ベース領域３４に接して選択的に設けられ、半導体基板１０のおもて面に露出される。

【0056】

半導体基板１０のおもて面に露出とは、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６が後述するコンタクトホール４０ａで後述するＮｉＳｉ膜４１に接することである。ｎ⁺型ソース領域３５は、トレンチ３７の側壁においてゲート絶縁膜３８に接する。ｎ⁺型ソース領域３５は、トレンチ３７の側壁に沿って第１方向Ｘに延在する部分と、第１方向Ｘに互いに隣り合うｐ⁺⁺型コンタクト領域３６間に挟まれた部分と、を有し、ｐ⁺⁺型コンタクト領域３６の周囲を囲む梯子状の平面形状をなす。

【0057】

ｐ⁺⁺型コンタクト領域３６は、ｎ⁺型ソース領域３５よりもトレンチ３７から離れて配置されている。ｐ⁺⁺型コンタクト領域３６は、ｐ型ベース領域３４を貫通し、ｐ型ベース領域３４の下面（ｎ⁺型ドレイン領域３１側の端部）に接するように配置されている。ｐ⁺⁺型コンタクト領域３６の下面は、ｐ型ベース領域３４の下面に接しなくともよい。ｐ⁺⁺型コンタクト領域３６は、第１方向Ｘに点在している。ｐ⁺⁺型コンタクト領域３６は設けられていなくてもよい。この場合、ｐ⁺⁺型コンタクト領域３６に代えて、ｐ型ベース領域３４が半導体基板１０のおもて面に達して露出される。ｐ型ベース領域３４とｎ⁺型ドレイン領域３１（ｎ⁺型出発基板１１）との間に、ｎ⁺型ドレイン領域３１に接して、ｎ^-型ドリフト領域３２が設けられている。

【0058】

ｐ型ベース領域３４とｎ^-型ドリフト領域３２との間において、トレンチ３７の底面よりもｎ⁺型ドレイン領域３１に近い深さ位置に、ｎ型電流拡散領域３３、ｐ型低濃度領域６１、ｐ型低濃度領域６５、ｐ型低濃度連結部６３、ｐ⁺型高濃度領域６２およびｐ⁺型高濃度領域６４がそれぞれ選択的に設けられている。ｎ型電流拡散領域３３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。ｎ型電流拡散領域３３の上面（ｎ⁺型ソース領域３５側の端部）は、ｐ型ベース領域３４に接する。

【0059】

ｎ型電流拡散領域３３は、半導体基板１０のおもて面に平行な方向にｐ型低濃度領域６１、ｐ型低濃度領域６５、ｐ型低濃度連結部６３、ｐ⁺型高濃度領域６２およびｐ⁺型高濃度領域６４と、トレンチ３７の側壁のゲート絶縁膜３８と、に接する。ｎ型電流拡散領域３３の、ｐ型低濃度領域６１とｐ型低濃度領域６５との間、およびｐ⁺型高濃度領域６２とｐ⁺型高濃度領域６４との間でＪＦＥＴ抵抗が形成される。ｎ型電流拡散領域３３は設けられていなくてもよい。この場合、ｎ型電流拡散領域３３に代えて、ｎ^-型ドリフト領域３２がｐ型ベース領域３４まで達して、ｐ型ベース領域３４に接する。

【0060】

ｐ型低濃度領域６１、ｐ型低濃度領域６５、ｐ型低濃度連結部６３、ｐ⁺型高濃度領域６２およびｐ⁺型高濃度領域６４は、トレンチ３７の底面のゲート絶縁膜３８にかかる電界を緩和させる機能を有する。ｐ型低濃度領域６５、ｐ型低濃度連結部６３およびｐ⁺型高濃度領域６２は、トレンチ３７の側壁のゲート絶縁膜３８にかかる電界を緩和させる機能を有する。ｐ型低濃度領域６１（図６の太破線の輪郭およびドットのハッチング部分）およびｐ⁺型高濃度領域６４は、第１方向Ｘに延在し、活性領域１の外周で外周ｐ⁺型領域６２ａおよび外周ｐ型低濃度領域６５ａに連結される。ｐ型低濃度領域６５（図６の太破線の輪郭および実線のハッチング部分）およびｐ⁺型高濃度領域６２は、第１方向Ｘに延在し、活性領域１の外周で外周ｐ⁺型領域６２ａおよび外周ｐ型低濃度領域６５ａに連結される。ｐ型低濃度連結部６３（図６の太実線の輪郭およびドットのハッチング部分）は、第１方向Ｘに点在する。

【0061】

ｐ型低濃度領域６１およびｐ型低濃度領域６５の深さはトレンチ３７の底面よりもｎ⁺型ドレイン領域３１側に略同じ深さであればよい。略同じ深さとは、プロセスばらつきによる許容誤差を含む範囲で同じ深さであることを意味する。例えば、ｐ型低濃度領域６１およびｐ型低濃度領域６５は、ｎ型電流拡散領域３３と略同じ深さ位置か、もしくはｎ型電流拡散領域３３よりもｎ⁺型ドレイン領域３１側に深い位置に達して、ｎ^-型ドリフト領域３２に接していてもよいし（図２～５参照）、ｎ型電流拡散領域３３の内部で終端してｎ型電流拡散領域３３に周囲を囲まれていてもよい（不図示）。

【0062】

ｐ型低濃度領域６１は、ｐ型ベース領域３４と離れて設けられ、深さ方向Ｚにトレンチ３７の底面に対向する。トレンチ３７の底面からｐ型低濃度領域６１の下面（ｎ⁺型ドレイン領域３１側の端部）までの深さ（距離）ｄ１は例えば０．７μｍ以上１．１μｍ以下程度であり、従来構造（図１７～２１参照）のトレンチ２３７の底面から第１ｐ⁺型高濃度領域２６１の下面までの距離（深さ）ｄ２０１（＝４μｍ～５μｍ）よりも深い。ｐ型低濃度領域６１の不純物濃度は例えば３×１０¹⁷／ｃｍ³以上９×１０¹⁷／ｃｍ³以下程度であり、従来構造のトレンチ２３７の底面に対向する第１ｐ⁺型高濃度領域２６１の不純物濃度よりも低い。

【0063】

したがって、ｐ型低濃度領域６１は、従来構造の第１ｐ⁺型高濃度領域２６１と比べて、低ドーズ量のイオン注入で形成され不純物拡散しにくい。このため、ｐ型低濃度領域６１の幅（第２方向Ｙの幅）は従来構造の第１ｐ⁺型高濃度領域２６１の幅よりも狭くすることができる。これによって、従来構造と比べて、セルピッチ（互いに隣り合うトレンチ３７間の幅）を狭くすることができ、活性領域１に配置可能なセル数を増やすことができる。ｐ型低濃度領域６１の幅は、例えばトレンチ３７の幅よりも広い。

【0064】

互いに隣り合うｐ型低濃度領域６１同士は、ｐ型低濃度領域６１と略同じ不純物濃度のｐ型低濃度連結部６３によって所定箇所を連結されている。略同じ不純物濃度とは、プロセスばらつきによる許容誤差を含む範囲で同じ不純物濃度であることを意味する。ｐ型低濃度連結部６３は、互いに隣り合うｐ型低濃度領域６１間において、半導体基板１０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙにストライプ状に延在する。ｐ型低濃度領域６１とｐ型低濃度連結部６３とで格子状の平面形状をなす。ｐ型低濃度領域６５が設けられる場合、ｐ型低濃度領域６１とｐ型低濃度領域６５がｐ型低濃度連結部６３によって所定箇所を連結され、ｐ型低濃度領域６１、ｐ型低濃度領域６５、およびｐ型低濃度連結部６３で格子状の平面形状をなす。

【0065】

ｐ型低濃度連結部６３の幅（第１方向Ｘの幅）ｗ１はプロセス限界（例えば０．５μｍ程度）以上１．０μｍ以下程度であり、従来構造の互いに隣り合う第１，２ｐ⁺型高濃度領域２６１，２６２同士を連結するｐ⁺型高濃度連結部２６３の幅ｗ２０１よりも狭い。第１方向Ｘに互いに隣り合うｐ型低濃度連結部６３間の間隔（ピッチ）ｗ２は例えば３μｍ以下程度であり、従来構造の第１方向Ｘに互いに隣り合うｐ⁺型高濃度連結部２６３間の間隔ｗ２０２（３０μｍ～５０μｍ）よりも狭い。

【0066】

ｐ型低濃度連結部６３の厚さは、例えば、ｐ型低濃度領域６１とｐ⁺型高濃度領域６４との総厚さと略同じ厚さ以下である。ｐ型低濃度連結部６３の上面は、ｐ⁺型高濃度領域６４の上面よりもｎ⁺型ドレイン領域３１側に深い位置であればよく、トレンチ３７の底面よりもｐ型ベース領域３４側に位置してもよい。例えば、ｐ型低濃度連結部６３の上面は、ｐ型低濃度領域６１の上面と同じ深さでもよい。ｐ型低濃度連結部６３の下面は、ｐ型低濃度領域６１の下面と略同じ深さに位置することがよいが、ｐ型低濃度領域６１の下面よりもｎ⁺型ソース領域３５側の浅い深さに位置してもよい。また、ｐ型低濃度領域６１の下面よりもｎ⁺型ドレイン領域３１側に位置してもよい。

【0067】

ｐ型低濃度領域６５およびｐ⁺型高濃度領域６２は、互いに隣り合うトレンチ３７間に、ｐ型低濃度領域６１、ｐ⁺型高濃度領域６４およびトレンチ３７と離れて設けられている。ｐ⁺型高濃度領域６２は、第１方向Ｘに互いに隣り合うｐ型低濃度連結部６３をｎ⁺型ドレイン領域３１側の端部で貫くように第１方向Ｘに延在する。ｐ⁺型高濃度領域６２のｎ⁺型ドレイン領域３１側の端部は、ｐ型低濃度連結部６３の内部で終端している。ｐ型低濃度領域６５は、第１方向Ｘに互いに隣り合うｐ型低濃度連結部６３間にわたって設けられ、これら第１方向Ｘに互いに隣り合うｐ型低濃度連結部６３にそれぞれ接する。ｐ⁺型高濃度領域６２がｐ型ベース領域３４に電気的に接続されることで、ｐ型低濃度領域６１、ｐ型低濃度領域６５、ｐ型低濃度連結部６３およびｐ⁺型高濃度領域６４がソース電極の電位に固定されている。

【0068】

また、ｐ⁺型高濃度領域６２は、上面でｐ⁺⁺型コンタクト領域３６あるいはｐ型ベース領域３４に接し、第１方向Ｘにトレンチ３７の長手方向の長さと略同じ長さで直線状に延在する。略同じ長さとは、プロセスばらつきによる許容誤差を含む範囲で同じ長さであることを意味する。ｐ⁺型高濃度領域６２はストライプ状に設けられる。ｐ⁺型高濃度領域６２は、ｐ型ベース領域３４とｐ型低濃度連結部６３との間を第１方向Ｘに延在する部分（後述するｐ⁺型領域８１に相当：図９参照）と、第１方向Ｘに互いに隣り合うｐ型低濃度連結部６３を貫くように第１方向Ｘに延在する部分（後述するｐ⁺型領域８３に相当：図９参照）と、を深さ方向Ｚに連結してなる。また、ｐ型低濃度領域６５は、上面でｐ⁺型高濃度領域６２に接するように設けられる。ｐ型低濃度領域６５の下面は、ｐ型低濃度領域６１やｐ型低濃度連結部６３の下面と略同じ高さである。ｐ型低濃度領域６５の不純物濃度は例えば３×１０¹⁷／ｃｍ³以上９×１０¹⁷／ｃｍ³以下程度である。

【0069】

ｐ⁺型高濃度領域６２は、ｎ⁺型ドレイン領域３１側にｐ⁺型高濃度領域６４と略同じ深さに達する。ｐ⁺型高濃度領域６２の不純物濃度は、ｐ型低濃度領域６１およびｐ型ベース領域３４の不純物濃度よりも高い。ｐ⁺型高濃度領域６２の不純物濃度は、ｐ⁺型高濃度領域６４の不純物濃度と略同じであってもよい。ｐ⁺型高濃度領域６２の幅（第２方向Ｙの幅）は、ｐ型低濃度領域６１の幅よりも広くてもよいし（例えば従来構造の第２ｐ⁺型高濃度領域２６２の幅と略同じ幅）、ｐ型低濃度領域６１の幅以下であってもよい。

【0070】

ｐ⁺型高濃度領域６４は、ｐ型低濃度領域６１とトレンチ３７の底面および底面コーナー部との間に、ｐ型低濃度領域６１に接して設けられている。底面コーナー部とは、トレンチ３７の側壁と底面との境界である。ｐ型低濃度領域６１よりも不純物濃度の高いｐ⁺型高濃度領域６４をｐ型低濃度領域６１とトレンチ３７の底面との間に配置することで、ｐ型低濃度領域６１の不純物濃度が低くても、ＭＯＳＦＥＴのオフ時にトレンチ３７の底面のゲート絶縁膜３８にかかる電界を緩和させることができる。

【0071】

ｐ⁺型高濃度領域６４の不純物濃度は、ｐ型低濃度領域６１およびｐ型ベース領域３４の不純物濃度よりも高く、ｐ型低濃度領域６１の不純物濃度の例えば２倍以上程度である。ｐ⁺型高濃度領域６４は、第１方向Ｘに互いに隣り合うｐ型低濃度連結部６３をｎ⁺型ドレイン領域３１側の端部で貫通するように第１方向Ｘに延在しているが、ｐ型低濃度連結部６３の上面に接するように設けてもよい。ｐ⁺型高濃度領域６４の幅（第２方向Ｙの幅）はトレンチ３７の幅よりも広く、ｐ⁺型高濃度領域６４はトレンチ３７の底面および底面コーナー部に対向する。ｐ⁺型高濃度領域６４の幅は、例えばｐ型低濃度領域６１の幅と略同じであってもよい。略同じ幅とは、プロセスばらつきによる許容誤差を含む範囲で同じ幅であることを意味する。

【0072】

ｐ⁺型高濃度領域６４は、トレンチ３７の底面（または、底面および底面コーナー部）でゲート絶縁膜３８に接していてもよい（図２）。ｐ⁺型高濃度領域６４は、トレンチ３７を形成するためのエッチングによる深さばらつきによりトレンチ３７が深さ方向Ｚにｐ⁺型高濃度領域６４を貫通しない厚さｔ１（例えば０．４μｍ程度）を有する。トレンチ３７の底面からｐ⁺型高濃度領域６４の下面までの距離は、トレンチ３７のエッチングによる深さばらつきにより例えば０．１μｍ以上０．１５μｍ以下程度となる。

【0073】

層間絶縁膜４０は、半導体基板１０のおもて面のほぼ全面に設けられ、すべてのゲート電極３９を覆う。深さ方向Ｚに層間絶縁膜４０を貫通するコンタクトホール４０ａには、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６が露出される。ニッケルシリサイド（ＮｉｘＳｉｙ、ここでｘ，ｙは整数である：以下、まとめてＮｉＳｉとする）膜４１は、層間絶縁膜４０のコンタクトホール４０ａにおいて半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６に電気的に接続される。

【0074】

ｐ⁺⁺型コンタクト領域３６が設けられていない場合、ｐ⁺⁺型コンタクト領域３６に代えて、ｐ型ベース領域３４が層間絶縁膜４０のコンタクトホール４０ａに露出され、ＮｉＳｉ膜４１に電気的に接続される。活性領域１における層間絶縁膜４０およびＮｉＳｉ膜４１の表面全体に、層間絶縁膜４０およびＮｉＳｉ膜４１の表面に沿ってバリアメタル４６が設けられている。バリアメタル４６は、バリアメタル４６の各金属膜間またはバリアメタル４６を挟んで対向する領域間での相互反応を防止する機能を有する。

【0075】

バリアメタル４６は、例えば、第１窒化チタン（ＴｉＮ）膜４２、第１チタン（Ｔｉ）膜４３、第２ＴｉＮ膜４４および第２Ｔｉ膜４５を順に積層した積層構造を有していてもよい。第１ＴｉＮ膜４２は、活性領域１における層間絶縁膜４０の表面全体を覆う。第１Ｔｉ膜４３は、第１ＴｉＮ膜４２およびＮｉＳｉ膜４１の表面全体に設けられている。第２ＴｉＮ膜４４は、第１Ｔｉ膜４３の表面全体に設けられている。第２Ｔｉ膜４５は、第２ＴｉＮ膜４４の表面全体に設けられている。

【0076】

第２Ｔｉ膜４５の表面全体にアルミニウム（Ａｌ）電極膜４７が設けられている。Ａｌ電極膜４７は、バリアメタル４６およびＮｉＳｉ膜４１を介してｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６に電気的に接続される。Ａｌ電極膜４７は、例えば、５μｍ程度の厚さのＡｌ膜、アルミニウム－シリコン（Ａｌ－Ｓｉ）膜またはアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよい。Ａｌ電極膜４７、バリアメタル４６およびＮｉＳｉ膜４１は、ソース電極（第１電極）として機能する。

【0077】

Ａｌ電極膜４７の上には、めっき膜４８およびはんだ層（不図示）を介して、端子ピン４９の一方の端部が接合される。端子ピン４９の他方の端部は、半導体基板１０のおもて面に対向して配置された金属バー（不図示）に接合される。また、端子ピン４９の他方の端部は、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。端子ピン４９は、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４８にはんだ接合される。

【0078】

端子ピン４９は、ＭＯＳＦＥＴの電流能力に応じた所定直径を有する丸棒状（円柱状）の配線部材であり、外部の接地電位（最低電位）に接続される。端子ピン４９は、Ａｌ電極膜４７の電位を外部に取り出す外部接続用端子である。第１，２保護膜５０、５１は、例えばポリイミド（ｐｏｌｙｉｍｉｄｅ）等の耐熱性の高い有機高分子材料膜である。第１保護膜５０は、Ａｌ電極膜４７の表面のめっき膜４８以外の部分を覆う。第１保護膜５０は、半導体基板１０のおもて面を保護するパッシベーション膜である。

【0079】

Ａｌ電極膜４７の、第１保護膜５０の開口部に露出する部分はソースパッドとなる。第２保護膜５１は、めっき膜４８と第１保護膜５０との境界を覆う。ドレイン電極（第２電極）５２は、半導体基板１０の裏面（ｎ⁺型出発基板１１の裏面）全面にオーミック接触して、ｎ⁺型ドレイン領域３１（ｎ⁺型出発基板１１）に電気的に接続されている。ドレイン電極５２上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。

【0080】

半導体基板１０のおもて面のＡｌ電極膜４７に端子ピン４９を接合し、かつ裏面のドレインパッドを絶縁基板の金属ベース板に接合することで、半導体基板１０は両主面それぞれに冷却構造を備えた両面冷却構造となっている。半導体基板１０で発生した熱は、半導体基板１０の裏面のドレインパッドに接合された金属ベース板を介して冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４９を接合した金属バーから放熱される。

【0081】

実施の形態１にかかる半導体装置３０の動作について説明する。ソース電極（Ａｌ電極膜４７）に対して正の電圧（順方向電圧）がドレイン電極５２に印加された状態で、ゲート電極３９にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域３４のトレンチ３７に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ⁺型ドレイン領域３１からチャネルを通ってｎ⁺型ソース領域３５へ向かう電流（ドリフト電流）が流れ、ＭＯＳＦＥＴがオンする。

【0082】

トレンチ３７の底面に対向するｐ型低濃度領域６１の不純物濃度は、従来構造（図１７～２１参照）のトレンチ２３７の底面に対向する第１ｐ⁺型高濃度領域２６１の不純物濃度（例えば５．０×１０¹⁸／ｃｍ³程度）よりも低い。従来構造の第１ｐ⁺型高濃度領域２６１と比べて低ドーズ量のイオン注入で形成されるｐ型低濃度領域６１の第２方向Ｙへの広がりは両側それぞれ０．１５μｍずつ狭くなる。このため、ｐ型低濃度領域６１の幅は、従来構造の第１ｐ⁺型高濃度領域２６１と比べて計０．３μｍ狭くなる。

【0083】

互いに隣り合うｐ型低濃度領域６１とｐ型低濃度領域６５との間において、ｐ型低濃度連結部６３が形成された部分は、ＭＯＳＦＥＴのオン時にｎ⁺型ドレイン領域３１からチャネルを通ってｎ⁺型ソース領域３５へ向かって流れる電流の通路とならない。ｐ型低濃度領域６１の幅が狭くなることで、互いに隣り合うｐ型低濃度領域６１とｐ型低濃度領域６５との間の幅が広くなるため、これらの間に形成される内部抵抗であるＪＦＥＴ抵抗の抵抗値を低くすることができ、オン抵抗を低減させることができる。

【0084】

または、互いに隣り合うｐ型低濃度領域６１とｐ型低濃度領域６５との間の幅を維持する場合、ｐ型低濃度領域６１の幅が狭くなった分だけ、単位セルを縮小することができ、活性領域１の面積（表面積）を維持した状態で活性領域１の単位セル密度を増やすことができる。このため、互いに隣り合うｐ型低濃度領域６１とｐ型低濃度領域６５との間に形成されるＪＦＥＴ抵抗の抵抗値を維持した状態で、活性領域１の単位セル密度を増やして、オン抵抗を低減させることができる。

【0085】

一方、ソース・ドレイン間に順方向電圧が印加された状態で、ゲート電極３９にゲート閾値電圧未満の電圧が印加されたときに、ｐ型低濃度領域６１、ｐ型低濃度領域６５、ｐ型低濃度連結部６３、ｐ⁺型高濃度領域６２、ｐ⁺型高濃度領域６４およびｐ型ベース領域３４と、ｎ型電流拡散領域３３およびｎ^-型ドリフト領域３２と、のｐｎ接合（主接合）が逆バイアスされることで、電流が流れなくなり、ＭＯＳＦＥＴはオフ状態を維持する。また、当該ｐｎ接合からｐ型低濃度領域６１、ｐ型低濃度領域６５、ｐ型低濃度連結部６３およびｐ⁺型高濃度領域６２に空乏層が広がる。

【0086】

この空乏層は、トレンチ３７の底面とｐ型低濃度領域６１との間のｐ⁺型高濃度領域６４の内部に広がりにくい。このため、ｐ型低濃度領域６１の不純物濃度が低くても、トレンチ３７の底面のゲート絶縁膜３８にかかる電界を緩和させることができる。また、互いに隣り合うｐ型低濃度領域６１同士を連結するｐ型低濃度連結部６３間の間隔ｗ２を例えば３μｍ以下程度に狭くすることで、第１方向Ｘに３μｍ以下程度の狭い範囲においてトレンチ３７の底面付近における所定面積当たりの総ｐ型不純物量が高くなり、ｐ型低濃度領域６１が空乏化されにくくなるため、トレンチ３７の底面のゲート絶縁膜３８にかかる電界をさらに緩和させることができる。

【0087】

また、ＭＯＳＦＥＴのオフ時、ソース電極に対して負の電圧をドレイン電極５２に印加することで、ｐ型低濃度領域６１、ｐ型低濃度領域６５、ｐ型低濃度連結部６３、ｐ⁺型高濃度領域６２、ｐ⁺型高濃度領域６４およびｐ型ベース領域３４と、ｎ型電流拡散領域３３およびｎ^-型ドリフト領域３２と、のｐｎ接合で形成される寄生のダイオードに順方向に電流を流すことができる。例えば、ＭＯＳＦＥＴがインバータ用デバイスである場合、ＭＯＳＦＥＴ自身を保護するための還流ダイオードとして、この半導体基板１０の内部に内蔵される寄生のダイオードを使用可能である。

【0088】

次に、実施の形態１にかかる半導体装置３０の製造方法について説明する。図７～１２は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図７～１２には、図６の切断線Ａ１－Ａ１’における断面構造（図２に対応する断面構造）の製造途中の状態を示す。図６の切断線Ａ２－Ａ２’、切断線Ｂ１－Ｂ１’および切断線Ｂ２－Ｂ２’における断面構造の製造途中の状態は図示省略するが、それぞれに対応する図３～５を参照する。

【0089】

まず、図７に示すように、炭化珪素からなるｎ⁺型出発基板（出発ウエハ）１１を用意する。次に、ｎ⁺型出発基板１１のおもて面に、ｎ⁺型出発基板１１よりも低不純物濃度に窒素（Ｎ）等のｎ型不純物がドープされたｎ^-型エピタキシャル層１２ａ（１２）をエピタキシャル成長させる。ｎ^-型エピタキシャル層１２ａの厚さｔ１１は、耐圧３３００Ｖクラスである場合に例えば３０μｍ程度であり、耐圧１２００Ｖクラスである場合に例えば１０μｍ程度である。

【0090】

次に、図８に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、活性領域１においてｎ^-型エピタキシャル層１２ａの表面領域に、ｐ型低濃度領域６１、ｐ型低濃度領域６５およびｐ型低濃度連結部６３（図３参照）を選択的に形成する。次に、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、活性領域１においてｎ^-型エピタキシャル層１２ａの表面領域に、ｐ⁺型高濃度領域６２の一部となるｐ⁺型領域８１を選択的に形成する。

【0091】

次に、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、ｐ型低濃度領域６１の表面領域にｐ⁺型高濃度領域６４を形成する。次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、ｎ^-型エピタキシャル層１２ａの表面領域に、ｎ型電流拡散領域３３の一部となるｎ型領域８２を形成する。ｎ^-型エピタキシャル層１２の、ｐ型低濃度領域６１、ｐ型低濃度領域６５、ｐ型低濃度連結部６３、ｐ⁺型高濃度領域６４、ｐ⁺型領域８１およびｎ型領域８２を除く部分がｎ^-型ドリフト領域３２となる。

【0092】

ｐ型低濃度領域６１、ｐ型低濃度領域６５、ｐ型低濃度連結部６３、ｐ⁺型高濃度領域６４、ｐ⁺型領域８１およびｎ型領域８２の形成順序は入れ替え可能である。例えば、ｐ⁺型高濃度領域６４およびｐ⁺型領域８１を同時に形成した後に、ｐ⁺型高濃度領域６４およびｐ⁺型領域８１の形成に用いたイオン注入用マスクの、ｐ型低濃度連結部６３の形成領域に対応する部分を除去して開口する。このイオン注入用マスクを用いて、ｐ型低濃度領域６１、ｐ型低濃度領域６５およびｐ型低濃度連結部６３を形成することで、ｐ⁺型高濃度領域６４とｐ型低濃度領域６１とを自己整合的に同じ位置に形成することができるとともに、ｐ⁺型領域８１とｐ型低濃度領域６５とを自己整合的に同じ位置に形成することができる。

【0093】

ここまでの工程で、ｐ型低濃度領域６１とｐ型低濃度領域６５とは第２方向Ｙに交互に繰り返し配置され、互いに隣り合うｐ型低濃度領域６１とｐ型低濃度領域６５とがｐ型低濃度連結部６３によって連結される。ｐ型低濃度領域６１の表面領域に、ｐ型低濃度領域６１と同じ幅のｐ⁺型高濃度領域６４が形成される。ｐ型低濃度領域６５の表面領域に、ｐ型低濃度領域６５と同じ幅のｐ⁺型領域８１が形成される。ｎ^-型エピタキシャル層１２ａの表（ひょう）面側から見てマトリクス状に配置されたｎ型領域８２の周囲を囲む格子状に、ｐ型低濃度領域６１、ｐ型低濃度領域６５およびｐ型低濃度連結部６３が配置される。そして、ｐ型低濃度領域６１およびｐ型低濃度領域６５の上にそれぞれ配置されたｐ⁺型高濃度領域６４およびｐ⁺型領域８１は第１方向Ｘに延在するストライプ状のパターンとなる。

【0094】

互いに隣り合うｐ型低濃度領域６１とｐ型低濃度領域６５との距離は例えば０．５μｍ以上１．５μｍ以下程度である。上述したように、ｐ型低濃度領域６１は、後の工程で形成されるトレンチ３７の底面からの例えば０．７μｍ以上１．１μｍ以下程度の深さｄ１（図２参照）となるように形成する。上述したように、ｐ型低濃度領域６１の不純物濃度を、例えば３×１０¹⁷／ｃｍ³以上９×１０¹⁷／ｃｍ³以下程度とする。上述したように、第１方向Ｘに互いに隣り合うｐ型低濃度連結部６３間の間隔ｗ２は例えば３μｍ以下程度とする。

【0095】

ここでは、ｐ型低濃度連結部６３をｐ型低濃度領域６１やｐ型低濃度領域６５と同時に形成しているが、ｐ型低濃度連結部６３は、ｐ型低濃度領域６１やｐ型低濃度領域６５と略同じ不純物濃度で形成されればよく、ｐ型低濃度領域６１やｐ型低濃度領域６５と異なるタイミングで形成してもよい。ｎ型領域８２は、後の工程で形成されるトレンチ３７の底面からの例えば０．７μｍ以上１．１μｍ以下程度の深さｄ１（図２参照）となるように形成する。ｎ型領域８２の不純物濃度は、例えば３×１０¹⁷／ｃｍ³以上９×１０¹⁷／ｃｍ³以下程度である。

【0096】

次に、図９に示すように、ｎ^-型エピタキシャル層１２ａ上にさらに例えば窒素等のｎ型不純物をドープしたｎ^-型エピタキシャル層１２ｂ（１２）を例えば０．５μｍ程度の厚さｔ１２でエピタキシャル成長させて、ｎ^-型エピタキシャル層１２（１２ａ，１２ｂ）を所定厚さにする。ｎ^-型エピタキシャル層１２の不純物濃度は、例えば３×１０¹⁵／ｃｍ³程度である。次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、ｎ^-型エピタキシャル層１２ｂに、ｐ⁺型高濃度領域６２の一部となるｐ⁺型領域８３を形成する。

【0097】

次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ^-型エピタキシャル層１２ｂに、ｎ型電流拡散領域３３の一部となるｎ型領域８４を形成する。深さ方向Ｚに隣接するｐ⁺型領域８１，８３同士が連結されて、ｐ⁺型高濃度領域６２が形成される。深さ方向Ｚに隣接するｎ型領域８２，８４同士が連結されて、ｎ型電流拡散領域３３が形成される。ｐ⁺型領域８３およびｎ型領域８４の不純物濃度等の条件は、例えばそれぞれｐ⁺型領域８１およびｎ型領域８２と同様である。ｐ⁺型領域８３とｎ型領域８４との形成順序を入れ替えてもよい。

【0098】

次に、図１０に示すように、ｎ^-型エピタキシャル層１２上に、例えばアルミニウム等のｐ型不純物をドープしたｐ型エピタキシャル層１３をエピタキシャル成長させる。ｐ型エピタキシャル層１３の厚さｔ１３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４×１０¹⁷／ｃｍ³程度である。ここまでの工程で、ｎ⁺型出発基板１１上にエピタキシャル層１２，１３を順に積層した半導体基板（半導体ウエハ）１０が完成する。

【0099】

次に、フォトリソグラフィおよびリン（Ｐ）等のｎ型不純物のイオン注入により、ｐ型エピタキシャル層１３の表面領域に、ｎ⁺型ソース領域３５を選択的に形成する。次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｐ型エピタキシャル層１３の表面領域に、ｐ⁺⁺型コンタクト領域３６を選択的に形成する。ｐ⁺⁺型コンタクト領域３６は、下面がｐ⁺型高濃度領域６２に接するように形成してよい。ｐ型エピタキシャル層１３の、イオン注入されずにｐ型のまま残る部分がｐ型ベース領域３４となる。ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６の形成順序は入れ替え可能である。

【0100】

イオン注入により形成される拡散領域は、異なる条件で所定ドーズ量を複数回（多段）に分けて注入する多段イオン注入で形成されてもよい。次に、エピタキシャル層１２，１３にイオン注入した不純物を活性化させるための熱処理（以下、活性化アニールとする）を行う。活性化アニールは、すべての拡散領域を形成した後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。活性化アニールの温度および時間は、例えば、それぞれ１７００℃程度および２分間程度であってもよい。

【0101】

この活性化アニールにより、イオン注入によって形成されたすべての拡散領域（ｎ型電流拡散領域３３、ｐ型低濃度領域６１、ｐ型低濃度領域６５、ｐ型低濃度連結部６３、ｐ⁺型高濃度領域６２、ｐ⁺型高濃度領域６４、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６）で、不純物が活性化されるとともに、ガウス法則にしたがって各々の不純物濃度および不純物拡散係数に応じた不純物拡散が起きる。

【0102】

次に、図１１に示すように、フォトリソグラフィおよび例えばドライエッチングにより、深さ方向Ｚに半導体基板１０のおもて面からｎ⁺型ソース領域３５およびｐ型ベース領域３４を貫通して、深さ方向Ｚにｐ⁺型高濃度領域６４に対向する位置に、トレンチ３７を形成する。トレンチ３７は、ｐ⁺型高濃度領域６４よりも浅い位置で終端してもよいし、ｐ⁺型高濃度領域６４に達していてもよい。

【0103】

次に、図１２に示すように、半導体基板１０のおもて面およびトレンチ３７の内壁（側壁および底面）に沿ってｎ⁺型ソース領域３５、ｐ型ベース領域３４およびｎ型電流拡散領域３３に接するゲート絶縁膜３８を形成する。ゲート絶縁膜３８は、例えば、酸素（Ｏ₂）雰囲気中において１０００℃程度の温度で半導体表面を熱酸化することで形成した熱酸化膜であってもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）による堆積膜であってもよい。

【0104】

次に、トレンチ３７の内部に埋め込むように、半導体基板１０のおもて面に例えばリン（Ｐ）ドープのポリシリコン（ｐｏｌｙ－Ｓｉ）層を堆積（形成）する。次に、このポリシリコン層を選択的に除去し、ゲート電極３９となる部分のみをトレンチ３７の内部に残す。

【0105】

次に、半導体基板１０のおもて面全面に、ゲート電極３９を覆う例えばＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等やＰＳＧ等の層間絶縁膜４０を例えば１μｍの厚さで形成する。次に、フォトリソグラフィおよびエッチングにより、深さ方向Ｚに層間絶縁膜４０およびゲート絶縁膜３８を貫通するコンタクトホール４０ａを形成する。このコンタクトホール４０ａには、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６を露出させる。次に、熱処理により層間絶縁膜４０を平坦化（リフロー）する。

【0106】

次に、活性領域１において層間絶縁膜４０のみを覆う第１ＴｉＮ膜４２を形成する。次に、一般的な方法により、層間絶縁膜４０のコンタクトホール４０ａの内部において半導体基板１０のおもて面にオーミック接触するＮｉＳｉ膜４１を形成する。また、ドレイン電極５２として、半導体基板１０の裏面にオーミック接触するＮｉＳｉ膜を形成する。ＮｉＳｉ膜は、ニッケル膜を、例えば９７０℃の温度での熱処理により半導体基板１０と反応させることで形成される。

【0107】

次に、スパッタ法により、ＮｉＳｉ膜４１および第１ＴｉＮ膜４２を覆うように、第１Ｔｉ膜４３、第２ＴｉＮ膜４４および第２Ｔｉ膜４５を順に積層して、活性領域１のほぼ全面を覆うようにバリアメタル４６を形成する。次に、第２Ｔｉ膜４５上にＡｌ電極膜４７を堆積する。また、Ａｌ電極膜４７と同時に、Ａｌ電極膜４７と離して層間絶縁膜４０上にゲートパッド（不図示）を形成する。次に、ドレイン電極５２の表面に、例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。

【0108】

次に、半導体基板１０のおもて面全面にポリイミド等の有機高分子材料からなる第１保護膜５０を形成し、第１保護膜５０によってＡｌ電極膜４７およびゲートパッドを覆う。次に、第１保護膜５０を選択的に除去して形成した異なる開口部にそれぞれＡｌ電極膜４７（ソースパッド）およびゲートパッドを露出させる。次に、一般的なめっき前処理後、一般的なめっき処理により第１保護膜５０の各開口部にめっき膜４８を形成する。次に、熱処理（ベーク）によりめっき膜４８を乾燥させる。

【0109】

次に、ポリイミド等の有機高分子材料からなる第２保護膜５１を形成し、めっき膜４８と第１保護膜５０との境界を覆う。次に、熱処理（キュア）により第１，２保護膜５０，５１の強度を向上させる。次に、めっき膜４８上に、それぞれはんだ層により端子ピン４９を接合する。ゲートパッドの上にも、Ａｌ電極膜４７上と同様に端子ピンを接合した配線構造を形成する。その後、半導体ウエハ（半導体基板１０）をダイシング（切断）して個々のチップ状に個片化することで、図１～６に示すＭＯＳＦＥＴが完成する。

【0110】

以上、説明したように、実施の形態１によれば、トレンチの底面に対向するｐ型低濃度領域の不純物濃度が低いことで、当該ｐ型低濃度領域を低ドーズ量のイオン注入で形成して、当該ｐ型低濃度領域の幅を狭くすることができる。ｐ型低濃度領域の幅が狭くなった分だけ、半導体基板の内部抵抗であるＪＦＥＴ抵抗の抵抗値を低くすることができるため、オン抵抗を低減させることができる。または、ｐ型低濃度領域の幅が狭くなった分だけ、単位セルを縮小化することができ、単位セル密度を増やすことができる。このため、ＪＦＥＴ抵抗の抵抗値を維持した状態で、活性領域の単位セル密度を増やして、オン抵抗を低減させることができる。

【0111】

また、実施の形態１によれば、オフ時に活性領域の主接合（ｐｎ接合）から広がる空乏層が、トレンチの底面とｐ型低濃度領域との間のｐ⁺型高濃度領域の内部に広がりにくい。このため、ｐ型低濃度領域の不純物濃度が低くても、トレンチの底面のゲート絶縁膜にかかる電界を緩和させることができる。また、実施の形態１によれば、互いに隣り合うｐ型低濃度領域同士を連結するｐ型低濃度連結部間の間隔を３μｍ以下程度と狭くすることで、第１方向に３μｍ以下程度の狭い範囲においてトレンチの底面付近の所定面積当たりの総ｐ型不純物濃度が高くなり、ｐ型低濃度領域が空乏化されにくい。このため、トレンチの底面のゲート絶縁膜にかかる電界をさらに緩和させることができる。

【0112】

また、実施の形態１によれば、従来の半導体装置（図１７～２１参照）の製造方法を適用することができる。具体的には、実施の形態１のｐ型低濃度領域およびｐ型低濃度連結部を、従来の半導体装置の第１ｐ⁺型高濃度領域およびｐ⁺型高濃度連結部の不純物濃度と、ｐ⁺型高濃度連結部のピッチと、を変えるだけで容易に形成することができる。また、実施の形態１によれば、ｐ型低濃度領域およびｐ型低濃度連結部の不純物濃度と、ｐ型低濃度連結部のピッチと、を最適化することで、トレンチの底面のゲート絶縁膜にかかる電界を緩和させる。このため、半導体装置の設計が容易である。

【0113】

（実施の形態２）
実施の形態２にかかる半導体装置の構造について説明する。図１３は、実施の形態２にかかる半導体装置の構造の一部を示す断面図である。実施の形態２にかかる半導体装置９０の全体を半導体基板１０のおもて面側から見たレイアウトは図１と同様である。実施の形態２にかかる半導体装置９０では、ｐ⁺型高濃度領域６２（図２参照）の代わりに、ｐ⁺型高濃度連結部９１によりｐ型低濃度領域６１やｐ型低濃度連結部６３をｐ型ベース領域３４に電気的に接続している。実施の形態２にかかる半導体装置９０は、図３，６からｐ⁺型高濃度領域６２（図３のみに図示）およびｐ型低濃度領域６５を削除してセルピッチを狭くした構造と、図４に示す構造と、図１３に示す構造と、を有する。図１３は、図６からｐ型低濃度領域６５を削除してセルピッチを狭くした場合の切断線Ａ１－Ａ１’における断面構造に相当する。具体的には、実施の形態２にかかる半導体装置９０が実施の形態１にかかる半導体装置３０（図２参照）と異なる点は、次の２点である。

【0114】

１つ目の相違点は、互いに隣り合うトレンチ３７間に、トレンチ３７の底面のゲート絶縁膜３８にかかる電界を緩和させるためのｐ型領域（図２の符号６２，６５に相当）を設けない点である（図１３参照）。このため、ｐ⁺⁺型コンタクト領域３６は、ｐ型ベース領域３４の底面に達する深さにしなくともよい（不図示）。上述したようにトレンチ３７に対向するｐ型低濃度領域６１が低ドーズ量のイオン注入で形成されて不純物拡散しにくいため、セルピッチを狭くすることができる。そして、セルピッチを十分に狭くした場合、ｐ型低濃度領域６１、ｐ型低濃度連結部６３およびｐ⁺型高濃度領域６４のみでトレンチ３７の底面のゲート絶縁膜３８にかかる電界が十分に緩和される。また、互いに隣り合うトレンチ３７間にｐ⁺型高濃度領域を設けないことで、さらにセルピッチを狭くすることができる。

【0115】

２つ目の相違点は、ｐ⁺型高濃度領域６４がｐ⁺型高濃度連結部（第１高濃度領域）９１によって所定箇所でｐ型ベース領域３４に連結されている点である（図１３参照）。ｐ⁺型高濃度連結部９１によって、ｐ型低濃度領域６１およびｐ⁺型高濃度領域６４がソース電極の電位に固定される。ｐ⁺型高濃度連結部９１は、トレンチ３７の一方の側壁のゲート絶縁膜３８に接する位置に、第１方向Ｘに点在して配置されている（不図示）。ｐ⁺型高濃度連結部９１は、トレンチ３７の一方の側壁に沿ってｐ⁺型高濃度領域６４からｐ型ベース領域３４まで延在し、ｐ⁺型高濃度領域６４とｐ型ベース領域３４とを連結する。トレンチ３７の他方の側壁にｐ⁺型高濃度連結部９１は設けられていない。

【0116】

ｐ⁺型高濃度連結部９１が形成された部分は、ｐ型低濃度連結部６３が形成された部分と同様にＭＯＳＦＥＴのオン時に電流の通路とならない。トレンチ３７の一方の側壁にのみｐ⁺型高濃度連結部９１を設けることで、チャネルの面積が小さくなることを抑制することができる。ｐ⁺型高濃度連結部９１は、第１方向Ｘにｐ型低濃度連結部６３と異なる位置に配置されてもよいし、ｐ型低濃度連結部６３に接する位置に配置されてもよい。互いに隣り合うトレンチ３７間において、ｐ⁺型高濃度連結部９１が第１方向Ｘに点在する間隔は、ｐ型低濃度連結部６３が第１方向Ｘに点在する間隔ｗ２よりも広くてもよい。ｐ⁺型高濃度連結部９１は、ｐ⁺型高濃度領域６４の一部であってもよい。また、ｐ⁺型高濃度連結部９１をトレンチ３７の側壁に沿って第１方向Ｘに延在するストライプ状パターンで配置してもよい。

【0117】

実施の形態２にかかる半導体装置９０の製造方法は、実施の形態１にかかる半導体装置３０の製造方法において、ｐ⁺型高濃度領域６２、ｐ型低濃度領域６５を形成する工程を省略し、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入によってｎ^-型エピタキシャル層１２ｂにｐ⁺型高濃度連結部９１を選択的に形成する工程を追加すればよい。

【0118】

以上、説明したように、実施の形態２によれば、セルピッチを狭くすることで、互いに隣り合うトレンチ間においてトレンチの底面付近にｐ⁺型高濃度領域を設けなくても、実施の形態１と同様の効果を得ることができる。

【0119】

（実施の形態３）
実施の形態３として、実施の形態１にかかる半導体装置３０のエッジ終端領域２および中間領域３の構造について説明する。図１４は、図１の切断線Ｃ－Ｃ’における断面構造を示す断面図である。図１４に示すように、半導体基板１０のおもて面には、ｐ型エピタキシャル層１３のエッジ終端領域２の部分はエッチングにより除去されることで、段差５３が形成されている。半導体基板１０のおもて面は、段差５３を境にして、活性領域１および中間領域３の部分（以下、第１面とする）１０ａよりもエッジ終端領域２の部分（以下、第２面とする）１０ｂでｎ⁺型ドレイン領域３１側に凹んでいる。

【0120】

半導体基板１０のおもて面の第２面１０ｂは、段差５３の形成により露出されたｎ^-型エピタキシャル層１２の露出面である。段差５３の形成時に、ｐ型エピタキシャル層１３とともに下層のｎ^-型エピタキシャル層１２の表面領域が若干除去されてもよい。半導体基板１０のおもて面の第１面１０ａと第２面１０ｂとをつなぐ部分（以下、第３面とする：段差５３のメサエッジ）１０ｃで、活性領域１および中間領域３とエッジ終端領域２とが素子分離される。半導体基板１０のおもて面の第３面１０ｃは、段差５３の形成により露出されたｐ型エピタキシャル層１３の側面である。

【0121】

中間領域３およびエッジ終端領域２において半導体基板１０のおもて面の第１～３面１０ａ～１０ｃは、フィールド酸化膜７１および層間絶縁膜４０を順に積層した絶縁層で覆われている。活性領域１の外周においてフィールド酸化膜７１および層間絶縁膜４０には、活性領域１の周囲を囲む略矩形状にコンタクトホール４０ｂが設けられている。コンタクトホール４０ｂには、外周ｐ⁺⁺型コンタクト領域３６ａが露出され、外周ｐ⁺⁺型コンタクト領域３６ａにオーミック接触するＮｉＳｉ膜４１が設けられている。フィールドプレート（導電性膜）は設けられていない。

【0122】

中間領域３においてフィールド酸化膜７１上には、コンタクトホール４０ｂよりも外側に、ゲートランナーとなるゲートポリシリコン配線層７２およびゲート金属配線層７３が順に積層されている。ゲートポリシリコン配線層７２およびゲート金属配線層７３は、活性領域１の周囲を略矩形状に囲む。ゲートポリシリコン配線層７２は、深さ方向Ｚにトレンチ３７の端部に対向し、トレンチ３７の端部においてゲート電極３９に接する。ゲートポリシリコン配線層７２およびゲート金属配線層７３を介して、すべてのゲート電極３９がゲートパッド（不図示）に電気的に接続される。

【0123】

中間領域３には、活性領域からｐ型ベース領域３４が延在して、半導体基板１０のおもて面の第３面１０ｃに達する。ｐ型ベース領域３４は、活性領域１および中間領域３の全域に設けられている。ｐ型ベース領域３４の外周部分（以下、外周ｐ型ベース領域とする）３４ａは、活性領域１の周囲を略矩形状に囲む。外周ｐ型ベース領域３４ａとは、ｐ型ベース領域３４のうち、第１方向Ｘ（トレンチ３７の長手方向）にｎ⁺型ソース領域３５よりも外側の部分であって、かつ第２方向Ｙ（トレンチ３７の短手方向）に最外周のトレンチ３７よりも外側の部分である。

【0124】

半導体基板１０のおもて面の第１面１０ａと外周ｐ型ベース領域３４ａとの間の全域に、外周ｐ型ベース領域３４ａに接して、ｐ⁺⁺型コンタクト領域３６（以下、外周ｐ⁺⁺型コンタクト領域３６ａとする）が設けられている。図１４には、ｐ⁺⁺型コンタクト領域３６の深さがｐ型ベース領域３４の深さよりも浅い場合を示す。外周ｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面の第１面１０ａに露出されている。ここで、半導体基板１０のおもて面の第１面１０ａに露出とは、外周ｐ⁺⁺型コンタクト領域３６ａが層間絶縁膜４０の最外周のコンタクトホール４０ｂでＮｉＳｉ膜４１に接することである。外周ｐ⁺⁺型コンタクト領域３６ａは、活性領域１の周囲を略矩形状に囲む。

【0125】

外周ｐ⁺⁺型コンタクト領域３６ａは、最外周のトレンチ３７の外側の側壁でゲート絶縁膜３８に接する。外周ｐ⁺⁺型コンタクト領域３６ａは、ＭＯＳＦＥＴのスイッチング等によりエッジ終端領域２に蓄積された正孔を、ＭＯＳＦＥＴのターンオフ時に外周ｐ⁺型領域６２ａおよび外周ｐ型ベース領域３４ａを介してソース電極へ引き抜く機能を有する。外周ｐ⁺⁺型コンタクト領域３６ａは設けられていなくてもよい。この場合、外周ｐ⁺⁺型コンタクト領域３６ａに代えて、外周ｐ型ベース領域３４ａが半導体基板１０のおもて面の第１面１０ａに達して露出される。

【0126】

最外周のトレンチ３７と離れて、かつ深さ方向Ｚに外周ｐ型ベース領域３４ａに隣接して、ｐ型低濃度領域（以下、外周ｐ型低濃度領域とする）６５ａおよびｐ⁺型高濃度領域（以下、外周ｐ⁺型領域とする）６２ａが設けられている。外周ｐ⁺型領域６２ａおよび外周ｐ型低濃度領域６５ａは、活性領域１の周囲を略矩形状に囲む。外周ｐ⁺型領域６２ａは、すべてのｐ⁺型高濃度領域６４の端部と、すべてのｐ⁺型高濃度領域６２の端部と、に接する。外周ｐ型低濃度領域６５ａは、すべてのｐ型低濃度領域６１の端部と、すべてのｐ型低濃度領域６５の端部と、に接する。外周ｐ型低濃度領域６５ａは、外周ｐ⁺型領域６２ａの下面に接するように設けられる。外周ｐ⁺型領域６２ａは、段差５３よりも外側に延在して、半導体基板１０のおもて面の第２面１０ｂに露出されてもよい。半導体基板１０のおもて面の第２面１０ｂに露出とは、第２面１０ｂ上のフィールド酸化膜７１に接することである。

【0127】

エッジ終端領域２において半導体基板１０のおもて面の第２面１０ｂの表面領域（ｎ^-型エピタキシャル層１２の表面領域）に、ＦＬＲ構造２０を構成するフローティング電位の同一構造の複数のＦＬＲ２３が互いに離れて設けられ、その外側にＦＬＲ構造２０と離れてｎ⁺型チャネルストッパ領域２４が設けられている。複数のＦＬＲ２３は、外周ｐ⁺型領域６２ａおよび外周ｐ型低濃度領域６５ａの外側において、外周ｐ⁺型領域６２ａおよび外周ｐ型低濃度領域６５ａとｎ⁺型チャネルストッパ領域２４との間に互いに離れて設けられ、中間領域３を介して活性領域１の周囲を同心状に囲む。

【0128】

最も内側のＦＬＲ２３と外周ｐ⁺型領域６２ａとの間と、互いに隣り合うＦＬＲ２３間と、最も外側のＦＬＲ２３とｎ⁺型チャネルストッパ領域２４との間はｎ^-型ドリフト領域３２である。ＦＬＲ２３は、ｐ型低濃度領域６１、ｐ型低濃度領域６５またはｐ型低濃度連結部６３と同時に形成されたｐ型低濃度領域２１（ハッチング部分）で構成されてもよい。ＦＬＲ２３を活性領域１のｐ型低濃度領域６１と同時に形成することで、ＦＬＲ構造２０を形成するための工程を単独で行う必要がないため、製造プロセスを簡略化することができる。

【0129】

ＦＬＲ２３は、ｐ型低濃度領域６１、ｐ型低濃度領域６５またはｐ型低濃度連結部６３と同時に形成されたｐ型低濃度領域２１と、ｐ⁺型高濃度領域６２またはｐ⁺型高濃度領域６４と同時に形成されたｐ⁺型高濃度領域２２と、の２層構造であってもよい。ＦＬＲ２３が１層構造および２層構造のいずれであっても、ＦＬＲ２３の上端部（半導体基板１０のおもて面の第２面１０ｂ側の端部）は、半導体基板１０のおもて面の第２面１０ｂに露出されてもよいし、半導体基板１０のおもて面の第２面１０ｂから離れた深さ位置（例えばｎ^-型エピタキシャル層１２ａの上面と同じ深さ位置）にあってもよい。

【0130】

ｎ⁺型チャネルストッパ領域２４は、ＦＬＲ構造２０の外側に、ＦＬＲ構造２０と離れて設けられている。ｎ⁺型チャネルストッパ領域２４は、半導体基板１０のおもて面の第２面１０ｂに露出されている。ｎ⁺型チャネルストッパ領域２４は、半導体基板１０の端部に露出されている。ｎ⁺型チャネルストッパ領域２４を設けることで、ｎ⁺型チャネルストッパ領域２４を設けない場合と比べて、ＭＯＳＦＥＴのオフ時にｎ^-型ドリフト領域３２内を活性領域１から外側へ広がる空乏層を抑制することができる。チャネルストッパ電極（不図示）が設けられていない。

【0131】

ＭＯＳＦＥＴのオフ時、ＦＬＲ２３とｎ^-型ドリフト領域３２とのｐｎ接合でエッジ終端領域２にかかる高電圧が負担される。具体的には、ＭＯＳＦＥＴのオフ時に活性領域１の主接合（ｐｎ接合）から広がった空乏層は、ＦＬＲ２３とｎ^-型ドリフト領域３２とのｐｎ接合によって、エッジ終端領域２を法線方向に外側（チップ端部側）へ向かって延びる。エッジ終端領域２を外側へ向かって空乏層が延びた分だけ、炭化珪素の絶縁破壊電界強度および空乏層幅（活性領域１からチップ端部へ向かう方向（同心状に配置されたＦＬＲ２３の法線方向）の幅）に基づく所定耐圧を確保することができる。

【0132】

実施の形態３にかかる半導体装置９０の製造方法は、実施の形態１にかかる半導体装置３０の製造方法（図７～１２参照）において、さらに、エッジ終端領域２にＦＬＲ２３およびｎ⁺型チャネルストッパ領域２４を形成し、中間領域３にゲートポリシリコン配線層７２およびゲート金属配線層７３を形成すればよい。ＦＬＲ２３を構成するｐ型低濃度領域２１は、活性領域１のｐ型低濃度領域６１（図８参照）、ｐ型低濃度領域６５（図８参照）およびｐ型低濃度連結部６３（図３参照）と同様にｎ^-型エピタキシャル層１２ａに形成すればよい。

【0133】

ＦＬＲ２３を構成するｐ⁺型高濃度領域２２は、活性領域１のｐ⁺型高濃度領域６４と同時にｎ^-型エピタキシャル層１２ａに形成するか、活性領域１のｐ⁺型高濃度領域６２と同時にｎ^-型エピタキシャル層１２ｂに形成するか、もしくはその両方を行えばよい。ｎ⁺型チャネルストッパ領域２４は、段差５３の形成によりエッジ終端領域２において半導体基板１０のおもて面の第２面１０ｂに露出したｎ^-型エピタキシャル層１２の表面領域に、活性領域１のｎ⁺型ソース領域３５と同時に形成してもよい。

【0134】

外周ｐ⁺⁺型コンタクト領域３６ａ、外周ｐ型ベース領域３４ａ、外周ｐ型低濃度領域６５ａおよび外周ｐ⁺型領域６２ａは、それぞれ、活性領域１のｐ⁺⁺型コンタクト領域３６、ｐ型ベース領域３４、ｐ型低濃度領域６５およびｐ⁺型高濃度領域６２と同時に形成すればよい。ｎ⁺型ソース領域３５、ｐ⁺⁺型コンタクト領域３６および外周ｐ⁺⁺型コンタクト領域３６ａを段差５３の形成前に形成してもよい。半導体基板１０のおもて面の第３面１０ｃは、例えば第１，２面１０ａ，１０ｂに対して鈍角（傾斜面）をなしてもよいし、略直角（垂直面）をなしていてもよい。トレンチ３７を形成するためのエッチングを用いて段差５３を形成してもよい。

【0135】

ゲート電極３９を形成するために堆積したポリシリコン層の一部をゲートポリシリコン配線層７２として残してもよい。ゲート電極３９とゲートポリシリコン配線層７２とを同時に形成する場合、ゲート絶縁膜３８の形成後、ポリシリコン層の堆積前に、フィールド酸化膜７１を形成する。図１４には図示省略するが、半導体基板１０のおもて面とフィールド酸化膜７１との間にゲート絶縁膜３８が残っていてもよい。ゲートポリシリコン配線層７２が露出するコンタクトホールは、コンタクトホール４０ａ，４０ｂと同時に形成すればよい。ゲート金属配線層７３は、Ａｌ電極膜４７と同時に形成すればよい。

【0136】

実施の形態２にかかる半導体装置９０（図１３）に、図１４のエッジ終端領域２および中間領域３を適用してもよい。

【0137】

以上、説明したように、実施の形態３によれば、トレンチの底面付近にｐ型低濃度領域およびｐ型低濃度連結部を形成する工程と、エッジ終端領域にＦＬＲを形成する工程と、を同時に行うことができるため、製造プロセスを簡略化することができる。

【0138】

（実施例１）
実施の形態１にかかる半導体装置３０の耐圧およびオン抵抗について検証した。図１５は、実施例１の電圧－電界特性を示す特性図である。図１５の横軸はソース・ドレイン間の電圧であり、縦軸はゲート絶縁膜３８にかかる電界である。上述した実施の形態１にかかる半導体装置３０（図２～６参照：以下、実施例１とする）と、比較例と、の耐圧をシミュレーションした結果を図１５に示す。比較例は、ｐ⁺型高濃度領域６４を設けていない点、第１方向Ｘに互いに隣り合うｐ型低濃度連結部６３間の間隔ｗ２が３μｍよりも広い点、で実施例１と異なる。

【0139】

図１５に示す結果から、比較例では、ソース・ドレイン間に順方向電圧が印加された状態で、ゲート電極３９にゲート閾値電圧未満の電圧が印加されて、活性領域の主接合（ｐｎ接合）が逆バイアスされたときに、トレンチ３７の底面のゲート絶縁膜３８にかかる電界が高くなることが確認された。比較例では、トレンチ３７の底面に対向するｐ型低濃度領域６１の不純物濃度が低いことで、ｐ型低濃度領域６１が完全に空乏化されてしまうため、トレンチ３７の底面のゲート絶縁膜３８にかかる電界が高くなる。

【0140】

一方、実施例１においては、比較例と比べて、トレンチ３７の底面のゲート絶縁膜３８にかかる電界を緩和させることができ、従来の半導体装置（図１７～２１参照：以下、従来例とする）の電圧－電界特性（不図示）と同程度の電圧－電界特性が得られることが確認された。実施例１においては、活性領域の主接合が逆バイアスされたときに広がる空乏層が、トレンチ３７の底面とｐ型低濃度領域６１との間のｐ⁺型高濃度領域６４の内部に広がりにくいことで、トレンチ３７の底面のゲート絶縁膜３８にかかる電界を緩和させることができる。

【0141】

また、第１方向Ｘに互いに隣り合うｐ型低濃度連結部６３間の間隔ｗ２を例えば３μｍ以下程度と狭くすることで、トレンチ３７の底面付近の所定面積当たりの総ｐ型不純物濃度が高くなり、ｐ型低濃度領域６１が空乏化されにくくなる。このため、トレンチ３７の底面のゲート絶縁膜３８にかかる電界をさらに低くすることができる。したがって、実施例１においては、ｐ型低濃度領域６１の不純物濃度が低くても、トレンチ３７の底面のゲート絶縁膜３８にかかる電界を緩和させることができる。

【0142】

図１６は、実施例１のオン抵抗（ＲｏｎＡ）特性を示す特性図である。上述した実施例１および従来例のオン抵抗をシミュレーションした結果を図１６に示す。図１６に示す結果から、実施例１は、従来例と比べて、オン抵抗を低減させることができることが確認された。実施例１のｐ型低濃度領域６１は、従来例の第１ｐ⁺型高濃度領域２６１と比べて、低ドーズ量のイオン注入で形成されて第２方向Ｙへの広がりが狭くなる。これにより、互いに隣り合うｐ型低濃度領域６１とｐ⁺型高濃度領域６２との間のＪＦＥＴ抵抗の抵抗値を低くすることができるからである。

【0143】

（実施の形態４）
実施の形態４にかかる半導体装置の構造について説明する。図２２，２３は、実施の形態４にかかる半導体装置の構造を示す断面図である。図２２，２３には、それぞれ図２４の切断線Ｃ１－Ｃ１’および切断線Ｃ２－Ｃ２’における断面構造を示す。実施の形態４にかかる半導体装置１００の全体を半導体基板１０のおもて面側から見たレイアウトは図１と同様である。

【0144】

図２４は、図１の活性領域の一部を拡大して示す平面図である。図２５は、図１の活性領域の別例の一部を拡大して示す平面図である。図２４，２５には、ｐ型低濃度領域１０１（太破線の輪郭およびドットのハッチング部分）、ｐ型低濃度領域１０２（太破線の輪郭および斜線のハッチング部分）およびｐ型低濃度連結部１０３（太実線の輪郭およびドットのハッチング部分）のレイアウトを示す。

【0145】

実施の形態４にかかる半導体装置１００が実施の形態１にかかる半導体装置３０（図２～６参照）と異なる点は、次の３点である。１つ目の相違点は、トレンチ３７の内壁のゲート絶縁膜３８にかかる電界を緩和する機能を有するｐ型領域として、ｐ⁺型高濃度領域６２，６４（図２参照）を設けずに、ｐ型低濃度領域（第１低濃度領域）１０１およびｐ型低濃度領域（第２低濃度領域）１０２のみを設けた点である。

【0146】

２つ目の相違点は、互いに隣り合うトレンチ３７間のｐ型低濃度領域１０２の下面（ｎ⁺型ドレイン領域３１側の端部）がトレンチ３７の底面に対向するｐ型低濃度領域１０１の下面からｎ⁺型ソース領域３５側に例えば０．１μｍ以上程度の距離ｄ１００で離れた浅い位置にある点である。３つ目の相違点は、ｐ型低濃度領域１０２の不純物濃度がｐ型低濃度領域１０１の不純物濃度よりも例えば１０倍以上程度高い点である。

【0147】

ｐ型低濃度領域１０１，１０２の、深さ（厚さ）、深さ位置および不純物濃度以外の構成は、それぞれ実施の形態１のｐ型低濃度領域６１，６５（図２参照）と同様である。互いに隣り合うｐ型低濃度領域１０１同士は、ｐ型低濃度連結部１０３によって部分的に連結されている。ｐ型低濃度連結部１０３の、深さ、深さ位置および不純物濃度以外の構成は、実施の形態１のｐ型低濃度連結部６３（図３参照）と同様である。

【0148】

具体的には、ｐ型低濃度領域１０１は、トレンチ３７の底面のゲート絶縁膜３８にかかる電界を緩和させる機能を有する。ｐ型低濃度領域１０１は、ｐ型ベース領域３４とｎ^-型ドリフト領域３２との間に、ｐ型ベース領域３４と離れて設けられ、深さ方向Ｚにトレンチ３７の底面に対向する。ｐ型低濃度領域１０１は、第１方向Ｘにトレンチ３７の長手方向の長さと略同じ長さで直線状に延在する。

【0149】

ｐ型低濃度領域１０１の下面は、トレンチ３７の底面よりもｎ⁺型ドレイン領域３１側に深い位置にある。トレンチ３７の底面からｐ型低濃度領域１０１の下面までの深さ（距離）ｄ１０１は、例えば０．７μｍ以上１．１μｍ以下程度である。ｐ型低濃度領域１０１は、ｎ型電流拡散領域１０４と略同じ深さ位置か、もしくはｎ型電流拡散領域１０４よりもｎ⁺型ドレイン領域３１側に深い位置に達して、ｎ^-型ドリフト領域３２に接してもよい。

【0150】

ｐ型低濃度領域１０１の幅（第２方向Ｙの幅）は、トレンチ３７の幅よりも広い。ｐ型低濃度領域１０１は、トレンチ３７の底面および底面コーナー部に対向する。ｐ型低濃度領域１０１は、トレンチ３７の底面および底面コーナー部でゲート絶縁膜３８に接してもよい。ｐ型低濃度領域１０１の不純物濃度は、例えば１×１０¹⁶／ｃｍ³以上８×１０¹⁶／ｃｍ³以下程度である。

【0151】

ｐ型低濃度領域１０２は、トレンチ３７の側壁のゲート絶縁膜３８にかかる電界を緩和させる機能を有する。ｐ型低濃度領域１０２は、互いに隣り合うトレンチ３７間に、ｐ型低濃度領域１０１およびトレンチ３７と離れて設けられている。ｐ型低濃度領域１０２は、第１方向Ｘにトレンチ３７の長手方向の長さと略同じ長さで、ｐ型低濃度連結部１０３を貫くように第１方向Ｘに直線状に延在する。

【0152】

ｐ型低濃度領域１０２は、上面でｐ⁺⁺型コンタクト領域３６あるいはｐ型ベース領域３４に接して、ｐ型ベース領域３４に電気的に接続されている。ｐ型低濃度領域１０２の下面は、トレンチ３７の底面よりもｎ⁺型ドレイン領域３１側に深い位置にある。また、ｐ型低濃度領域１０２の下面は、ｐ型低濃度領域１０１の下面からｎ⁺型ソース領域３５側に例えば０．１μｍ以上程度の距離ｄ１００で離れた浅い位置にある。

【0153】

ｐ型低濃度領域１０２の不純物濃度は、ｐ型低濃度領域１０１の不純物濃度よりも１０倍以上程度高く、例えば１×１０¹⁷／ｃｍ³以上１×１０¹⁸／ｃｍ³以下程度である。このようにｐ型低濃度領域１０２の下面の深さ位置および不純物濃度を設定することで、ＭＯＳＦＥＴ（半導体装置３０）のオフ時に、ｐ型低濃度領域１０２の下面コーナー部（下面と側面との境界）が活性領域１での電界集中箇所となる。

【0154】

従来構造（図１７～２０参照）のように、トレンチ２３７に対向する第１ｐ⁺型高濃度領域２６１と、互いに隣り合うトレンチ２３７間の第２ｐ⁺型高濃度領域２６２と、が同じ不純物濃度で、かつ下面が同じ深さ位置にあると、ＭＯＳＦＥＴ（半導体装置２３０）のオフ時に、トレンチ２３７に対向する第１ｐ⁺型高濃度領域２６１の下面コーナー部でアバランシェ降伏しやすい。このため、アバランシェ降伏で増幅した大電流によるトレンチゲート構造への悪影響が大きい。

【0155】

それに対して、実施の形態４においては、ＭＯＳＦＥＴのオフ時に、トレンチ３７から離れたｐ型低濃度領域１０２の下面コーナー部に電界が集中して、当該ｐ型低濃度領域１０２の下面コーナー部でアバランシェ降伏しやすいことが発明者により確認されている。トレンチ３７に対向するｐ型低濃度領域１０１の下面コーナー部でのアバランシェ降伏の発生を防止することができるため、アバランシェ降伏で増幅した大電流によるトレンチゲート構造への悪影響を低減させることができる。

【0156】

ｐ型低濃度連結部１０３は、トレンチ３７の側壁のゲート絶縁膜３８にかかる電界を緩和させる機能を有する。ｐ型低濃度連結部１０３は、互いに隣り合うトレンチ３７間に、ｐ型低濃度領域１０１，１０２に接して設けられ、これらを連結する。ｐ型低濃度連結部１０３は、例えば、ｐ型低濃度領域１０２の一部を第２方向Ｙに部分的に延在させてなる。ｐ型低濃度連結部１０３は、上面の全面でｐ型ベース領域３４に接する。

【0157】

ｐ型低濃度連結部１０３は、第１方向Ｘに点在する。各ｐ型低濃度連結部１０３は、例えば第２方向Ｙに長い略矩形状の平面形状を有し、トレンチ３７付近まで延在する。ｐ型低濃度連結部１０３がｐ型低濃度領域１０１に接するかまたは重なるようにトレンチ３７付近まで延在していればよく、ｐ型低濃度連結部１０３とトレンチ３７との間にｎ型電流拡散領域１０４（またはｎ^-型ドリフト領域３２）が存在していてもよい。

【0158】

ｐ型低濃度連結部１０３とトレンチ３７との間のｎ型電流拡散領域１０４はＭＯＳＦＥＴのオン時にチャネルを通って流れる電流（ドリフト電流）の通路となるため、オン抵抗を低減することができる。ｐ型低濃度連結部１０３の幅（第１方向Ｘの幅）ｗ１０１はプロセス限界（例えば０．５μｍ程度）以上である。第１方向Ｘに互いに隣り合うｐ型低濃度連結部１０３間の間隔ｗ１０２は、例えば２μｍ以上５μｍ以下程度である。

【0159】

ｐ型低濃度連結部１０３の下面は、ｐ型低濃度領域１０１の上面と略同じ深さ位置か、またはｐ型低濃度領域１０１の上面よりもｎ⁺型ドレイン領域３１側に深い位置にあればよい。すなわち、ｐ型低濃度連結部１０３の下面は、少なくともｐ型低濃度連結部１０３の第２方向Ｙの端部がｐ型低濃度領域１０１と接する程度の深さ位置にあればよく、ｐ型低濃度領域１０２の下面と異なる深さ位置であってもよい。

【0160】

ｐ型低濃度連結部１０３をｐ型低濃度領域１０２と同時に形成して、ｐ型低濃度連結部１０３の下面を、ｐ型低濃度領域１０２の下面と略同じ深さ位置にしてもよい。ｐ型低濃度連結部１０３の深さ（ｐ型ベース領域３４の下面からｐ型低濃度連結部１０３の下面までの距離）を浅くするほど、ｐ型低濃度連結部１０３を形成するためのイオン注入工程にかかる時間を短縮することができる。

【0161】

ｐ型低濃度連結部１０３をｐ型低濃度領域１０２と同時に形成して、ｐ型低濃度連結部１０３の不純物濃度をｐ型低濃度領域１０２の不純物濃度と略同じにしてもよい。ｐ型低濃度連結部１０３の不純物濃度は、ｐ型低濃度領域１０１の不純物濃度よりも１０倍以上程度高く、例えば１×１０¹⁷／ｃｍ³以上１×１０¹⁸／ｃｍ³以下程度であればよく、ｐ型低濃度領域１０２の不純物濃度と異なっていてもよい。

【0162】

ｎ型電流拡散領域１０４は、ｐ型低濃度連結部１０３とｎ^-型ドリフト領域３２との間に、これらの領域に接して設けられている。ｎ型電流拡散領域１０４は、第２方向Ｙにｐ型低濃度領域１０１まで延在して、ｐ型低濃度領域１０１に接する。ｎ型電流拡散領域１０４は、ｐ型低濃度連結部１０３、ｐ型低濃度領域１０２およびトレンチ３７の間をｐ型ベース領域３４まで延在して、上面でｐ型ベース領域３４に接する。

【0163】

ｎ型電流拡散領域１０４の、ｐ型低濃度領域１０１とｐ型低濃度領域１０２との間でＪＦＥＴ抵抗が形成される。ｐ型低濃度領域１０２の下面がｐ型低濃度領域１０１の下面からｎ⁺型ソース領域３５側に上記距離ｄ１００で離れた浅い位置にあることで、セルピッチの短縮が可能である。ｎ型電流拡散領域１０４を設けずに、ｎ型電流拡散領域１０４に代えてｎ^-型ドリフト領域３２がｐ型ベース領域３４まで達してもよい。

【0164】

ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６のレイアウトは適宜変更可能である。例えば、実施の形態１と同様に第１方向Ｘに点在するｐ⁺⁺型コンタクト領域３６の周囲を囲む格子状の平面形状にｎ⁺型ソース領域３５が配置されてもよいし（図２４）、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６ともに第１方向Ｘに直線状に延在してもよい（図２５）。

【0165】

実施の形態４にかかる半導体装置１００の製造方法は、実施の形態１にかかる半導体装置３０の製造方法（図７～１２参照）において、ｐ型低濃度領域６１，６５、ｐ⁺型高濃度領域６２，６４、ｐ型低濃度連結部６３およびｎ型電流拡散領域３３に代えて、所定の深さ位置にｐ型低濃度領域１０１、ｐ型低濃度領域１０２、ｐ型低濃度連結部１０３およびｎ型電流拡散領域１０４を形成すればよい。

【0166】

実施の形態４にかかる半導体装置１００に、図１４のエッジ終端領域２および中間領域３を適用してもよい。

【0167】

以上、説明したように、実施の形態４によれば、互いに隣り合うトレンチ間のｐ型低濃度領域を、トレンチの底面に対向するｐ型低濃度領域に対して、下面間の距離がｎ⁺型ソース領域側に例えば０．１μｍ以上程度離れるように浅くし、かつ不純物濃度を１０倍以上高くする。これによって、ＭＯＳＦＥＴのオフ時に、互いに隣り合うトレンチ間のｐ型低濃度領域の下面コーナー部でアバランシェ降伏しやすい構造となる。

【0168】

このような構造とすることで、アバランシェ降伏で増幅した大電流によるトレンチゲート構造への悪影響を低減することができる。例えば、アバランシェ降伏で増幅した大電流によってゲート絶縁膜に高電界がかかることを抑制することができる。ゲート絶縁膜にかかる電界が緩和されることで、セルピッチの短縮による最適化が可能となり、オン抵抗を低減させることができる。

【0169】

したがって、実施の形態４によれば、ゲート絶縁膜にかかる電界を緩和させることができるとともに、セルピッチの短縮による最適化によりオン抵抗を低減させることができる。このため、互いに隣り合うトレンチ間のｐ型低濃度領域とｐ型ベース領域との間と、トレンチの底面に対向するｐ型低濃度領域とトレンチの底面との間と、にｐ⁺型高濃度領域を設けなくても、実施の形態１，２と同様の効果を得ることができる。

【0170】

（実施の形態５）
実施の形態５にかかる半導体装置の構造について説明する。図２６，２７は、実施の形態５にかかる半導体装置の構造を示す断面図である。図２６，２７には、それぞれ図２８の切断線Ｄ１－Ｄ１’および切断線Ｄ２－Ｄ２’における断面構造を示す。実施の形態５にかかる半導体装置１１０の全体を半導体基板１０のおもて面側から見たレイアウトは図１と同様である。

【0171】

図２８は、図１の活性領域の一部を拡大して示す平面図である。図２９は、図１の活性領域の別例の一部を拡大して示す平面図である。図２８，２９には、ｐ型低濃度領域１０１（太破線の輪郭およびドットのハッチング部分）、およびｐ型低濃度連結部１０３（太実線の輪郭およびドットのハッチング部分）のレイアウトを示す。

【0172】

実施の形態５にかかる半導体装置１１０が実施の形態４にかかる半導体装置１００（図２２～２５参照）と異なる点は、次の２点である。１つ目の相違点は、トレンチ３７の内壁のゲート絶縁膜３８にかかる電界を緩和する機能を有するｐ型領域として、互いに隣り合うトレンチ３７間にｐ型低濃度領域（図２２，２３の符号１０２）を設けずに、ｐ型低濃度領域１０１およびｐ型低濃度連結部１０３のみを設けた点である。

【0173】

互いに隣り合うトレンチ３７間において、ｐ型ベース領域３４およびｐ⁺⁺型コンタクト領域３６（ｐ⁺⁺型コンタクト領域３６を設けない場合はｐ型ベース領域３４のみ）の直下（ｎ⁺型ドレイン領域３１側）に配置されるｐ型領域はｐ型低濃度連結部１０３のみである。これによって、ＭＯＳＦＥＴのオン時にチャネルを通って流れる電流（ドリフト電流）の通路が広くなる。

【0174】

当該電流の通路の幅が広くなった分だけセルピッチを短縮して（実施の形態５にかかる半導体装置１１０のセルピッチを短縮した状態は図示省略）、オン抵抗を低減することができる。このように低オン抵抗化が可能である一方、セルピッチを短縮することで、互いに隣り合うトレンチ３７間の間隔が狭くなり、ＪＦＥＴ抵抗の抵抗値が高くなるため、トレンチ３７の側壁のゲート絶縁膜３８にかかる電界の強度が大きくなる。

【0175】

そこで、２つ目の相違点として、トレンチ３７に対向するｐ型低濃度領域１０１の幅（第２方向Ｙの幅）ｗ１１１をトレンチ３７の幅ｗ１１２よりも広く、かつ１．０μｍ以上程度とする。これによって、ｐ型低濃度領域１０１の上部コーナー部（上面と側面との境界）付近の等電位線の間隔が広くなり、トレンチ３７の側壁のゲート絶縁膜３８にかかる電界が緩和されることが発明者により確認されている（後述する図３０参照）。

【0176】

また、ｐ型低濃度領域１０１の幅ｗ１１１が広いほど、耐圧によらず、トレンチ３７の側壁のゲート絶縁膜３８にかかる電界の強度が一定値に近づくことが発明者により確認されている（後述する図３１，３２参照）。例えば、トレンチ３７の幅ｗ１１２が０．７μｍ程度である場合、ｐ型低濃度領域１０１の幅ｗ１１１は１．０μｍ程度である。ｐ型低濃度領域１０１の幅ｗ１１１は、トレンチ３７の幅ｗ１１２の増減に比例して増減する。

【0177】

ｐ型低濃度領域１０１の不純物濃度は、実施の形態４と同様である（すなわち、例えば１×１０¹⁶／ｃｍ³以上８×１０¹⁶／ｃｍ³以下程度の範囲内）。実施の形態５においては、ｐ型低濃度領域１０１およびｐ型低濃度連結部１０３の各不純物濃度を、実施の形態１のｐ型低濃度領域６１の不純物濃度の範囲内（すなわち、例えば３×１０¹⁷／ｃｍ³以上９×１０¹⁷／ｃｍ³以下程度の範囲内）に設定してもよい。

【0178】

ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６のレイアウトは、実施の形態４と同様に、第１方向Ｘに点在するｐ⁺⁺型コンタクト領域３６の周囲を囲む格子状の平面形状にｎ⁺型ソース領域３５を配置したレイアウトであってもよいし（図２８）、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６ともに第１方向Ｘに直線状に延在したレイアウトであってもよい（図２９）。

【0179】

実施の形態５にかかる半導体装置１１０の製造方法は、実施の形態４にかかる半導体装置１００の製造方法において、互いに隣り合うトレンチ３７間にｐ型低濃度領域１０２を形成する工程を省略すればよい。

【0180】

実施の形態５にかかる半導体装置１１０に、図１４のエッジ終端領域２および中間領域３を適用してもよい。

【0181】

以上、説明したように、実施の形態５によれば、互いに隣り合うトレンチ間にｐ型低濃度領域を設けないことで、セルピッチの短縮によりオン抵抗を低減することができる。また、トレンチに対向するｐ型低濃度領域の幅を広くすることで、トレンチの側壁のゲート絶縁膜にかかる電界を緩和させることができる。このため、互いに隣り合うトレンチ間にｐ型低濃度領域を設けなくても、実施の形態４と同様の効果を得ることができる。

【0182】

（実施例２）
上述した実施の形態５にかかる半導体装置１１０（図２６～２９参照：以下、実施例２とする）について、トレンチ３７に対向するｐ型低濃度領域１０１の幅ｗ１１１と、オフ時にトレンチ３７の側壁のゲート絶縁膜３８にかかる電界の強度と、耐圧（ブレークダウン電圧）と、の関係について検証した。図３０～３２は、実施例２のゲート絶縁膜の電界強度をシミュレーションした結果を示す特性図である。

【0183】

図３０の横軸は、トレンチ３７に対向するｐ型低濃度領域１０１（トレンチ下のｐ型低濃度領域）の幅ｗ１１１［μｍ］である。図３１，３２の横軸は、耐圧（アバランシェ降伏時にゲート絶縁膜３８に印加されるブレークダウン電圧）［Ｖ］である。図３０～３２の縦軸は、トレンチ３７の側壁のゲート絶縁膜３８にかかる電界の強度（酸化膜電界強度［ＭＶ／ｃｍ］）である。

【0184】

実施例２について、トレンチ３７に対向するｐ型低濃度領域１０１の幅ｗ１１１を種々変更して、トレンチ３７の側壁のゲート絶縁膜３８にかかる電界の強度をシミュレーションした結果を図３０に示す。図３０には、実施例２のソース・ドレイン間に順方向に７００Ｖの電圧（ゲート絶縁膜３８に印加される電圧）を印加した状態で、ゲート電圧ＶＧを０Ｖとした場合と、ゲート電圧ＶＧを－７Ｖとした場合と、の２つの試料を示す。

【0185】

また、実施例２の２つの試料（ゲート電圧ＶＧを－７Ｖとした試料およびゲート電圧ＶＧを０Ｖとした試料）について、トレンチ３７に対向するｐ型低濃度領域１０１の幅ｗ１１１と、耐圧（ゲート絶縁膜３８に印加されるブレークダウン電圧：最大１０００Ｖ程度）と、を種々変更して、トレンチ３７の側壁のゲート絶縁膜３８にかかる電界の強度をシミュレーションした結果をそれぞれ図３１，３２に示す。

【0186】

図３０～３２に示す結果から、ｐ型低濃度領域１０１の幅ｗ１１１を広くするほど、実施例２のオフ時にトレンチ３７の側壁のゲート絶縁膜３８にかかる電界の強度を小さくすることができることが確認された。また、ｐ型低濃度領域１０１の幅ｗ１１１と、オフ時にトレンチ３７の側壁のゲート絶縁膜３８にかかる電界の強度と、の関係は、ゲート電圧ＶＧ（≦０Ｖ）や耐圧によらず同じ傾向にあることが確認された。

【0187】

具体的には、ゲート電圧ＶＧや耐圧によらず、ｐ型低濃度領域１０１の幅ｗ１１１を１．０μｍ以上とすることで、トレンチ３７の側壁のゲート絶縁膜３８にかかる電界が大幅に緩和される傾向にある。ただし、ｐ型低濃度領域１０１の幅ｗ１１１を広くするほどオン抵抗が増加するため、所定のオン抵抗が得られるように、ｐ型低濃度領域１０１の幅ｗ１１１を１．０μｍ以上１．４μｍ以下の範囲内で決定すればよいことがわかる。すなわち、トレンチ３７の幅ｗ１１２で一般化すると、トレンチ３７の幅ｗ１１２に対するｐ型低濃度領域１０１の幅ｗ１１１（＝ｗ１１１／ｗ１１２）は、１．４倍以上２倍以下の範囲内で決定すればよい。

【0188】

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、実施の形態１，２において、ＦＬＲを、トレンチの底面のゲート絶縁膜にかかる電界を緩和するｐ型低濃度領域、ｐ型低濃度連結部およびｐ⁺型高濃度領域と異なるタイミングで形成してもよい。実施の形態３において、半導体基板のおもて面は、エッジ終端領域にｎ^-型エピタキシャル層が露出されていればよく、段差を設けずに、活性領域からチップ端部まで連続する平坦面としてもよい。炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

【産業上の利用可能性】

【0189】

以上のように、本発明にかかる半導体装置は、高電圧や大電流を制御するパワー半導体装置に有用である。

【符号の説明】

【0190】

１ 活性領域
２ エッジ終端領域
３ 中間領域
１０ 半導体基板
１０ａ～１０ｃ 半導体基板のおもて面の第１～３面
１１ ｎ⁺型出発基板
１２，１２ａ，１２ｂ ｎ^-型エピタキシャル層
１３ ｐ型エピタキシャル層
２０ ＦＬＲ構造
２１ ＦＬＲのｐ型低濃度領域
２２ ＦＬＲのｐ⁺型高濃度領域
２３ ＦＬＲ
２４ ｎ⁺型チャネルストッパ領域
３０，９０，１００，１１０ 半導体装置
３１ ｎ⁺型ドレイン領域
３２ ｎ^-型ドリフト領域
３３，１０４ ｎ型電流拡散領域
３４ ｐ型ベース領域
３４ａ 外周ｐ型ベース領域
３５ ｎ⁺型ソース領域
３６ ｐ⁺⁺型コンタクト領域
３６ａ 外周ｐ⁺⁺型コンタクト領域
３７ トレンチ
３８ ゲート絶縁膜
３９ ゲート電極
４０ 層間絶縁膜
４０ａ，４０ｂ 層間絶縁膜のコンタクトホール
４１ ＮｉＳｉ膜
４２ 第１ＴｉＮ膜
４３ 第１Ｔｉ膜
４４ 第２ＴｉＮ膜
４５ 第２Ｔｉ膜
４６ バリアメタル
４７ Ａｌ電極膜
４８ めっき膜
４９ 端子ピン
５０ 第１保護膜
５１ 第２保護膜
５２ ドレイン電極
５３ 半導体基板のおもて面の段差
６１，１０１ トレンチの底面に対向するｐ型低濃度領域
６２ 互いに隣り合うトレンチ間のｐ⁺型高濃度領域
６２ａ 外周ｐ⁺型領域
６３，１０３ ｐ型低濃度連結部
６４ トレンチの底面に対向するｐ⁺型高濃度領域
６５，１０２ 互いに隣り合うトレンチ間のｐ型低濃度領域
６５ａ 外周ｐ型低濃度領域
７１ フィールド酸化膜
７２ ゲートポリシリコン配線層
７３ ゲート金属配線層
８１，８３ ｐ⁺型領域
８２，８４ ｎ型領域
９１ ｐ⁺型高濃度連結部
ｄ１ トレンチの底面からｐ型低濃度領域の下面までの深さ
ｄ１００ トレンチの底面に対向するｐ型低濃度領域の下面から、互いに隣り合うトレンチ間のｐ型低濃度領域の下面までの距離
ｄ１０１ トレンチの底面からｐ型低濃度領域の下面までの深さ
ｔ１ トレンチの底面に対向するｐ⁺型高濃度領域の厚さ
ｔ１１，ｔ１２ ｎ^-型エピタキシャル層の厚さ
ｔ１３ ｐ型エピタキシャル層の厚さ
ｗ１，ｗ１０１ ｐ型低濃度連結部の幅
ｗ２，ｗ１０２ 第１方向に互いに隣り合うｐ型低濃度連結部間の間隔
ｗ１１１ トレンチに対向するｐ型低濃度領域の幅
ｗ１１２ トレンチの幅
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】