特開2022-191166セラミック電子部品、実装基板配置、およびセラミック電子部品の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022191166
(43)【公開日】2022-12-27
(54)【発明の名称】セラミック電子部品、実装基板配置、およびセラミック電子部品の製造方法
(51)【国際特許分類】
H01G 4/30 20060101AFI20221220BHJP
【ＦＩ】
H01G4/30 201L
H01G4/30 201K
H01G4/30 515
H01G4/30 512
H01G4/30 517
H01G4/30 311Z
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022086833
(22)【出願日】2022-05-27
(31)【優先権主張番号】P 2021099609
(32)【優先日】2021-06-15
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000204284
【氏名又は名称】太陽誘電株式会社
(74)【代理人】
【識別番号】100109380
【弁理士】
【氏名又は名称】小西 恵
(74)【代理人】
【識別番号】100109036
【弁理士】
【氏名又は名称】永岡 重幸
(72)【発明者】
【氏名】会田 森
【テーマコード（参考）】
5E001
5E082
【Ｆターム（参考）】
5E001AB03
5E001AE00
5E001AE02
5E001AE03
5E082AA01
5E082AB03
5E082EE01
5E082FF05
5E082FG26
5E082GG10
(57)【要約】
【課題】信頼性を向上させつつ、外部電極に必要とされる面積を低減する。
【解決手段】セラミック電子部品は、第１の内部電極と、第１の内部電極と平行に配置された第２の内部電極と、第１および第２の内部電極の間に介在してこれらを囲む誘電体を有する素体と、内部電極の端部に電気的に接続される外部電極を有する。素体は、第１および第２の内部電極の端部が露出する下面および上面を有する。誘電体は、下面に隣接する下部誘電体領域、上面に隣接する上部誘電体領域および下部誘電体領域と上部誘電領域間に配置された中間高さ誘電体領域を有する。下部誘電体領域は、上部誘電体領域の１以上の第２族元素の原子濃度に対する１以上の第１４族元素の原子濃度の比率より高い１以上の第２族元素の原子濃度に対する１以上の第１４族元素の原子濃度の比率を有する。
【選択図】 図１
【解決手段】セラミック電子部品は、第１の内部電極と、第１の内部電極と平行に配置された第２の内部電極と、第１および第２の内部電極の間に介在してこれらを囲む誘電体を有する素体と、内部電極の端部に電気的に接続される外部電極を有する。素体は、第１および第２の内部電極の端部が露出する下面および上面を有する。誘電体は、下面に隣接する下部誘電体領域、上面に隣接する上部誘電体領域および下部誘電体領域と上部誘電領域間に配置された中間高さ誘電体領域を有する。下部誘電体領域は、上部誘電体領域の１以上の第２族元素の原子濃度に対する１以上の第１４族元素の原子濃度の比率より高い１以上の第２族元素の原子濃度に対する１以上の第１４族元素の原子濃度の比率を有する。
【選択図】 図１
【特許請求の範囲】
【請求項1】
少なくとも１つの第１内部電極と、前記第１内部電極と平行に配置された少なくとも１つの第２内部電極と、前記第１内部電極と前記第２内部電極との間に介在し、前記第１内部電極と前記第２内部電極とを囲む誘電体とを有し、前記第１の内部電極の端部および前記第２の内部電極の端部が露出する下面および前記下面とは反対側の上面を有し、前記誘電体が、前記下面に隣接して配置された下部誘電体領域、前記上面に隣接して配置された上部誘電体領域、および前記下部誘電体領域と前記上部誘電体領域の間に配置された中間高さ誘電体領域を備える素体と、
前記第１の内部電極の前記端部に電気的に接続された第１の外部電極と、
前記第２の内部電極の前記端部に電気的に接続された第２の外部電極とを備え、
前記下部誘電体領域と前記上部誘電体領域の両方が、１以上の第１４族元素と１以上の第２族元素を含み、前記下部誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度の比率が、前記上部誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度の比率より高いことを特徴とする
セラミック電子部品。
前記第１の内部電極の前記端部に電気的に接続された第１の外部電極と、
前記第２の内部電極の前記端部に電気的に接続された第２の外部電極とを備え、
前記下部誘電体領域と前記上部誘電体領域の両方が、１以上の第１４族元素と１以上の第２族元素を含み、前記下部誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度の比率が、前記上部誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度の比率より高いことを特徴とする
セラミック電子部品。
【請求項2】
前記中間高さ誘電体領域は、前記１以上の第１４族元素と前記１以上の第２族元素を含み、
前記下部誘電体領域における前記１以上の第２族元素の原子濃度に対する前記第１以上の１４族元素の原子濃度の比率が、前記中間高さ誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度の比率より高いことを特徴とする
請求項１に記載のセラミック電子部品。
前記下部誘電体領域における前記１以上の第２族元素の原子濃度に対する前記第１以上の１４族元素の原子濃度の比率が、前記中間高さ誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度の比率より高いことを特徴とする
請求項１に記載のセラミック電子部品。
【請求項3】
前記中間高さ誘電体領域は、前記１以上の第１４族元素と前記１以上の第２族元素を含み、
前記上部誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度の比率が、前記中間高さ誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度の比率より低いことを特徴とする
請求項１または２に記載のセラミック電子部品。
前記上部誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度の比率が、前記中間高さ誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度の比率より低いことを特徴とする
請求項１または２に記載のセラミック電子部品。
【請求項4】
前記下部誘電体領域の靭性は、前記中間高さ誘電体領域の靭性よりも高いことを特徴とする
請求項１または２に記載のセラミック電子部品。
請求項１または２に記載のセラミック電子部品。
【請求項5】
前記上部誘電体領域の硬度は、前記中間高さ誘電体領域の硬度よりも高いことを特徴とする
請求項１または２に記載のセラミック電子部品。
請求項１または２に記載のセラミック電子部品。
【請求項6】
前記素体は、前記下面と前記上面とを接続する他の面と、前記他の面と前記上面で形成される上方角部をさらに有し、前記上部誘電体領域は前記上方角部を含むことを特徴とする
請求項１または２に記載のセラミック電子部品。
請求項１または２に記載のセラミック電子部品。
【請求項7】
前記素体の上方角部は、面取りされていることを特徴とする
請求項６に記載のセラミック電子部品。
請求項６に記載のセラミック電子部品。
【請求項8】
前記素体は、前記誘電体がその間に介在するように交互に積層された複数の第１の内部電極と複数の第２の内部電極を有し、
前記第１の外部電極は、前記第１および第２の内部電極が積層される方向に沿って延び、
前記第２の外部電極は、前記第１および第２の内部電極が積層された方向に沿って延び、
前記第１の内部電極の各々は、前記第１の内部電極の端部として、前記下面のみで下端部が露出する露出凸部を有し、
前記第２の内部電極の各々は、前記第２の内部電極の端部として、前記下面のみで下端部が露出する露出凸部を有することを特徴とする
請求項１または２に記載のセラミック電子部品。
前記第１の外部電極は、前記第１および第２の内部電極が積層される方向に沿って延び、
前記第２の外部電極は、前記第１および第２の内部電極が積層された方向に沿って延び、
前記第１の内部電極の各々は、前記第１の内部電極の端部として、前記下面のみで下端部が露出する露出凸部を有し、
前記第２の内部電極の各々は、前記第２の内部電極の端部として、前記下面のみで下端部が露出する露出凸部を有することを特徴とする
請求項１または２に記載のセラミック電子部品。
【請求項9】
前記第１の外部電極および前記第２の外部電極の各々は、下地層と、前記下地層上に形成されためっき層とを有し、前記下地層は、金属と、前記金属中に分散された共材と、前記金属中に分散された前記１以上の第１４族元素とを含むことを特徴とする
請求項１または２に記載のセラミックス電子部品。
請求項１または２に記載のセラミックス電子部品。
【請求項10】
前記下部誘電体領域の各々は、前記下地層内の前記第１４族元素が拡散されて形成された拡散層を有することを特徴とする
請求項９に記載のセラミック電子部品。
請求項９に記載のセラミック電子部品。
【請求項11】
前記誘電体が、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムのうち少なくとも１つを含むセラミック材料を含むことを特徴とする
請求項１または２に記載のセラミック電子部品。
請求項１または２に記載のセラミック電子部品。
【請求項12】
前記１以上の第２族元素がＢｅ、Ｍｇ、Ｃａ、Ｓｒ、およびＢａの１以上であり、前記１以上の第１４族元素がＣ、Ｓｉ、Ｇｅ、Ｓｎ、およびＰｂの１以上であることを特徴とする
請求項１または２に記載のセラミック電子部品。
請求項１または２に記載のセラミック電子部品。
【請求項13】
前記１以上の第２族元素がＢａであり、前記１以上の第１４族元素がＳｉであることを特徴とする
請求項１または２に記載のセラミック電子部品。
請求項１または２に記載のセラミック電子部品。
【請求項14】
前記下部誘電体領域は、１．３％以上、３．９％以下であるＢａの原子濃度に対するＳｉの原子濃度の比率を有することを特徴とする
請求項１３に記載のセラミック電子部品。
請求項１３に記載のセラミック電子部品。
【請求項15】
前記上部誘電体領域は、０％以上、１．０％以下であるＢａの原子濃度に対するＳｉの原子濃度の比率を有することを特徴とする
請求項１３に記載のセラミック電子部品。
請求項１３に記載のセラミック電子部品。
【請求項16】
請求項１または２に記載のセラミック電子部品と、
実装基板と、
前記実装基板上に形成された第１のランド電極と、
前記実装基板上に形成された第２のランド電極と、
前記第１のランド電極と前記第１の外部電極とを接続する第１のはんだ層と、
前記第２のランド電極と前記第２の外部電極とを接続する第２のはんだ層を備える
配置。
実装基板と、
前記実装基板上に形成された第１のランド電極と、
前記実装基板上に形成された第２のランド電極と、
前記第１のランド電極と前記第１の外部電極とを接続する第１のはんだ層と、
前記第２のランド電極と前記第２の外部電極とを接続する第２のはんだ層を備える
配置。
【請求項17】
少なくとも１つの第１の内部電極と、前記第１の内部電極と平行に配置された少なくとも１つの第２の内部電極と、前記第１の内部電極と前記第２の内部電極との間に介在し、前記第１の内部電極と前記第２の内部電極とを囲む誘電体とを有し、前記誘電体が１以上の第１４族元素と１以上の第２族元素を含み、前記第１の内部電極の端部と前記第２の内部電極の端部が露出する下面および前記下面とは逆の上面を有する素体を形成することと、
前記下面の前記第１の内部電極の前記端部および前記第２の内部電極の前記端部が露出する領域に、金属と前記金属中に分散された１以上の第１４族元素を含有する外部電極の下地層用の下地材料を塗布することと、
前記下地材料を焼結して下地層を形成し、前記下地材料に含まれる前記１以上の第１４族元素を、前記下面の前記領域に隣接するよう配置された前記誘電体の下部誘電体領域に拡散させることと、
前記下地層の各々の上にめっき層を形成することとを備える
セラミック電子部品の製造方法。
前記下面の前記第１の内部電極の前記端部および前記第２の内部電極の前記端部が露出する領域に、金属と前記金属中に分散された１以上の第１４族元素を含有する外部電極の下地層用の下地材料を塗布することと、
前記下地材料を焼結して下地層を形成し、前記下地材料に含まれる前記１以上の第１４族元素を、前記下面の前記領域に隣接するよう配置された前記誘電体の下部誘電体領域に拡散させることと、
前記下地層の各々の上にめっき層を形成することとを備える
セラミック電子部品の製造方法。
【請求項18】
前記誘電体が、前記下面に隣接して配置された下部誘電体領域と、前記上面に隣接して配置された上部誘電体領域と、下部誘電体領域と上部誘電体領域との間に配置された中間高さ誘電体領域とを有し、
焼成後、前記上部誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度が、前記中間高さ誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度より低いように、焼成することが行われることを特徴とする請求項１７に記載の方法。
焼成後、前記上部誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度が、前記中間高さ誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度より低いように、焼成することが行われることを特徴とする請求項１７に記載の方法。
【請求項19】
前記素体を形成することは、前記１以上の第１４族元素の濃度と前記１以上の第２族元素の濃度の比率が前記中間高さ誘電体のそれよりも小さいグリーンシートを前記上部誘電体領域に貼り付けることを有することを特徴とする
請求項１８に記載の方法。
請求項１８に記載の方法。
【請求項20】
前記１以上の第２族元素がＢａであり、前記１以上の第１４族元素がＳｉであることを特徴とする
請求項１７から１９のいずれか１項に記載の方法。
請求項１７から１９のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、セラミック電子部品、実装基板配置、およびセラミック電子部品の製造方法に関する。
【背景技術】
【0002】
セラミック電子部品の面積を小さくするために、実装基板に実装されるべきセラミック電子部品の実装面であるほぼ一面にのみに外部電極を設ける方式がある（特許文献１，２）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１４－１２３６９４号公報
【特許文献2】特開２０１７－１７５１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、セラミック電子部品のほぼ実装面のみに外部電極が設けられている場合、セラミック電子部品を実装基板に実装する際に外部電極を介して加わる応力により、素体が破損する可能性がある。また、この場合、実装面と反対側の素体の上方角部が外部電極から露出するため、角部の欠けが発生しやすい。
【0005】
そこで、本発明は、信頼性を向上させつつ、外部電極に必要とされる面積を低減することができるセラミック電子部品、このセラミック電子部品を有する実装基板配置、およびこのセラミック電子部品の製造方法を提供することを目的とする。
【0006】
本発明の一態様によれば、セラミック電子部品が提供される。このセラミック電子部品は、少なくとも１つの第１内部電極と、前記第１内部電極と平行に配置された少なくとも１つの第２内部電極と、前記第１内部電極と前記第２内部電極との間に介在し、前記第１内部電極と前記第２内部電極とを囲む誘電体とを有し、前記第１の内部電極の端部および前記第２の内部電極の端部が露出する下面および前記下面とは反対側の上面を有し、前記誘電体が、前記下面に隣接して配置された下部誘電体領域、前記上面に隣接して配置された上部誘電体領域、および前記下部誘電体領域と前記上部誘電体領域の間に配置された中間高さ誘電体領域を備える素体と、前記第１の内部電極の前記端部に電気的に接続された第１の外部電極と、前記第２の内部電極の前記端部に電気的に接続された第２の外部電極とを備える。前記下部誘電体領域と前記上部誘電体領域の両方が、１以上の第１４族元素と１以上の第２族元素を含む。前記下部誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度の比率が、前記上部誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度の比率より高い。
【0007】
前記中間高さ誘電体領域は、前記１以上の第１４族元素と前記１以上の第２族元素を含んでよく、前記下部誘電体領域における前記１以上の第２族元素の原子濃度に対する前記第１以上の１４族元素の原子濃度の比率が、前記中間高さ誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度の比率より高くてよい。
【0008】
前記中間高さ誘電体領域は、前記１以上の第１４族元素と前記１以上の第２族元素を含んでよく、前記上部誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度の比率が、前記中間高さ誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度の比率より低くてよい。
【0009】
前記下部誘電体領域の靭性は、前記中間高さ誘電体領域の靭性よりも高くてよい。
【0010】
前記上部誘電体領域の硬度は、前記中間高さ誘電体領域の硬度よりも高くてよい。
【0011】
前記素体は、前記下面と前記上面とを接続する他の面と、前記他の面と前記上面で形成される上方角部をさらに有してよく、前記上部誘電体領域は前記上方角部を含んでよい。
【0012】
前記素体の上方角部は、面取りされていてよい。
【0013】
前記素体は、前記誘電体がその間に介在するように交互に積層された複数の第１の内部電極と複数の第２の内部電極を有してよい。前記第１の外部電極は、前記第１および第２の内部電極が積層される方向に沿って延びてよい。前記第２の外部電極は、前記第１および第２の内部電極が積層された方向に沿って延びてよい。前記第１の内部電極の各々は、前記第１の内部電極の端部として、前記下面のみで下端部が露出する露出凸部を有してよい。前記第２の内部電極の各々は、前記第２の内部電極の端部として、前記下面のみで下端部が露出する露出凸部を有してよい。
【0014】
前記第１の外部電極および前記第２の外部電極の各々は、下地層と、前記下地層上に形成されためっき層とを有してよい。前記下地層は、金属と、前記金属中に分散された共材と、前記金属中に分散された前記１以上の第１４族元素とを含んでよい。
【0015】
前記下部誘電体領域の各々は、前記下地層内の前記第１４族元素が拡散されて形成された拡散層を有してよい。
【0016】
前記誘電体が、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムのうち少なくとも１つを含むセラミック材料を含んでよい。
【0017】
前記１以上の第２族元素がＢｅ、Ｍｇ、Ｃａ、Ｓｒ、およびＢａの１以上であってよく、前記１以上の第１４族元素がＣ、Ｓｉ、Ｇｅ、Ｓｎ、およびＰｂの１以上であってよい。
【0018】
前記１以上の第２族元素がＢａであってよく、前記１以上の第１４族元素がＳｉであってよい。
【0019】
前記下部誘電体領域は、１．３％以上、３．９％以下であるＢａの原子濃度に対するＳｉの原子濃度の比率を有してよい。
【0020】
前記上部誘電体領域は、０％以上、１．０％以下であるＢａの原子濃度に対するＳｉの原子濃度の比率を有してよい。
【0021】
本発明の別の態様によれば、実装基板配置が提供される。この配置は、前記セラミック電子部品と、実装基板と、前記実装基板上に形成された第１のランド電極と、前記実装基板上に形成された第２のランド電極と、前記第１のランド電極と前記第１の外部電極とを接続する第１のはんだ層と、前記第２のランド電極と前記第２の外部電極とを接続する第２のはんだ層を備える。
【0022】
本発明の別の態様によれば、セラミック電子部品の製造方法が提供される。この方法は、少なくとも１つの第１の内部電極と、前記第１の内部電極と平行に配置された少なくとも１つの第２の内部電極と、前記第１の内部電極と前記第２の内部電極との間に介在し、前記第１の内部電極と前記第２の内部電極とを囲む誘電体とを有し、前記誘電体が１以上の第１４族元素と１以上の第２族元素を含み、前記第１の内部電極の端部と前記第２の内部電極の端部が露出する下面および前記下面とは逆の上面を有する素体を形成することと、前記下面の前記第１の内部電極の前記端部および前記第２の内部電極の前記端部が露出する領域に、金属と前記金属中に分散された１以上の第１４族元素を含有する外部電極の下地層用の下地材料を塗布することと、前記下地材料を焼結して下地層を形成し、前記下地材料に含まれる前記１以上の第１４族元素を、前記下面の前記領域に隣接するよう配置された前記誘電体の下部誘電体領域に拡散させることと、前記下地層の各々の上にめっき層を形成することとを備える。
【0023】
前記誘電体が、前記下面に隣接して配置された下部誘電体領域と、前記上面に隣接して配置された上部誘電体領域と、下部誘電体領域と上部誘電体領域との間に配置された中間高さ誘電体領域とを有してよい。焼成後、前記上部誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度が、前記中間高さ誘電体領域における前記１以上の第２族元素の原子濃度に対する前記１以上の第１４族元素の原子濃度より低いように、焼成することが行われてよい。
【0024】
前記素体を形成することは、前記１以上の第１４族元素の濃度と前記１以上の第２族元素の濃度の比率が前記中間高さ誘電体のそれよりも小さいグリーンシートを前記上部誘電体領域に貼り付けることを有してよい。
【0025】
前記１以上の第２族元素がＢａであってよく、前記１以上の第１４族元素がＳｉであってよい。
【0026】
本発明の態様によれば、信頼性を向上させつつ、外部電極に必要な面積を削減することが可能となる。
【図面の簡単な説明】
【0027】
【図1】本発明の第１実施形態に係る積層セラミックコンデンサを示す一部を切り欠いた斜視図である。
【図3】第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示すフローチャートである。
【図4A】第１実施形態に係る積層セラミックコンデンサの製造方法を説明するための断面図である。
【図5】本発明の第２実施形態による積層セラミックコンデンサが実装基板に実装された配置を示す断面図である。
【図6】本発明の第３実施形態によるセラミック電子部品を示す斜視図である。
【図7】積層セラミックコンデンサの下部誘電体領域における第２族元素の濃度に対する第１４族元素の濃度の好適な比率および上部誘電体領域における好適な比率を確認するための実験の結果を示す表である。
【図8A】試料の下部誘電体領域の異なる位置におけるＳｉとＢａの原子濃度を示す表である。
【図8B】試料の上部誘電体領域における異なる位置のＳｉとＢａの原子濃度を示す表である。
【発明を実施するための形態】
【0028】
次に、本発明の実施形態について、添付図面を参照しながら説明する。なお、以下の実施形態は、本発明を限定するものではなく、実施形態に記載された全ての特徴の組み合わせは、本発明にとって絶対に必要なものではない。実施形態の構成は、本発明が適用される装置や機器の設計、仕様、諸条件（使用条件、使用環境等）に応じて修正および／または変更することができる。本発明の技術的範囲は、添付の特許請求の範囲によって規定され、以下の実施形態によって限定されるものではない。さらに、以下の説明に関連して用いられる図面に示される部品、構成要素、および要素は、部品、構成要素、および要素の理解を容易にするために、構造、図面の縮尺は必ずしも正確ではなく、一部の特徴は誇張または省略されることもある。
【0029】
第１実施形態
図１は、本発明の第１実施形態に係る積層セラミックコンデンサを示す斜視図である。図２Ａは、図１における線Ａ１－Ａ１に沿って見た（幅方向に沿って見た）積層セラミックコンデンサの断面図である。図２Ｂは、図１中の線Ｂ１－Ｂ１に沿って見た（長手方向に沿って見た）積層セラミックコンデンサの断面図である。図１において、図２Ｂの線Ｃ１－Ｃ１線に沿って一部を切り取っている。
図１は、本発明の第１実施形態に係る積層セラミックコンデンサを示す斜視図である。図２Ａは、図１における線Ａ１－Ａ１に沿って見た（幅方向に沿って見た）積層セラミックコンデンサの断面図である。図２Ｂは、図１中の線Ｂ１－Ｂ１に沿って見た（長手方向に沿って見た）積層セラミックコンデンサの断面図である。図１において、図２Ｂの線Ｃ１－Ｃ１線に沿って一部を切り取っている。
【0030】
図１、図２Ａおよび図２Ｂに示すように、積層セラミックコンデンサ１は、素体２および外部電極６Ａ，６Ｂを備える。素体２は、積層体２Ａ、カバー層５Ａ，５Ｂおよびマージン層５Ｃ～５Ｆを備える。積層体２Ａは、内部電極層３Ａと、他の内部電極層３Ｂと、隣り合う内部電極層３Ａ，３Ｂの間に介在する誘電体層４とを有する。
誘電体層４、カバー層５Ａ，５Ｂ、およびマージン層５Ｃ～５Ｆは、第２族元素および第１４族元素を含む誘電体で形成することができる。第２族元素は、例えば、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、またはＢａ（バリウム）である。第１４族元素は、例えば、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｓｎ（スズ）、またはＰｂ（鉛）である。素体２は、第２族元素としてＢａを含み、第１４族元素としてＳｉを含むことが好ましい。
誘電体層４、カバー層５Ａ，５Ｂ、およびマージン層５Ｃ～５Ｆは、第２族元素および第１４族元素を含む誘電体で形成することができる。第２族元素は、例えば、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、またはＢａ（バリウム）である。第１４族元素は、例えば、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｓｎ（スズ）、またはＰｂ（鉛）である。素体２は、第２族元素としてＢａを含み、第１４族元素としてＳｉを含むことが好ましい。
【0031】
内部電極層３Ａ，３Ｂは、その間に誘電体層４が介在するように交互に積層される。図２Ｂでは、内部電極層３Ａ，３Ｂを合計１０枚積層した例を示しているが、内部電極層３Ａ，３Ｂの積層枚数は限定されない。素体２の形状は、ほぼ直方体形状であってよく、積層体２Ａの形状も、ほぼ直方体形状であってもよい。素体２は、素体２の各角部に沿って面取りされていてもよい。
素体２は、互いに反対側にある下面Ｍ１および上面Ｍ２を有する。
素体２は、互いに反対側にある下面Ｍ１および上面Ｍ２を有する。
【0032】
以下の説明では、表面Ｍ１，Ｍ２を垂直に通る方向を素体２の高さ方向（厚さ方向）ＤＨと称し、高さ方向ＤＨに垂直で内部電極層３Ａ，３Ｂに平行な方向を素体２の幅方向ＤＷと称し、長手方向ＤＬと幅方向ＤＷに垂直な方向を素体２の長手方向ＤＬと称する場合がある。
内部電極層３Ａ，３Ｂは、誘電体層４がその間に介在するように、長手方向ＤＬに積層されている。
内部電極層３Ａ，３Ｂは、誘電体層４がその間に介在するように、長手方向ＤＬに積層されている。
【0033】
積層セラミックコンデンサ１は、実装基板に実装され、実装基板に実装された半導体チップに加わるノイズを除去するなどの様々な目的で使用される。
また、素体２のうち幅方向ＤＷに離れた一対の互いに反対側にある面を一対の側面と称し、素体２のうち長手方向ＤＬに離れた一対の互いに反対側にある面を一対の端面と称することがある。
なお、本明細書において、「上面」、「下面」、「側面」、「高さ」、「厚さ」、「幅」、「右」、「左」等の用語は、理解を容易にするために用いられており、実装基板に実装される際の積層セラミックコンデンサの向きを限定することを意図していない。
また、素体２のうち幅方向ＤＷに離れた一対の互いに反対側にある面を一対の側面と称し、素体２のうち長手方向ＤＬに離れた一対の互いに反対側にある面を一対の端面と称することがある。
なお、本明細書において、「上面」、「下面」、「側面」、「高さ」、「厚さ」、「幅」、「右」、「左」等の用語は、理解を容易にするために用いられており、実装基板に実装される際の積層セラミックコンデンサの向きを限定することを意図していない。
【0034】
図２Ｂに示すように、内部電極層３Ａ，３Ｂの上端は、マージン層５Ｆで覆われている。内部電極層３Ａ，３Ｂの上端は、互いに揃えられていてよい。
一方、内部電極層３Ａ，３Ｂの下端は、マージン層５Ｅで部分的だけに覆われ、部分的に露出している。図１に示すように、内部電極層３Ａの左下隅ＲＡは下方に突出して露出している一方、内部電極層３Ａの右下端はマージン層５Ｅで覆われている。これに対し、内部電極層３Ｂの右下隅ＲＢは下方に突出して露出している一方、内部電極層３Ｂの左下端はマージン層５Ｅで覆われている。
内部電極層３Ａ，３Ｂの左側の縁は互いに揃えられていてよく、内部電極層３Ａ，３Ｂの右側の縁は互いに揃えられていてよい。
一方、内部電極層３Ａ，３Ｂの下端は、マージン層５Ｅで部分的だけに覆われ、部分的に露出している。図１に示すように、内部電極層３Ａの左下隅ＲＡは下方に突出して露出している一方、内部電極層３Ａの右下端はマージン層５Ｅで覆われている。これに対し、内部電極層３Ｂの右下隅ＲＢは下方に突出して露出している一方、内部電極層３Ｂの左下端はマージン層５Ｅで覆われている。
内部電極層３Ａ，３Ｂの左側の縁は互いに揃えられていてよく、内部電極層３Ａ，３Ｂの右側の縁は互いに揃えられていてよい。
【0035】
外部電極６Ａ，６Ｂは、下面Ｍ１上に配置されている。外部電極６Ａ，６Ｂは、幅方向ＤＷに互いに離れており、長手方向ＤＬに沿って延びており、互いに平行に配置されている。
内部電極層３Ａの左下隅ＲＡと内部電極層３Ｂの右下隅ＲＢは、幅方向ＤＷに互いに離れており、幅方向ＤＷに沿って延びており、長手方向ＤＬに互いに平行に配置されている。内部電極層３Ａの左下隅ＲＡおよび内部電極層３Ｂの右下隅ＲＢは、下面Ｍ１で露出している。
マージン層５Ｅで覆われていない内部電極層３Ａの左下隅ＲＡを、内部電極層３Ａの露出凸部ＲＡと称する。また、マージン層５Ｅで覆われていない内部電極層３Ｂの右下隅ＲＢを、内部電極層３Ｂの露出凸部ＲＢと称する。
内部電極層３Ａの露出凸部ＲＡは、外部電極６Ａと接触させられ、電気的に接続されている。内部電極層３Ｂの露出凸部ＲＢは、外部電極６Ｂに接触させられ、外部電極６Ｂと電気的に接続されている。
内部電極層３Ａの露出凸部ＲＡは、長手方向ＤＬに並んでおり、内部電極層３Ｂの露出凸部ＲＢも、長手方向ＤＬに並んでいる。
幅方向ＤＷにおける露出凸部ＲＡとＲＢとの間隔ＩＮＴは、１１０μｍ以上である。
内部電極層３Ａの左下隅ＲＡと内部電極層３Ｂの右下隅ＲＢは、幅方向ＤＷに互いに離れており、幅方向ＤＷに沿って延びており、長手方向ＤＬに互いに平行に配置されている。内部電極層３Ａの左下隅ＲＡおよび内部電極層３Ｂの右下隅ＲＢは、下面Ｍ１で露出している。
マージン層５Ｅで覆われていない内部電極層３Ａの左下隅ＲＡを、内部電極層３Ａの露出凸部ＲＡと称する。また、マージン層５Ｅで覆われていない内部電極層３Ｂの右下隅ＲＢを、内部電極層３Ｂの露出凸部ＲＢと称する。
内部電極層３Ａの露出凸部ＲＡは、外部電極６Ａと接触させられ、電気的に接続されている。内部電極層３Ｂの露出凸部ＲＢは、外部電極６Ｂに接触させられ、外部電極６Ｂと電気的に接続されている。
内部電極層３Ａの露出凸部ＲＡは、長手方向ＤＬに並んでおり、内部電極層３Ｂの露出凸部ＲＢも、長手方向ＤＬに並んでいる。
幅方向ＤＷにおける露出凸部ＲＡとＲＢとの間隔ＩＮＴは、１１０μｍ以上である。
【0036】
カバー層５Ａ，５Ｂは、積層方向（長手方向ＤＬ）において、その間に介在する積層体２Ａの端面を覆うように、素体２の端面にそれぞれ配置されている。
サイドマージン層５Ｃ、５Ｄは、素体２の側面にそれぞれ配置されており、幅方向ＤＷにおいてその間に介在する積層体２Ａの側面を覆う。マージン層５Ｃ、５Ｄは、内部電極層３Ａ，３Ｂの側縁を覆う。
マージン層５Ｅ、５Ｆは、素体２の下面および上面にそれぞれ配置されており、高さ方向ＤＨにおいてその間に介在する積層体２Ａの下面および上面を覆う。上マージン層５Ｆは、内部電極層３Ａ，３Ｂの上端を覆う。下マージン層５Ｅは、内部電極層３Ａ，３Ｂの下端を部分的に覆う。
サイドマージン層５Ｃ、５Ｄは、素体２の側面にそれぞれ配置されており、幅方向ＤＷにおいてその間に介在する積層体２Ａの側面を覆う。マージン層５Ｃ、５Ｄは、内部電極層３Ａ，３Ｂの側縁を覆う。
マージン層５Ｅ、５Ｆは、素体２の下面および上面にそれぞれ配置されており、高さ方向ＤＨにおいてその間に介在する積層体２Ａの下面および上面を覆う。上マージン層５Ｆは、内部電極層３Ａ，３Ｂの上端を覆う。下マージン層５Ｅは、内部電極層３Ａ，３Ｂの下端を部分的に覆う。
【0037】
図２Ａに仮想線で描かれているように、下マージン層５Ｅは、左下部誘電体領域Ｒ１Ａ、右下部誘電体領域Ｒ１Ｂ、および中間下部誘電体領域Ｒ１Ｃを含む。左下部誘電体領域Ｒ１Ａは、外部電極６Ａおよび内部電極層３Ａの露出凸部ＲＡに隣接して配置される。右下部誘電体領域Ｒ１Ｂは、外部電極６Ｂおよび内部電極層３Ｂの露出凸部ＲＢに隣接して配置される。図２Ｂに仮想線で描かれているように、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂは、長手方向ＤＬに沿って延びるが、露出凸部ＲＡまたはＲＢは対応する下部誘電体領域Ｒ１ＡまたはＲ１Ｂに埋設されている。
上マージン層５Ｆは、上部誘電体領域Ｒ２を含む。上部誘電体領域Ｒ２は素体２の上方角部を含んでもよく、長手方向ＤＬおよび幅方向ＤＷに沿って延びる。上部誘電体領域Ｒ２は、上部マージン層５Ｆの全体と対応してよく、外部に露出させてよい。
さらに、素体２は、マージン層５Ｅおよび５Ｆの間に中間高さ誘電体領域Ｒ３を備える。中間高さ誘電体領域Ｒ３は、内部電極層３Ａ，３Ｂの間の誘電体層４、カバー層５Ａ，５Ｂ、およびサイドマージン層５Ｃ，５Ｄを含む。
上マージン層５Ｆは、上部誘電体領域Ｒ２を含む。上部誘電体領域Ｒ２は素体２の上方角部を含んでもよく、長手方向ＤＬおよび幅方向ＤＷに沿って延びる。上部誘電体領域Ｒ２は、上部マージン層５Ｆの全体と対応してよく、外部に露出させてよい。
さらに、素体２は、マージン層５Ｅおよび５Ｆの間に中間高さ誘電体領域Ｒ３を備える。中間高さ誘電体領域Ｒ３は、内部電極層３Ａ，３Ｂの間の誘電体層４、カバー層５Ａ，５Ｂ、およびサイドマージン層５Ｃ，５Ｄを含む。
【0038】
左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂにおける第２族元素の濃度に対する第１４族元素の濃度の比率は、上部誘電体領域Ｒ２におけるそれよりも高く、中間高さ誘電体領域Ｒ３におけるそれよりも高くてよい。また、上部誘電体領域Ｒ２における第２族元素の濃度に対する第１４族元素の濃度の比率は、中間高さ誘電体領域Ｒ３におけるそれよりも低くてよい。
第２族元素がＢａであり、第１４族元素がＳｉである場合、左右の下部誘電体領域Ｒ１Ａ，Ｒ１ＢにおけるＢａの濃度に対するＳｉの濃度の比率は１．３％以上、３．９％以下であることが好ましく、上部誘電体領域Ｒ２におけるＢａの濃度に対するＳｉの濃度の比率は０％以上、１．０％以下であることが好ましい。
左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂの間の中間下部誘電体領域Ｒ１Ｃにおける第１４族元素の濃度と第２族元素の濃度の比率は、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂにおけるそれよりも低くてもよい。
第２族元素がＢａであり、第１４族元素がＳｉである場合、左右の下部誘電体領域Ｒ１Ａ，Ｒ１ＢにおけるＢａの濃度に対するＳｉの濃度の比率は１．３％以上、３．９％以下であることが好ましく、上部誘電体領域Ｒ２におけるＢａの濃度に対するＳｉの濃度の比率は０％以上、１．０％以下であることが好ましい。
左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂの間の中間下部誘電体領域Ｒ１Ｃにおける第１４族元素の濃度と第２族元素の濃度の比率は、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂにおけるそれよりも低くてもよい。
【0039】
左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂの靭性は、中間高さ誘電体領域Ｒ３の靭性より高くてよい。領域Ｒ１Ａ，Ｒ１Ｂ，Ｒ３の靭性は、例えば、領域Ｒ１Ａ，Ｒ１Ｂ，Ｒ３のヤング率によって評価することができる。左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂでの第２族元素の濃度に対する第１４族元素の濃度の比率が、中間高さ誘電体領域Ｒ３でのそれよりも大きい場合、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂの靭性を中間高さ誘電体領域Ｒ３のそれよりも大きくすることが可能である。
【0040】
上部誘電体領域Ｒ２の硬度は、中間高さ誘電体領域Ｒ３の硬度より高くしてもよい。領域Ｒ２，Ｒ３の硬度は、例えば、領域Ｒ２およびＲ３のビッカース硬度によって評価することができる。上部誘電体領域Ｒ２における第２族元素の濃度に対する第１４族元素の濃度の比率が、中間高さ誘電体領域Ｒ３におけるそれよりも低い場合、上部誘電体領域Ｒ２の硬度を中間高さ誘電体領域Ｒ３の硬度よりも高くすることができる。
【0041】
外部電極６Ａ，６Ｂを素体２の下面Ｍ１に配置することにより、外部電極６Ａ，６Ｂが素体２よりも上方に突出したり、素体２の領域から幅方向ＤＷおよび長手方向ＤＬにはみ出したりすることを防止することができる。これにより、積層セラミックコンデンサ１の面積を小さくしつつ、積層セラミックコンデンサ１の高さを小さくすることができる。したがって、積層セラミックコンデンサ１は、ＩＣチップの実装面と反対側の基板の面に積層セラミックコンデンサを実装するＬＳＣ（Ｌａｎｄ－Ｓｉｄｅ Ｃａｐａｃｉｔｏｒ）技術に適しており、基板に実装される電子部品の実装密度を向上させることができる。
【0042】
本実施形態では、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂにおける第２族元素の濃度に対する第１４族元素の濃度の比率が、中間高さ誘電体領域Ｒ３におけるそれよりも高い。したがって、中間高さ誘電体領域Ｒ３における第１４族元素の濃度を抑制することができ、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂの靭性を中間高さ誘電体領域Ｒ３のそれより高くすることができる。したがって、積層セラミックコンデンサ１を基板に実装する際に、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂが外部電極６Ａ，６Ｂから応力を受けても、素体２が破損しにくい。また、中間高さ誘電体領域Ｒ３における誘電体の比誘電率が低下するのを防止することができるので、積層セラミックコンデンサ１の容量の低下を最小限に抑えることができる。
【0043】
本実施形態では、上部誘電体領域Ｒ２での第２族元素の濃度に対する第１４族元素の濃度の比率が、中間高さ誘電体領域Ｒ３でのそれよりも低いので、上部誘電体領域Ｒ２の硬度を中間高さ誘電体領域Ｒ３の硬度よりも高くすることが可能である。そのため、積層セラミックコンデンサ１の保持時および搬送時に積層セラミックコンデンサ１が何かに衝突しても、素体２の上方角部が欠けにくい。
【0044】
内部電極層３Ａ，３Ｂおよび誘電体層４の厚さは、０．０５μｍ～５μｍの範囲が好ましく、例えば、０．３μｍである。
内部電極層３Ａ，３Ｂの材料の主成分は、例えば、Ｃｕ（銅）、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ａｌ（アルミニウム）、Ｓｎ、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔａ（タンタル）またはＷ（タングステン）といった金属でもよく、これらの金属の少なくとも一つを含む合金であってもよい。
内部電極層３Ａ，３Ｂの材料の主成分は、例えば、Ｃｕ（銅）、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ａｌ（アルミニウム）、Ｓｎ、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔａ（タンタル）またはＷ（タングステン）といった金属でもよく、これらの金属の少なくとも一つを含む合金であってもよい。
【0045】
誘電体層４の材料の主成分は、例えば、ペロブスカイト構造を有するセラミック材料であってもよい。主成分は、５０ａｔ％以上の割合で含有されていてもよい。誘電体層４のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウムまたはチタン酸ジルコン酸カルシウムであってよい。
【0046】
カバー層５Ａ，５Ｂおよびマージン層５Ｃ～５Ｆの材料の主成分は、例えば、セラミック材料であってもよい。カバー層５Ａ，５Ｂおよびマージン層５Ｃ～５Ｆのセラミック材料の主成分は、誘電体層４のセラミック材料の主成分と同じであってよい。
マージン層５Ｅの厚さは、例えば、１５μｍとすることができる。
マージン層５Ｅの厚さは、例えば、１５μｍとすることができる。
【0047】
外部電極６Ａ，６Ｂの各々は、素体２の下面Ｍ１上に形成された下地層７と、下地層７上に形成されためっき層９とを有している。
外部電極６Ａ，６Ｂの下地層７は、幅方向ＤＷに互いに間隔をおいて（離れて）いる。外部電極６Ａ，６Ｂの各々の下地層７は、長手方向ＤＬに沿って延び、互いに平行である。
外部電極６Ａ，６Ｂの下地層７は、幅方向ＤＷに互いに間隔をおいて（離れて）いる。外部電極６Ａ，６Ｂの各々の下地層７は、長手方向ＤＬに沿って延び、互いに平行である。
【0048】
下地層７の導電材料は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕまたはＳｎといった金属であってもよいし、これらの金属の少なくとも１つを含む合金であってもよい。
【0049】
下地層７は、金属中に分散された共材粒子をさらに含んでもよい。ここで、「粒子」とは、個々の小粒子だけでなく、後述する焼成ステップ後の複数の小粒子の組み合わせで形成される塊も含む意味である。共材は、下地層７に島状に分散することで、素体２と下地層７の熱膨張率の差を小さくし、下地層７に発生する熱応力を緩和する。共材は、例えば、誘電体層４の主成分であるセラミック成分である。また、下地層７は、ガラス成分を含んでもよい。下地層７に含まれるガラス成分は、下地層７を緻密化することができる。ガラス成分は、例えば、Ｂａ、Ｓｒ、Ｃａ、Ｚｎ、Ａｌ、Ｓｉ、Ｂ（ホウ素）等の酸化物であってもよい。
【0050】
また、下地層７は、素体２に含まれる金属成分を含んでもよい。金属成分は、例えば、Ｍｇであってもよいが、Ｎｉ、Ｃｒ、Ｓｒ、Ａｌ、Ｎａ、および／またはＦｅを微量に含んでいてもよい。この場合、下地層７は、下地層７の導電材料に用いられる金属と、素体２に含まれる金属と、酸素との化合物、例えば、Ｍｇ、Ｎｉ、およびＯを含む化合物を含んでもよい。
【0051】
下地層７は、誘電体材料を含む導電性塗布ペーストの焼結体で形成されていることが好ましい。これにより、素体２と下地層７との密着性を確保しつつ、下地層７を厚くすることができるので、外部電極６Ａ，６Ｂの強度が確保され、下地層７と内部電極層３Ａ，３Ｂの導電性が確保される。
【0052】
また、下地層７は、金属中に分散されたＳｉなどの第１４族元素を含む。したがって、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂの各々は、下地層７に添加された第１４族元素が下地層７から領域Ｒ１Ａ，Ｒ１Ｂに拡散されて形成された拡散層ＤＦを含むことができる。このように、焼結ステップによって、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂにおける第２族元素の濃度に対する第１４族元素の濃度の比率を中間高さ誘電体領域Ｒ３におけるそれよりも高くすることができるので、工程数を増やさずに左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂの靭性を向上させることができる。拡散層ＤＦは、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂの各々と同じ領域であってもよい。
【0053】
外部電極６Ａ，６Ｂの各々のめっき層９は、対応する下地層７を連続的に覆っている。めっき層９は、対応する下地層７を介して内部電極層３Ａまたは３Ｂと電気的に接続されている。また、外部電極６Ａ，６Ｂの各々のめっき層９は、はんだを介して実装基板上の電極と電気的に接続されている。
【0054】
めっき層９の材料は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、Ａｕ、Ｓｎ等の金属であってもよいし、これらの金属の少なくとも１つを含む合金であってもよい。めっき層９は、単一の金属成分の単層であってもよいし、異なる金属成分の複数層であってもよい。
外部電極６Ａ，６Ｂの各々のめっき層９は、例えば、下地層７上に形成されたＣｕめっき層と、Ｃｕめっき層上に形成されたＮｉめっき層と、Ｎｉめっき層上に形成されたＳｎめっき層との３層構造であってもよい。Ｃｕめっき層は、めっき層９と下地層７との密着性を向上させることができ、Ｎｉめっき層は、外部電極６Ａ，６Ｂのはんだ付け時の耐熱性を向上させることができる。Ｓｎめっき層は、めっき層９に対するはんだの濡れ性を向上させることができる。
外部電極６Ａ，６Ｂの各々のめっき層９は、例えば、下地層７上に形成されたＣｕめっき層と、Ｃｕめっき層上に形成されたＮｉめっき層と、Ｎｉめっき層上に形成されたＳｎめっき層との３層構造であってもよい。Ｃｕめっき層は、めっき層９と下地層７との密着性を向上させることができ、Ｎｉめっき層は、外部電極６Ａ，６Ｂのはんだ付け時の耐熱性を向上させることができる。Ｓｎめっき層は、めっき層９に対するはんだの濡れ性を向上させることができる。
【0055】
図３は、第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示すフローチャートである。図４Ａ～図４Ｊは、第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。図４Ａ～図４Ｅは、図１中の線Ｂ１－Ｂ１に沿って見た断面を示し、図４Ｆ～図４Ｊは、図１中の線Ａ１－Ａ１に沿って見た断面を示している。図４Ｃ～図４Ｅは、説明の便宜上、３つの内部電極層３Ａと３つの内部電極層３Ｂのみを、誘電体層４がそれらの間に介在するように交互に積層した状態を示している。
【0056】
図３のステップＳ１（混合ステップ）では、分散剤および成形助剤としての有機バインダと有機溶剤を誘電体材料粉末に加え、粉砕・混合してスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでもよい。添加物は、例えば、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｖ（バナジウム）、Ｃｒ（クロム）、Ｙ（イットリウム）、Ｓｍ（サマリウム）、Ｅｕ（ユーロピウム）、Ｇｄ（カドミウム）、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、Ｈｏ（ホルミウム）、Ｅｒ（エルビウム）、Ｔｍ（ツリウム）、Ｙｂ（イッテルビウム）、Ｃｏ（コバルト）、Ｎｉ、Ｌｉ（リチウム）、Ｂ、Ｎａ（ナトリウム）、Ｋ（カリウム）もしくはＳｉの酸化物、またはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤は、例えば、エタノールまたはトルエンである。
【0057】
次に、図３のステップＳ２（スラリ塗布ステップ）において、図４Ａに示すように、グリーンシート２４が製造される。具体的には、セラミック粉末を含むスラリをシート状にキャリアフィルム上に塗布し、乾燥させてグリーンシート２４を製造する。キャリアフィルムは、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。スラリの塗布は、例えば、ドクターブレード法、ダイコータ法、グラビアコータ法などを用いて行うことができる。ステップＳ２を繰り返すことにより、複数のグリーンシート２４を作製する。
【0058】
次に、図３のステップＳ３（電極印刷ステップ）において、図４Ｂに示すように、ステップＳ１で作製したグリーンシートのうち、図２Ｂに示す内部電極層３Ａまたは３Ｂが配置されるべきグリーンシート２４（２４Ａ，２４Ｂ）の各々に、内部電極層となる導電性ペーストを所定のパターンで塗布して、グリーンシート２４Ａ，２４Ｂに内部電極パターン２３Ａ、２３Ｂを形成する。
個々の内部電極パターン２３Ａは、露出凸部ＲＡが接続された２つの内部電極層３Ａに対応する。個々の内部電極パターン２３Ｂは、露出凸部ＲＢが接続された２つの内部電極層３Ｂに対応する。
内部電極層用導電性ペーストは、内部電極層３Ａ，３Ｂの材料として用いられる金属の粉末を含む。例えば、内部電極層３Ａ，３Ｂの材料として用いられる金属がＮｉである場合、内部電極層用導電性ペーストは、Ｎｉの粉末を含む。また、内部電極層用導電性ペーストは、バインダ、溶媒、および必要に応じて助剤を含む。内部電極層用導電性ペーストは、誘電体層４の材料の主成分と同じ組成の主成分を有するセラミック材料を共材として含んでもよい。
内部電極層用の導電性ペーストの塗布は、スクリーン印刷法、インクジェット印刷法、またはグラビア印刷法を用いて行ってよい。したがって、ステップＳ３は電極印刷ステップと称することができる。このようにして、内部電極パターン２３が形成された複数のグリーンシート２４が作製される。
個々の内部電極パターン２３Ａは、露出凸部ＲＡが接続された２つの内部電極層３Ａに対応する。個々の内部電極パターン２３Ｂは、露出凸部ＲＢが接続された２つの内部電極層３Ｂに対応する。
内部電極層用導電性ペーストは、内部電極層３Ａ，３Ｂの材料として用いられる金属の粉末を含む。例えば、内部電極層３Ａ，３Ｂの材料として用いられる金属がＮｉである場合、内部電極層用導電性ペーストは、Ｎｉの粉末を含む。また、内部電極層用導電性ペーストは、バインダ、溶媒、および必要に応じて助剤を含む。内部電極層用導電性ペーストは、誘電体層４の材料の主成分と同じ組成の主成分を有するセラミック材料を共材として含んでもよい。
内部電極層用の導電性ペーストの塗布は、スクリーン印刷法、インクジェット印刷法、またはグラビア印刷法を用いて行ってよい。したがって、ステップＳ３は電極印刷ステップと称することができる。このようにして、内部電極パターン２３が形成された複数のグリーンシート２４が作製される。
【0059】
次に、図３のステップＳ４（積層ステップ）において、図４Ｃに示すように、内部電極パターン２３Ａ、２３Ｂが形成された２４Ａ，２４Ｂと内部電極パターンが形成されていないグリーンシート２５Ａ，２５Ｂを所定の順序で積層してグリーンシートのブロック３０を作製する。
内部電極パターンが形成されていないグリーンシート２５Ａ，２５Ｂは、外層（カバー層５Ａ，５Ｂ）として使用される。カバー層５Ａ，５Ｂ用のグリーンシート２５Ａ，２５Ｂは、内部電極パターン２３Ａ、２３Ｂが形成された２４Ａ，２４Ｂよりも厚く形成されている。
ステップＳ４では、内部電極パターン２３Ａ、２３Ｂの端部を幅方向ＤＷに揃え、露出凸部ＲＡ，ＲＢが幅方向ＤＷに揃うようにする。
内部電極パターンが形成されていないグリーンシート２５Ａ，２５Ｂは、外層（カバー層５Ａ，５Ｂ）として使用される。カバー層５Ａ，５Ｂ用のグリーンシート２５Ａ，２５Ｂは、内部電極パターン２３Ａ、２３Ｂが形成された２４Ａ，２４Ｂよりも厚く形成されている。
ステップＳ４では、内部電極パターン２３Ａ、２３Ｂの端部を幅方向ＤＷに揃え、露出凸部ＲＡ，ＲＢが幅方向ＤＷに揃うようにする。
【0060】
次に、図３のステップＳ５（圧着ステップ）において、図４Ｄに示すように、図３のステップＳ４の積層ステップで得られた積層ブロック３０をプレスし、グリーンシート２４Ａ，２４Ｂ，２５Ａ，２５Ｂを圧着する。積層ブロック３０のプレスは、例えば、樹脂フィルムで囲まれた積層ブロック３０を静水圧で加圧することで行ってよい。
【0061】
図３のステップＳ６（切断ステップ）では、図４Ｅに示すように、プレスされた積層ブロック３０を切断し、それぞれが直方体形状を有する複数の素体に分離する。
積層ブロック３０の切断は、図２Ｂの高さ方向ＤＨに互いに規則的に間隔をおいた平面Ｐ１～Ｐ９において行われる。平面Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９は、図１および図２Ｂに示す各素体２の下面Ｍ１に対応し、互いに接続された２つの内部電極層３Ａの２つの露出凸部ＲＡが平面Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９で分離され、互いに接続された２つの内部電極層３Ｂの２つの露出凸部ＲＢが平面Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９で分離される。平面Ｐ２，Ｐ４，Ｐ６，Ｐ８は、図１および図２Ｂに示す各素体２の上面Ｍ２に相当し、平面Ｐ２，Ｐ４，Ｐ６，Ｐ８での切断は、内部電極パターン２３Ａ、２３Ｂに影響しない。
積層ブロック３０の切断は、例えば、ブレードダイシング等の方法によって行うことができる。
積層ブロック３０の切断は、図２Ｂの高さ方向ＤＨに互いに規則的に間隔をおいた平面Ｐ１～Ｐ９において行われる。平面Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９は、図１および図２Ｂに示す各素体２の下面Ｍ１に対応し、互いに接続された２つの内部電極層３Ａの２つの露出凸部ＲＡが平面Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９で分離され、互いに接続された２つの内部電極層３Ｂの２つの露出凸部ＲＢが平面Ｐ１，Ｐ３，Ｐ５，Ｐ７，Ｐ９で分離される。平面Ｐ２，Ｐ４，Ｐ６，Ｐ８は、図１および図２Ｂに示す各素体２の上面Ｍ２に相当し、平面Ｐ２，Ｐ４，Ｐ６，Ｐ８での切断は、内部電極パターン２３Ａ、２３Ｂに影響しない。
積層ブロック３０の切断は、例えば、ブレードダイシング等の方法によって行うことができる。
【0062】
得られた素体２’を図４Ｆに拡大して示すが、図４Ｅとは向きを変えている。個々の素体２’において、内部電極層３Ａ，３Ｂが、その間に誘電体層４が介在するように交互に積層され、さらにカバー層５Ａ，５Ｂとマージン層５Ｃ～５Ｆが形成される。
図２Ｂに示すように、内部電極層３Ａ，３Ｂの積層方向は、素体の長手方向ＤＬである。
図４Ｆに示すように、内部電極層３Ａの露出凸部ＲＡは、下面Ｍ１で露出する。また、図４Ｆには示していないが、内部電極層３Ｂは、図４Ｆの上下中心に対して内部電極層３Ａに対して線対称であるため、内部電極層３Ｂの露出凸部ＲＢも下面Ｍ１で露出する。
図２Ｂに示すように、内部電極層３Ａ，３Ｂの積層方向は、素体の長手方向ＤＬである。
図４Ｆに示すように、内部電極層３Ａの露出凸部ＲＡは、下面Ｍ１で露出する。また、図４Ｆには示していないが、内部電極層３Ｂは、図４Ｆの上下中心に対して内部電極層３Ａに対して線対称であるため、内部電極層３Ｂの露出凸部ＲＢも下面Ｍ１で露出する。
【0063】
上部誘電体領域Ｒ２における第１４族元素（例えばＳｉ）の濃度と第２族元素（例えばＢａ）の濃度との比率を中間高さ誘電体領域Ｒ３におけるそれよりも低くするために、図４Ｇに示すように、第１４族元素（例えばＳｉ）と第２族元素（例えばＢａ）の濃度との比率が２４Ａ，２４Ｂよりも低いグリーンシート２６を上部誘電体領域Ｒ２に貼り付けてもよい。
【0064】
【0065】
次に、図３のステップＳ８（バインダ除去ステップ）において、各素体２に含まれるバインダを除去する。バインダの除去は、例えば、Ｎ２雰囲気中で素体２を約３５０℃に加熱することにより行われる。
【0066】
次に、図３のステップＳ９（下地層用ペースト塗布ステップ）において、ステップＳ８でバインダが除去された各素体２の下面Ｍ１に、下地層７のための導電性ペーストが選択的に塗布される。ペーストは、各外部電極６Ａ，６Ｂの下地層７に対応する領域にのみ塗布される。左外部電極６Ａ用のペーストは、内部電極層３Ａの露出凸部ＲＡに接触させ、右外部電極６Ｂ用のペーストは、内部電極層３Ｂの露出凸部ＲＢに接触させる。
各素体２の下面Ｍ１の領域に下地層用導電性ペーストを選択的に塗布するには、例えば、スクリーン印刷法、インクジェット印刷法、またはグラビア印刷法を用いることができる。
その後、導電性ペーストを乾燥させる。
下地層７用の導電性ペーストは、下地層７の導電材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電材料として用いられる金属がＮｉである場合、下地層用導電性ペーストは、Ｎｉの粉末またはフィラーを含む。また、下地層用導電性ペーストは、共材として、例えば、誘電体層４の材料の主成分であるセラミック成分を含む。例えば、下地層用導電性ペーストには、チタン酸バリウムを主成分とする酸化物セラミックスの粒子（例えば、Ｄ５０粒子径が０．８μｍ～４μｍ）が共材として混合される。下地層用導電性ペーストは、さらにバインダと溶媒とを含む。
さらに、下地層用導電性ペーストは、Ｓｉなどの第１４族元素を含有する。このため、導電性ペーストには、ＳｉＯ２などのガラス成分が添加されていてもよい。
各素体２の下面Ｍ１の領域に下地層用導電性ペーストを選択的に塗布するには、例えば、スクリーン印刷法、インクジェット印刷法、またはグラビア印刷法を用いることができる。
その後、導電性ペーストを乾燥させる。
下地層７用の導電性ペーストは、下地層７の導電材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電材料として用いられる金属がＮｉである場合、下地層用導電性ペーストは、Ｎｉの粉末またはフィラーを含む。また、下地層用導電性ペーストは、共材として、例えば、誘電体層４の材料の主成分であるセラミック成分を含む。例えば、下地層用導電性ペーストには、チタン酸バリウムを主成分とする酸化物セラミックスの粒子（例えば、Ｄ５０粒子径が０．８μｍ～４μｍ）が共材として混合される。下地層用導電性ペーストは、さらにバインダと溶媒とを含む。
さらに、下地層用導電性ペーストは、Ｓｉなどの第１４族元素を含有する。このため、導電性ペーストには、ＳｉＯ２などのガラス成分が添加されていてもよい。
【0067】
次に、図３のステップＳ１０（焼結ステップ）において、図４Ｉに示すように、ステップＳ８で下地層７用の導電性ペーストを塗布した素体２は焼結処理を受け、内部電極層３Ａ，３Ｂが各素体２の誘電体層４と一体化し、下地層７が素体２と一体化する。したがって、左外部電極６Ａの下地層７は、内部電極層３Ａの露出凸部ＲＡに固定され、右外部電極６Ｂの下地層７は、内部電極層３Ｂの露出凸部ＲＢに固定される。素体２および導電性ペーストの焼結は、例えば、焼結炉を用いて、１０００℃～１４００℃の温度範囲で１０分～２時間行われる。
内部電極層３Ａ，３Ｂの材料としてＮｉやＣｕなどの卑金属を用いる場合には、内部電極層３Ａ，３Ｂの酸化を防止するために、焼結炉内を還元雰囲気に保ちながら焼結を行ってもよい。
下地層用導電性ペーストが塗布された素体２の熱処理により、導電性ペーストに含まれる第１４族元素（例えば、Ｓｉ）を下部マージン層５Ｅに拡散させて、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂにおける第１４族元素（例えば、Ｓｉ）の濃度の比率を高めることができ、一方、中間下部誘電体領域Ｒ１Ｃの第１４族元素（例えば、Ｓｉ）の濃度の比率は高めないようにすることができる。
焼成ステップでは、素体２内の誘電体材料に含まれる一部の酸化物成分が還元されうるため、焼成ステップの後に再酸化ステップを実施してもよい。再酸化ステップは、Ｎ２雰囲気中で、６００℃～１０００℃の温度範囲で実施してよい。
内部電極層３Ａ，３Ｂの材料としてＮｉやＣｕなどの卑金属を用いる場合には、内部電極層３Ａ，３Ｂの酸化を防止するために、焼結炉内を還元雰囲気に保ちながら焼結を行ってもよい。
下地層用導電性ペーストが塗布された素体２の熱処理により、導電性ペーストに含まれる第１４族元素（例えば、Ｓｉ）を下部マージン層５Ｅに拡散させて、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂにおける第１４族元素（例えば、Ｓｉ）の濃度の比率を高めることができ、一方、中間下部誘電体領域Ｒ１Ｃの第１４族元素（例えば、Ｓｉ）の濃度の比率は高めないようにすることができる。
焼成ステップでは、素体２内の誘電体材料に含まれる一部の酸化物成分が還元されうるため、焼成ステップの後に再酸化ステップを実施してもよい。再酸化ステップは、Ｎ２雰囲気中で、６００℃～１０００℃の温度範囲で実施してよい。
【0068】
次に、図３のステップＳ１１（めっき層形成ステップ）において、図４Ｊに示すように、下地層７上にめっき層９を形成する。めっき層９を形成する際には、例えば、Ｃｕめっき層、Ｎｉめっき層、およびＳｎめっき層を順次形成してよい。めっき層は、下地層７が形成された素体２がバレル内に収容され、バレル内のめっき液に浸漬され、バレルが回転して電気めっきされることで形成することができる。
【0069】
このとき、下地層７を有する複数の素体２がバレル内で攪拌され、素体が頻繁に互いに衝突する。
しかし、焼結ステップＳ１０により、上部誘電体領域Ｒ２での第２族元素の濃度に対する第１４族元素の濃度の比率が中間高さ誘電体領域Ｒ３のそれよりも低くされたので、上部誘電体領域Ｒ２の硬度が中間高さ誘電体領域Ｒ３の硬度よりも高くされた。そのため、バレル内で素体２同士が頻繁に衝突しても、素体２の上面Ｍ２における上方角部が欠けにくい。
しかし、焼結ステップＳ１０により、上部誘電体領域Ｒ２での第２族元素の濃度に対する第１４族元素の濃度の比率が中間高さ誘電体領域Ｒ３のそれよりも低くされたので、上部誘電体領域Ｒ２の硬度が中間高さ誘電体領域Ｒ３の硬度よりも高くされた。そのため、バレル内で素体２同士が頻繁に衝突しても、素体２の上面Ｍ２における上方角部が欠けにくい。
【0070】
サイドマージン層５Ｃ，５Ｄの下部に下地層用導電性ペーストを付着させてもよい。この場合、各外部電極６Ａ，６Ｂの下地層７およびめっき層９は、対応するサイドマージン層５Ｃまたは５Ｄの下部に付着されてもよい。
導電性ペーストから第１４族元素（例えば、Ｓｉ）が下マージン層５Ｅにおける左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂに拡散する時、外部電極６Ａ，６Ｂが付着しているサイドマージン層５Ｃ，５Ｄの下部（左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂの付近）も、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂと同様に第１４族元素を多量に含みうる。この場合、素体２の下面Ｍ１および側面に、下地層用導電性ペーストをディッピングにより塗布してよい。
導電性ペーストから第１４族元素（例えば、Ｓｉ）が下マージン層５Ｅにおける左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂに拡散する時、外部電極６Ａ，６Ｂが付着しているサイドマージン層５Ｃ，５Ｄの下部（左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂの付近）も、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂと同様に第１４族元素を多量に含みうる。この場合、素体２の下面Ｍ１および側面に、下地層用導電性ペーストをディッピングにより塗布してよい。
【0071】
第２実施形態
図５は、本発明の第２実施形態に係る積層セラミックコンデンサ１が実装基板４１に実装された配置を示す断面図である。
図５に示すように、実装基板４１の裏面には、ランド電極４２Ａ，４２Ｂ，４４Ａ，４４Ｂが形成されている。積層セラミックコンデンサ１は、外部電極６Ａ，６Ｂのめっき層９にそれぞれ付着したはんだ層４３Ａ，４３Ｂを介してランド電極４２Ａ，４２Ｂに接続されている。
実装基板４１の裏面のランド電極４４Ａ，４４Ｂには、それぞれ、はんだボール４７Ａ，４７Ｂが形成されている。
図５は、本発明の第２実施形態に係る積層セラミックコンデンサ１が実装基板４１に実装された配置を示す断面図である。
図５に示すように、実装基板４１の裏面には、ランド電極４２Ａ，４２Ｂ，４４Ａ，４４Ｂが形成されている。積層セラミックコンデンサ１は、外部電極６Ａ，６Ｂのめっき層９にそれぞれ付着したはんだ層４３Ａ，４３Ｂを介してランド電極４２Ａ，４２Ｂに接続されている。
実装基板４１の裏面のランド電極４４Ａ，４４Ｂには、それぞれ、はんだボール４７Ａ，４７Ｂが形成されている。
【0072】
一方、実装基板４１の反対面には、図示しない半導体チップが実装されている。半導体チップは、マイクロプロセッサ、半導体メモリ、あるいはＦＰＧＡ（Ｆｉｅｌｄ－ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）であってもよい。
【0073】
別の実装基板４５の裏面には、ランド電極４６Ａ，４６Ｂが形成されている。実装基板４１，４５は、はんだボール４７Ａ，４７Ｂを介して互いに接続されている。実装基板４５は、実装基板４１が実装されたマザーボードとして使用することができる。
【0074】
実装基板４１，４５の間隔は、はんだボール４７Ａ，４７Ｂによって一定に保たれている。さらに、実装基板４１，４５の間の空間には、積層セラミックコンデンサ１を封止する封止樹脂４８が充填される。封止樹脂４８は、例えば、エポキシ樹脂である。実装基板４１，４５をはんだボール４７Ａ，４７Ｂを介して互いに接続した後、実装基板４１，４５の間の空間に樹脂４８を充填して硬化させてもよい。この場合、封止樹脂４８は、積層セラミックコンデンサ１、はんだ層４３Ａ，４３Ｂ、およびはんだボール４７Ａ，４７Ｂを覆い、素体２の上面Ｍ２に密着する。
【0075】
実装基板４１の半導体チップが実装された表面とは反対側の裏面に積層セラミックコンデンサ１を実装することにより、積層セラミックコンデンサ１を半導体チップに近接して配置することができるので、半導体チップに影響を与えるノイズを効果的に除去することができる。
【0076】
外部電極６Ａ，６Ｂを素体２の下面Ｍ１に配置することにより、外部電極６Ａ，６Ｂが素体２よりも上方に突出することを防止でき、はんだ層４３Ａ、４３Ｂが濡れ上がって外部電極６Ａ，６Ｂをつたって積層セラミックコンデンサ１の上面Ｍ２よりも突出することを防止でき、積層セラミックコンデンサ１の高さを小さくすることが可能である。これにより、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１，４５の間の空間に積層セラミックコンデンサ１を配置することが可能となり、積層セラミックコンデンサ１をＬＳＣとして使用することができるようになる。
【0077】
素体２における外部電極６Ａ，６Ｂに隣接する左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂの靭性を高めることにより、積層セラミックコンデンサ１を実装基板４１に実装する際に、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂが外部電極６Ａ，６Ｂから応力を受けたとしても、素体２を破損しにくくすることができる。
【0078】
素体２における上部誘電体領域Ｒ２の硬度は中間高さ誘電体領域Ｒ３の硬度より高い。このため、例えば、実装基板４１，４５の間に積層セラミックコンデンサ１を配備する際に、素体２の上方角部に衝撃が加わっても、素体２の上方角部が欠けにくい。
【0079】
第３実施形態
図６は、本発明の第３実施形態に係るセラミック電子部品を示す斜視図である。図６では、セラミック電子部品として、チップインダクタを例にとっている。
チップインダクタ３１は、素体３２と、２つの外部電極３６Ａ，３６Ｂを備える。素体３２は、両端に形成された２つの端部片３３Ａ、３３Ｂを有するコイルパターン３３と、磁性体３４を備える。磁性体３４は、コイルパターン３３によって形成される内部電極層を絶縁するための誘電体として使用される。
素体３２は、ほぼ直方体形状であってよく、下面Ｍ１１および上面Ｍ１２を有する。素体３２は、素体３２の各角部に沿って面取りされていてもよい。
図６は、本発明の第３実施形態に係るセラミック電子部品を示す斜視図である。図６では、セラミック電子部品として、チップインダクタを例にとっている。
チップインダクタ３１は、素体３２と、２つの外部電極３６Ａ，３６Ｂを備える。素体３２は、両端に形成された２つの端部片３３Ａ、３３Ｂを有するコイルパターン３３と、磁性体３４を備える。磁性体３４は、コイルパターン３３によって形成される内部電極層を絶縁するための誘電体として使用される。
素体３２は、ほぼ直方体形状であってよく、下面Ｍ１１および上面Ｍ１２を有する。素体３２は、素体３２の各角部に沿って面取りされていてもよい。
【0080】
コイルパターン３３は、磁性体３４の中に埋め込まれている。ただし、端部片３３Ａは、素体３２の下面Ｍ１１において磁性材料３４から露出して外部電極３６Ａに接続され、端部片３３Ｂは、素体３２の下面Ｍ１１において磁性材料３４から露出して外部電極３６Ｂに接続されている。
【0081】
コイルパターン３３および端部片３３Ａ、３３Ｂの材料としては、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｓｎ、Ｎｉ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、Ｔａ、およびＷといった金属、またはこれらの金属の少なくとも１つを含む合金であってよい。磁性体３４は、例えば、フェライトである。
【0082】
外部電極３６Ａ，３６Ｂは、下面Ｍ１１に配置されている。外部電極３６Ａおよび３６Ｂは、幅方向ＤＷに互いに離れており、長手方向ＤＬに沿って延びており、互いに平行に配置されている。
【0083】
下面Ｍ１１付近であって外部電極３６Ａおよび３６Ｂに隣接する、素体３２の下部誘電体領域Ｒ１１ＡおよびＲ１１Ｂでの第２族元素の濃度に対する第１４族元素の濃度の比率は、上面Ｍ１２付近である素体３２の上部誘電体領域Ｒ１２のそれよりも高く、下部誘電体領域Ｒ１１Ａ，Ｒ１１Ｂと上部誘電体領域Ｒ１２の間の中間高さ誘電体領域Ｒ１３のそれよりも高くてもよい。したがって、下部誘電体領域Ｒ１１Ａ，Ｒ１１Ｂの靭性は、中間高さ誘電体領域Ｒ１３の靭性よりも高くすることができる。
また、上部誘電体領域Ｒ１２における第２族元素の濃度に対する第１４族元素の濃度の比率は、中間高さ誘電体領域Ｒ１３における比率よりも低くてよい。したがって、上部誘電体領域Ｒ１２の硬度は、中間高さ誘電体領域Ｒ１３の硬度よりも高くすることができる。
また、上部誘電体領域Ｒ１２における第２族元素の濃度に対する第１４族元素の濃度の比率は、中間高さ誘電体領域Ｒ１３における比率よりも低くてよい。したがって、上部誘電体領域Ｒ１２の硬度は、中間高さ誘電体領域Ｒ１３の硬度よりも高くすることができる。
【0084】
上述の実施形態では、セラミック電子部品として、積層セラミックコンデンサとチップインダクタを例に挙げたが、本発明に係るセラミック電子部品は、チップ抵抗器またはセンサチップであってよい。また、上述の実施形態では、各セラミック電子部品は、２つの外部電極を含むが、セラミック電子部品は、３つ以上の外部電極を含んでよい。
【0085】
また、上述した実施形態では、外部電極は、素体２または３２の下面Ｍ１またはＭ１１にのみ配置されているが、外部電極は、素体の複数の面に配置されていてもよい。外部電極が素体の複数の面に配置されている場合、外部電極に近い領域における第２族元素の濃度に対する第１４族元素の濃度の比率が、外部電極から遠い領域におけるそれよりも高くてよい。この場合、上述したセラミック電子部品の製造方法を用いることにより、外部電極の下地層から第１４族元素が拡散することで、外部電極に近い領域における第２族元素の濃度に対する第１４族元素の濃度の比率を高くすることができる。
【0086】
実験
発明者は、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂにおける第１４族元素の濃度と第２族元素の濃度の好適な比率と、上部誘電体領域Ｒ２における好適な比率を確認するための実験を行った。図７に実験結果を示す。
実験のために、発明者は、第１実施形態に係る積層セラミックコンデンサ１の試料１～６のそれぞれの試験片を１０００個準備した。第１４族元素としてＳｉを用い、第２族元素としてＢａを用いた。試料１～６は、領域Ｒ１Ａ，Ｒ１ＢにおけるＢａの原子濃度に対するＳｉの原子濃度の比率が異なり、領域Ｒ２におけるＢａの原子濃度に対するＳｉの原子濃度の比率が異なっている。原子濃度の測定は、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）と併用するＥＤＳ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により行った。
実験では，試験片に対して角欠け試験，脱離試験，容量密度試験を実施した。角欠け試験では、各試験片の素体２の上方角部の少なくとも１つが欠けたか否かを調べた。脱離試験では、基板に実装した後の各試験片について、外部電極６Ａ，６Ｂの少なくとも一方が素体２から脱離したか否かを調べた。容量密度試験では、各試験片の容量密度を測定した。
角欠け試験、脱離試験、および容量密度試験の結果に基づいて、試験片を良品と不良品とに分類した。
発明者は、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂにおける第１４族元素の濃度と第２族元素の濃度の好適な比率と、上部誘電体領域Ｒ２における好適な比率を確認するための実験を行った。図７に実験結果を示す。
実験のために、発明者は、第１実施形態に係る積層セラミックコンデンサ１の試料１～６のそれぞれの試験片を１０００個準備した。第１４族元素としてＳｉを用い、第２族元素としてＢａを用いた。試料１～６は、領域Ｒ１Ａ，Ｒ１ＢにおけるＢａの原子濃度に対するＳｉの原子濃度の比率が異なり、領域Ｒ２におけるＢａの原子濃度に対するＳｉの原子濃度の比率が異なっている。原子濃度の測定は、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）と併用するＥＤＳ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により行った。
実験では，試験片に対して角欠け試験，脱離試験，容量密度試験を実施した。角欠け試験では、各試験片の素体２の上方角部の少なくとも１つが欠けたか否かを調べた。脱離試験では、基板に実装した後の各試験片について、外部電極６Ａ，６Ｂの少なくとも一方が素体２から脱離したか否かを調べた。容量密度試験では、各試験片の容量密度を測定した。
角欠け試験、脱離試験、および容量密度試験の結果に基づいて、試験片を良品と不良品とに分類した。
【0087】
試料１については，上部誘電体領域Ｒ２でのＳｉの比率が低いため，上方角部が十分に硬く，欠けが発生しなかった。しかし、左右の下部誘電体領域Ｒ１Ａ，Ｒ１ＢでのＳｉの比率が低いため、領域Ｒ１Ａ，Ｒ１Ｂの緻密化、ひいては靭性が不十分であった。したがって、試料１の１０個の試験片において、外部電極６Ａ，６Ｂの少なくとも一方が基板への実装時の応力に耐えられず、素体２から脱離した。
【0088】
試料２については、上部誘電体領域Ｒ２でのＳｉの比率が高いため、上方角部の硬度が十分でなく、欠けが発生した。また、左右の下部誘電体領域Ｒ１Ａ，Ｒ１ＢでのＳｉの比率が低いため、領域Ｒ１Ａ，Ｒ１Ｂの緻密化、ひいては靭性が不十分であった。したがって、試料２の１０個の試験片において、外部電極６Ａ，６Ｂの少なくとも一方が基板への実装時の応力に耐えられず、素体２から脱離した。
【0089】
試料３については、上部誘電体領域Ｒ２でのＳｉの比率が高いため、上方角部の硬度が十分でなく、欠けが発生した。しかし、左右の下部誘電体領域Ｒ１Ａ，Ｒ１ＢでのＳｉの比率が高いため、領域Ｒ１Ａ，Ｒ１Ｂの緻密化、ひいては靱性は十分であった。したがって、試料３のすべての試験片において、外部電極６Ａ，６Ｂは、基板への実装時の応力に耐え、素体２から脱離することはなかった。
【0090】
試料４については、上部誘電体領域Ｒ２でのＳｉの比率が低いため、上方角部が十分に硬く、欠けが発生しなかった。また、左右の下部誘電体領域Ｒ１Ａ，Ｒ１ＢでのＳｉの比率が高いため、領域Ｒ１Ａ，Ｒ１Ｂの緻密化、ひいては靱性は十分であった。したがって、試料４のすべての試験片において、外部電極６Ａ，６Ｂは、基板への実装時の応力に耐え、素体２から脱離することはなかった。しかし、左右の下面誘電体領域Ｒ１Ａ，Ｒ１ＢにおいてＳｉの比率が高すぎたため、容量密度が十分ではなかった。
【0091】
試料５，６については、上部誘電体領域Ｒ２でのＳｉの比率が低いため、上方角部が十分に硬く、欠けが発生しなかった。また、左右の下部誘電体領域Ｒ１Ａ，Ｒ１ＢでのＳｉの比率が高いため、領域Ｒ１Ａ，Ｒ１Ｂの緻密化、ひいては靭性は十分であった。したがって、試料５，６のすべての試験片において、外部電極６Ａ，６Ｂは、基板への実装時の応力に耐え、素体２から脱離することはなかった。さらに、容量密度は十分であった。
【0092】
図７の結果から、左右の下部誘電体領域Ｒ１Ａ，Ｒ１ＢでのＢａの原子濃度に対するＳｉの原子濃度の比率は、１．３％以上３．９％以下であることが好ましく、上部誘電体領域Ｒ２でのＢａの原子濃度に対するＳｉの原子濃度の比率は、０％以上１．０％以下であることが好ましいことが分かる。
【0093】
図８Ａは、別の試料の素体２の左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂにおける異なる位置Ｊ１Ａ、Ｊ１Ｂ、Ｊ１ＣにおけるＳｉとＢａの原子濃度を示す。図８Ｂは、この試料の素体２の上部誘電体領域Ｒ２における異なる位置Ｊ２Ａ、Ｊ２Ｂ、Ｊ２ＣにおけるＳｉとＢａの原子濃度を示す。原子濃度は、ＳＥＭと併用したＥＤＳで測定した。
【0094】
また、図８Ａおよび図８Ｂは、各位置におけるＳｉの原子濃度とＢａの原子濃度の比率であるＳｉ／Ｂａを示す。図８Ａおよび図８Ｂに示すように、領域Ｒ１Ａ，Ｒ１Ｂのすべての位置におけるＢａの原子濃度に対するＳｉの原子濃度の比率は、領域Ｒ２のすべての位置におけるＢａの原子濃度に対するＳｉの原子濃度の比率より高い。この試験片は、左右の下部誘電体領域Ｒ１Ａ，Ｒ１Ｂの全体において、十分な靭性を有することが確認された。
【符号の説明】
【0095】
１ 積層セラミックコンデンサ
２ 素体
２Ａ 積層体
３Ａ，３Ｂ 内部電極層
４ 誘電体層
５Ａ，５Ｂ カバー層
５Ｃ～５Ｆ マージン層
６Ａ，６Ｂ 外部電極
７ 下地層
９ めっき層
２ 素体
２Ａ 積層体
３Ａ，３Ｂ 内部電極層
４ 誘電体層
５Ａ，５Ｂ カバー層
５Ｃ～５Ｆ マージン層
６Ａ，６Ｂ 外部電極
７ 下地層
９ めっき層
【図1】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図5】
【図6】
【図7】
【図8A】
【図8B】