(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022191574
(43)【公開日】2022-12-28
(54)【発明の名称】光電変換装置及び光電変換装置の駆動方法
(51)【国際特許分類】
H04N 5/369 20110101AFI20221221BHJP
H04N 5/374 20110101ALI20221221BHJP
H04N 5/376 20110101ALI20221221BHJP
【ＦＩ】
H04N5/369
H04N5/374
H04N5/376
【審査請求】未請求
【請求項の数】24
【出願形態】ＯＬ
(21)【出願番号】P 2021099868
(22)【出願日】2021-06-16
(71)【出願人】
【識別番号】000001007
【氏名又は名称】キヤノン株式会社
(74)【代理人】
【識別番号】100094112
【弁理士】
【氏名又は名称】岡部 讓
(74)【代理人】
【識別番号】100101498
【弁理士】
【氏名又は名称】越智 隆夫
(74)【代理人】
【識別番号】100106183
【弁理士】
【氏名又は名称】吉澤 弘司
(74)【代理人】
【識別番号】100136799
【弁理士】
【氏名又は名称】本田 亜希
(72)【発明者】
【氏名】岩根 正晃
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024GY31
5C024HX18
5C024HX21
5C024HX23
5C024HX29
5C024HX50
(57)【要約】
【課題】回路の占有面積を低減し得る光電変換装置を提供する。
【解決手段】基板と、複数の列をなすように配された複数の画素を含み、前記基板に配された画素アレイと、対応する列の画素から出力される信号を各々が伝送する複数の第１信号線と、前記基板に配され、前記複数の画素からの信号を処理するアナログ回路と、前記複数の画素からの信号を列ごとに前記アナログ回路に伝送する複数の第２信号線と、前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するスイッチと、前記基板に配され、前記スイッチを制御するシフトレジスタと、を有し、前記基板に対する平面視において、前記シフトレジスタは、前記画素アレイと前記アナログ回路の間に配されている。
【選択図】図１
【解決手段】基板と、複数の列をなすように配された複数の画素を含み、前記基板に配された画素アレイと、対応する列の画素から出力される信号を各々が伝送する複数の第１信号線と、前記基板に配され、前記複数の画素からの信号を処理するアナログ回路と、前記複数の画素からの信号を列ごとに前記アナログ回路に伝送する複数の第２信号線と、前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するスイッチと、前記基板に配され、前記スイッチを制御するシフトレジスタと、を有し、前記基板に対する平面視において、前記シフトレジスタは、前記画素アレイと前記アナログ回路の間に配されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板と、
複数の列をなすように配された複数の画素を含み、前記基板に配された画素アレイと、
対応する列の画素から出力される信号を各々が伝送する複数の第１信号線と、
前記基板に配され、前記複数の画素からの信号を処理するアナログ回路と、
前記複数の画素からの信号を列ごとに前記アナログ回路に伝送する複数の第２信号線と、
前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するスイッチと、
前記基板に配され、前記スイッチを制御するシフトレジスタと、
を有し、
前記基板に対する平面視において、前記シフトレジスタは、前記画素アレイと前記アナログ回路の間に配されている
ことを特徴とする光電変換装置。
複数の列をなすように配された複数の画素を含み、前記基板に配された画素アレイと、
対応する列の画素から出力される信号を各々が伝送する複数の第１信号線と、
前記基板に配され、前記複数の画素からの信号を処理するアナログ回路と、
前記複数の画素からの信号を列ごとに前記アナログ回路に伝送する複数の第２信号線と、
前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するスイッチと、
前記基板に配され、前記スイッチを制御するシフトレジスタと、
を有し、
前記基板に対する平面視において、前記シフトレジスタは、前記画素アレイと前記アナログ回路の間に配されている
ことを特徴とする光電変換装置。
【請求項2】
前記スイッチは前記基板に配されており、
前記基板に対する平面視において、前記スイッチは、前記画素アレイと前記アナログ回路の間に配されている
ことを特徴とする請求項１に記載の光電変換装置。
前記基板に対する平面視において、前記スイッチは、前記画素アレイと前記アナログ回路の間に配されている
ことを特徴とする請求項１に記載の光電変換装置。
【請求項3】
前記シフトレジスタは、フリップフロップを含み、
前記基板に対する平面視において、前記スイッチと前記フリップフロップは、前記複数の第１信号線が延在する方向とは異なる方向に並ぶように配されている
ことを特徴とする請求項１又は２に記載の光電変換装置。
前記基板に対する平面視において、前記スイッチと前記フリップフロップは、前記複数の第１信号線が延在する方向とは異なる方向に並ぶように配されている
ことを特徴とする請求項１又は２に記載の光電変換装置。
【請求項4】
前記アナログ回路は、前記複数の画素からの信号を参照信号と比較する比較器を含む
ことを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
ことを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
【請求項5】
前記シフトレジスタと前記アナログ回路は、同じ耐圧の半導体素子を含む
ことを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
ことを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
【請求項6】
前記シフトレジスタは、フリップフロップを含み、
１つのフリップフロップの出力信号が複数の前記第１信号線にそれぞれ対応する複数の前記スイッチに入力される
ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
１つのフリップフロップの出力信号が複数の前記第１信号線にそれぞれ対応する複数の前記スイッチに入力される
ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
【請求項7】
１つのフリップフロップに対応する複数の前記スイッチの各々に接続された第２信号線の電位が平均化可能である
ことを特徴とする請求項６に記載の光電変換装置。
ことを特徴とする請求項６に記載の光電変換装置。
【請求項8】
前記複数の第１信号線の数は、前記複数の第２信号線の数よりも多い
ことを特徴とする請求項１乃至７のいずれか１項に記載の光電変換装置。
ことを特徴とする請求項１乃至７のいずれか１項に記載の光電変換装置。
【請求項9】
前記複数の第１信号線の１つに接続される外部端子を更に有し、
前記シフトレジスタからの出力に基づいて前記外部端子に接続される第１信号線が選択される
ことを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
前記シフトレジスタからの出力に基づいて前記外部端子に接続される第１信号線が選択される
ことを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
【請求項10】
前記複数の第１信号線のうちの２つを伝送する信号は、互いに異なるゲインにより増幅され、
前記２つの第１信号線のうちのゲインが小さい方の第１信号線と出力信号に不良を生じさせる第２信号線とが接続するよう前記スイッチが制御される
ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
前記２つの第１信号線のうちのゲインが小さい方の第１信号線と出力信号に不良を生じさせる第２信号線とが接続するよう前記スイッチが制御される
ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
【請求項11】
前記スイッチは、前記画素アレイの１行が走査される１水平走査期間ごとに前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせが変更されるように制御される
ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
【請求項12】
前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせは、擬似ランダム信号に基づいて制御される
ことを特徴とする請求項１１に記載の光電変換装置。
ことを特徴とする請求項１１に記載の光電変換装置。
【請求項13】
前記基板とは別の基板に前記アナログ回路から出力される信号を処理する回路が設けられ、
前記基板と前記別の基板が積層されていることを特徴とする請求項１乃至１２のいずれか１項に記載の光電変換装置。
前記基板と前記別の基板が積層されていることを特徴とする請求項１乃至１２のいずれか１項に記載の光電変換装置。
【請求項14】
複数の列をなすように配された複数の画素を含む画素アレイと、
対応する列の画素から出力される信号を各々が伝送する複数の第１信号線と、
前記複数の画素からの信号を処理するアナログ回路と、
前記複数の画素からの信号を列ごとに前記アナログ回路に伝送する複数の第２信号線と、
前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するスイッチと、
を有し、
前記スイッチは、１フレームの読み出し期間内に前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するように制御される
ことを特徴とする光電変換装置。
対応する列の画素から出力される信号を各々が伝送する複数の第１信号線と、
前記複数の画素からの信号を処理するアナログ回路と、
前記複数の画素からの信号を列ごとに前記アナログ回路に伝送する複数の第２信号線と、
前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するスイッチと、
を有し、
前記スイッチは、１フレームの読み出し期間内に前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するように制御される
ことを特徴とする光電変換装置。
【請求項15】
前記複数の第１信号線の数は、前記複数の第２信号線の数と同一である
ことを特徴とする請求項１４に記載の光電変換装置。
ことを特徴とする請求項１４に記載の光電変換装置。
【請求項16】
前記スイッチは、前記画素アレイの１行が走査される１水平走査期間ごとに前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせが変更されるように制御される
ことを特徴とする請求項１４又は１５に記載の光電変換装置。
ことを特徴とする請求項１４又は１５に記載の光電変換装置。
【請求項17】
前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせは、擬似ランダム信号に基づいて制御される
ことを特徴とする請求項１６に記載の光電変換装置。
ことを特徴とする請求項１６に記載の光電変換装置。
【請求項18】
前記スイッチは、前記画素アレイの不良箇所と前記アナログ回路の不良箇所とが接続されるように制御される
ことを特徴とする請求項１４又は１５に記載の光電変換装置。
ことを特徴とする請求項１４又は１５に記載の光電変換装置。
【請求項19】
前記画素アレイは第１基板に配されており、
前記アナログ回路は、前記第１基板に積層された第２基板に配されている
ことを特徴とする請求項１４乃至１８のいずれか１項に記載の光電変換装置。
前記アナログ回路は、前記第１基板に積層された第２基板に配されている
ことを特徴とする請求項１４乃至１８のいずれか１項に記載の光電変換装置。
【請求項20】
前記複数の画素は、複数の行をなすように配されており
前記複数の第１信号線は、複数の行の画素から同時に信号を読み出すことができるように構成されている
ことを特徴とする請求項１乃至１９のいずれか１項に記載の光電変換装置。
前記複数の第１信号線は、複数の行の画素から同時に信号を読み出すことができるように構成されている
ことを特徴とする請求項１乃至１９のいずれか１項に記載の光電変換装置。
【請求項21】
請求項１乃至２０のいずれか１項に記載の光電変換装置と、
前記光電変換装置に対応した光学装置、
前記光電変換装置を制御する制御装置、
前記光電変換装置から出力された信号を処理する処理装置、
前記光電変換装置で得られた情報を表示する表示装置、
前記光電変換装置で得られた情報を記憶する記憶装置、及び
前記光電変換装置で得られた情報に基づいて動作する機械装置、の少なくともいずれかと、を備えることを特徴とする機器。
前記光電変換装置に対応した光学装置、
前記光電変換装置を制御する制御装置、
前記光電変換装置から出力された信号を処理する処理装置、
前記光電変換装置で得られた情報を表示する表示装置、
前記光電変換装置で得られた情報を記憶する記憶装置、及び
前記光電変換装置で得られた情報に基づいて動作する機械装置、の少なくともいずれかと、を備えることを特徴とする機器。
【請求項22】
前記処理装置は、複数の光電変換部にて生成された画像信号をそれぞれ処理し、前記光電変換装置から被写体までの距離情報を取得することを特徴とする請求項２１に記載の機器。
【請求項23】
基板と、
複数の列をなすように配された複数の画素を含み、前記基板に配された画素アレイと、
対応する列の画素から出力される信号を各々が伝送する複数の第１信号線と、
前記基板に配され、前記複数の画素からの信号を処理するアナログ回路と、
前記複数の画素からの信号を列ごとに前記アナログ回路に伝送する複数の第２信号線と、
前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するスイッチと、
前記基板に配されたシフトレジスタと、
を有し、前記基板に対する平面視において、前記シフトレジスタは、前記画素アレイと前記アナログ回路の間に配されている光電変換装置の駆動方法であって、
前記シフトレジスタが前記スイッチを制御することにより、前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するステップを有する
ことを特徴とする光電変換装置の駆動方法。
複数の列をなすように配された複数の画素を含み、前記基板に配された画素アレイと、
対応する列の画素から出力される信号を各々が伝送する複数の第１信号線と、
前記基板に配され、前記複数の画素からの信号を処理するアナログ回路と、
前記複数の画素からの信号を列ごとに前記アナログ回路に伝送する複数の第２信号線と、
前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するスイッチと、
前記基板に配されたシフトレジスタと、
を有し、前記基板に対する平面視において、前記シフトレジスタは、前記画素アレイと前記アナログ回路の間に配されている光電変換装置の駆動方法であって、
前記シフトレジスタが前記スイッチを制御することにより、前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するステップを有する
ことを特徴とする光電変換装置の駆動方法。
【請求項24】
複数の列をなすように配された複数の画素を含む画素アレイと、
対応する列の画素から出力される信号を各々が伝送する複数の第１信号線と、
前記複数の画素からの信号を処理するアナログ回路と、
前記複数の画素からの信号を列ごとに前記アナログ回路に伝送する複数の第２信号線と、
前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するスイッチと、
を有する光電変換装置の駆動方法であって、
１フレームの読み出し期間内に前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するように前記スイッチを制御するステップを有する
ことを特徴とする光電変換装置の駆動方法。
対応する列の画素から出力される信号を各々が伝送する複数の第１信号線と、
前記複数の画素からの信号を処理するアナログ回路と、
前記複数の画素からの信号を列ごとに前記アナログ回路に伝送する複数の第２信号線と、
前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するスイッチと、
を有する光電変換装置の駆動方法であって、
１フレームの読み出し期間内に前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するように前記スイッチを制御するステップを有する
ことを特徴とする光電変換装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は光電変換装置及び光電変換装置の駆動方法に関する。
【背景技術】
【0002】
特許文献１は、画素アレイ部からのアナログ信号を処理するアナログ回路が冗長構成とされている固体撮像装置を開示している。これにより、特許文献１の固体撮像装置においては、歩留まりが改善される旨、開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００９－２１３０１２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１に記載されているような光電変換装置の回路構成においては、半導体基板上における回路の占有面積が増大し得る。
【0005】
そこで、本発明は、回路の占有面積を低減し得る光電変換装置及び光電変換装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一観点によれば、基板と、複数の列をなすように配された複数の画素を含み、前記基板に配された画素アレイと、対応する列の画素から出力される信号を各々が伝送する複数の第１信号線と、前記基板に配され、前記複数の画素からの信号を処理するアナログ回路と、前記複数の画素からの信号を列ごとに前記アナログ回路に伝送する複数の第２信号線と、前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するスイッチと、前記基板に配され、前記スイッチを制御するシフトレジスタと、を有し、前記基板に対する平面視において、前記シフトレジスタは、前記画素アレイと前記アナログ回路の間に配されていることを特徴とする光電変換装置が提供される。
【0007】
本発明の他の一観点によれば、複数の列をなすように配された複数の画素を含む画素アレイと、対応する列の画素から出力される信号を各々が伝送する複数の第１信号線と、前記複数の画素からの信号を処理するアナログ回路と、前記複数の画素からの信号を列ごとに前記アナログ回路に伝送する複数の第２信号線と、前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するスイッチと、を有し、前記スイッチは、１フレームの読み出し期間内に前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するように制御されることを特徴とする光電変換装置が提供される。
【0008】
本発明の他の一観点によれば、基板と、複数の列をなすように配された複数の画素を含み、前記基板に配された画素アレイと、対応する列の画素から出力される信号を各々が伝送する複数の第１信号線と、前記基板に配され、前記複数の画素からの信号を処理するアナログ回路と、前記複数の画素からの信号を列ごとに前記アナログ回路に伝送する複数の第２信号線と、前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するスイッチと、前記基板に配されたシフトレジスタと、を有する光電変換装置の駆動方法であって、前記シフトレジスタが前記スイッチを制御することにより、前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するステップを有し、前記基板に対する平面視において、前記シフトレジスタは、前記画素アレイと前記アナログ回路の間に配されていることを特徴とする光電変換装置の駆動方法が提供される。
【0009】
本発明の他の一観点によれば、複数の列をなすように配された複数の画素を含む画素アレイと、対応する列の画素から出力される信号を各々が伝送する複数の第１信号線と、前記複数の画素からの信号を処理するアナログ回路と、前記複数の画素からの信号を列ごとに前記アナログ回路に伝送する複数の第２信号線と、前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するスイッチと、を有する光電変換装置の駆動方法であって、１フレームの読み出し期間内に前記複数の第１信号線と前記複数の第２信号線の接続の組み合わせを変更するように前記スイッチを制御するステップを有することを特徴とする光電変換装置の駆動方法が提供される。
【発明の効果】
【0010】
本発明によれば、回路の占有面積を低減し得る光電変換装置及び光電変換装置の駆動方法が提供される。
【図面の簡単な説明】
【0011】
【図1】第１実施形態に係る光電変換装置のブロック図である。
【図2】第１実施形態に係る画素アレイの回路図である。
【図3】第１実施形態に係るデジタルラインメモリ及び水平走査回路の回路図である。
【図4】第１実施形態に係る選択部の回路図である。
【図5】第１実施形態に係る選択部のレイアウト図である。
【図6】第１実施形態に係るシフトレジスタの設定を示すタイミング図である。
【図7】第１実施形態に係る画素列信号線と周辺回路列信号線の接続を示す表である。
【図8】第１実施形態に係る画素アレイの動作を示すタイミング図である。
【図9】第２実施形態に係る光電変換装置のブロック図である。
【図10】第２実施形態に係るシフトレジスタの設定を示すタイミング図である。
【図11】第２実施形態に係る画素列信号線と周辺回路列信号線の接続を示す表である。
【図12】第３実施形態に係る光電変換装置のブロック図である。
【図13】第３実施形態に係るシフトレジスタの設定を示すタイミング図である。
【図14】第４実施形態に係る光電変換装置のブロック図である。
【図15】第４実施形態に係る画素列信号線と周辺回路列信号線の接続を示す表である。
【図16】第５実施形態に係る光電変換装置のブロック図である。
【図17】第５実施形態に係る画素列信号線と周辺回路列信号線の接続を示す表である。
【図18】第６実施形態に係る光電変換装置の動作を示す模式的に示すブロック図である。
【図19】第７実施形態に係る機器のブロック図である。
【図20】第８実施形態に係る機器のブロック図である。
【発明を実施するための形態】
【0012】
以下、図面を参照しつつ、本発明の実施形態を説明する。複数の図面にわたって同一の要素又は対応する要素には共通の符号が付されており、その説明は省略又は簡略化されることがある。
【0013】
［第１実施形態］
図１は、本実施形態に係る光電変換装置のブロック図である。図２は、本実施形態に係る画素アレイの回路図である。図３は、本実施形態に係るデジタルラインメモリ及び水平走査回路の回路図である。図４は、本実施形態に係る選択部の回路図である。図５は、本実施形態に係る選択部のレイアウト図である。図１から図５を相互に参照しつつ、本実施形態に係る光電変換装置の構成を説明する。
図１は、本実施形態に係る光電変換装置のブロック図である。図２は、本実施形態に係る画素アレイの回路図である。図３は、本実施形態に係るデジタルラインメモリ及び水平走査回路の回路図である。図４は、本実施形態に係る選択部の回路図である。図５は、本実施形態に係る選択部のレイアウト図である。図１から図５を相互に参照しつつ、本実施形態に係る光電変換装置の構成を説明する。
【0014】
図１に示されているように、光電変換装置１は、画素アレイ２、垂直走査回路３、制御回路４、スイッチ群５、シフトレジスタ６、アナログ周辺回路７、デジタルラインメモリ１１、水平走査回路１２、出力処理回路１４及び出力端子１７、１８を有している。光電変換装置１を構成するこれらの回路は、シリコン等の半導体基板に形成され得る。なお、本実施形態の光電変換装置１は、画像を取得する撮像装置であるものとするが、これに限定されるものではない。例えば、光電変換装置１は、焦点検出装置、測距装置、ＴＯＦ（Ｔｉｍｅ－Ｏｆ－Ｆｌｉｇｈｔ）カメラ等であってもよい。
【0015】
制御回路４は、垂直走査回路３、シフトレジスタ６、アナログ周辺回路７、デジタルラインメモリ１１及び水平走査回路１２に制御信号を供給することによりこれらを制御する。画素アレイ２は、複数の行及び複数の列をなすように配された複数の画素を有する。典型的には、画素アレイ２の行数及び列数はいずれも数千であり得るが、本実施形態では説明の簡略化のため、画素アレイ２の行数及び列数は４行×３列であるものとする。
【0016】
垂直走査回路３は、画素アレイ２の各画素に含まれるトランジスタをオン（導通状態）又はオフ（非導通状態）に制御するための制御信号を画素アレイ２の各行に設けられた制御信号線を介して供給する走査回路である。垂直走査回路３は、シフトレジスタ、アドレスデコーダ等の論理回路により構成され得る。ここで、画素アレイ２に供給される制御信号は複数の種類の制御信号を含み得るため、各行の制御信号線は複数の駆動配線の組として構成され得る。画素アレイ２の各列には画素列信号線ＰＶＬ０、ＰＶＬ１、ＰＶＬ２（第１信号線）が設けられており、画素からの信号が列ごとに画素列信号線ＰＶＬ０、ＰＶＬ１、ＰＶＬ２に読み出される。なお、画素アレイ２は、画素のリセット状態に基づく信号と、画素において光電変換により生成された信号とを出力し得る。
【0017】
ここで、図２を参照して、画素アレイ２の構成をより詳細に説明する。画素アレイ２は、画素２０ａ及び画素２０ｂを１ブロックとする繰り返し配列をなしている。画素２０ａ及び画素２０ｂの構成を説明する。画素２０ａは、光電変換部Ｄａ１、Ｄｂ１、転送トランジスタＭａ１、Ｍｂ１、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４を有している。画素２０ｂは、光電変換部Ｄａ２、Ｄｂ２及び転送トランジスタＭａ２、Ｍｂ２を有している。
【0018】
これらのトランジスタは、制御電極としてゲートを有するＭＯＳトランジスタにより構成される。転送トランジスタＭａ１、Ｍｂ１、リセットトランジスタＭ２及び選択トランジスタＭ４のゲートには、垂直走査回路３から制御信号線を介して、これらのトランジスタを制御するための制御信号φＴＸａ１、φＴＸｂ１、φＲＥＳ１、φＳＥＬ１が入力される。転送トランジスタＭａ２、Ｍｂ２のゲートには、垂直走査回路３から制御信号線を介して、これらのトランジスタを制御するための制御信号φＴＸａ２、φＴＸｂ２が入力される。なお、これらの制御信号の末尾の数値はこれらの信号が入力される画素の行番号を示している。
【0019】
光電変換部Ｄａ１、Ｄｂ１、Ｄａ２、Ｄｂ２は、光電変換により入射光に応じた電荷を生成するとともに、当該電荷を蓄積する光電変換素子である。光電変換部Ｄａ１、Ｄｂ１、Ｄａ２、Ｄｂ２は半導体基板内に形成されたフォトダイオードにより構成され得る。光電変換部Ｄａ１、Ｄｂ１、Ｄａ２、Ｄｂ２を構成するフォトダイオードのアノードは接地電位が供給される接地配線に接続されている。光電変換部Ｄａ１、Ｄｂ１、Ｄａ２、Ｄｂ２を構成するフォトダイオードのカソードは、転送トランジスタＭａ１、Ｍｂ１、Ｍａ２、Ｍｂ２のソースにそれぞれ接続されている。
【0020】
転送トランジスタＭａ１、Ｍｂ１、Ｍａ２、Ｍｂ２のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートはフローティングディフュージョンＮＦに接続されている。転送トランジスタＭａ１、Ｍｂ１、Ｍａ２、Ｍｂ２の各々は、オンとなることにより対応する光電変換部の電荷をフローティングディフュージョンＮＦに転送する。フローティングディフュージョンＮＦの容量により、フローティングディフュージョンＮＦの電位は光電変換部Ｄａ１、Ｄｂ１、Ｄａ２、Ｄｂ２から転送された電荷に応じて変化する。
【0021】
リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電源電位を有する電源配線に接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、画素列信号線ＰＶＬ１に接続されている。増幅トランジスタＭ３は、画素列信号線ＰＶＬ１に接続された電流源（後述する電流源Ｉｂ１又は電流源Ｉｂ２）とともにソースフォロワ回路を構成する。このソースフォロワ回路は、フローティングディフュージョンＮＦの電位に基づく信号を選択トランジスタＭ４を介して画素列信号線ＰＶＬ１に出力する。リセットトランジスタＭ２は、オンとなることによりフローティングディフュージョンＮＦの電位をリセットする。
【0022】
画素２０ａは、入射光が光電変換部Ｄａ１、Ｄｂ１に導かれるまでの光路上に配されたマイクロレンズ及びカラーフィルタを有している。マイクロレンズは、入射光を光電変換部Ｄａ１、Ｄｂ１に集光する。カラーフィルタは、所定の色の光を選択的に透過する。すなわち、光電変換部Ｄａ１、Ｄｂ１は共通のマイクロレンズを有している。これにより、光電変換部Ｄａ１が蓄積した電荷に基づくＡ信号と、光電変換部Ｄｂ１が蓄積した電荷に基づくＢ信号に基づく位相差検出方式の焦点検出を行うことができる。また、光電変換部Ｄａ１が蓄積した電荷と光電変換部Ｄｂ１が蓄積した電荷の和に基づくＡ＋Ｂ信号を用いて画像の生成を行うこともできる。また、画素２０ｂも同様に、入射光が光電変換部Ｄａ２、Ｄｂ２に導かれるまでの光路上に配されたマイクロレンズ及びカラーフィルタを有している。
【0023】
本実施形態では、２つの異なる行に配された画素２０ａ、２０ｂが１組のリセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４を共有している。これにより、一画素当たりのトランジスタの個数を削減することができる。しかしながら、この画素回路構成を採用することは必須ではない。
【0024】
スイッチ群５は、画素列信号線ＰＶＬ０、ＰＶＬ１、ＰＶＬ２にそれぞれ対応して設けられた複数のスイッチＳＷ０、ＳＷ１、ＳＷ２を有している。シフトレジスタ６は、スイッチ群５を制御する回路である。シフトレジスタ６は、画素列信号線ＰＶＬ０、ＰＶＬ１、ＰＶＬ２にそれぞれ対応して設けられた複数のフリップフロップＦＦ０、ＦＦ１、ＦＦ２を有している。図１に示されているように、スイッチ群５及びシフトレジスタ６は、半導体基板に対する平面視において、画素アレイ２とアナログ周辺回路７の間に配されている。
【0025】
複数のスイッチＳＷ０、ＳＷ１、ＳＷ２の各々は、１つの入力端子と２つの出力端子と制御端子とを有している。複数のスイッチＳＷ０、ＳＷ１、ＳＷ２の各々の入力端子は、シフトレジスタ６から制御端子に入力される制御信号に応じて、第１出力端子（図１における左側の端子）と第２出力端子（図１における右側の端子）のいずれかと電気的に接続される。なお、各スイッチにおいて、制御信号がローレベルのときに入力端子と第１出力端子が接続され、制御信号がハイレベルのときに入力端子と第２出力端子が接続されるものとする。
【0026】
光電変換装置１には、スイッチ群５からアナログ周辺回路７に向かって延在する複数の周辺回路列信号線ＲＶＬ０、ＲＶＬ１、ＲＶＬ２、ＲＶＬ３（第２信号線）が配されている。スイッチＳＷ０の入力端子は、画素列信号線ＰＶＬ０に接続されている。スイッチＳＷ０の第１出力端子は周辺回路列信号線ＲＶＬ０に接続されており、スイッチＳＷ０の第２出力端子は周辺回路列信号線ＲＶＬ１に接続されている。スイッチＳＷ１の入力端子は、画素列信号線ＰＶＬ１に接続されている。スイッチＳＷ１の第１出力端子は周辺回路列信号線ＲＶＬ１に接続されており、スイッチＳＷ１の第２出力端子は周辺回路列信号線ＲＶＬ２に接続されている。スイッチＳＷ２の入力端子は、画素列信号線ＰＶＬ２に接続されている。スイッチＳＷ２の第１出力端子は周辺回路列信号線ＲＶＬ２に接続されており、スイッチＳＷ２の第２出力端子は周辺回路列信号線ＲＶＬ３に接続されている。このように、スイッチ群５は、１つの画素列信号線を２つの周辺回路列信号線のいずれかと接続させるように構成されている。
【0027】
フリップフロップＦＦ０、ＦＦ１、ＦＦ２の各々は、入力端子Ｄ、クロック端子ＣＫ、ＣＫＢ及び出力端子Ｑ、ＱＢを有している。フリップフロップＦＦ０、ＦＦ１、ＦＦ２の各々のクロック端子ＣＫには、制御回路４からクロック信号φＣＫが入力される。また、それらのクロック端子ＣＫＢには、制御回路４から、クロック信号φＣＫを論理反転した信号であるクロック信号φＣＫＢが入力される。
【0028】
フリップフロップＦＦ０の入力端子Ｄには、制御回路４から制御信号φＤａｔａ＿ＩＮが入力される。フリップフロップＦＦ０の出力端子Ｑから出力される信号は、スイッチＳＷ０の制御端子及びフリップフロップＦＦ１の入力端子Ｄに入力される。フリップフロップＦＦ１の出力端子Ｑから出力される信号は、スイッチＳＷ１の制御端子及びフリップフロップＦＦ２の入力端子Ｄに入力される。フリップフロップＦＦ２の出力端子Ｑから出力される信号は、スイッチＳＷ２の制御端子に入力される。なお、フリップフロップＦＦ０、ＦＦ１、ＦＦ２の出力端子ＱＢは出力端子Ｑの信号を論理反転した信号を出力する端子である。出力端子ＱＢからの信号もスイッチの制御に用いられ得るが、図１においては図示が省略されている。
【0029】
アナログ周辺回路７は画素アレイ２から出力された信号を処理する。アナログ周辺回路７において行われる信号処理は、信号の増幅、アナログデジタル変換等を含み得る。アナログ周辺回路７は、電流源Ｉｂ０、Ｉｂ１、Ｉｂ２、Ｉｂ３、クランプ容量Ｃ０、Ｃ１、Ｃ２、Ｃ３及び比較器Ｃｏｍｐ０、Ｃｏｍｐ１、Ｃｏｍｐ２、Ｃｏｍｐ３を有している。
【0030】
電流源Ｉｂ０、Ｉｂ１、Ｉｂ２、Ｉｂ３は、それぞれ、周辺回路列信号線ＲＶＬ０、ＲＶＬ１、ＲＶＬ２、ＲＶＬ３に接続されている。電流源Ｉｂ０、Ｉｂ１、Ｉｂ２、Ｉｂ３の各々は、対応する列の増幅トランジスタＭ３とともにソースフォロワ回路を構成する。
【0031】
クランプ容量Ｃ０の第１端子は、周辺回路列信号線ＲＶＬ０に接続されており、クランプ容量Ｃ０の第２端子は、比較器Ｃｏｍｐ０の反転入力端子に接続されている。クランプ容量Ｃ１、Ｃ２、Ｃ３もこれと同様に周辺回路列信号線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３と比較器Ｃｏｍｐ１、Ｃｏｍｐ２、Ｃｏｍｐ３の間にそれぞれ接続されている。比較器Ｃｏｍｐ０、Ｃｏｍｐ１、Ｃｏｍｐ２、Ｃｏｍｐ３の各々の非反転入力端子には、制御回路４又は不図示の参照信号生成回路から参照信号ＲＡＭＰが入力される。参照信号ＲＡＭＰは、時間に応じて電位が変動する信号であり、例えばランプ信号であり得る。比較器Ｃｏｍｐ０、Ｃｏｍｐ１、Ｃｏｍｐ２、Ｃｏｍｐ３の各々は、反転入力端子の電位と非反転入力端子の電位の比較結果を示す信号をデジタルラインメモリ１１に出力する。デジタルラインメモリ１１は、比較器に対応したメモリを有しており、比較結果が反転した時刻に応じたデジタル信号を記憶する。この処理により、画素アレイ２からの信号のアナログデジタル（ＡＤ）変換が行われる。このように、アナログ周辺回路７には、電流源、クランプ容量及び比較器を含むアナログ回路が、複数の周辺回路列信号線の各々に対応して配されている。アナログ周辺回路７は、画素からの信号に対してＡＤ変換等の処理を行う。アナログ回路及び周辺回路列信号線の数は、画素列信号線の数よりも多く、アナログ周辺回路７は冗長構成である。
【0032】
水平走査回路１２は、制御回路４からの制御信号に基づいて、デジタルラインメモリ１１内の複数のメモリに接続されたスイッチをオン又はオフに制御するための制御信号を当該スイッチに供給する。これにより、複数のメモリから、順次、水平転送線１３を介して出力処理回路１４に信号が出力される。出力処理回路１４は、デジタルシグナルプロセッサ、シリアライザ、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）回路等を含み得る。デジタルシグナルプロセッサは、入力された信号の相関二重サンプリング等の信号処理を行う。シリアライザは、入力された信号をパラレルシリアル変換する。ＬＶＤＳ回路は、処理後の信号を、出力端子１７、１８を介して、ＬＶＤＳ方式により外部に出力する。
【0033】
図３を参照してデジタルラインメモリ１１及び水平走査回路１２の構成をより詳細に説明する。デジタルラインメモリ１１は、メモリＭＥＭ０、ＭＥＭ１、ＭＥＭ２、ＭＥＭ３及びスイッチＳＷＴ０、ＳＷＴ１、ＳＷＴ２、ＳＷＴ３を有している。水平走査回路１２は、スイッチＳＷＴ０、ＳＷＴ１、ＳＷＴ２、ＳＷＴ３を制御するシフトレジスタ２１と、シフトレジスタ２１を制御するシフトレジスタ２２とを有している。シフトレジスタ２１は、フリップフロップＦＦＴ０、ＦＦＴ１、ＦＦＴ２、ＦＦＴ３及びスイッチＳＷＵ０、ＳＷＵ１、ＳＷＵ２、ＳＷＵ３、ＳＷＲ０、ＳＷＲ１、ＳＷＲ２、ＳＷＲ３、ＳＷＳ０、ＳＷＳ１、ＳＷＳ２、ＳＷＳ３を有している。シフトレジスタ２２は、フリップフロップＦＦＲ０、ＦＦＲ１、ＦＦＲ２、ＦＦＲ３を有している。各スイッチは、制御端子に入力される制御信号がハイレベルのときにオン状態であり、ローレベルのときにオフ状態であるものとする。
【0034】
メモリＭＥＭ０、ＭＥＭ１、ＭＥＭ２、ＭＥＭ３は、比較器Ｃｏｍｐ０、Ｃｏｍｐ１、Ｃｏｍｐ２、Ｃｏｍｐ３にそれぞれ対応して配されている。メモリＭＥＭ０、ＭＥＭ１、ＭＥＭ２、ＭＥＭ３には、制御回路４又は不図示のカウンタからカウント信号φＣＯＵＮＴＥＲ＿ＩＮが入力される。メモリＭＥＭ０、ＭＥＭ１、ＭＥＭ２、ＭＥＭ３は、対応する比較器からの出力信号の電位が反転した時刻のカウント値を記憶する。このときメモリＭＥＭ０、ＭＥＭ１、ＭＥＭ２、ＭＥＭ３に記憶される値は周辺回路列信号線ＲＶＬ０、ＲＶＬ１、ＲＶＬ２、ＲＶＬ３の電位に対応したデジタル信号である。このようにして、メモリＭＥＭ０、ＭＥＭ１、ＭＥＭ２、ＭＥＭ３にはＡＤ変換後のデジタル信号が記憶される。スイッチＳＷＴ０、ＳＷＴ１、ＳＷＴ２、ＳＷＴ３の各々の第１端子は対応するメモリに接続されており、第２端子は水平転送線１３に接続されている。スイッチＳＷＴ０、ＳＷＴ１、ＳＷＴ２、ＳＷＴ３の各々がシフトレジスタ２１の制御に応じてオンになることにより、メモリＭＥＭ０、ＭＥＭ１、ＭＥＭ２、ＭＥＭ３に保持されている信号が水平転送線１３に出力される。
【0035】
フリップフロップＦＦＲ０、ＦＦＲ１、ＦＦＲ２、ＦＦＲ３の各々は、入力端子Ｄ、クロック端子ＣＫ、ＣＫＢ及び出力端子Ｑ、ＱＢを有している。フリップフロップＦＦＲ０、ＦＦＲ１、ＦＦＲ２、ＦＦＲ３の出力端子ＱＢは出力端子Ｑの信号を論理反転した信号を出力する端子である。フリップフロップＦＦＲ０、ＦＦＲ１、ＦＦＲ２、ＦＦＲ３の各々のクロック端子ＣＫには、制御回路４からクロック信号φＣＫＲが入力される。また、それらのクロック端子ＣＫＢには、制御回路４から、クロック信号φＣＫＲを論理反転した信号であるクロック信号φＣＫＲＢが入力される。
【0036】
フリップフロップＦＦＲ０の入力端子Ｄには、制御回路４から制御信号φＤａｔａＲ＿ＩＮが入力される。フリップフロップＦＦＲ０の出力端子Ｑから出力される信号は、スイッチＳＷＲ０の制御端子及びフリップフロップＦＦＲ１の入力端子Ｄに入力される。フリップフロップＦＦＲ０の出力端子ＱＢから出力される信号は、スイッチＳＷＵ０の制御端子及びスイッチＳＷＳ０の制御端子に入力される。２段目以降のフリップフロップＦＦＲ１、ＦＦＲ２、ＦＦＲ３は同様の接続関係をなしているため説明を省略する。
【0037】
フリップフロップＦＦＴ０、ＦＦＴ１、ＦＦＴ２、ＦＦＴ３の各々は、入力端子Ｄ、クロック端子ＣＫ、ＣＫＢ及び出力端子Ｑ、ＱＢを有している。フリップフロップＦＦＴ０、ＦＦＴ１、ＦＦＴ２、ＦＦＴ３の各々のクロック端子ＣＫには、制御回路４からクロック信号φＣＫＳが入力される。また、それらのクロック端子ＣＫＢには、制御回路４から、クロック信号φＣＫＳを論理反転した信号であるクロック信号φＣＫＳＢが入力される。なお、フリップフロップＦＦＴ０、ＦＦＴ１、ＦＦＴ２、ＦＦＴ３の出力端子ＱＢは出力端子Ｑの信号を論理反転した信号を出力する端子である。出力端子ＱＢからの信号もスイッチの制御に用いられ得るが、図３においては図示が省略されている。
【0038】
制御回路４から制御信号φＤａｔａＳ＿ＩＮが入力される入力ノードは、スイッチＳＷＵ０の第１端子及びスイッチＳＷＲ０の第１端子と接続されている。スイッチＳＷＵ０の第２端子は、フリップフロップＦＦＴ０の入力端子Ｄと接続されている。フリップフロップＦＦＴ０の出力端子Ｑは、スイッチＳＷＳ０の第１端子と接続されている。スイッチＳＷＲ０の第２端子及びＳＷＳ０の第２端子は、スイッチＳＷＵ１及びスイッチＳＷＲ１の第１端子と接続されている。ここで、フリップフロップＦＦＴ０の出力端子ＱとスイッチＳＷＳ０の第１端子の間のノードの電位が、スイッチＳＷＴ０の制御信号としてスイッチＳＷＴ０に出力される。
【0039】
フリップフロップＦＦＲ０の出力端子Ｑがローレベルで出力端子ＱＢがハイレベルのとき、スイッチＳＷＲ０がオフであり、スイッチＳＷＵ０、ＳＷＳ０がオンである。このとき、フリップフロップＦＦＴ０はシフトレジスタの回路に組み込まれる。フリップフロップＦＦＲ０の出力端子Ｑがハイレベルで出力端子ＱＢがローレベルのとき、スイッチＳＷＲ０がオンであり、スイッチＳＷＵ０、ＳＷＳ０がオフである。このとき、フリップフロップＦＦＴ０は非接続状態となり、シフトレジスタに組み込まれない。したがって、このときにはスイッチＳＷＴ０はオンにならず、メモリＭＥＭ０の信号は読み出されない。２段目以降のフリップフロップＦＦＲ１、ＦＦＲ２、ＦＦＲ３は同様の接続関係をなしているため説明を省略する。
【0040】
このように、シフトレジスタ２１は複数のスイッチを有しており、スイッチの動作により、一部のフリップフロップを飛ばしてシフトレジスタを動作させることができる。これにより、メモリＭＥＭ０、ＭＥＭ１、ＭＥＭ２、ＭＥＭ３の一部を読み出さないようにする水平転送を行うことが可能である。
【0041】
次に、スイッチ群５内のスイッチとシフトレジスタ６内のフリップフロップのより具体的な構成を説明する。図４は、図１におけるフリップフロップＦＦ１とスイッチＳＷ１を含む選択部１０のより具体的な回路構成を示している。
【0042】
フリップフロップＦＦ１は、インバータＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４及びスイッチＳＷＦ１、ＳＷＦ２、ＳＷＦ３、ＳＷＦ４を有している。スイッチＳＷＦ１、ＳＷＦ４の制御端子には、クロック信号φＣＫが入力される。スイッチＳＷＦ２、ＳＷＦ３の制御端子には、クロック信号φＣＫＢが入力される。各スイッチは、制御端子に入力される制御信号がハイレベルのときにオン状態であり、ローレベルのときにオフ状態であるものとする。
【0043】
スイッチＳＷＦ１の第１端子は、フリップフロップＦＦ１の入力端子Ｄである。スイッチＳＷＦ１の第２端子は、インバータＩＮ１の入力端子及びスイッチＳＷＦ２の第１端子に接続されている。インバータＩＮ１の出力端子は、インバータＩＮ２の入力端子及びスイッチＳＷＦ３の第１端子に接続されている。インバータＩＮ２の出力端子はスイッチＳＷＦ２の第２端子に接続されている。スイッチＳＷＦ３の第２端子は、インバータＩＮ３の入力端子及びスイッチＳＷＦ４の第１端子に接続されている。インバータＩＮ３の出力端子は、インバータＩＮ４の入力端子に接続されている。インバータＩＮ４の出力端子はスイッチＳＷＦ４の第２端子に接続されている。インバータＩＮ４の入力端子のノードはフリップフロップＦＦ１の出力端子Ｑであり、インバータＩＮ４の出力端子のノードはフリップフロップＦＦ１の出力端子ＱＢである。クロック信号φＣＫにハイレベルのパルスが入力されると、そのタイミングにおいて入力端子Ｄに入力されている信号のレベルがフリップフロップＦＦ１に取り込まれ、そのレベルの信号が出力端子Ｑから出力される。
【0044】
スイッチＳＷ１は、ＮＭＯＳトランジスタＮＭ１、ＮＭ２及びＰＭＯＳトランジスタＰＭ１、ＰＭ２を有している。フリップフロップＦＦ１の出力端子Ｑの出力信号は、ＰＭＯＳトランジスタＰＭ１のゲート及びＮＭＯＳトランジスタＮＭ２のゲートに入力される。フリップフロップＦＦ１の出力端子ＱＢの出力信号は、ＮＭＯＳトランジスタＮＭ１のゲート及びＰＭＯＳトランジスタＰＭ２のゲートに入力される。画素列信号線ＰＶＬ１は、ＮＭＯＳトランジスタＮＭ１、ＮＭ２のドレイン及びＰＭＯＳトランジスタＰＭ１、ＰＭ２のソースに接続されている。周辺回路列信号線ＲＶＬ１は、ＮＭＯＳトランジスタＮＭ１のソース及びＰＭＯＳトランジスタＰＭ１のドレインに接続されている。周辺回路列信号線ＲＶＬ２は、ＮＭＯＳトランジスタＮＭ２のソース及びＰＭＯＳトランジスタＰＭ２のドレインに接続されている。
【0045】
出力端子Ｑから出力される制御信号がローレベルであり、出力端子ＱＢから出力される制御信号がハイレベルであるとき、ＮＭＯＳトランジスタＮＭ１及びＰＭＯＳトランジスタＰＭ１はオン状態である。また、このとき、ＮＭＯＳトランジスタＮＭ２及びＰＭＯＳトランジスタＰＭ２はオフ状態である。したがって、画素列信号線ＰＶＬ１と周辺回路列信号線ＲＶＬ１が電気的に接続される。
【0046】
出力端子Ｑから出力される制御信号がハイレベルであり、出力端子ＱＢから出力される制御信号がローレベルであるとき、ＮＭＯＳトランジスタＮＭ１及びＰＭＯＳトランジスタＰＭ１はオフ状態である。また、このとき、ＮＭＯＳトランジスタＮＭ２及びＰＭＯＳトランジスタＰＭ２はオン状態である。したがって、画素列信号線ＰＶＬ１と周辺回路列信号線ＲＶＬ２が電気的に接続される。
【0047】
次に、図５を参照して、スイッチ群５内のスイッチとシフトレジスタ６内のフリップフロップのより具体的なレイアウトを説明する。図５は、フリップフロップＦＦ１及びスイッチＳＷ１を構成するＭＯＳトランジスタの配置と信号を伝送する配線とのレイアウトを模式的に示している。図５の「アクティブ領域」は、ＭＯＳトランジスタが形成される半導体基板のアクティブ領域の配置を示している。図５の「ポリシリコン」は、ＭＯＳトランジスタのゲート電極を形成するポリシリコンの配置を示している。図５の「メタル１」及び「メタル２」は、半導体基板の上方に層間絶縁膜を間に介して形成される２層の配線層の配置を示している。なお、「メタル１」よりも「メタル２」の方が半導体基板から遠い層であるものとする。図５の「コンタクト」及び「ビア」は、配線層とアクティブ領域又はポリシリコンとを接続するコンタクト及び配線層間を接続するビアの配置を示している。
【0048】
図５に示されている「Ｄ」、「ＣＫ」、「ＣＫＢ」、「Ｑ」、「ＱＢ」、「ＰＶＬ１」、「ＲＶＬ１」及び「ＲＶＬ２」は、図１又は図４に示されているこれらの端子に対応する配線を示している。図５に示されている「ＶＤＤ」及び「ＶＳＳ」は、フリップフロップを構成するインバータの電源端子に対応する配線を示している。
【0049】
図５に示されているように、スイッチ群５とシフトレジスタ６が画素アレイ２とアナログ周辺回路７の間に配されているため、フリップフロップＦＦ１を構成するトランジスタとスイッチＳＷ１を構成するトランジスタは近傍に配されている。また、画素からの信号が流れる方向（画素列信号線ＰＶＬ１等が延在する方向）を縦方向とし、縦方向に垂直な方向を横方向とする。このとき、図５に示されているように、フリップフロップＦＦ１とスイッチＳＷ１は横方向に並ぶように配されている。このようなレイアウトを採用することにより、フリップフロップＦＦ１の出力端子Ｑ、ＱＢの近傍にスイッチＳＷ１の入力端子を配することができる。これにより、フリップフロップＦＦ１の出力とスイッチＳＷ１の入力との間の配線に要する面積が少ない。
【0050】
一方、特許文献１の図３、図５等のように比較器を切り替えるスイッチを制御するシフトレジスタが比較器よりも後段に配置されている回路構成においては、シフトレジスタの出力からスイッチの入力に向かって延在する配線が長い。このような回路構成では、この配線の要する面積を多く要する。これに対し、本実施形態では、スイッチ群５のスイッチを制御するシフトレジスタ６が画素アレイ２とアナログ周辺回路７の間に配されているため、シフトレジスタ６とスイッチ群５の間の配線が短く、配線に要する面積を低減することができる。したがって、本実施形態によれば、回路の占有面積を低減し得る光電変換装置１が提供される。
【0051】
図６（ａ）及び図６（ｂ）は、本実施形態に係るシフトレジスタの設定を示すタイミング図である。図７（ａ）及び図７（ｂ）は、実施形態に係る画素列信号線と周辺回路列信号線の接続を示す表である。図８は、本実施形態に係る画素アレイ２の動作を示すタイミング図である。図６（ａ）から図８を更に参照しつつ、本実施形態に係る光電変換装置１の駆動方法を説明する。
【0052】
シフトレジスタの設定の説明に先立って、不使用列の設定について説明する。本実施形態では、上述のように、画素アレイ２の列数及び画素列信号線の数が３本であるのに対し、周辺回路列信号線の数、アナログ周辺回路７内のアナログ回路の列数及びデジタルラインメモリ１１のメモリの列数が４つである。すなわち、１つの周辺回路列信号線に対応するアナログ回路及びメモリ（以下これらの総称を列回路と呼ぶことがある）の列数が画素アレイ２の列数よりも多い冗長構成となっている。
【0053】
これにより、本実施形態の構成では１つの列回路を選択して読み出しに使用しないようにする（不使用とする）ことができる。不使用とする列回路は、例えば、製造工程における不具合等により不良が発生していることがわかっている列回路であり得る。不良の列回路を示す位置情報（列番号等）は製造時の検査工程、光電変換装置１が搭載されるシステムの検査機能等においてあらかじめ取得済みであり、制御回路４内の記憶装置等に記憶されているものとする。なお、本実施形態の以下の説明においては、特記した場合を除き、左から２列目の周辺回路列信号線ＲＶＬ１に対応する列回路が不良であるものとする。
【0054】
まず、図６（ａ）、図６（ｂ）、図７（ａ）及び図７（ｂ）を参照しつつ、シフトレジスタの設定方法を説明する。図６（ａ）は、シフトレジスタ６に入力される制御信号φＤａｔａ＿ＩＮとクロック信号φＣＫ、φＣＫＢの時間変化を示している。図６（ｂ）は、シフトレジスタ２２に入力される制御信号φＤａｔａＲ＿ＩＮとクロック信号φＣＫＲ、φＣＫＲＢの時間変化を示している。なお、図６（ａ）及び図６（ｂ）の処理は、画素アレイ２からの信号の読み出しよりも前の時点、例えば、光電変換装置１の電源投入時等に行われる。
【0055】
図６（ａ）に示されているように、シフトレジスタ６には、クロック信号φＣＫ、φＣＫＢとして４つのパルスが入力される。１番目と４番目のパルスの入力時において制御信号φＤａｔａ＿ＩＮはローレベルであり、２番目と３番目のパルスの入力時においてφＤａｔａ＿ＩＮはハイレベルである。図６（ａ）の信号の入力後において、フリップフロップＦＦ０、ＦＦ１、ＦＦ２の出力信号のレベルは、それぞれ、４番目、３番目、２番目のパルスの入力時の制御信号φＤａｔａ＿ＩＮのレベルと一致する。すなわち、フリップフロップＦＦ０、ＦＦ１、ＦＦ２の出力信号のレベルは、それぞれ、ローレベル、ハイレベル、ハイレベルである。これらの信号は、スイッチＳＷ０、ＳＷ１、ＳＷ２の制御端子に入力され、画素列信号線と周辺回路列信号線の接続が制御される。なお、ここでのハイレベルの電位は例えば３．３Ｖであり、ローレベルの電位は例えば０Ｖである。
【0056】
図７（ｂ）は、図６（ａ）の信号がシフトレジスタ６に入力されたときの画素列信号線と周辺回路列信号線の接続を示す表である。図７（ｂ）は、縦に並ぶ２つの符号が付された画素列信号線と周辺回路列信号線が接続されていることを示している。例えば、スイッチＳＷ０にはローレベルの信号が入力されているため、スイッチＳＷ０は、画素列信号線ＰＶＬ０と周辺回路列信号線ＲＶＬ０を接続している。図７（ｂ）は、このような接続関係を表形式で示したものである。図７（ｂ）から理解されるように、周辺回路列信号線ＲＶＬ１はいずれの画素列信号線とも接続されていない。したがって、周辺回路列信号線ＲＶＬ１に対応する不良の列回路が不使用になるように制御されている。
【0057】
このように、本実施形態では、一部の列回路が不良である場合にその列回路を不使用としてその影響をなくすことができる。また、不良の検出を製造時の検査工程で実行し、不良の列回路を不使用とすることで、不良の列回路がある場合であってもその不良の影響が現れないように不使用列を設定して出荷することができる。したがって、製造工程における歩留まりが向上し、製造コストを低減することができる。
【0058】
なお、通常時（不良の列回路がない場合）には、例えば、図７（ａ）のような接続関係を適用することができる。この場合、周辺回路列信号線ＲＶＬ３に対応する列回路が不使用になる。この接続関係は、例えば、図６（ａ）における制御信号φＤａｔａ＿ＩＮを全期間に渡ってローレベルとすることで実現できる。
【0059】
図６（ｂ）に示されているように、シフトレジスタ２２には、クロック信号φＣＫＲ、φＣＫＲＢとして４つのパルスが入力される。１番目と３番目と４番目のパルスの入力時において制御信号φＤａｔａＲ＿ＩＮはローレベルであり、２番目のパルスの入力時においてφＤａｔａＲ＿ＩＮはハイレベルである。図６（ｂ）の信号の入力後において、フリップフロップＦＦＲ０、ＦＦＲ１、ＦＦＲ２、ＦＦＲ３の出力端子Ｑからの出力信号のレベルは、それぞれ、４番目、３番目、２番目、１番目のパルスの入力時の制御信号φＤａｔａ＿ＩＮのレベルと一致する。すなわち、フリップフロップＦＦＲ０、ＦＦＲ１、ＦＦＲ２、ＦＦＲ３の出力端子Ｑからの出力信号のレベルは、それぞれ、ローレベル、ハイレベル、ローレベル、ローレベルである。また、フリップフロップＦＦＲ０、ＦＦＲ１、ＦＦＲ２、ＦＦＲ３の出力端子ＱＢからの出力信号のレベルは、それぞれ、ハイレベル、ローレベル、ハイレベル、ハイレベルである。これらの信号は、シフトレジスタ２１内の各スイッチの制御端子に入力される。なお、ここでのハイレベルの電位は例えば１．２Ｖであり、ローレベルの電位は例えば０Ｖである。シフトレジスタ２１、２２は、デジタル回路用のプロセスで形成されるため、シフトレジスタ２１、２２のハイレベルの電位は、シフトレジスタ６のハイレベルの電位よりも低い電位であり得る。
【0060】
このとき、スイッチＳＷＲ０、ＳＷＲ１、ＳＷＲ２、ＳＷＲ３は、それぞれ、オフ、オン、オフ、オフである。また、スイッチＳＷＵ０、ＳＷＵ１、ＳＷＵ２、ＳＷＵ３は、それぞれ、オン、オフ、オン、オンである。また、スイッチＳＷＳ０、ＳＷＳ１、ＳＷＳ２、ＳＷＳ３は、それぞれ、オン、オフ、オン、オンである。これにより、シフトレジスタ２１はフリップフロップＦＦＴ１を飛ばして動作し、フリップフロップＦＦＴ１の出力端子Ｑの電位はローレベルに維持され、スイッチＳＷＴ１はオンにならない。したがって、デジタルラインメモリ１１内のメモリから信号が順次出力される際に、メモリＭＥＭ１は飛ばされて読み出されない。周辺回路列信号線ＲＶＬ１に対応する列回路が不良である場合には、メモリＭＥＭ１に保持されているデジタル信号は不要である。したがって、上述のように不使用列のメモリＭＥＭ１を飛ばして外部に信号を出力することにより処理を効率化することができる。
【0061】
次に、図８を参照しつつ本実施形態の画素アレイ２からの信号の読み出し方法を説明する。図８には、図２に示されている制御信号φＳＥＬ１、φＲＥＳ１、φＴＸａ１、φＴＸｂ１、φＴＸａ２、φＴＸｂ２、φＳＥＬ３、φＲＥＳ３、φＴＸａ３、φＴＸｂ３、φＴＸａ４、φＴＸｂ４の時間に応じた変化が図示されている。
【0062】
時刻ｔ１において、制御信号φＳＥＬ１がハイレベルになる。これにより、１行目の選択トランジスタＭ４がオンになり、１行目及び２行目の画素が選択される。なおこの時点において制御信号φＲＥＳ１、φＲＥＳ３はハイレベルであり、リセットトランジスタＭ２はオン状態であるため、フローティングディフュージョンＮＦの電位はリセットされている。
【0063】
時刻ｔ２において、制御信号φＲＥＳ１がローレベルになり、１行目のリセットトランジスタＭ２はオフになる、これにより、１行目のフローティングディフュージョンＮＦの電位のリセットが解除される。
【0064】
時刻ｔ３から時刻ｔ４の間の期間Ｔ１１において、フローティングディフュージョンＮＦの電位に基づくＮ信号の読み出しが行われる。この期間Ｔ１１の間に画素アレイ２からのＮ信号のＡＤ変換が行われ、ＡＤ変換後のデジタルＮ信号がデジタルラインメモリ１１内の不使用列以外の列のメモリに記憶される。
【0065】
時刻ｔ５において、制御信号φＴＸａ１がハイレベルになり、転送トランジスタＭａ１がオンになる。これにより、光電変換部Ｄａ１に蓄積されている電荷がフローティングディフュージョンＮＦに転送される。時刻ｔ６において制御信号φＴＸａ１がローレベルになり、転送トランジスタＭａ１がオフになる。これにより、電荷の転送が終了する。
【0066】
時刻ｔ７から時刻ｔ９の間の期間Ｔ１２において、光電変換部Ｄａ１からの電荷が転送された後のフローティングディフュージョンＮＦの電位に基づくＡ信号の読み出しが行われる。また、この期間Ｔ１２の間に画素アレイ２からのＡ信号のＡＤ変換が行われ、ＡＤ変換後のデジタルＡ信号がデジタルラインメモリ１１内の不使用列以外の列のメモリに記憶される。
【0067】
時刻ｔ１０において、制御信号φＴＸａ１、φＴＸｂ１がハイレベルになり、転送トランジスタＭａ１、Ｍｂ１がオンになる。これにより、光電変換部Ｄｂ１に蓄積されている電荷がフローティングディフュージョンＮＦに転送される。このとき、フローティングディフュージョンＮＦの電荷は、光電変換部Ｄａ１に蓄積された電荷と光電変換部Ｄｂ１に蓄積された電荷とが加算されたものとなる。時刻ｔ１１において制御信号φＴＸａ１、φＴＸｂ１がローレベルになり、転送トランジスタＭａ１、Ｍｂ１がオフになる。これにより、電荷の転送が終了する。
【0068】
時刻ｔ１１から時刻ｔ１５の間の期間Ｔ１３において、デジタルＮ信号及びデジタルＡ信号の水平転送が行われる。デジタルラインメモリ１１の不使用列以外の列のメモリは、水平走査回路１２の制御に応じて、順次デジタルＮ信号とデジタルＡ信号を水平転送線１３を介して出力処理回路１４に出力する。出力処理回路１４は、デジタルＡ信号からデジタルＮ信号を減算してノイズを除去する相関二重サンプリングを行う。そして、出力処理回路１４は、相関二重サンプリング後の信号をシリアル形式に変換して、ＬＶＤＳ方式により出力端子１７、１８から外部に出力する。
【0069】
時刻ｔ１２から時刻ｔ１３の間の期間Ｔ１４において、光電変換部Ｄａ１、Ｄｂ１からの電荷が転送された後のフローティングディフュージョンＮＦの電位に基づくＡ＋Ｂ信号の読み出しが行われる。この期間Ｔ１４の間に画素アレイ２からのＡ＋Ｂ信号のＡＤ変換が行われ、ＡＤ変換後のデジタルＡ＋Ｂ信号がデジタルラインメモリ１１内の不使用列以外の列のメモリに記憶される。
【0070】
時刻ｔ１７から時刻ｔ１９の間の期間Ｔ１５において、デジタルＮ信号及びデジタルＡ＋Ｂ信号の水平転送が行われる。デジタルラインメモリ１１の不使用列以外の列のメモリは、水平走査回路１２の制御に応じて、順次デジタルＮ信号とデジタルＡ＋Ｂ信号を水平転送線１３を介して出力処理回路１４に出力する。出力処理回路１４は、デジタルＡ＋Ｂ信号からデジタルＮ信号を減算してノイズを除去する相関二重サンプリングを行う。そして、出力処理回路１４は、相関二重サンプリング後の信号をシリアル形式に変換して、ＬＶＤＳ方式により出力端子１７、１８から外部に出力する。
【0071】
時刻ｔ１４において、制御信号φＲＥＳ１がハイレベルになり、１行目のリセットトランジスタＭ２はオンになる、これにより、１行目のフローティングディフュージョンＮＦの電位がリセットされる。その後時刻ｔ１８において、制御信号φＲＥＳ１がローレベルになり、１行目のリセットトランジスタＭ２はオフになる、これにより、１行目のフローティングディフュージョンＮＦの電位のリセットが解除される。これ以降、２行目の光電変換部Ｄａ２、Ｄｂ２に対して同様の動作により読み出しが行われる。図８に示されている２行目の読み出しに関する期間Ｔ２１からＴ２５は、１行目の読み出しに関する期間Ｔ１１からＴ１５にそれぞれ対応する。
【0072】
時刻ｔ２０において、制御信号φＳＥＬ１がローレベルになる。これにより、１行目の選択トランジスタＭ４がオフになり、１行目及び２行目の画素の選択が解除される。また、時刻ｔ２０において、制御信号φＳＥＬ３がハイレベルになる。これにより、３行目の選択トランジスタＭ４がオンになり、３行目及び４行目の画素が選択される。以降の動作は１行目及び２行目と同様であるため説明を省略する。なお、時刻ｔ１から時刻ｔ１７までの期間Ｔ１及び時刻ｔ１７から時刻ｔ２０までの期間Ｔ２の各々は、１水平走査期間を示している。
【0073】
以上のように、本実施形態の光電変換装置１においては、スイッチ群５のスイッチを制御するシフトレジスタ６が画素アレイ２とアナログ周辺回路７の間に配されている。これにより、回路の占有面積を低減し得る光電変換装置１が提供される。また、本実施形態の光電変換装置１においては、アナログ周辺回路７内のアナログ回路及び周辺回路列信号線の数が画素列信号線の数よりも多く、アナログ周辺回路７は冗長構成である。これにより、列回路等の一部が不良である場合にも、その不良を不使用とすることで、不良の影響が現れないようにすることができる。この不良部分の検出を製造時に行うことで、製造工程における歩留まりが向上し、製造コストを低減することができる。
【0074】
シフトレジスタ６とアナログ周辺回路７は、同じ耐圧のトランジスタを形成する半導体プロセスで製造されることが望ましい。言い換えると、シフトレジスタ６とアナログ周辺回路７は、同じ耐圧の半導体素子を含むことが望ましい。この場合、シフトレジスタ６とアナログ回路を含むアナログ周辺回路７との間にレベルシフト回路を配する必要がないため、占有面積を低減することができる。また、シフトレジスタ６とアナログ周辺回路７との間の分離部の占有面積の影響も低減することができる。
【0075】
図１において、アナログ周辺回路７の中に電流源が含まれている構成が図示されているが、電流源の位置はこれに限られず画素アレイ２と比較器の間であればよい。例えば、電流源は、シフトレジスタ６と画素アレイ２の間に配されていてもよい。
【0076】
本実施形態では、図３に示すようにシフトレジスタ２１、２２により一部のメモリを飛ばして水平走査を行う構成を示しているが、不使用列の列回路から出力される信号を除去する手法はこれに限られない。例えば、光電変換装置１内に設けられたデジタルシグナルプロセッサ又は光電変換装置１外のプロセッサを用いた演算処理によって不使用列の列回路から出力される信号を除去してもよい。
【0077】
本実施形態においては、画素アレイ２内の画素からの信号を１行ずつ読み出す構成例を示しているが、複数行を同時に読み出す構成を適用して読み出しを高速化してもよい。複数行を同時に読み出す構成においては、同一列の複数行の画素から同時に信号を出力させるために列回路等の数が多いため、占有面積が大きくなりやすい。そのため、占有面積を低減する効果のある本実施形態の構成を採用することがより有効である。
【0078】
シフトレジスタ６、２１、２２の各々に含まれるフリップフロップにはクロック信号φＣＫとその反転信号であるクロック信号φＣＫＢが入力されているが、クロック信号φＣＫのみが入力されてもよい。この場合、インバータを配する等により、フリップフロップの内部等でクロック信号φＣＫの反転信号を生成してもよい。
【0079】
［第２実施形態］
第１実施形態の光電変換装置１では、不良の列回路が１列だけある場合に、その１列を不使用とするようにスイッチ群５の切り替えが行われる。これに対し、本実施形態の光電変換装置１は、複数列を単位としてスイッチ群５の切り替えを行う。本実施形態の説明において、第１実施形態と共通する要素については説明を省略することがある。
第１実施形態の光電変換装置１では、不良の列回路が１列だけある場合に、その１列を不使用とするようにスイッチ群５の切り替えが行われる。これに対し、本実施形態の光電変換装置１は、複数列を単位としてスイッチ群５の切り替えを行う。本実施形態の説明において、第１実施形態と共通する要素については説明を省略することがある。
【0080】
図９は、本実施形態に係る光電変換装置１のブロック図である。図９においては、平均化部８が追加されている点と、スイッチ群５、シフトレジスタ６及びアナログ周辺回路７の回路構成が変更されている点が図１と相違する。また、図９においては、図１に比べて図示されている列数が増加されている。これにより、画素列信号線ＰＶＬ０～ＰＶＬ１１、周辺回路列信号線ＲＶＬ０～ＲＶＬ１１、スイッチＳＷ０～ＳＷ１１、電流源Ｉｂ０～Ｉｂ１１、クランプ容量Ｃ０～Ｃ１１、比較器Ｃｏｍｐ０～Ｃｏｍｐ１１が１２個ずつ図示されている。また、図９においては、垂直走査回路３、制御回路４、デジタルラインメモリ１１、水平走査回路１２、出力処理回路１４及び出力端子１７、１８の図示が省略されている。なお、図９においては１２列のみが図示されているが、１３列目以降にも同様の構成の不図示の回路が設けられているものとする。
【0081】
シフトレジスタ６は、フリップフロップＦＦＡ０、ＦＦＡ４、ＦＦＡ８を有している。各フリップフロップは、スイッチ群５内の４つのスイッチを制御する。例えば、フリップフロップＦＦＡ０の出力端子Ｑから出力される信号は、スイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３の制御端子に共通に入力される。また、フリップフロップＦＦＡ０の出力端子Ｑは、フリップフロップＦＦＡ４の入力端子に接続されている。フリップフロップＦＦＡ４、ＦＦＡ８についても同様の接続関係である。
【0082】
スイッチＳＷ０～ＳＷ１１の入力端子は、それぞれ、画素列信号線ＰＶＬ０～ＰＶＬ１１に接続されている。スイッチＳＷ０～ＳＷ１１の第１出力端子は、それぞれ、周辺回路列信号線ＲＶＬ０～ＲＶＬ１１に接続されている。スイッチＳＷ０～ＳＷ１１の第２出力端子は、４列だけ離れた周辺回路列信号線に接続されている。例えば、スイッチＳＷ０の第２出力端子は、周辺回路列信号線ＲＶＬ４に接続されている。
【0083】
平均化部８は、スイッチＳＷａ０～ＳＷａ２、ＳＷａ４～ＳＷａ６、ＳＷａ８～ＳＷａ１０を有している。スイッチＳＷａ０～ＳＷａ２、ＳＷａ４～ＳＷａ６、ＳＷａ８～ＳＷａ１０の各々の制御端子には、制御回路４から制御信号φＲ＿ＨＡＤＤが入力される。これらのスイッチは、４列の周辺回路列信号線の信号を平均化する機能を有している。各スイッチは、制御端子に入力される制御信号φＲ＿ＨＡＤＤがハイレベルのときにオン状態であり、ローレベルのときにオフ状態であるものとする。
【0084】
スイッチＳＷａ０の第１端子は周辺回路列信号線ＲＶＬ０に接続されており、スイッチＳＷａ０の第２端子は周辺回路列信号線ＲＶＬ１に接続されている。スイッチＳＷａ１の第１端子は周辺回路列信号線ＲＶＬ１に接続されており、スイッチＳＷａ１の第２端子は周辺回路列信号線ＲＶＬ２に接続されている。スイッチＳＷａ２の第１端子は周辺回路列信号線ＲＶＬ２に接続されており、スイッチＳＷａ２の第２端子は周辺回路列信号線ＲＶＬ３に接続されている。これらのスイッチは、制御信号φＲ＿ＨＡＤＤがハイレベルになることでオンになり、周辺回路列信号線ＲＶＬ０、ＲＶＬ１、ＲＶＬ２、ＲＶＬ３の４列の電位を平均化可能にする機能を有している。他のスイッチについては配されている列が異なる点を除き同様の接続関係であるため説明を省略する。この平均化の機能は、動画撮影時のように静止画撮影の場合と比べて読み出し画素数を少なくする場合に適用され得る。また、制御信号φＲ＿ＨＡＤＤをローレベルとすることにより、平均化を行わないこともできる。
【0085】
制御信号φＲ＿ＨＡＤＤがハイレベルのとき、周辺回路列信号線ＲＶＬ０、ＲＶＬ１、ＲＶＬ２、ＲＶＬ３の４列を平均化した信号は、アナログ周辺回路７においてＡＤ変換され、比較器Ｃｏｍｐ０から出力される。同様に４列を平均化した信号のＡＤ変換結果が比較器Ｃｏｍｐ４、Ｃｏｍｐ８から出力される。
【0086】
ここで、アナログ回路群７０、７１、７２は、制御信号φＲ＿ＨＡＤＤがハイレベルの場合には不使用である。そこで、制御信号φＲ＿ＨＡＤＤがハイレベルの場合には、これに連動してアナログ回路群７０、７１、７２内の電源はオフに制御されてもよい。これにより、平均化時の消費電力を低減することができる。
【0087】
図１０は、本実施形態に係るシフトレジスタの設定を示すタイミング図である。図１１（ａ）、図１１（ｂ）、図１１（ｃ）及び図１１（ｄ）は、本実施形態に係る画素列信号線と周辺回路列信号線の接続を示す表である。これらの図を更に参照しつつ、本実施形態に係る光電変換装置１の駆動方法を説明する。
【0088】
図１１（ａ）は、平均化を行わない場合（全画素読み出し）の場合で、かつ、列回路に不良がない場合（通常時）の画素列信号線と周辺回路列信号線の接続を示す表である。制御信号φＲ＿ＨＡＤＤをローレベルとすることでこの接続関係が実現される。レベル上述のように全画素読み出しは、例えば、静止画撮影に用いられ得る。
【0089】
図１１（ｃ）は、４列の周辺回路列信号線の平均化を行う場合（４列アナログ信号平均）の場合で、かつ、列回路に不良がない場合（通常時）の画素列信号線と周辺回路列信号線の接続を示す表である。制御信号φＲ＿ＨＡＤＤをハイレベルとすることでこの接続関係が実現される。上述のように平均化を行う読み出しは、例えば、動画撮影に用いられ得る。ここで、周辺回路列信号線ＲＶＬ１～ＲＶＬ３、ＲＶＬ５～ＲＶＬ７、ＲＶＬ９～ＲＶＬ１１等に対応する不使用の列回路の電源はオフに制御されてもよい。なお、図１１（ａ）及び図１１（ｃ）の２つのケースにおいては、制御信号φＤａｔａ＿ＩＮは全期間に渡ってローレベルであり得る。
【0090】
図１０は左から５列目の周辺回路列信号線ＲＶＬ４に対応する列回路が不良である場合の制御信号φＤａｔａ＿ＩＮとクロック信号φＣＫの時間変化を示している。図１０に示されているように、シフトレジスタ６には、クロック信号φＣＫとして３つのパルスが入力される。１番目と２番目のパルスの入力時において制御信号φＤａｔａ＿ＩＮはハイレベルであり、３番目のパルスの入力時においてφＤａｔａ＿ＩＮはローレベルである。図１０の信号の入力後において、フリップフロップＦＦＡ０、ＦＦＡ４、ＦＦＡ８の出力信号のレベルは、それぞれ、３番目、２番目、１番目のパルスの入力時の制御信号φＤａｔａ＿ＩＮのレベルと一致する。すなわち、フリップフロップＦＦＡ０、ＦＦＡ４、ＦＦＡ８の出力信号のレベルは、それぞれ、ローレベル、ハイレベル、ハイレベルである。これらの信号は、スイッチＳＷ０～ＳＷ１１の制御端子に入力され、画素列信号線と周辺回路列信号線の接続が制御される。
【0091】
図１１（ｂ）は、平均化を行わない場合（全画素読み出し）の場合で、かつ、図１０の信号がシフトレジスタ６に入力されたときの画素列信号線と周辺回路列信号線の接続を示す表である。制御信号φＲ＿ＨＡＤＤをローレベルとすることでこの接続関係が実現される。例えば、スイッチＳＷ４にはハイレベルの信号が入力されているため、スイッチＳＷ４は、画素列信号線ＰＶＬ４と周辺回路列信号線ＲＶＬ８を接続している。図１１（ｂ）から理解されるように、周辺回路列信号線ＲＶＬ４はいずれの画素列信号線とも接続されていない。したがって、不良となっている周辺回路列信号線ＲＶＬ４に対応する列回路が不使用になるように制御されている。
【0092】
図１１（ｄ）は、４列の周辺回路列信号線の平均化を行う場合（４列アナログ信号平均）の場合で、かつ、図１０の信号がシフトレジスタ６に入力されたときの画素列信号線と周辺回路列信号線の接続を示す表である。制御信号φＲ＿ＨＡＤＤをハイレベルとすることでこの接続関係が実現される。図１１（ｄ）から理解されるように、周辺回路列信号線ＲＶＬ４、ＲＶＬ５、ＲＶＬ６、ＲＶＬ７はいずれの画素列信号線とも接続されていない。したがって、不良となっている周辺回路列信号線ＲＶＬ４と、これと平均化され得る周辺回路列信号線ＲＶＬ５、ＲＶＬ６、ＲＶＬ７に対応する列回路が不使用になるように制御されている。ここで、周辺回路列信号線ＲＶＬ１～ＲＶＬ７、ＲＶＬ９～ＲＶＬ１１等に対応する不使用の列回路の電源はオフに制御されてもよい。
【0093】
上述のように、本実施形態においては、複数列を単位としてスイッチ群５の切り替えを行うことができる。これにより、この複数列の信号が平均化され得る場合に、平均化される列に対応する列回路をまとめて不使用とすることができる。これにより、複数列の信号を平均化する機能を有する回路構成においても第１実施形態と同様の効果を得ることができる。
【0094】
［第３実施形態］
本実施形態の光電変換装置１は、第１実施形態の光電変換装置１に対して画素列信号線と周辺回路列信号線の電位入出力機能を追加したものである。本実施形態の説明において、第１実施形態と共通する要素については説明を省略することがある。
本実施形態の光電変換装置１は、第１実施形態の光電変換装置１に対して画素列信号線と周辺回路列信号線の電位入出力機能を追加したものである。本実施形態の説明において、第１実施形態と共通する要素については説明を省略することがある。
【0095】
図１２は、本実施形態に係る光電変換装置１のブロック図である。図１２においては、電位入出力部５１が追加されている点と、スイッチ群５の回路構成が変更されている点が図１と相違する。また、図１２においては、垂直走査回路３、制御回路４、デジタルラインメモリ１１、水平走査回路１２、出力処理回路１４及び出力端子１７、１８の図示が省略されている。
【0096】
電位入出力部５１は、ＮＯＲ回路ＮＲ０、ＮＲ１、ＮＲ２、スイッチＳＷａ０、ＳＷａ１、ＳＷａ２、アナログ信号線５２及び入出力端子５３を有している。スイッチ群５には、スイッチＳＷ０、ＳＷ１、ＳＷ２に加えて、ＮＡＮＤ回路ＮＡ０、ＮＡ１、ＮＡ２を更に有している。スイッチＳＷａ０、ＳＷａ１、ＳＷａ２は、制御端子に入力される信号がハイレベルのときにオン状態であり、ローレベルのときにオフ状態であるものとする。
【0097】
ＮＯＲ回路ＮＲ０、ＮＲ１、ＮＲ２の第１入力端子及びＮＡＮＤ回路ＮＡ０、ＮＡ１、ＮＡ２の第１入力端子には、制御回路４から制御信号φＲ＿Ｃｏｎｖが入力される。ＮＯＲ回路ＮＲ０、ＮＲ１、ＮＲ２の第２入力端子には、フリップフロップＦＦ０、ＦＦ１、ＦＦ２の出力端子ＱＢからの信号がそれぞれ入力される。また、ＮＡＮＤ回路ＮＡ０、ＮＡ１、ＮＡ２の第２入力端子にも、フリップフロップＦＦ０、ＦＦ１、ＦＦ２の出力端子ＱＢからの信号がそれぞれ入力される。ＮＯＲ回路ＮＲ０、ＮＲ１、ＮＲ２の出力端子からの信号は、スイッチＳＷａ０、ＳＷａ１、ＳＷａ２の制御端子にそれぞれ入力される。ＮＡＮＤ回路ＮＡ０、ＮＡ１、ＮＡ２の出力端子からの信号は、スイッチＳＷ０、ＳＷ１、ＳＷ２の制御端子にそれぞれ入力される。
【0098】
スイッチＳＷａ０、ＳＷａ１、ＳＷａ２の第１端子は、画素列信号線ＰＶＬ０、ＰＶＬ１、ＰＶＬ２にそれぞれ接続されている。スイッチＳＷａ０、ＳＷａ１、ＳＷａ２の第２端子は、アナログ信号線５２に接続されている。アナログ信号線５２は、入出力端子５３に接続されている。入出力端子５３は、電極パッド等の外部端子である。入出力端子５３が電極パッドである場合、電極パッドにオシロスコープ等の計測器のプローブを接触させることで、アナログ信号線５２の電位の計測を行うことができる。あるいは、電極パッドに電源装置のプローブを接触させることで、アナログ信号線５２に電位を供給することができる。
【0099】
制御信号φＲ＿Ｃｏｎｖがハイレベルのとき、ＮＯＲ回路ＮＲ０、ＮＲ１、ＮＲ２の出力はローレベルであり、スイッチＳＷａ０、ＳＷａ１、ＳＷａ２はオフである。また、このとき、ＮＡＮＤ回路ＮＡ０、ＮＡ１、ＮＡ２の出力は出力端子ＱＢの反転信号と一致するため、スイッチＳＷ０、ＳＷ１、ＳＷ２には出力端子ＱＢの反転信号が入力される。したがって、制御信号φＲ＿Ｃｏｎｖはハイレベルのときには本実施形態の光電変換装置１は、第１実施形態と同様の動作を行う。
【0100】
制御信号φＲ＿Ｃｏｎｖがローレベルのとき、ＮＯＲ回路ＮＲ０、ＮＲ１、ＮＲ２の出力は出力端子ＱＢの反転信号と一致する。そのため、スイッチＳＷａ０、ＳＷａ１、ＳＷａ２は出力端子ＱＢの反転信号に応じてオン又はオフに制御される。また、このとき、ＮＡＮＤ回路ＮＡ０、ＮＡ１、ＮＡ２の出力はハイレベルであり、スイッチＳＷ０、ＳＷ１、ＳＷ２は第２出力端子（右側の端子）が選択された状態となる。
【0101】
図１３は、本実施形態に係るシフトレジスタの設定を示すタイミング図である。図１３は、シフトレジスタ６に入力される制御信号φＤａｔａ＿ＩＮとクロック信号φＣＫ、φＣＫＢの時間変化と、制御信号φＲ＿Ｃｏｎｖのレベルを示している。
【0102】
図１３に示されているように、制御信号φＲ＿Ｃｏｎｖはローレベルである。また、図１３に示されているように、シフトレジスタ６には、クロック信号φＣＫ、φＣＫＢとして３つのパルスが入力される。１番目と３番目のパルスの入力時において制御信号φＤａｔａ＿ＩＮはローレベルであり、２番目のパルスの入力時においてφＤａｔａ＿ＩＮはハイレベルである。図６（ａ）の信号の入力後において、フリップフロップＦＦ０、ＦＦ１、ＦＦ２の出力端子ＱＢのレベルは、それぞれ、３番目、２番目、１番目のパルスの入力時の制御信号φＤａｔａ＿ＩＮの反転信号のレベルと一致する。すなわち、フリップフロップＦＦ０、ＦＦ１、ＦＦ２の出力端子ＱＢの出力信号のレベルは、それぞれ、ハイレベル、ローレベル、ハイレベルである。これにより、スイッチＳＷａ０、ＳＷａ１、ＳＷａ２のうち、スイッチＳＷａ１のみがオンになり、画素列信号線ＰＶＬ１とアナログ信号線５２が接続される。なお、制御信号φＤａｔａ＿ＩＮのパルスのタイミングを変更することにより、アナログ信号線５２と任意の列の画素列信号線を接続することができる。
【0103】
上述のように、本実施形態では、任意の画素列信号線を入出力端子５３に接続することが可能な電位入出力部５１が設けられている。これにより、任意の画素列信号線の電位の時間変化を測定することができる。例えば、出荷検査において、画素列信号線の電位を計測することにより、装置内部の異常を検出することができ、品質を向上することができる。
【0104】
また、この測定結果は、不良原因解析に用いることも可能である。電位の時間変化から画素列信号線又はその周りのトランジスタ等における異常箇所を推定することができる。このような手法により不良原因の解析を行うことで、プロセス工程不良の根本原因分析を行うことができ、歩留りを向上させ、内部失敗コストを低減させることができる。また、市場への出荷後に、点キズ、線キズ等の不良が発生する場合もある。本実施形態では、このようなキズの発生箇所の電位の時間変化を測定できるため、出荷後に生じた不良の根本原因分析を行うこともでき、外部失敗コストを低減させることもできる。
【0105】
また、入出力端子５３に時間変化を含む電位を与えて、通常の出力信号を計測することで、アナログ周辺回路７に起因するスミア等の不良原因の解析を行うこともできる。また、この手法により、アナログ周辺回路７の回路シミュレーションの妥当性の確認を行うこともできる。
【0106】
［第４実施形態］
本実施形態の光電変換装置１は、画素アレイ２の色配列と列回路との関係を変更可能にするものである。本実施形態の説明において、第１実施形態と共通する要素については説明を省略することがある。
本実施形態の光電変換装置１は、画素アレイ２の色配列と列回路との関係を変更可能にするものである。本実施形態の説明において、第１実施形態と共通する要素については説明を省略することがある。
【0107】
図１４は、本実施形態に係る光電変換装置１のブロック図である。図１４においては、画素アレイ２から延在する画素列信号線の数が変更されている点と、スイッチ群５及びシフトレジスタ６の回路構成が変更されている点とが図１と相違する。また、図１４においては、垂直走査回路３、制御回路４、デジタルラインメモリ１１、水平走査回路１２、出力処理回路１４及び出力端子１７、１８の図示が省略されている。
【0108】
本実施形態においては、画素アレイ２から４つの画素列信号線ＰＶＬ０、ＰＶＬ１、ＰＶＬ２、ＰＶＬ３がスイッチ群５に向かって延在している。したがって、本実施形態においては、アナログ回路及び周辺回路列信号線の数は、画素列信号線の数と同数である。また、本実施形態の画素アレイ２においては、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の画素がベイヤー配列をなすようにカラーフィルタが配列されている。図１４に示されている画素列信号線ＰＶＬ０、ＰＶＬ１、ＰＶＬ２、ＰＶＬ３は、それぞれ、緑（Ｇ）、青（Ｂ）、緑（Ｇ）、青（Ｂ）の信号を伝送する。
【0109】
シフトレジスタ６は、フリップフロップＦＦ０、ＦＦ１を有している。スイッチ群５は、１段目に配されたスイッチＳＷｂ０、ＳＷｂ１、ＳＷｂ２、ＳＷｂ３と、２段目に配されたスイッチＳＷｃ０、ＳＷｃ１、ＳＷｃ２、ＳＷｃ３とを有している。フリップフロップＦＦ０の出力端子Ｑから出力される信号は、スイッチＳＷｂ０、ＳＷｂ１、ＳＷｂ２、ＳＷｂ３の制御端子に入力される。フリップフロップＦＦ１の出力端子Ｑから出力される信号は、スイッチＳＷｃ０、ＳＷｃ１、ＳＷｃ２、ＳＷｃ３の制御端子に入力される。
【0110】
スイッチＳＷｂ０、ＳＷｂ１、ＳＷｂ２、ＳＷｂ３の入力端子は、画素列信号線ＰＶＬ０、ＰＶＬ１、ＰＶＬ２、ＰＶＬ３にそれぞれ接続されている。スイッチＳＷｂ０の第１出力端子及びスイッチＳＷｂ１の第２出力端子は、スイッチＳＷｃ０の入力端子に接続されている。スイッチＳＷｂ０の第２出力端子及びスイッチＳＷｂ１の第１出力端子は、スイッチＳＷｃ１の入力端子に接続されている。スイッチＳＷｂ２の第１出力端子及びスイッチＳＷｂ３の第２出力端子は、スイッチＳＷｃ２の入力端子に接続されている。スイッチＳＷｂ２の第２出力端子及びスイッチＳＷｂ３の第１出力端子は、スイッチＳＷｃ３の入力端子に接続されている。
【0111】
スイッチＳＷｃ０の第１出力端子及びスイッチＳＷｃ２の第２出力端子は、周辺回路列信号線ＲＶＬ０に接続されている。スイッチＳＷｃ０の第２出力端子及びスイッチＳＷｃ２の第１出力端子は、周辺回路列信号線ＲＶＬ２に接続されている。スイッチＳＷｃ１の第１出力端子及びスイッチＳＷｃ３の第２出力端子は、周辺回路列信号線ＲＶＬ１に接続されている。スイッチＳＷｃ１の第２出力端子及びスイッチＳＷｃ３の第１出力端子は、周辺回路列信号線ＲＶＬ３に接続されている。このように、スイッチ群５は、フリップフロップＦＦ０、ＦＦ１の出力に応じて画素列信号線ＰＶＬ０、ＰＶＬ１、ＰＶＬ２、ＰＶＬ３と周辺回路列信号線ＲＶＬ０、ＲＶＬ１、ＲＶＬ２、ＲＶＬ３の接続関係を様々に変えることができる。
【0112】
図１５は、本実施形態に係る画素列信号線と周辺回路列信号線の接続を示す表である。図１５には、フリップフロップＦＦ０、ＦＦ１の出力信号のレベル（ＦＦ０出力、ＦＦ１出力）に応じた４通りの接続の組み合わせが示されている。なお、表の中の「０」、「１」は、それぞれ、ローレベルとハイレベルを示している。列回路に不良がない場合（通常時）には、フリップフロップＦＦ０、ＦＦ１は、いずれも出力信号がローレベルになるように制御される。
【0113】
これに対し、左から２列目の周辺回路列信号線ＲＶＬ１に対応する列回路が不良である場合には、フリップフロップＦＦ０の出力信号がハイレベルになるように制御される。ここで、フリップフロップＦＦ１の出力信号はローレベルであってもよく（図１５の「ＲＶＬ１の不良時（１）」）、ハイレベルであってもよい（図１５の「ＲＶＬ１の不良時（２）」）。この場合、周辺回路列信号ＲＬＶ１が画素列信号線ＰＶＬ０又は画素列信号線ＰＶＬ２、すなわち、緑（Ｇ）の信号を伝送する画素列信号線に接続される。なお、ここでの不良は、信号が出力できないといった重大な不良ではなく、電流源Ｉｂ１の性能が他の電流源と異なる等の薄い縦線キズが生じる程度の軽微な不良を意味するものとする。
【0114】
不良時にこのような接続を行うことの効果について説明する。一般的に、画素アレイ２からの青（Ｂ）の出力信号のレベルは、緑（Ｇ）の出力信号のレベルの半分程度である。そのため、ホワイトバランスを確保するために、青（Ｂ）の信号には、緑（Ｇ）の信号に比して約２倍のゲインをかけることがある。このとき、青（Ｂ）の信号が薄い縦線キズが生じるような不良が生じている列回路を介して出力されると、薄い縦線キズが約２倍に強調され、縦線キズが視認されやすい画像が得られる。
【0115】
そこで、本実施形態では、薄い縦線キズが生じるような不良が生じている列回路を緑（Ｇ）の信号を伝送する画素列信号線に接続する。これにより、青（Ｂ）の信号を伝送する画素列信号線に接続する場合と比べてゲインが小さいため、縦線キズが視認されにくい画像が得られる。
【0116】
また、本実施形態では、アナログ周辺回路７を冗長構成にする必要がないため、アナログ周辺回路７の面積が低減される。また、画素アレイ２内の画素列のピッチとアナログ周辺回路７内の列のピッチを同一にすることができるため、レイアウト設計の効率が向上する。これらの一方又は両方の理由により、本実施形態によれば回路の占有面積を低減し得る光電変換装置１が提供される。
【0117】
なお、本実施形態の読み出し方法では、アナログ周辺回路７から出力される信号の順序が変更されるため、後段の回路等において順序を元に戻すことが必要となり得る。その具体的な手法としては、例えば、アナログ周辺回路７の後段にスイッチ群５と同様のスイッチ群を配し、信号の順序を元に戻す手法が採用され得る。他の手法としては、制御回路４等が信号の順序を示す情報を光電変換装置１内のデジタルシグナルプロセッサ又は光電変換装置１外のシステムに送信し、デジタルシグナルプロセッサ又はシステムが信号の順序を元に戻す信号処理を行ってもよい。更に他の手法としては、水平走査回路１２の構成をデコーダを含むものとし、信号の順序を戻すような順序でデコーダがメモリから水平転送線１３に信号を転送するように制御してもよい。
【0118】
本実施形態では、スイッチ群５内のスイッチは、２段構成であるものとしているが、段数は任意であり、１段であってもよく、３段以上であってもよい。すなわち、スイッチ群５内のスイッチの個数及び段数は特に限定されない。
【0119】
［第５実施形態］
本実施形態の光電変換装置１は、不良の列回路がある場合にその影響を分散させて視認されにくくするものである。本実施形態の説明において、第１実施形態から第４実施形態のいずれかと共通する要素については説明を省略することがある。
本実施形態の光電変換装置１は、不良の列回路がある場合にその影響を分散させて視認されにくくするものである。本実施形態の説明において、第１実施形態から第４実施形態のいずれかと共通する要素については説明を省略することがある。
【0120】
図１６は、本実施形態に係る光電変換装置１のブロック図である。図１６においては、画素列信号線及び周辺回路列信号線の数が変更されている点と、スイッチ群５の回路構成が変更されている点と、シフトレジスタ６が配されていない点が図１と相違する。また、図１６においては、垂直走査回路３、デジタルラインメモリ１１、水平走査回路１２、出力処理回路１４及び出力端子１７、１８の図示が省略されている。
【0121】
本実施形態においては、画素アレイ２から８つの画素列信号線ＰＶＬ０～ＰＶＬ７がスイッチ群５に向かって延在している。また、スイッチ群５から８つの周辺回路列信号線ＲＶＬ０～ＲＶＬ７がアナログ周辺回路７に向かって延在している。したがって、本実施形態においては、アナログ回路及び周辺回路列信号線の数は、画素列信号線の数と同一である。
【0122】
スイッチ群５は、１段目に配されたスイッチＳＷｄ０～ＳＷｄ７と、２段目に配されたスイッチＳＷｅ０～ＳＷｅ７と、３段目に配されたスイッチＳＷｆ０～ＳＷｆ７とを有している。１段目に配されたスイッチＳＷｄ０～ＳＷｄ７の制御端子には、制御回路４から制御信号φＣ０が入力される。２段目に配されたスイッチＳＷｅ０～ＳＷｅ７の制御端子には、制御回路４から制御信号φＣ１が入力される。３段目に配されたスイッチＳＷｆ０～ＳＷｆ７の制御端子には、制御回路４から制御信号φＣ２が入力される。スイッチ群５内の各スイッチは、制御信号φＣ０、φＣ１、φＣ２に応じて画素列信号線ＰＶＬ０～ＰＶＬ７と周辺回路列信号線ＲＶＬ０～ＲＶＬ７の接続関係を変更する。各スイッチの接続関係は段数及び列数が増加されていることを除いて図１４と同趣旨であるため、スイッチ群５内のスイッチの接続関係の説明は省略する。
【0123】
図１７は、本実施形態に係る画素列信号線と周辺回路列信号線の接続を示す表である。図１７には、制御信号φＣ０、φＣ１、φＣ２のレベルに応じた８通りの接続の組み合わせが示されている。なお、表の中の「０」、「１」は、それぞれ、ローレベルとハイレベルを示している。
【0124】
本実施形態では、例えば１水平走査期間ごとに制御信号φＣ０、φＣ１、φＣ２のレベルの組み合わせを変えることにより、図１７のように接続の組み合わせを変えることができる。これにより、８つの周辺回路列信号線のいずれかに対応する１つの列回路が不良である場合に、出力される画像に生じるキズが縦線状ではなく点キズに変換される。点キズは縦線キズよりも視認されにくいため、本実施形態によれば、キズが視認されにくい画像が得られる。なお、１水平走査期間ごとに毎回制御信号φＣ０、φＣ１、φＣ２の組み合わせを変えることは必須ではない。１フレームの読み出し期間内に１回以上制御信号φＣ０、φＣ１、φＣ２の組み合わせを変更すれば縦線キズの視認性を低下する効果が得られる。
【0125】
１水平走査期間ごとに制御信号φＣ０、φＣ１、φＣ２のレベルの組み合わせを変える手法は例えば図１７の組み合わせを上から順に適用するというようなものであってもよく、これ以外の所定の順序で変えるものであってもよい。しかしながら、φＣ０、φＣ１、φＣ２を１水平走査期間ごとに変化する擬似ランダム信号とすることが望ましい。この場合、キズの発生位置がランダムになるため、キズの視認性がより低減される。
【0126】
また、本実施形態では、アナログ周辺回路７を冗長構成にする必要がないため、アナログ周辺回路７の面積が低減される。また、画素アレイ２内の画素列のピッチとアナログ周辺回路７内の列のピッチを同一にすることができるため、レイアウト設計の効率が向上する。これらの一方又は両方の理由により、本実施形態によれば回路の占有面積を低減し得る光電変換装置１が提供される。
【0127】
なお、本実施形態の読み出し方法においても、アナログ周辺回路７から出力される信号の順序が変更されるため、後段の回路等において順序を元に戻すことが必要となり得る。その具体的な手法は、第４実施形態で述べたいくつかの例を同様に適用することができる。
【0128】
本実施形態では、スイッチ群５内のスイッチは、３段構成であるものとしているが、段数は任意であり、１段又は２段であってもよく、４段以上であってもよい。すなわち、スイッチ群５内のスイッチの個数及び段数は特に限定されない。
【0129】
［第６実施形態］
本実施形態の光電変換装置１は、第５実施形態の変形例であり、画素アレイ２内に点キズを生じさせる不良画素がある場合にその影響を低減するものである。本実施形態の説明において、第１実施形態から第５実施形態のいずれかと共通する要素については説明を省略することがある。
本実施形態の光電変換装置１は、第５実施形態の変形例であり、画素アレイ２内に点キズを生じさせる不良画素がある場合にその影響を低減するものである。本実施形態の説明において、第１実施形態から第５実施形態のいずれかと共通する要素については説明を省略することがある。
【0130】
図１８は、本実施形態に係る光電変換装置１の動作を示す模式的に示すブロック図である。図１８においては、画素アレイ２内の点キズ８２とアナログ周辺回路７内の不良列回路と、制御回路４に点キズ８２の座標情報を供給する点キズメモリ８３とが模式的に示されている。また、図１８においては、垂直走査回路３、デジタルラインメモリ１１、水平走査回路１２、出力処理回路１４及び出力端子１７、１８の図示が省略されている。
【0131】
本実施形態では、画素アレイ２内に画素の不良等に起因する点キズ８２があるものとする。更に、アナログ周辺回路７内の一部の列回路に不良があるものとする（図１８の「不良列回路」）。通常、画素アレイ２の点キズ８２の箇所の信号は、その周りの画素の信号を用いた画像処理により補完され得る。したがって、点キズ８２の画素の信号は画像形成に寄与しない。第５実施形態の手法により、点キズ８２の箇所の読み出しが不良列回路で行われるようにスイッチ群５を制御することにより点キズ８２に起因するキズと不良列回路に起因するキズを重ねることができる。このように、画素アレイ２内の不良箇所とアナログ周辺回路７内の不良箇所とが接続されるようにスイッチ群５を制御することにより、画像全体に含まれるキズの数を低減することができる。
【0132】
本例では、点キズメモリ８３は、出荷検査等において得られた点キズ８２の座標情報を記憶している。制御回路４は、点キズメモリ８３の座標情報を参照して、点キズ８２に起因するキズと不良列回路に起因するキズを重ねるようにスイッチ群５を制御する。
【0133】
本実施形態によれば、点キズ８２に起因するキズと不良列回路に起因するキズを重ねることにより、キズが低減し得る光電変換装置１が提供される。
【0134】
［第７実施形態］
上述の実施形態における光電変換装置は種々の機器に適用可能である。機器として、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星、監視カメラ等があげられる。図１９に、機器の例としてデジタルスチルカメラのブロック図を示す。
上述の実施形態における光電変換装置は種々の機器に適用可能である。機器として、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星、監視カメラ等があげられる。図１９に、機器の例としてデジタルスチルカメラのブロック図を示す。
【0135】
図１９に示す機器７００は、バリア７０６、レンズ７０２、絞り７０４、撮像装置７０１（光電変換装置の一例）を含む。また、機器７００は、更に、信号処理部（処理装置）７０８、タイミング発生部７２０、全体制御・演算部７１８（制御装置）、メモリ部７１０（記憶装置）、記録媒体制御Ｉ／Ｆ部７１６、記録媒体７１４、外部Ｉ／Ｆ部７１２を含む。バリア７０６、レンズ７０２、絞り７０４の少なくとも１つは、機器に対応する光学装置である。バリア７０６はレンズ７０２を保護し、レンズ７０２は被写体の光学像を撮像装置７０１に結像させる。絞り７０４はレンズ７０２を通った光量を可変にする。撮像装置７０１は上述の実施形態のように構成され、レンズ７０２により結像された光学像を画像データ（画像信号）に変換する。信号処理部７０８は撮像装置７０１より出力された撮像データに対し各種の補正、データ圧縮等を行う。タイミング発生部７２０は撮像装置７０１及び信号処理部７０８に、各種タイミング信号を出力する。全体制御・演算部７１８はデジタルスチルカメラ全体を制御し、メモリ部７１０は画像データを一時的に記憶する。記録媒体制御Ｉ／Ｆ部７１６は記録媒体７１４に画像データの記録又は読み出しを行うためのインターフェースであり、記録媒体７１４は撮像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体である。外部Ｉ／Ｆ部７１２は外部コンピュータ等と通信するためのインターフェースである。タイミング信号等は機器の外部から入力されてもよい。また、更に機器７００は光電変換装置で得られた情報を表示する表示装置（モニター、電子ビューファインダ等）を備えてもよい。機器は少なくとも光電変換装置を備える。更に、機器７００は、光学装置、制御装置、処理装置、表示装置、記憶装置、及び光電変換装置で得られた情報に基づいて動作する機械装置の少なくともいずれかを備える。機械装置は、光電変換装置の信号を受けて動作する可動部（たとえばロボットアーム）である。
【0136】
それぞれの画素が、複数の光電変換部（第１の光電変換部と、第２の光電変換部）を含んでもよい。信号処理部７０８は、第１の光電変換部で生じた電荷に基づく画素信号と、第２の光電変換部で生じた電荷に基づく画素信号とを処理し、撮像装置７０１から被写体までの距離情報を取得するように構成されてもよい。
【0137】
［第８実施形態］
図２０（ａ）、図２０（ｂ）は、本実施形態における車載カメラに関する機器のブロック図である。機器８００は、上述した実施形態の撮像装置８０５（光電変換装置の一例）と、撮像装置８０５からの信号を処理する信号処理装置（処理装置）を有する。機器８００は、撮像装置８０５により取得された複数の画像データに対し、画像処理を行う画像処理部８０１と、機器８００より取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部８０２を有する。また、機器８００は、算出された視差に基づいて対象物までの距離を算出する距離計測部８０３と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部８０４とを有する。ここで、視差算出部８０２、距離計測部８０３は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部８０４はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）によって実現されてもよいし、これらの組合せによって実現されてもよい。
図２０（ａ）、図２０（ｂ）は、本実施形態における車載カメラに関する機器のブロック図である。機器８００は、上述した実施形態の撮像装置８０５（光電変換装置の一例）と、撮像装置８０５からの信号を処理する信号処理装置（処理装置）を有する。機器８００は、撮像装置８０５により取得された複数の画像データに対し、画像処理を行う画像処理部８０１と、機器８００より取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部８０２を有する。また、機器８００は、算出された視差に基づいて対象物までの距離を算出する距離計測部８０３と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部８０４とを有する。ここで、視差算出部８０２、距離計測部８０３は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部８０４はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）によって実現されてもよいし、これらの組合せによって実現されてもよい。
【0138】
機器８００は車両情報取得装置８１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、機器８００には、衝突判定部８０４での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ８２０が接続されている。また、機器８００は、衝突判定部８０４での判定結果に基づいて、ドライバーへ警報を発する警報装置８３０とも接続されている。例えば、衝突判定部８０４の判定結果として衝突可能性が高い場合、制御ＥＣＵ８２０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置８３０は音等の警報を鳴らす、カーナビゲーションシステム等の画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。機器８００は上述のように車両を制御する動作の制御を行う制御手段として機能する。
【0139】
本実施形態では車両の周囲、例えば前方又は後方を機器８００で撮像する。図２０（ｂ）は、車両前方（撮像範囲８５０）を撮像する場合の機器を示している。撮像制御手段としての車両情報取得装置８１０が、撮像動作を行うように機器８００又は撮像装置８０５に指示を送る。このような構成により、測距の精度をより向上させることができる。
【0140】
上述では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、機器は、自動車等の車両に限らず、例えば、船舶、航空機、人工衛星、産業用ロボット及び民生用ロボット等の移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）、監視システム等、広く物体認識又は生体認識を利用する機器に適用することができる。
【0141】
［変形実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
【0142】
上述の実施形態においては、画素アレイ２とアナログ周辺回路７は同一の半導体基板に配されていることを前提としているがこれは必須ではなく、別の基板に配されていてもよい。この場合、光電変換装置１は、画素アレイ２が配された半導体基板（第１基板）とアナログ周辺回路７が配された半導体基板（第２基板）とが積層された積層型の装置であり得る。読み出し用の回路部分を別の基板に配することにより、画素アレイ２の光電変換部の面積を多く確保することができる。なお、この積層型の場合には、シフトレジスタ６とアナログ周辺回路７は同一の基板に配されていることが望ましい。アナログ周辺回路７はデジタル回路部分を元より含んでいることが多く、デジタル回路であるシフトレジスタ６を形成することによる製造工程の増加が少ないため、全体の製造コストを低減することができる。
【0143】
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【0144】
なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【0145】
１ 光電変換装置
２ 画素アレイ
５ スイッチ群
６ シフトレジスタ
７ アナログ周辺回路
ＰＶＬ０、ＰＶＬ１、… 画素列信号線
ＲＶＬ０、ＲＶＬ１、… 周辺回路列信号線
ＳＷ０、ＳＷ１、… スイッチ
２ 画素アレイ
５ スイッチ群
６ シフトレジスタ
７ アナログ周辺回路
ＰＶＬ０、ＰＶＬ１、… 画素列信号線
ＲＶＬ０、ＲＶＬ１、… 周辺回路列信号線
ＳＷ０、ＳＷ１、… スイッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】