特開 2022-191585 共有メモリを用いた処理システム、共有メモリを用いた処理方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022191585

(43)【公開日】2022-12-28

(54)【発明の名称】共有メモリを用いた処理システム、共有メモリを用いた処理方法

(51)【国際特許分類】

   G06F 15/167 20060101AFI20221221BHJP

   G06F 9/54 20060101ALI20221221BHJP

   G06F 9/48 20060101ALI20221221BHJP

【ＦＩ】

G06F15/167 610G

G06F9/54 A

G06F9/48 370

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2021099886

(22)【出願日】2021-06-16

(71)【出願人】

【識別番号】000006105

【氏名又は名称】株式会社明電舎

(74)【代理人】

【識別番号】100086232

【弁理士】

【氏名又は名称】小林 博通

(74)【代理人】

【識別番号】100092613

【弁理士】

【氏名又は名称】富岡 潔

(74)【代理人】

【識別番号】100104938

【弁理士】

【氏名又は名称】鵜澤 英久

(74)【代理人】

【識別番号】100210240

【弁理士】

【氏名又は名称】太田 友幸

(72)【発明者】

【氏名】大石 秀雄

【テーマコード（参考）】

5B045

【Ｆターム（参考）】

5B045BB32

5B045BB44

5B045CC07

(57)【要約】      （修正有）

【課題】ハードウェアでのビジー制御が行われない環境下において、複数ノード間における処理の要求・応答を共有メモリ経由で取りこぼしなく実行する処理システム及び処理方法を提供する。
【解決手段】共有メモリを用いた処理システム１０において、コモンＲＡＭ３は、データ要求側のＣＰＵ１が「５５Ｈ」をライトするデータ要求フラグ１、２と、応答側のＣＰＵ２が「ＥＥＨ」をライトするデータ応答フラグ１、２とを有している。ＣＰＵ１はデータ要求フラグ１→２の順でライトし（Ｓ１３、Ｓ１４）、ＣＰＵ２はデータ要求フラグ２→１の順でリードする（Ｓ１５、Ｓ１６）。また、ＣＰＵ２はデータ応答フラグ１→２の順でライトし（Ｓ２０、Ｓ２１）、ＣＰＵ１はデータ応答フラグ２→１の順でリードする（Ｓ２２、Ｓ２３）。
【選択図】図３

【特許請求の範囲】

【請求項1】

複数ノード間における処理の要求・応答を共有メモリ経由で実行するシステムであって、
前記共有メモリは、前記処理の要求側が前記要求をライトする複数の要求フラグと、
前記処理の応答側が前記応答をライトする複数の応答フラグと、
を有し、
前記応答側は、いずれかの要求フラグの前記要求をリードすれば、要求内容を前記共有メモリにセットする一方、
前記要求側は、いずれかの応答フラグの前記応答をリードすれば、前記要求内容を前記共有メモリから取得する
ことを特徴とする共有メモリを用いた処理システム。

【請求項2】

前記要求側の前記要求フラグ群へのライト順と、
前記応答側の前記要求フラグ群のリード順と、
が逆であることを特徴とする請求項１記載の共有メモリを用いた処理システム。

【請求項3】

前記応答側の前記応答フラグ群へのライト順と、
前記要求側の前記応答フラグ群のリード順と、
が逆であることを特徴とする請求項１または２記載の共有メモリを用いた処理システム。

【請求項4】

前記要求側は、前記要求フラグ群の順に応じてライトする一方、
前記応答側は、前記要求側のライトと逆の順に前記要求フラグ群をリードする
ことを特徴とする請求項２記載の共有メモリを用いた処理システム。

【請求項5】

前記応答側は、前記応答フラグの順に応じてライトする一方、
前記要求側は、前記応答側のライトと逆の順に前記応答フラグをリードする
ことを特徴とする請求項３記載の共有メモリを用いた処理システム。

【請求項6】

前記要求側は、前記各要求フラグにライトするごとに前記応答側に通知する一方、
前記応答側は、前記各応答フラグにライトするごとに前記要求内容を前記共有メモリにセットして前記要求側に通知する
ことを特徴とする請求項１～５のいずれかに記載の共有メモリを用いた処理システム。

【請求項7】

複数ノード間における処理の要求・応答を共有メモリ経由で実行する方法であって、
前記処理の要求側が、前記要求を複数の要求ライトするステップと、
前記処理の応答側が、前記応答を複数の応答フラグにライトするステップと、
前記応答側が、いずれかの要求フラグの前記要求をリードすれば要求内容を前記共有メモリにセットするステップと、
前記要求側が、いずれかの応答フラグの前記応答をリードすれば前記要求内容を前記共有メモリから取得するステップと、
を有することを特徴とする共有メモリを用いた処理方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数のノード（装置・機器等）間における処理の要求・応答を共有メモリ経由で実行する技術に関する。

【背景技術】

【0002】

複数ノードのそれぞれのＣＰＵで一つの共有メモリを用いてデッドロックなくメモリアクセスできるようにする技術として、特許文献１が公知となっている。

【0003】

例えば「ＦＬ－ｎｅｔ」などでは、図１に示すように、各ノードのＣＰＵ１，２からそれぞれアクセス可能なコモンＲＡＭ３が共有メモリとして用いられている。

【0004】

すなわち、コモンＲＡＭ３は、例えば「ＦＬ－ｎｅｔ」などに接続されたすべてのノード（装置，機器）のＣＰＵが共通認識してアクセス可能なメモリブロック、即ちグローバルな共有メモリ空間と捉えられている。このときコモンＲＡＭ３は、ＣＰＵ１，２間におけるデータ要求によるデータ受け渡しなどの処理の要求・応答に用いられる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開平０６－１１０８４８

【発明の概要】

【発明が解決しようとする課題】

【0006】

（１）前述のコモンＲＡＭ３は、ハードウェアでのビジー制御（ＣＰＵ１，２でアクセスが重なってもリード・ライトできる機構）が行われているが、それがないとデータ受け渡しなどに問題が生じるおそれがある。

【0007】

すなわち、同じメモリアドレスへのＣＰＵアクセスが重なった場合（同時アクセスの場合）、例えばＣＰＵ１でデータをライトしようとしてもライトできなく、ＣＰＵ２で前記ライトされるべきデータをリードすることができなくなる。

【0008】

（２）図２に基づき詳細を説明する。ここではＣＰＵ１からＣＰＵ２へのデータ要求によるデータ受け渡しの手順を示している。なお、コモンＲＡＭ３は、初期化処理で「０」クリアされているものとする。

【0009】

Ｓ０１，Ｓ０２：処理が開始されるとＣＰＵ１は、ＣＰＵ２にデータ要求する前にコモンＲＡＭ（バス幅：８ビット）３のデータ応答フラグ「アドレス：０００００００１Ｈ」をクリアしておく。具体的にはデータ応答フラグに「００Ｈ」をライトする（Ｓ０１）。

【0010】

その後、ＣＰＵ１は、データ要求フラグ「アドレス：００００００００Ｈ」に「５５Ｈ（データ要求）」をライトし、ＣＰＵ２にデータ要求したことを通知する（Ｓ０２）。

【0011】

Ｓ０３，Ｓ０４：ＣＰＵ２はデータ要求フラグをポーリング待ちし（Ｓ０３）、Ｓ０２でライトされた「５５Ｈ」をリードすれば受け渡しデータをコモンＲＡＭ３の「アドレス：０００００１００Ｈ～０００００１ＦＦＨ」にセットする（Ｓ０４）。

【0012】

Ｓ０５，Ｓ０６：ＣＰＵ２は、データ要求フラグをクリアするため、そこに「００Ｈ」をライトする（Ｓ０５）。その後にデータ応答フラグに「ＥＥＨ（データ応答）」をライトし、受け渡しデータをセットしたことをＣＰＵ１に通知する（Ｓ０６）。

【0013】

Ｓ０７，Ｓ０８：ＣＰＵ１は、データ応答フラグをボーリング待ちし（Ｓ０７）、Ｓ０６でライトされた「ＥＥＨ」があればコモンＲＡＭ３に受け渡しデータがセットされたことを認識する（Ｓ０７）。その後、ＣＰＵ１は、受け渡しデータを取り込んで処理を終了する（Ｓ０８）。

【0014】

（３）しかしながら、Ｓ０２でＣＰＵ１がデータ要求フラグに「５５Ｈ」をライトするタイミングと、Ｓ０３でＣＰＵ２がポーリングでリードするタイミングとが重なると、ＣＰＵ１でデータ要求フラグに「５５Ｈ」をライトできず、データ受け渡しに失敗する場合がある。

【0015】

また、Ｓ０６でＣＰＵ２がデータ応答フラグに「ＥＥＨ」をライトするタイミングと、Ｓ０７でＣＰＵ１がポーリングでリードするタイミングとが重なると、ＣＰＵ２でデータ応答フラグに「ＥＥＨ」をライトできず、データ受け渡しが完了しない場合もある。

【0016】

本発明は、このような従来の問題を解決するためになされ、ハードウェアでのビジー制御が行われない環境下において、複数ノード間における処理の要求・応答を共有メモリ経由で取りこぼしなく実行することを解決課題としている。

【課題を解決するための手段】

【0017】

（１）本発明の一態様は、複数ノード間における処理の要求・応答を共有メモリ経由で実行するシステムであって、
前記共有メモリは、前記処理の要求側が前記要求をライトする複数の要求フラグと、
前記処理の応答側が前記応答をライトする複数の応答フラグと、
を有し、
前記応答側は、いずれかの要求フラグの前記要求をリードすれば、要求内容を前記共有メモリにセットする一方、
前記要求側は、いずれかの応答フラグの前記応答をリードすれば、前記要求内容を前記共有メモリから取得することを特徴としている。

【0018】

（２）本発明の他の態様は、複数ノード間における処理の要求・応答を共有メモリ経由で実行する方法であって、
前記処理の要求側が、前記要求を複数の要求ライトするステップと、
前記処理の応答側が、前記応答を複数の応答フラグにライトするステップと、
前記応答側が、いずれかの要求フラグの前記要求をリードすれば要求内容を前記共有メモリにセットするステップと、
前記要求側が、いずれかの応答フラグの前記応答をリードすれば前記要求内容を前記共有メモリから取得するステップと、
を有することを特徴としている。

【発明の効果】

【0019】

本発明によれば、ハードウェアでのビジー制御を行われていない環境下において、複数ノード間における処理の要求・応答を共有メモリ経由で取りこぼしなく実行することが可能になる。

【図面の簡単な説明】

【0020】

【図1】各ノードのＣＰＵ間におけるコモンＲＡＭを用いた処理方法の構成図。

【図2】従来のコモンＲＡＭを用いたＣＰＵ間のデータ受け渡しの手順を示す経過図。

【図3】本発明の実施形態の共有メモリを用いたＣＰＵ間のデータ受け渡しの手順を示す経過図。

【発明を実施するための形態】

【0021】

図３に基づき本発明の実施形態に係る共有メモリを用いた処理システム１０を説明する。ここでは図１および図２と同一の符号を用いる。

【0022】

前記システム１０では、各ノードのＣＰＵ１，２からアクセス可能なコモンＲＡＭ３が共有メモリ空間として設けられている。ただし、ハードウェアによるビジー制御が行われない場合の対策、即ちソフトウェアによるビジー制御が施されている。

【0023】

すなわち、コモンＲＡＭ３は、ＣＰＵ１，２間における処理の要求、例えばデータ要求をライトする一対のデータ要求フラグ１，２と、前記データ要求への応答をライトする一対のデータ応答フラグ１，２とを有している。

【0024】

データ要求フラグ１はコモンＲＡＭ３のアドレス「００００００００Ｈ」に配置されている一方、データ要求フラグ２は同アドレス「０００００００１Ｈ」に配置されている。

【0025】

データ応答フラグ１はコモンＲＡＭ３のアドレス「０００００００２Ｈ」に配置されている一方、データ応答フラグ２は同アドレス「０００００００３Ｈ」に配置されている。

【0026】

≪処理手順≫
前記ソフトウェアによるビジー制御を説明する。ここでは一例として、ＣＰＵ１からＣＰＵ２へのデータ要求によるデータ受け渡しの手順を説明する。

【0027】

その際、ＣＰＵ１をデータ受け渡しの要求側とし、ＣＰＵ２をデータ受け渡しの応答側とし、また図２と同様にコモンＲＡＭ（バス幅：８ビット）３は初期化処理で「０」クリアされているものする。なお、以下のＳ１１～Ｓ２４は、ＣＰＵ１，２がコモンＲＡＭ３にアクセスして実行される。

【0028】

Ｓ１１，Ｓ１２：処理が開始されるとＣＰＵ１は、ＣＰＵ２にデータ要求する前にデータ応答フラグ１，２をクリアにしておく。ここではデータ応答フラグ１を「０」クリアするため、そこに「００Ｈ」をライトする（Ｓ１１）。また、データ応答フラグ２を「０」クリアするため、そこにも「００Ｈ」をライトする（Ｓ１２）。

【0029】

Ｓ１３，Ｓ１４：ＣＰＵ１は、データ要求フラグ１，２の順で「５５Ｈ（データ要求）」をライトする。すなわち、最初にデータ要求フラグ１に「５５Ｈ」をライトし、データ要求したことをＣＰＵ２に通知する（Ｓ１３）。つぎにデータ要求フラグ２にも「５５Ｈ」をライトし、データ要求したことをＣＰＵ２に通知する（Ｓ１４）。

【0030】

Ｓ１５，Ｓ１６：ＣＰＵ２は、Ｓ１３，Ｓ１４のライトと逆の順でデータ要求フラグ１，２をリードする。すなわち、最初にデータ要求フラグ２をリードし（Ｓ１５）、つぎにデータ要求フラグ１をリードする（Ｓ１６）。

【0031】

このときリードしたデータ要求フラグ１，２のいずれかに「５５Ｈ」があればＳ１７に進む。一方、リードしたデータ要求フラグ１，２に「５５Ｈ」がない場合、即ちデータ要求フラグ１，２に「００Ｈ」がライトされていれば、Ｓ１５，Ｓ１６を繰り返してポーリングする。

【0032】

Ｓ１７：ＣＰＵ２は、Ｓ１５／Ｓ１６でリードした「５５Ｈ」のデータ要求に応じた受け渡しデータをコモンＲＡＭ３の「アドレス：０００００１００Ｈ～０００００１ＦＦＨ」にセットする。

【0033】

Ｓ１８，Ｓ１９：ＣＰＵ２は、データ要求フラグ１を「０」クリアするため、そこに「００Ｈ」をライトする（Ｓ１８）。また、データ要求フラグ２を「０」クリアするため、そこにも「００Ｈ」をライトする（Ｓ１９）。

【0034】

Ｓ２０，２１：ＣＰＵ２は、コモンＣＰＵ１へのデータ応答のため、データ応答フラグ１，２の順で「ＥＥＨ（データ応答）」をライトする。すなわち、最初にデータ応答フラグ１に「ＥＥＨ」をライトし、データ応答したことをＣＰＵ１に通知する（Ｓ２０）。つぎにデータ応答フラグ２にも「ＥＥＨ」をライトし、データ応答したことをＣＰＵ１に通知する（Ｓ２１）。

【0035】

Ｓ２２，Ｓ２３：ＣＰＵ１は、Ｓ２０，Ｓ２１のライトと逆の順でデータ応答フラグ１，２をリードする。すなわち、最初にデータ応答フラグ２をリードし（Ｓ２２）、つぎにデータ応答フラグ１をリードする（Ｓ２３）。

【0036】

このときリードしたデータ応答フラグ１，２のいずれかに「ＥＥＨ」があればＳ２４に進む。一方、リードしたデータ応答フラグ１，２に「ＥＥＨ」がない場合、即ちデータ応答フラグ１，２に「００Ｈ」がライトされていれば、Ｓ２２，Ｓ２３を繰り返してポーリングする。

【0037】

Ｓ２４：ＣＰＵ１は、受け渡しデータを取り込んで取得し、処理を終了する。

【0038】

≪作用効果≫
図３のソフトウェアによるビジー制御によれば、以下の効果が得られる。

【0039】

（１）前述のようにＣＰＵ１は、データ要求フラグ１→２の順で「５５Ｈ（データ要求）」をライトする（Ｓ１３，Ｓ１４）。一方、ＣＰＵ２は、Ｓ１３，Ｓ１４のライトと逆の順、即ちデータ要求フラグ２→１の順でリードする（Ｓ１５，Ｓ１６）。

【0040】

その結果、データ要求フラグ１，２の少なくとも一方は、「５５Ｈ」のライト・リードにタイミングずれが生じ、これにより必ず「５５Ｈ」がライトされてＣＰＵ２でリードすることが可能となる。したがって、ＣＰＵ１からＣＰＵ２にデータ要求が確実に伝達され、この点でデータ受け渡しの失敗を回避できる。

【0041】

（２）また、ＣＰＵ２は、データ応答フラグ１→２の順で「ＥＥＨ」をライトする（Ｓ２０，Ｓ２１）。一方、ＣＰＵ１は、Ｓ２０，Ｓ２１と逆の順、即ちデータ応答フラグ２→１の順でリードする（Ｓ２２，Ｓ２３）。

【0042】

その結果、データ応答フラグ１，２の少なくとも一方は、「ＥＥＨ」のライト・リードにタイミングずれが生じ、これにより必ず「ＥＥＨ」がライトされてＣＰＵ１によりリードすることが可能となる。したがって、ＣＰＵ２からＣＰＵ１へのデータ受け渡しを確実に完了でき、この点でもデータ受け渡しの失敗を回避できる。

【0043】

（３）このようにＣＰＵ１，２が「５５Ｈ」・「ＥＥＨ」を従来に比べて確実にリード可能なため、ハードウェアによるビジー制御を行われていない環境下においてもデータ受け渡しの失敗を回避でき、ＣＰＵ１，２間でコモンＲＡＭ３経由によるデータ受け渡しを取りこぼしなく実行することができる。

【0044】

なお、本発明は、上記実施形態に限定されるものではなく、各請求項に記載された範囲内で変形して実施することができる。例えばコモンＲＡＭ３経由のＣＰＵ１，２間の処理は、データ受け渡しにだけでなく、他の処理の要求であってもよい。

【0045】

また、データ要求フラグ１，２は、ライトとリードの順が逆であればよいので、Ｓ１３～Ｓ１６の順には限定されない。例えばＳ１３，Ｓ１４でデータ要求フラグ２→１の順でライトし、Ｓ１５，Ｓ１６でデータ要求フラグ１→２の順でリードしてもよい。

【0046】

同様にデータ応答フラグ１，２も、ライトとリードの順が逆であればよいので、Ｓ２０～Ｓ２３の順に限定されない。例えばＳ２０，Ｓ２１でデータ応答フラグ２→１の順でライトし、Ｓ２２，Ｓ２３でデータ応答フラグ１→２の順でリードしてもよい。

【符号の説明】

【0047】

１，２…ＣＰＵ
３…コモンＲＡＭ（共有メモリ）
１０…共有メモリを用いた処理システム１０

【図1】

【図2】

【図3】