(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022191717
(43)【公開日】2022-12-28
(54)【発明の名称】電源回路
(51)【国際特許分類】
G05F 1/56 20060101AFI20221221BHJP
H02H 9/04 20060101ALI20221221BHJP
【ＦＩ】
G05F1/56 310K
H02H9/04 A
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2021100109
(22)【出願日】2021-06-16
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】安坂 信
【テーマコード（参考）】
5G013
5H430
【Ｆターム（参考）】
5G013AA02
5G013AA04
5G013AA16
5G013BA02
5G013DA05
5G013DA10
5H430BB01
5H430BB05
5H430BB09
5H430BB11
5H430EE06
5H430EE17
5H430EE18
5H430FF01
5H430FF12
5H430GG01
5H430HH03
5H430JJ07
(57)【要約】
【課題】低耐圧デプレッション型ＮＭＯＳＦＥＴを使用しつつ効果的な構成を実現する。
【解決手段】電源回路（１）は、デプレッション型ＮＭＯＳＦＥＴ（１Ｄ）と、前記デプレッション型ＮＭＯＳＦＥＴの第１端に接続される第１端と、入力電圧（ＶＩＮ）の印加端に接続可能に構成される第２端と、を含むエンハンスメント型ＮＭＯＳＦＥＴ（１Ｃ）と、前記入力電圧の印加端と前記デプレッション型ＮＭＯＳＦＥＴの第２端との間に接続可能に構成されるスイッチ（１Ｅ）と、前記入力電圧と所定電圧との大小関係に応じて前記スイッチのオンオフを切り替える切替え制御部（１Ａ）と、前記入力電圧に応じたクランプ出力電圧（Ｖｃｌｐ）を前記デプレッション型ＮＭＯＳＦＥＴの制御電極に印加させるクランプ回路（１Ｂ）と、を有し、前記クランプ回路は、前記入力電圧の上昇に関わらず所定のクランプ電圧にクランプした前記クランプ出力電圧を出力可能に構成される。
【選択図】図１
【解決手段】電源回路（１）は、デプレッション型ＮＭＯＳＦＥＴ（１Ｄ）と、前記デプレッション型ＮＭＯＳＦＥＴの第１端に接続される第１端と、入力電圧（ＶＩＮ）の印加端に接続可能に構成される第２端と、を含むエンハンスメント型ＮＭＯＳＦＥＴ（１Ｃ）と、前記入力電圧の印加端と前記デプレッション型ＮＭＯＳＦＥＴの第２端との間に接続可能に構成されるスイッチ（１Ｅ）と、前記入力電圧と所定電圧との大小関係に応じて前記スイッチのオンオフを切り替える切替え制御部（１Ａ）と、前記入力電圧に応じたクランプ出力電圧（Ｖｃｌｐ）を前記デプレッション型ＮＭＯＳＦＥＴの制御電極に印加させるクランプ回路（１Ｂ）と、を有し、前記クランプ回路は、前記入力電圧の上昇に関わらず所定のクランプ電圧にクランプした前記クランプ出力電圧を出力可能に構成される。
【選択図】図１
【特許請求の範囲】
【請求項1】
デプレッション型ＮＭＯＳＦＥＴと、
前記デプレッション型ＮＭＯＳＦＥＴの第１端に接続される第１端と、入力電圧の印加端に接続可能に構成される第２端と、を含むエンハンスメント型ＮＭＯＳＦＥＴと、
前記入力電圧の印加端と前記デプレッション型ＮＭＯＳＦＥＴの第２端との間に接続可能に構成されるスイッチと、
前記入力電圧と所定電圧との大小関係に応じて前記スイッチのオンオフを切り替える切替え制御部と、
前記入力電圧に応じたクランプ出力電圧を前記デプレッション型ＮＭＯＳＦＥＴの制御電極に印加させるクランプ回路と、
を有し、
前記クランプ回路は、前記入力電圧の上昇に関わらず所定のクランプ電圧にクランプした前記クランプ出力電圧を出力可能に構成される、電源回路。
前記デプレッション型ＮＭＯＳＦＥＴの第１端に接続される第１端と、入力電圧の印加端に接続可能に構成される第２端と、を含むエンハンスメント型ＮＭＯＳＦＥＴと、
前記入力電圧の印加端と前記デプレッション型ＮＭＯＳＦＥＴの第２端との間に接続可能に構成されるスイッチと、
前記入力電圧と所定電圧との大小関係に応じて前記スイッチのオンオフを切り替える切替え制御部と、
前記入力電圧に応じたクランプ出力電圧を前記デプレッション型ＮＭＯＳＦＥＴの制御電極に印加させるクランプ回路と、
を有し、
前記クランプ回路は、前記入力電圧の上昇に関わらず所定のクランプ電圧にクランプした前記クランプ出力電圧を出力可能に構成される、電源回路。
【請求項2】
前記クランプ回路は、共通の前記クランプ出力電圧を前記デプレッション型ＮＭＯＳＦＥＴの制御電極と前記エンハンスメント型ＮＭＯＳＦＥＴの制御電極に印加させる、請求項１に記載の電源回路。
【請求項3】
前記クランプ回路は、前記入力電圧の印加端と電気的に接続可能に構成される第１端と、グランドの印加端に接続可能に構成される第２端と、を含む第１ツェナーダイオードを有し、
前記第１ツェナーダイオードの第１端は、前記デプレッション型ＮＭＯＳＦＥＴの制御電極と前記エンハンスメント型ＮＭＯＳＦＥＴの制御電極とに共通接続される、請求項２に記載の電源回路。
前記第１ツェナーダイオードの第１端は、前記デプレッション型ＮＭＯＳＦＥＴの制御電極と前記エンハンスメント型ＮＭＯＳＦＥＴの制御電極とに共通接続される、請求項２に記載の電源回路。
【請求項4】
前記クランプ回路は、別々の前記クランプ出力電圧を前記デプレッション型ＮＭＯＳＦＥＴの制御電極と前記エンハンスメント型ＮＭＯＳＦＥＴの制御電極に印加させる、請求項１に記載の電源回路。
【請求項5】
下記を満たす請求項４に記載の電源回路。
Ｖｃｌａｍｐ１－Ｖｔｈ１＞Ｖｃｌａｍｐ２－（－Ｖｔｈ２）
Ｖｃｌａｍｐ１：前記エンハンスメント型ＮＭＯＳＦＥＴの制御電極に印加させる前記クランプ出力電圧のクランプ電圧、Ｖｃｌａｍｐ２：前記デプレッション型ＮＭＯＳＦＥＴの制御電極に印加させる前記クランプ出力電圧のクランプ電圧、Ｖｔｈ１：前記エンハンスメント型ＮＭＯＳＦＥＴの閾値電圧、－Ｖｔｈ２：前記デプレッション型ＮＭＯＳＦＥＴの閾値電圧。
Ｖｃｌａｍｐ１－Ｖｔｈ１＞Ｖｃｌａｍｐ２－（－Ｖｔｈ２）
Ｖｃｌａｍｐ１：前記エンハンスメント型ＮＭＯＳＦＥＴの制御電極に印加させる前記クランプ出力電圧のクランプ電圧、Ｖｃｌａｍｐ２：前記デプレッション型ＮＭＯＳＦＥＴの制御電極に印加させる前記クランプ出力電圧のクランプ電圧、Ｖｔｈ１：前記エンハンスメント型ＮＭＯＳＦＥＴの閾値電圧、－Ｖｔｈ２：前記デプレッション型ＮＭＯＳＦＥＴの閾値電圧。
【請求項6】
前記クランプ回路は、
第１ツェナーダイオードと、
ＮＭＯＳＦＥＴと、を含み、
前記第１ツェナーダイオードの第１端は前記デプレッション型ＮＭＯＳＦＥＴの制御電極に接続され、第２端はグランドの印加端に接続可能に構成され、
前記ＮＭＯＳＦＥＴの第１端は前記第１ツェナーダイオードの第１端に接続され、第２端は前記入力電圧の印加端に電気的に接続可能に構成され、制御電極は前記ＮＭＯＳＦＥＴの第２端と短絡され、かつ前記エンハンスメント型ＮＭＯＳＦＥＴの制御電極に接続される、請求項４または請求項５のいずれか１項に記載の電源回路。
第１ツェナーダイオードと、
ＮＭＯＳＦＥＴと、を含み、
前記第１ツェナーダイオードの第１端は前記デプレッション型ＮＭＯＳＦＥＴの制御電極に接続され、第２端はグランドの印加端に接続可能に構成され、
前記ＮＭＯＳＦＥＴの第１端は前記第１ツェナーダイオードの第１端に接続され、第２端は前記入力電圧の印加端に電気的に接続可能に構成され、制御電極は前記ＮＭＯＳＦＥＴの第２端と短絡され、かつ前記エンハンスメント型ＮＭＯＳＦＥＴの制御電極に接続される、請求項４または請求項５のいずれか１項に記載の電源回路。
【請求項7】
前記切替え制御部は、前記入力電圧と前記所定電圧とを比較するコンパレータである、請求項１から請求項６のいずれか１項に記載の電源回路。
【請求項8】
前記切替え制御部は、
第１抵抗と、
第２抵抗と、
第３抵抗と、
第２ツェナーダイオードと、
第１ＮＭＯＳＦＥＴと、
第２ＮＭＯＳＦＥＴと、
ＰＭＯＳＦＥＴと、を有し、
前記第１抵抗の第１端は前記入力電圧の印加端に接続可能に構成され、前記第１抵抗の第２端は前記第２ツェナーダイオードの第１端に接続可能に構成され、
前記第２抵抗の第１端は前記第２ＮＭＯＳＦＥＴの第２端に接続され、前記第２抵抗の第２端は前記入力電圧の印加端に接続可能に構成され、
前記第３抵抗の第１端は前記ＰＭＯＳＦＥＴの第２端に接続され、前記第３抵抗の第２端は前記グランド電位の印加端に接続可能に構成され、
前記第１ＮＭＯＳＦＥＴの第２端は前記第２ツェナーダイオードの第２端に接続され、制御電極は前記第１ＮＭＯＳＦＥＴの第２端と短絡され、第１端はグランドの印加端に接続可能に構成され、
前記第２ＮＭＯＳＦＥＴの第１端は前記グランドの印加端に接続可能に構成され、制御電極は前記第１ＮＭＯＳＦＥＴの制御電極に接続され、
前記ＰＭＯＳＦＥＴの第１端は前記入力電圧の印加端に接続可能に構成され、制御電極は前記第２ＮＭＯＳＦＥＴの第２端と前記第２抵抗とが接続されるノードに接続され、
前記ＰＭＯＳＦＥＴの第２端と前記第３抵抗とが接続されるノードは、前記スイッチの制御端に接続可能に構成される、請求項１から請求項６のいずれか１項に記載の電源回路。
第１抵抗と、
第２抵抗と、
第３抵抗と、
第２ツェナーダイオードと、
第１ＮＭＯＳＦＥＴと、
第２ＮＭＯＳＦＥＴと、
ＰＭＯＳＦＥＴと、を有し、
前記第１抵抗の第１端は前記入力電圧の印加端に接続可能に構成され、前記第１抵抗の第２端は前記第２ツェナーダイオードの第１端に接続可能に構成され、
前記第２抵抗の第１端は前記第２ＮＭＯＳＦＥＴの第２端に接続され、前記第２抵抗の第２端は前記入力電圧の印加端に接続可能に構成され、
前記第３抵抗の第１端は前記ＰＭＯＳＦＥＴの第２端に接続され、前記第３抵抗の第２端は前記グランド電位の印加端に接続可能に構成され、
前記第１ＮＭＯＳＦＥＴの第２端は前記第２ツェナーダイオードの第２端に接続され、制御電極は前記第１ＮＭＯＳＦＥＴの第２端と短絡され、第１端はグランドの印加端に接続可能に構成され、
前記第２ＮＭＯＳＦＥＴの第１端は前記グランドの印加端に接続可能に構成され、制御電極は前記第１ＮＭＯＳＦＥＴの制御電極に接続され、
前記ＰＭＯＳＦＥＴの第１端は前記入力電圧の印加端に接続可能に構成され、制御電極は前記第２ＮＭＯＳＦＥＴの第２端と前記第２抵抗とが接続されるノードに接続され、
前記ＰＭＯＳＦＥＴの第２端と前記第３抵抗とが接続されるノードは、前記スイッチの制御端に接続可能に構成される、請求項１から請求項６のいずれか１項に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電源回路に関する。
【背景技術】
【0002】
従来、高耐圧のＩＣ（集積回路）製品では、ＩＣ内部の内部電源回路により低電圧を生成し、生成された低電圧を供給する回路を後段に設置する場合が知られている。その場合、上記回路（低耐圧回路）では低耐圧素子を使用できるようになり、その結果、回路規模を小さくすることができ、ＩＣのチップサイズを小さくすることができる。
【0003】
ＩＣ内部に設ける上記内部電源回路は、上記低耐圧回路が正常に動作できる範囲で安定していれば十分であるため、クランプ回路等で簡単に構成する場合も多い。例えば、特許文献１には、デプレッション型のＮＭＯＳＦＥＴ（Ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor））を使用したクランプ回路の一例が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１２－２３９１２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上記のようなデプレッション型ＮＭＯＳＦＥＴを使用したクランプ回路では、高耐圧のデプレッション型ＮＭＯＳＦＥＴを使用する必要がある。しかしながら、通常、デプレッション型ＮＭＯＳＦＥＴは、ＣＭＯＳＦＥＴまたはＤＭＯＳＦＥＴほど種類が用意されず、高耐圧素子を用意できない場合も多い。その場合は、高耐圧ＩＣ製品において、デプレッション型ＮＭＯＳＦＥＴを用いたクランプ回路を使用できない場合も多い。
【0006】
上記状況に鑑み、本開示は、低耐圧のデプレッション型ＮＭＯＳＦＥＴを使用しつつ効果的な構成を実現できる電源回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
例えば、本開示に係る電源回路は、
デプレッション型ＮＭＯＳＦＥＴと、
前記デプレッション型ＮＭＯＳＦＥＴの第１端に接続される第１端と、入力電圧の印加端に接続可能に構成される第２端と、を含むエンハンスメント型ＮＭＯＳＦＥＴと、
前記入力電圧の印加端と前記デプレッション型ＮＭＯＳＦＥＴの第２端との間に接続可能に構成されるスイッチと、
前記入力電圧と所定電圧との大小関係に応じて前記スイッチのオンオフを切り替える切替え制御部と、
前記入力電圧に応じたクランプ出力電圧を前記デプレッション型ＮＭＯＳＦＥＴの制御電極に印加させるクランプ回路と、
を有し、
前記クランプ回路は、前記入力電圧の上昇に関わらず所定のクランプ電圧にクランプした前記クランプ出力電圧を出力可能に構成される。なお、上記構成において、上記第１端はソースに相当し、上記第２端はドレインに相当し、上記制御電極はゲートに相当する。
デプレッション型ＮＭＯＳＦＥＴと、
前記デプレッション型ＮＭＯＳＦＥＴの第１端に接続される第１端と、入力電圧の印加端に接続可能に構成される第２端と、を含むエンハンスメント型ＮＭＯＳＦＥＴと、
前記入力電圧の印加端と前記デプレッション型ＮＭＯＳＦＥＴの第２端との間に接続可能に構成されるスイッチと、
前記入力電圧と所定電圧との大小関係に応じて前記スイッチのオンオフを切り替える切替え制御部と、
前記入力電圧に応じたクランプ出力電圧を前記デプレッション型ＮＭＯＳＦＥＴの制御電極に印加させるクランプ回路と、
を有し、
前記クランプ回路は、前記入力電圧の上昇に関わらず所定のクランプ電圧にクランプした前記クランプ出力電圧を出力可能に構成される。なお、上記構成において、上記第１端はソースに相当し、上記第２端はドレインに相当し、上記制御電極はゲートに相当する。
【発明の効果】
【0008】
本開示に係る電源回路によれば、低耐圧のデプレッション型ＮＭＯＳＦＥＴを使用しつつ効果的な構成を実現できる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
＜１．比較例＞
まず、本開示に係る例示的な実施形態について説明する前に、比較例について説明する。図１０は、第１比較例に係る電源回路１１の回路構成を示す図である。
まず、本開示に係る例示的な実施形態について説明する前に、比較例について説明する。図１０は、第１比較例に係る電源回路１１の回路構成を示す図である。
【0011】
図１０に示すように、電源回路１１は、ツェナーダイオード１１Ａと、抵抗１１Ｂと、エンハンスメント型ＮＭＯＳＦＥＴ１１Ｃと、を有している。
【0012】
電源回路１１は、高耐圧ＩＣ製品に設けられる内部電源回路であり、高電圧である入力電圧ＶＩＮに基づき低電圧である出力電圧ＶＲＥＧを生成し、生成された出力電圧ＶＲＥＧを後段側の低耐圧回路１１０に供給する。なお、これは、本明細書中の他の電源回路についても同様である。
【0013】
抵抗１１Ｂの一端は、入力電圧ＶＩＮの印加端に接続される。抵抗１１Ｂの他端は、ツェナーダイオード１１Ａのカソードに接続される。ツェナーダイオード１１Ａのアノードは、グランド電位の印加端に接続される。抵抗１１Ｂとツェナーダイオード１１Ａとが接続されるノードＮ１１は、エンハンスメント型ＮＭＯＳＦＥＴ１１Ｃのゲートに接続される。エンハンスメント型ＮＭＯＳＦＥＴ１１Ｃのドレインは、入力電圧ＶＩＮの印加端に接続される。エンハンスメント型ＮＭＯＳＦＥＴ１１Ｃのソースに出力電圧ＶＲＥＧが生成される。
【0014】
図１１は、上記のような図１０に示す電源回路１１の動作を示すグラフである。図１１に示すグラフでは、ＶＩＮ（横軸）の上昇に対するＶＩＮ（縦軸）の挙動と、ＶＩＮ（横軸）の上昇に対するＶＲＥＧ（縦軸）の挙動を示している。
【0015】
入力電圧ＶＩＮが０Ｖから上昇する場合、ノードＮ１１（ツェナーダイオード１１Ａのカソード）の電圧がツェナーダイオード１１Ａのツェナー電圧Ｖｚに達するまでは、ツェナーダイオード１１Ａはオフ状態であるため、ノードＮ１１の電圧は入力電圧ＶＩＮと一致する。このとき、出力電圧ＶＲＥＧ＝ＶＩＮ－Ｖｔｈとなる（Ｖｔｈ：エンハンスメント型ＮＭＯＳＦＥＴ１１Ｃの閾値電圧（Ｖｇｓの閾値電圧））。従って、図１１に示すように、ＶＲＥＧは、ＶＩＮよりもＶｔｈだけ低い電圧で上昇する。
【0016】
そして、ノードＮ１１の電圧がツェナー電圧Ｖｚに達すると、以降は入力電圧ＶＩＮが上昇してもノードＮ１１の電圧はツェナー電圧Ｖｚで一定となる。従って、図１１に示すように、出力電圧ＶＲＥＧは、ＶＲＥＧ＝Ｖｚ－Ｖｔｈでクランプされて一定となる。
【0017】
上記のような電源回路１１は、高耐圧のエンハンスメント型ＮＭＯＳＦＥＴ１１Ｃを使用したクランプ回路により構成される。しかしながら、このようなクランプ回路では、回路構成上、ＶＩＮ－Ｖｔｈ以下のＶＲＥＧしか生成することができない。その結果、ＶＩＮの減電時に低耐圧回路１１０が動作するための最低動作電圧の条件が厳しくなってしまう。
【0018】
例えば、低耐圧回路１１０の最低動作電圧が３Ｖ、エンハンスメント型ＮＭＯＳＦＥＴ１１ＣのＶｔｈ＝１Ｖとした場合、ＩＣ全体としてはＶＩＮ＝３Ｖ＋１Ｖ＝４Ｖが最低動作電圧となってしまう。
【0019】
このような課題を解消するために、図１２に示すような第２比較例に係る電源回路１２を構成することが考えられる。電源回路１２の先述した電源回路１１との構成上の相違点は、エンハンスメント型ＮＭＯＳＦＥＴ１１Ｃの代わりに、デプレッション型ＮＭＯＳＦＥＴ１２Ｃを用いたことである。
【0020】
図１３は、図１２に示す電源回路１２の動作を示すグラフである。図１３に示すグラフでは、ＶＩＮ（横軸）の上昇に対するＶＩＮ（縦軸）の挙動と、ＶＩＮ（横軸）の上昇に対するＶＲＥＧ（縦軸）の挙動を示している。
【0021】
入力電圧ＶＩＮが０Ｖから上昇する場合、ノードＮ１２（ツェナーダイオード１２Ａのカソード）の電圧がツェナーダイオード１２Ａのツェナー電圧Ｖｚに達するまでは、ツェナーダイオード１２Ａはオフ状態であるため、ノードＮ１２の電圧は入力電圧ＶＩＮと一致する。このとき、出力電圧ＶＲＥＧはＶＩＮと一致する（ＶＩＮに張り付く）。
【0022】
そして、ノードＮ１２の電圧がツェナー電圧Ｖｚに達すると、以降は入力電圧ＶＩＮが上昇してもノードＮ１２の電圧はツェナー電圧Ｖｚで一定となる。従って、図１３に示すように、出力電圧ＶＲＥＧは、ＶＲＥＧ＝Ｖｚ－（－Ｖｔｈ）でクランプされて一定となる（－Ｖｔｈ：デプレッション型ＮＭＯＳＦＥＴ１２Ｃの閾値電圧）。ＶＩＮがＶｚに達してからＶｚ－（－Ｖｔｈ）に達するまでの間は、ＶＲＥＧはＶＩＮと一致する。
【0023】
このような電源回路１２であれば、ＶＲＥＧはＶＩＮに追従する挙動となるため、低耐圧回路１２０の最低動作電圧≒ＶＩＮの最低動作電圧となり、第１比較例のような課題は解消される。しかしながら、電源回路１２の構成では、デプレッション型ＮＭＯＳＦＥＴ１２Ｃを高耐圧素子により構成する必要があるが、通常、高耐圧のデプレッション型ＮＭＯＳＦＥＴを用意できない場合も多い。
【0024】
＜２．第１実施形態＞
以下、上記のような課題を解消すべく考案された本開示の例示的な実施形態について説明する。図１は、第１実施形態に係る電源回路１の回路構成を示す図である。
以下、上記のような課題を解消すべく考案された本開示の例示的な実施形態について説明する。図１は、第１実施形態に係る電源回路１の回路構成を示す図である。
【0025】
図１に示すように、電源回路１は、コンパレータ１Ａと、クランプ回路１Ｂと、エンハンスメント型ＮＭＯＳＦＥＴ１Ｃと、デプレッション型ＮＭＯＳＦＥＴ１Ｄと、ＰＭＯＳＦＥＴ（Ｐチャネル型ＭＯＳＦＥＴ）１Ｅと、を有している。
【0026】
コンパレータ１Ａの非反転入力端（＋）には、入力電圧ＶＩＮが印加される。コンパレータ１Ａの反転入力端（－）には、基準電圧ＶＲＥＦが印加される。コンパレータ１Ａの出力端は、ＰＭＯＳＦＥＴ１Ｅのゲートに接続される。これにより、コンパレータ１Ａは、入力電圧ＶＩＮと基準電圧ＶＲＥＦとの比較結果をＰＭＯＳＦＥＴ１Ｅのゲートに出力する。入力電圧ＶＩＮが基準電圧ＶＲＥＦよりも低い場合は、コンパレータ１Ａの出力はローレベルであり、入力電圧ＶＩＮが基準電圧ＶＲＥＦ以上の場合は、コンパレータ１Ａの出力はハイレベルである。コンパレータ１Ａは、入力電圧ＶＩＮと基準電圧ＶＲＥＦ（所定電圧）との大小関係に応じて、スイッチとしてのＰＭＯＳＦＥＴ１Ｅのオンオフを切り替える切替え制御部として機能する。
【0027】
なお、コンパレータ１Ａには、必ずしも入力電圧ＶＩＮを直接入力させなくてもよい。例えば、入力電圧ＶＩＮを抵抗により分圧した電圧をコンパレータ１Ａに入力させてもよい。
【0028】
ＰＭＯＳＦＥＴ１Ｅのソースは、入力電圧ＶＩＮの印加端に接続される。ＰＭＯＳＦＥＴ１Ｅのドレインは、ノードＮＡでデプレッション型ＮＭＯＳＦＥＴ１Ｄのドレインに接続される。エンハンスメント型ＮＭＯＳＦＥＴ１Ｃのドレインは、入力電圧ＶＩＮの印加端に接続される。エンハンスメント型ＮＭＯＳＦＥＴ１Ｃのソースは、ノードＮＢでデプレッション型ＮＭＯＳＦＥＴ１Ｄのソースに接続される。ノードＮＢは、低耐圧回路１０に接続される。これにより、ノードＮＢに生成される出力電圧ＶＲＥＧが低耐圧回路１０に供給される。
【0029】
クランプ回路１Ｂは、デプレッション型ＮＭＯＳＦＥＴ１Ｄのゲートとエンハンスメント型ＮＭＯＳＦＥＴ１Ｃのゲートに、共通のクランプ出力電圧Ｖｃｌｐを印加可能である。クランプ出力電圧Ｖｃｌｐは、入力電圧ＶＩＮが上昇した場合に、所定のクランプ電圧Ｖｃｌａｍｐにクランプされる。
【0030】
図２は、図１に示す電源回路１の動作を示すグラフである。図２の上段に示すグラフでは、ＶＩＮ（横軸）の上昇に対するＶＩＮ（縦軸）の挙動と、ＶＩＮ（横軸）の上昇に対するＶＲＥＧ（縦軸）の挙動を示している。図２の下段に示すグラフでは、ＶＩＮ（横軸）の上昇に対するノードＮＡの電圧の挙動を示している。
【0031】
入力電圧ＶＩＮが０Ｖから上昇する場合、入力電圧ＶＩＮがＰＭＯＳＦＥＴ１Ｅの閾値電圧Ｖｔｈ_ｐに達するまではＰＭＯＳＦＥＴ１Ｅがオフ状態であるため、出力電圧ＶＲＥＧおよびノードＮＡの電圧は０Ｖである。
【0032】
そして、入力電圧ＶＩＮが閾値電圧Ｖｔｈ_ｐに達すると、ＰＭＯＳＦＥＴ１Ｅがオン状態となり、出力電圧ＶＲＥＧおよびノードＮＡの電圧は入力電圧ＶＩＮと一致する。クランプ回路１Ｂは、入力電圧ＶＩＮがクランプ電圧Ｖｃｌａｍｐに達するまでは、入力電圧ＶＩＮと等しいクランプ出力電圧Ｖｃｌｐを出力する。これにより、入力電圧ＶＩＮが上昇するときに、出力電圧ＶＲＥＧは入力電圧ＶＩＮと一致する。このとき、ＶＩＮ＝ＶＲＥＧより、エンハンスメント型ＮＭＯＳＦＥＴ１Ｃはオフ状態である。
【0033】
そして、入力電圧ＶＩＮがクランプ電圧Ｖｃｌａｍｐに達すると、以降、クランプ回路１Ｂは、入力電圧ＶＩＮの上昇に関わらずクランプ出力電圧Ｖｃｌｐをクランプ電圧Ｖｃｌａｍｐで一定としてクランプする。入力電圧ＶＩＮがクランプ電圧Ｖｃｌａｍｐに達してからＶＩＮ＝Ｖｃｌａｍｐ－（－Ｖｔｈ２）（－Ｖｔｈ２：デプレッション型ＮＭＯＳＦＥＴ１Ｄの閾値電圧）に達するまでの間は、出力電圧ＶＲＥＧは入力電圧ＶＩＮと一致する。入力電圧ＶＩＮがＶｃｌａｍｐ－（－Ｖｔｈ２）に達すると、以降、入力電圧ＶＩＮの上昇に関わらず、出力電圧ＶＲＥＧはＶｃｌａｍｐ－（－Ｖｔｈ２）で一定となる。すなわち、出力電圧ＶＲＥＧはクランプされる。
【0034】
そして、入力電圧ＶＩＮが基準電圧ＶＲＥＦに達すると、コンパレータ１Ａの出力がハイレベルに切り替わるため、ＰＭＯＳＦＥＴ１Ｅがオフ状態になる。すると、ノードＮＡの電圧は、デプレッション型ＮＭＯＳＦＥＴ１Ｄのバイアスにより出力電圧ＶＲＥＧとなる。また、エンハンスメント型ＮＭＯＳＦＥＴ１Ｃの制御により、出力電圧ＶＲＥＧは、ＶＲＥＧ＝Ｖｃｌａｍｐ－Ｖｔｈ１（Ｖｔｈ１：エンハンスメント型ＮＭＯＳＦＥＴ１Ｃの閾値電圧）となる。Ｖｃｌａｍｐ－Ｖｔｈ１＜Ｖｃｌａｍｐ－（－Ｖｔｈ２）である。
【0035】
本実施形態によれば、図２の下段に示すように、ノードＮＡの電圧（ＰＭＯＳＦＥＴ１Ｅがオン状態で入力電圧ＶＩＮと等しい）がデプレッション型ＮＭＯＳＦＥＴ１Ｄの定格電圧ＶＡに達する前にＰＭＯＳＦＥＴ１Ｅをオフ状態に切り替えれば、デプレッション型ＮＭＯＳＦＥＴ１Ｄに定格電圧ＶＡ以上の電圧が印加されることはない。従って、デプレッション型ＮＭＯＳＦＥＴ１Ｄとして、低耐圧素子を用いることが可能となる。さらに、低耐圧回路１０の最低動作電圧≒ＶＩＮの最低動作電圧となり、第１比較例での課題も解消される。なお、エンハンスメント型ＮＭＯＳＦＥＴ１ＣとＰＭＯＳＦＥＴ１Ｅには、高耐圧素子を用いる必要があるが、通常、高耐圧素子を用意できる場合が多い。
【0036】
なお、コンパレータ１Ａにはヒステリシスを設けてもよい。これにより、入力電圧ＶＩＮの変動による出力電圧ＶＲＥＧのチャタリングの発生を抑制できる。
【0037】
＜３．第２実施形態＞
図３は、第２実施形態に係る電源回路２の回路構成を示す図である。図３に示すように、電源回路２は、コンパレータ２Ａと、クランプ回路２Ｂと、エンハンスメント型ＮＭＯＳＦＥＴ２Ｃと、デプレッション型ＮＭＯＳＦＥＴ２Ｄと、ＰＭＯＳＦＥＴ２Ｅと、を有している。
図３は、第２実施形態に係る電源回路２の回路構成を示す図である。図３に示すように、電源回路２は、コンパレータ２Ａと、クランプ回路２Ｂと、エンハンスメント型ＮＭＯＳＦＥＴ２Ｃと、デプレッション型ＮＭＯＳＦＥＴ２Ｄと、ＰＭＯＳＦＥＴ２Ｅと、を有している。
【0038】
図３に示す電源回路２の第１実施形態との相違点は、クランプ回路２Ｂがエンハンスメント型ＮＭＯＳＦＥＴ２Ｃのゲートとデプレッション型ＮＭＯＳＦＥＴ２Ｄのゲートにそれぞれ別々の第１クランプ出力電圧Ｖｃｌｐ１、第２クランプ出力電圧Ｖｃｌｐ２を出力可能であることである。上記第１クランプ出力電圧Ｖｃｌｐ１、第２クランプ出力電圧Ｖｃｌｐ２には、それぞれ所定のクランプ電圧Ｖｃｌａｍｐ１、Ｖｃｌａｍｐ２を設定可能である。
【0039】
【0040】
図３に示す構成であれば、図４に示すように、ＰＭＯＳＦＥＴ２Ｅのオンオフが切り替わる前後で出力電圧ＶＲＥＧは、ＶＲＥＧ＝Ｖｃｌａｍｐ２－（－Ｖｔｈ２）、またはＶＲＥＧ＝Ｖｃｌａｍｐ１－Ｖｔｈ１となる。従って、クランプ電圧Ｖｃｌａｍｐ１、Ｖｃｌａｍｐ２それぞれの電圧値を調整することで、出力電圧ＶＲＥＧの切り替わるときの変動を抑制することができる。
【0041】
また、図５は、図３に示す構成において、Ｖｃｌａｍｐ１－Ｖｔｈ１＞Ｖｃｌａｍｐ２－（－Ｖｔｈ２）と設定した場合の挙動を示している。この場合、ＰＭＯＳＦＥＴ２Ｅがオン状態のときに（ＶＩＮ＜ＶＲＥＦ）、ＶＲＥＧ＝Ｖｃｌａｍｐ２－（－Ｖｔｈ２）となってから、Ｖｃｌｐ１－Ｖｔｈ１がＶｃｌａｍｐ２－（－Ｖｔｈ２）を上回り、ＶＲＥＧ＝Ｖｃｌａｍｐ１－Ｖｔｈ１となる。これにより、ＰＭＯＳＦＥＴ２Ｅのオンオフ切替え前後で出力電圧ＶＲＥＧの変動を無くすことができる。
【0042】
＜４．第３実施形態＞
図６は、第３実施形態に係る電源回路３の回路構成を示す図である。図６に示すように、電源回路３は、コンパレータ３Ａと、クランプ回路３Ｂと、エンハンスメント型ＮＭＯＳＦＥＴ３Ｃと、デプレッション型ＮＭＯＳＦＥＴ３Ｄと、ＰＭＯＳＦＥＴ３Ｅと、ＬＤＯ（Low Dropout）電源部３Ｆと、を有している。
図６は、第３実施形態に係る電源回路３の回路構成を示す図である。図６に示すように、電源回路３は、コンパレータ３Ａと、クランプ回路３Ｂと、エンハンスメント型ＮＭＯＳＦＥＴ３Ｃと、デプレッション型ＮＭＯＳＦＥＴ３Ｄと、ＰＭＯＳＦＥＴ３Ｅと、ＬＤＯ（Low Dropout）電源部３Ｆと、を有している。
【0043】
第１、第２実施形態ではエンハンスメント型ＮＭＯＳＦＥＴのゲートには、クランプ回路からの出力を印加させていたが、本実施形態では、エンハンスメント型ＮＭＯＳＦＥＴ３Ｃを含むＬＤＯ電源部３Ｆを構成している。
【0044】
ＬＤＯ電源部３Ｆは、エンハンスメント型ＮＭＯＳＦＥＴ３Ｃと、エラーアンプＥ１と、分圧抵抗Ｒ１，Ｒ２と、を有している。分圧抵抗Ｒ１，Ｒ２は、デプレッション型ＮＭＯＳＦＥＴ３Ｄのソースとエンハンスメント型ＮＭＯＳＦＥＴ３Ｃのソースとが接続されるノードＮ３と、グランド電位の印加端との間に直列に接続される。分圧抵抗Ｒ１とＲ２とが接続される接続ノードＮｒは、エラーアンプＥ１の反転入力端（－）に接続される。エラーアンプＥ１の非反転入力端（＋）には、基準電圧ＶＲＥＦ２が印加される。エラーアンプＥ１の出力端は、エンハンスメント型ＮＭＯＳＦＥＴ３Ｃのゲートに接続される。
【0045】
このような構成により、入力電圧ＶＩＮが上昇してＰＭＯＳＦＥＴ３Ｅがオンからオフに切り替えられると、ＬＤＯ電源部３Ｆの動作によりノードＮ３に所望の出力電圧ＶＲＥＧが生成される。具体的には、出力電圧ＶＲＥＧが分圧抵抗Ｒ１，Ｒ２により分圧されてエラーアンプＥ１に入力される帰還制御により、ノードＮｒの電圧が基準電圧ＶＲＥＦ２と一致するように制御される。
【0046】
＜５．クランプ回路の第１実施例＞
図７は、第１実施形態に係る電源回路１（図１）においてクランプ回路１Ｂの具体的な構成例を示す図である。図７に示す構成例では、クランプ回路１Ｂは、ツェナーダイオードＤｉと、定電流回路ＣＩと、を有している。
図７は、第１実施形態に係る電源回路１（図１）においてクランプ回路１Ｂの具体的な構成例を示す図である。図７に示す構成例では、クランプ回路１Ｂは、ツェナーダイオードＤｉと、定電流回路ＣＩと、を有している。
【0047】
入力電圧ＶＩＮの印加端とツェナーダイオードＤｉのカソードとの間に定電流回路ＣＩが配置される。ツェナーダイオードＤｉのアノードは、グランドの印加端に接続される。ツェナーダイオードＤｉのカソードは、デプレッション型ＮＭＯＳＦＥＴ１Ｄのゲートとエンハンスメント型ＮＭＯＳＦＥＴ１Ｃのゲートに共通接続される。
【0048】
このような構成により、入力電圧ＶＩＮが上昇する場合に、ツェナーダイオードＤｉのツェナー電圧にクランプされたクランプ出力電圧ＶｃｌｐがツェナーダイオードＤｉのカソードに生成され、デプレッション型ＮＭＯＳＦＥＴ１Ｄのゲートとエンハンスメント型ＮＭＯＳＦＥＴ１Ｃのゲートに印加される。
【0049】
このようなクランプ回路１Ｂの構成により、シンプルな構成を実現できる。なお、ツェナーダイオードＤｉは、例えばＭＯＳＦＥＴまたはバイポーラトランジスタに置き換えてもよい。また、定電流回路ＣＩは、例えば抵抗などに置き換えてもよい。
【0050】
＜６．クランプ回路の第２実施例＞
図８は、第２実施形態に係る電源回路２（図３）においてクランプ回路２Ｂの具体的な構成例を示す図である。図８に示す構成例では、クランプ回路２Ｂは、ツェナーダイオードＤｉと、定電流回路ＣＩと、ＮＭＯＳＦＥＴ２Ｆと、を有している。
図８は、第２実施形態に係る電源回路２（図３）においてクランプ回路２Ｂの具体的な構成例を示す図である。図８に示す構成例では、クランプ回路２Ｂは、ツェナーダイオードＤｉと、定電流回路ＣＩと、ＮＭＯＳＦＥＴ２Ｆと、を有している。
【0051】
入力電圧ＶＩＮの印加端とＮＭＯＳＦＥＴ２Ｆのドレインとの間に定電流回路ＣＩが配置される。ＮＭＯＳＦＥＴ２Ｆのドレインとゲートは短絡される。ＮＭＯＳＦＥＴ２Ｆのソースは、ツェナーダイオードＤｉのカソードに接続される。ツェナーダイオードＤｉのアノードは、グランドの印加端に接続される。ＮＭＯＳＦＥＴ２Ｆのゲートは、エンハンスメント型ＮＭＯＳＦＥＴ２Ｃのゲートに接続される。ツェナーダイオードＤｉのカソードとＮＭＯＳＦＥＴ２Ｆのソースとが接続されるノードＮｚは、デプレッション型ＮＭＯＳＦＥＴ２Ｄのゲートに接続される。
【0052】
このような構成により、入力電圧ＶＩＮが上昇する場合に、ツェナーダイオードＤｉのツェナー電圧Ｖｚにクランプされたクランプ出力電圧Ｖｃｌｐ２がノードＮｚに生成され、デプレッション型ＮＭＯＳＦＥＴ１Ｄのゲートに印加される。すなわち、クランプ電圧Ｖｃｌａｍｐ２＝Ｖｚとなる。また、ＮＭＯＳＦＥＴ２Ｆのゲートに生成されるクランプ出力電圧Ｖｃｌｐ１は、ツェナー電圧ＶｚからＮＭＯＳＦＥＴ２Ｆの閾値電圧Ｖｔｈ_ｍだけ高い電圧にクランプされ、エンハンスメント型ＮＭＯＳＦＥＴ２Ｃのゲートに印加される。すなわち、クランプ電圧Ｖｃｌａｍｐ１＝Ｖｚ＋Ｖｔｈ_ｍとなる。
【0053】
なお、クランプ電圧Ｖｃｌａｍｐ１は、ＮＭＯＳＦＥＴ２Ｆに限らず、例えば抵抗またはバイポーラトランジスタにより調整してもよい。
【0054】
＜７．切替え制御部の変形例＞
図９は、先述した図８に示す構成の電源回路２の変形例を示す図である。図９に示す構成では、ＰＭＯＳＦＥＴ２Ｅのオンオフを切り替える切替え制御部として、コンパレータ２Ａの代わりに、切替え制御部２０Ａを用いている。
図９は、先述した図８に示す構成の電源回路２の変形例を示す図である。図９に示す構成では、ＰＭＯＳＦＥＴ２Ｅのオンオフを切り替える切替え制御部として、コンパレータ２Ａの代わりに、切替え制御部２０Ａを用いている。
【0055】
切替え制御部２０Ａは、ツェナーダイオードＤｉと、抵抗Ｒ２０，Ｒ２１，Ｒ２２と、ＮＭＯＳＦＥＴ２０１，２０２と、ＰＭＯＳＦＥＴ２０３と、を有している。
【0056】
抵抗Ｒ２０の一端は、入力電圧ＶＩＮの印加端に接続される。抵抗Ｒ２０の他端は、ツェナーダイオードＤｉのカソードに接続される。ツェナーダイオードＤｉのアノードは、ＮＭＯＳＦＥＴ２０１のドレインに接続される。ＮＭＯＳＦＥＴ２０１のドレインとゲートは、短絡される。ＮＭＯＳＦＥＴ２０１のソースは、グランドの印加端に接続される。ＮＭＯＳＦＥＴ２０２のソースは、グランドの印加端に接続される。ＮＭＯＳＦＥＴ２０２のゲートは、ＮＭＯＳＦＥＴ２０１のゲートに接続される。ＮＭＯＳＦＥＴ２０２のドレインは、抵抗Ｒ２１の一端に接続される。抵抗Ｒ２１の他端は、入力電圧ＶＩＮの印加端に接続される。ＰＭＯＳＦＥＴ２０３のソースは、入力電圧ＶＩＮの印加端に接続される。ＰＭＯＳＦＥＴ２０３のゲートは、抵抗Ｒ２１とＮＭＯＳＦＥＴ２０２のドレインとが接続されるノードに接続される。ＰＭＯＳＦＥＴ２０３のドレインは、抵抗Ｒ２２の一端に接続される。抵抗Ｒ２２の他端は、グランドの印加端に接続される。ＰＭＯＳＦＥＴ２０３のドレインと抵抗Ｒ２２の一端とが接続されるノードは、ＰＭＯＳＦＥＴ２Ｅのゲートに接続される。
【0057】
このような構成により、入力電圧ＶＩＮが上昇してＶｚ＋Ｖｔｈ_ｍ２（Ｖｚ：ツェナーダイオードＤｉのツェナー電圧、Ｖｔｈ_ｍ２：ＮＭＯＳＦＥＴ２０１の閾値電圧）以上となると、ＮＭＯＳＦＥＴ２０２がオン状態に切り替わり、ＰＭＯＳＦＥＴ２０３がオン状態に切り替わり、ＰＭＯＳＦＥＴ２Ｅがオフ状態に切り替わる。すなわち、切替え制御部２０Ａは、入力電圧ＶＩＮと所定電圧（Ｖｚ＋Ｖｔｈ_ｍ２）との大小関係に応じて、スイッチとしてのＰＭＯＳＦＥＴ２Ｅのオンオフを切り替える。
【0058】
このような構成の切替え制御部２０Ａによれば、コンパレータに比べて、基準電圧源が不要であり、また、必要な素子数を削減できる。なお、切替え制御部２０Ａは、第１実施形態に適用してもよい。
【0059】
＜８．その他＞
以上、例示的な実施形態について説明したが、本発明の趣旨の範囲内において、実施形態は種々に変形が可能である。
以上、例示的な実施形態について説明したが、本発明の趣旨の範囲内において、実施形態は種々に変形が可能である。
【0060】
＜９．付記＞
以上のように、例えば、本開示に係る電源回路（１）は、
デプレッション型ＮＭＯＳＦＥＴ（１Ｄ）と、
前記デプレッション型ＮＭＯＳＦＥＴの第１端に接続される第１端と、入力電圧（ＶＩＮ）の印加端に接続可能に構成される第２端と、を含むエンハンスメント型ＮＭＯＳＦＥＴ（１Ｃ）と、
前記入力電圧の印加端と前記デプレッション型ＮＭＯＳＦＥＴの第２端との間に接続可能に構成されるスイッチ（１Ｅ）と、
前記入力電圧と所定電圧との大小関係に応じて前記スイッチのオンオフを切り替える切替え制御部（１Ａ）と、
前記入力電圧に応じたクランプ出力電圧（Ｖｃｌｐ）を前記デプレッション型ＮＭＯＳＦＥＴの制御電極に印加させるクランプ回路（１Ｂ）と、
を有し、
前記クランプ回路は、前記入力電圧の上昇に関わらず所定のクランプ電圧にクランプした前記クランプ出力電圧を出力可能に構成される（第１の構成、図１等）。なお、ＭＯＳＦＥＴの第１端はソースに相当し、第２端はドレインに相当し、制御電極はゲートに相当し、以下同様である。
以上のように、例えば、本開示に係る電源回路（１）は、
デプレッション型ＮＭＯＳＦＥＴ（１Ｄ）と、
前記デプレッション型ＮＭＯＳＦＥＴの第１端に接続される第１端と、入力電圧（ＶＩＮ）の印加端に接続可能に構成される第２端と、を含むエンハンスメント型ＮＭＯＳＦＥＴ（１Ｃ）と、
前記入力電圧の印加端と前記デプレッション型ＮＭＯＳＦＥＴの第２端との間に接続可能に構成されるスイッチ（１Ｅ）と、
前記入力電圧と所定電圧との大小関係に応じて前記スイッチのオンオフを切り替える切替え制御部（１Ａ）と、
前記入力電圧に応じたクランプ出力電圧（Ｖｃｌｐ）を前記デプレッション型ＮＭＯＳＦＥＴの制御電極に印加させるクランプ回路（１Ｂ）と、
を有し、
前記クランプ回路は、前記入力電圧の上昇に関わらず所定のクランプ電圧にクランプした前記クランプ出力電圧を出力可能に構成される（第１の構成、図１等）。なお、ＭＯＳＦＥＴの第１端はソースに相当し、第２端はドレインに相当し、制御電極はゲートに相当し、以下同様である。
【0061】
また、上記第１の構成において、前記クランプ回路（１Ｂ）は、共通の前記クランプ出力電圧（Ｖｃｌｐ）を前記デプレッション型ＮＭＯＳＦＥＴ（１Ｄ）の制御電極と前記エンハンスメント型ＮＭＯＳＦＥＴ（１Ｃ）の制御電極に印加させる構成としてもよい（第２の構成、図１）。
【0062】
また、上記第２の構成において、前記クランプ回路（１Ｂ）は、前記入力電圧（ＶＩＮ）の印加端と電気的に接続可能に構成される第１端と、グランドの印加端に接続可能に構成される第２端と、を含む第１ツェナーダイオード（Ｄｉ）を有し、前記第１ツェナーダイオードの第１端は、前記デプレッション型ＮＭＯＳＦＥＴの制御電極と前記エンハンスメント型ＮＭＯＳＦＥＴの制御電極とに共通接続される構成としてもよい（第３の構成、図７）。なお、ツェナーダイオードの第１端はカソードに相当し、第２端はアノードに相当し、以下同様である。
【0063】
また、上記第１の構成において、前記クランプ回路（２Ｂ）は、別々の前記クランプ出力電圧（Ｖｃｌｐ１，Ｖｃｌｐ２）を前記デプレッション型ＮＭＯＳＦＥＴ（２Ｄ）の制御電極と前記エンハンスメント型ＮＭＯＳＦＥＴ（２Ｃ）の制御電極に印加させる構成としてもよい（第４の構成、図３）。
【0064】
また、上記第４の構成において、下記を満たしてもよい（第５の構成、図５）。
Ｖｃｌａｍｐ１－Ｖｔｈ１＞Ｖｃｌａｍｐ２－（－Ｖｔｈ２）
Ｖｃｌａｍｐ１：前記エンハンスメント型ＮＭＯＳＦＥＴの制御電極に印加させる前記クランプ出力電圧のクランプ電圧、Ｖｃｌａｍｐ２：前記デプレッション型ＮＭＯＳＦＥＴの制御電極に印加させる前記クランプ出力電圧のクランプ電圧、Ｖｔｈ１：前記エンハンスメント型ＮＭＯＳＦＥＴの閾値電圧、－Ｖｔｈ２：前記デプレッション型ＮＭＯＳＦＥＴの閾値電圧。
Ｖｃｌａｍｐ１－Ｖｔｈ１＞Ｖｃｌａｍｐ２－（－Ｖｔｈ２）
Ｖｃｌａｍｐ１：前記エンハンスメント型ＮＭＯＳＦＥＴの制御電極に印加させる前記クランプ出力電圧のクランプ電圧、Ｖｃｌａｍｐ２：前記デプレッション型ＮＭＯＳＦＥＴの制御電極に印加させる前記クランプ出力電圧のクランプ電圧、Ｖｔｈ１：前記エンハンスメント型ＮＭＯＳＦＥＴの閾値電圧、－Ｖｔｈ２：前記デプレッション型ＮＭＯＳＦＥＴの閾値電圧。
【0065】
また、上記第４または第５の構成において、前記クランプ回路（２Ｂ）は、
第１ツェナーダイオード（Ｄｉ）と、
ＮＭＯＳＦＥＴ（２Ｆ）と、を含み、
前記第１ツェナーダイオードの第１端は前記デプレッション型ＮＭＯＳＦＥＴ（２Ｄ）の制御電極に接続され、第２端はグランドの印加端に接続可能に構成され、
前記ＮＭＯＳＦＥＴの第１端は前記第１ツェナーダイオードの第１端に接続され、第２端は前記入力電圧（ＶＩＮ）の印加端に電気的に接続可能に構成され、制御電極は前記ＮＭＯＳＦＥＴの第２端と短絡され、かつ前記エンハンスメント型ＮＭＯＳＦＥＴ（２Ｃ）の制御電極に接続される構成としてもよい（第６の構成、図８）。
第１ツェナーダイオード（Ｄｉ）と、
ＮＭＯＳＦＥＴ（２Ｆ）と、を含み、
前記第１ツェナーダイオードの第１端は前記デプレッション型ＮＭＯＳＦＥＴ（２Ｄ）の制御電極に接続され、第２端はグランドの印加端に接続可能に構成され、
前記ＮＭＯＳＦＥＴの第１端は前記第１ツェナーダイオードの第１端に接続され、第２端は前記入力電圧（ＶＩＮ）の印加端に電気的に接続可能に構成され、制御電極は前記ＮＭＯＳＦＥＴの第２端と短絡され、かつ前記エンハンスメント型ＮＭＯＳＦＥＴ（２Ｃ）の制御電極に接続される構成としてもよい（第６の構成、図８）。
【0066】
また、上記第１から第６のいずれかの構成において、前記切替え制御部は、前記入力電圧（ＶＩＮ）と前記所定電圧（ＶＲＥＦ）とを比較するコンパレータ（１Ａ）である構成としてもよい（第７の構成、図１）。
【0067】
また、上記第１から第６のいずれかの構成において、前記切替え制御部（２０Ａ）は、第１抵抗（Ｒ２０）と、第２抵抗（Ｒ２１）と、第３抵抗（Ｒ２２）と、第２ツェナーダイオード（Ｄｉ）と、第１ＮＭＯＳＦＥＴ（２０１）と、第２ＮＭＯＳＦＥＴ（２０２）と、ＰＭＯＳＦＥＴ（２０３）と、を有する。
前記第１抵抗の第１端は前記入力電圧（ＶＩＮ）の印加端に接続可能に構成され、前記第１抵抗の第２端は前記第２ツェナーダイオードの第１端に接続可能に構成される。
前記第２抵抗の第１端は前記第２ＮＭＯＳＦＥＴの第２端に接続され、前記第２抵抗の第２端は前記入力電圧の印加端に接続可能に構成される。
前記第３抵抗の第１端は前記ＰＭＯＳＦＥＴの第２端に接続され、前記第３抵抗の第２端は前記グランド電位の印加端に接続可能に構成される。
前記第１ＮＭＯＳＦＥＴの第２端は前記第２ツェナーダイオードの第２端に接続され、制御電極は前記第１ＮＭＯＳＦＥＴの第２端と短絡され、第１端はグランドの印加端に接続可能に構成される。
前記第２ＮＭＯＳＦＥＴの第１端は前記グランドの印加端に接続可能に構成され、制御電極は前記第１ＮＭＯＳＦＥＴの制御電極に接続される。
前記ＰＭＯＳＦＥＴの第１端は前記入力電圧の印加端に接続可能に構成され、制御電極は前記第２ＮＭＯＳＦＥＴの第２端と前記第２抵抗とが接続されるノードに接続される。
前記ＰＭＯＳＦＥＴの第２端と前記第３抵抗とが接続されるノードは、前記スイッチ（２Ｅ）の制御端に接続可能に構成される構成としてもよい（第８の構成、図９）。
前記第１抵抗の第１端は前記入力電圧（ＶＩＮ）の印加端に接続可能に構成され、前記第１抵抗の第２端は前記第２ツェナーダイオードの第１端に接続可能に構成される。
前記第２抵抗の第１端は前記第２ＮＭＯＳＦＥＴの第２端に接続され、前記第２抵抗の第２端は前記入力電圧の印加端に接続可能に構成される。
前記第３抵抗の第１端は前記ＰＭＯＳＦＥＴの第２端に接続され、前記第３抵抗の第２端は前記グランド電位の印加端に接続可能に構成される。
前記第１ＮＭＯＳＦＥＴの第２端は前記第２ツェナーダイオードの第２端に接続され、制御電極は前記第１ＮＭＯＳＦＥＴの第２端と短絡され、第１端はグランドの印加端に接続可能に構成される。
前記第２ＮＭＯＳＦＥＴの第１端は前記グランドの印加端に接続可能に構成され、制御電極は前記第１ＮＭＯＳＦＥＴの制御電極に接続される。
前記ＰＭＯＳＦＥＴの第１端は前記入力電圧の印加端に接続可能に構成され、制御電極は前記第２ＮＭＯＳＦＥＴの第２端と前記第２抵抗とが接続されるノードに接続される。
前記ＰＭＯＳＦＥＴの第２端と前記第３抵抗とが接続されるノードは、前記スイッチ（２Ｅ）の制御端に接続可能に構成される構成としてもよい（第８の構成、図９）。
【産業上の利用可能性】
【0068】
本開示は、例えば、ＩＣに含まれる内部電源に利用することが可能である。
【符号の説明】
【0069】
１ 電源回路
１Ａ コンパレータ
１Ｂ クランプ回路
１Ｃ エンハンスメント型ＮＭＯＳＦＥＴ
１Ｄ デプレッション型ＮＭＯＳＦＥＴ
１Ｅ ＰＭＯＳＦＥＴ
２ 電源回路
２Ａ コンパレータ
２Ｂ クランプ回路
２Ｃ エンハンスメント型ＮＭＯＳＦＥＴ
２Ｄ デプレッション型ＮＭＯＳＦＥＴ
２Ｅ ＰＭＯＳＦＥＴ
３ 電源回路
３Ａ コンパレータ
３Ｂ クランプ回路
３Ｃ エンハンスメント型ＮＭＯＳＦＥＴ
３Ｄ デプレッション型ＮＭＯＳＦＥＴ
３Ｅ ＰＭＯＳＦＥＴ
３Ｆ ＬＤＯ電源部
１０，２０，３０ 低耐圧回路
１１ 電源回路
１１Ａ ツェナーダイオード
１１Ｂ 抵抗
１１Ｃ エンハンスメント型ＮＭＯＳＦＥＴ
１２ 電源回路
１２Ａ ツェナーダイオード
１２Ｂ 抵抗
１２Ｃ デプレッション型ＮＭＯＳＦＥＴ
２０Ａ 切替え制御部
１１０ 低耐圧回路
１２０ 低耐圧回路
２０１，２０２ ＮＭＯＳＦＥＴ
２０３ ＰＭＯＳＦＥＴ
ＣＩ 定電流回路
Ｄｉ ツェナーダイオード
Ｅ１ エラーアンプ
Ｒ１，Ｒ２ 分圧抵抗
Ｒ２０，Ｒ２１，Ｒ２２ 抵抗
１Ａ コンパレータ
１Ｂ クランプ回路
１Ｃ エンハンスメント型ＮＭＯＳＦＥＴ
１Ｄ デプレッション型ＮＭＯＳＦＥＴ
１Ｅ ＰＭＯＳＦＥＴ
２ 電源回路
２Ａ コンパレータ
２Ｂ クランプ回路
２Ｃ エンハンスメント型ＮＭＯＳＦＥＴ
２Ｄ デプレッション型ＮＭＯＳＦＥＴ
２Ｅ ＰＭＯＳＦＥＴ
３ 電源回路
３Ａ コンパレータ
３Ｂ クランプ回路
３Ｃ エンハンスメント型ＮＭＯＳＦＥＴ
３Ｄ デプレッション型ＮＭＯＳＦＥＴ
３Ｅ ＰＭＯＳＦＥＴ
３Ｆ ＬＤＯ電源部
１０，２０，３０ 低耐圧回路
１１ 電源回路
１１Ａ ツェナーダイオード
１１Ｂ 抵抗
１１Ｃ エンハンスメント型ＮＭＯＳＦＥＴ
１２ 電源回路
１２Ａ ツェナーダイオード
１２Ｂ 抵抗
１２Ｃ デプレッション型ＮＭＯＳＦＥＴ
２０Ａ 切替え制御部
１１０ 低耐圧回路
１２０ 低耐圧回路
２０１，２０２ ＮＭＯＳＦＥＴ
２０３ ＰＭＯＳＦＥＴ
ＣＩ 定電流回路
Ｄｉ ツェナーダイオード
Ｅ１ エラーアンプ
Ｒ１，Ｒ２ 分圧抵抗
Ｒ２０，Ｒ２１，Ｒ２２ 抵抗
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】