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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022191861
(43)【公開日】2022-12-28
(54)【発明の名称】抵抗素子及びその製造方法
(51)【国際特許分類】
H01L 21/822 20060101AFI20221221BHJP
【ＦＩ】
H01L27/04 P
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2021100332
(22)【出願日】2021-06-16
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】狩野 太一
【テーマコード（参考）】
5F038
【Ｆターム（参考）】
5F038AR07
5F038AR09
5F038AR16
5F038AR21
5F038AR24
5F038AR25
5F038AV04
5F038AV05
5F038AV06
5F038BH02
5F038BH13
5F038CA06
5F038CA07
5F038CA10
5F038CA12
5F038CA16
5F038CA18
5F038CD18
(57)【要約】
【課題】実装面積を変更することなく、ＥＳＤ耐量を確保しつつ、高抵抗化が可能となる抵抗素子を提供する。
【解決手段】半導体基板１，１１上にフィールド絶縁膜２，１２を介してに設けられた抵抗層３１ａ，３１ｃ，９１ａ，９１ｃと、抵抗層３１ａ，３１ｃ，９１ａ，９１ｃの一端側に電気的に接続されたパッド形成電極２１，５１と、抵抗層３１ａ，３１ｃ，９１ａ，９１ｃの他端側に電気的に接続される一方の端子、及び半導体基板１，１１にオーム性接触する他方の端子を有する中継配線２２ａ，２２ｃ，５２ａ，５２ｃと、半導体基板１，１１下に設けられた裏面電極９，１９をそれぞれ備え、同一のチップサイズを有する複数の抵抗チップ１０ａ，１０ｂが積層されて抵抗チップ１０ａ，１０ｂの抵抗層３１ａ，３１ｃ，９１ａ，９１ｃが直列接続され、抵抗チップ１０ａのパッド形成電極５１と、抵抗チップ１０ｂの裏面電極１９の間の電気的経路を抵抗体とする。
【選択図】図２
【解決手段】半導体基板１，１１上にフィールド絶縁膜２，１２を介してに設けられた抵抗層３１ａ，３１ｃ，９１ａ，９１ｃと、抵抗層３１ａ，３１ｃ，９１ａ，９１ｃの一端側に電気的に接続されたパッド形成電極２１，５１と、抵抗層３１ａ，３１ｃ，９１ａ，９１ｃの他端側に電気的に接続される一方の端子、及び半導体基板１，１１にオーム性接触する他方の端子を有する中継配線２２ａ，２２ｃ，５２ａ，５２ｃと、半導体基板１，１１下に設けられた裏面電極９，１９をそれぞれ備え、同一のチップサイズを有する複数の抵抗チップ１０ａ，１０ｂが積層されて抵抗チップ１０ａ，１０ｂの抵抗層３１ａ，３１ｃ，９１ａ，９１ｃが直列接続され、抵抗チップ１０ａのパッド形成電極５１と、抵抗チップ１０ｂの裏面電極１９の間の電気的経路を抵抗体とする。
【選択図】図２
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に設けられたフィールド絶縁膜と、
前記フィールド絶縁膜上に設けられた抵抗層と、
前記フィールド絶縁膜及び前記抵抗層を被覆するように設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられ、前記抵抗層の一端側に電気的に接続されたパッド形成電極と、
前記層間絶縁膜上に前記パッド形成電極と離間して設けられ、前記抵抗層の他端側に電気的に接続される一方の端子、及び前記半導体基板にオーム性接触する他方の端子を有する中継配線と、
前記半導体基板下に設けられ、前記半導体基板にオーム性接触する裏面電極と、
をそれぞれ備え、且つ互いに同一のチップサイズを有する複数の抵抗チップが積層されて前記複数の抵抗チップのそれぞれの前記抵抗層が直列接続され、最上段の前記抵抗チップの前記パッド形成電極と、最下段の前記抵抗チップの前記裏面電極との間の電気的経路を抵抗体とすることを特徴とする抵抗素子。
前記半導体基板上に設けられたフィールド絶縁膜と、
前記フィールド絶縁膜上に設けられた抵抗層と、
前記フィールド絶縁膜及び前記抵抗層を被覆するように設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられ、前記抵抗層の一端側に電気的に接続されたパッド形成電極と、
前記層間絶縁膜上に前記パッド形成電極と離間して設けられ、前記抵抗層の他端側に電気的に接続される一方の端子、及び前記半導体基板にオーム性接触する他方の端子を有する中継配線と、
前記半導体基板下に設けられ、前記半導体基板にオーム性接触する裏面電極と、
をそれぞれ備え、且つ互いに同一のチップサイズを有する複数の抵抗チップが積層されて前記複数の抵抗チップのそれぞれの前記抵抗層が直列接続され、最上段の前記抵抗チップの前記パッド形成電極と、最下段の前記抵抗チップの前記裏面電極との間の電気的経路を抵抗体とすることを特徴とする抵抗素子。
【請求項2】
前記最上段の前記抵抗チップよりも下段の前記抵抗チップは、前記パッド形成電極上に設けられたメッキ層を更に備え、
上段の前記抵抗チップの前記裏面電極と、下段の前記抵抗チップの前記メッキ層とが接合層により接合されている
ことを特徴とする請求項１に記載の抵抗素子。
上段の前記抵抗チップの前記裏面電極と、下段の前記抵抗チップの前記メッキ層とが接合層により接合されている
ことを特徴とする請求項１に記載の抵抗素子。
【請求項3】
前記接合層が、複数個所に互いに離間して設けられることを特徴とする請求項２に記載の抵抗素子。
【請求項4】
前記接合層が、上下段の前記抵抗チップの平面パターンの中央に設けられることを特徴とする請求項２に記載の抵抗素子。
【請求項5】
上段の前記抵抗チップの前記裏面電極と、下段の前記抵抗チップの前記メッキ層の間に、前記接合層に接して設けられた絶縁層を更に備えることを特徴とする請求項２～４のいずれか１項に記載の抵抗素子。
【請求項6】
前記複数の抵抗チップが、互いに同一構造を有することを特徴とする請求項１～５のいずれか１項に記載の抵抗素子。
【請求項7】
前記複数の抵抗チップが、互いに異なる抵抗値を有することを特徴とする請求項１～５のいずれか１項に記載の抵抗素子。
【請求項8】
前記抵抗チップそれぞれに、前記パッド形成電極、前記中継配線および前記層間絶縁膜上に設けられた保護絶縁膜を更に備える
ことを特徴とする請求項１～７のいずれか１項に記載の抵抗素子。
ことを特徴とする請求項１～７のいずれか１項に記載の抵抗素子。
【請求項9】
半導体基板と、前記半導体基板上に設けられたフィールド絶縁膜と、前記フィールド絶縁膜上に設けられた抵抗層と、前記フィールド絶縁膜及び前記抵抗層を被覆するように設けられた層間絶縁膜と、前記層間絶縁膜上に設けられ、前記抵抗層の一端側に電気的に接続されたパッド形成電極と、前記層間絶縁膜上に前記パッド形成電極と離間して設けられ、前記抵抗層の他端側に電気的に接続される一方の端子、及び前記半導体基板にオーム性接触する他方の端子を有する中継配線と、前記半導体基板下に設けられ、前記半導体基板にオーム性接触する裏面電極と、をそれぞれ備え、且つ互いに同一のチップサイズを有する複数の抵抗チップを用意する工程と、
前記複数の抵抗チップを積層して前記複数の抵抗チップのそれぞれの前記抵抗層を直列接続し、最上段の前記抵抗チップの前記パッド形成電極と、最下段の前記抵抗チップの前記裏面電極との間の電気的経路を抵抗体とする工程
とを含むことを特徴とする抵抗素子の製造方法。
前記複数の抵抗チップを積層して前記複数の抵抗チップのそれぞれの前記抵抗層を直列接続し、最上段の前記抵抗チップの前記パッド形成電極と、最下段の前記抵抗チップの前記裏面電極との間の電気的経路を抵抗体とする工程
とを含むことを特徴とする抵抗素子の製造方法。
【請求項10】
前記複数の抵抗チップを積層する工程は、
前記最上段の前記抵抗チップよりも下段の前記抵抗チップの前記パッド形成電極上にメッキ層を形成し、
上段の前記抵抗チップの前記裏面電極と、下段の前記抵抗チップの前記メッキ層とを接合層により接合する接合工程
を含むことを特徴とする請求項９に記載の抵抗素子の製造方法。
前記最上段の前記抵抗チップよりも下段の前記抵抗チップの前記パッド形成電極上にメッキ層を形成し、
上段の前記抵抗チップの前記裏面電極と、下段の前記抵抗チップの前記メッキ層とを接合層により接合する接合工程
を含むことを特徴とする請求項９に記載の抵抗素子の製造方法。
【請求項11】
前記抵抗チップそれぞれに、前記パッド形成電極、前記中継配線および前記層間絶縁膜上に設けられた保護絶縁膜を備え、
前記接合工程の後に、前記上段の前記抵抗チップの前記裏面電極と前記下段の前記抵抗チップの前記保護絶縁膜、前記メッキ層との間に封止部材を充填し絶縁層を形成する工程
を備えたことを特徴とする請求項１０に記載の抵抗素子の製造方法。
前記接合工程の後に、前記上段の前記抵抗チップの前記裏面電極と前記下段の前記抵抗チップの前記保護絶縁膜、前記メッキ層との間に封止部材を充填し絶縁層を形成する工程
を備えたことを特徴とする請求項１０に記載の抵抗素子の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチング素子のゲート抵抗素子等に使用される抵抗素子及びその製造方法に関する。
【背景技術】
【0002】
半導体集積回路（ＩＣ）等の半導体装置用の抵抗素子として、シリコン基板上に絶縁層が設けられ、絶縁層上に薄膜の抵抗層が設けられた抵抗素子が知られている。この抵抗素子では、互いに対向する抵抗層の側辺に接続された２つの電極が抵抗層の上面側に存在する。このため、チップサイズが大きくなると共に、２つの電極に接続される２本のボンディングワイヤが必要となる。
【0003】
そこで、特許文献１は、上面側のパッド形成電極と下面側の裏面電極との間の電気的経路を抵抗体とする縦型の抵抗素子を開示する。特許文献１に記載の抵抗素子によれば、上面側のパッド領域が１つとなるため、ボンディングワイヤの本数を１本に低減することができると共に、上面側のパッド領域の占有面積を削減できるので、チップサイズを縮小することができる。
【0004】
特許文献２は、下段用半導体素子を備える下段チップと、上段用半導体素子を備える上段チップとを備える積層型集積回路を開示する。特許文献３は、保護用素子が形成されたＩＣチップである半導体基板を、ドライバＩＣチップである半導体基板上に積層した半導体モジュールを開示する。特許文献４は、パワーＩＣチップとパワーＩＣチップよりもチップサイズが大きい集積回路チップとが、互いの主表面が対向するように配置されたパワー半導体装置を開示する。特許文献５は、パワーＦＥＴが形成された半導体チップと、比較器が形成された半導体チップとがバンプを介して接続された半導体装置を開示する。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１９－１０６４８５号公報
【特許文献2】特開２０１９－１４５５４７号公報
【特許文献3】特開２０１９－１２８００号公報
【特許文献4】特許第６３７１１２２号
【特許文献5】特許第３９７３４９１号
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１に記載の抵抗素子は、１チップで１つの縦型の抵抗体を構成している。そのため、半導体モジュールごとに適切な抵抗値の抵抗素子を設計する必要があり、系列数が多くなってしまう。また、抵抗素子のチップサイズの変更を伴うような場合、半導体モジュールにおける実装面積を変更する必要がある。また、抵抗素子を１チップで高抵抗化する場合、抵抗体の幅を狭くすると、静電気放電（ＥＳＤ）耐量との両立が困難となる。
【0007】
上記課題に鑑み、本発明は、実装面積を変更することなく、ＥＳＤ耐量を確保しつつ、高抵抗化が可能となる抵抗素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の一態様は、（ａ）半導体基板と、（ｂ）半導体基板上に設けられたフィールド絶縁膜と、（ｃ）フィールド絶縁膜上に設けられた抵抗層と、（ｄ）フィールド絶縁膜及び抵抗層を被覆するように設けられた層間絶縁膜と、（ｅ）層間絶縁膜上に設けられ、抵抗層の一端側に電気的に接続されたパッド形成電極と、（ｆ）層間絶縁膜上にパッド形成電極と離間して設けられ、抵抗層の他端側に電気的に接続される一方の端子、及び半導体基板にオーム性接触する他方の端子を有する中継配線と、（ｇ）半導体基板下に設けられ、半導体基板にオーム性接触する裏面電極と、をそれぞれ備え、且つ互いに同一のチップサイズを有する複数の抵抗チップが積層されて前記複数の抵抗チップのそれぞれの前記抵抗層が直列接続され、最上段の抵抗チップのパッド形成電極と、最下段の抵抗チップの裏面電極との間の電気的経路を抵抗体とする抵抗素子であることを要旨とする。
【0009】
本発明の他の態様は、（ａ）半導体基板と、半導体基板上に設けられたフィールド絶縁膜と、フィールド絶縁膜上に設けられた抵抗層と、フィールド絶縁膜及び抵抗層を被覆するように設けられた層間絶縁膜と、層間絶縁膜上に設けられ、抵抗層の一端側に電気的に接続されたパッド形成電極と、層間絶縁膜上にパッド形成電極と離間して設けられ、抵抗層の他端側に電気的に接続される一方の端子、及び半導体基板にオーム性接触する他方の端子を有する中継配線と、半導体基板下に設けられ、半導体基板にオーム性接触する裏面電極と、をそれぞれ備え、且つ互いに同一のチップサイズを有する複数の抵抗チップを用意する工程と、（ｂ）複数の抵抗チップを積層して前記複数の抵抗チップのそれぞれの前記抵抗層を直列接続し、最上段の抵抗チップのパッド形成電極と、最下段の抵抗チップの裏面電極との間の電気的経路を抵抗体とする工程とを含む抵抗素子の製造方法であることを要旨とする。
【発明の効果】
【0010】
本発明によれば、実装面積を変更することなく、ＥＳＤ耐量を確保しつつ、高抵抗化が可能となる抵抗素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【0011】
【図1】本発明の実施形態に係る抵抗素子の平面図である。
【図4】実施形態に係る抵抗素子の他の平面図である。
【図6】実施形態に係る抵抗素子の適用例を示す回路図である。
【図7】実施形態に係る半導体モジュールの断面図である。
【図8】実施形態に係る半導体モジュールの製造方法の平面図である。
【図10】実施形態に係る半導体モジュールの製造方法の断面図である。
【図11】実施形態の第１変形例に係る抵抗素子の平面図である。
【図13】実施形態の第２変形例に係る抵抗素子の平面図である。
【図15】実施形態の第３変形例に係る抵抗素子の平面図である。
【図16】実施形態の第４変形例に係る抵抗素子の平面図である。
【図17】実施形態の第５変形例に係る抵抗素子の平面図である。
【図18】実施形態の第６変形例に係る抵抗素子の平面図である。
【図20】実施形態の第７変形例に係る抵抗素子の平面図である。
【図21】実施形態の第７変形例に係る抵抗素子の等価回路図である。
【図22】実施形態の第８変形例に係る抵抗素子の平面図である。
【図24】実施形態の第９変形例に係る抵抗素子の平面図である。
【図25】実施形態の第１０変形例に係る抵抗素子の平面図である。
【図26】実施形態の第１１変形例に係る抵抗素子の平面図である。
【図27】実施形態の第１２変形例に係る抵抗素子の平面図である。
【図28】実施形態の第１３変形例に係る抵抗素子の平面図である。
【図29】実施形態の第１４変形例に係る抵抗素子の断面図である。
【発明を実施するための形態】
【0012】
以下、図面を参照して、本発明の実施形態及びその変形例を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【0013】
（実施形態）
＜抵抗素子＞
図１は、本発明の実施形態に係る抵抗素子の平面図であり、図１のＡ－Ａ方向から見た断面図が図２に対応し、図１のＢ－Ｂ方向から見た断面図が図３に対応する。本発明の実施形態に係る抵抗素子は、図１～図３に示すように、互いに同一のチップサイズを有する複数（２つ）の縦型の抵抗チップ１０ａ，１０ｂを積層して直列接続し、抵抗チップ１０ａ，１０ｂのうちの最上段である抵抗チップ１０ａのパッド形成電極５１と、最下段である抵抗チップ１０ｂの裏面電極１９との間の電気的経路を抵抗体とする。図１～図３では２つの抵抗チップ１０ａ，１０ｂを積層するため、上段の抵抗チップ（以下、「上段抵抗チップ」ともいう。）１０ａが最上段となり、下段の抵抗チップ（以下、「下段抵抗チップ」ともいう。）１０ｂが最下段となる。
＜抵抗素子＞
図１は、本発明の実施形態に係る抵抗素子の平面図であり、図１のＡ－Ａ方向から見た断面図が図２に対応し、図１のＢ－Ｂ方向から見た断面図が図３に対応する。本発明の実施形態に係る抵抗素子は、図１～図３に示すように、互いに同一のチップサイズを有する複数（２つ）の縦型の抵抗チップ１０ａ，１０ｂを積層して直列接続し、抵抗チップ１０ａ，１０ｂのうちの最上段である抵抗チップ１０ａのパッド形成電極５１と、最下段である抵抗チップ１０ｂの裏面電極１９との間の電気的経路を抵抗体とする。図１～図３では２つの抵抗チップ１０ａ，１０ｂを積層するため、上段の抵抗チップ（以下、「上段抵抗チップ」ともいう。）１０ａが最上段となり、下段の抵抗チップ（以下、「下段抵抗チップ」ともいう。）１０ｂが最下段となる。
【0014】
図１に示すように、上段抵抗チップ１０ａは、矩形の平面パターンを有する。なお、上段抵抗チップ１０ａの平面パターンは矩形に限定されない。上段抵抗チップ１０ａのチップサイズは例えば３ｍｍ×３ｍｍ程度であるが、適宜設定可能である。上段抵抗チップ１０ａは、上段抵抗チップ１０ａの矩形の各辺に沿って設けられた抵抗層３１ａ～３１ｄを備える。
【0015】
上段抵抗チップ１０ａは、図２に示す断面構造において、低比抵抗の半導体基板１と、半導体基板１上に配置されたフィールド絶縁膜（第１絶縁膜）２と、フィールド絶縁膜２上に配置された薄膜からなる抵抗層３１ａ，３１ｃを備える。図２の断面構造では省略されているが、図１に示した抵抗層３１ｂ，３１ｄは、図２に示した抵抗層３１ａ，３１ｃと同様に、フィールド絶縁膜２上に配置されている。
【0016】
半導体基板１の厚さは例えば３５０μｍ程度である。半導体基板１としては、ｎ型不純物を高濃度に添加したシリコン基板等の低比抵抗の基板が使用可能である。半導体基板１の抵抗成分は、抵抗層３１ａ～３１ｄの抵抗成分に対して無視できるレベルまで小さいことが好ましい。即ち、半導体基板１の抵抗成分は、抵抗層３１ａ～３１ｄの抵抗成分に対して１／１００以下程度であることが好ましい。半導体基板１の比抵抗は、例えば２ｍΩ・ｃｍ～６０ｍΩ・ｃｍ程度としてもよい。なお、半導体基板１としては、ｐ型不純物を高濃度に添加したシリコン基板や、シリコン以外の半導体基板を使用してもよい。
【0017】
フィールド絶縁膜２の厚さは例えば８００ｎｍ程度である。フィールド絶縁膜２を厚くすることで寄生容量を低減することができる。フィールド絶縁膜２としては、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）又はこれらの複合膜が使用可能である。フィールド絶縁膜２としては、有機ケイ素系化合物のテトラエトキシシラン（ＴＥＯＳ）ガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜（ＴＥＯＳ膜）であってもよい。
【0018】
図１に示すように、抵抗層３１ａ～３１ｄは、矩形の平面パターンを有する。抵抗層３１ａ～３１ｄの厚さは例えば５００ｎｍ程度であり、抵抗層３１ａ～３１ｄのシート抵抗は例えば１５０Ω／□程度である。抵抗層３１ａ～３１ｄとしては、例えばｎ型のドープド・ポリシリコン（ＤＯＰＯＳ）層が使用可能である。ｎ型のＤＯＰＯＳ層は、多結晶シリコン（ポリシリコン）に燐（Ｐ）等のｎ型不純物をイオン注入することやＣＶＤ装置で多結晶シリコンを堆積中に添加することで形成可能である。抵抗層３１ａ～３１ｄの抵抗値は、抵抗層３１ａ～３１ｄの幅Ｗ１及び長さＬ１を調整することにより制御可能である。また、ＤＯＰＯＳ層を抵抗層３１ａ～３１ｄに用いる場合は、ポリシリコン中に添加する不純物元素の添加量を調整することによっても、抵抗層３１ａ～３１ｄの抵抗値を制御可能である。
【0019】
抵抗層３１ａ～３１ｄの温度係数は０ｐｐｍ／℃以下である（換言すれば、抵抗層３１ａ～３１ｄの温度係数が０であるか、又は抵抗層３１ａ～３１ｄが負の温度係数を有する）ことが好ましい。これにより、高温動作時の抵抗値の上昇を抑制することができる。例えば、実施形態に係る抵抗素子を絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲート抵抗素子として適用した場合には、ＩＧＢＴのオン時のロスを抑制することができる。ＤＯＰＯＳの温度係数は、例えばポリシリコンに不純物をイオン注入するときのドーズ量を調整することで制御可能である。例えば、ドーズ量を７．０×１０１５ｃｍ－２以下程度とすれば、ＤＯＰＯＳの温度係数を０ｐｐｍ／℃以下程度にできる。なお、抵抗層３１ａ～３１ｄの温度係数は０ｐｐｍ／℃以下に必ずしも限定されず、抵抗層３１ａ～３１ｄが正の温度係数を有していてもよい。
【0020】
抵抗層３１ａ～３１ｄは、ｐ型のＤＯＰＯＳ層であってもよい。ｐ型のＤＯＰＯＳ層も、ホウ素（Ｂ）等のｐ型不純物をポリシリコンにイオン注入する等の手法で形成可能である。抵抗層３１ａ～３１ｄはＤＯＰＯＳ層に限定されず、窒化タンタル（ＴａＮx）等の遷移金属の窒化物の膜や、クロム（Ｃｒ）－ニッケル（Ｎｉ）－マンガン（Ｍｎ）の順に積層された高融点金属膜の積層膜であってもよい。抵抗層３１ａ～３１ｄは、銀パラジウム（ＡｇＰｄ）や酸化ルテニウム（ＲｕＯ２）等の薄膜を使用してもよい。なお、図１及び図２に示した構造とは変わるが、抵抗層３１ａ～３１ｄを半導体表面に形成したｐ型拡散層又はｎ型拡散層で実現することも可能である。
【0021】
図１の左側に示すように、抵抗層３１ａを挟むように、抵抗層３１ａから離間して、ダミー層３２ａ，３２ｂが配置されている。図１の上側に示すように、抵抗層３１ｂを挟むように、抵抗層３１ｂから離間して、ダミー層３２ｃ，３２ｄが配置されている。図１の右側に示すように、抵抗層３１ｃを挟むように、抵抗層３１ｃから離間して、ダミー層３２ｅ，３２ｆが配置されている。図１の下側に示すように、抵抗層３１ｄを挟むように、抵抗層３１ｄから離間して、ダミー層３２ｇ，３２ｈが配置されている。
【0022】
ダミー層３２ａ～３２ｈは、ｎ型のＤＯＰＯＳ等の抵抗層３１ａ～３１ｄと同じ材料からなり、抵抗層３１ａ～３１ｄと同じ厚さを有する。ダミー層３２ａ～３２ｈの幅及び長さは、抵抗層３１ａ～３１ｄの幅Ｗ１及びＬ１と同じでもよく、異なっていてもよい。ダミー層３２ａ～３２ｈは必ずしも配置しなくてもよい。
【0023】
図１では図示を省略するが、図２及び図３に示すように、フィールド絶縁膜２及び抵抗層３１ａ～３１ｄを被覆するように層間絶縁膜（第２絶縁膜）４が配置されている。層間絶縁膜４の厚さは例えば１５００ｎｍ程度である。層間絶縁膜４としては、所謂「ＮＳＧ膜」と称される燐（Ｐ）やホウ素（Ｂ）を含まないシリコン酸化膜（ＳｉＯ２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ホウ素を添加したシリコン酸化膜（ＢＳＧ膜）、燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）又はシリコン窒化膜（Ｓｉ３Ｎ４膜）の単層膜又はこれらのうちの複数種を選択して組み合わせた複合膜が採用可能である。例えば、層間絶縁膜４は、７７０ｎｍ程度のＮＳＧ膜と、６５０ｎｍ程度のＰＳＧ膜を積層した複合膜で構成できる。ＮＳＧ膜は抵抗バラツキを抑制する機能を有し得る。また、ＰＳＧ膜はワイヤボンディングの強度を確保する機能を有し得る。
【0024】
パッド形成電極５１は、図２及び図３に示すように、フィールド絶縁膜２の上方に位置する。図１に示すように、パッド形成電極５１は、矩形の平面パターンを有する。パッド形成電極５１の矩形の平面パターンの中心Ｏは、チップの中心に位置する。図１及び図２に示すように、パッド形成電極５１の左側端部は、抵抗層３１ａの右側の一端に深さ方向において重複する。パッド形成電極５１は、電極コンタクト領域６１ａを介して抵抗層３１ａの一端に接続されている。
【0025】
図１に示すように、パッド形成電極５１の上側端部は、抵抗層３１ｂの一端に深さ方向において重複している。パッド形成電極５１は、電極コンタクト領域６１ｂを介して、抵抗層３１ｂの一端に接続されている。図１及び図２に示すように、パッド形成電極５１の右側端部は、抵抗層３１ｃの左側の一端に深さ方向において重複している。パッド形成電極５１は、電極コンタクト領域６１ｃを介して、抵抗層３１ｃの一端に接続されている。図１に示すように、パッド形成電極５１の下側端部は、抵抗層３１ｄの一端に深さ方向において重複している。パッド形成電極５１は、電極コンタクト領域６１ｄを介して、抵抗層３１ｄの一端に接続されている。
【0026】
図１～図３に示すように、層間絶縁膜４上には、中央のパッド形成電極（表面電極）５１を囲むように、パッド形成電極５１から離間して、中継配線５２ａ～５２ｄが配置されている。パッド形成電極５１、抵抗層３１ａ～３１ｄ、中継配線５２ａ～５２ｄの平面パターンは、チップの中心Ｏに対して４回回転対称となる。これにより、実施形態に係る抵抗素子の実装時に９０°又は１８０°回転して使用してもよく、組み立て作業が容易となる。
【0027】
図２に示すように、中継配線５２ａの右側端部の位置が、抵抗層３１ａの他端と深さ方向において重複している。中継配線５２ａの一端（第１端部）である抵抗層接続端子は、配線コンタクト領域６２ａを介して抵抗層３１ａの他端に接触する。中継配線５２ｃの左側端部の位置が、抵抗層３１ｃの他端と深さ方向において重複している。中継配線５２ｃの一端（第１端部）である抵抗層接続端子は、配線コンタクト領域６２ｃを介して抵抗層３１ｃの他端に接触する。
【0028】
図示を省略するが、図２の紙面の奥側において、中継配線５２ｂの端部の位置が、抵抗層３１ｂの他端と深さ方向において重複している。中継配線５２ｃの一端（第１端部）である抵抗層接続端子は、配線コンタクト領域６２ｂを介して抵抗層３１ｂの他端に接触する。図２の紙面の手前側において、中継配線５２ｄの端部の位置が、抵抗層３１ｄの他端と深さ方向において重複している。中継配線５２ｄの一端（第１端部）である抵抗層接続端子は、配線コンタクト領域６２ｄを介して抵抗層３１ｄの他端に接触する。
【0029】
図１及び図２に示すように、中継配線５２ａ～５２ｄの他端（第２端部）である基板接続端子は、基板コンタクト領域６３ａ～６３ｄを介して半導体基板１に低接触抵抗でオーム性接触している。基板コンタクト領域６３ａ～６３ｄと半導体基板１との接触箇所である半導体基板１の上部には、半導体基板１よりも高不純物濃度（低比抵抗）で半導体基板と同導電型のコンタクト領域が設けられてもよい。
【0030】
パッド形成電極５１及び中継配線５２ａ～５２ｄの厚さは例えば３μｍ程度である。パッド形成電極５１及び中継配線５２ａ～５２ｄは、例えば１２０ｎｍ程度のバリアメタルとしてのチタン／窒化チタン（Ｔｉ／ＴｉＮ）、３μｍ程度のアルミニウム－シリコン（Ａｌ－Ｓｉ）、４５ｎｍ程度の反射防止膜としてのＴｉＮ／Ｔｉの積層膜で構成できる。Ａｌ－Ｓｉの代わりに、Ａｌや、Ａｌ－Ｃｕ－Ｓｉ、Ａｌ－Ｃｕ等のＡｌ合金等を使用してもよい。パッド形成電極５１には、アルミニウム（Ａｌ）等の金属からなる直径３００μｍ程度のボンディングワイヤ７４が接続される。
【0031】
図１では図示が省略されているが、図２及び図３に示すように、層間絶縁膜４上にはガードリング層５３が配置されている。ガードリング層５３は、実施形態に係る抵抗素子を構成するチップの外周部分にリング状に配置されている。ガードリング層５３は、周辺コンタクト領域６４ａ，６４ｂを介して半導体基板１に接する。ガードリング層５３は、パッド形成電極５１及び中継配線５２ａ～５２ｄと同じ材料からなる。ガードリング層５３は、チップの側面からの水分の侵入を防止する機能を有し得る。
【0032】
図２及び図３に示すように、パッド形成電極５１、中継配線５２ａ～５２ｄ及びガードリング層５３上には、保護絶縁膜（第３絶縁膜）７が配置されている。保護絶縁膜７としては、例えばＴＥＯＳ膜、Ｓｉ３Ｎ４膜、ポリイミド膜を順に積層した複合膜で構成できる。保護絶縁膜７には開口部７ａが設けられている。図１では、保護絶縁膜７の図示を省略し、保護絶縁膜７の開口部７ａのみを一点鎖線で図示している。開口部７ａから露出するパッド形成電極５１の部分がボンディングワイヤを接続可能なパッド領域となる。
【0033】
図２及び図３に示すように、半導体基板１の下面には裏面電極（対向電極）９が配置されている。裏面電極９は、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の順で積層された金属膜で構成できる。裏面電極９の最外層は、はんだ付け可能な材料で構成できる。上段抵抗チップ１０ａは、パッド形成電極５１と裏面電極９との間で４つの抵抗層３１ａ～３１ｄが並列接続されて、パッド形成電極５１と裏面電極９との間の電気的経路を抵抗体とする。
【0034】
上段抵抗チップ１０ａでは、４つの抵抗層３１ａ～３１ｄを設けているが、電極コンタクト領域６１ａ～６１ｄ、配線コンタクト領域６２ａ～６２ｄ及び基板コンタクト領域６３ａ～６３ｄの有無を変更することにより、抵抗層３１ａ～３１ｄを選択的に使用することが可能である。例えば、４つの抵抗層３１ａ～３１ｄのうち、１つの抵抗層３１ａを選択的に使用する場合には、電極コンタクト領域６１ａ～６１ｄ、配線コンタクト領域６２ａ～６２ｄ及び基板コンタクト領域６３ａ～６３ｄのうち、電極コンタクト領域６１ａ、配線コンタクト領域６２ａ及び基板コンタクト領域６３ａを少なくとも設ければよい。
【0035】
抵抗層３１ａ～３１ｄの抵抗値がそれぞれ１２０Ωの場合には、抵抗層３１ａ～３１ｄのうちのいずれか１つを接続すると、上段抵抗チップ１０ａの抵抗値は１２０Ωとなる。抵抗層３１ａ～３１ｄのうちのいずれか３つを並列接続すると、上段抵抗チップ１０ａの抵抗値は４０Ωとなる。抵抗層３１ａ～３１ｄのうちのいずれか２つを並列接続すると、上段抵抗チップ１０ａの抵抗値は６０Ωとなる。図１及び図２に示すように４つの抵抗層３１ａ～３１ｄを並列接続すると、上段抵抗チップ１０ａの抵抗値は３０Ωとなる。このように、抵抗層３１ａ～３１ｄの並列接続数を増減させることにより、上段抵抗チップ１０ａの抵抗値を調整することができる。
【0036】
実施形態に係る抵抗素子では、図２及び図３に示すように、下段抵抗チップ１０ｂは、上段抵抗チップ１０ａと同一構造を有しており、上段抵抗チップ１０ａと同一の抵抗値を有する。下段抵抗チップ１０ｂの平面パターンは図示を省略するが、図１に示した上段抵抗チップ１０ａと同様である。なお、上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂにおいて使用する抵抗層の数を互いに異ならせ、互いに異なる抵抗値としてもよい。
【0037】
下段抵抗チップ１０ｂは、図２に示す断面構造において、低比抵抗の半導体基板１１と、半導体基板１１上に配置されたフィールド絶縁膜（第１絶縁膜）１２と、フィールド絶縁膜１２上に配置された薄膜からなる抵抗層９１ａ，９１ｃを備える。図２の断面構造では省略されているが、上段抵抗チップ１０ａと同様に、更に２つの抵抗層がフィールド絶縁膜１２上に配置されている。また、図３に示すように、フィールド絶縁膜１２上には、ダミー層９２ｂ，９２ｄが配置されている。
【0038】
図２に示すように、フィールド絶縁膜１２及び抵抗層９１ａ，９１ｃを被覆するように層間絶縁膜（第２絶縁膜）１４が配置されている。フィールド絶縁膜１２の上方にはパッド形成電極２１が設けられている。パッド形成電極２１の左側端部は、抵抗層９１ａの右側の一端に深さ方向において重複する。パッド形成電極２１は、電極コンタクト領域８１ａを介して抵抗層９１ａの一端に接続されている。パッド形成電極２１の右側端部は、抵抗層９１ｃの左側の一端に深さ方向において重複している。パッド形成電極２１は、電極コンタクト領域８１ｃを介して、抵抗層９１ｃの一端に接続されている。
【0039】
層間絶縁膜１４上には、中央のパッド形成電極（表面電極）２１を囲むように、パッド形成電極２１から離間して、中継配線２２ａ，２２ｃが配置されている。中継配線２２ａの右側端部の位置が、抵抗層９１ａの他端と深さ方向において重複している。中継配線２２ａの一端（第１端部）である抵抗層接続端子は、配線コンタクト領域８２ａを介して抵抗層９１ａの他端に接触する。中継配線２２ｃの左側端部の位置が、抵抗層９１ｃの他端と深さ方向において重複している。中継配線２２ｃの一端（第１端部）である抵抗層接続端子は、配線コンタクト領域８２ｃを介して抵抗層９１ｃの他端に接触する。中継配線２２ａ，２２ｃの他端（第２端部）である基板接続端子は、基板コンタクト領域８３ａ，８３ｃを介して半導体基板１１に低接触抵抗でオーム性接触している。
【0040】
層間絶縁膜１４上にはガードリング層２３が配置されている。ガードリング層２３は、周辺コンタクト領域８４ａ，８４ｂを介して半導体基板１に接する。
【0041】
パッド形成電極２１、中継配線２２ａ，２２ｃ及びガードリング層２３上には、保護絶縁膜（第３絶縁膜）１７が配置されている。保護絶縁膜１７には、パッド形成電極２１の一部を露出する開口部１７ａが設けられている。半導体基板１１の下面には裏面電極（対向電極）１９が配置されている。下段抵抗チップ１０ｂは、パッド形成電極２１と裏面電極１９との間で２つの抵抗層９１ａ，９１ｃ及び図示を省略した２つの抵抗層が並列接続されて、パッド形成電極２１と裏面電極１９との間の電気的経路を抵抗体とする。
【0042】
下段抵抗チップ１０ｂは、保護絶縁膜１７の開口部１７ａから露出するパッド形成電極２１上に設けられたメッキ層７２を更に有する。メッキ層７２は、例えば銅（Ｃｕ）やニッケル（Ｎｉ）、錫（Ｓｎ）等からなる。なお、下段抵抗チップ１０ｂのパッド形成電極２１が、後述する接合層７１ａ～７１ｄと接合可能である場合には、メッキ層７２は設けなくてもよい。メッキ層７２の厚さは保護絶縁膜１７の厚さよりも薄く形成されている。
【0043】
図１及び図３に示すように、上段抵抗チップ１０ａの裏面電極９と、下段抵抗チップ１０ｂのメッキ層７２とは接合層７１ａ～７１ｄにより接合されている。図１では、上段抵抗チップ１０ａの裏面電極９と、下段抵抗チップ１０ｂのメッキ層７２との間の接合層７１ａ～７１ｄの配置位置を模式的に破線で示している。接合層７１ａ～７１ｄは、互いに離間してそれぞれ配置されている。
【0044】
接合層７１ａ～７１ｄの材料としては、例えばはんだ、焼結材、接着剤等の導電性材料が使用可能である。接合層７１ａ～７１ｄは、例えばはんだボールやバンプで構成されていてもよい。はんだとしては、例えば錫アンチモン（ＳｎＳｂ）系、錫銀（ＳｎＡｇ）系の材料が使用可能である。焼結材としては、例えば銀（Ａｇ）系又は銅（Ｃｕ）系の金属粒子ペースト（導電性ペースト）等が使用可能である。接合層７１ａ～７１ｄの抵抗値は、上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂの抵抗値に比べて非常に小さく、実施形態に係る抵抗素子の抵抗値に影響を与えない程度である。
【0045】
なお、接合層７１ａ～７１ｄが４箇所に設けられた場合を例示するが、接合層７１ａ～７１ｄの数や配置位置は特に限定されない。例えば、図４は、実施形態に係る抵抗素子の他の平面図であり、図４のＡ－Ａ方向から見た断面図が図５に対応する。図４では、上段抵抗チップ１０ａの裏面電極９と、下段抵抗チップ１０ｂのメッキ層７２との間の接合層７１の配置位置を模式的に破線で示している。図４及び図５に示すように、上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂを接合する接合層７１が、上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂの中央の一箇所に設けられていてもよい。
【0046】
図２及び図３に示すように、上段抵抗チップ１０ａの裏面電極９と、下段抵抗チップ１０ｂのメッキ層７２との間には絶縁層７３が設けられている。絶縁層７３は、例えばポリイミド等の樹脂やシリコンゲル等の絶縁材料からなる。なお、実施形態に係る抵抗素子は、絶縁層７３を必ずしも有していなくてもよい。絶縁層７３は、実施形態に係る抵抗素子が実装される半導体モジュールにおいて、実施形態に係る抵抗素子が半導体チップと共に封止されるときの封止部材の一部で構成されていてもよい。
【0047】
実施形態に係る抵抗素子は、図６に示すように、例えばｕ相、ｖ相、ｗ相で構成される３相モータを駆動するインバータモジュール１００に適用可能である。インバータモジュール１００は、ｕ相を駆動する主素子ＴＲ１～ＴＲ４、ｖ相を駆動する主素子ＴＲ５～ＴＲ８、ｗ相を駆動する主素子ＴＲ９～ＴＲ１２を備える。主素子ＴＲ１～ＴＲ１２には還流ダイオード（図示省略）がそれぞれ接続されている。主素子ＴＲ１～ＴＲ１２のそれぞれにはＩＧＢＴ又はＭＯＳＦＥＴ等が使用可能である。スイッチング動作時の発振現象を抑制するために、主素子ＴＲ１～ＴＲ１２のそれぞれのゲート電極にはゲート抵抗Ｒ１～Ｒ１２が接続されている。
【0048】
実施形態に係る抵抗素子は、ゲート抵抗Ｒ１～Ｒ１２のそれぞれに適用可能である。例えば、実施形態に係る抵抗素子をゲート抵抗Ｒ１に適用した場合、ゲート抵抗Ｒ１が主素子ＴＲ１のゲート電極に接続される側が、図１～図３に示した上段抵抗チップ１０ａのパッド形成電極５１側の端子に対応する。また、ゲート抵抗Ｒ１が主素子ＴＲ１のゲート電極に接続される側の反対側が、図２及び図３に示した下段抵抗チップ１０ｂの裏面電極１９側の端子に対応する。
【0049】
実施形態に係る抵抗素子によれば、互いに同一のチップサイズを有する縦型の上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂを直列接続して、上段抵抗チップ１０ａの裏面電極９と、下段抵抗チップ１０ｂのパッド形成電極２１との間の電気的経路を抵抗体とする。これにより、半導体モジュールにおける実装面積を変更することなく、ＥＳＤ耐量を確保しつつ、高抵抗化を図ることができる。更に、上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂを組み合わせて抵抗値を調整することができるため、抵抗値の自由度を向上させることができる。
【0050】
＜抵抗素子の製造方法＞
次に、図１～図３を参照して、実施形態に係る抵抗素子の製造方法の一例を説明する。なお、以下に述べる抵抗素子の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
次に、図１～図３を参照して、実施形態に係る抵抗素子の製造方法の一例を説明する。なお、以下に述べる抵抗素子の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0051】
まず、図１～図３に示した同一のチップサイズを有する上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂを用意する。そして、下段抵抗チップ１０ｂのパッド形成電極２１上にメッキ層７２を形成する。なお、メッキ層７２を予め形成した下段抵抗チップ１０ｂを用意してもよい。
【0052】
次に、上段抵抗チップ１０ａの裏面電極９と、下段抵抗チップ１０ｂのメッキ層７２とを、接合層７１ａ～７１ｄを介して接合する。例えば、下段抵抗チップ１０ｂのメッキ層７２上にはんだボールからなる接合層７１ａ～７１ｄを搭載する。引き続き、接合層７１ａ～７１ｄ上に上段抵抗チップ１０ａの裏面電極９を搭載する。引き続き、熱処理を行うことにより接合層７１ａ～７１ｄを溶融させて、上段抵抗チップ１０ａの裏面電極９と、下段抵抗チップ１０ｂのメッキ層７２とを、接合層７１ａ～７１ｄを介して接合する。
【0053】
次に、上段抵抗チップ１０ａの裏面電極９と、下段抵抗チップ１０ｂのメッキ層７２及び保護絶縁膜７との間にゲル状の樹脂等を充填することにより、絶縁層７３を形成する。これにより、図１～図３に示した実施形態に係る抵抗素子が完成する。
【0054】
＜半導体モジュール＞
本発明の実施形態に係る半導体モジュールは、図７に示すように、絶縁回路基板１１１と、絶縁回路基板１１１上に搭載された半導体チップ１１３ａ，１１３ｂと、絶縁回路基板１１１上に半導体チップ１１３ａ，１１３ｂと離間して搭載された積層抵抗チップ１１４ａとを備える。
本発明の実施形態に係る半導体モジュールは、図７に示すように、絶縁回路基板１１１と、絶縁回路基板１１１上に搭載された半導体チップ１１３ａ，１１３ｂと、絶縁回路基板１１１上に半導体チップ１１３ａ，１１３ｂと離間して搭載された積層抵抗チップ１１４ａとを備える。
【0055】
絶縁回路基板１１１は、例えば直接銅接合（ＤＢＣ）基板や活性ろう付け（ＡＭＢ）基板等であってもよい。絶縁回路基板１１１は、絶縁基板と、絶縁基板の上面及び下面にそれぞれ配置された導体層とで構成されている。半導体チップ１１３ａ，１１３ｂは、接合層１１２ａ，１１２ｂを介して絶縁回路基板１１１の上面側の導体層に接合されている。半導体チップ１１３ａは、例えば半導体チップ１１３ｂに逆並列接続される還流ダイオード（ＦＷＤ）を構成する。半導体チップ１１３ｂは、例えばスイッチング素子であるＩＧＢＴを構成する。
【0056】
積層抵抗チップ１１４ａは、接合層１１２ｃを介して絶縁回路基板１１１の上面側の導体層に接合されている。積層抵抗チップ１１４ａは、図１～図３に示した上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂを積層した抵抗素子で構成されている。
【0057】
絶縁回路基板１１１、半導体チップ１１３ａ，１１３ｂ及び積層抵抗チップ１１４ａはケース１０５に収納されている。ケース１０５内には封止部材１０７が充填され、半導体チップ１１３ａ，１１３ｂ及び積層抵抗チップ１１４ａが封止されている。ケース１０５には外部端子１０６ａ，１０６ｂが取り付けられている。絶縁回路基板１１１、半導体チップ１１３ａ，１１３ｂ、積層抵抗チップ１１４ａ及び外部端子１０６ａ，１０６ｂは、ボンディングワイヤ１０８を介して互いに接続されている。
【0058】
＜半導体モジュールの製造方法＞
次に、図７～図１０を参照して、本発明の実施形態に係る半導体モジュールの製造方法（組み立て方法）を説明する。まず、図８及び図９に示すように、絶縁回路基板１１１上に、カーボン等からなる位置合わせ用の冶具１０９を搭載する。引き続き、絶縁回路基板１１１上の冶具１０９の開口部に、接合層１１２ａ～１０２ｃ等を介して半導体チップ１１３ａ～１１３ｄ及び積層抵抗チップ１１４ａ，１１４ｂを搭載する。例えば、半導体チップ１１３ａ，１１３ｄは還流ダイオード（ＦＷＤ）を構成し、半導体チップ１１３ｂ，１１３ｃはＩＧＢＴを構成する。
次に、図７～図１０を参照して、本発明の実施形態に係る半導体モジュールの製造方法（組み立て方法）を説明する。まず、図８及び図９に示すように、絶縁回路基板１１１上に、カーボン等からなる位置合わせ用の冶具１０９を搭載する。引き続き、絶縁回路基板１１１上の冶具１０９の開口部に、接合層１１２ａ～１０２ｃ等を介して半導体チップ１１３ａ～１１３ｄ及び積層抵抗チップ１１４ａ，１１４ｂを搭載する。例えば、半導体チップ１１３ａ，１１３ｄは還流ダイオード（ＦＷＤ）を構成し、半導体チップ１１３ｂ，１１３ｃはＩＧＢＴを構成する。
【0059】
積層抵抗チップ１１４ａ，１１４ｂは、半導体チップ１１３ａ～１１３ｄと比べて小さいため、接合層１１２ａ～１０２ｃ等であるはんだ融解後の表面張力で傾きやすい。そこで次に、図１０に示すように、積層抵抗チップ１１４ａ，１１４ｂを固定するための冶具１１０を用いて、冶具１１０の凸部１１０ａにより積層抵抗チップ１１４ａの傾きを抑制する。図８に、冶具１１０の平面パターンを破線で模式的に示している。例えば、積層抵抗チップ１１４ａが絶縁回路基板１１１の上面に対して平行に配置されている場合に、凸部１１０ａは、積層抵抗チップ１１４ａと離間するように設けられていてもよい。冶具１１０の凸部１１０ａは冶具１１０と一体的に形成され、カーボン等から構成されていてもよい。或いは、凸部１１０ａは、ゴム等の弾性体で構成されていてもよい。図示を省略するが、冶具１１０の積層抵抗チップ１１４ｂに対応する位置にも凸部が設けられている。
【0060】
冶具１１０を配置した状態で、熱処理により、絶縁回路基板１１１と、半導体チップ１１３ａ～１１３ｄ及び積層抵抗チップ１１４ａ，１１４ｂとを接合層１１２ａ～１１２ｃ等を介して接合する。接合層１１２ａ～１１２ｃ等として、積層抵抗チップ１１４ａ，１１４ｂのそれぞれの上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂを接合する接合層７１ａ～７１ｄよりも接合温度（融点）の低い材料を使用してもよい。例えば、接合層７１ａ～７１ｄとして焼結材、接合層１１２ａ～１１２ｃとしてはんだを使用してもよい。そして、接合層７１ａ～７１ｄの接合温度（融点）よりも低い温度で加熱することにより、積層抵抗チップ１１４ａ，１１４ｂのそれぞれの接合層７１ａ～７１ｄを溶融させずに、絶縁回路基板１１１と、半導体チップ１１３ａ～１１３ｄ及び積層抵抗チップ１１４ａ，１１４ｂとを接合層１１２ａ～１１２ｃ等を介して接合することができる。
【0061】
次に、絶縁回路基板１１１、半導体チップ１１３ａ，１１３ｂ、積層抵抗チップ１１４ａ及び外部端子１０６ａ，１０６ｂを、ボンディングワイヤ１０８を介して互いに接続する。引き続き、絶縁回路基板１１１、半導体チップ１１３ａ～１１３ｄ及び積層抵抗チップ１１４ａ，１１４ｂを、外部端子１０６ａ，１０６ｂを取り付けたケース１０５に収納する。引き続き、ケース１０５内に封止部材１０７を充填することで、本発明の実施形態に係る半導体モジュールが完成する。
【0062】
なお、上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂが接合層７１ａ～７１ｄを介して接合された積層抵抗チップ１１４ａ，１１４ｂを絶縁回路基板１１１上に搭載する代わりに、下段抵抗チップ１０ｂ、接合層７１ａ～７１ｄ、上段抵抗チップ１０ａを互いに接合されていない状態で、絶縁回路基板１１１上に順次搭載してもよい。そして、絶縁回路基板１１１と、半導体チップ１１３ａ～１１３ｄ及び積層抵抗チップ１１４ａ，１１４ｂとを接合層１１２ａ～１１２ｃ等を介して接合するための熱処理の際に、接合層７１ａ～７１ｄを介して上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂを接合し、積層抵抗チップ１１４ａ，１１４ｂを形成してもよい。この場合、接合層１１２ａ～１１２ｃ等と接合層７１ａ～７１ｄは同一の材料で構成してもよい。
【0063】
また、上記の＜抵抗素子の製造方法＞では絶縁層７３を形成せずに、ケース１０５内に封止部材１０７を充填するときに、この封止部材１０７を上段抵抗チップ１０ａの裏面電極９と、下段抵抗チップ１０ｂのメッキ層７２及び保護絶縁膜７との間に充填することにより絶縁層７３を形成してもよい。さらに、上記の＜抵抗素子の製造方法＞では絶縁層７３を上段抵抗チップ１０ａと下段抵抗チップ１０ｂとの間の一部である、メッキ層７２と接合層７１ａ～７１ｄとの接合部を覆うように形成し、ケース１０５内に充填する封止部材１０７により上段抵抗チップ１０ａと下段抵抗チップ１０ｂと間の残りの部分を充填することにより絶縁層７３を形成してもよい。
【0064】
＜第１変形例＞
本発明の実施形態の第１変形例に係る抵抗素子は、図１１及び図１２に示すように、上段抵抗チップ１０ａの４つの抵抗層３１ａ～３１ｄのうち、３つの抵抗層３１ａ，３１ｂ，３１ｄを選択的に使用して並列接続する点が、図１～図３に示した実施形態に係る抵抗素子と異なる。第１変形例に係る抵抗素子では、図１及び図２に示したパッド形成電極５１と抵抗層３１ｃとを接続する電極コンタクト領域６１ｃ、抵抗層３１ｃと中継配線５２ｃとを接続する配線コンタクト領域６２ｃ、中継配線５２ｃと半導体基板１とを接続する基板コンタクト領域６３ｃが設けられていない。
本発明の実施形態の第１変形例に係る抵抗素子は、図１１及び図１２に示すように、上段抵抗チップ１０ａの４つの抵抗層３１ａ～３１ｄのうち、３つの抵抗層３１ａ，３１ｂ，３１ｄを選択的に使用して並列接続する点が、図１～図３に示した実施形態に係る抵抗素子と異なる。第１変形例に係る抵抗素子では、図１及び図２に示したパッド形成電極５１と抵抗層３１ｃとを接続する電極コンタクト領域６１ｃ、抵抗層３１ｃと中継配線５２ｃとを接続する配線コンタクト領域６２ｃ、中継配線５２ｃと半導体基板１とを接続する基板コンタクト領域６３ｃが設けられていない。
【0065】
図１２に示した下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有しており、パッド形成電極２１と抵抗層９１ｃとを接続する電極コンタクト領域８１ｃ、抵抗層９１ｃと中継配線２２ｃとを接続する配線コンタクト領域８２ｃ、中継配線８２ｃと半導体基板１１とを接続する基板コンタクト領域８３ｃが設けられていない。第１変形例に係る抵抗素子の他の構成は、図１～図３に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【0066】
第１変形例に係る抵抗素子によれば、図１～図３に示した実施形態に係る抵抗素子と比較して、抵抗層３１ａ，３１ｂ，３１ｄ等の並列接続数を減らすことにより、第１変形例に係る抵抗素子の抵抗値を増大させることができる。
【0067】
＜第２変形例＞
本発明の実施形態の第２変形例に係る抵抗素子は、図１３及び図１４に示すように、上段抵抗チップ１０ａの４つの抵抗層３１ａ～３１ｄのうち、３つの抵抗層３１ａ，３１ｂ，３１ｄを選択的に使用して並列接続する点は、図１１及び図１２に示した第１変形例に係る抵抗素子と共通する。しかし、第２変形例に係る抵抗素子では、図１及び図２に示したパッド形成電極５１と抵抗層３１ｃとを接続する電極コンタクト領域６１ｃのみが設けられず、抵抗層３１ｃと中継配線５２ｃとを接続する配線コンタクト領域６２ｃ、中継配線５２ｃと半導体基板１とを接続する基板コンタクト領域６３ｃは設けられている点が、図１１及び図１２に示した第１変形例に係る抵抗素子と異なる。
本発明の実施形態の第２変形例に係る抵抗素子は、図１３及び図１４に示すように、上段抵抗チップ１０ａの４つの抵抗層３１ａ～３１ｄのうち、３つの抵抗層３１ａ，３１ｂ，３１ｄを選択的に使用して並列接続する点は、図１１及び図１２に示した第１変形例に係る抵抗素子と共通する。しかし、第２変形例に係る抵抗素子では、図１及び図２に示したパッド形成電極５１と抵抗層３１ｃとを接続する電極コンタクト領域６１ｃのみが設けられず、抵抗層３１ｃと中継配線５２ｃとを接続する配線コンタクト領域６２ｃ、中継配線５２ｃと半導体基板１とを接続する基板コンタクト領域６３ｃは設けられている点が、図１１及び図１２に示した第１変形例に係る抵抗素子と異なる。
【0068】
図１４に示した下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有しており、図２に示したパッド形成電極２１と抵抗層９１ｃとを接続する電極コンタクト領域８１ｃのみが設けられず、抵抗層２１ｃと中継配線２２ｃとを接続する配線コンタクト領域８２ｃ、中継配線２２ｃと半導体基板１１とを接続する基板コンタクト領域８３ｃは設けられている。第２変形例に係る抵抗素子の他の構成は、図１１及び図１２に示した第１変形例に係る抵抗素子と同様であるので、重複した説明を省略する。
【0069】
第２変形例に係る抵抗素子によれば、電極コンタクト領域６１ｃ，８１ｃのみを設けない場合でも、抵抗層３１ｃ，９１ｃを不使用とすることができる。なお、電極コンタクト領域６１ｃ，８１ｃが設けられていても、配線コンタクト領域６２ｃ，８２ｃ又は基板コンタクト領域６３ｃ，８３ｃを設けない場合には、抵抗層３１ｃ，９１ｃを不使用とすることができる。即ち、電極コンタクト領域６１ｃ，８１ｃ、配線コンタクト領域６２ｃ，８２ｃ及び基板コンタクト領域６３ｃ，８３ｃの少なくともいずれかを設けないことにより、抵抗層３１ｃ，９１ｃを不使用とすることができる。
【0070】
＜第３変形例＞
本発明の実施形態の第３変形例に係る抵抗素子は、図１５に示すように、上段抵抗チップ１０ａの抵抗層３１ａ，３１ｃの幅Ｗ１が、抵抗層３１ｂ，３１ｄの幅Ｗ２と異なる点が、図１～図３に示した実施形態に係る抵抗素子と異なる。抵抗層３１ａ，３１ｃの幅Ｗ１が、抵抗層３１ｂ，３１ｄの幅Ｗ２よりも小さいため、抵抗層３１ａ，３１ｃの抵抗値が、抵抗層３１ｂ，３１ｄの抵抗値よりも大きい。図１５では図示を省略するが、上段抵抗チップ１０ａの下側に積層される下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有する。第３変形例に係る抵抗素子の他の構成は、図１～図３に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
本発明の実施形態の第３変形例に係る抵抗素子は、図１５に示すように、上段抵抗チップ１０ａの抵抗層３１ａ，３１ｃの幅Ｗ１が、抵抗層３１ｂ，３１ｄの幅Ｗ２と異なる点が、図１～図３に示した実施形態に係る抵抗素子と異なる。抵抗層３１ａ，３１ｃの幅Ｗ１が、抵抗層３１ｂ，３１ｄの幅Ｗ２よりも小さいため、抵抗層３１ａ，３１ｃの抵抗値が、抵抗層３１ｂ，３１ｄの抵抗値よりも大きい。図１５では図示を省略するが、上段抵抗チップ１０ａの下側に積層される下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有する。第３変形例に係る抵抗素子の他の構成は、図１～図３に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【0071】
第３変形例に係る抵抗素子によれば、抵抗層３１ａ，３１ｃの幅Ｗ１と、抵抗層３１ｂ，３１ｄの幅Ｗ２とを異ならせることにより、抵抗層３１ａ，３１ｃの抵抗値と、抵抗層３１ｂ，３１ｄの抵抗値とを異ならせることができる。したがって、抵抗層３１ａ～３１ｄのうちから選択的に使用する際に、第３変形例に係る抵抗素子の抵抗値の自由度を向上させることができる。なお、第３変形例に係る抵抗素子では、２つの抵抗層３１ａ，３１ｃの抵抗値と、２つの抵抗層３１ｂ，３１ｄの抵抗値とを異ならせる場合を例示したが、これに限定されない。例えば、４つの抵抗層３１ａ～３１ｄの幅を互いに異ならせることにより、４つの抵抗層３１ａ～３１ｄの抵抗値を互いに異ならせてもよい。
【0072】
＜第４変形例＞
本発明の実施形態の第４変形例に係る抵抗素子は、図１６に示すように、上段抵抗チップ１０ａの２つの抵抗層３１ａ，３１ｂがパッド形成電極５１を挟むように対向して設けられている点が、図１～図３に示した実施形態に係る抵抗素子と異なる。抵抗層３１ａ，３１ｂ、パッド形成電極５１、中継配線５２ａ，５２ｂの平面パターンは、チップの中心Ｏに対して２回回転対称となるため、実施形態に係る抵抗素子の実装時に１８０°回転して使用してもよく、組み立て作業が容易となる。図１６では図示を省略するが、上段抵抗チップ１０ａの下側に積層される下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有する。第４変形例に係る抵抗素子の他の構成は、図１～図３に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
本発明の実施形態の第４変形例に係る抵抗素子は、図１６に示すように、上段抵抗チップ１０ａの２つの抵抗層３１ａ，３１ｂがパッド形成電極５１を挟むように対向して設けられている点が、図１～図３に示した実施形態に係る抵抗素子と異なる。抵抗層３１ａ，３１ｂ、パッド形成電極５１、中継配線５２ａ，５２ｂの平面パターンは、チップの中心Ｏに対して２回回転対称となるため、実施形態に係る抵抗素子の実装時に１８０°回転して使用してもよく、組み立て作業が容易となる。図１６では図示を省略するが、上段抵抗チップ１０ａの下側に積層される下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有する。第４変形例に係る抵抗素子の他の構成は、図１～図３に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【0073】
第４変形例に係る抵抗素子によれば、２つの抵抗層３１ａ，３１ｂが設けられている場合でも、電極コンタクト領域６１ａ，６１ｂ、配線コンタクト領域６２ａ，６２ｂ及び基板コンタクト領域６３ａ，６３ｂの有無を変更することにより、抵抗層３１ａ，３１ｂの一部又は全部を選択的に使用することができる。
【0074】
＜第５変形例＞
本発明の実施形態の第５変形例に係る抵抗素子は、図１７に示すように、上段抵抗チップ１０ａのパッド形成電極５１の矩形の平面パターンの一辺側に、複数（３つ）の抵抗層３１ａ～３１ｃが設けられている点が、図１～図３に示した実施形態に係る抵抗素子と異なる。図１７では図示を省略するが、上段抵抗チップ１０ａの下側に積層される下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有する。第５変形例に係る抵抗素子の他の構成は、図１～図３に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
本発明の実施形態の第５変形例に係る抵抗素子は、図１７に示すように、上段抵抗チップ１０ａのパッド形成電極５１の矩形の平面パターンの一辺側に、複数（３つ）の抵抗層３１ａ～３１ｃが設けられている点が、図１～図３に示した実施形態に係る抵抗素子と異なる。図１７では図示を省略するが、上段抵抗チップ１０ａの下側に積層される下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有する。第５変形例に係る抵抗素子の他の構成は、図１～図３に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【0075】
第５変形例に係る抵抗素子によれば、パッド形成電極５１の矩形の平面パターンの一辺側に３つの抵抗層３１ａ～３１ｃが設けられている場合でも、電極コンタクト領域６１ａ～６１ｃ、配線コンタクト領域６２ａ～６２ｃ及び基板コンタクト領域６３ａ～６３ｃの有無を変更することにより、抵抗層３１ａ～３１ｃの一部又は全部を選択的に使用することができる。
【0076】
＜第６変形例＞
本発明の実施形態の第６変形例に係る抵抗素子は、図１８及び図１９に示すように、上段抵抗チップ１０ａの複数（２つ）のパッド形成電極５１ａ，５１ｂが互いに離間して設けられ、パッド形成電極５１ａ，５１ｂの間に抵抗層３１ａ～３１ｆが設けられている点が、図１～図３に示した実施形態に係る抵抗素子と異なる。
本発明の実施形態の第６変形例に係る抵抗素子は、図１８及び図１９に示すように、上段抵抗チップ１０ａの複数（２つ）のパッド形成電極５１ａ，５１ｂが互いに離間して設けられ、パッド形成電極５１ａ，５１ｂの間に抵抗層３１ａ～３１ｆが設けられている点が、図１～図３に示した実施形態に係る抵抗素子と異なる。
【0077】
パッド形成電極５１ａには、電極コンタクト領域６１ａ～６１ｃを介して抵抗層３１ａ～３１ｃの一端側が接続されている。抵抗層３１ａ～３１ｃの他端側には、配線コンタクト領域６２ａ～６２ｃを介して中継配線５２ａ～５２ｃが接続されている。パッド形成電極５１ｂには、電極コンタクト領域６１ｄ～６１ｆを介して抵抗層３１ｄ～３１ｆの一端側が接続されている。抵抗層３１ｄ～３１ｆの他端側には、配線コンタクト領域６２ｄ～６２ｆを介して中継配線５２ａ～５２ｃが接続されている。
【0078】
中継配線５２ａ～５２ｃは、基板コンタクト領域６３ａ～６３ｃを介して半導体基板１に接続されている。基板コンタクト領域６３ａ～６３ｃと半導体基板１との接触箇所である半導体基板１の上部には、半導体基板１よりも高不純物濃度（低比抵抗）で半導体基板１と同導電型のコンタクト領域１ａおよび周辺コンタクト領域１ｂが設けられている。コンタクト領域１ａおよび周辺コンタクト領域１ｂは、実施形態の他の例においても設けてもよい。
【0079】
図１９に示した下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有する。下段抵抗チップ１０ｂでも、複数（２つ）のパッド形成電極２１ａ，２１ｂが互いに離間して設けられ、パッド形成電極５１ａ，５１ｂの間に抵抗層９１ｂ，９１ｅが設けられている。パッド形成電極２１ａには、電極コンタクト領域８１ｂを介して抵抗層９１ｂの一端側が接続されている。抵抗層９１ｂの他端側には、配線コンタクト領域８２ｂを介して中継配線２２ｂが接続されている。パッド形成電極２１ｂには、電極コンタクト領域８１ｅを介して抵抗層９１ｅの一端側が接続されている。抵抗層９１ｅの他端側には、配線コンタクト領域８２ｅを介して中継配線２２ｂが接続されている。
【0080】
中継配線２２ｂは、基板コンタクト領域８３ｂを介して半導体基板１１に接続されている。基板コンタクト領域８３ａ～８３ｃと半導体基板１１との接触箇所である半導体基板１１の上部には、コンタクト領域１１ａおよび周辺コンタクト領域１１ｂが設けられている。パッド形成電極２１ａ，２１ｂ上にはメッキ層７２ａ，７２ｂがそれぞれ配置されている。メッキ層７２ａ，７２ｂが上段抵抗チップ１０ａの裏面電極９と接合層７１ａ，７１ｂにより接合されている。
【0081】
第６変形例に係る抵抗素子は、例えば図６の一対のゲート抵抗Ｒ１，Ｒ２に適用可能である。第６変形例に係る抵抗素子の他の構成は、図１～図３に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【0082】
第６変形例に係る抵抗素子によれば、複数（２つ）のパッド形成電極５１ａ，５１ｂ等が設けられている場合でも、電極コンタクト領域６１ａ～６１ｆ、配線コンタクト領域６２ａ～６２ｆ及び基板コンタクト領域６３ａ～６３ｆ等の有無を変更することにより、抵抗層３１ａ～３１ｆ等の一部又は全部を選択的に使用することができる。
【0083】
＜第７変形例＞
本発明の実施形態の第７変形例に係る抵抗素子は、図２０に示すように、上段抵抗チップ１０ａの中継配線６３ａ～６３ｄに電気的に接続された補助パッド６５ａ～６５ｄが設けられている点が、図１～図３に示した実施形態に係る抵抗素子と異なる。図２０では保護絶縁膜の図示を省略し、保護絶縁膜の開口部７ｂ～７ｅのみを破線で示すが、補助パッド６５ａ～６５ｄは、保護絶縁膜の開口部７ｂ～７ｅから露出する。補助パッド６５ａ～６５ｄは、中継配線６３ａ～６３ｄと同じ材料からなり、中継配線６３ａ～６３ｄを形成する際に同時に形成可能である。図２０では図示を省略するが、上段抵抗チップ１０ａの下側に積層される下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有する。第７変形例に係る抵抗素子の他の構成は、図１～図３に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
本発明の実施形態の第７変形例に係る抵抗素子は、図２０に示すように、上段抵抗チップ１０ａの中継配線６３ａ～６３ｄに電気的に接続された補助パッド６５ａ～６５ｄが設けられている点が、図１～図３に示した実施形態に係る抵抗素子と異なる。図２０では保護絶縁膜の図示を省略し、保護絶縁膜の開口部７ｂ～７ｅのみを破線で示すが、補助パッド６５ａ～６５ｄは、保護絶縁膜の開口部７ｂ～７ｅから露出する。補助パッド６５ａ～６５ｄは、中継配線６３ａ～６３ｄと同じ材料からなり、中継配線６３ａ～６３ｄを形成する際に同時に形成可能である。図２０では図示を省略するが、上段抵抗チップ１０ａの下側に積層される下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有する。第７変形例に係る抵抗素子の他の構成は、図１～図３に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【0084】
図２１は、上段抵抗チップ１０ａの等価回路を示す。図２１において、パッド形成電極５１がパッド側端子１０１に対応し、裏面電極９が裏面側端子１０２に対応し、補助パッド６５ａ～補助パッド６５ｄが補助端子１０３ａ～１０３ｄに対応する。パッド側端子１０１と裏面側端子１０２との間には、抵抗層３１ａ～３１ｄに対応する並列接続された抵抗Ｒｐｏｌｙ1～Ｒｐｏｌｙ4と、半導体基板１の抵抗Ｒｓｕｂとが直列接続されている。補助端子１０３ａ～１０３ｄは、抵抗層３１ａ～３１ｄに対応する抵抗Ｒｐｏｌｙ1～Ｒｐｏｌｙ4のそれぞれと、半導体基板１の抵抗Ｒｓｕｂとの間にそれぞれ接続されている。
【0085】
第７変形例に係る抵抗素子によれば、補助パッド６５ａ～６５ｄを配置したことにより、パッド形成電極５１と補助パッド６５ａ～６５ｄとの間で、半導体基板１の抵抗Ｒｓｕｂの成分を除外した抵抗層３１ａ～３１ｄに対応する抵抗Ｒｐｏｌｙ1～Ｒｐｏｌｙ4の電気的特性を測定することができる。
【0086】
＜第８変形例＞
本発明の実施形態の第８変形例に係る抵抗素子は、図２２及び図２３に示すように、上段抵抗チップ１０ａのフィールド絶縁膜２上に抵抗層３１ａ～３１ｄと離間して、電位的に浮遊（フローティング）状態にある補助膜３３が配置されている点が、図１～図３に示した実施形態に係る抵抗素子と異なる。
本発明の実施形態の第８変形例に係る抵抗素子は、図２２及び図２３に示すように、上段抵抗チップ１０ａのフィールド絶縁膜２上に抵抗層３１ａ～３１ｄと離間して、電位的に浮遊（フローティング）状態にある補助膜３３が配置されている点が、図１～図３に示した実施形態に係る抵抗素子と異なる。
【0087】
補助膜３３は、パッド形成電極５１の下方の位置に抵抗層３１ａ～３１ｄと離間して配置される。補助膜３３は、ｎ型のＤＯＰＯＳ等の抵抗層３１ａ～３１ｄと同じ材料からなり、抵抗層３１ａ～３１ｄと同じ厚さを有する。補助膜３３は、例えば矩形形状の平面パターンを有する。
【0088】
図２３に示した下段抵抗チップ１０ｂは、上段抵抗チップ１０ａと同様の構造を有する。図２３に示した断面では、下段抵抗チップ１０ｂのフィールド絶縁膜１２上に抵抗層９１ａ，抵抗層９１ｃと離間して、電位的に浮遊（フローティング）状態にある補助膜９３が配置されている。第８変形例に係る抵抗素子の他の構成は、図１に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【0089】
第８変形例に係る抵抗素子によれば、フィールド絶縁膜２，１２上に電位的に浮遊状態にある補助膜３３，９３を配置することにより、フィールド絶縁膜２，１２の厚さを厚くする場合と同様に、パッド形成電極２１，５１の下方の寄生容量を低減することができる。これにより、高周波動作時のインピーダンス低下に対する全抵抗の低減を抑制し、発振現象を抑制することができる。
【0090】
＜第９変形例＞
本発明の実施形態の第９変形例に係る抵抗素子は、図２４に示すように、上段抵抗チップ１０ａの抵抗層３４ａ～３４ｈ及び中継配線５４ａ～５４ｈが更に設けられている点が、図１～図３に示した実施形態に係る抵抗素子と異なる。抵抗層３４ａ，３４ｂは、抵抗層３１ａを挟むように配置されている。抵抗層３４ｃ，３４ｄは、抵抗層３１ｂを挟むように配置されている。抵抗層３４ｅ，３４ｆは、抵抗層３１ｃを挟むように配置されている。抵抗層３４ｇ，３４ｈは、抵抗層３１ｄを挟むように配置されている。
本発明の実施形態の第９変形例に係る抵抗素子は、図２４に示すように、上段抵抗チップ１０ａの抵抗層３４ａ～３４ｈ及び中継配線５４ａ～５４ｈが更に設けられている点が、図１～図３に示した実施形態に係る抵抗素子と異なる。抵抗層３４ａ，３４ｂは、抵抗層３１ａを挟むように配置されている。抵抗層３４ｃ，３４ｄは、抵抗層３１ｂを挟むように配置されている。抵抗層３４ｅ，３４ｆは、抵抗層３１ｃを挟むように配置されている。抵抗層３４ｇ，３４ｈは、抵抗層３１ｄを挟むように配置されている。
【0091】
中継配線５４ａ，５４ｂは、中継配線５２ａを挟むように配置されている。中継配線５４ｃ，中継配線５４ｄは、中継配線５２ｂを挟むように配置されている。中継配線５４ｅ，中継配線５４ｆは、中継配線５２ｃを挟むように配置されている。中継配線５４ｇ，５４ｈは、中継配線５２ｄを挟むように配置されている。図２４では図示を省略するが、上段抵抗チップ１０ａの下側に積層される下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有する。第９変形例に係る抵抗素子の他の構成は、図１～図３に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【0092】
第９変形例に係る抵抗素子によれば、抵抗層３４ａ～３４ｈを並列接続するための電極コンタクト領域、配線コンタクト領域、及び基板コンタクト領域の有無を変更することにより、抵抗層３１ａ～３１ｄの並列接続数と共に、抵抗層３４ａ～３４ｈの並列接続数を増減することができ、第９変形例に係る抵抗素子の抵抗値を更に細かく調整することができる。第９変形例に係る抵抗素子のように、抵抗層の数及び配置位置は限定されず、適宜設定可能である。
【0093】
＜第１０変形例＞
本発明の実施形態の第１０変形例に係る抵抗素子は、図２５に示すように、上段抵抗チップ１０ａのパッド形成電極５１の矩形の平面パターンの一辺側に凸部５１ｘ～５１ｚが設けられている点が、図１～図３に示した実施形態に係る抵抗素子と異なる。凸部５１ｘ～５１ｚは、電極コンタクト領域６１ａ～６１ｃを介して抵抗層３１ａ～３１ｃの一端側にそれぞれ接続されている。抵抗層３１ａ～３１ｃの他端側は、配線コンタクト領域６２ａ～６２ｃを介して中継配線５２ａ～５２ｃにそれぞれ接続されている。中継配線５２ａ～５２ｃは、基板コンタクト領域６３ａ～６３ｃを介して半導体基板１にそれぞれ接続されている。
本発明の実施形態の第１０変形例に係る抵抗素子は、図２５に示すように、上段抵抗チップ１０ａのパッド形成電極５１の矩形の平面パターンの一辺側に凸部５１ｘ～５１ｚが設けられている点が、図１～図３に示した実施形態に係る抵抗素子と異なる。凸部５１ｘ～５１ｚは、電極コンタクト領域６１ａ～６１ｃを介して抵抗層３１ａ～３１ｃの一端側にそれぞれ接続されている。抵抗層３１ａ～３１ｃの他端側は、配線コンタクト領域６２ａ～６２ｃを介して中継配線５２ａ～５２ｃにそれぞれ接続されている。中継配線５２ａ～５２ｃは、基板コンタクト領域６３ａ～６３ｃを介して半導体基板１にそれぞれ接続されている。
【0094】
第１０変形例に係る抵抗素子では、３つの抵抗層３１ａ～３１ｃが並列接続されている。このため、図２５に矢印で模式的に示すように、パッド形成電極５１の凸部５１ｘ～５１ｚから、抵抗層３１ａ～３１ｃ及び中継配線５２ａ～５２ｃを介して半導体基板１へ電流が流れる第１電流経路Ｉ１～Ｉ３がそれぞれ形成される。図２５では図示を省略するが、上段抵抗チップ１０ａの下側に積層される下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有する。第１０変形例に係る抵抗素子の他の構成は、図１～図３に示した実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【0095】
第１０変形例に係る抵抗素子によれば、３つの抵抗層３１ａ～３１ｃが設けられている場合に、電極コンタクト領域６１ａ～６１ｃ、配線コンタクト領域６２ａ～６２ｃ及び基板コンタクト領域６３ａ～６３ｃの有無を変更することにより、抵抗層３１ａ～３１ｃの一部又は全部を選択的に使用することができる。
【0096】
＜第１１変形例＞
本発明の実施形態の第１１変形例に係る抵抗素子は、図２６に示すように、上段抵抗チップ１０ａのパッド形成電極５１から凸部５１ｘ，５１ｚが分離している点が、図２５に示した第１０変形例に係る抵抗素子と異なる。上段抵抗チップ１０ａでは、パッド形成電極５１の凸部５１ｙから抵抗層３１ｂ及び中継配線５２ｂを介して半導体基板１へ電流が流れる電流経路Ｉ１が形成される。図２６では図示を省略するが、上段抵抗チップ１０ａの下側に積層される下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有する。第１１変形例に係る抵抗素子の他の構成は、図２５に示した第１０変形例に係る抵抗素子と同様であるので、重複した説明を省略する。
本発明の実施形態の第１１変形例に係る抵抗素子は、図２６に示すように、上段抵抗チップ１０ａのパッド形成電極５１から凸部５１ｘ，５１ｚが分離している点が、図２５に示した第１０変形例に係る抵抗素子と異なる。上段抵抗チップ１０ａでは、パッド形成電極５１の凸部５１ｙから抵抗層３１ｂ及び中継配線５２ｂを介して半導体基板１へ電流が流れる電流経路Ｉ１が形成される。図２６では図示を省略するが、上段抵抗チップ１０ａの下側に積層される下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有する。第１１変形例に係る抵抗素子の他の構成は、図２５に示した第１０変形例に係る抵抗素子と同様であるので、重複した説明を省略する。
【0097】
第１１変形例に係る抵抗素子によれば、電極コンタクト領域６１ａ～６１ｃ、配線コンタクト領域６２ａ～６２ｃ及び基板コンタクト領域６３ａ～６３ｃの有無は変更しなくても、パッド形成電極５１から凸部５１ｘ～５１ｚを選択的に分離することにより、抵抗層３１ａ～３１ｃの一部又は全部を選択的に使用することができる。
【0098】
＜第１２変形例＞
本発明の実施形態の第１２変形例に係る抵抗素子は、図２７に示すように、上段抵抗チップ１０ａの複数（３つ）の抵抗層３１ａ～３１ｃが直列接続されている点が、図２５に示した第１０変形例に係る抵抗素子と異なる。第１２変形例に係る抵抗素子は、図２５に示した凸部５１ｘ，凸部５１ｙが配置される位置に抵抗間配線５５ａを備え、図２５に示した中継配線５２ｂ，５２ｃが配置される位置に抵抗間配線５５ｂを備える。抵抗間配線５５ａは、配線コンタクト領域６２ｂ，６２ｃを介して抵抗層３１ｂ，３１ｃに接続されている。抵抗間配線５５ｂは、電極コンタクト領域６１ａ，６１ｂを介して抵抗層３１ａ，３１ｂに接続されている。
本発明の実施形態の第１２変形例に係る抵抗素子は、図２７に示すように、上段抵抗チップ１０ａの複数（３つ）の抵抗層３１ａ～３１ｃが直列接続されている点が、図２５に示した第１０変形例に係る抵抗素子と異なる。第１２変形例に係る抵抗素子は、図２５に示した凸部５１ｘ，凸部５１ｙが配置される位置に抵抗間配線５５ａを備え、図２５に示した中継配線５２ｂ，５２ｃが配置される位置に抵抗間配線５５ｂを備える。抵抗間配線５５ａは、配線コンタクト領域６２ｂ，６２ｃを介して抵抗層３１ｂ，３１ｃに接続されている。抵抗間配線５５ｂは、電極コンタクト領域６１ａ，６１ｂを介して抵抗層３１ａ，３１ｂに接続されている。
【0099】
第１２変形例に係る抵抗素子では、図２７に矢印で模式的に示すように、パッド形成電極５１の凸部５１ｚから抵抗層３１ｃ、抵抗間配線５５ａ、抵抗層３１ｂ、抵抗間配線５５ｂ、抵抗層３１ｃ、中継配線５２ａを介して半導体基板１へ電流が流れる第１電流経路Ｉ１が形成される。図２７では図示を省略するが、上段抵抗チップ１０ａの下側に積層される下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有する。第１２変形例に係る抵抗素子の他の構成は、図２５に示した第１０変形例に係る抵抗素子と同様であるので、重複した説明を省略する。
【0100】
第１２変形例に係る抵抗素子によれば、抵抗間配線５５ａ，５５ｂを配置することにより、複数の抵抗層３１ａ～３１ｃを直列接続し、抵抗値を増大させることができる。
【0101】
＜第１３変形例＞
本発明の実施形態の第１３変形例に係る抵抗素子は、図２８に示すように、上段抵抗チップ１０ａの複数（２つ）の抵抗層３１ａ，３１ｃが直列接続されている点が、図２５に示した第１０変形例に係る抵抗素子と異なる。上段抵抗チップ１０ａは、図２５に示した凸部５１ｘ，５１ｙ及び中継配線５２ｂ，５２ｃが配置される位置に抵抗間配線５５を備える。抵抗間配線５５は、電極コンタクト領域６１ａを介して抵抗層３１ａに接続され、且つ配線コンタクト領域６２ｃを介して抵抗層３１ｃに接続されている。
本発明の実施形態の第１３変形例に係る抵抗素子は、図２８に示すように、上段抵抗チップ１０ａの複数（２つ）の抵抗層３１ａ，３１ｃが直列接続されている点が、図２５に示した第１０変形例に係る抵抗素子と異なる。上段抵抗チップ１０ａは、図２５に示した凸部５１ｘ，５１ｙ及び中継配線５２ｂ，５２ｃが配置される位置に抵抗間配線５５を備える。抵抗間配線５５は、電極コンタクト領域６１ａを介して抵抗層３１ａに接続され、且つ配線コンタクト領域６２ｃを介して抵抗層３１ｃに接続されている。
【0102】
第１３変形例に係る抵抗素子では、図２８に矢印で模式的に示すように、パッド形成電極５１の凸部５１ｚから抵抗層３１ｃ、抵抗間配線５５、抵抗層３１ａ、中継配線５２ａを介して半導体基板１へ電流が流れる第１電流経路Ｉ１が形成される。図２８では図示を省略するが、上段抵抗チップ１０ａの下側に積層される下段抵抗チップ１０ｂも、上段抵抗チップ１０ａと同様の構造を有する。第１２変形例に係る抵抗素子の他の構成は、図２５に示した第１０変形例に係る抵抗素子と同様であるので、重複した説明を省略する。
【0103】
第１３変形例に係る抵抗素子によれば、抵抗間配線５５を配置することにより、パッド形成電極５１近傍での基板コンタクトを回避しつつ、複数の抵抗層３１ａ，３１ｃを直列接続し、抵抗値を増大させることができる。
【0104】
＜第１４変形例＞
本発明の実施形態の第１４変形例に係る抵抗素子は、図２９に示すように、図２に示した実施形態に係る抵抗素子の上段抵抗チップ１０ａと、図１２に示した第１変形例に係る抵抗素子の下段抵抗チップ１０ｂを積層している点が、実施形態に係る抵抗素子と異なる。上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂは、互いに同一のチップサイズを有するが、互いに異なる構造を有しており、互いに異なる抵抗値を有する。第１４変形例に係る抵抗素子の他の構成は、実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
本発明の実施形態の第１４変形例に係る抵抗素子は、図２９に示すように、図２に示した実施形態に係る抵抗素子の上段抵抗チップ１０ａと、図１２に示した第１変形例に係る抵抗素子の下段抵抗チップ１０ｂを積層している点が、実施形態に係る抵抗素子と異なる。上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂは、互いに同一のチップサイズを有するが、互いに異なる構造を有しており、互いに異なる抵抗値を有する。第１４変形例に係る抵抗素子の他の構成は、実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
【0105】
第１４変形例に係る抵抗素子によれば、互いに異なる抵抗値を有する上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂを積層することにより、抵抗値の自由度を向上させることができる。なお、本発明の実施形態及び第１～第１３変形例に係る抵抗素子のいずれかの上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂのうちの一方同士を積層して抵抗体とすることも可能である。また、本発明の実施形態及び第１～第１３変形例に係る抵抗素子において、上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂの使用する抵抗層の数を互いに異ならせ、異なる抵抗値としてもよい。
【0106】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0107】
例えば、図６に示すように、実施形態に係る抵抗素子を、ゲート抵抗Ｒ１～Ｒ１２として適用する場合を例示したが、ゲート抵抗Ｒ１Ｒ１２への適用に限定されるものではない。実施形態に係る抵抗素子は、各種ＩＣの抵抗素子として適用可能である。
【0108】
更に、実施形態に係る抵抗素子では、２つ（２段）の上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂを積層した場合を例示したが、３つ（３段）以上の抵抗チップを積層してもよい。この場合、３つ以上の抵抗チップのうち、最上段の抵抗チップのパッド形成電極と、最下段の抵抗チップの裏面電極との間の電気的経路を抵抗体とする。抵抗チップの積層数を増やすことで、より高抵抗化を図ることができる。
【0109】
更に、実施形態に係る抵抗素子では、上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂのそれぞれが複数の抵抗層を有する場合を例示したが、上段抵抗チップ１０ａ及び下段抵抗チップ１０ｂの一方又は両方が、１つの抵抗層のみを有していてもよい。
【符号の説明】
【0110】
１，１１…半導体基板
１ａ，１１ａ…コンタクト領域
１ｂ，１１ｂ…周辺コンタクト領域
２，１２…フィールド絶縁膜（第１絶縁膜）
４，１４…層間絶縁膜（第２絶縁膜）
７，１７…保護絶縁膜（第３絶縁膜）
７ａ～７ｅ，１７ａ…開口部
９，１９…裏面電極（対向電極）
１０ａ，１０ｂ…抵抗チップ
２１，２１ａ，２１ｂ，５１，５１ａ，５１ｂ…パッド形成電極（表面電極）
２２ａ，２２ｃ，５２ａ～５２ｄ，５４ａ～５４ｈ，６３ａ～６３ｄ…中継配線
２３，５３…ガードリング層
３１ａ～３１ｆ，３４ａ～３４ｈ，９１ａ～９１ｃ，９１ｅ…抵抗層
３２ａ～３２ｈ，９２ａ，９２ｃ…ダミー層
３３，９３…補助膜
５１ｘ～５１ｚ…凸部
５５，５５ａ，５４ｂ…抵抗間配線
６１ａ～６１ｆ，８１ａ，８１ｃ…電極コンタクト領域
６２ａ～６２ｆ，８２ａ，８２ｃ…配線コンタクト領域
６３ａ～６３ｆ，８３ａ，８３ｃ…基板コンタクト領域
６４ａ，６４ｂ，８４ａ，８４ｂ…周辺コンタクト領域
６５ａ～６５ｄ…補助パッド
７１，７１ａ～７１ｄ…接合層
７２，７２ａ，７２ｂ…メッキ層
７３…絶縁層
７４…ボンディングワイヤ
１００…インバータモジュール
１０１…パッド側端子
１０２…裏面側端子
１０３ａ～１０３ｄ…補助端子
１０５…ケース
１０６ａ，１０６ｂ…外部端子
１０７…封止部材
１０８…ボンディングワイヤ
１０９，１１０…冶具
１１０ａ…凸部
１１１…絶縁回路基板
１１２ａ～１１２ｃ…接合層
１１３ａ～１１３ｄ…半導体チップ
１１４ａ，１１４ｂ…積層抵抗チップ
１ａ，１１ａ…コンタクト領域
１ｂ，１１ｂ…周辺コンタクト領域
２，１２…フィールド絶縁膜（第１絶縁膜）
４，１４…層間絶縁膜（第２絶縁膜）
７，１７…保護絶縁膜（第３絶縁膜）
７ａ～７ｅ，１７ａ…開口部
９，１９…裏面電極（対向電極）
１０ａ，１０ｂ…抵抗チップ
２１，２１ａ，２１ｂ，５１，５１ａ，５１ｂ…パッド形成電極（表面電極）
２２ａ，２２ｃ，５２ａ～５２ｄ，５４ａ～５４ｈ，６３ａ～６３ｄ…中継配線
２３，５３…ガードリング層
３１ａ～３１ｆ，３４ａ～３４ｈ，９１ａ～９１ｃ，９１ｅ…抵抗層
３２ａ～３２ｈ，９２ａ，９２ｃ…ダミー層
３３，９３…補助膜
５１ｘ～５１ｚ…凸部
５５，５５ａ，５４ｂ…抵抗間配線
６１ａ～６１ｆ，８１ａ，８１ｃ…電極コンタクト領域
６２ａ～６２ｆ，８２ａ，８２ｃ…配線コンタクト領域
６３ａ～６３ｆ，８３ａ，８３ｃ…基板コンタクト領域
６４ａ，６４ｂ，８４ａ，８４ｂ…周辺コンタクト領域
６５ａ～６５ｄ…補助パッド
７１，７１ａ～７１ｄ…接合層
７２，７２ａ，７２ｂ…メッキ層
７３…絶縁層
７４…ボンディングワイヤ
１００…インバータモジュール
１０１…パッド側端子
１０２…裏面側端子
１０３ａ～１０３ｄ…補助端子
１０５…ケース
１０６ａ，１０６ｂ…外部端子
１０７…封止部材
１０８…ボンディングワイヤ
１０９，１１０…冶具
１１０ａ…凸部
１１１…絶縁回路基板
１１２ａ～１１２ｃ…接合層
１１３ａ～１１３ｄ…半導体チップ
１１４ａ，１１４ｂ…積層抵抗チップ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】