特開2022-191867ＤＣ／ＤＣコンバータの制御回路および電源回路、電子機器
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022191867
(43)【公開日】2022-12-28
(54)【発明の名称】ＤＣ／ＤＣコンバータの制御回路および電源回路、電子機器
(51)【国際特許分類】
H02M 3/155 20060101AFI20221221BHJP
【ＦＩ】
H02M3/155 B
H02M3/155 K
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2021100347
(22)【出願日】2021-06-16
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】篠崎 智文
(72)【発明者】
【氏名】福島 瞬
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AS04
5H730BB14
5H730BB57
5H730BB98
5H730DD04
5H730EE13
5H730EE57
5H730EE59
5H730FD01
5H730FD11
5H730FF01
5H730FG05
5H730FG26
(57)【要約】
【課題】ロードスイッチやハイサイドスイッチを安全にターンオフすることが可能な制御回路を提供する。
【解決手段】制御回路２００Ａは、ハイサイドトランジスタＭ２およびローサイドトランジスタＭ１を有する昇圧ＤＣ／ＤＣコンバータ１００に使用される。入力ピンＶＩＮは、昇圧ＤＣ／ＤＣコンバータ１００の入力電圧ＶＩＮを受ける。スイッチ駆動回路２４０は、ハイサイドトランジスタＭ２と負荷の間に接続されるＰＭＯＳトランジスタＭ３であるロードスイッチＳＷ１を駆動する。スイッチ駆動回路２４０は、昇圧ＤＣ／ＤＣコンバータ１００を停止させる際に、ＰＭＯＳトランジスタＭ３のゲートに昇圧ＤＣ／ＤＣコンバータ１００の入力電圧ＶＩＮに応じた電圧Ｖｃを印加する。
【選択図】図１
【解決手段】制御回路２００Ａは、ハイサイドトランジスタＭ２およびローサイドトランジスタＭ１を有する昇圧ＤＣ／ＤＣコンバータ１００に使用される。入力ピンＶＩＮは、昇圧ＤＣ／ＤＣコンバータ１００の入力電圧ＶＩＮを受ける。スイッチ駆動回路２４０は、ハイサイドトランジスタＭ２と負荷の間に接続されるＰＭＯＳトランジスタＭ３であるロードスイッチＳＷ１を駆動する。スイッチ駆動回路２４０は、昇圧ＤＣ／ＤＣコンバータ１００を停止させる際に、ＰＭＯＳトランジスタＭ３のゲートに昇圧ＤＣ／ＤＣコンバータ１００の入力電圧ＶＩＮに応じた電圧Ｖｃを印加する。
【選択図】図１
【特許請求の範囲】
【請求項1】
ハイサイドトランジスタおよびローサイドトランジスタを有する昇圧ＤＣ／ＤＣコンバータの制御回路であって、
前記昇圧ＤＣ／ＤＣコンバータの入力電圧を受ける入力ピンと、
前記昇圧ＤＣ／ＤＣコンバータの出力が目標状態に近づくようにパルス変調されるパルス信号を生成するパルス変調器と、
前記パルス信号にもとづいて、前記ハイサイドトランジスタの制御信号および前記ローサイドトランジスタの制御信号を生成するロジック回路と、
前記ハイサイドトランジスタと負荷の間に接続されるＰＭＯＳトランジスタであるロードスイッチを駆動するスイッチ駆動回路と、
を備え、
前記スイッチ駆動回路は、前記昇圧ＤＣ／ＤＣコンバータを停止させる際に、前記ＰＭＯＳトランジスタのゲートに前記昇圧ＤＣ／ＤＣコンバータの入力電圧に応じた電圧を印加する、制御回路。
前記昇圧ＤＣ／ＤＣコンバータの入力電圧を受ける入力ピンと、
前記昇圧ＤＣ／ＤＣコンバータの出力が目標状態に近づくようにパルス変調されるパルス信号を生成するパルス変調器と、
前記パルス信号にもとづいて、前記ハイサイドトランジスタの制御信号および前記ローサイドトランジスタの制御信号を生成するロジック回路と、
前記ハイサイドトランジスタと負荷の間に接続されるＰＭＯＳトランジスタであるロードスイッチを駆動するスイッチ駆動回路と、
を備え、
前記スイッチ駆動回路は、前記昇圧ＤＣ／ＤＣコンバータを停止させる際に、前記ＰＭＯＳトランジスタのゲートに前記昇圧ＤＣ／ＤＣコンバータの入力電圧に応じた電圧を印加する、制御回路。
【請求項2】
前記スイッチ駆動回路は、前記昇圧ＤＣ／ＤＣコンバータを停止させる際に、前記ＰＭＯＳトランジスタのゲートを前記入力ピンと接続する、請求項１に記載の制御回路。
【請求項3】
前記スイッチ駆動回路は、前記ロードスイッチをオンすべき期間において、前記ＰＭＯＳトランジスタのソース電圧よりも所定電圧幅、低いオン電圧を、前記ＰＭＯＳトランジスタのゲートに印加する、請求項１または２に記載の制御回路。
【請求項4】
前記ハイサイドトランジスタ、前記ローサイドトランジスタおよび前記ＰＭＯＳトランジスタをさらに備える、請求項１から３のいずれかに記載の制御回路。
【請求項5】
前記ハイサイドトランジスタと前記ＰＭＯＳトランジスタの接続ノードに、ピンが設けられない、請求項１から４のいずれかに記載の制御回路。
【請求項6】
ハイサイドトランジスタ、ローサイドトランジスタおよびインダクタを有する昇圧ＤＣ／ＤＣコンバータの制御回路であって、
前記昇圧ＤＣ／ＤＣコンバータの出力ラインと接続されるべき出力ピンと、
前記昇圧ＤＣ／ＤＣコンバータの出力が目標状態に近づくようにパルス変調されるパルス信号を生成するパルス変調器と、
前記パルス信号にもとづいて、前記ハイサイドトランジスタの制御信号および前記ローサイドトランジスタの制御信号を生成するロジック回路と、
前記昇圧ＤＣ／ＤＣコンバータの入力ノードと前記インダクタの間に接続されるＮＭＯＳトランジスタであるハイサイドスイッチを駆動するスイッチ駆動回路と、
を備え、
前記スイッチ駆動回路は、前記昇圧ＤＣ／ＤＣコンバータを停止させる際に、前記昇圧ＤＣ／ＤＣコンバータの出力電圧に応じた電圧を、前記ＮＭＯＳトランジスタのゲートに印加する、制御回路。
前記昇圧ＤＣ／ＤＣコンバータの出力ラインと接続されるべき出力ピンと、
前記昇圧ＤＣ／ＤＣコンバータの出力が目標状態に近づくようにパルス変調されるパルス信号を生成するパルス変調器と、
前記パルス信号にもとづいて、前記ハイサイドトランジスタの制御信号および前記ローサイドトランジスタの制御信号を生成するロジック回路と、
前記昇圧ＤＣ／ＤＣコンバータの入力ノードと前記インダクタの間に接続されるＮＭＯＳトランジスタであるハイサイドスイッチを駆動するスイッチ駆動回路と、
を備え、
前記スイッチ駆動回路は、前記昇圧ＤＣ／ＤＣコンバータを停止させる際に、前記昇圧ＤＣ／ＤＣコンバータの出力電圧に応じた電圧を、前記ＮＭＯＳトランジスタのゲートに印加する、制御回路。
【請求項7】
前記スイッチ駆動回路は、前記昇圧ＤＣ／ＤＣコンバータを停止させる際に、前記ＮＭＯＳトランジスタのゲートを前記出力ピンと接続する、請求項６に記載の制御回路。
【請求項8】
前記スイッチ駆動回路は、前記ハイサイドスイッチをオンすべき期間において、前記ＮＭＯＳトランジスタのソース電圧よりも所定電圧幅、高いオン電圧を、前記ＮＭＯＳトランジスタのゲートに印加する、請求項６または７に記載の制御回路。
【請求項9】
前記ハイサイドトランジスタ、前記ローサイドトランジスタおよび前記ＮＭＯＳトランジスタをさらに備える、請求項６から８のいずれかに記載の制御回路。
【請求項10】
前記インダクタと前記ハイサイドスイッチの接続ノードと接地の間には、ダイオードが接続されない、請求項６から９のいずれかに記載の制御回路。
【請求項11】
ひとつの半導体基板に一体集積化される、請求項１から１０のいずれかに記載の制御回路。
【請求項12】
ＤＣ／ＤＣコンバータの主回路と、
請求項１から１１のいずれかに記載の制御回路と、
を備える、電源回路。
請求項１から１１のいずれかに記載の制御回路と、
を備える、電源回路。
【請求項13】
請求項１から１１のいずれかに記載の制御回路を備える、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ＤＣ／ＤＣコンバータに関する。
【背景技術】
【0002】
電源電圧より高い電圧を必要とするデバイスを動作させるために、昇圧ＤＣ／ＤＣコンバータ（Boost Converter）が使用される。昇圧ＤＣ／ＤＣコンバータは、入力ラインと出力ラインの間が、インダクタおよびハイサイドトランジスタのボディダイオードを介して常時、導通している。そのため、昇圧ＤＣ／ＤＣコンバータの停止中にも、出力ラインには入力電圧と等しい電圧が発生し、負荷に供給される。
【0003】
昇圧ＤＣ／ＤＣコンバータの停止中に、負荷に電圧が供給されるのを防止したい場合には、ハイサイドトランジスタと出力ラインの間に、ロードスイッチが挿入される。あるいはロードスイッチの代わりに、入力ラインとインダクタの間に、ハイサイドスイッチが挿入される場合もある。昇圧ＤＣ／ＤＣコンバータの停止中は、ロードスイッチあるいはハイサイドスイッチをオフすることにより、出力ラインに電圧が発生するのを防止できる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２０－１２０４７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ロードスイッチやハイサイドスイッチは、インダクタと直列に接続されている。したがって、ロードスイッチやハイサイドスイッチをターンオフすると、インダクタに流れるコイル電流が急峻に変化し、過電圧を発生させる可能性がある。
【0006】
本開示は係る課題においてなされたものであり、その例示的な目的のひとつは、ロードスイッチやハイサイドスイッチを安全にターンオフすることが可能な制御回路の提供にある。
【課題を解決するための手段】
【0007】
本開示のある態様は、ハイサイドトランジスタおよびローサイドトランジスタを有する昇圧ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、昇圧ＤＣ／ＤＣコンバータの入力電圧を受ける入力ピンと、昇圧ＤＣ／ＤＣコンバータの出力が目標状態に近づくようにパルス変調されるパルス信号を生成するパルス変調器と、パルス信号にもとづいて、ハイサイドトランジスタの制御信号およびローサイドトランジスタの制御信号を生成するロジック回路と、ハイサイドトランジスタと負荷の間に接続されるＰＭＯＳトランジスタであるロードスイッチを駆動するスイッチ駆動回路と、を備える。スイッチ駆動回路は、昇圧ＤＣ／ＤＣコンバータを停止する際に、ＰＭＯＳトランジスタのゲートに昇圧ＤＣ／ＤＣコンバータの入力電圧に応じた電圧を印加する。
【0008】
本開示の別の態様もまた、ハイサイドトランジスタ、ローサイドトランジスタおよびインダクタを有する昇圧ＤＣ／ＤＣコンバータの制御回路に関する。この制御回路は、昇圧ＤＣ／ＤＣコンバータの出力ラインと接続されるべき出力ピンと、昇圧ＤＣ／ＤＣコンバータの出力が目標状態に近づくようにパルス変調されるパルス信号を生成するパルス変調器と、パルス信号にもとづいて、ハイサイドトランジスタの制御信号およびローサイドトランジスタの制御信号を生成するロジック回路と、昇圧ＤＣ／ＤＣコンバータの入力ノードとインダクタの間に接続されるハイサイドスイッチとして設けられたＮＭＯＳトランジスタを駆動するスイッチ駆動回路と、を備える。スイッチ駆動回路は、昇圧ＤＣ／ＤＣコンバータを停止する際に、ＮＭＯＳトランジスタのゲートに昇圧ＤＣ／ＤＣコンバータの出力電圧に応じた電圧を印加する。
【0009】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本開示の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【0010】
本開示のある態様によれば、ロードスイッチやハイサイドスイッチを安全にターンオフすることができる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0013】
一実施形態に係る制御回路は、ハイサイドトランジスタおよびローサイドトランジスタを有する昇圧ＤＣ／ＤＣコンバータに用いられる。制御回路は、昇圧ＤＣ／ＤＣコンバータの入力電圧を受ける入力ピンと、昇圧ＤＣ／ＤＣコンバータの出力が目標状態に近づくようにパルス変調されるパルス信号を生成するパルス変調器と、パルス信号にもとづいて、ハイサイドトランジスタの制御信号およびローサイドトランジスタの制御信号を生成するロジック回路と、ハイサイドトランジスタと負荷の間に接続されるＰＭＯＳトランジスタであるロードスイッチを駆動するスイッチ駆動回路と、を備える。スイッチ駆動回路は、昇圧ＤＣ／ＤＣコンバータを停止する際に、ＰＭＯＳトランジスタのゲートに昇圧ＤＣ／ＤＣコンバータの入力電圧に応じた電圧を印加する。
【0014】
この構成によると、昇圧ＤＣ／ＤＣコンバータを停止する際に、ロードスイッチ（ＰＭＯＳトランジスタ）を直ちにオフせずに、ＰＭＯＳトランジスタのゲートに、入力電圧に応じた電圧Ｖｃを印加することで、ＰＭＯＳトランジスタを、ソースフォロア回路（ドレイン接地回路）として動作させることができる。このとき、ＰＭＯＳトランジスタのソース電圧、すなわちロードスイッチとハイサイドトランジスタの接続ノードの電圧ＶＭＩＤは、
ＶＭＩＤ＝Ｖｃ＋ＶＧＳ≒ＶＩＮ＋ＶＧＳ
にクランプされ、過電圧が発生するのを防止できる。ハイサイドトランジスタとローサイドトランジスタの接続ノード（スイッチングピン）の電圧ＶＳＷは、
ＶＳＷ＝ＶＭＩＤ＋ＶＦ＝Ｖｃ＋ＶＧＳ＋ＶＦ≒ＶＩＮ＋ＶＧＳ＋ＶＦ
となり、スイッチングピンの過電圧も抑制される。ＶＦはハイサイドトランジスタのボディダイオードの順方向電圧である。またこのときインダクタの両端間電圧ＶＬは、
ＶＬ＝ＶＩＮ－ＶＳＷ＝ＶＩＮ－（Ｖｃ＋ＶＧＳ＋ＶＦ）≒－（ＶＧＳ＋ＶＦ）
となる。これによりコイル電流を、－（ＶＧＳ＋ＶＦ）／Ｌの傾きで時間とともに減少させることができる。
ＶＭＩＤ＝Ｖｃ＋ＶＧＳ≒ＶＩＮ＋ＶＧＳ
にクランプされ、過電圧が発生するのを防止できる。ハイサイドトランジスタとローサイドトランジスタの接続ノード（スイッチングピン）の電圧ＶＳＷは、
ＶＳＷ＝ＶＭＩＤ＋ＶＦ＝Ｖｃ＋ＶＧＳ＋ＶＦ≒ＶＩＮ＋ＶＧＳ＋ＶＦ
となり、スイッチングピンの過電圧も抑制される。ＶＦはハイサイドトランジスタのボディダイオードの順方向電圧である。またこのときインダクタの両端間電圧ＶＬは、
ＶＬ＝ＶＩＮ－ＶＳＷ＝ＶＩＮ－（Ｖｃ＋ＶＧＳ＋ＶＦ）≒－（ＶＧＳ＋ＶＦ）
となる。これによりコイル電流を、－（ＶＧＳ＋ＶＦ）／Ｌの傾きで時間とともに減少させることができる。
【0015】
一実施形態において、スイッチ駆動回路は、昇圧ＤＣ／ＤＣコンバータを停止させる際に、ＰＭＯＳトランジスタのゲートを入力ピンと接続してもよい。これにより、ＰＭＯＳトランジスタのゲートに、入力電圧ＶＩＮを印加できる。
【0016】
一実施形態において、スイッチ駆動回路は、ロードスイッチをオンすべき期間において、ＰＭＯＳトランジスタのソース電圧よりも所定電圧幅、低いオン電圧を、ＰＭＯＳトランジスタのゲートに印加してもよい。
【0017】
一実施形態において、制御回路は、ハイサイドトランジスタ、ローサイドトランジスタおよびＰＭＯＳトランジスタをさらに備えてもよい。ハイサイドトランジスタ、ローサイドトランジスタおよびＰＭＯＳトランジスタは、外付けのディスクリート素子であってもよい。
【0018】
一実施形態において、ハイサイドトランジスタとＰＭＯＳトランジスタの接続ノードに、ピンが設けられなくてもよい。ハイサイドトランジスタとＰＭＯＳトランジスタの接続ノードの電圧ＶＭＩＤを、ロードスイッチのＰＭＯＳトランジスタを利用してクランプできるため、接続ノードの跳ね上がりを抑制するための回路素子が不要となり、したがって、回路素子を接続するためのピンが不要となる。
【0019】
一実施形態に係る制御回路は、ハイサイドトランジスタおよびローサイドトランジスタを有する昇圧ＤＣ／ＤＣコンバータに用いられる。制御回路は、昇圧ＤＣ／ＤＣコンバータの出力が目標状態に近づくようにパルス変調されるパルス信号を生成するパルス変調器と、パルス信号にもとづいて、ハイサイドトランジスタの制御信号およびローサイドトランジスタの制御信号を生成するロジック回路と、昇圧ＤＣ／ＤＣコンバータの入力ノードとインダクタの間に接続されるＮＭＯＳトランジスタであるハイサイドスイッチを駆動するスイッチ駆動回路と、を備える。スイッチ駆動回路は、昇圧ＤＣ／ＤＣコンバータを停止する際に、昇圧ＤＣ／ＤＣコンバータの出力電圧に応じた電圧を、ＮＭＯＳトランジスタのゲートに印加する。
【0020】
この構成によると、昇圧ＤＣ／ＤＣコンバータを停止する際に、ハイサイドスイッチ（ＮＭＯＳトランジスタ）を直ちにオフせずに、ＮＭＯＳトランジスタのゲートに、出力電圧に応じた電圧Ｖｄを印加することで、ＮＭＯＳトランジスタを、ソースフォロア回路（ドレイン接地回路）として動作させることができる。このとき、ハイサイドスイッチとインダクタの接続ノードの電圧ＶＭＩＤは、
ＶＭＩＤ＝Ｖｄ－ＶＧＳ≒ＶＯＵＴ－ＶＧＳ
にクランプされ、過電圧が発生するのを防止できる。ハイサイドトランジスタとローサイドトランジスタの接続ノード（スイッチングピン）の電圧ＶＳＷは、
ＶＳＷ＝ＶＯＵＴ＋ＶＦ
となる。ＶＦはハイサイドトランジスタＭ２のボディダイオードの順方向電圧である。またこのときインダクタの両端間電圧ＶＬは、
ＶＬ＝ＶＭＩＤ－ＶＳＷ＝（Ｖｄ－ＶＧＳ）－（ＶＯＵＴ＋ＶＦ）≒－（ＶＧＳ＋ＶＦ）
となる。これによりコイル電流を、－（ＶＧＳ＋ＶＦ）／Ｌの傾きで時間とともに減少させることができる。
ＶＭＩＤ＝Ｖｄ－ＶＧＳ≒ＶＯＵＴ－ＶＧＳ
にクランプされ、過電圧が発生するのを防止できる。ハイサイドトランジスタとローサイドトランジスタの接続ノード（スイッチングピン）の電圧ＶＳＷは、
ＶＳＷ＝ＶＯＵＴ＋ＶＦ
となる。ＶＦはハイサイドトランジスタＭ２のボディダイオードの順方向電圧である。またこのときインダクタの両端間電圧ＶＬは、
ＶＬ＝ＶＭＩＤ－ＶＳＷ＝（Ｖｄ－ＶＧＳ）－（ＶＯＵＴ＋ＶＦ）≒－（ＶＧＳ＋ＶＦ）
となる。これによりコイル電流を、－（ＶＧＳ＋ＶＦ）／Ｌの傾きで時間とともに減少させることができる。
【0021】
一実施形態においてスイッチ駆動回路は、昇圧ＤＣ／ＤＣコンバータを停止させる際に、ＮＭＯＳトランジスタのゲートを出力ピンと接続してもよい。これにより、ＮＭＯＳトランジスタのゲートに、出力電圧ＶＯＵＴを印加できる。
【0022】
一実施形態においてスイッチ駆動回路は、ハイサイドスイッチをオンすべき期間において、ＮＭＯＳトランジスタのソース電圧よりも所定電圧幅、高いオン電圧を、ＮＭＯＳトランジスタのゲートに印加してもよい。
【0023】
一実施形態において、制御回路は、ハイサイドトランジスタ、ローサイドトランジスタおよびＮＭＯＳトランジスタをさらに備えてもよい。ハイサイドトランジスタ、ローサイドトランジスタおよびＮＭＯＳトランジスタは、外付けのディスクリート素子であってもよい。
【0024】
一実施形態において、インダクタとハイサイドスイッチの接続ノードと接地の間には、ダイオードが接続されなくてもよい。これにより、ＤＣ／ＤＣコンバータの部品点数を削減できる。
【0025】
一実施形態において、制御回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0026】
（実施形態）
以下、本発明を好適な実施形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
以下、本発明を好適な実施形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0027】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0028】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0029】
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
【0030】
本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
【0031】
（実施形態１）
図１は、実施形態１に係る昇圧ＤＣ／ＤＣコンバータ１００Ａの回路図である。昇圧ＤＣ／ＤＣコンバータ（以下、単にＤＣ／ＤＣコンバータという）１００Ａは、入力端子（入力ライン）１０２の入力電圧ＶＩＮを昇圧し、所定の電圧レベルに安定化して、出力端子（出力ライン）１０４に接続される負荷（不図示）に供給する。
図１は、実施形態１に係る昇圧ＤＣ／ＤＣコンバータ１００Ａの回路図である。昇圧ＤＣ／ＤＣコンバータ（以下、単にＤＣ／ＤＣコンバータという）１００Ａは、入力端子（入力ライン）１０２の入力電圧ＶＩＮを昇圧し、所定の電圧レベルに安定化して、出力端子（出力ライン）１０４に接続される負荷（不図示）に供給する。
【0032】
ＤＣ／ＤＣコンバータ１００Ａは、主回路１１０Ａと、制御回路２００Ａを備える。主回路１１０Ａは、インダクタＬ１、ローサイドトランジスタ（スイッチングトランジスタ）Ｍ１、ハイサイドトランジスタ（同期整流トランジスタ）Ｍ２、出力キャパシタＣ１およびロードスイッチＳＷ１を備える。
【0033】
制御回路２００Ａは、ひとつの半導体基板（ダイ）に集積化された機能ＩＣである。本実施形態において、ローサイドトランジスタＭ１、ハイサイドトランジスタＭ２およびＰＭＯＳトランジスタＭ３は、制御回路２００Ａに集積化されている。ＰＭＯＳトランジスタＭ３は、ロードスイッチＳＷ１として設けられる。
【0034】
制御回路２００Ａは、ローサイドトランジスタＭ１、ハイサイドトランジスタＭ２、ＰＭＯＳトランジスタＭ３に加えて、パルス変調器２１０、ロジック回路２２０、ハイサイドドライバ２３０、ローサイドドライバ２３２、スイッチ駆動回路２４０Ａ、抵抗Ｒ１１，Ｒ１２を備える。
【0035】
制御回路２００Ａには、スイッチングピンＳＷ、接地ピンＰＧＮＤ、入力ピンＶＩＮ、出力ピンＶＯＵＴ、センスピンＶＯＵＴ＿ＳＮＳが設けられる。
【0036】
スイッチングピンＳＷには、外付けのインダクタＬ１が接続される。出力ピンＶＯＵＴには出力キャパシタＣ１が接続される。ローサイドトランジスタＭ１は、スイッチングピンＳＷと接地ピンＰＧＮＤの間に接続される。ハイサイドトランジスタＭ２およびＰＭＯＳトランジスタＭ３は、スイッチングピンＳＷと出力ピンＶＯＵＴの間に直接に接続される。入力ピンＶＩＮには、ＤＣ／ＤＣコンバータ１００Ａの入力電圧ＶＩＮが供給される。
【0037】
パルス変調器２１０は、ＤＣ／ＤＣコンバータ１００Ａの出力が目標状態に近づくようにパルス変調されるパルス信号Ｓｐを生成する。ＤＣ／ＤＣコンバータ１００Ａの出力は、出力電圧ＶＯＵＴであってもよいし（定電圧出力）、出力電流ＩＯＵＴであってもよいし（定電流出力）、負荷（不図示）内のノードの電圧であってもよい。
【0038】
本実施形態では、ＤＣ／ＤＣコンバータ１００Ａは定電圧出力であり、出力電圧ＶＯＵＴをその目標レベルＶＯＵＴ（ＲＥＦ）に安定化する。センスピンＶＯＵＴ＿ＳＮＳには出力電圧ＶＯＵＴがフィードバックされる。出力電圧ＶＯＵＴは抵抗Ｒ１１，Ｒ１２により分圧され、出力電圧ＶＯＵＴを示すフィードバック信号ＶＦＢが生成される。パルス変調器２１０は、フィードバック信号ＶＦＢが基準電圧ＶＲＥＦに近づくように、パルス信号Ｓｐを変調する。出力電圧ＶＯＵＴの目標レベルＶＯＵＴ（ＲＥＦ）は以下の式で表される。
ＶＯＵＴ（ＲＥＦ）＝ＶＲＥＦ×（Ｒ１１＋Ｒ１２）／Ｒ１２
ＶＯＵＴ（ＲＥＦ）＝ＶＲＥＦ×（Ｒ１１＋Ｒ１２）／Ｒ１２
【0039】
パルス変調器２１０の構成や制御方式は特に限定されない。たとえばパルス変調器２１０は、電圧モードのコントローラであってもよいし、ピーク電流モードや平均電流モードのコントローラであってもよい。あるいはパルス変調器２１０は、リップル制御、具体的にはヒステリシス制御（Bang-Bang制御）、ボトム検出オン時間固定制御、ピーク検出オフ時間固定制御のコントローラであってもよい。
【0040】
またパルス変調器２１０の変調方式も特に限定されず、パルス幅変調であってもよいし、パルス周波数変調であってもよいし、その他の変調方式であってもよい。
【0041】
ロジック回路２２０は、パルス信号Ｓｐにもとづいて、ハイサイドトランジスタＭ２の制御信号ＨＧＣＴＬおよびローサイドトランジスタＭ１の制御信号ＬＧＣＴＬを生成する。またロジック回路２２０は、ＰＭＯＳトランジスタＭ３の制御信号ＳＷＣＴＬを生成する。
【0042】
ハイサイドドライバ２３０は、制御信号ＨＧＣＴＬにもとづいてハイサイドトランジスタＭ２を駆動する。ローサイドドライバ２３２は、制御信号ＬＧＣＴＬにもとづいてローサイドトランジスタＭ１を駆動する。
【0043】
スイッチ駆動回路２４０Ａは、制御信号ＳＷＣＴＬにもとづいて、ロードスイッチＳＷ１であるＰＭＯＳトランジスタＭ３を駆動する。
【0044】
スイッチ駆動回路２４０Ａは、入力ピンＶＩＮと接続されており、入力電圧ＶＩＮが供給される。スイッチ駆動回路２４０Ａは、ＤＣ／ＤＣコンバータ１００Ａを停止する際に、言い換えると、制御信号ＳＷＣＴＬがオフレベル（たとえばロー）に遷移すると、ＤＣ／ＤＣコンバータ１００Ａの入力電圧ＶＩＮに応じた電圧Ｖｃを、ＰＭＯＳトランジスタＭ３のゲートに印加する。
【0045】
電圧Ｖｃが「入力電圧ＶＩＮに応じている」とは、電圧Ｖｃが入力電圧ＶＩＮを利用して生成されていることを含む。これには、電圧Ｖｃが入力電圧ＶＩＮと等しい場合のみでなく、電圧Ｖｃが入力電圧ＶＩＮを正または負方向にレベルシフトされた電圧である場合や、電圧Ｖｃが入力電圧ＶＩＮに係数を乗じた電圧である場合も含まれる。本実施形態では、電圧Ｖｃは、入力電圧ＶＩＮと等しいものとする。
【0046】
スイッチ駆動回路２４０Ａは、ロードスイッチＳＷ１をオンすべき期間（制御信号ＳＷＣＴＬがオンレベル、たとえばハイ）において、ＰＭＯＳトランジスタＭ３のゲートに、オン電圧ＶＯＮを印加する。オン電圧ＶＯＮの電圧レベルは、ロードスイッチＳＷ１が確実にオンするように定められる。たとえばオン電圧ＶＯＮは、ＰＭＯＳトランジスタＭ３のソース電圧ＶＭＩＤよりも所定電圧幅ΔＶ、低く定められる。所定電圧幅ΔＶは、ＰＭＯＳトランジスタＭ３のしきい値電圧Ｖｇｓ（ｔｈ）よりも大きい。
【0047】
内部電源回路２５０は、入力電圧ＶＩＮにもとづいて、パルス変調器２１０やロジック回路２２０に供給すべき電源電圧ＶＤＤを生成する。なお、外部から電源電圧ＶＤＤが供給される場合、内部電源回路２５０は省略してもよい。
【0048】
以上がＤＣ／ＤＣコンバータ１００Ａの構成である。続いてその動作を説明する。ＤＣ／ＤＣコンバータ１００Ａの動作中、スイッチ駆動回路２４０Ａは、ＰＭＯＳトランジスタＭ３のゲートに、オン電圧ＶＯＮを印加する。これによりＰＭＯＳトランジスタＭ３すなわちロードスイッチＳＷ１はオンに固定される。
【0049】
ＤＣ／ＤＣコンバータ１００Ａの出力停止のイベントが発生するとロジック回路２２０は、スイッチ制御信号ＳＷＣＴＬをローとする。図２は、スイッチ制御信号ＳＷＣＴＲＬがローに遷移した直後のＤＣ／ＤＣコンバータ１００Ａの等価回路図である。
【0050】
スイッチ駆動回路２４０Ａは、ＰＭＯＳトランジスタＭ３のゲートに、入力電圧ＶＩＮと同じ電圧レベルを有する電圧Ｖｃを印加する。このときＰＭＯＳトランジスタＭ３は直ちにオフになるわけではなく、ソースフォロア回路として動作する。その結果、ＰＭＯＳトランジスタＭ３のソース電圧、すなわちロードスイッチＳＷ１とハイサイドトランジスタＭ２の接続ノードの電圧ＶＭＩＤは、
ＶＭＩＤ＝Ｖｃ＋ＶＧＳ
にクランプされ、過電圧が発生するのを防止できる。
ＶＭＩＤ＝Ｖｃ＋ＶＧＳ
にクランプされ、過電圧が発生するのを防止できる。
【0051】
このとき、ハイサイドトランジスタＭ２とローサイドトランジスタＭ１の接続ノードであるスイッチングピンＳＷの電圧ＶＳＷは、
ＶＳＷ＝ＶＭＩＤ＋ＶＦ＝Ｖｃ＋ＶＧＳ＋ＶＦ≒ＶＩＮ＋ＶＧＳ＋ＶＦ
となり、スイッチングピンＳＷの過電圧も抑制される。
ＶＳＷ＝ＶＭＩＤ＋ＶＦ＝Ｖｃ＋ＶＧＳ＋ＶＦ≒ＶＩＮ＋ＶＧＳ＋ＶＦ
となり、スイッチングピンＳＷの過電圧も抑制される。
【0052】
またこのときインダクタの両端間電圧ＶＬは、
ＶＬ＝ＶＩＮ－ＶＳＷ＝ＶＩＮ－（Ｖｃ＋ＶＧＳ＋ＶＦ）
となる。上述のように、Ｖｃ≒ＶＩＮとなるように定めると、
ＶＬ≒－（ＶＧＳ＋ＶＦ）
となる。これによりコイル電流ＩＬを、－（ＶＧＳ＋ＶＦ）／Ｌの傾きで時間とともに減少させることができる。その後、コイル電流ＩＬがゼロとなる。
ＶＬ＝ＶＩＮ－ＶＳＷ＝ＶＩＮ－（Ｖｃ＋ＶＧＳ＋ＶＦ）
となる。上述のように、Ｖｃ≒ＶＩＮとなるように定めると、
ＶＬ≒－（ＶＧＳ＋ＶＦ）
となる。これによりコイル電流ＩＬを、－（ＶＧＳ＋ＶＦ）／Ｌの傾きで時間とともに減少させることができる。その後、コイル電流ＩＬがゼロとなる。
【0053】
図３は、図１のＤＣ／ＤＣコンバータ１００Ａの波形図（実測）である。図３には、スイッチングピンＳＷ、入力ピンＶＩＮ、出力ピンＶＯＵＴそれぞれの電圧ＶＳＷ，ＶＩＮ，ＶＯＵＴと、コイル電流ＩＬが示される。時刻ｔ０より前において、ＤＣ／ＤＣコンバータ１００Ａはスイッチング動作しており、出力電圧ＶＯＵＴは目標レベルＶＯＵＴ（ＲＥＦ）に安定化されている。
【0054】
時刻ｔ０に、停止のトリガーとなるイベントが検出されると、ローサイドトランジスタＭ１、ハイサイドトランジスタＭ２のゲート電圧ＶＨＧ，ＶＬＧがローレベルとなり、ＰＭＯＳトランジスタＭ３のゲートに、電圧Ｖｃ＝ＶＩＮが印加される。その結果、スイッチング電圧ＶＳＷはＶＩＮ＋ＶＧＳ＋ＶＦにクランプされる。この区間において、コイル電流ＩＬは、－（ＶＧＳ＋ＶＦ）／Ｌの傾き（Ａ／ｓ）で減少していき、時刻ｔ１にゼロとなる。時刻ｔ１以降、ＤＣ／ＤＣコンバータ１００Ａの出力は停止する。
【0055】
以上がＤＣ／ＤＣコンバータ１００Ａの動作である。ＤＣ／ＤＣコンバータ１００Ａの利点は、比較技術１との対比によって明確となる。図４は、比較技術１に係るＤＣ／ＤＣコンバータ１００Ｒの回路図である。比較技術１と実施形態１とでは、ＤＣ／ＤＣコンバータ１００Ｒを停止する際にＰＭＯＳトランジスタＭ３のゲートに印加する電圧が異なっている。比較技術１では、ＰＭＯＳトランジスタＭ３を直ちにターンオフするために、ＰＭＯＳトランジスタＭ３のゲートソース間電圧がゼロとなるように、ゲートに、ソース電圧ＶＭＩＤと同じ電圧が印加される。
【0056】
比較技術１では、ＰＭＯＳトランジスタＭ３が瞬時にターンオフするため、コイル電流ＩＬの経路が遮断される。コイル電流ＩＬは、ＰＭＯＳトランジスタＭ３のソースに向かって流れ続ける。ソース電圧ＶＭＩＤを上昇させ、過電圧状態を引き起こすおそれがある。ソース電圧ＶＭＩＤが上昇すると、スイッチング電圧ＶＳＷも過電圧状態となり得る。過電圧を抑制するためには、ＰＭＯＳトランジスタＭ３のソースにピンＶＭＩＤを設け、ピンＶＭＩＤに、キャパシタＣ２を接続するなどの対策が必要となる。
【0057】
翻って、実施形態１によれば、ＰＭＯＳトランジスタＭ３のソース電圧ＶＭＩＤはクランプされるため、過電圧が発生しにくくなっており、信頼性が改善されている。
【0058】
さらに実施形態１では、ＰＭＯＳトランジスタＭ３のソース電圧の過電圧が抑制されるため、過電圧を抑制するための対策が不要となる。つまり、ＰＭＯＳトランジスタＭ３のソースに、ピンＶＭＩＤを設け、キャパシタＣ２を接続する必要がない。これによりコストの観点において、比較技術１と比べて有利である。
【0059】
続いて制御回路２００Ａの具体的な構成例を説明する。
【0060】
図５は、ＤＣ／ＤＣコンバータの制御回路２００Ａの一例の回路図である。パルス変調器２１０は、電流モードのパルス幅変調器である。電流検出回路２６０は、コイル電流ＩＬ（ローサイドトランジスタＭ１に流れる電流）を示す電流検出信号ＶＣＳを生成する。
【0061】
パルス変調器２１０は、フィードバック信号ＶＦＢと電流検出信号ＶＣＳにもとづいて、パルス信号Ｓｐを生成する。
【0062】
パルス変調器２１０は、エラーアンプ２１２，２１４、ＰＷＭ（Pulse Width Modulation）コンパレータ２１６を含む。第１エラーアンプ２１２は、フィードバック信号ＶＦＢと基準電圧ＶＲＥＦの誤差を増幅する。第１エラーアンプ２１２の出力信号ＶＥＲＲ１は、電流検出信号ＶＣＳの目標値（電流指令信号）となる。第２エラーアンプ２１４は、電流指令信号ＶＥＲＲ１と電流検出信号ＶＣＳの誤差を増幅する。ＰＷＭコンパレータ２１６は、第２エラーアンプ２１４の出力信号ＶＥＲＲ２を、ランプ波あるいはのこぎり波の周期信号ＲＡＭＰと比較し、パルス信号Ｓｐを生成する。
【0063】
スイッチ駆動回路２４０Ａは、電圧源２４２およびセレクタ２４４を備える。電圧源２４２は、ＰＭＯＳトランジスタＭ３のソース電圧ＶＭＩＤをレベルシフトし、ソース電圧ＶＭＩＤよりも所定電圧幅ΔＶ低い電圧（ＶＭＩＤ－ΔＶ）を生成する。セレクタ２４４は、スイッチ制御信号ＳＷＣＴＬに応じて、入力電圧ＶＩＮ（＝Ｖｃ）と、ＶＭＩＤ－ΔＶの一方を選択し、ＰＭＯＳトランジスタＭ３のゲートに供給する。具体的にはセレクタ２４４は、スイッチ制御信号ＳＷＣＴＬがオフレベルのときに、ＰＭＯＳトランジスタＭ３のゲートを入力ピンＶＩＮと接続する。
【0064】
（実施形態２）
図６は、実施形態２に係る昇圧ＤＣ／ＤＣコンバータ１００Ｂの回路図である。昇圧ＤＣ／ＤＣコンバータ（以下、単にＤＣ／ＤＣコンバータという）１００Ｂは、入力端子（入力ライン）１０２の入力電圧ＶＩＮを昇圧し、所定の電圧レベルに安定化して、出力端子（出力ライン）１０４に接続される負荷（不図示）に供給する。
図６は、実施形態２に係る昇圧ＤＣ／ＤＣコンバータ１００Ｂの回路図である。昇圧ＤＣ／ＤＣコンバータ（以下、単にＤＣ／ＤＣコンバータという）１００Ｂは、入力端子（入力ライン）１０２の入力電圧ＶＩＮを昇圧し、所定の電圧レベルに安定化して、出力端子（出力ライン）１０４に接続される負荷（不図示）に供給する。
【0065】
ＤＣ／ＤＣコンバータ１００Ｂは、主回路１１０Ｂと、制御回路２００Ｂを備える。主回路１１０Ｂは、インダクタＬ１、ローサイドトランジスタ（スイッチングトランジスタ）Ｍ１、ハイサイドトランジスタ（同期整流トランジスタ）Ｍ２、出力キャパシタＣ１およびハイサイドスイッチＳＷ２を含む。
【0066】
制御回路２００Ｂは、ひとつの半導体基板（ダイ）に集積化された機能ＩＣである。本実施形態において、ローサイドトランジスタＭ１、ハイサイドトランジスタＭ２およびＮＭＯＳトランジスタＭ４は、制御回路２００Ａに集積化されている。ＮＭＯＳトランジスタＭ４は、ハイサイドスイッチＳＷ２として設けられる。
【0067】
制御回路２００Ｂは、ローサイドトランジスタＭ１、ハイサイドトランジスタＭ２、ＮＭＯＳトランジスタＭ４に加えて、パルス変調器２１０、ロジック回路２２０、ハイサイドドライバ２３０、ローサイドドライバ２３２、スイッチ駆動回路２４０Ｂ、抵抗Ｒ１１，Ｒ１２を備える。
【0068】
制御回路２００Ｂには、スイッチングピンＳＷ、接地ピンＰＧＮＤ、入力ピンＶＩＮ、出力ピンＶＯＵＴ、センスピンＶＯＵＴ＿ＳＮＳ、中間ピンＶＭＩＤが設けられる。
【0069】
中間ピンＶＭＩＤとスイッチングピンＳＷには、外付けのインダクタＬ１が接続される。出力ピンＶＯＵＴには出力キャパシタＣ１が接続される。ローサイドトランジスタＭ１は、スイッチングピンＳＷと接地ピンＰＧＮＤの間に接続される。ハイサイドトランジスタＭ２は、スイッチングピンＳＷと出力ピンＶＯＵＴの間に直接に接続される。ＮＭＯＳトランジスタＭ４は、入力ピンＶＩＮと中間ピンＶＭＩＤの間に設けられる。
【0070】
パルス変調器２１０は、ＤＣ／ＤＣコンバータ１００Ｂの出力が目標状態に近づくようにパルス変調されるパルス信号Ｓｐを生成する。実施形態１で説明したように、ＤＣ／ＤＣコンバータ１００Ｂの出力は、出力電圧ＶＯＵＴであってもよいし（定電圧出力）、出力電流ＩＯＵＴであってもよいし（定電流出力）、負荷（不図示）内のノードの電圧であってもよい。
【0071】
本実施形態では、ＤＣ／ＤＣコンバータ１００Ｂは定電圧出力であり、出力電圧ＶＯＵＴをその目標レベルＶＯＵＴ（ＲＥＦ）に安定化する。センスピンＶＯＵＴ＿ＳＮＳには出力電圧ＶＯＵＴがフィードバックされる。出力電圧ＶＯＵＴは抵抗Ｒ１１，Ｒ１２により分圧され、出力電圧ＶＯＵＴを示すフィードバック信号ＶＦＢが生成される。パルス変調器２１０は、フィードバック信号ＶＦＢが基準電圧ＶＲＥＦに近づくように、パルス信号Ｓｐを変調する。実施形態１で説明したように、パルス変調器２１０の構成や制御方式は特に限定されない。
【0072】
ロジック回路２２０は、パルス変調器２１０にもとづいて、ハイサイドトランジスタＭ２の制御信号ＨＧＣＴＬおよびローサイドトランジスタＭ１の制御信号ＬＧＣＴＬを生成する。またロジック回路２２０は、ＮＭＯＳトランジスタＭ４の制御信号ＳＷＣＴＬを生成する。
【0073】
ハイサイドドライバ２３０は、制御信号ＨＧＣＴＬにもとづいてハイサイドトランジスタＭ２を駆動する。ローサイドドライバ２３２は、制御信号ＬＧＣＴＬにもとづいてローサイドトランジスタＭ１を駆動する。
【0074】
スイッチ駆動回路２４０Ｂは、制御信号ＳＷＣＴＬにもとづいて、ＮＭＯＳトランジスタＭ４を駆動する。
【0075】
スイッチ駆動回路２４０Ｂは、出力ピンＶＯＵＴと接続されており、出力電圧ＶＯＵＴが供給される。スイッチ駆動回路２４０Ｂは、ＤＣ／ＤＣコンバータ１００Ｂを停止する際に、言い換えると、制御信号ＳＷＣＴＬがオフレベル（たとえばロー）に遷移すると、ＤＣ／ＤＣコンバータ１００Ｂの出力電圧ＶＯＵＴに応じた電圧Ｖｄを、ＮＭＯＳトランジスタＭ４のゲートに印加する。
【0076】
電圧Ｖｄが「出力電圧ＶＯＵＴに応じている」とは、電圧Ｖｄが出力電圧ＶＯＵＴを利用して生成されていることを含む。これには、電圧Ｖｄが出力電圧ＶＯＵＴと等しい場合のみでなく、電圧Ｖｄが出力電圧ＶＯＵＴを正または負方向にレベルシフトされた電圧である場合や、電圧Ｖｄが出力電圧ＶＯＵＴに係数を乗じた電圧である場合も含まれる。本実施形態では、電圧Ｖｄは、出力電圧ＶＯＵＴと等しいものとする。
【0077】
スイッチ駆動回路２４０Ｂは、ハイサイドスイッチＳＷ２をオンすべき期間（制御信号ＳＷＣＴＬがオンレベル、たとえばハイ）において、ＮＭＯＳトランジスタＭ４のゲートに、オン電圧ＶＯＮを印加する。オン電圧ＶＯＮの電圧レベルは、ハイサイドスイッチＳＷ２が確実にオンするように定められる。たとえばオン電圧ＶＯＮは、ＮＭＯＳトランジスタＭ４のソース電圧ＶＭＩＤよりも所定電圧幅ΔＶ、高く定められる。所定電圧幅ΔＶは、ＮＭＯＳトランジスタＭ４のしきい値電圧Ｖｇｓ（ｔｈ）よりも大きい。
【0078】
以上がＤＣ／ＤＣコンバータ１００Ｂの構成である。続いてその動作を説明する。ＤＣ／ＤＣコンバータ１００Ｂの動作中、スイッチ駆動回路２４０Ｂは、ＮＭＯＳトランジスタＭ４のゲートに、オン電圧ＶＯＮを印加する。これによりＮＭＯＳトランジスタＭ４すなわちハイサイドスイッチＳＷ２はオンに固定される。
【0079】
ＤＣ／ＤＣコンバータ１００Ｂの出力停止のイベントが発生するとロジック回路２２０は、スイッチ制御信号ＳＷＣＴＬをローとする。図７は、スイッチ制御信号ＳＷＣＴＲＬがローに遷移した直後のＤＣ／ＤＣコンバータ１００Ｂの等価回路図である。
【0080】
スイッチ駆動回路２４０Ｂは、ＮＭＯＳトランジスタＭ４のゲートに、出力電圧ＶＯＵＴと同じ電圧レベルを有する電圧Ｖｄを印加する。このときＮＭＯＳトランジスタＭ４は直ちにオフになるわけではなく、ソースフォロア回路として動作する。その結果、ＮＭＯＳトランジスタＭ４のソース電圧ＶＭＩＤは、
ＶＭＩＤ＝Ｖｄ－ＶＧＳ
にクランプされ、負電圧にはならない。これにより、ＮＭＯＳトランジスタＭ４のドレインソース間に過電圧が印加されるのを防止できる。
ＶＭＩＤ＝Ｖｄ－ＶＧＳ
にクランプされ、負電圧にはならない。これにより、ＮＭＯＳトランジスタＭ４のドレインソース間に過電圧が印加されるのを防止できる。
【0081】
またハイサイドトランジスタとローサイドトランジスタの接続ノード（スイッチングピン）の電圧ＶＳＷは、
ＶＳＷ＝ＶＯＵＴ＋ＶＦ
となる。ＶＦはハイサイドトランジスタＭ２のボディダイオードの順方向電圧である。このときインダクタの両端間電圧ＶＬは、
ＶＬ＝ＶＭＩＤ－ＶＳＷ＝（Ｖｄ－ＶＧＳ）－（ＶＯＵＴ＋ＶＦ）≒－（ＶＧＳ＋ＶＦ）
となる。これによりコイル電流ＩＬを、－（ＶＧＳ＋ＶＦ）／Ｌの傾きで時間とともに減少させることができる。
ＶＳＷ＝ＶＯＵＴ＋ＶＦ
となる。ＶＦはハイサイドトランジスタＭ２のボディダイオードの順方向電圧である。このときインダクタの両端間電圧ＶＬは、
ＶＬ＝ＶＭＩＤ－ＶＳＷ＝（Ｖｄ－ＶＧＳ）－（ＶＯＵＴ＋ＶＦ）≒－（ＶＧＳ＋ＶＦ）
となる。これによりコイル電流ＩＬを、－（ＶＧＳ＋ＶＦ）／Ｌの傾きで時間とともに減少させることができる。
【0082】
ＤＣ／ＤＣコンバータ１００Ｂの利点は、比較技術２との対比によって明確となる。図８は、比較技術２に係るＤＣ／ＤＣコンバータ１００Ｓの回路図である。比較技術２と実施形態２とでは、ＤＣ／ＤＣコンバータ１００Ｓを停止する際にＮＭＯＳトランジスタＭ４のゲートに印加する電圧が異なっている。比較技術２では、ＮＭＯＳトランジスタＭ４を直ちにターンオフするために、ＮＭＯＳトランジスタＭ４のゲートソース間電圧がゼロとなるように、ゲートに、ソース電圧ＶＭＩＤと同じ電圧が印加される。
【0083】
比較技術２では、ＮＭＯＳトランジスタＭ４が瞬時にターンオフするため、コイル電流ＩＬの供給経路が遮断される。その結果、ＮＭＯＳトランジスタＭ４のソース（ＶＭＩＤピン）がハイインピーダンスとなり、その電圧が負電圧となり、ＮＭＯＳトランジスタＭ４のドレインソース間に過電圧が印加されるおそれがある。過電圧を抑制するためには、ＮＭＯＳトランジスタＭ４のソースにダイオードＤ１を接続し、ＮＭＯＳトランジスタＭ４に変わる電流の供給経路を設ける必要がある。
【0084】
翻って、実施形態２によれば、ＮＭＯＳトランジスタＭ４のソース電圧はクランプされるため、負電圧が発生しにくくなっており、ドレインソース間の過電圧が抑制され、信頼性が改善されている。
【0085】
さらに実施形態２では、ＮＭＯＳトランジスタＭ４のドレインソース間の過電圧が抑制されるため、過電圧を抑制するための対策が不要となる。つまり、ＮＭＯＳトランジスタＭ４のソースに、ダイオードＤ１を接続する必要がない。これによりコストの観点において、比較技術２と比べて有利である。
【0086】
続いて制御回路２００Ｂの具体的な構成例を説明する。
【0087】
【0088】
スイッチ駆動回路２４０Ｂは、電圧源２４６およびセレクタ２４８を備える。電圧源２４６は、ＮＭＯＳトランジスタＭ４のソース電圧ＶＭＩＤをレベルシフトし、ソース電圧ＶＭＩＤよりも所定電圧幅ΔＶ高い電圧（ＶＭＩＤ＋ΔＶ）を生成する。セレクタ２４８は、スイッチ制御信号ＳＷＣＴＬに応じて、出力電圧ＶＯＵＴ（＝Ｖｄ）と、ＶＭＩＤ＋ΔＶの一方を選択し、ＮＭＯＳトランジスタＭ４のゲートに供給する。具体的にはセレクタ２４８は、スイッチ制御信号ＳＷＣＴＬがオフレベルのときに、ＮＭＯＳトランジスタＭ４のゲートを出力ピンＶＯＵＴと接続する。
【0089】
（変形例）
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。
【0090】
実施形態１、２に関連して、ローサイドトランジスタＭ１、ハイサイドトランジスタＭ２はディスクイート素子として外付けされてもよい。
【0091】
また実施形態１に関連して、ＰＭＯＳトランジスタＭ３はディスクリート素子として外付けされてもよい。この場合において、スイッチ駆動回路２４０Ａの一部、あるいは全部が、制御回路２００ＡのＩＣの外部にディスクリート素子で構成されてもよい。
【0092】
また実施形態２に関連して、ＮＭＯＳトランジスタＭ４はディスクリート素子として外付けされてもよい。この場合において、スイッチ駆動回路２４０Ｂの一部、あるいは全部が、制御回路２００ＢのＩＣの外部にディスクリート素子で構成されてもよい。
【0093】
（用途）
続いて、ＤＣ／ＤＣコンバータ１００Ａ，１００Ｂ（以下、単に１００として示す）の用途を説明する。
続いて、ＤＣ／ＤＣコンバータ１００Ａ，１００Ｂ（以下、単に１００として示す）の用途を説明する。
【0094】
図１０は、実施形態に係るＤＣ／ＤＣコンバータ１００を備える電子機器７００の一例を示す図である。電子機器７００は、たとえば、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、タブレット端末、ポータブルオーディオプレイヤなどの電池駆動型デバイスである。電子機器７００は、筐体７０２、電池７０４、マイクロプロセッサ７０６およびＤＣ／ＤＣコンバータ１００を備える。ＤＣ／ＤＣコンバータ１００は、その入力端子に電池７０４からの電池電圧ＶＢＡＴ（＝ＶＩＮ）を受け、出力端子に接続される負荷に、出力電圧ＶＯＵＴを供給する。
【0095】
電子機器７００の種類は、電池駆動型のデバイスには限定されず、車載機器であってもよいし、ファクシミリなどのＯＡ機器であってもよいし、産業機器であってもよい。
【0096】
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示に含まれ、また本発明の範囲を構成しうることは当業者に理解されるところである。
【符号の説明】
【0097】
１００ ＤＣ／ＤＣコンバータ
１０２ 入力端子
１０４ 出力端子
１１０Ａ，１１０Ｂ 主回路
２００ 制御回路
２１０ パルス変調器
２１２ 第１エラーアンプ
２１４ 第２エラーアンプ
２１６ ＰＷＭコンパレータ
２２０ ロジック回路
２３０ ハイサイドドライバ
２３２ ローサイドドライバ
２４０ スイッチ駆動回路
２４２ 電圧源
２４４ セレクタ
２４６ 電圧源
２４８ セレクタ
２５０ 内部電源回路
２６０ 電流検出回路
ＳＷ１ ロードスイッチ
ＳＷ２ ハイサイドスイッチ
Ｍ１ ローサイドトランジスタ
Ｍ２ ハイサイドトランジスタ
Ｍ３ ＰＭＯＳトランジスタ
Ｍ４ ＮＭＯＳトランジスタ
１０２ 入力端子
１０４ 出力端子
１１０Ａ，１１０Ｂ 主回路
２００ 制御回路
２１０ パルス変調器
２１２ 第１エラーアンプ
２１４ 第２エラーアンプ
２１６ ＰＷＭコンパレータ
２２０ ロジック回路
２３０ ハイサイドドライバ
２３２ ローサイドドライバ
２４０ スイッチ駆動回路
２４２ 電圧源
２４４ セレクタ
２４６ 電圧源
２４８ セレクタ
２５０ 内部電源回路
２６０ 電流検出回路
ＳＷ１ ロードスイッチ
ＳＷ２ ハイサイドスイッチ
Ｍ１ ローサイドトランジスタ
Ｍ２ ハイサイドトランジスタ
Ｍ３ ＰＭＯＳトランジスタ
Ｍ４ ＮＭＯＳトランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】