(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022191937
(43)【公開日】2022-12-28
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 21/76 20060101AFI20221221BHJP
H01L 21/336 20060101ALI20221221BHJP
H01L 21/8234 20060101ALI20221221BHJP
【ＦＩ】
H01L21/76 M
H01L29/78 301R
H01L29/78 301D
H01L27/088 D
H01L27/088 Z
H01L21/76 N
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2021100470
(22)【出願日】2021-06-16
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】特許業務法人あい特許事務所
(72)【発明者】
【氏名】能津 直哉
【テーマコード（参考）】
5F032
5F048
5F140
【Ｆターム（参考）】
5F032AA12
5F032AA35
5F032AA37
5F032AA44
5F032AA45
5F032AA47
5F032AB03
5F032BA02
5F032CA24
5F032CA25
5F032DA02
5F032DA12
5F032DA22
5F032DA53
5F048AA05
5F048AB10
5F048AC06
5F048BA01
5F048BF03
5F048BF18
5F048BG13
5F048BG14
5F048BG15
5F048BG16
5F140AA25
5F140AB06
5F140AC22
5F140BA01
5F140BH30
5F140CB04
5F140CB06
5F140CB10
(57)【要約】
【課題】製造効率の向上と耐圧の向上との両立を図る半導体装置を提供する。
【解決手段】
半導体装置は、一方側の第１主面および他方側の第２主面を有する半導体チップ２と、第１主面に沿って延び、かつ半導体チップ２の内部に形成されたｐｎ接合部と、第１主面からｐｎ接合部を貫通し、半導体チップ２に素子領域を区画するトレンチ１３と、トレンチ１３の側壁１６，１７および底壁１８を被覆する絶縁膜１９と、絶縁膜１９を介してトレンチ１３に埋め込まれた埋め込み電極１５とを含み、トレンチ１３の底壁１８は、トレンチ１３の深さ方向において、絶縁膜１９の下端から絶縁膜１９の内部上方に向かって突出する突出部２０を含む。
【選択図】図４
【解決手段】
半導体装置は、一方側の第１主面および他方側の第２主面を有する半導体チップ２と、第１主面に沿って延び、かつ半導体チップ２の内部に形成されたｐｎ接合部と、第１主面からｐｎ接合部を貫通し、半導体チップ２に素子領域を区画するトレンチ１３と、トレンチ１３の側壁１６，１７および底壁１８を被覆する絶縁膜１９と、絶縁膜１９を介してトレンチ１３に埋め込まれた埋め込み電極１５とを含み、トレンチ１３の底壁１８は、トレンチ１３の深さ方向において、絶縁膜１９の下端から絶縁膜１９の内部上方に向かって突出する突出部２０を含む。
【選択図】図４
【特許請求の範囲】
【請求項1】
一方側の第１主面および他方側の第２主面を有する半導体チップと、
前記第１主面に沿って延び、かつ前記半導体チップの内部に形成されたｐｎ接合部と、
前記第１主面から前記ｐｎ接合部を貫通し、前記半導体チップに素子領域を区画するトレンチと、
前記トレンチの側壁および底壁を被覆する絶縁膜と、
前記絶縁膜を介して前記トレンチに埋め込まれた埋め込み電極とを含み、
前記トレンチの底壁は、前記トレンチの深さ方向において、前記絶縁膜の下端から前記絶縁膜の内部上方に向かって突出する突出部を含む、半導体装置。
前記第１主面に沿って延び、かつ前記半導体チップの内部に形成されたｐｎ接合部と、
前記第１主面から前記ｐｎ接合部を貫通し、前記半導体チップに素子領域を区画するトレンチと、
前記トレンチの側壁および底壁を被覆する絶縁膜と、
前記絶縁膜を介して前記トレンチに埋め込まれた埋め込み電極とを含み、
前記トレンチの底壁は、前記トレンチの深さ方向において、前記絶縁膜の下端から前記絶縁膜の内部上方に向かって突出する突出部を含む、半導体装置。
【請求項2】
前記絶縁膜は、前記トレンチの底壁を選択的に露出させるコンタクト孔を有し、
前記埋め込み電極は、前記コンタクト孔を介して前記半導体チップに接続されたコンタクト部を含む、請求項１に記載の半導体装置。
前記埋め込み電極は、前記コンタクト孔を介して前記半導体チップに接続されたコンタクト部を含む、請求項１に記載の半導体装置。
【請求項3】
前記半導体チップは、前記コンタクト孔に連続する凹部を有し、
前記コンタクト部は、前記コンタクト孔を介して前記凹部内に形成されている、請求項２に記載の半導体装置。
前記コンタクト部は、前記コンタクト孔を介して前記凹部内に形成されている、請求項２に記載の半導体装置。
【請求項4】
前記コンタクト部は、前記トレンチの底壁に沿う底部と、前記底部から上方に延び、前記絶縁膜と前記トレンチの底壁との境界部を横切る側部とを含む、請求項３に記載の半導体装置。
【請求項5】
前記コンタクト部の側部は、断面視において湾曲形状を有している、請求項４に記載の半導体装置。
【請求項6】
前記トレンチの深さ方向に交差する方向における前記絶縁膜の厚さは、２μｍ以上６μｍ以下である、請求項１～５のいずれか一項に記載の半導体装置。
【請求項7】
前記絶縁膜は、相対的に高い緻密性を有する第１膜部と、前記第１膜部よりも緻密性が低い第２膜部とを含み、
前記トレンチの深さ方向に交差する方向において、前記埋め込み電極から前記トレンチの側壁に向かって順に、それぞれが前記トレンチの深さ方向に延びる前記第２膜部、前記第１膜部、前記第２膜部および前記第１膜部が形成されている、請求項１～６のいずれか一項に記載の半導体装置。
前記トレンチの深さ方向に交差する方向において、前記埋め込み電極から前記トレンチの側壁に向かって順に、それぞれが前記トレンチの深さ方向に延びる前記第２膜部、前記第１膜部、前記第２膜部および前記第１膜部が形成されている、請求項１～６のいずれか一項に記載の半導体装置。
【請求項8】
少なくとも、前記トレンチの側壁および底壁は、前記絶縁膜の前記第１膜部に被覆されている、請求項７に記載の半導体装置。
【請求項9】
前記突出部は、前記トレンチの底壁を被覆する前記第１膜部の内部に突出して形成されている、請求項８に記載の半導体装置。
【請求項10】
前記トレンチは、前記素子領域を取り囲む環状トレンチを含み、
前記絶縁膜は、平面視において、前記環状トレンチの周方向に沿って前記環状トレンチの側壁に形成された環状部分を有し、
前記突出部は、平面視において、前記絶縁膜の前記環状部分の周方向に沿って、前記環状部分に重なるように形成されている、請求項１～９のいずれか一項に記載の半導体装置。
前記絶縁膜は、平面視において、前記環状トレンチの周方向に沿って前記環状トレンチの側壁に形成された環状部分を有し、
前記突出部は、平面視において、前記絶縁膜の前記環状部分の周方向に沿って、前記環状部分に重なるように形成されている、請求項１～９のいずれか一項に記載の半導体装置。
【請求項11】
一方側の第１主面および他方側の第２主面を有し、前記第１主面に沿って延びるｐｎ接合部が内部に形成された半導体層を選択的にエッチングすることによって、前記ｐｎ接合部を貫通し、前記半導体層に素子領域を区画するトレンチを形成し、かつ、前記半導体層の一部を利用して前記トレンチの底壁に立設され、前記トレンチの側壁に対して空間を挟んで対向する半導体壁部を形成する第１工程と、
熱酸化によって、前記トレンチの側壁および底壁に沿って第１絶縁膜を形成し、かつ、前記半導体壁部を前記熱酸化によって絶縁体に変質させ、前記トレンチの側壁上の前記第１絶縁膜に対して前記空間を挟んで対向する絶縁体壁部を形成する第２工程と、
前記トレンチに絶縁材料を堆積することによって、前記空間を埋め戻す埋め込み絶縁膜と、前記空間の反対側において前記絶縁体壁部の側壁および前記トレンチの底壁に沿う第２絶縁膜とを形成することによって、前記トレンチの側壁上の前記第１絶縁膜、前記埋め込み絶縁膜、前記絶縁体壁部および前記第２絶縁膜を含む側壁絶縁膜と、前記トレンチの底壁上の前記第１絶縁膜および前記第２絶縁膜を含む底壁絶縁膜とを形成する第３工程と、
前記トレンチ内に導電材料を堆積することによって、前記トレンチを埋め戻す埋め込み電極を形成する第４工程とを含む、半導体装置の製造方法。
熱酸化によって、前記トレンチの側壁および底壁に沿って第１絶縁膜を形成し、かつ、前記半導体壁部を前記熱酸化によって絶縁体に変質させ、前記トレンチの側壁上の前記第１絶縁膜に対して前記空間を挟んで対向する絶縁体壁部を形成する第２工程と、
前記トレンチに絶縁材料を堆積することによって、前記空間を埋め戻す埋め込み絶縁膜と、前記空間の反対側において前記絶縁体壁部の側壁および前記トレンチの底壁に沿う第２絶縁膜とを形成することによって、前記トレンチの側壁上の前記第１絶縁膜、前記埋め込み絶縁膜、前記絶縁体壁部および前記第２絶縁膜を含む側壁絶縁膜と、前記トレンチの底壁上の前記第１絶縁膜および前記第２絶縁膜を含む底壁絶縁膜とを形成する第３工程と、
前記トレンチ内に導電材料を堆積することによって、前記トレンチを埋め戻す埋め込み電極を形成する第４工程とを含む、半導体装置の製造方法。
【請求項12】
前記第２工程は、前記トレンチの深さ方向において、前記半導体壁部の下部が部分的に絶縁体に変質しないことによって、前記絶縁体壁部の下端から前記絶縁体壁部の内部上方に向かって突出する突出部を形成する工程を含む、請求項１１に記載の半導体装置の製造方法。
【請求項13】
前記半導体壁部の厚さは、１μｍ以下である、請求項１１または１２に記載の半導体装置の製造方法。
【請求項14】
一方側の第１主面および他方側の第２主面を有し、前記第１主面に沿って延びるｐｎ接合部が内部に形成された半導体層を選択的にエッチングすることによって、互いに同心円状に配置され、前記ｐｎ接合部を貫通する少なくとも３つの環状トレンチであって、メイントレンチと、前記メイントレンチの内側および外側に配置され、前記メイントレンチよりも狭い幅を有する複数のサブトレンチとを含み、前記半導体層に素子領域を区画するトレンチ群を形成する第１工程と、
熱酸化によって、前記トレンチ群に属する前記各環状トレンチの側壁および底壁に沿って第１絶縁膜を形成し、かつ、隣り合う前記環状トレンチで挟まれた前記半導体層の部分を前記熱酸化によって絶縁体に変質させ、隣り合う前記環状トレンチの間の境界を形成する境界絶縁膜を形成する第２工程と、
前記第２工程後の前記トレンチ群に絶縁材料を堆積することによって、前記サブトレンチを埋め戻す埋め込み絶縁膜と、前記メイントレンチの内面に沿う第２絶縁膜とを形成することによって、前記メイントレンチの内側および外側のそれぞれに、前記第２絶縁膜、前記境界絶縁膜、前記埋め込み絶縁膜および前記第１絶縁膜を含む側壁絶縁膜を形成し、かつ前記メイントレンチの底壁に、前記第１絶縁膜および前記第２絶縁膜を含む底壁絶縁膜を形成する第３工程と、
前記メイントレンチ内の前記底壁絶縁膜を選択的に除去することによって、前記メイントレンチの底壁に前記半導体層の一部を露出させるコンタクト孔を形成する第４工程と、
前記メイントレンチ内に導電材料を堆積することによって、前記メイントレンチを埋め戻し、前記コンタクト孔を介して前記半導体層に接続される埋め込み電極を形成する第５工程とを含む、半導体装置の製造方法。
熱酸化によって、前記トレンチ群に属する前記各環状トレンチの側壁および底壁に沿って第１絶縁膜を形成し、かつ、隣り合う前記環状トレンチで挟まれた前記半導体層の部分を前記熱酸化によって絶縁体に変質させ、隣り合う前記環状トレンチの間の境界を形成する境界絶縁膜を形成する第２工程と、
前記第２工程後の前記トレンチ群に絶縁材料を堆積することによって、前記サブトレンチを埋め戻す埋め込み絶縁膜と、前記メイントレンチの内面に沿う第２絶縁膜とを形成することによって、前記メイントレンチの内側および外側のそれぞれに、前記第２絶縁膜、前記境界絶縁膜、前記埋め込み絶縁膜および前記第１絶縁膜を含む側壁絶縁膜を形成し、かつ前記メイントレンチの底壁に、前記第１絶縁膜および前記第２絶縁膜を含む底壁絶縁膜を形成する第３工程と、
前記メイントレンチ内の前記底壁絶縁膜を選択的に除去することによって、前記メイントレンチの底壁に前記半導体層の一部を露出させるコンタクト孔を形成する第４工程と、
前記メイントレンチ内に導電材料を堆積することによって、前記メイントレンチを埋め戻し、前記コンタクト孔を介して前記半導体層に接続される埋め込み電極を形成する第５工程とを含む、半導体装置の製造方法。
【請求項15】
前記第２工程は、前記トレンチ群の深さ方向において、隣り合う前記環状トレンチで挟まれた前記半導体層の下部が部分的に絶縁体に変質しないことによって、前記境界絶縁膜の下端から前記境界絶縁膜の内部上方に向かって突出する突出部を形成する工程を含む、請求項１４に記載の半導体装置の製造方法。
【請求項16】
前記第１工程は、前記メイントレンチの内側および外側に、互いに同数の前記サブトレンチを形成する工程を含む、請求項１４または１５に記載の半導体装置の製造方法。
【請求項17】
前記第１工程は、前記メイントレンチの内側および外側のそれぞれに、複数の前記サブトレンチを形成する工程を含む、請求項１４～１６のいずれか一項に記載の半導体装置の製造方法。
【請求項18】
前記メイントレンチの幅は、２．５μｍ以上３μｍ以下であり、
前記サブトレンチの幅は、１μｍ以上１．５μｍ以下である、請求項１４～１７のいずれか一項に記載半導体装置の製造方法。
前記サブトレンチの幅は、１μｍ以上１．５μｍ以下である、請求項１４～１７のいずれか一項に記載半導体装置の製造方法。
【請求項19】
前記トレンチ群の深さ方向に交差する方向における前記境界絶縁膜の厚さは、１μｍ以下である、請求項１４～１８のいずれか一項に記載の半導体装置の製造方法。
【請求項20】
前記第３工程は、ＴＥＯＳガスを用いたＣＶＤ法によって前記絶縁材料を堆積する工程を含む、請求項１１～１９のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
特許文献１は、ｐ型領域、第１のｐエピタキシャル領域、ｎ型埋め込み領域、第２のｐエピタキシャル領域、および、ＤＴＩ構造（deep trench isolation structure）を含む半導体装置を開示している。第１のｐ型エピタキシャル層は、ｐ型領域の上に形成されている。ｎ型埋め込み領域は、第１のｐエピタキシャル領域の上に形成されている。第２のｐエピタキシャル領域は、ｎ型埋め込み領域の上に形成されている。ＤＴＩ構造は、平面視において高耐圧横型ＭＯＳトランジスタの形成領域を取り囲んでいる。ＤＴＩ構造は、ｐ型領域に達するように、第２のｐエピタキシャル領域、ｎ型埋め込み領域および第１のｐエピタキシャル領域を貫通している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１５－１２２５４３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の一実施形態に係る半導体装置の目的は、製造効率の向上と耐圧の向上との両立を図ることである。
【課題を解決するための手段】
【0005】
本開示の一実施形態に係る半導体装置は、一方側の第１主面および他方側の第２主面を有する半導体チップと、前記第１主面に沿って延び、かつ前記半導体チップの内部に形成されたｐｎ接合部と、前記第１主面から前記ｐｎ接合部を貫通し、前記半導体チップに素子領域を区画するトレンチと、前記トレンチの側壁および底壁を被覆する絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋め込み電極とを含み、前記トレンチの底壁は、前記トレンチの深さ方向において、前記絶縁膜の下端から前記絶縁膜の内部上方に向かって突出する突出部を含む。
【発明の効果】
【0006】
本開示の一実施形態に係る半導体装置によれば、製造効率の向上と耐圧の向上との両立を図ることができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
次に、本開示の実施形態を、添付図面を参照して詳細に説明する。添付図面中の各構成要素は、必ずしも厳密に示されたものではなく、模式的に示されたものであり、図面間の縮尺等が必ずしも一致しない。
図１は、本開示の一実施形態に係る半導体装置１の模式的な平面図である。図２は、図１の二点鎖線IIで囲まれた領域の拡大図である。図３は、図２のIII－III線に沿う断面を示す図である。
図１は、本開示の一実施形態に係る半導体装置１の模式的な平面図である。図２は、図１の二点鎖線IIで囲まれた領域の拡大図である。図３は、図２のIII－III線に沿う断面を示す図である。
【0009】
半導体装置１は、直方体形状の半導体チップ２を含む。半導体チップ２は、この実施形態では、Ｓｉ（シリコン）チップからなる。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。
第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、半導体チップ２の厚さ方向でもある。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、半導体チップ２の厚さ方向でもある。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
【0010】
半導体装置１は、半導体チップ２内に形成されたｐ型の第１層６、ｐ型またはｎ型の第２層７、およびｎ型の第３層８を含む。第１層６は、「ベース層」と称してもよい。第２層７は、「デバイス形成層」と称してもよい。第３層８は、「埋め込み層」と称してもよい。第１層６、第２層７および第３層８は、半導体チップ２の構成要素とみなされてもよい。
【0011】
第１層６は、半導体チップ２内において第２主面４側の領域に形成され、第２主面４および第１～第４側面５Ａ～５Ｄの一部を形成している。第１層６は、第１主面３側のｐ型不純物濃度が第２主面４側のｐ型不純物濃度よりも低い濃度勾配を有していてもよい。第１層６は、具体的には、第２主面４側からこの順に積層された高濃度層６ａおよび低濃度層６ｂを含む積層構造を有していてもよい。
【0012】
高濃度層６ａは、比較的高いｐ型不純物濃度を有している。高濃度層６ａのｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。高濃度層６ａは、１００μｍ以上１００μｍ以下の厚さを有していてもよい。高濃度層６ａは、この実施形態では、ｐ型の半導体基板（Ｓｉ基板）からなる。低濃度層６ｂは、高濃度層６ａよりも低いｐ型不純物濃度を有し、高濃度層６ａの上に積層されている。低濃度層６ｂのｐ型不純物濃度は、１×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。低濃度層６ｂは、高濃度層６ａの厚さ未満の厚さを有している。低濃度層６ｂの厚さは、０．５μｍ以上２０μｍ以下であってもよい。低濃度層６ｂは、この実施形態では、ｐ型のエピタキシャル層（Ｓｉエピタキシャル層）からなる。
【0013】
第２層７は、半導体チップ２内において第１主面３側の領域に形成され、第１主面３および第１～第４側面５Ａ～５Ｄの一部を形成している。第２層７の導電型（ｎ型またはｐ型）は任意であり、半導体装置１の仕様に応じて選択される。この実施形態では、第２層７がｎ型の導電型を有している例について説明するが、第２層７の導電型をｎ型に限定する趣旨ではない。
【0014】
第２層７は、厚さ方向に関して一様なｎ型不純物濃度を有していてもよいし、第１主面３に向かって上昇するｎ型不純物濃度勾配を有していてもよい。第２層７のｎ型不純物濃度は、１×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。第２層７は、０．５μｍ以上２０μｍ以下の厚さを有していてもよい。第２層７は、この実施形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）からなる。
【0015】
第３層８は、半導体チップ２内において第１層６および第２層７の間の領域に介在され、半導体チップ２の第１～第４側面５Ａ～５Ｄの一部を形成している。第３層８は、第１層６との境界部においてｐｎ接合部Ｊを形成している。つまり、半導体チップ２内には、第１主面３および第２主面４の間の厚さ方向の途中部において、第１主面３に沿う水平方向（厚さ方向の直交方向）に延びるｐｎ接合部Ｊ（a pn-junction portion）が形成されている。ｐｎ接合部Ｊは、「ｐｎ接続部（a pn-connection portion）」または「ｐｎ境界部（a pn-boundary portion）」と称してもよい。
【0016】
第３層８は、第２層７よりも高いｎ型不純物濃度を有している。第３層８は、具体的には、第１主面３側のｎ型不純物濃度が第２主面４側のｎ型不純物濃度よりも高い濃度勾配を有していてもよい。第３層８は、さらに具体的には、第１層６側からこの順に積層された低濃度埋め込み層８ａおよび高濃度埋め込み層８ｂを含む積層構造を有していてもよい。
【0017】
低濃度埋め込み層８ａは、比較的低いｎ型不純物濃度を有し、第１層６の低濃度層６ｂの上に積層されている。低濃度埋め込み層８ａは、低濃度層６ｂとの間でｐｎ接合部Ｊを形成している。低濃度埋め込み層８ａは、第２層７よりも低いｎ型不純物濃度を有していてもよいし、第２層７よりも高いｎ型不純物濃度を有していてもよい。低濃度埋め込み層８ａのｎ型不純物濃度は、１×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。低濃度埋め込み層８ａは、０．１μｍ以上５μｍ以下の厚さを有していてもよい。低濃度埋め込み層８ａは、この実施形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）からなる。
【0018】
高濃度埋め込み層８ｂは、低濃度埋め込み層８ａよりも高いｎ型不純物濃度を有し、低濃度埋め込み層８ａの上に積層されている。高濃度埋め込み層８ｂは、第２層７よりも高いｎ型不純物濃度を有していることが好ましい。高濃度埋め込み層８ｂのｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。高濃度埋め込み層８ｂは、０．１μｍ以上５μｍ以下の厚さを有していてもよい。高濃度埋め込み層８ｂは、この実施形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）からなる。
【0019】
半導体装置１は、第１主面３（第２層７）に設けられた複数の素子領域９を含む。複数の素子領域９は、種々の機能素子がそれぞれ形成された領域である。複数の素子領域９は、平面視において第１～第４側面５Ａ～５Ｄから間隔を空けて第１主面３の内方部にそれぞれ区画されている。素子領域９の個数、配置および形状は任意であり、特定の個数、配置および形状に限定されない。
【0020】
複数の機能素子は、半導体スイッチング素子、半導体整流素子および受動素子のうちの少なくとも１つをそれぞれ含んでいてもよい。半導体スイッチング素子は、ＪＦＥＴ（Junction Field Effect Transistor：接合型トランジスタ）、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：絶縁ゲート型の電界効果トランジスタ）、ＢＪＴ（Bipolar Junction Transistor：バイポーラトランジスタ）、および、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor：絶縁ゲート型バイポーラトランジスタ）のうちの少なくとも１つを含んでいてもよい。
【0021】
半導体整流素子は、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動素子は、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでいてもよい。複数の素子領域９は、この実施形態では、少なくとも１つのトランジスタ領域９Ａを含む。以下、トランジスタ領域９Ａ側の構造が具体的に説明される。
【0022】
半導体装置１は、第１主面３においてトランジスタ領域９Ａを区画する素子分離構造１０を含む。素子分離構造１０は、平面視において所定形状のトランジスタ領域９Ａを区画している。素子分離構造１０は、「トレンチ電極構造」と称してもよい。
図２を参照して、素子分離構造１０は、平面視においてトランジスタ領域９Ａに沿って延びる帯状に形成されている。素子分離構造１０は、この実施形態では、平面視において環状（この実施形態では四角環状）に形成され、所定形状（この実施形態では四角形状）のトランジスタ領域９Ａを区画している。素子分離構造１０の四隅は、この実施形態では、平面視においてトランジスタ領域９Ａから遠ざかる方向に湾曲するラウンド形状を有している。素子分離構造１０の平面形状（トランジスタ領域９Ａの平面形状）は任意である。素子分離構造１０は、平面視において多角環状、円形環状または楕円環状に形成され、平面視において多角形状、円形形状または楕円形状のトランジスタ領域９Ａを区画していてもよい。
図２を参照して、素子分離構造１０は、平面視においてトランジスタ領域９Ａに沿って延びる帯状に形成されている。素子分離構造１０は、この実施形態では、平面視において環状（この実施形態では四角環状）に形成され、所定形状（この実施形態では四角形状）のトランジスタ領域９Ａを区画している。素子分離構造１０の四隅は、この実施形態では、平面視においてトランジスタ領域９Ａから遠ざかる方向に湾曲するラウンド形状を有している。素子分離構造１０の平面形状（トランジスタ領域９Ａの平面形状）は任意である。素子分離構造１０は、平面視において多角環状、円形環状または楕円環状に形成され、平面視において多角形状、円形形状または楕円形状のトランジスタ領域９Ａを区画していてもよい。
【0023】
素子分離構造１０は、トレンチ幅Ｗ１を有している。トレンチ幅Ｗ１は、平面視において素子分離構造１０が延びる方向に直交する方向の幅である。トレンチ幅Ｗ１は、０．５μｍ以上１０μｍ以下であってもよい。トレンチ幅Ｗ１は、２μｍ以上４μｍ以下であることが好ましい。
図３を参照して、素子分離構造１０は、ｐｎ接合部Ｊを貫通するように第１主面３に形成され、第１主面３にトランジスタ領域９Ａを区画している。素子分離構造１０は、具体的には、第１層６に至るように第２層７および第３層８を貫通し、第２層７においてトランジスタ領域９Ａを区画している。素子分離構造１０は、この実施形態では、第１層６の高濃度層６ａに至るように第１主面３から第２主面４側に向けて延び、第２層７、第３層８および第１層６の低濃度層６ｂを貫通している。
図３を参照して、素子分離構造１０は、ｐｎ接合部Ｊを貫通するように第１主面３に形成され、第１主面３にトランジスタ領域９Ａを区画している。素子分離構造１０は、具体的には、第１層６に至るように第２層７および第３層８を貫通し、第２層７においてトランジスタ領域９Ａを区画している。素子分離構造１０は、この実施形態では、第１層６の高濃度層６ａに至るように第１主面３から第２主面４側に向けて延び、第２層７、第３層８および第１層６の低濃度層６ｂを貫通している。
【0024】
素子分離構造１０は、トランジスタ領域９Ａ側の内周壁、内周壁の反対側（半導体チップ２の周縁側）の外周壁、ならびに、内周壁および外周壁を接続する底壁を含む。素子分離構造１０は、底壁において半導体チップ２に電気的に接続され、側壁（内周壁および外周壁）において半導体チップ２から電気的に絶縁されている。つまり、素子分離構造１０は、半導体チップ２に電気的に接続された下端部を有している。素子分離構造１０は、具体的には、第１層６に電気的に接続され、第２層７および第３層８から電気的に絶縁されている。つまり、素子分離構造１０は、第１層６と同電位に固定されている。
【0025】
素子分離構造１０は、トレンチ１３、トレンチ絶縁膜１４およびトレンチ電極１５を含む。
図２を参照して、トレンチ１３は、平面視において環状に形成されている。トレンチ１３の幅は、前述のトレンチ幅Ｗ１であってもよい。図３を参照して、トレンチ１３は、ｐｎ接合部Ｊを貫通するように、半導体チップ２の第１主面３側に形成されている。トレンチ１３は、具体的には、第１層６に至るように第２層７および第３層８を貫通している。トレンチ１３は、この実施形態では、第１層６の高濃度層６ａに至るように第１主面３から第２主面４側に向けて延び、第２層７、第３層８および第１層６の低濃度層６ｂを貫通している。
図２を参照して、トレンチ１３は、平面視において環状に形成されている。トレンチ１３の幅は、前述のトレンチ幅Ｗ１であってもよい。図３を参照して、トレンチ１３は、ｐｎ接合部Ｊを貫通するように、半導体チップ２の第１主面３側に形成されている。トレンチ１３は、具体的には、第１層６に至るように第２層７および第３層８を貫通している。トレンチ１３は、この実施形態では、第１層６の高濃度層６ａに至るように第１主面３から第２主面４側に向けて延び、第２層７、第３層８および第１層６の低濃度層６ｂを貫通している。
【0026】
トレンチ１３は、トランジスタ領域９Ａ側の内周壁１６、内周壁１６の反対側（半導体チップ２の周縁側）の外周壁１７、ならびに、内周壁１６および外周壁１７を接続する底壁１８を含む。内周壁１６および外周壁１７は、それぞれ、「内側壁」および「外側壁」と称してもよいし、「第１側壁」および「第２側壁」と称してもよい。
トレンチ絶縁膜１４は、トレンチ１３の底壁１８から半導体チップ２を露出させるようにトレンチ１３の内周壁１６および外周壁１７を被覆している。トレンチ絶縁膜１４は、具体的には、トレンチ１３の底壁１８から第１層６を露出させている。トレンチ絶縁膜１４は、この実施形態では、トレンチ１３の底壁１８から第１層６の高濃度層６ａを露出させている。トレンチ絶縁膜１４は、トレンチ１３の内周壁１６の全域および外周壁１７の全域を被覆していることが好ましい。トレンチ絶縁膜１４は、酸化シリコン膜を含んでいてもよい。トレンチ絶縁膜１４は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。
トレンチ絶縁膜１４は、トレンチ１３の底壁１８から半導体チップ２を露出させるようにトレンチ１３の内周壁１６および外周壁１７を被覆している。トレンチ絶縁膜１４は、具体的には、トレンチ１３の底壁１８から第１層６を露出させている。トレンチ絶縁膜１４は、この実施形態では、トレンチ１３の底壁１８から第１層６の高濃度層６ａを露出させている。トレンチ絶縁膜１４は、トレンチ１３の内周壁１６の全域および外周壁１７の全域を被覆していることが好ましい。トレンチ絶縁膜１４は、酸化シリコン膜を含んでいてもよい。トレンチ絶縁膜１４は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。
【0027】
トレンチ電極１５は、トレンチ絶縁膜１４を挟んでトレンチ１３に埋め込まれ、トレンチ１３の底壁１８において半導体チップ２に電気的に接続されている。トレンチ電極１５は、具体的には、第１層６に電気的に接続され、第２層７および第３層８から電気的に絶縁されている。トレンチ電極１５は、導電性ポリシリコンを含むことが好ましい。トレンチ電極１５は、第１層６と同じ導電型（この実施形態ではｐ型）からなる導電性ポリシリコンを含むことが好ましい。トレンチ電極１５のｐ型不純物は、ホウ素であることが好ましい。
【0028】
半導体装置１は、半導体チップ２内においてトレンチ１３の底壁１８に沿う領域に形成されたｐ型の不純物領域２２を含む。不純物領域２２は、トレンチ１３の底壁１８を被覆するように第１層６に形成されている。不純物領域２２は、第１層６よりも高いｐ型不純物濃度を有している。不純物領域２２は、具体的には、第１層６において高濃度層６ａ内に形成され、高濃度層６ａよりも高いｐ型不純物濃度を有している。
【0029】
この実施形態では、トレンチ電極１５が第１層６に対するｐ型不純物の供給源として形成され、不純物領域２２は第１層６のｐ型不純物およびトレンチ電極１５のｐ型不純物を含む。不純物領域２２は、トレンチ１３の内周壁１６および外周壁１７も被覆している。不純物領域２２は、第１層６の低濃度層６ｂから間隔を空けて第１層６の高濃度層６ａ内に形成されていることが好ましい。
【0030】
図３を参照して、半導体装置１は、トランジスタ領域９Ａに形成された機能素子の一例としてのプレーナゲート型のＭＩＳＦＥＴ３０を含む。図２では、ＭＩＳＦＥＴ３０の図示が省略されている。ＭＩＳＦＥＴ３０は、ドレインソース間に印加されるドレインソース電圧の大きさに応じて、ＨＶ（high voltage）－ＭＩＳＦＥＴ（たとえば１００Ｖ以上１０００Ｖ以下）、ＭＶ（middle voltage）－ＭＩＳＦＥＴ（たとえば３０Ｖ以上１００Ｖ以下）およびＬＶ（low voltage）－ＭＩＳＦＥＴ（たとえば１Ｖ以上３０Ｖ以下）のうちのいずれか一つの形態を採り得る。この実施形態では、ＭＩＳＦＥＴ３０がＨＶ－ＭＩＳＦＥＴからなる例について説明するが、ＭＩＳＦＥＴ３０の形態をＨＶ－ＭＩＳＦＥＴに限定する趣旨ではない。
【0031】
ＭＩＳＦＥＴ３０は、トランジスタ領域９Ａに形成された少なくとも１つのＭＩＳＦＥＴセルによって構成されている。ＭＩＳＦＥＴセルは、この実施形態では、断面視において、少なくとも１つ（この実施形態では１つ）のｎ型の第１ウェル領域３１、少なくとも１つ（この実施形態では複数）のｐ型の第２ウェル領域３２、少なくとも１つ（この実施形態では複数）のｎ型のドレイン領域３３、少なくとも１つ（この実施形態では複数）のｎ型のソース領域３４、少なくとも１つ（この実施形態では複数）のｐ型のチャネル領域３５、少なくとも１つ（この実施形態では複数）のｐ型のコンタクト領域３６、複数のシャロートレンチ構造３７、および、少なくとも１つ（この実施形態では複数）のプレーナゲート構造３８を含む。シャロートレンチ構造３７は、「ＳＴＩ（shallow trench isolation）構造」と称してもよい。
【0032】
第１ウェル領域３１は、トランジスタ領域９Ａにおいて第２層７の表層部に形成されている。第１ウェル領域３１は、第２層７よりも高いｎ型不純物濃度を有している。複数の第２ウェル領域３２は、トランジスタ領域９Ａにおいて第１ウェル領域３１から間隔を空けて第２層７の表層部に形成されている。一方の第２ウェル領域３２は第１ウェル領域３１から第１方向Ｘの一方側に間隔を空けて形成され、他方の第２ウェル領域３２は第１ウェル領域３１から第１方向Ｘの他方側に間隔を空けて形成されている。
【0033】
ドレイン領域３３は、第１ウェル領域３１の周縁から内方に間隔を空けて第１ウェル領域３１の表層部に形成されている。複数のソース領域３４は、対応する第２ウェル領域３２の周縁から内方に間隔を空けて対応する第２ウェル領域３２の表層部にそれぞれ形成されている。複数のチャネル領域３５は、対応する第２ウェル領域３２の表層部において第２層７および対応するソース領域３４の間にそれぞれ形成される。複数のコンタクト領域３６は、対応する第２ウェル領域３２の周縁から内方に間隔を空けて対応する第２ウェル領域３２の表層部にそれぞれ形成されている。複数のコンタクト領域３６は、対応するソース領域３４に隣り合っている。
【0034】
複数のシャロートレンチ構造３７は、第２層７の厚さ方向に関して第３層８から間隔を空けて第２層７にそれぞれ形成されている。複数のシャロートレンチ構造３７は、第１ウェル領域３１の底部および第２ウェル領域３２の底部から第１主面３側に間隔を空けた深さ位置に形成されていることが好ましい。複数のシャロートレンチ構造３７は、ドレイン領域３３の周縁に沿って形成され、ドレイン領域３３を他の領域から区画している。
【0035】
複数のシャロートレンチ構造３７は、複数の第２ウェル領域３２の外縁（素子分離構造１０側の周縁）に沿って形成され、複数の第２ウェル領域３２を他の領域から区画している。複数のシャロートレンチ構造３７は、シャロートレンチ３９および埋め込み絶縁体４０をそれぞれ含む。各シャロートレンチ３９は、第１主面３に形成されている。各埋め込み絶縁体４０は、シャロートレンチ３９に埋め込まれている。
【0036】
複数のプレーナゲート構造３８は、対応するチャネル領域３５を被覆するように第２層７（第１主面３）の上にそれぞれ形成され、対応するチャネル領域３５のオンオフを制御する。複数のプレーナゲート構造３８は、この実施形態では、第１ウェル領域３１および対応するソース領域３４に跨るようにそれぞれ形成されている。複数のプレーナゲート構造３８は、ドレイン領域３３を区画するシャロートレンチ構造３７の一部を被覆していてもよい。
【0037】
複数のプレーナゲート構造３８は、第２層７側からこの順に積層されたゲート絶縁膜４１およびゲート電極４２を含む。ゲート絶縁膜４１は、酸化シリコン膜を含んでいてもよい。ゲート絶縁膜４１は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。ゲート電極４２は、導電性ポリシリコンを含むことが好ましい。ゲート電極４２は、第１層６と同じ導電型（つまりｐ型）からなる導電性ポリシリコンを含むことが好ましい。ゲート電極４２のｐ型不純物は、ホウ素であることが好ましい。むろん、ゲート電極４２は、ｎ型の導電型を有していてもよい。
【0038】
図４は、図３の二点鎖線IVで囲まれた領域の拡大図であって、素子分離構造１０の第１形態を示している。図５は、図３の二点鎖線IVで囲まれた領域の拡大図であって、素子分離構造１０の第２形態を示している。図６Ａ～図６Ｃは、図４の二点鎖線VIで囲まれた領域の拡大図であって、それぞれ、コンタクト部１２の第１～第３形態を示している。次に、素子分離構造１０の構造について、より詳細に説明する。
【0039】
前述のように、素子分離構造１０は、トレンチ１３、トレンチ絶縁膜１４およびトレンチ電極１５を含む。
トレンチ絶縁膜１４は、トレンチ１３の内周壁１６および外周壁１７を被覆している。一方、トレンチ絶縁膜１４は、トレンチ１３の底壁１８から半導体チップ２を露出させている。トレンチ絶縁膜１４は、トレンチ１３の深さ方向において、内周壁１６および外周壁１７のそれぞれに沿って形成された一対の側壁絶縁膜１９と称してもよい。側壁絶縁膜１９は、内周壁１６および外周壁１７にほぼ平行な第１面１９１および第２面１９２を有していてもよい。側壁絶縁膜１９の第２面１９２が内周壁１６および外周壁１７に接する面であり、第１面１９１がその反対側の面であってもよい。
トレンチ絶縁膜１４は、トレンチ１３の内周壁１６および外周壁１７を被覆している。一方、トレンチ絶縁膜１４は、トレンチ１３の底壁１８から半導体チップ２を露出させている。トレンチ絶縁膜１４は、トレンチ１３の深さ方向において、内周壁１６および外周壁１７のそれぞれに沿って形成された一対の側壁絶縁膜１９と称してもよい。側壁絶縁膜１９は、内周壁１６および外周壁１７にほぼ平行な第１面１９１および第２面１９２を有していてもよい。側壁絶縁膜１９の第２面１９２が内周壁１６および外周壁１７に接する面であり、第１面１９１がその反対側の面であってもよい。
【0040】
側壁絶縁膜１９の厚さＴ１は、たとえば、２μｍ以上６μｍ以下であってもよい。厚さＴ１は、トレンチ１３の深さ方向に交差する方向における厚さと定義してもよい。
また、一対の側壁絶縁膜１９は、内周壁１６側の第１側壁絶縁膜１９Ａと、外周壁１７側の第２側壁絶縁膜１９Ｂと区別されていてもよい。たとえば、図２を参照して、第１側壁絶縁膜１９Ａおよび第２側壁絶縁膜１９Ｂは、グレーで塗りつぶされた領域で示されている。第１側壁絶縁膜１９Ａは、平面視において、環状のトレンチ１３の周方向に沿って内周壁１６に形成されている。第２側壁絶縁膜１９Ｂは、平面視において、環状のトレンチ１３の周方向に沿って外周壁１７に形成されている。第１側壁絶縁膜１９Ａおよび第２側壁絶縁膜１９Ｂは、互いに同心円状に形成されている。第２側壁絶縁膜１９Ｂは、第１側壁絶縁膜１９Ａを取り囲んでいる。
また、一対の側壁絶縁膜１９は、内周壁１６側の第１側壁絶縁膜１９Ａと、外周壁１７側の第２側壁絶縁膜１９Ｂと区別されていてもよい。たとえば、図２を参照して、第１側壁絶縁膜１９Ａおよび第２側壁絶縁膜１９Ｂは、グレーで塗りつぶされた領域で示されている。第１側壁絶縁膜１９Ａは、平面視において、環状のトレンチ１３の周方向に沿って内周壁１６に形成されている。第２側壁絶縁膜１９Ｂは、平面視において、環状のトレンチ１３の周方向に沿って外周壁１７に形成されている。第１側壁絶縁膜１９Ａおよび第２側壁絶縁膜１９Ｂは、互いに同心円状に形成されている。第２側壁絶縁膜１９Ｂは、第１側壁絶縁膜１９Ａを取り囲んでいる。
【0041】
トレンチ１３は、図４および図５に示すように、断面視において底壁１８に向かって狭まる開口幅を有する先細り形状に形成されていてもよい。トレンチ１３は、図示しないが、断面視においてほぼ一定の開口幅を有する垂直形状に形成されていてもよい。トレンチ１３の底壁１８は、図４および図５に示すように、トレンチ１３の深さ方向に膨出する湾曲形状に形成されていてもよい。トレンチ１３の底壁１８は、図示しないが、第１主面３に平行な平坦面を有していてもよい。
【0042】
トレンチ１３の底壁１８は、トレンチ１３の深さ方向において、側壁絶縁膜１９の下端から側壁絶縁膜１９の内部上方に向かって突出する突出部２０を含んでいてもよい。突出部２０は、第１側壁絶縁膜１９Ａおよび第２側壁絶縁膜１９Ｂのそれぞれの下端部に対して嵌め込まれている。これにより、第１側壁絶縁膜１９Ａおよび第２側壁絶縁膜１９Ｂの各下端部には、突出部２０の形状に対応する凹部２１が形成されている。図２を参照して、平面視において突出部２０は、環状の第１側壁絶縁膜１９Ａおよび第２側壁絶縁膜１９Ｂの周方向に沿って、第１側壁絶縁膜１９Ａおよび第２側壁絶縁膜１９Ｂに重なるように環状に形成されている。突出部２０は、平面視において、第１側壁絶縁膜１９Ａおよび第２側壁絶縁膜１９Ｂの全周にわたって連続しているので、「環状の凸条部」と称してもよい。したがって、突出部２０の形状に対応する凹部２１は、「環状の凹条部」と称してもよい。
【0043】
図５を参照して、トレンチ絶縁膜１４は、相対的に高い緻密性を有する第１膜部１４１と、第１膜部１４１よりも緻密性が低い第２膜部１４２とを含んでいてもよい。第１膜部１４１と第２膜部１４２との間には、図５に示すように明確に定義できる膜界面が存在していてもよいし、存在していなくてもよい。膜の緻密性は、たとえば、共通のエッチングガスまたはエッチング液で第１膜部１４１および第２膜部１４２をエッチングし、そのときのエッチングレートの差に基づいて比較することができる。たとえば、共通のエッチングガスまたはエッチング液で第１膜部１４１および第２膜部１４２をエッチングしたときに、相対的に高い緻密性を有する第１膜部１４１のエッチングレートが、第２膜部１４２のエッチングレートよりも遅くてもよい。なお、トレンチ絶縁膜１４が酸化シリコンからなる場合、共通のエッチングガスとして、フッ酸（ＨＦ）を使用することができる。
【0044】
この実施形態では、トレンチ１３の深さ方向に交差する方向において、トレンチ電極１５からトレンチ１３の内周壁１６および外周壁１７に向かって順に、第２膜部１４２、第１膜部１４１、第２膜部１４２および第１膜部１４１が形成されている。各第１膜部１４１および各第２膜部１４２は、トレンチ１３の深さ方向に延びている。
少なくともトレンチ１３の内周壁１６および外周壁１７、ならびに底壁１８は、第１膜部１４１で被覆されている。したがって、トレンチ１３の底壁１８の突出部２０は、第１膜部１４１の内部に突出している。トレンチ絶縁膜１４では、底壁１８を被覆するベース膜部１４４としての第１膜部１４１から、トレンチ１３の開口端の方向へ向かって（上方へ向かって）第２膜部１４２、第１膜部１４１、第２膜部１４２および第１膜部１４１が延びていてもよい。一方、トレンチ電極１５の側面は、下部が第１膜部１４１（ベース膜部１４４）で被覆され、下部を除く部分が第２膜部１４２で被覆されていてもよい。トレンチ電極１５は、トレンチ１３の深さ方向において、底壁１８を被覆する第１膜部１４１と第２膜部１４２との境界部１４３を横切っていてもよい。
少なくともトレンチ１３の内周壁１６および外周壁１７、ならびに底壁１８は、第１膜部１４１で被覆されている。したがって、トレンチ１３の底壁１８の突出部２０は、第１膜部１４１の内部に突出している。トレンチ絶縁膜１４では、底壁１８を被覆するベース膜部１４４としての第１膜部１４１から、トレンチ１３の開口端の方向へ向かって（上方へ向かって）第２膜部１４２、第１膜部１４１、第２膜部１４２および第１膜部１４１が延びていてもよい。一方、トレンチ電極１５の側面は、下部が第１膜部１４１（ベース膜部１４４）で被覆され、下部を除く部分が第２膜部１４２で被覆されていてもよい。トレンチ電極１５は、トレンチ１３の深さ方向において、底壁１８を被覆する第１膜部１４１と第２膜部１４２との境界部１４３を横切っていてもよい。
【0045】
図６Ａ～図６Ｂを参照して、一対の側壁絶縁膜１９で挟まれた領域であって、トレンチ１３の底壁１８が露出する領域は、トレンチ絶縁膜１４のコンタクト孔１１であってもよい。トレンチ電極１５は、コンタクト孔１１を介して半導体チップ２に接続されたコンタクト部１２を含んでいてもよい。この実施形態では、トレンチ１３の底壁１８は、コンタクト孔１１に連続する凹部２３を有している。コンタクト孔１１の側面１１１と凹部２３の側面２３１とは互いに面一に連続している。トレンチ電極１５のコンタクト部１２は、コンタクト孔１１を介して凹部２３内に形成されている。
【0046】
この実施形態では、トレンチ電極１５のコンタクト部１２は、トレンチ１３の底壁１８に沿う底部１２１と、底部１２１から上方に延び、トレンチ絶縁膜１４とトレンチ１３の底壁１８との境界部２４を横切る側部１２２とを含んでいる。コンタクト部１２の底部１２１は、断面視において平坦形状を有していてもよい。コンタクト部１２の側部１２２は、断面視において、図６Ａに示すような平坦形状を有していてもよいし、図６Ｂおよび図６Ｃに示すような湾曲形状を有していてもよい。コンタクト部１２の側部１２２は、図６Ｂに示すように、トレンチ１３に対して外側に膨出するように凸状に湾曲していてもよいし、図６Ｃに示すように、トレンチ１３に対して内側に膨出するように凹状に湾曲していてもよい。
【0047】
図７は、半導体装置１の製造工程のフローを示す図である。図８Ａ，８Ｂ～図１２Ａ，１２Ｂは、半導体装置１の製造工程の一部を工程順に示す模式図である。図８Ａ，８Ｂ～図１２Ａ，１２Ｂにおいて、図番に「Ａ」が付された図が平面図であり、図番に「Ｂ」が付された図が断面図である。なお、図７および図８Ａ，８Ｂ～図１２Ａ，１２Ｂでは、不純物領域２２の形成工程など、一部の工程を省略して示している。
【0048】
半導体装置１を製造するには、図７、図８Ａおよび図８Ｂを参照して、半導体チップ２の元となるｐ型の半導体ウエハ２５（高濃度層６ａ）が準備され、半導体ウエハ２５上にｐ型のエピタキシャル層（低濃度層６ｂ）が形成される（ステップＳ１）。次の工程は、埋め込み層（第３層８）の形成である（ステップＳ２）。たとえば、低濃度層６ｂの表面部に、ｎ型不純物（たとえば、リン）が注入される。次に、ｎ型不純物を導入しながら、低濃度層６ｂ上にシリコンをエピタキシャル成長させることによって、第１層６上に第２層７が形成される。その後、アニール処理をすることによって、低濃度層６ｂの表面部に注入されたｎ型不純物が半導体ウエハ２５の厚さ方向両側に拡散する。これにより、第１層６と第２層７との間に第３層８（埋め込み層）が形成される。得られた半導体ウエハ２５は、前述の第１主面３および第２主面４を有している。
【0049】
次に、半導体ウエハ２５の第１主面３にハードマスク２６が形成される（ステップＳ３）。ハードマスク２６は、後述するメイントレンチ２７およびサブトレンチ２８の形状にそれぞれ対応する第１開口４３および第２開口４４を有している。次に、ハードマスク２６を介して半導体ウエハ２５をエッチングすることによって、半導体ウエハ２５にディープトレンチ２９が形成される（ステップＳ４）。ディープトレンチ２９は、第２層７、第３層８およびｐｎ接合部Ｊを貫通し、第１層６に至るように形成される。ディープトレンチ２９によって、半導体ウエハ２５に素子領域９が区画される。
【0050】
ここで、ディープトレンチ２９は、互いに同心円状に配置され、かつ互いに物理的に分離された少なくとも３つの環状のディープトレンチ２９を含む。具体的には、ディープトレンチ２９は、メイントレンチ２７と、メイントレンチ２７の内側および外側に配置され、メイントレンチ２７よりも狭い幅を有する複数のサブトレンチ２８とを含むトレンチ群４５であってもよい。この実施形態では、メイントレンチ２７の内側および外側の両側に同数（図８Ａおよび図８Ｂでは、１つずつ）のサブトレンチ２８が形成されている。サブトレンチ２８は、メイントレンチ２７に対して素子領域９側（内側）に配置され、メイントレンチ２７に取り囲まれた内側サブトレンチ２８Ａと、メイントレンチ２７に対して素子領域９の反対側（外側）に配置され、メイントレンチ２７を取り囲む外側サブトレンチ２８Ｂとを含んでいてもよい。内側サブトレンチ２８Ａおよび外側サブトレンチ２８Ｂは、それぞれ、「第１サブトレンチ」および「第２サブトレンチ」と称してもよい。
【0051】
メイントレンチ２７の幅Ｗ２は、たとえば、２．５μｍ以上３μｍ以下であり、サブトレンチ２８の幅Ｗ３は、たとえば、１μｍ以上１．５μｍ以下であってもよい。
トレンチ群４５において、複数のディープトレンチ２９が互いに物理的に分離された環状であるため、隣り合うディープトレンチ２９の間には、半導体ウエハ２５の一部を利用して形成された半導体壁部４６が形成されている。図８Ａを参照して、各半導体壁部４６は、平面視において、トレンチ群４５の周方向に沿って帯状に形成されており、隣り合うディープトレンチ２９の境界を形成する。図８Ｂを参照して、半導体壁部４６は、たとえば、トレンチ群４５に属するディープトレンチ２９全体を１つの幅広なトレンチ４７と定義し、当該トレンチ４７の底壁４８に立設された半導体壁部４６であってもよい。半導体壁部４６は、サブトレンチ２８からなる空間を挟んで、トレンチ４７の側壁４９に対向している。半導体壁部４６の厚さＴ２は、たとえば、１μｍ以下であることが好ましい。これにより、次の熱酸化工程において、半導体壁部４６を絶縁体壁部５１に容易に変質させることができる。
トレンチ群４５において、複数のディープトレンチ２９が互いに物理的に分離された環状であるため、隣り合うディープトレンチ２９の間には、半導体ウエハ２５の一部を利用して形成された半導体壁部４６が形成されている。図８Ａを参照して、各半導体壁部４６は、平面視において、トレンチ群４５の周方向に沿って帯状に形成されており、隣り合うディープトレンチ２９の境界を形成する。図８Ｂを参照して、半導体壁部４６は、たとえば、トレンチ群４５に属するディープトレンチ２９全体を１つの幅広なトレンチ４７と定義し、当該トレンチ４７の底壁４８に立設された半導体壁部４６であってもよい。半導体壁部４６は、サブトレンチ２８からなる空間を挟んで、トレンチ４７の側壁４９に対向している。半導体壁部４６の厚さＴ２は、たとえば、１μｍ以下であることが好ましい。これにより、次の熱酸化工程において、半導体壁部４６を絶縁体壁部５１に容易に変質させることができる。
【0052】
次に、図９Ａおよび図９Ｂを参照して、半導体ウエハ２５が熱酸化処理される。これにより、トレンチ４７の底壁４８および側壁４９に第１絶縁膜５０が形成される（ステップＳ５）。第１絶縁膜５０は、「熱酸化膜」、「ライナー酸化膜」と称してもよい。図９Ａでは、第１絶縁膜５０を比較的太い実線で示している。この熱酸化によって、半導体壁部４６は、メイントレンチ２７に面する側およびサブトレンチ２８に面する側の両側から酸化されることによって絶縁体に変質し、絶縁体壁部５１として形成される。絶縁体壁部５１は、隣り合うディープトレンチ２９の境界を形成する境界絶縁膜５２と称してもよい。絶縁体壁部５１（境界絶縁膜５２）は、半導体壁部４６が変質して形成されたものであるため、半導体壁部４６と同じ厚さＴ２を有していてもよい。
【0053】
一方、この工程では、トレンチ４７の深さ方向において、半導体壁部４６の下部が部分的に絶縁体に変質しないことによって、絶縁体壁部５１の下端から絶縁体壁部５１の内部上方に向かって突出する突出部２０が形成される。
次に、図１０Ａおよび図１０Ｂを参照して、たとえばＣＶＤ法によって、半導体ウエハ２５上に絶縁材料が堆積される。ＣＶＤ法に使用されるガスは、たとえば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスであってもよい。絶縁材料は、サブトレンチ２８を埋め戻し、かつメイントレンチ２７の内面に沿って堆積する。これにより、サブトレンチ２８に埋め込まれた埋め込み絶縁膜５３が形成され、かつメイントレンチ２７の内面に沿う第２絶縁膜５４が形成される（ステップＳ６）。他の言い方では、第２絶縁膜５４は、絶縁体壁部５１の側壁およびトレンチ４７の底壁４８に形成される。メイントレンチ２７には、第２絶縁膜５４で囲まれた空間５５が残存する。
次に、図１０Ａおよび図１０Ｂを参照して、たとえばＣＶＤ法によって、半導体ウエハ２５上に絶縁材料が堆積される。ＣＶＤ法に使用されるガスは、たとえば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスであってもよい。絶縁材料は、サブトレンチ２８を埋め戻し、かつメイントレンチ２７の内面に沿って堆積する。これにより、サブトレンチ２８に埋め込まれた埋め込み絶縁膜５３が形成され、かつメイントレンチ２７の内面に沿う第２絶縁膜５４が形成される（ステップＳ６）。他の言い方では、第２絶縁膜５４は、絶縁体壁部５１の側壁およびトレンチ４７の底壁４８に形成される。メイントレンチ２７には、第２絶縁膜５４で囲まれた空間５５が残存する。
【0054】
これにより、トレンチ４７には、側壁４９からトレンチ４７の深さ方向に交差する方向に順に積層された第１絶縁膜５０、埋め込み絶縁膜５３、絶縁体壁部５１および第２絶縁膜５４を含む側壁絶縁膜５６と、底壁４８からトレンチ４７の深さ方向に順に積層された第１絶縁膜５０および第２絶縁膜５４を含む底壁絶縁膜５７とが形成される。この状態において、トレンチ４７は、前述のトレンチ１３に対応し、側壁絶縁膜５６は、前述のトレンチ絶縁膜１４に対応する。また、トレンチ４７の側壁４９は、前述の内周壁１６および外周壁１７に対応し、トレンチ４７の底壁４８は、前述の底壁１８に対応する。
【0055】
次に、図１１Ａおよび図１１Ｂを参照して、エッチングによって、メイントレンチ２７の空間５５に露出する底壁絶縁膜５７が選択的に除去される。これにより、底壁１８から半導体ウエハ２５の一部を露出させるコンタクト孔１１が形成される（ステップＳ７）。
次に、図１２Ａおよび図１２Ｂを参照して、たとえばＣＶＤ法によって、半導体ウエハ２５上に導電材料が堆積される。導電材料は、この実施形態では、ポリシリコンである。導電材料は、メイントレンチ２７の空間５５を埋め戻す。これにより、メイントレンチ２７内にトレンチ電極１５が形成される（ステップＳ８）。トレンチ電極１５は、コンタクト孔１１を介して半導体ウエハ２５に接続される。その後、半導体ウエハ２５の第１主面３上のハードマスク２６および第２絶縁膜５４が除去される。以上の工程を経て、素子分離構造１０が形成される。
次に、図１２Ａおよび図１２Ｂを参照して、たとえばＣＶＤ法によって、半導体ウエハ２５上に導電材料が堆積される。導電材料は、この実施形態では、ポリシリコンである。導電材料は、メイントレンチ２７の空間５５を埋め戻す。これにより、メイントレンチ２７内にトレンチ電極１５が形成される（ステップＳ８）。トレンチ電極１５は、コンタクト孔１１を介して半導体ウエハ２５に接続される。その後、半導体ウエハ２５の第１主面３上のハードマスク２６および第２絶縁膜５４が除去される。以上の工程を経て、素子分離構造１０が形成される。
【0056】
次の工程は、素子領域９にＭＩＳＦＥＴ３０を形成する工程である。たとえば、素子領域９に第１ウェル領域３１および第２ウェル領域３２が形成され（ステップＳ９）、シャロートレンチ構造３７が形成される（ステップＳ１０）。その後、ドレイン領域３３、ソース領域３４などの素子構造が形成され（ステップＳ１１）、プレーナゲート構造３８が形成される。そして、半導体ウエハ２５が各半導体チップ２のサイズに分割される。その後、必要により、半導体チップ２をリードフレームにボンディングし、封止樹脂で封止することによって、半導体装置１が得られる。
【0057】
以上の方法によれば、トレンチ１３の側壁絶縁膜５６の一部を構成する境界絶縁膜５２（絶縁体壁部５１）は、隣り合う環状のディープトレンチ２９で挟まれた半導体壁部４６が変質したものである。そのため、サブトレンチ２８の数を増やして半導体壁部４６を増やすことによって、トレンチ群４５内の側壁絶縁膜５６および底壁絶縁膜５７のうち、側壁絶縁膜５６を選択的に厚くすることができる。従って、側壁絶縁膜５６の厚膜化に伴って、底壁絶縁膜５７が同じように厚膜化されることを防止することができる。これにより、側壁絶縁膜５６に比べて底壁絶縁膜５７を薄く維持できるので、図１１Ａおよび図１１Ｂの工程において底壁絶縁膜５７にコンタクト孔１１を形成するために要する時間を短縮することができる。よって、半導体装置１の製造効率を向上することができる。また、サブトレンチ２８の増加数に応じて側壁絶縁膜５６の厚さを制御できるので、所望の耐圧を容易に達成することができる。これにより、製造効率の向上と耐圧の向上との両立を図ることができる。
【0058】
また、トレンチ４７の四隅が平面視ラウンド形状であるため、トレンチ４７の幅を全周にわたって一定にすることができる。これにより、図１０Ａおよび図１０Ｂの工程において、埋め込み絶縁膜５３を均等に埋め込むことができる。
なお、図８Ａ，８Ｂ～図１２Ａ，１２Ｂの工程では、メイントレンチ２７に対して素子領域９側（内側）およびその反対側（外側）のそれぞれに、１つずつのサブトレンチ２８が形成されたが、図１３Ａに示すように、各側に複数のサブトレンチ２８が形成されてもよい。これにより、メイントレンチ２７の内側および外側の両側に複数の半導体壁部４６が形成される。そのため、図１３Ｂに示すように、各側の複数の半導体壁部４６を熱酸化することによって複数の絶縁体壁部５１（境界絶縁膜５２）を形成することができる。その結果、図８Ａ，８Ｂ～図１２Ａ，１２Ｂの工程で形成される側壁絶縁膜５６よりも厚い側壁絶縁膜５６を形成することができる。
なお、図８Ａ，８Ｂ～図１２Ａ，１２Ｂの工程では、メイントレンチ２７に対して素子領域９側（内側）およびその反対側（外側）のそれぞれに、１つずつのサブトレンチ２８が形成されたが、図１３Ａに示すように、各側に複数のサブトレンチ２８が形成されてもよい。これにより、メイントレンチ２７の内側および外側の両側に複数の半導体壁部４６が形成される。そのため、図１３Ｂに示すように、各側の複数の半導体壁部４６を熱酸化することによって複数の絶縁体壁部５１（境界絶縁膜５２）を形成することができる。その結果、図８Ａ，８Ｂ～図１２Ａ，１２Ｂの工程で形成される側壁絶縁膜５６よりも厚い側壁絶縁膜５６を形成することができる。
【0059】
図１４は、素子分離構造１０の側壁絶縁膜１９の厚さと耐圧の大きさとの関係を示す図である。図１４の横軸は、側壁絶縁膜１９の厚さを示しており、横軸の右側ほど側壁絶縁膜１９が厚いことを示している。図１４の縦軸は、ソース－ドレイン間に逆方向電圧を印加したときの基板のブレークダウン電圧（ＢＶ Ｓｕｂ）の大きさを示しており、縦軸の上側ほどブレークダウン電圧が高く、耐圧が高いことを示している。図１４を検証したところ、側壁絶縁膜１９が厚くなればなるほど、耐圧も高くなる。したがって、前述の方法に倣って側壁絶縁膜１９を厚く形成することによって、製造効率の低下を抑制しながら、半導体装置１の耐圧を向上することができる。
【0060】
本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。
たとえば、前述の実施形態では、第１導電型がｐ型、第２導電型がｎ型である例について説明したが、第１導電型がｎ型、第２導電型がｐ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面においてｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。前述の各実施形態では、ｐ型が「第１導電型」と表現され、ｎ型が「第２導電型」と表現された例について説明したが、これらは説明の順序を明確にするために用いられており、ｐ型が「第２導電型」と表現され、ｎ型が「第１導電型」と表現されてもよい。
たとえば、前述の実施形態では、第１導電型がｐ型、第２導電型がｎ型である例について説明したが、第１導電型がｎ型、第２導電型がｐ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面においてｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。前述の各実施形態では、ｐ型が「第１導電型」と表現され、ｎ型が「第２導電型」と表現された例について説明したが、これらは説明の順序を明確にするために用いられており、ｐ型が「第２導電型」と表現され、ｎ型が「第１導電型」と表現されてもよい。
【0061】
以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。
この明細書および図面の記載から以下に付記する特徴が抽出され得る。
［付記１－１］
一方側の第１主面（３）および他方側の第２主面（４）を有する半導体チップ（２）と、
前記第１主面（３）に沿って延び、かつ前記半導体チップ（２）の内部に形成されたｐｎ接合部（Ｊ）と、
前記第１主面（３）から前記ｐｎ接合部（Ｊ）を貫通し、前記半導体チップ（２）に素子領域（９，９Ａ）を区画するトレンチ（１３）と、
前記トレンチ（１３）の側壁（１６，１７）および底壁（１８）を被覆する絶縁膜（１４）と、
前記絶縁膜（１４）を介して前記トレンチ（１３）に埋め込まれた埋め込み電極（１５）とを含み、
前記トレンチ（１３）の底壁（１８）は、前記トレンチ（１３）の深さ方向において、前記絶縁膜（１４）の下端から前記絶縁膜（１４）の内部上方に向かって突出する突出部（２０）を含む、半導体装置（１）。
［付記１－２］
前記絶縁膜（１４）は、前記トレンチ（１３）の底壁（１８）を選択的に露出させるコンタクト孔（１１）を有し、
前記埋め込み電極（１５）は、前記コンタクト孔（１１）を介して前記半導体チップ（２）に接続されたコンタクト部（１２）を含む、付記１－１に記載の半導体装置（１）。
［付記１－３］
前記半導体チップ（２）は、前記コンタクト孔（１１）に連続する凹部（２１）を有し、
前記コンタクト部（１２）は、前記コンタクト孔（１１）を介して前記凹部（２１）内に形成されている、付記１－２に記載の半導体装置（１）。
［付記１－４］
前記コンタクト部（１２）は、前記トレンチ（１３）の底壁（１８）に沿う底部（１２１）と、前記底部（１２１）から上方に延び、前記絶縁膜（１４）と前記トレンチ（１３）の底壁（１８）との境界部（２４）を横切る側部（１２２）とを含む、付記１－３に記載の半導体装置（１）。
［付記１－５］
前記コンタクト部（１２）の側部（１２２）は、断面視において湾曲形状を有している、付記１－４に記載の半導体装置（１）。
［付記１－６］
前記トレンチ（１３）の深さ方向に交差する方向における前記絶縁膜（１４）の厚さ（Ｔ１）は、２μｍ以上６μｍ以下である、付記１－１～付記１－５のいずれか一項に記載の半導体装置（１）。
この明細書および図面の記載から以下に付記する特徴が抽出され得る。
［付記１－１］
一方側の第１主面（３）および他方側の第２主面（４）を有する半導体チップ（２）と、
前記第１主面（３）に沿って延び、かつ前記半導体チップ（２）の内部に形成されたｐｎ接合部（Ｊ）と、
前記第１主面（３）から前記ｐｎ接合部（Ｊ）を貫通し、前記半導体チップ（２）に素子領域（９，９Ａ）を区画するトレンチ（１３）と、
前記トレンチ（１３）の側壁（１６，１７）および底壁（１８）を被覆する絶縁膜（１４）と、
前記絶縁膜（１４）を介して前記トレンチ（１３）に埋め込まれた埋め込み電極（１５）とを含み、
前記トレンチ（１３）の底壁（１８）は、前記トレンチ（１３）の深さ方向において、前記絶縁膜（１４）の下端から前記絶縁膜（１４）の内部上方に向かって突出する突出部（２０）を含む、半導体装置（１）。
［付記１－２］
前記絶縁膜（１４）は、前記トレンチ（１３）の底壁（１８）を選択的に露出させるコンタクト孔（１１）を有し、
前記埋め込み電極（１５）は、前記コンタクト孔（１１）を介して前記半導体チップ（２）に接続されたコンタクト部（１２）を含む、付記１－１に記載の半導体装置（１）。
［付記１－３］
前記半導体チップ（２）は、前記コンタクト孔（１１）に連続する凹部（２１）を有し、
前記コンタクト部（１２）は、前記コンタクト孔（１１）を介して前記凹部（２１）内に形成されている、付記１－２に記載の半導体装置（１）。
［付記１－４］
前記コンタクト部（１２）は、前記トレンチ（１３）の底壁（１８）に沿う底部（１２１）と、前記底部（１２１）から上方に延び、前記絶縁膜（１４）と前記トレンチ（１３）の底壁（１８）との境界部（２４）を横切る側部（１２２）とを含む、付記１－３に記載の半導体装置（１）。
［付記１－５］
前記コンタクト部（１２）の側部（１２２）は、断面視において湾曲形状を有している、付記１－４に記載の半導体装置（１）。
［付記１－６］
前記トレンチ（１３）の深さ方向に交差する方向における前記絶縁膜（１４）の厚さ（Ｔ１）は、２μｍ以上６μｍ以下である、付記１－１～付記１－５のいずれか一項に記載の半導体装置（１）。
【0062】
この構成によれば、絶縁膜（１４）の厚さが２μｍ以上６μｍ以下であるため、耐圧を比較的高くすることができる。
［付記１－７］
前記絶縁膜（１４）は、相対的に高い緻密性を有する第１膜部（１４１）と、前記第１膜部（１４１）よりも緻密性が低い第２膜部（１４２）とを含み、
前記トレンチ（１３）の深さ方向に交差する方向において、前記埋め込み電極（１５）から前記トレンチ（１３）の側壁（１６，１７）に向かって順に、それぞれが前記トレンチ（１３）の深さ方向に延びる前記第２膜部（１４２）、前記第１膜部（１４１）、前記第２膜部（１４２）および前記第１膜部（１４１）が形成されている、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１）。
［付記１－８］
少なくとも、前記トレンチ（１３）の側壁（１６，１７）および底壁（１８）は、前記絶縁膜（１４）の前記第１膜部（１４１）に被覆されている、付記１－７に記載の半導体装置（１）。
［付記１－９］
前記突出部（２０）は、前記トレンチ（１３）の底壁（１８）を被覆する前記第１膜部（１４１）の内部に突出して形成されている、付記１－８に記載の半導体装置（１）。
［付記１－１０］
前記トレンチ（１３）は、前記素子領域（９，９Ａ）を取り囲む環状トレンチ（１３）を含み、
前記絶縁膜（１４）は、平面視において、前記環状トレンチ（１３）の周方向に沿って前記環状トレンチ（１３）の側壁（１６，１７）に形成された環状部分を有し、
前記突出部（２０）は、平面視において、前記絶縁膜（１４）の前記環状部分の周方向に沿って、前記環状部分に重なるように形成されている、付記１－１～付記１－９のいずれか一項に記載の半導体装置（１）。
［付記１－１１］
一方側の第１主面（３）および他方側の第２主面（４）を有し、前記第１主面（３）に沿って延びるｐｎ接合部（Ｊ）が内部に形成された半導体層（２５）を選択的にエッチングすることによって、前記ｐｎ接合部（Ｊ）を貫通し、前記半導体層（２５）に素子領域（９，９Ａ）を区画するトレンチ（４７）を形成し、かつ、前記半導体層（２５）の一部を利用して前記トレンチ（４７）の底壁（４８）に立設され、前記トレンチ（４７）の側壁（４９）に対して空間（２８）を挟んで対向する半導体壁部（４６）を形成する第１工程と、
熱酸化によって、前記トレンチ（４７）の側壁（４９）および底壁（４８）に沿って第１絶縁膜（５０）を形成し、かつ、前記半導体壁部（４６）を前記熱酸化によって絶縁体に変質させ、前記トレンチ（４７）の側壁（４９）上の前記第１絶縁膜（５０）に対して前記空間（２８）を挟んで対向する絶縁体壁部（５１）を形成する第２工程と、
前記トレンチ（４７）に絶縁材料を堆積することによって、前記空間（２８）を埋め戻す埋め込み絶縁膜（５３）と、前記空間（２８）の反対側において前記絶縁体壁部（５１）の側壁および前記トレンチ（４７）の底壁（４８）に沿う第２絶縁膜（５４）とを形成することによって、前記トレンチ（４７）の側壁（４９）上の前記第１絶縁膜（５０）、前記埋め込み絶縁膜（５３）、前記絶縁体壁部（５１）および前記第２絶縁膜（５４）を含む側壁絶縁膜（５６）と、前記トレンチ（４７）の底壁（４８）上の前記第１絶縁膜（５０）および前記第２絶縁膜（５４）を含む底壁絶縁膜（５７）とを形成する第３工程と、
前記トレンチ（４７）内に導電材料を堆積することによって、前記トレンチ（４７）を埋め戻す埋め込み電極（１５）を形成する第４工程とを含む、半導体装置（１）の製造方法。
［付記１－７］
前記絶縁膜（１４）は、相対的に高い緻密性を有する第１膜部（１４１）と、前記第１膜部（１４１）よりも緻密性が低い第２膜部（１４２）とを含み、
前記トレンチ（１３）の深さ方向に交差する方向において、前記埋め込み電極（１５）から前記トレンチ（１３）の側壁（１６，１７）に向かって順に、それぞれが前記トレンチ（１３）の深さ方向に延びる前記第２膜部（１４２）、前記第１膜部（１４１）、前記第２膜部（１４２）および前記第１膜部（１４１）が形成されている、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１）。
［付記１－８］
少なくとも、前記トレンチ（１３）の側壁（１６，１７）および底壁（１８）は、前記絶縁膜（１４）の前記第１膜部（１４１）に被覆されている、付記１－７に記載の半導体装置（１）。
［付記１－９］
前記突出部（２０）は、前記トレンチ（１３）の底壁（１８）を被覆する前記第１膜部（１４１）の内部に突出して形成されている、付記１－８に記載の半導体装置（１）。
［付記１－１０］
前記トレンチ（１３）は、前記素子領域（９，９Ａ）を取り囲む環状トレンチ（１３）を含み、
前記絶縁膜（１４）は、平面視において、前記環状トレンチ（１３）の周方向に沿って前記環状トレンチ（１３）の側壁（１６，１７）に形成された環状部分を有し、
前記突出部（２０）は、平面視において、前記絶縁膜（１４）の前記環状部分の周方向に沿って、前記環状部分に重なるように形成されている、付記１－１～付記１－９のいずれか一項に記載の半導体装置（１）。
［付記１－１１］
一方側の第１主面（３）および他方側の第２主面（４）を有し、前記第１主面（３）に沿って延びるｐｎ接合部（Ｊ）が内部に形成された半導体層（２５）を選択的にエッチングすることによって、前記ｐｎ接合部（Ｊ）を貫通し、前記半導体層（２５）に素子領域（９，９Ａ）を区画するトレンチ（４７）を形成し、かつ、前記半導体層（２５）の一部を利用して前記トレンチ（４７）の底壁（４８）に立設され、前記トレンチ（４７）の側壁（４９）に対して空間（２８）を挟んで対向する半導体壁部（４６）を形成する第１工程と、
熱酸化によって、前記トレンチ（４７）の側壁（４９）および底壁（４８）に沿って第１絶縁膜（５０）を形成し、かつ、前記半導体壁部（４６）を前記熱酸化によって絶縁体に変質させ、前記トレンチ（４７）の側壁（４９）上の前記第１絶縁膜（５０）に対して前記空間（２８）を挟んで対向する絶縁体壁部（５１）を形成する第２工程と、
前記トレンチ（４７）に絶縁材料を堆積することによって、前記空間（２８）を埋め戻す埋め込み絶縁膜（５３）と、前記空間（２８）の反対側において前記絶縁体壁部（５１）の側壁および前記トレンチ（４７）の底壁（４８）に沿う第２絶縁膜（５４）とを形成することによって、前記トレンチ（４７）の側壁（４９）上の前記第１絶縁膜（５０）、前記埋め込み絶縁膜（５３）、前記絶縁体壁部（５１）および前記第２絶縁膜（５４）を含む側壁絶縁膜（５６）と、前記トレンチ（４７）の底壁（４８）上の前記第１絶縁膜（５０）および前記第２絶縁膜（５４）を含む底壁絶縁膜（５７）とを形成する第３工程と、
前記トレンチ（４７）内に導電材料を堆積することによって、前記トレンチ（４７）を埋め戻す埋め込み電極（１５）を形成する第４工程とを含む、半導体装置（１）の製造方法。
【0063】
この方法によれば、側壁絶縁膜（５６）の一部を構成する絶縁体壁部（５１）（半導体壁部（４６））が、トレンチ（４７）の側壁（４９）に沿うようにトレンチ（４７）の底壁（４８）に立設されたものである。そのため、半導体壁部（４６）の数を増やすことによって、トレンチ（４７）内の側壁絶縁膜（５６）および底壁絶縁膜（５７）のうち、側壁絶縁膜（５６）を選択的に厚くすることができる。従って、側壁絶縁膜（５６）の厚膜化に伴って、底壁絶縁膜（５７）が同じように厚膜化されることを防止することができる。これにより、側壁絶縁膜（５６）に比べて底壁絶縁膜（５７）を薄く維持できるので、底壁絶縁膜（５７）のエッチング処理に要する時間を短縮することができる。よって、半導体装置（１）の製造効率を向上することができる。また、半導体壁部（４６）の増加数に応じて側壁絶縁膜（５６）の厚さを制御できるので、所望の耐圧を容易に達成することができる。これにより、製造効率の向上と耐圧の向上との両立を図ることができる。
［付記１－１２］
前記第２工程は、前記トレンチ（４７）の深さ方向において、前記半導体壁部（４６）の下部が部分的に絶縁体に変質しないことによって、前記絶縁体壁部（５１）の下端から前記絶縁体壁部（５１）の内部上方に向かって突出する突出部（２０）を形成する工程を含む、付記１－１１に記載の半導体装置（１）の製造方法。
［付記１－１３］
前記半導体壁部（４６）の厚さ（Ｔ２）は、１μｍ以下である、付記１－１１または付記１－１２に記載の半導体装置（１）の製造方法。
［付記１－１２］
前記第２工程は、前記トレンチ（４７）の深さ方向において、前記半導体壁部（４６）の下部が部分的に絶縁体に変質しないことによって、前記絶縁体壁部（５１）の下端から前記絶縁体壁部（５１）の内部上方に向かって突出する突出部（２０）を形成する工程を含む、付記１－１１に記載の半導体装置（１）の製造方法。
［付記１－１３］
前記半導体壁部（４６）の厚さ（Ｔ２）は、１μｍ以下である、付記１－１１または付記１－１２に記載の半導体装置（１）の製造方法。
【0064】
この方法によれば、熱酸化によって、半導体壁部（４６）を絶縁体壁部（５１）に容易に変質させることができる。
［付記１－１４］
一方側の第１主面（３）および他方側の第２主面（４）を有し、前記第１主面（３）に沿って延びるｐｎ接合部（Ｊ）が内部に形成された半導体層（２５）を選択的にエッチングすることによって、互いに同心円状に配置され、前記ｐｎ接合部（Ｊ）を貫通する少なくとも３つの環状トレンチ（２９）であって、メイントレンチ（２７）と、前記メイントレンチ（２７）の内側および外側に配置され、前記メイントレンチ（２７）よりも狭い幅を有する複数のサブトレンチ（２８）とを含み、前記半導体層（２５）に素子領域（９，９Ａ）を区画するトレンチ群（４５）を形成する第１工程と、
熱酸化によって、前記トレンチ群（４５）に属する前記各環状トレンチ（２９）の側壁および底壁（４８）に沿って第１絶縁膜（５０）を形成し、かつ、隣り合う前記環状トレンチ（２９）で挟まれた前記半導体層（２５）の部分（４６）を前記熱酸化によって絶縁体に変質させ、隣り合う前記環状トレンチ（２９）の間の境界を形成する境界絶縁膜（５２）を形成する第２工程と、
前記第２工程後の前記トレンチ群（４５）に絶縁材料を堆積することによって、前記サブトレンチ（２８）を埋め戻す埋め込み絶縁膜（５３）と、前記メイントレンチ（２７）の内面に沿う第２絶縁膜（５４）とを形成することによって、前記メイントレンチ（２７）の内側および外側のそれぞれに、前記第２絶縁膜（５４）、前記境界絶縁膜（５２）、前記埋め込み絶縁膜（５３）および前記第１絶縁膜（５０）を含む側壁絶縁膜（５６）を形成し、かつ前記メイントレンチ（２７）の底壁（４８）に、前記第１絶縁膜（５０）および前記第２絶縁膜（５４）を含む底壁絶縁膜（５７）を形成する第３工程と、
前記メイントレンチ（２７）内の前記底壁絶縁膜（５７）を選択的に除去することによって、前記メイントレンチ（２７）の底壁（４８）に前記半導体層（２５）の一部を露出させるコンタクト孔（１１）を形成する第４工程と、
前記メイントレンチ（２７）内に導電材料を堆積することによって、前記メイントレンチ（２７）を埋め戻し、前記コンタクト孔（１１）を介して前記半導体層（２５）に接続される埋め込み電極（１５）を形成する第５工程とを含む、半導体装置（１）の製造方法。
［付記１－１４］
一方側の第１主面（３）および他方側の第２主面（４）を有し、前記第１主面（３）に沿って延びるｐｎ接合部（Ｊ）が内部に形成された半導体層（２５）を選択的にエッチングすることによって、互いに同心円状に配置され、前記ｐｎ接合部（Ｊ）を貫通する少なくとも３つの環状トレンチ（２９）であって、メイントレンチ（２７）と、前記メイントレンチ（２７）の内側および外側に配置され、前記メイントレンチ（２７）よりも狭い幅を有する複数のサブトレンチ（２８）とを含み、前記半導体層（２５）に素子領域（９，９Ａ）を区画するトレンチ群（４５）を形成する第１工程と、
熱酸化によって、前記トレンチ群（４５）に属する前記各環状トレンチ（２９）の側壁および底壁（４８）に沿って第１絶縁膜（５０）を形成し、かつ、隣り合う前記環状トレンチ（２９）で挟まれた前記半導体層（２５）の部分（４６）を前記熱酸化によって絶縁体に変質させ、隣り合う前記環状トレンチ（２９）の間の境界を形成する境界絶縁膜（５２）を形成する第２工程と、
前記第２工程後の前記トレンチ群（４５）に絶縁材料を堆積することによって、前記サブトレンチ（２８）を埋め戻す埋め込み絶縁膜（５３）と、前記メイントレンチ（２７）の内面に沿う第２絶縁膜（５４）とを形成することによって、前記メイントレンチ（２７）の内側および外側のそれぞれに、前記第２絶縁膜（５４）、前記境界絶縁膜（５２）、前記埋め込み絶縁膜（５３）および前記第１絶縁膜（５０）を含む側壁絶縁膜（５６）を形成し、かつ前記メイントレンチ（２７）の底壁（４８）に、前記第１絶縁膜（５０）および前記第２絶縁膜（５４）を含む底壁絶縁膜（５７）を形成する第３工程と、
前記メイントレンチ（２７）内の前記底壁絶縁膜（５７）を選択的に除去することによって、前記メイントレンチ（２７）の底壁（４８）に前記半導体層（２５）の一部を露出させるコンタクト孔（１１）を形成する第４工程と、
前記メイントレンチ（２７）内に導電材料を堆積することによって、前記メイントレンチ（２７）を埋め戻し、前記コンタクト孔（１１）を介して前記半導体層（２５）に接続される埋め込み電極（１５）を形成する第５工程とを含む、半導体装置（１）の製造方法。
【0065】
この方法によれば、側壁絶縁膜（５６）の一部を構成する境界絶縁膜（５２）は、隣り合う環状トレンチ（２９）で挟まれた半導体層（２５）の部分が変質したものである。そのため、サブトレンチ（２８）の数を増やすことによって、トレンチ群（４５）内の側壁絶縁膜（５６）および底壁絶縁膜（５７）のうち、側壁絶縁膜（５６）を選択的に厚くすることができる。従って、側壁絶縁膜（５６）の厚膜化に伴って、底壁絶縁膜（５７）が同じように厚膜化されることを防止することができる。これにより、側壁絶縁膜（５６）に比べて底壁絶縁膜（５７）を薄く維持できるので、第４工程において底壁絶縁膜（５７）にコンタクト孔（１１）を形成するために要する時間を短縮することができる。よって、半導体装置（１）の製造効率を向上することができる。また、サブトレンチ（２８）の増加数に応じて側壁絶縁膜（５６）の厚さを制御できるので、所望の耐圧を容易に達成することができる。これにより、製造効率の向上と耐圧の向上との両立を図ることができる。
［付記１－１５］
前記第２工程は、前記トレンチ群（４５）の深さ方向において、隣り合う前記環状トレンチ（２９）で挟まれた前記半導体層（２５）の下部が部分的に絶縁体に変質しないことによって、前記境界絶縁膜（５２）の下端から前記境界絶縁膜（５２）の内部上方に向かって突出する突出部（２０）を形成する工程を含む、付記１－１４に記載の半導体装置（１）の製造方法。
［付記１－１６］
前記第１工程は、前記メイントレンチ（２７）の内側および外側に、互いに同数の前記サブトレンチ（２８）を形成する工程を含む、付記１－１４または付記１－１５に記載の半導体装置（１）の製造方法。
［付記１－１５］
前記第２工程は、前記トレンチ群（４５）の深さ方向において、隣り合う前記環状トレンチ（２９）で挟まれた前記半導体層（２５）の下部が部分的に絶縁体に変質しないことによって、前記境界絶縁膜（５２）の下端から前記境界絶縁膜（５２）の内部上方に向かって突出する突出部（２０）を形成する工程を含む、付記１－１４に記載の半導体装置（１）の製造方法。
［付記１－１６］
前記第１工程は、前記メイントレンチ（２７）の内側および外側に、互いに同数の前記サブトレンチ（２８）を形成する工程を含む、付記１－１４または付記１－１５に記載の半導体装置（１）の製造方法。
【0066】
この方法によれば、メイントレンチ（２７）の内側および外側に、互いに均等な厚さを有する側壁絶縁膜（５６）を形成することができる。
［付記１－１７］
前記第１工程は、前記メイントレンチ（２７）の内側および外側のそれぞれに、複数の前記サブトレンチ（２８）を形成する工程を含む、付記１－１４～付記１－１６のいずれか一項に記載の半導体装置（１）の製造方法。
［付記１－１８］
前記メイントレンチ（２７）の幅（Ｗ２）は、２．５μｍ以上３μｍ以下であり、
前記サブトレンチ（２８）の幅（Ｗ３）は、１μｍ以上１．５μｍ以下である、付記１－１４～付記１－１７のいずれか一項に記載半導体装置（１）の製造方法。
［付記１－１９］
前記トレンチ群（４５）の深さ方向に交差する方向における前記境界絶縁膜（５２）の厚さ（Ｔ２）は、１μｍ以下である、付記１－１４～付記１－１８のいずれか一項に記載の半導体装置（１）の製造方法。
［付記１－２０］
前記第３工程は、ＴＥＯＳガスを用いたＣＶＤ法によって前記絶縁材料を堆積する工程を含む、付記１－１１～付記１－１９のいずれか一項に記載の半導体装置（１）の製造方法。
［付記１－１７］
前記第１工程は、前記メイントレンチ（２７）の内側および外側のそれぞれに、複数の前記サブトレンチ（２８）を形成する工程を含む、付記１－１４～付記１－１６のいずれか一項に記載の半導体装置（１）の製造方法。
［付記１－１８］
前記メイントレンチ（２７）の幅（Ｗ２）は、２．５μｍ以上３μｍ以下であり、
前記サブトレンチ（２８）の幅（Ｗ３）は、１μｍ以上１．５μｍ以下である、付記１－１４～付記１－１７のいずれか一項に記載半導体装置（１）の製造方法。
［付記１－１９］
前記トレンチ群（４５）の深さ方向に交差する方向における前記境界絶縁膜（５２）の厚さ（Ｔ２）は、１μｍ以下である、付記１－１４～付記１－１８のいずれか一項に記載の半導体装置（１）の製造方法。
［付記１－２０］
前記第３工程は、ＴＥＯＳガスを用いたＣＶＤ法によって前記絶縁材料を堆積する工程を含む、付記１－１１～付記１－１９のいずれか一項に記載の半導体装置（１）の製造方法。
【符号の説明】
【0067】
１ ：半導体装置
２ ：半導体チップ
３ ：第１主面
４ ：第２主面
５Ａ ：第１側面
５Ｂ ：第２側面
５Ｃ ：第３側面
５Ｄ ：第４側面
６ ：第１層
６ａ ：高濃度層
６ｂ ：低濃度層
７ ：第２層
８ ：第３層
８ａ ：低濃度埋め込み層
８ｂ ：高濃度埋め込み層
９ ：素子領域
９Ａ ：トランジスタ領域
１０ ：素子分離構造
１１ ：コンタクト孔
１２ ：コンタクト部
１３ ：トレンチ
１４ ：トレンチ絶縁膜
１５ ：トレンチ電極
１６ ：内周壁
１７ ：外周壁
１８ ：底壁
１９ ：側壁絶縁膜
１９Ａ ：第１側壁絶縁膜
１９Ｂ ：第２側壁絶縁膜
２０ ：突出部
２１ ：凹部
２２ ：不純物領域
２３ ：凹部
２４ ：境界部
２５ ：半導体ウエハ
２６ ：ハードマスク
２７ ：メイントレンチ
２８ ：サブトレンチ
２８Ａ ：内側サブトレンチ
２８Ｂ ：外側サブトレンチ
２９ ：ディープトレンチ
３０ ：ＭＩＳＦＥＴ
３１ ：第１ウェル領域
３２ ：第２ウェル領域
３３ ：ドレイン領域
３４ ：ソース領域
３５ ：チャネル領域
３６ ：コンタクト領域
３７ ：シャロートレンチ構造
３８ ：プレーナゲート構造
３９ ：シャロートレンチ
４０ ：埋め込み絶縁体
４１ ：ゲート絶縁膜
４２ ：ゲート電極
４３ ：第１開口
４４ ：第２開口
４５ ：トレンチ群
４６ ：半導体壁部
４７ ：トレンチ
４８ ：底壁
４９ ：側壁
５０ ：第１絶縁膜
５１ ：絶縁体壁部
５２ ：境界絶縁膜
５３ ：埋め込み絶縁膜
５４ ：第２絶縁膜
５５ ：空間
５６ ：側壁絶縁膜
５７ ：底壁絶縁膜
１１１ ：側面
１２１ ：底部
１２２ ：側部
１４１ ：第１膜部
１４２ ：第２膜部
１４３ ：境界部
１４４ ：ベース膜部
１９１ ：第１面
１９２ ：第２面
２３１ ：側面
Ｔ１ ：厚さ
Ｔ２ ：厚さ
Ｗ１ ：トレンチ幅
Ｗ２ ：幅
Ｗ３ ：幅
２ ：半導体チップ
３ ：第１主面
４ ：第２主面
５Ａ ：第１側面
５Ｂ ：第２側面
５Ｃ ：第３側面
５Ｄ ：第４側面
６ ：第１層
６ａ ：高濃度層
６ｂ ：低濃度層
７ ：第２層
８ ：第３層
８ａ ：低濃度埋め込み層
８ｂ ：高濃度埋め込み層
９ ：素子領域
９Ａ ：トランジスタ領域
１０ ：素子分離構造
１１ ：コンタクト孔
１２ ：コンタクト部
１３ ：トレンチ
１４ ：トレンチ絶縁膜
１５ ：トレンチ電極
１６ ：内周壁
１７ ：外周壁
１８ ：底壁
１９ ：側壁絶縁膜
１９Ａ ：第１側壁絶縁膜
１９Ｂ ：第２側壁絶縁膜
２０ ：突出部
２１ ：凹部
２２ ：不純物領域
２３ ：凹部
２４ ：境界部
２５ ：半導体ウエハ
２６ ：ハードマスク
２７ ：メイントレンチ
２８ ：サブトレンチ
２８Ａ ：内側サブトレンチ
２８Ｂ ：外側サブトレンチ
２９ ：ディープトレンチ
３０ ：ＭＩＳＦＥＴ
３１ ：第１ウェル領域
３２ ：第２ウェル領域
３３ ：ドレイン領域
３４ ：ソース領域
３５ ：チャネル領域
３６ ：コンタクト領域
３７ ：シャロートレンチ構造
３８ ：プレーナゲート構造
３９ ：シャロートレンチ
４０ ：埋め込み絶縁体
４１ ：ゲート絶縁膜
４２ ：ゲート電極
４３ ：第１開口
４４ ：第２開口
４５ ：トレンチ群
４６ ：半導体壁部
４７ ：トレンチ
４８ ：底壁
４９ ：側壁
５０ ：第１絶縁膜
５１ ：絶縁体壁部
５２ ：境界絶縁膜
５３ ：埋め込み絶縁膜
５４ ：第２絶縁膜
５５ ：空間
５６ ：側壁絶縁膜
５７ ：底壁絶縁膜
１１１ ：側面
１２１ ：底部
１２２ ：側部
１４１ ：第１膜部
１４２ ：第２膜部
１４３ ：境界部
１４４ ：ベース膜部
１９１ ：第１面
１９２ ：第２面
２３１ ：側面
Ｔ１ ：厚さ
Ｔ２ ：厚さ
Ｗ１ ：トレンチ幅
Ｗ２ ：幅
Ｗ３ ：幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図7】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14】