2022-19449 アレイ基板の検査方法、表示装置及び検査治具

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022019449

(43)【公開日】2022-01-27

(54)【発明の名称】アレイ基板の検査方法、表示装置及び検査治具

(51)【国際特許分類】

   G09F 9/33 20060101AFI20220120BHJP

   G09F 9/30 20060101ALI20220120BHJP

   G09G 3/20 20060101ALI20220120BHJP

   G09G 3/3233 20160101ALI20220120BHJP

   H01L 33/00 20100101ALI20220120BHJP

   G01R 31/28 20060101ALI20220120BHJP

【ＦＩ】

G09F9/33

G09F9/30 348Z

G09G3/20 670Q

G09G3/3233

H01L33/00 H

G01R31/28 K

G01R31/28 Y

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2020123300

(22)【出願日】2020-07-17

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】池田 雅延

(72)【発明者】

【氏名】青木 義典

(72)【発明者】

【氏名】小川 耀博

【テーマコード（参考）】

2G132

5C080

5C094

5C380

5F142

【Ｆターム（参考）】

2G132AA20

2G132AB01

2G132AF02

2G132AL25

5C080AA07

5C080BB05

5C080DD15

5C080EE17

5C080FF11

5C080FF12

5C080HH10

5C080JJ03

5C080JJ06

5C080JJ07

5C094AA42

5C094AA55

5C094BA25

5C094CA19

5C094DA09

5C094DB02

5C094EA03

5C094GA10

5C094GB10

5C380AA03

5C380AB06

5C380AB28

5C380AB46

5C380BA29

5C380CA57

5C380CB01

5C380CB02

5C380CC01

5C380CC27

5C380CC33

5C380CC39

5C380CC65

5C380CD025

5C380DA02

5C380DA46

5C380FA02

5C380FA21

5C380GA13

5F142BA32

5F142CB14

5F142CB23

5F142CD02

5F142DB54

5F142EA34

5F142GA02

(57)【要約】

【課題】発光素子が未実装のアレイ基板の特性を良好に検査することができるアレイ基板の検査方法、表示装置及び検査治具を提供する。
【解決手段】アレイ基板の検査方法は、複数の発光素子が未実装のアレイ基板を用意するステップと、第１接続端子と、第２接続端子と、第１接続端子と第２接続端子との間に設けられた検査用容量とを含む検査治具を用い、第１接続端子を実装電極に接続し、第２接続端子を画素カソード電極に接続するステップと、アレイ基板の検査を制御する検査用制御回路からの制御信号に基づいて、トランジスタに検査信号が供給され、検査信号に応じてトランジスタから出力された出力信号を検出するステップと、を有する。
【選択図】図１１

【特許請求の範囲】

【請求項1】

複数の発光素子が実装されるアレイ基板の検査方法であって、
前記アレイ基板は、
複数の画素に対応して設けられた複数のトランジスタと、
前記トランジスタに電気的に接続され、前記発光素子が実装される複数の実装電極と、
複数の前記実装電極と隣り合って設けられ、基準電位に電気的に接続される画素カソード電極と、を有し、
複数の前記発光素子が未実装の前記アレイ基板を用意するステップと、
第１接続端子と、第２接続端子と、前記第１接続端子と前記第２接続端子との間に設けられた検査用容量とを含む検査治具を用い、前記第１接続端子を前記実装電極に接続し、前記第２接続端子を前記画素カソード電極に接続するステップと、
前記アレイ基板の検査を制御する検査用制御回路からの制御信号に基づいて、前記トランジスタに検査信号が供給され、前記検査信号に応じて前記トランジスタから出力された出力信号を検出するステップと、を有する
アレイ基板の検査方法。

【請求項2】

前記検査治具は、前記第１接続端子に接続された第１電極と、誘電体層を挟んで前記第１電極と対向し、前記第２接続端子に接続された第２電極と、を有し、
前記第１電極は、複数の前記実装電極と対向し、前記第２電極は、複数の前記実装電極及び前記画素カソード電極と対向して配置される
請求項１に記載のアレイ基板の検査方法。

【請求項3】

前記検査用制御回路は、前記出力信号に基づいて前記画素ごとの特性を取得し、複数の前記発光素子の特性と、前記画素ごとの特性とに基づいて、前記画素に適合した前記発光素子を選択する
請求項１又は請求項２に記載のアレイ基板の検査方法。

【請求項4】

前記検査用制御回路は、前記出力信号に基づいて前記画素ごとの補正データを取得する
請求項１から請求項３のいずれか１項に記載のアレイ基板の検査方法。

【請求項5】

複数の前記トランジスタは、前記発光素子に電流を供給する駆動トランジスタと、前記発光素子にリセット電位を供給するリセットトランジスタと、を含み、
前記検査信号は、前記駆動トランジスタのゲートに供給され、
前記出力信号は、前記リセットトランジスタを介して検出回路に出力される
請求項１から請求項４のいずれか１項に記載のアレイ基板の検査方法。

【請求項6】

アレイ基板と、
前記アレイ基板に実装された複数の発光素子と、
前記アレイ基板に実装され、複数の発光素子に映像信号を供給する駆動ＩＣと、を有し、
前記駆動ＩＣは、複数の前記発光素子が未実装の前記アレイ基板から取得された画素ごとの補正データを有し、外部から供給された前記映像信号に、前記補正データに基づく補正映像信号を加えた信号を、前記発光素子に供給する
表示装置。

【請求項7】

発光素子が未実装であるアレイ基板に対して検査を行うための検査治具であって、
第１接続端子と、第２接続端子と、前記第１接続端子に接する第１電極と、前記第２接続端子に接する第２電極と、を備え、
前記第１電極と前記第２電極は、誘電体層を挟んで向かい合っており、
前記誘電体層は、前記第１電極と重ならない位置において開口部を有し、前記開口部において前記第２電極と前記第２接続端子が接触する
検査治具。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、アレイ基板の検査方法、表示装置及び検査治具に関する。

【背景技術】

【0002】

表示素子として微小サイズの発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ））を用いた表示装置が注目されている（例えば、特許文献１、２参照）。発光ダイオードを用いた表示装置は、発光ダイオードのサイズが小さいなどの理由により、発光ダイオードの基板への搭載など、製造が難しく、発光ダイオードの不良を招き易い。特許文献１には、サファイア基板に形成された複数のＬＥＤの検査方法について記載されている。また、特許文献２には、画素の閾値電圧をリアルタイムで検出する検査方法について記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－７８６８５号公報

【特許文献2】米国特許出願公開第２０１７／０１０３７０２号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

複数の発光素子をアレイ基板に実装した後に検査を行う場合、アレイ基板の回路や配線に不具合が発見されると、すでに実装済みの多数の発光素子も廃棄される場合がある。特許文献１、２には、発光素子が未実装のアレイ基板の電気特性の検査方法について記載されていない。

【0005】

本発明は、発光素子が未実装のアレイ基板の電気特性を良好に検査することができるアレイ基板の検査方法、表示装置及び検査治具を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一態様のアレイ基板の検査方法は、複数の発光素子が実装されるアレイ基板の検査方法であって、前記アレイ基板は、複数の画素に対応して設けられた複数のトランジスタと、前記トランジスタに電気的に接続され、前記発光素子が実装される複数の実装電極と、複数の前記実装電極と隣り合って設けられ、基準電位に電気的に接続される画素カソード電極と、を有し、複数の前記発光素子が未実装の前記アレイ基板を用意するステップと、第１接続端子と、第２接続端子と、前記第１接続端子と前記第２接続端子との間に設けられた検査用容量とを含む検査治具を用い、前記第１接続端子を前記実装電極に接続し、前記第２接続端子を前記画素カソード電極に接続するステップと、前記アレイ基板の検査を制御する検査用制御回路からの制御信号に基づいて、前記トランジスタに検査信号が供給され、前記検査信号に応じて前記トランジスタから出力された出力信号を検出するステップと、を有する。

【0007】

本発明の一態様の表示装置は、アレイ基板と、前記アレイ基板に実装された複数の発光素子と、前記アレイ基板に実装され、複数の発光素子に映像信号を供給する駆動ＩＣと、を有し、前記駆動ＩＣは、複数の前記発光素子が未実装の前記アレイ基板から取得された画素ごとの補正データを有し、外部から供給された前記映像信号に、前記補正データに基づく補正映像信号を加えた信号を、前記発光素子に供給する。

【0008】

本発明の一態様の検査治具は、発光素子が未実装であるアレイ基板に対して検査を行うための検査治具であって、第１接続端子と、第２接続端子と、前記第１接続端子に接する第１電極と、前記第２接続端子に接する第２電極と、を備え、前記第１電極と前記第２電極は、誘電体層を挟んで向かい合っており、前記誘電体層は、前記第１電極と重ならない位置において開口部を有し、前記開口部において前記第２電極と前記第２接続端子が接触する。

【図面の簡単な説明】

【0009】

【図1】図１は、実施形態に係る表示装置を模式的に示す平面図である。

【図2】図２は、複数の画素を示す平面図である。

【図3】図３は、画素回路を示す回路図である。

【図4】図４は、図２のＩＶ－ＩＶ’線に沿う断面図である。

【図5】図５は、複数の画素カソード電極の接続構成の一例を示す平面図である。

【図6】図６は、図５のＶＩ－ＶＩ’線に沿う断面図である。

【図7】図７は、実施形態に係る表示装置の検査システムの構成例を示すブロック図である。

【図8】図８は、検査治具を模式的に示す断面図である。

【図9】図９は、検査治具を模式的に示す平面図である。

【図10】図１０は、アレイ基板の検査方法を説明するための回路図である。

【図11】図１１は、実施形態に係るアレイ基板の検査方法を説明するためのフローチャートである。

【図12】図１２は、画素に適合する発光素子の選択方法の一例を説明する説明図である。

【図13】図１３は、発光素子の点灯検査を説明するためのブロック図である。

【発明を実施するための形態】

【0010】

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、本開示の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本開示と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0011】

本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

【0012】

図１は、実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Integrated Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。

【0013】

図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。

【0014】

複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。

【0015】

駆動回路１２は、駆動ＩＣ２１０からの各種制御信号に基づいて複数のゲート線（例えば、リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。

【0016】

駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Chip On Glass）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上にＣＯＦ（Chip On Film）として実装されてもよい。

【0017】

カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に接続され、基準電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード端子３２（図４参照）は、カソード電極２２を介して、カソード配線６０に接続される。

【0018】

図２は、複数の画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の画素４９を含む。例えば、画素Ｐｉｘは、画素４９Ｒと、画素４９Ｇと、画素４９Ｂとを有する。画素４９Ｒは、第１色としての原色の赤色を表示する。画素４９Ｇは、第２色としての原色の緑色を表示する。画素４９Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、画素４９Ｒと画素４９Ｇは第２方向Ｄｙで並ぶ。また、画素４９Ｒと画素４９Ｂは第１方向Ｄｘで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、画素４９Ｒと、画素４９Ｇと、画素４９Ｂとをそれぞれ区別する必要がない場合、単に画素４９という。

【0019】

画素４９は、それぞれ発光素子３と、実装電極２４とを有する。表示装置１は、画素４９Ｒ、画素４９Ｇ及び画素４９Ｂにおいて、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる光を出射することで画像を表示する。発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Light Emitting Diode）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。

【0020】

なお、複数の発光素子３は、４色以上の異なる光を出射してもよい。また、複数の画素４９の配置は、図２に示す構成に限定されない。例えば、画素４９Ｒは画素４９Ｂと第２方向Ｄｙに隣り合っていてもよい。また、画素４９Ｒ、画素４９Ｇ及び画素４９Ｂが、この順で第１方向Ｄｘに繰り返し配列されてもよい。

【0021】

画素Ｐｉｘは、さらに画素カソード電極２４Ｓを有する。画素カソード電極２４Ｓは、複数の実装電極２４と隣り合って設けられ画素Ｐｉｘごとに設けられる。画素カソード電極２４Ｓは、基準電位（例えば、グランド電位）に接続される。より具体的には、画素カソード電極２４Ｓは、カソード電極２２（図４参照）を介して発光素子３のカソード端子３２（図４参照）と電気的に接続される。画素カソード電極２４Ｓは、画素４９Ｇの実装電極２４Ｇと第１方向Ｄｘで並ぶ。画素カソード電極２４Ｓは、画素４９Ｂの実装電極２４Ｂと第２方向Ｄｙで並ぶ。画素カソード電極２４Ｓは、画素４９Ｒの実装電極２４Ｒと、第１方向Ｄｘ及び第２方向Ｄｙと交差する斜め方向で並ぶ。

【0022】

図３は、画素回路を示す回路図である。図３は、１つの画素４９に設けられた画素回路ＰＩＣＡを示しており、画素回路ＰＩＣＡは複数の画素４９のそれぞれに設けられている。図３に示すように、画素回路ＰＩＣＡは、発光素子３と、５つのトランジスタと、２つの容量とを含む。具体的には、画素回路ＰＩＣＡは、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴを含む。駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。また、画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２を含む。

【0023】

発光素子３のカソード（カソード端子３２）は、カソード電源線Ｌ１０に接続される。また、発光素子３のアノード（アノード端子３３）は、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴを介してアノード電源線Ｌ１に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ１０には、カソード配線６０及びカソード電極２２を介してカソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。

【0024】

アノード電源線Ｌ１は、画素４９に、駆動電位であるアノード電源電位ＰＶＤＤを供給する。具体的には、発光素子３は、理想的にはアノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差（ＰＶＤＤ－ＰＶＳＳ）により順方向電流（駆動電流）が供給され発光する。つまり、アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳに対し、発光素子３を発光させる電位差を有している。発光素子３のアノード端子３３は、アノード電極２３に電気的に接続され、アノード電極２３とアノード電源線Ｌ１との間に等価回路として、第２容量Ｃｓ２が接続される。

【0025】

駆動トランジスタＤＲＴのソース電極は、アノード電極２３を介して発光素子３のアノード端子３３に接続され、ドレイン電極は、出力トランジスタＢＣＴのソース電極に接続される。駆動トランジスタＤＲＴのゲート電極は、第１容量Ｃｓ１、画素選択トランジスタＳＳＴのドレイン電極及び初期化トランジスタＩＳＴのドレイン電極に接続される。駆動トランジスタＤＲＴは、電位差（ＰＶＤＤ－ＰＶＳＳ）に基づいた順方向電流（駆動電流）を発光素子３に供給する。

【0026】

出力トランジスタＢＣＴのゲート電極は、出力制御信号線Ｌ６に接続される。出力制御信号線Ｌ６には、出力制御信号ＢＧが供給される。出力トランジスタＢＣＴのドレイン電極は、アノード電源線Ｌ１に接続される。

【0027】

初期化トランジスタＩＳＴのソース電極は、初期化電源線Ｌ４に接続される。初期化電源線Ｌ４には、初期化電位Ｖｉｎｉが供給される。初期化トランジスタＩＳＴのゲート電極は、初期化制御信号線Ｌ８に接続される。初期化制御信号線Ｌ８には、初期化制御信号ＩＧが供給される。すなわち、駆動トランジスタＤＲＴのゲート電極には、初期化トランジスタＩＳＴを介して初期化電源線Ｌ４が接続される。

【0028】

画素選択トランジスタＳＳＴのソース電極は、映像信号線Ｌ２に接続される。映像信号線Ｌ２には、映像信号Ｖｓｉｇが供給される。画素選択トランジスタＳＳＴのゲート電極には、画素制御信号線Ｌ７が接続されている。画素制御信号線Ｌ７には、画素制御信号ＳＧが供給される。

【0029】

リセットトランジスタＲＳＴのソース電極は、リセット電源線Ｌ３に接続される。リセット電源線Ｌ３には、リセット電源電位Ｖｒｓｔが供給される。リセットトランジスタＲＳＴのゲート電極は、リセット制御信号線Ｌ５に接続される。リセット制御信号線Ｌ５には、リセット制御信号ＲＧが供給される。リセットトランジスタＲＳＴのドレイン電極は、アノード電極２３（発光素子３のアノード端子３３）及び駆動トランジスタＤＲＴのソース電極に接続される。リセットトランジスタＲＳＴのリセット動作により、第１容量Ｃｓ１及び第２容量Ｃｓ２に保持された電圧がリセットされる。言い換えると、リセットトランジスタＲＳＴは、リセット電源電位Ｖｒｓｔを発光素子３に供給する。

【0030】

リセットトランジスタＲＳＴのドレイン電極と、駆動トランジスタＤＲＴのゲート電極との間に、等価回路として、第１容量Ｃｓ１が設けられる。画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２により、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑制することができる。

【0031】

なお、以下の説明において、アノード電源線Ｌ１及びカソード電源線Ｌ１０を単に電源線と表す場合がある。映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４を信号線と表す場合がある。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７及び初期化制御信号線Ｌ８をゲート線と表す場合がある。

【0032】

駆動トランジスタＤＲＴのゲート電極には、映像信号Ｖｓｉｇ（または、階調信号）に応じた電位が供給される。つまり、駆動トランジスタＤＲＴは、出力トランジスタＢＣＴを介して供給されたアノード電源電位ＰＶＤＤに基づいて、映像信号Ｖｓｉｇに応じた電流を発光素子３に供給する。このように、アノード電源線Ｌ１に供給されたアノード電源電位ＰＶＤＤは、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴによって降下するため、発光素子３のアノード端子３３には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。

【0033】

第２容量Ｃｓ２の一方の電極には、アノード電源線Ｌ１を介してアノード電源電位ＰＶＤＤが供給され、第２容量Ｃｓ２の他方の電極には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。つまり、第２容量Ｃｓ２の一方の電極には、第２容量Ｃｓ２の他方の電極よりも高い電位が供給される。第２容量Ｃｓ２の一方の電極は、例えば、図４に示すアノード電源線Ｌ１に接続された対向電極２６であり、第２容量Ｃｓ２の他方の電極は、図４に示す駆動トランジスタＤＲＴのソースに接続されたアノード電極２３である。

【0034】

表示装置１において、駆動回路１２（図１参照）は、複数の画素行を、先頭行（例えば、図１中の表示領域ＡＡにおいて、最上部に位置する画素行）から順番に選択する。駆動ＩＣ２１０は、選択された画素行の画素４９に映像信号Ｖｓｉｇ（映像書き込み電位）を書き込み、発光素子３を発光させる。駆動ＩＣ２１０は、１水平走査期間ごとに、映像信号線Ｌ２に映像信号Ｖｓｉｇを供給し、リセット電源線Ｌ３にリセット電源電位Ｖｒｓｔを供給し、初期化電源線Ｌ４に初期化電位Ｖｉｎｉを供給する。表示装置１は、これらの動作が１フレームの画像ごとに繰り返される。

【0035】

次に、表示装置１の断面構成について説明する。図４は、図２のＩＶ－ＩＶ’線に沿う断面図である。図４に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、各種トランジスタ、各種配線及び各種絶縁膜を有する。基板２１は絶縁基板であり、例えば、ガラス基板、樹脂基板又は樹脂フィルム等が用いられる。

【0036】

本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子３に向かう方向を「上側」又は単に「上」とする。また、発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。

【0037】

駆動トランジスタＤＲＴ、出力トランジスタＢＣＴは、基板２１の一方の面側に設けられる。半導体層６１、６５は、基板２１の上に設けられる。なお、半導体層６１、６５と基板２１との間にアンダーコート膜が設けられていてもよい。絶縁膜９１は、半導体層６１、６５を覆って基板２１の上に設けられる。絶縁膜９１は、例えばシリコン酸化膜である。

【0038】

ゲート電極６４、６６は、絶縁膜９１の上に設けられる。図４に示す例では、各トランジスタは、いわゆるトップゲート構造である。ただし、各トランジスタは、半導体層の下側にゲート電極が設けられたボトムゲート構造でもよく、半導体層の上側及び下側の両方にゲート電極が設けられたデュアルゲート構造でもよい。

【0039】

絶縁膜９２は、ゲート電極６４、６６を覆って絶縁膜９１の上に設けられる。絶縁膜９２は、例えば、シリコン窒化膜とシリコン酸化膜との積層構造を有する。ソース電極６２、ドレイン電極６７及びアノード電源線Ｌ１は、絶縁膜９２の上に設けられる。ソース電極６２は絶縁膜９１、９２を貫通するコンタクトホールを介して半導体層６１と電気的に接続される。また、ドレイン電極６７は絶縁膜９１、９２に設けられたコンタクトホールを介して半導体層６５と電気的に接続される。

【0040】

複数の絶縁膜（第１有機絶縁膜９３、絶縁膜９４、絶縁膜９５及び第２有機絶縁膜９６）は、各トランジスタを覆って設けられる。第１有機絶縁膜９３及び第２有機絶縁膜９６としては感光性アクリル等の有機材料が用いられる。感光性アクリル等の有機材料は、ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。絶縁膜９４、絶縁膜９５は、無機絶縁膜であり、上述した絶縁膜９１、９２と同様の材料、例えば、シリコン窒化膜を用いることができる。

【0041】

具体的には、第１有機絶縁膜９３は、ソース電極６２、ドレイン電極６７及びアノード電源線Ｌ１を覆って、絶縁膜９２の上に設けられる。第１有機絶縁膜９３の上に、対向電極２６、絶縁膜９４、アノード電極２３の順に積層される。対向電極２６は、例えばＩＴＯ（Indium Tin Oxide）等の透光性を有する導電性材料で構成される。対向電極２６は、第１有機絶縁膜９３に設けられたコンタクトホールＣＨ１の底部でアノード電源線Ｌ１と接続される。

【0042】

絶縁膜９４は、対向電極２６を覆って設けられる。アノード電極２３は、絶縁膜９４を介して対向電極２６と対向する。第１有機絶縁膜９３及び絶縁膜９４には、ソース電極６２を底面とするコンタクトホールＣＨ２、ＣＨ３が設けられる。アノード電極２３は、コンタクトホールＣＨ２、ＣＨ３を介してソース電極６２と電気的に接続される。これにより、アノード電極２３は、駆動トランジスタＤＲＴと電気的に接続される。

【0043】

アノード電極２３は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）の積層構造としている。ただし、これに限定されず、アノード電極２３は、モリブデン、チタンの金属のいずれか１つ以上を含む材料であってもよい。又は、アノード電極２３は、モリブデン、チタンのいずれか１つ以上を含む合金、又は透光性導電材料であってもよい。また、絶縁膜９４を介して対向するアノード電極２３と対向電極２６との間に第２容量Ｃｓ２が形成される。

【0044】

絶縁膜９５は、アノード電極２３を覆って絶縁膜９４の上に設けられる。第２有機絶縁膜９６は、絶縁膜９５の上に設けられる。すなわち、第１有機絶縁膜９３は、駆動トランジスタＤＲＴの上に設けられ、第２有機絶縁膜９６は、第１有機絶縁膜９３の上側に積層される。絶縁膜９５は、第１有機絶縁膜９３と第２有機絶縁膜９６との間に設けられる。第２有機絶縁膜９６には、コンタクトホールＣＨ４が設けられる。絶縁膜９５には、コンタクトホールＣＨ４と重なってコンタクトホールＣＨ５が設けられる。コンタクトホールＣＨ４、ＣＨ５の底部には、アノード電極２３が設けられる。また、アノード電極２３は、実装電極２４の少なくとも一部と対向して設けられる。

【0045】

実装電極２４は、第２有機絶縁膜９６の上に設けられ、コンタクトホールＣＨ４、ＣＨ５を介してアノード電極２３と電気的に接続される。すなわち、実装電極２４は、アノード電極２３を介して駆動トランジスタＤＲＴと電気的に接続され、発光素子３が実装される電極である。実装電極２４は、アノード電極２３と同様にチタン、アルミニウムの積層構造としている。ただし、実装電極２４は、アノード電極２３と異なる導電材料が用いられてもよい。また、第２有機絶縁膜９６は、第１有機絶縁膜９３と異なる有機材料が用いられてもよい。

【0046】

発光素子３Ｒ、３Ｇ、３Ｂは、それぞれに対応する実装電極２４Ｒ、２４Ｇ、２４Ｂに実装される。各発光素子３は、アノード端子３３が実装電極２４に接するように実装される。各発光素子３のアノード端子３３と実装電極２４との間の接合部材２５は、両者の間で良好な導通が確保でき、かつアレイ基板２上の形成物を破損しないものであれば特に限定しない。接合部材２５は、例えば、はんだや導電ペーストである。アノード端子３３と実装電極２４との接合として、例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子３をアレイ基板２上に載せた後に焼成結合する手法が挙げられる。

【0047】

ここで、アレイ基板２に第２有機絶縁膜９６及び実装電極２４を設けずに、アノード電極２３上に発光素子３を直接実装することも可能である。ただし、第２有機絶縁膜９６及び実装電極２４を設けることにより、発光素子３の実装時に加えられる力によって絶縁膜９４が破損することを抑制できる。つまり、第２容量Ｃｓ２を形成するアノード電極２３と対向電極２６との間の絶縁破壊が生ずることを抑制できる。

【0048】

発光素子３は、フェイスアップ型の発光素子であり、発光素子３の下部がアノード電極２３に接続され、発光素子３の上部がカソード電極２２に接続される。発光素子３は、半導体層３１、カソード端子３２及びアノード端子３３を有する。半導体層３１は、ｎ型クラッド層３７、活性層３６及びｐ型クラッド層３５（図６参照）が積層された構成を採用することができる。半導体層３１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）等の化合物半導体が用いられる。半導体層３１は、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる材料が用いられてもよい。また、活性層として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用されてもよい。また、発光素子３として、半導体基板上に半導体層３１が形成された構成でもよい。

【0049】

複数の発光素子３の間に素子絶縁膜９７が設けられる。素子絶縁膜９７は樹脂材料で形成される。素子絶縁膜９７は、発光素子３の側面を覆っており、発光素子３のカソード端子３２は、素子絶縁膜９７から露出する。素子絶縁膜９７の上面と、カソード端子３２の上面とが同一面を形成するように、素子絶縁膜９７は平坦に形成される。ただし、素子絶縁膜９７の上面の位置は、カソード端子３２の上面の位置と異なっていてもよい。

【0050】

カソード電極２２は、複数の発光素子３及び素子絶縁膜９７を覆って、複数の発光素子３に電気的に接続される。カソード電極２２は、例えばＩＴＯ等の透光性を有する導電性材料が用いられる。これにより、発光素子３からの出射光を効率よく外部に取り出すことができる。カソード電極２２は、表示領域ＡＡに実装された複数の発光素子３のカソード端子３２と電気的に接続される。カソード電極２２は、表示領域ＡＡの外側に設けられたコンタクト部で、アレイ基板２側に設けられたカソード配線６０と接続される。

【0051】

以上のように、表示素子として発光素子３を用いた表示装置１が構成される。なお、表示装置１は、必要に応じてカソード電極２２の上に、オーバーコート層やカバー基板が積層されてもよい。さらに、表示装置１は、カソード電極２２の上側に、保護用絶縁膜、円偏光板やタッチパネル等を設けてもよい。

【0052】

次に、発光素子３のカソード端子３２と、各画素Ｐｉｘに設けられた画素カソード電極２４Ｓとの接続構成について説明する。図５は、複数の画素カソード電極の接続構成の一例を示す平面図である。

【0053】

図５に示すように、アレイ基板２には、画素カソード配線ＬＶＳＳが設けられる。画素カソード配線ＬＶＳＳは第１方向Ｄｘに延在し、第１方向Ｄｘに配列された複数の画素Ｐｉｘに亘って設けられる。ここで、第１方向Ｄｘに配列された複数の画素Ｐｉｘを含む１行の画素群を、画素行ＰｉｘＬとする。複数の画素行ＰｉｘＬは、第２方向Ｄｙに配列される。画素カソード配線ＬＶＳＳは、画素行ＰｉｘＬごとに設けられ、第２方向Ｄｙに配列される。

【0054】

複数の画素カソード配線ＬＶＳＳは、それぞれ、画素行ＰｉｘＬに属する複数の画素カソード電極２４Ｓと電気的に接続される。複数の画素カソード配線ＬＶＳＳは、それぞれ、周辺領域ＧＡに設けられたカソード配線６０に接続され、カソード電源電位ＰＶＳＳが供給される。また、複数の画素カソード配線ＬＶＳＳは、画素Ｐｉｘごとに設けられたコンタクトホールＣＨ６を介してカソード電極２２と接続される。

【0055】

図６は、図５のＶＩ－ＶＩ’線に沿う断面図である。なお、図６は、カソード電極２２と、発光素子３（発光素子３Ｒ）と、画素カソード電極２４Ｓとの接続構成を説明するために模式的に示した図である。

【0056】

図６に示すように、発光素子３Ｒは、実装電極２４Ｒ及び接合部材２５の上に、ｐ型電極３４、ｐ型クラッド層３５、活性層３６、ｎ型クラッド層３７の順に積層される。さらに、発光素子３Ｒは、ｎ型クラッド層３７の上に積層された高抵抗層３８を有する。高抵抗層３８は、例えば、不純物がドープされていない窒化ガリウム（ＧａＮ）で形成される。高抵抗層３８のシート抵抗値は、ｎ型クラッド層３７のシート抵抗値よりも大きい。

【0057】

高抵抗層３８は、平面視でｎ型クラッド層３７よりも小さい面積を有しており、ｎ型クラッド層３７の周縁部には、高抵抗層３８は積層されていない。カソード電極２２は、高抵抗層３８及びｎ型クラッド層３７を覆って設けられる。ｎ型クラッド層３７上面の周縁部で、ｎ型クラッド層３７とカソード電極２２とが接続される。言い換えると、ｎ型クラッド層３７上面の周縁部が、カソード端子３２（図４参照）として機能する。また、ｐ型クラッド層３５、活性層３６、ｎ型クラッド層３７は、半導体層３１（図４参照）に対応し、ｐ型電極３４は、アノード端子３３（図４参照）に対応する。

【0058】

画素カソード電極２４Ｓは、実装電極２４と同層に、第２有機絶縁膜９６の上に設けられる。また、接合部材２５Ｓは、画素カソード電極２４Ｓの上に設けられる。素子絶縁膜９７には、画素カソード電極２４Ｓと重畳する領域にコンタクトホールＣＨ６が設けられる。カソード電極２２は、コンタクトホールＣＨ６の底部で、接合部材２５Ｓを介して画素カソード電極２４Ｓと電気的に接続される。

【0059】

以上のように複数の発光素子３は画素Ｐｉｘごとに設けられた画素カソード電極２４Ｓに電気的に接続される。そして、複数の画素カソード電極２４Ｓは、画素行ＰｉｘＬに共通して設けられた画素カソード配線ＬＶＳＳに接続される。これにより、複数の発光素子３には、画素Ｐｉｘごとに画素カソード電極２４Ｓを介してカソード電源電位ＰＶＳＳ（基準電位）が供給されるので、各画素Ｐｉｘに供給されるカソード電源電位ＰＶＳＳのばらつきを抑制することができる。

【0060】

次に、アレイ基板２の検査方法について説明する。図７は、実施形態に係る表示装置の検査システムの構成例を示すブロック図である。図７に示すように、本実施形態の検査システム１００は、発光素子３が未実装のアレイ基板２と、検査治具７と、検査用制御回路１０１と、検査用駆動回路１０４と、検出回路１０５と、演算回路１０２と、記憶回路１０３と、を有する。

【0061】

検査システム１００の検査対象となるアレイ基板２は、発光素子３が未実装のアレイ基板２、すなわち、発光素子３が実装される前のアレイ基板２が使用される。発光素子３が未実装のアレイ基板２では、実装電極２４及び画素カソード電極２４Ｓが最表面に設けられる。

【0062】

検査用制御回路１０１は、アレイ基板２の各種検査を制御する回路である。検査用制御回路１０１は、駆動ＩＣ２１０（図１参照）に含まれていてもよいし、駆動ＩＣ２１０とは別の検査用のＩＣとして個別に設けられていてもよい。検査用駆動回路１０４は、検査用制御回路１０１からの制御信号に基づいて、映像信号線Ｌ２を介して、アレイ基板２の各画素Ｐｉｘに検査信号ＶＴＧを供給する回路である。検査信号ＶＴＧは、表示の際に映像信号線Ｌ２に供給される映像信号Ｖｓｉｇに対応する電圧信号である。

【0063】

検出回路１０５は、アレイ基板２から出力された出力信号Ｖｏを検出する回路である。検出回路１０５は、出力信号Ｖｏに基づいて、各画素Ｐｉｘの電気特性を検出する。電気特性は、例えば、駆動トランジスタＤＲＴに流れる電流Ｉｄｓの電流値等である。検査用制御回路１０１は、検出回路１０５からの出力信号Ｖｏに基づいて、発光素子３が未実装の状態で、各画素Ｐｉｘの特性を取得する。

【0064】

記憶回路１０３は、検出回路１０５で検出された出力信号Ｖｏに基づいて、各画素Ｐｉｘの電気特性を記憶する回路である。演算回路１０２は、各画素Ｐｉｘの電気特性に基づいて、各画素Ｐｉｘの補正値を演算する回路である。また、演算回路１０２は、各画素Ｐｉｘの電気特性と、発光素子検査装置２００から取得した発光素子３の特性とを比較して、各画素Ｐｉｘに適合する発光素子３を選択することができる。

【0065】

検査治具７は、画素Ｐｉｘの特性を検査するための治具である。より具体的には、図８は、検査治具を模式的に示す断面図である。図９は、検査治具を模式的に示す平面図である。図８に示すように、検査治具７は、検査用基板７１と、第１接続端子７２と、第２接続端子７３と、第１電極７４と、第２電極７５と、誘電体層７６と、を含む。検査用基板７１は、絶縁基板であり、アレイ基板２と対向して配置される。検査用基板７１のアレイ基板２と対向する面に、第２電極７５、誘電体層７６、第１電極７４の順に積層される。第１電極７４と、第２電極７５とは、誘電体層７６を挟んで対向して設けられ、第１電極７４と、第２電極７５との間に検査用容量Ｃａｎが形成される。誘電体層７６は、第１電極７４に重ならない位置で第２電極７５を露出する開口部７６ａを有し、開口部７６ａにおいて第２電極７５と第２接続端子７３が接触して繋がっている。

【0066】

第１接続端子７２及び第２接続端子７３は、それぞれ、検査用基板７１のアレイ基板２と対向する面に垂直な方向に突出する柱状に形成される。第１接続端子７２は、第１電極７４に接続される。第２接続端子７３は、第２電極７５に接続される。このような構成により、第１接続端子７２と第２接続端子７３との間に検査用容量Ｃａｎが形成される。検査システム１００は、第１接続端子７２をアレイ基板２の実装電極２４に電気的に接続し、第２接続端子７３を画素カソード電極２４Ｓに電気的に接続する。

【0067】

また、図８において実装電極２４と第１接続端子７２の間に接合部材２５が設けられており、画素カソード電極２４Ｓと第２接続端子７３の間に接合部材２５Ｓが設けられているが、この例に限らず、接合部材２５、２５Ｓが実装電極２４及び画素カソード電極２４Ｓ上に形成される前に、アレイ基板２に検査用基板７１を当てるものであってもよい。その場合、第１接続端子７２は実装電極２４に直接接触し、第２接続端子７３は画素カソード電極２４Ｓに直接接触することになる。そして、検査治具７による検査後に、実装電極２４及び画素カソード電極２４Ｓ上に接合部材２５、２５Ｓが塗布形成され、各発光素子３が実装される。

【0068】

図９に示すように、検査治具７がアレイ基板２に接続された場合に、第１電極７４は、複数の実装電極２４と対向して設けられる。例えば、第１電極７４は、複数の実装電極２４Ｒ、２４Ｇ、２４Ｂと重畳するようにＬ字状に形成され、画素カソード電極２４Ｓとは非重畳に設けられる。１つの第１電極７４は、複数の実装電極２４Ｒ、２４Ｇ、２４Ｂと電気的に接続される。

【0069】

また、実装電極２４にはそれぞれ、検査用の接続部２４ａが設けられている。接続部２４ａは、発光素子３と重畳しない位置に設けられ、実装電極２４の１辺から突出して形成される。複数の接続部２４ａが設けられているので、検査治具７とアレイ基板２との位置ずれが生じた場合であっても、実装電極２４と第１接続端子７２との接続を確保することができる。

【0070】

第２電極７５は、複数の実装電極２４及び画素カソード電極２４Ｓと対向して配置される。第２電極７５は、第１電極７４と重畳し、かつ、第１電極７４よりも大きい面積を有する。このような構成により、検査治具７は、検査用容量Ｃａｎの容量値を、画素回路ＰＩＣＡの第１容量Ｃｓ１及び第２容量Ｃｓ２よりも大きくすることができる。また、検査治具７は、実装電極２４及び画素カソード電極２４Ｓの形状が異なる場合であっても、検査治具７を用いてアレイ基板２の検査を行うことができる。

【0071】

また、図８及び図９では、検査治具７は、１つの画素Ｐｉｘに接続されている。ただし、これに限定されず、検査治具７は、複数の画素Ｐｉｘに接続されていてもよい。すなわち、検査用基板７１が複数の画素Ｐｉｘを覆って大きい面積を有して設けられ、第１接続端子７２、第２接続端子７３、第１電極７４、第２電極７５及び誘電体層７６が、画素Ｐｉｘごとに分離して検査用基板７１に配列されていてもよい。この場合であっても、検査システム１００は、画素回路ＰＩＣＡを画素Ｐｉｘごとに駆動することで、画素Ｐｉｘごとの特性を取得することができる。

【0072】

また、第１電極７４は１つの画素Ｐｉｘが有する複数の実装電極２４に電気的に接続されているが、これに限定されない。第１電極７４は実装電極２４ごとに分離して設けられていてもよく、検査システム１００は、画素４９（副画素）ごとに特性を検出することもできる。すなわち、以下の説明では、「画素Ｐｉｘごと」を「画素４９（副画素）ごと」と読み替えることもできる。

【0073】

図１０は、アレイ基板の検査方法を説明するための回路図である。図１０に示すように、アレイ基板２の検査において、発光素子３が未実装のアレイ基板２に検査治具７が接続される。すなわち、図３に示した画素回路ＰＩＣＡにおいて、発光素子３に換えて検査用容量Ｃａｎが接続される。図１０に示すように、検査用容量Ｃａｎの一端側（第１接続端子７２）は、アノード電極２３を介して、駆動トランジスタＤＲＴ及びリセットトランジスタＲＳＴ等に電気的に接続される。検査用容量Ｃａｎの他端側（第２接続端子７３）は、カソード電源線Ｌ１０を介して、カソード電源電位ＰＶＳＳに接続される。

【0074】

発光素子３が未実装のアレイ基板２は、仮に検査治具７を接続しない状態では、アノード側（実装電極２４）と、カソード側（画素カソード電極２４Ｓ）との間がオープン（開放状態）にされる。このため、発光素子３が未実装のアレイ基板２では、画素Ｐｉｘの特性（例えば、駆動トランジスタＤＲＴの特性）を検出することが困難である。本実施形態では、発光素子３が未実装のアレイ基板２に検査治具７を接続することで、発光素子３が実装される実装電極２４と、画素カソード電極２４Ｓとの間が電気的に接続され、画素Ｐｉｘの特性を検査することが可能になる。

【0075】

アレイ基板２の検査方法の一例として、検査用制御回路１０１（図７参照）は、アレイ基板２の駆動回路１２を動作させて、駆動回路１２から出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴに駆動信号を供給する。これにより、検査用制御回路１０１は、画素Ｐｉｘの各トランジスタのオン、オフを制御する。例えば、検査用制御回路１０１は、書き込み期間Ｔ１に、出力トランジスタＢＣＴ及び画素選択トランジスタＳＳＴをオン（導通状態）とし、初期化トランジスタＩＳＴ及びリセットトランジスタＲＳＴをオフ（非導通状態）とする。

【0076】

そして、検査用駆動回路１０４は、書き込み期間Ｔ１に、映像信号線Ｌ２に検査信号ＶＴＧを供給する。検査信号ＶＴＧは、画素選択トランジスタＳＳＴを介して駆動トランジスタＤＲＴのゲートに供給される。この際、出力トランジスタＢＣＴはオンとなっているので、駆動トランジスタＤＲＴには、検査信号ＶＴＧに応じた電流Ｉｄｓが流れる。電流Ｉｄｓは、アノード電極２３を介して検査治具７の検査用容量Ｃａｎに流れ、検査用容量Ｃａｎに電荷が蓄積される。

【0077】

次に、検査用制御回路１０１は、読み出し期間Ｔ２に、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ及び画素選択トランジスタＳＳＴをオフ（非導通状態）とし、リセットトランジスタＲＳＴをオン（導通状態）とする。また、検出回路１０５は、リセット電源線Ｌ３に接続される。これにより、カソード電源線Ｌ１０、検査用容量Ｃａｎ、アノード電極２３、リセットトランジスタＲＳＴ及びリセット電源線Ｌ３を経由する信号取り出し経路が形成される。書き込み期間Ｔ１で検査用容量Ｃａｎに蓄積された電荷は、読み出し期間Ｔ２で、出力信号ＶｏとしてリセットトランジスタＲＳＴ及びリセット電源線Ｌ３を介して検出回路１０５に出力される。

【0078】

以上のように、検査システム１００は、アレイ基板２から出力された出力信号Ｖｏを検出することで、画素Ｐｉｘごとの特性（例えば、駆動トランジスタＤＲＴを流れる電流Ｉｄｓに関する特性）を取得することができる。言い換えると、検査システム１００は、発光素子３が未実装の状態で、アレイ基板２（画素回路ＰＩＣＡ）のみに起因する画素Ｐｉｘの特性のばらつきを取得することができる。あるいは、検査用駆動回路１０４は、異なる電圧の検査信号ＶＴＧを供給して、駆動トランジスタＤＲＴの閾値電圧Ｖｔｈや、検査信号ＶＴＧと電流Ｉｄｓとの関係を取得してもよい。また、検査システム１００は、出力信号Ｖｏに基づいて、アレイ基板２のアノード－カソード間のショートの有無（実装電極２４と画素カソード電極２４Ｓ間のショート）を検出することもできる。

【0079】

また、検査システム１００は、アレイ基板２に検査治具７を接続して、画素Ｐｉｘの表示に用いられる画素回路ＰＩＣＡを、検査用回路として共用することで、画素Ｐｉｘごとの特性を取得することができる。したがって、検査治具７には検査用容量Ｃａｎが形成されるのみであり、検査治具７に検査用のトランジスタ等の検査用素子を設ける場合に比べて、検査治具７の構成を簡易にすることができる。

【0080】

図１１は、実施形態に係るアレイ基板の検査方法を説明するためのフローチャートである。図１１に示すように、検査システム１００は、アレイ基板２の検査方法として、アレイ基板検査工程（ステップＳＴ１１からステップＳＴ１４）と、発光素子検査工程（ステップＳＴ１５からステップＳＴ１７）とを有する。

【0081】

アレイ基板検査工程では、検査システム１００は、発光素子３が未実装のアレイ基板２を用意する（ステップＳＴ１１）。

【0082】

次に、検査システム１００は、アレイ基板２を検査する（ステップＳＴ１２）。具体的には、検査システム１００は、図８から図１０に示したように、第１接続端子７２と、第２接続端子７３と、第１接続端子７２と第２接続端子７３との間に設けられた検査用容量Ｃａｎとを含む検査治具７を用い、第１接続端子７２を実装電極２４に接続し、第２接続端子７３を画素カソード電極２４Ｓに接続する。このように、検査システム１００は、発光素子３が未実装のアレイ基板２に検査治具７を接続し、検査用駆動回路１０４は、画素Ｐｉｘごとに画素回路ＰＩＣＡを駆動する。検査用駆動回路１０４は、検査用制御回路１０１からの制御信号に基づいて、駆動トランジスタＤＲＴに検査信号ＶＴＧを供給する。

【0083】

検出回路１０５は、検査信号ＶＴＧに応じて駆動トランジスタＤＲＴから出力された出力信号Ｖｏを、画素Ｐｉｘごとに検出する。これにより、検査システム１００は、出力信号Ｖｏに基づいて画素Ｐｉｘごとの特性を取得する（ステップＳＴ１３）。画素Ｐｉｘごとの特性は、例えば図１２に示すテーブルＴＡとして、記憶回路１０３に記憶される。

【0084】

また、検査用制御回路１０１は、出力信号Ｖｏに基づいて、画素Ｐｉｘごとの補正データを取得する（ステップＳＴ１４）。画素Ｐｉｘごとの補正データは、アレイ基板２に起因するばらつきを補正するデータである。画素Ｐｉｘごとの補正データは、例えば、補正映像信号ΔＶｓｉｇ（図１２のテーブルＴＡ参照）として記憶回路に記憶される。演算回路１０２は、出力信号Ｖｏに基づいて画素Ｐｉｘごとの補正映像信号ΔＶｓｉｇを演算する。補正映像信号ΔＶｓｉｇは、ホストＩＣから供給される映像信号Ｖｓｉｇを補正する信号であり、出力信号Ｖｏに基づいて演算された駆動トランジスタＤＲＴの特性ばらつきを補完するように、画素Ｐｉｘごとに演算で求められた情報である。

【0085】

検査システム１００は、ステップＳＴ１１からステップＳＴ１４に示したアレイ基板検査工程に加え、発光素子検査工程を行ってもよい。発光素子検査工程では、まず、支持基板上に発光素子３を形成する（ステップＳＴ１５）。支持基板は、例えばサファイア基板である。

【0086】

次に、発光素子検査装置２００（図７参照）は、支持基板上の発光素子３の特性を検査する（ステップＳＴ１６）。発光素子３の特性は、例えば、発光素子３の立ち上がり電圧Ｖｆや主波長等である。

【0087】

検査用制御回路１０１は、発光素子検査装置２００から発光素子３ごとの特性を取得する（ステップＳＴ１７）。発光素子３ごとの特性は、例えば図１２に示すテーブルＴＢとして記憶回路１０３に記憶される。検査用制御回路１０１は、発光素子３の立ち上がり電圧Ｖｆや、主波長等の情報を個別に記憶回路１０３に記憶させてもよいし、特性ａ、ｂ、ｃのように、発光素子３の特性を所定の範囲でランク分けして記憶してもよい。

【0088】

なお、検査システム１００は、発光素子検査工程を行わず、あらかじめ取得された発光素子３の特性に関する情報をテーブルＴＢとして取得してもよい。また、発光素子３の特性を個別に取得する場合に限定されず、ひとまとまりの複数の発光素子３ごとに特性を取得してもよい。

【0089】

次に、検査システム１００は、画素Ｐｉｘごとの特性と、発光素子３ごとの特性とに基づいて、画素Ｐｉｘに適合する発光素子３を選択する（ステップＳＴ２１）。図１２は、画素に適合する発光素子の選択方法の一例を説明する説明図である。図１２のテーブルＴＡに示すように、画素Ｐｉｘは、特性（例えば、駆動トランジスタＤＲＴに流れる電流Ｉｄｓの電流値）に応じて、特性Ａ、Ｂ、Ｃのようにランク分けされている。例えば、特性Ａ、Ｂ、Ｃの順に電流Ｉｄｓが小さくなるように、ランク分けされているとする。また、特性ＮＧは、画素Ｐｉｘの不良が発生しており、発光素子３が実装されない画素Ｐｉｘである。

【0090】

図１２のテーブルＴＢに示すように、発光素子３は、特性（例えば、立ち上がり電圧Ｖｆの電圧値や主波長）に応じて、特性ａ、ｂ、ｃのようにランク分けされている。例えば、図１２に示す例では、特性ａ、ｂ、ｃの順に立ち上がり電圧Ｖｆが小さくなるように、ランク分けされているとする。

【0091】

検査システム１００は、画素Ｐｉｘごとの表示画質のばらつきが小さくなるように、発光素子３を選択する。例えば、電流Ｉｄｓが大きい特性Ａを有する画素Ｐｉｘ（１、１）には、立ち上がり電圧Ｖｆが大きい特性ａの発光素子３－１を選択する。電流Ｉｄｓが小さい特性Ｃを有する画素Ｐｉｘ（１、２）には、立ち上がり電圧Ｖｆが小さい特性ｃの発光素子３－３を選択する。電流Ｉｄｓが中程度の特性Ｂを有する画素Ｐｉｘ（ｍ、ｎ）には、立ち上がり電圧Ｖｆが中程度の特性ｂの発光素子３－２を選択する。ＮＧの画素Ｐｉｘ（２、１）には、発光素子３を非選択とする。

【0092】

次に、図１１に戻って、製造装置は、検査システム１００により選択された発光素子３をアレイ基板２に実装する（ステップＳＴ２２）。これにより、画素Ｐｉｘごとの特性のばらつきに起因する表示画質のばらつきを抑制することができる。また、ＮＧの画素Ｐｉｘ（２、１）には、発光素子３を実装しないで、滅点処理を施す。これにより、表示装置１の製造コストを抑制することができる。

【0093】

次に、検査システム１００は、発光素子３の点灯検査を行う（ステップＳＴ２３）。ステップＳＴ２３では、アレイ基板２に発光素子３が実装され、素子絶縁膜９７及びカソード電極２２（図４参照）が設けられていない状態で点灯検査が行われる。

【0094】

図１３は、発光素子の点灯検査を説明するためのブロック図である。検査システム１００は、アレイ基板２に実装された発光素子３の点灯検査を行い、必要に応じて発光素子３のリペアも行ってもよい。図１３に示すように、検査システム１００は、さらに点灯検査装置７Ａと、光検出装置１０６と、画像処理回路１０７と、プレス装置２２０と、レーザ装置２３０と、ヒータ電源２４０とを含む。

【0095】

点灯検査装置７Ａは、複数の発光素子３の点灯検査を行うための検査基板である。点灯検査装置７Ａは、検査用基板７１Ａと、検査用電極７２Ａとを有する。検査用基板７１Ａは、アレイ基板２と対向する。検査用電極７２Ａは、検査用基板７１Ａの、アレイ基板２と対向する面に設けられる。検査用電極７２Ａは、複数の発光素子３のカソード（ｎ型クラッド層３７（図６参照））に接続される。検査用電極７２Ａは、点灯検査の際に発光素子３のカソード電極２２として機能する。

【0096】

検査用駆動回路１０４は、検査用制御回路１０１からの制御信号に基づいて、アレイ基板２にアノード電源電位ＰＶＤＤを供給し、点灯検査装置７Ａにカソード電源電位ＰＶＳＳを供給する。各発光素子３には、アノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差に応じた電流が流れ、発光する。なお、検査用駆動回路１０４は、検査用駆動信号として発光素子３が点灯する電位を供給すればよく、表示装置１の表示におけるアノード電源電位ＰＶＤＤ及びカソード電源電位ＰＶＳＳと異なる電位を供給してもよい。

【0097】

光検出装置１０６は、複数の発光素子３からそれぞれ出射された光を検出する。光検出装置１０６は、例えば、ＣＣＤ等の撮像素子を有する画像センサである。画像処理回路１０７は、光検出装置１０６からの検出信号（画像データ）を受け取って、画像処理を行うことで、複数の発光素子３のそれぞれの点灯状態（例えば輝度）を解析する。画像処理回路１０７は、複数の発光素子３の点灯状態に関する情報を検査用制御回路１０１に出力する。

【0098】

検査用制御回路１０１は、画像処理回路１０７からの情報に基づいて、複数の発光素子３のそれぞれの点灯状態を判断する。例えば、発光素子３から出射された光の輝度が、所定の範囲内であれば、検査用制御回路１０１は、発光素子３の点灯状態が良好であると判断する。検査用制御回路１０１は、発光素子３から出射された光の輝度が、基準値よりも小さい場合に、発光素子３が非点灯状態であると判断する。また、検査用制御回路１０１は、全ての発光素子３の個数に対する、非点灯状態の発光素子３の個数の割合を接続不良率として演算する。また、検査用制御回路１０１は、点灯状態の発光素子３と非点灯状態の発光素子３のそれぞれの位置を演算する。

【0099】

検査用制御回路１０１は、接続不良率が所定の基準値よりも大きい場合、すなわち、非点灯状態の発光素子３が所定数存在する場合に、プレス装置２２０、レーザ装置２３０及びヒータ電源２４０の少なくとも一つ以上に制御信号を出力して、発光素子３のリペアを行う。プレス装置２２０は、不良が発生した複数の発光素子３をアレイ基板２側に加圧して、複数の発光素子３と実装電極２４とを接続させる。また、レーザ装置２３０及びヒータ電源２４０は、プレス装置２２０により複数の発光素子３を加圧した状態で、複数の発光素子３及びアレイ基板２を加熱することで、複数の発光素子３と実装電極２４とを接続させる。

【0100】

なお、検査システム１００は、図１３に示すプレス装置２２０、レーザ装置２３０及びヒータ電源２４０を有していなくてもよく、複数の発光素子３の点灯検査のみを行ってもよい。

【0101】

次に、図１１に戻って、製造装置は、素子絶縁膜９７及びカソード電極２２（図４参照）を形成する（ステップＳＴ２４）。そして、製造装置は、駆動ＩＣ２１０（図１参照）をアレイ基板２に実装する（ステップＳＴ２５）。

【0102】

検査システム１００は、画素Ｐｉｘごとの補正データを駆動ＩＣ２１０に書き込み、発光素子３の点灯検査を行う（ステップＳＴ２６）。駆動ＩＣ２１０は、ホストＩＣから供給された映像信号Ｖｓｉｇに、画素Ｐｉｘごとの補正データに基づく補正映像信号ΔＶｓｉｇを加えた信号を、画素回路ＰＩＣＡの各発光素子３に供給する。これにより、表示装置１は、アレイ基板２の画素Ｐｉｘごとの特性ばらつきに起因する表示画質のばらつきを抑制することができる。

【0103】

なお、図１１に示した検査方法はあくまで一例であり、適宜変更することができる。例えば、検査システム１００は、画素Ｐｉｘごとに発光素子３を選択するステップＳＴ２１と、補正データを書き込むステップＳＴ２６のいずれか一方を省略してもよい。

【0104】

以上説明したように、本実施形態のアレイ基板２の検査方法は、複数の発光素子３が実装されるアレイ基板２の検査方法であって、アレイ基板２は、複数の画素Ｐｉｘに対応して設けられた複数のトランジスタ（駆動トランジスタＤＲＴ、リセットトランジスタＲＳＴ等）と、トランジスタに電気的に接続され、発光素子３が実装される複数の実装電極２４と、複数の実装電極２４と隣り合って設けられ、基準電位（カソード電源電位ＰＶＳＳ）に電気的に接続される画素カソード電極２４Ｓと、を有する。アレイ基板２の検査方法は、複数の発光素子３が未実装のアレイ基板２を用意するステップＳＴ１１と、第１接続端子７２と、第２接続端子７３と、第１接続端子７２と第２接続端子７３との間に設けられた検査用容量Ｃａｎとを含む検査治具７を用い、第１接続端子７２を実装電極２４に接続し、第２接続端子７３を画素カソード電極２４Ｓに接続するステップＳＴ１２と、アレイ基板２の検査を制御する検査用制御回路１０１からの制御信号に基づいて、駆動トランジスタＤＲＴに検査信号ＶＴＧが供給され、検査信号ＶＴＧに応じて駆動トランジスタＤＲＴから出力された出力信号Ｖｏを検出するステップＳＴ１３と、を有する。

【0105】

これによれば、アレイ基板２に検査治具７を接続することで、発光素子３が配置されていない状態でのアレイ基板２の特性（例えば駆動トランジスタＤＲＴの特性）を検査することができる。したがって、アレイ基板２の画素Ｐｉｘごとの特性に応じて発光素子３を選択し、あるいは、画素Ｐｉｘごとの補正データも取得できるので、画素Ｐｉｘの表示画質のばらつきを抑制することができる。結果として、パネルの歩留まり向上を図ることができる。また、不良の画素Ｐｉｘには発光素子３を実装しないことで製造コストを低減することができる。したがって、本実施形態のアレイ基板２の検査方法によれば、発光素子３が未実装のアレイ基板２の特性を良好に検出することができる。

【0106】

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

【符号の説明】

【0107】

１ 表示装置
２ アレイ基板
３、３Ｒ、３Ｇ、３Ｂ、３－１、３－２、３－３ 発光素子
７ 検査治具
１２ 駆動回路
２１ 基板
２４、２４Ｒ、２４Ｇ、２４Ｂ 実装電極
２４Ｓ 画素カソード電極
２５、２５Ｓ 接合部材
６０ カソード配線
７１ 検査用基板
７２ 第１接続端子
７３ 第２接続端子
７４ 第１電極
７５ 第２電極
７６ 誘電体層
１００ 検査システム
２１０ 駆動ＩＣ
Ｃａｎ 検査用容量
ＤＲＴ 駆動トランジスタ
ＲＳＴ リセットトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】