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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022021830
(43)【公開日】2022-02-03
(54)【発明の名称】発振回路および電子機器
(51)【国際特許分類】
H03B 5/32 20060101AFI20220127BHJP
【ＦＩ】
H03B5/32 Z
【審査請求】有
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2020125663
(22)【出願日】2020-07-22
(11)【特許番号】
(45)【特許公報発行日】2021-11-17
(71)【出願人】
【識別番号】504151365
【氏名又は名称】大学共同利用機関法人 高エネルギー加速器研究機構
(71)【出願人】
【識別番号】515217498
【氏名又は名称】株式会社Ｐｉｅｚｏ Ｓｔｕｄｉｏ
(74)【代理人】
【識別番号】100098394
【弁理士】
【氏名又は名称】山川 茂樹
(74)【代理人】
【識別番号】100064621
【弁理士】
【氏名又は名称】山川 政樹
(72)【発明者】
【氏名】野原 正也
(72)【発明者】
【氏名】木村 悟利
【テーマコード（参考）】
5J079
【Ｆターム（参考）】
5J079AA03
5J079BA22
5J079BA41
5J079EA11
5J079EA18
5J079FA05
5J079FA14
5J079FB03
5J079GA04
5J079GA09
5J079JA06
(57)【要約】
【課題】低消費電力および高速発振起動を実現する。
【解決手段】発振回路は、振動子Ｘ1と、振動子Ｘ1の両端子間に接続された容量Ｃ1，Ｃ2と、入力端子が振動子Ｘ1と容量Ｃ1との接続点に接続され、出力端子が容量Ｃ1と容量Ｃ2との接続点に接続された増幅回路Ａ1を備える。増幅回路Ａ1は、カスコード接続され、ソース端子同士の接続点が増幅回路Ａ1の出力端子に接続されたＮＭＯＳトランジスタＭ1とＰＭＯＳトランジスタＭ2と、発振停止時にトランジスタＭ1のゲート端子を電源電圧Ｖddに接続し、発振動作時にトランジスタＭ1のゲート端子と電源電圧Ｖddを切り離すＰＭＯＳトランジスタＭ3と、発振停止時にトランジスタＭ2のゲート端子をグラウンドに接続し、発振動作時にトランジスタＭ2のゲート端子とグラウンドを切り離すＮＭＯＳトランジスタＭ4と、容量Ｃcut1，Ｃcut2を含む。
【選択図】 図２
【解決手段】発振回路は、振動子Ｘ1と、振動子Ｘ1の両端子間に接続された容量Ｃ1，Ｃ2と、入力端子が振動子Ｘ1と容量Ｃ1との接続点に接続され、出力端子が容量Ｃ1と容量Ｃ2との接続点に接続された増幅回路Ａ1を備える。増幅回路Ａ1は、カスコード接続され、ソース端子同士の接続点が増幅回路Ａ1の出力端子に接続されたＮＭＯＳトランジスタＭ1とＰＭＯＳトランジスタＭ2と、発振停止時にトランジスタＭ1のゲート端子を電源電圧Ｖddに接続し、発振動作時にトランジスタＭ1のゲート端子と電源電圧Ｖddを切り離すＰＭＯＳトランジスタＭ3と、発振停止時にトランジスタＭ2のゲート端子をグラウンドに接続し、発振動作時にトランジスタＭ2のゲート端子とグラウンドを切り離すＮＭＯＳトランジスタＭ4と、容量Ｃcut1，Ｃcut2を含む。
【選択図】 図２
【特許請求の範囲】
【請求項1】
振動子と、
前記振動子の両端子間に直列に接続された第１、第２の容量と、
入力端子が前記振動子と前記第１の容量との接続点に接続され、出力端子が前記第１の容量と前記第２の容量との接続点に接続された増幅回路とを備え、
前記増幅回路は、
カスコード接続され、ソース端子同士の接続点が増幅回路の出力端子に接続された第１のＮ型トランジスタと第１のＰ型トランジスタと、
発振停止時に前記第１のＮ型トランジスタのゲート端子を電源電圧に接続し、発振動作時に前記第１のＮ型トランジスタのゲート端子と電源電圧とを切り離す第２のＰ型トランジスタと、
発振停止時に前記第１のＰ型トランジスタのゲート端子をグラウンドに接続し、発振動作時に前記第１のＰ型トランジスタのゲート端子とグラウンドとを切り離す第２のＮ型トランジスタと、
一端が増幅回路の入力端子に接続され、他端が前記第１のＮ型トランジスタのゲート端子に接続された第３の容量と、
一端が増幅回路の入力端子に接続され、他端が前記第１のＰ型トランジスタのゲート端子に接続された第４の容量とを少なくとも含むことを特徴とする発振回路。
前記振動子の両端子間に直列に接続された第１、第２の容量と、
入力端子が前記振動子と前記第１の容量との接続点に接続され、出力端子が前記第１の容量と前記第２の容量との接続点に接続された増幅回路とを備え、
前記増幅回路は、
カスコード接続され、ソース端子同士の接続点が増幅回路の出力端子に接続された第１のＮ型トランジスタと第１のＰ型トランジスタと、
発振停止時に前記第１のＮ型トランジスタのゲート端子を電源電圧に接続し、発振動作時に前記第１のＮ型トランジスタのゲート端子と電源電圧とを切り離す第２のＰ型トランジスタと、
発振停止時に前記第１のＰ型トランジスタのゲート端子をグラウンドに接続し、発振動作時に前記第１のＰ型トランジスタのゲート端子とグラウンドとを切り離す第２のＮ型トランジスタと、
一端が増幅回路の入力端子に接続され、他端が前記第１のＮ型トランジスタのゲート端子に接続された第３の容量と、
一端が増幅回路の入力端子に接続され、他端が前記第１のＰ型トランジスタのゲート端子に接続された第４の容量とを少なくとも含むことを特徴とする発振回路。
【請求項2】
請求項１記載の発振回路において、
前記振動子は、ランガサイト型圧電単結晶の振動子であることを特徴とする発振回路。
前記振動子は、ランガサイト型圧電単結晶の振動子であることを特徴とする発振回路。
【請求項3】
請求項１または２記載の発振回路において、
前記増幅回路は、
前記第１のＮ型トランジスタと、
前記第１のＰ型トランジスタと、
発振停止時にＬｏｗとなる第１のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＮ型トランジスタのゲート端子に接続され、ソース端子が前記電源電圧に接続された前記第２のＰ型トランジスタと、
発振停止時にＨｉｇｈとなる第２のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＰ型トランジスタのゲート端子に接続され、ソース端子がグラウンドに接続された前記第２のＮ型トランジスタと、
前記第３、第４の容量と、
発振停止時に前記第１のＮ型トランジスタのドレイン端子と前記電源電圧とを切り離し、発振動作時に前記第１のＮ型トランジスタのドレイン端子と前記電源電圧とを接続する第１のスイッチと、
発振停止時に前記第１のＰ型トランジスタのドレイン端子とグラウンドとを切り離し、発振動作時に前記第１のＰ型トランジスタのドレイン端子とグラウンドとを接続する第２のスイッチとから構成されることを特徴とする発振回路。
前記増幅回路は、
前記第１のＮ型トランジスタと、
前記第１のＰ型トランジスタと、
発振停止時にＬｏｗとなる第１のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＮ型トランジスタのゲート端子に接続され、ソース端子が前記電源電圧に接続された前記第２のＰ型トランジスタと、
発振停止時にＨｉｇｈとなる第２のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＰ型トランジスタのゲート端子に接続され、ソース端子がグラウンドに接続された前記第２のＮ型トランジスタと、
前記第３、第４の容量と、
発振停止時に前記第１のＮ型トランジスタのドレイン端子と前記電源電圧とを切り離し、発振動作時に前記第１のＮ型トランジスタのドレイン端子と前記電源電圧とを接続する第１のスイッチと、
発振停止時に前記第１のＰ型トランジスタのドレイン端子とグラウンドとを切り離し、発振動作時に前記第１のＰ型トランジスタのドレイン端子とグラウンドとを接続する第２のスイッチとから構成されることを特徴とする発振回路。
【請求項4】
請求項１乃至３のいずれか１項に記載の発振回路を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、振動子を用いた発振回路に関するものである。
【背景技術】
【0002】
近年、携帯電話機やＩｏＴ（Internet-Of-Things）機器などの無線回路付き小型電子機器においては、バッテリーの長寿命化が求められていることから、機器に使われている電子回路や電子部品の低消費電力化が重要技術課題となっている。
【0003】
小型電子機器では、従来から、図１０に示すような水晶振動子を用いたインバータベースのピアース（Pierce）発振回路が広く使われている（特許文献１、特許文献２、特許文献３参照）。ピアース発振回路は、水晶振動子Ｘ10と、インバータＩＮＶ10と、容量Ｃ10，Ｃ11とから構成される。
【0004】
ピアース発振回路は、構成がシンプルなことから、長い間使われてきた。しかしながら、ピアース発振回路は、発振するための電圧成分が大きく取れず、定常的に電流を流すために消費電力が大きい、という課題があった。また、ピアース発振回路は、発振起動時間が遅いという課題があった。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特許第３４０９０６１号公報
【特許文献2】特開２００４－３２８２５７号公報
【特許文献3】国際公開ＷＯ２０１３／０３５３４６号
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、上記課題を解決するためになされたもので、低消費電力および高速発振起動を実現することができる発振回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の発振回路は、振動子と、前記振動子の両端子間に直列に接続された第１、第２の容量と、入力端子が前記振動子と前記第１の容量との接続点に接続され、出力端子が前記第１の容量と前記第２の容量との接続点に接続された増幅回路とを備え、前記増幅回路は、カスコード接続され、ソース端子同士の接続点が増幅回路の出力端子に接続された第１のＮ型トランジスタと第１のＰ型トランジスタと、発振停止時に前記第１のＮ型トランジスタのゲート端子を電源電圧に接続し、発振動作時に前記第１のＮ型トランジスタのゲート端子と電源電圧とを切り離す第２のＰ型トランジスタと、発振停止時に前記第１のＰ型トランジスタのゲート端子をグラウンドに接続し、発振動作時に前記第１のＰ型トランジスタのゲート端子とグラウンドとを切り離す第２のＮ型トランジスタと、一端が増幅回路の入力端子に接続され、他端が前記第１のＮ型トランジスタのゲート端子に接続された第３の容量と、一端が増幅回路の入力端子に接続され、他端が前記第１のＰ型トランジスタのゲート端子に接続された第４の容量とを少なくとも含むことを特徴とするものである。
【0008】
また、本発明の発振回路の１構成例において、前記振動子は、ランガサイト型圧電単結晶の振動子である。
また、本発明の発振回路の１構成例において、前記増幅回路は、前記第１のＮ型トランジスタと、前記第１のＰ型トランジスタと、発振停止時にＬｏｗとなる第１のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＮ型トランジスタのゲート端子に接続され、ソース端子が前記電源電圧に接続された前記第２のＰ型トランジスタと、発振停止時にＨｉｇｈとなる第２のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＰ型トランジスタのゲート端子に接続され、ソース端子がグラウンドに接続された前記第２のＮ型トランジスタと、前記第３、第４の容量と、発振停止時に前記第１のＮ型トランジスタのドレイン端子と前記電源電圧とを切り離し、発振動作時に前記第１のＮ型トランジスタのドレイン端子と前記電源電圧とを接続する第１のスイッチと、発振停止時に前記第１のＰ型トランジスタのドレイン端子とグラウンドとを切り離し、発振動作時に前記第１のＰ型トランジスタのドレイン端子とグラウンドとを接続する第２のスイッチとから構成されることを特徴とするものである。
また、本発明の電子機器は、上記の発振回路を備えたことを特徴とするものである。
また、本発明の発振回路の１構成例において、前記増幅回路は、前記第１のＮ型トランジスタと、前記第１のＰ型トランジスタと、発振停止時にＬｏｗとなる第１のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＮ型トランジスタのゲート端子に接続され、ソース端子が前記電源電圧に接続された前記第２のＰ型トランジスタと、発振停止時にＨｉｇｈとなる第２のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＰ型トランジスタのゲート端子に接続され、ソース端子がグラウンドに接続された前記第２のＮ型トランジスタと、前記第３、第４の容量と、発振停止時に前記第１のＮ型トランジスタのドレイン端子と前記電源電圧とを切り離し、発振動作時に前記第１のＮ型トランジスタのドレイン端子と前記電源電圧とを接続する第１のスイッチと、発振停止時に前記第１のＰ型トランジスタのドレイン端子とグラウンドとを切り離し、発振動作時に前記第１のＰ型トランジスタのドレイン端子とグラウンドとを接続する第２のスイッチとから構成されることを特徴とするものである。
また、本発明の電子機器は、上記の発振回路を備えたことを特徴とするものである。
【発明の効果】
【0009】
本発明によれば、増幅回路の第１のＮ型トランジスタのゲート端子を、第２のＰ型トランジスタのＯＮ時に電源電圧と接続し、第１の容量と第３の容量とを介して増幅回路の出力電圧を第１のＮ型トランジスタのゲート端子に帰還し、また増幅回路の第１のＰ型トランジスタのゲート端子を、第２のＮ型トランジスタのＯＮ時にグラウンドと接続し、第１の容量と第４の容量とを介して増幅回路の出力電圧を第１のＰ型トランジスタのゲート端子に帰還することにより、低消費電力および高速発振起動を実現することができる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
以下、本発明の実施例について図面を参照して説明する。まず、本実施例の発振回路の基になるコルピッツ（Colpitts）発振回路の構成を図１に示す。コルピッツ発振回路は、振動子Ｘ1と、増幅回路Ａ1と、２つの容量Ｃ1，Ｃ2とから構成される。
【0012】
このコルピッツ発振回路を基に、増幅器を低消費電力化した本実施例の発振回路を図２に示す。本実施例の発振回路は、振動子Ｘ1と、振動子Ｘ1の両端子間に直列に接続された容量Ｃ1，Ｃ2と、入力端子が振動子Ｘ1と容量Ｃ1との接続点に接続され、出力端子が容量Ｃ1と容量Ｃ2との接続点に接続された増幅回路Ａ1とを備えている。
【0013】
増幅回路Ａ1は、ソース端子が増幅回路Ａ1の出力端子に接続されたＮＭＯＳトランジスタ（Ｎ型トランジスタ）Ｍ1と、ソース端子が増幅回路Ａ1の出力端子に接続されたＰＭＯＳトランジスタ（Ｐ型トランジスタ）Ｍ2と、ゲート端子にバイアスリセット信号バーＢＲが入力され、ドレイン端子がＮＭＯＳトランジスタＭ1のゲート端子に接続され、ソース端子が電源電圧Ｖddに接続されたＰＭＯＳトランジスタＭ3と、ゲート端子にバイアスリセット信号ＢＲが入力され、ドレイン端子がＰＭＯＳトランジスタＭ2のゲート端子に接続され、ソース端子がグラウンドに接続されたＮＭＯＳトランジスタＭ4と、一端が増幅回路Ａ1の入力端子に接続され、他端がＮＭＯＳトランジスタＭ1のゲート端子に接続された容量Ｃcut1と、一端が増幅回路Ａ1の入力端子に接続され、他端がＰＭＯＳトランジスタＭ2のゲート端子に接続された容量Ｃcut2と、発振停止時にＮＭＯＳトランジスタＭ1のドレイン端子と電源電圧Ｖddとを切り離し、発振動作時にＮＭＯＳトランジスタＭ1のドレイン端子と電源電圧Ｖddとを接続するスイッチＳＷ1と、発振停止時にＰＭＯＳトランジスタＭ2のドレイン端子とグラウンドとを切り離し、発振動作時にＰＭＯＳトランジスタＭ2のドレイン端子とグラウンドとを接続するスイッチＳＷ2とから構成される。
【0014】
ＮＭＯＳトランジスタＭ1とＰＭＯＳトランジスタＭ2とは、カスコード接続されたコンプリメンタリー（相互補完）対を構成している。ＮＭＯＳトランジスタＭ1のゲート端子は、ＰＭＯＳトランジスタＭ3のＯＮ時に電源電圧Ｖddと接続され、容量Ｃ1，Ｃcut1を介して増幅回路Ａ1の出力電圧が帰還されるようになっている。ＰＭＯＳトランジスタＭ2のゲート端子は、ＮＭＯＳトランジスタＭ4のＯＮ時にグラウンドと接続され、容量Ｃ1，Ｃcut2を介して増幅回路Ａ1の出力電圧が帰還されるようになっている。
【0015】
発振起動する際は高いトランスコンダクタンスｇｍが必要であるので、バイアスリセット信号ＢＲは発振停止時にＨｉｇｈ、バイアスリセット信号バーＢＲは発振停止時にＬｏｗとなっている。したがって、ＰＭＯＳトランジスタＭ3とＮＭＯＳトランジスタＭ4がＯＮ状態となり、ＮＭＯＳトランジスタＭ1とＰＭＯＳトランジスタＭ2がＯＮ状態となる。
【0016】
また、発振停止時には発振許可信号ＥＮがＬｏｗとなり、スイッチＳＷ1，ＳＷ2がＯＦＦ状態となる。スイッチＳＷ1，ＳＷ2としては、例えばＮＭＯＳトランジスタを使用することができる。スイッチＳＷ1となるＮＭＯＳトランジスタのゲート端子には発振許可信号ＥＮが入力され、ドレイン端子が電源電圧Ｖddに接続され、ソース端子がＮＭＯＳトランジスタＭ1のドレイン端子に接続される。スイッチＳＷ2となるＮＭＯＳトランジスタのゲート端子には発振許可信号ＥＮが入力され、ドレイン端子がＰＭＯＳトランジスタＭ2のドレイン端子に接続され、ソース端子がグラウンドに接続される。
【0017】
一方、発振動作時には、バイアスリセット信号ＢＲがＬｏｗ、バイアスリセット信号バーＢＲがＨｉｇｈとなる。したがって、ＰＭＯＳトランジスタＭ3とＮＭＯＳトランジスタＭ4がＯＦＦ状態となる。このＯＦＦ状態のとき、ＰＭＯＳトランジスタＭ3は、図３（Ａ）のようにダイオードＤ1と抵抗Ｒ1とからなる等価回路で表される。また、ＮＭＯＳトランジスタＭ4は、図３（Ｂ）のようにダイオードＤ2と抵抗Ｒ2とからなる等価回路で表される。
【0018】
すなわち、ＰＭＯＳトランジスタＭ3がＯＦＦの状態では、ＮＭＯＳトランジスタＭ1のゲート電圧ＶgNは、ダイオードＤ1のリーク電流による電圧でバイアスされることになる。同様に、ＮＭＯＳトランジスタＭ4がＯＦＦの状態では、ＰＭＯＳトランジスタＭ2のゲート電圧ＶgPは、ダイオードＤ2のリーク電流による電圧でバイアスされることになる。抵抗Ｒ1はダイオードＤ1のリーク電流が流れる抵抗成分を表し、抵抗Ｒ2はダイオードＤ2のリーク電流が流れる抵抗成分を表している。
【0019】
ＰＭＯＳトランジスタＭ3を例にとると、ダイオードＤ1のリーク電流は、常にＮＭＯＳトランジスタＭ1のゲート電圧ＶgNを引き上げて、発振を維持するように働く。大信号により発振が始まると、ＮＭＯＳトランジスタＭ1のゲート端子は、容量Ｃ1，Ｃcut1を介した増幅回路Ａ1の出力からの帰還によって動的にバイアスされる。ただし、ダイオードＤ1により、ＮＭＯＳトランジスタＭ1のゲート電圧ＶgNは、最高値がＶth3＋Ｖddの電圧値にクランプされることになる（Ｖth3はＰＭＯＳトランジスタＭ3のしきい値電圧）。同様に、ダイオードＤ2により、ＰＭＯＳトランジスタＭ2のゲート電圧ＶgPは、最低値が－Ｖth4の電圧値にクランプされることになる（Ｖth4はＮＭＯＳトランジスタＭ4のしきい値電圧）。
【0020】
発振動作時における発振回路（増幅回路Ａ1）の出力電圧Ｖout、ＮＭＯＳトランジスタＭ1のゲート電圧ＶgN、ＰＭＯＳトランジスタＭ2のゲート電圧ＶgP、ＮＭＯＳトランジスタＭ1のゲート－ソース間電圧ＶgsN、ＰＭＯＳトランジスタＭ2のゲート－ソース間電圧ＶgsPの変動範囲を図４に示す。
また、発振動作時には発振許可信号ＥＮがＨｉｇｈとなり、スイッチＳＷ1，ＳＷ2がＯＮ状態となる。
また、発振動作時には発振許可信号ＥＮがＨｉｇｈとなり、スイッチＳＷ1，ＳＷ2がＯＮ状態となる。
【0021】
発振起動後の発振波形を図５に示す。ＩNはＮＭＯＳトランジスタＭ1のソース電流、ＩPはＰＭＯＳトランジスタＭ2のソース電流である。ＮＭＯＳトランジスタＭ1のゲート－ソース間電圧ＶgsNとＰＭＯＳトランジスタＭ2のゲート－ソース間電圧ＶgsPは、発振起動時（バイアスリセット信号バーＢＲと発振許可信号ＥＮがＨｉｇｈになったとき）に比較的高い電圧から始まり、その後、発振定常状態で－Ｖth4からＶth3の電圧範囲に収まることが分かる。したがって、ＮＭＯＳトランジスタＭ1とＰＭＯＳトランジスタＭ2を流れる電流は、定常状態では非常に小さくなる。
【0022】
図６は、発振定常状態における発振回路の出力電圧Ｖout、ＮＭＯＳトランジスタＭ1のソース電流ＩN、およびＰＭＯＳトランジスタＭ2のソース電流ＩPの波形を示す図である。ここでは、Ｃ1＝１８ｐＦ、Ｃ2＝９ｐＦとし、発振回路（増幅回路Ａ1）の出力端子に接続される負荷の容量を６ｐＦとした。
【0023】
比較のため、容量Ｃ1，Ｃ2と負荷容量を本実施例と同じ値にしたときのピアース発振回路の出力電圧Ｖout10と、インバータのトランジスタの電流ＩN10，ＩP10を図６に示す。図１０に示したピアース発振回路のインバータＩＮＶ10は、図７に示すようにＰＭＯＳトランジスタＭ5と、ＮＭＯＳトランジスタＭ6とから構成される。
【0024】
図６から分かるように、ピアース発振回路の電流ＩN10，ＩP10に比べ、本実施例の発振回路の電流ＩN，ＩPは、出力電圧Ｖoutが極値になるタイミングにおいてのみ流れ、また電流量も非常に小さい。したがって、本実施例によれば、発振状態において大幅な低電力化を実現できることが分かる。実際に、本実施例の発振回路の定常状態消費電力Ｐｓｓは、ピアース発振回路の定常状態消費電力に比べて約１／１０と小さいことが分かった。
【0025】
図８に、本実施例の発振回路と従来のピアース発振回路のそれぞれの位相雑音特性を示す。図８のＮ0はピアース発振回路の位相雑音を示し、Ｎ1は本実施例の発振回路の位相雑音を示している。通信機器に重要な発振回路性能である位相雑音は、従来のピアース発振回路と比較すると、発振回路の基本周波数に対するオフセット周波数が１００Ｈｚまでの範囲で約９ｄＢ改善されることが分かった。このように、本実施例の発振回路を使うことで、通信機器の低位相雑音化にも貢献できることが明らかとなった。
【0026】
次に、発振回路をより高速で発振起動させ、より低い発振起動エネルギーを実現するために、本実施例では、振動子Ｘ1としてランガサイト型圧電単結晶の振動子を用いる。ランガサイト型圧電単結晶は種々あるが、実験ではＣａ3ＴａＧａ3Ｓｉ2Ｏ14（ＣＴＧＳと呼ぶ）を用いた振動子を使った。使用したＣＴＧＳ振動子、ならびに比較のため使用した水晶振動子（Quartz）の等価回路を図９（Ａ）、図９（Ｂ）に示す。図９（Ｂ）は図９（Ａ）を簡略化した等価回路図である。図９（Ａ）、図９（Ｂ）の線１００より左側は振動子の等価回路を示し、線１００より右側は発振回路の等価回路を示している。容量ＣL、インダクタンスＬm、抵抗Ｒm、容量Ｃm、抵抗Ｒx、Ｑ値を表１に示す。
【0027】
【表1】
【0028】
振動子Ｘ1としてＣＴＧＳ振動子を用いて実験した結果、本実施例の発振回路の発振起動時間Ｔｓは０．３７ｍｓで、発振起動エネルギーＥｓは３０ｎＪとなった。一方、振動子Ｘ1として水晶振動子を用いた場合、図２の発振回路の発振起動時間Ｔｓは３．６ｍｓ、発振起動エネルギーＥｓは３２０ｎＪであった。
【0029】
したがって、振動子Ｘ1としてＣＴＧＳ振動子を用いた場合、水晶振動子を用いた場合よりも約一桁早い発振起動時間を実現することができ、発振起動エネルギーも約一桁小さくすることができ、低消費電力化を実現できることが確認された。
【0030】
以上のように、本実施例によれば、高速発振起動を実現することができ、発振起動後の定常発振状態において低消費電力の発振回路を実現することができる。
したがって、本実施例の発振回路を例えば携帯電話機やＩｏＴ機器などの電子機器に適用すれば、低消費電力の電子機器の実現に貢献することができる。
したがって、本実施例の発振回路を例えば携帯電話機やＩｏＴ機器などの電子機器に適用すれば、低消費電力の電子機器の実現に貢献することができる。
【産業上の利用可能性】
【0031】
本発明は、小型電子機器で用いる発振回路に適用することができる。
【符号の説明】
【0032】
Ａ1…増幅回路、Ｃ1，Ｃ2，Ｃcut1，Ｃcut2…容量、Ｍ1～Ｍ4…トランジスタ、ＳＷ1，ＳＷ2…スイッチ、Ｘ1…振動子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【手続補正書】
【提出日】2021-07-08
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
一端が接地端子に接続された振動子と、
一端が前記振動子の他端に接続された第１の容量と、
一端が前記第１の容量の他端に接続され、他端が前記接地端子に接続された第２の容量と、
入力端子が前記振動子と前記第１の容量との接続点に接続され、出力端子が前記第１の容量と前記第２の容量との接続点に接続された増幅回路とを備え、
前記増幅回路は、
ソース端子が前記出力端子に接続され、ドレイン端子が、発振動作時に電源端子と接続され、発振停止時に前記電源端子と切り離される第１のＮ型トランジスタと、
ソース端子が前記出力端子に接続され、ドレイン端子が、発振動作時に前記接地端子と接続され、発振停止時に前記接地端子と切り離される第１のＰ型トランジスタと、
発振停止時に前記第１のＮ型トランジスタのゲート端子を電源端子に接続し、発振動作時に前記第１のＮ型トランジスタのゲート端子と電源端子とを切り離す第２のＰ型トランジスタと、
発振停止時に前記第１のＰ型トランジスタのゲート端子を前記接地端子に接続し、発振動作時に前記第１のＰ型トランジスタのゲート端子と前記接地端子とを切り離す第２のＮ型トランジスタと、
一端が増幅回路の入力端子に接続され、他端が前記第１のＮ型トランジスタのゲート端子に接続された第３の容量と、
一端が増幅回路の入力端子に接続され、他端が前記第１のＰ型トランジスタのゲート端子に接続された第４の容量とを少なくとも含むことを特徴とする発振回路。
一端が前記振動子の他端に接続された第１の容量と、
一端が前記第１の容量の他端に接続され、他端が前記接地端子に接続された第２の容量と、
入力端子が前記振動子と前記第１の容量との接続点に接続され、出力端子が前記第１の容量と前記第２の容量との接続点に接続された増幅回路とを備え、
前記増幅回路は、
ソース端子が前記出力端子に接続され、ドレイン端子が、発振動作時に電源端子と接続され、発振停止時に前記電源端子と切り離される第１のＮ型トランジスタと、
ソース端子が前記出力端子に接続され、ドレイン端子が、発振動作時に前記接地端子と接続され、発振停止時に前記接地端子と切り離される第１のＰ型トランジスタと、
発振停止時に前記第１のＮ型トランジスタのゲート端子を電源端子に接続し、発振動作時に前記第１のＮ型トランジスタのゲート端子と電源端子とを切り離す第２のＰ型トランジスタと、
発振停止時に前記第１のＰ型トランジスタのゲート端子を前記接地端子に接続し、発振動作時に前記第１のＰ型トランジスタのゲート端子と前記接地端子とを切り離す第２のＮ型トランジスタと、
一端が増幅回路の入力端子に接続され、他端が前記第１のＮ型トランジスタのゲート端子に接続された第３の容量と、
一端が増幅回路の入力端子に接続され、他端が前記第１のＰ型トランジスタのゲート端子に接続された第４の容量とを少なくとも含むことを特徴とする発振回路。
【請求項2】
請求項１記載の発振回路において、
前記振動子は、ランガサイト型圧電単結晶の振動子であることを特徴とする発振回路。
前記振動子は、ランガサイト型圧電単結晶の振動子であることを特徴とする発振回路。
【請求項3】
請求項１または２記載の発振回路において、
前記増幅回路は、
前記第１のＮ型トランジスタと、
前記第１のＰ型トランジスタと、
発振停止時にＬｏｗとなる第１のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＮ型トランジスタのゲート端子に接続され、ソース端子が前記電源端子に接続された前記第２のＰ型トランジスタと、
発振停止時にＨｉｇｈとなる第２のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＰ型トランジスタのゲート端子に接続され、ソース端子が前記接地端子に接続された前記第２のＮ型トランジスタと、
前記第３、第４の容量と、
発振停止時に前記第１のＮ型トランジスタのドレイン端子と前記電源端子とを切り離し、発振動作時に前記第１のＮ型トランジスタのドレイン端子と前記電源端子とを接続する第１のスイッチと、
発振停止時に前記第１のＰ型トランジスタのドレイン端子と前記接地端子とを切り離し、発振動作時に前記第１のＰ型トランジスタのドレイン端子と前記接地端子とを接続する第２のスイッチとから構成されることを特徴とする発振回路。
前記増幅回路は、
前記第１のＮ型トランジスタと、
前記第１のＰ型トランジスタと、
発振停止時にＬｏｗとなる第１のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＮ型トランジスタのゲート端子に接続され、ソース端子が前記電源端子に接続された前記第２のＰ型トランジスタと、
発振停止時にＨｉｇｈとなる第２のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＰ型トランジスタのゲート端子に接続され、ソース端子が前記接地端子に接続された前記第２のＮ型トランジスタと、
前記第３、第４の容量と、
発振停止時に前記第１のＮ型トランジスタのドレイン端子と前記電源端子とを切り離し、発振動作時に前記第１のＮ型トランジスタのドレイン端子と前記電源端子とを接続する第１のスイッチと、
発振停止時に前記第１のＰ型トランジスタのドレイン端子と前記接地端子とを切り離し、発振動作時に前記第１のＰ型トランジスタのドレイン端子と前記接地端子とを接続する第２のスイッチとから構成されることを特徴とする発振回路。
【請求項4】
請求項１乃至３のいずれか１項に記載の発振回路を備えたことを特徴とする電子機器。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【0007】
本発明の発振回路は、一端が接地端子に接続された振動子と、一端が前記振動子の他端に接続された第１の容量と、一端が前記第１の容量の他端に接続され、他端が前記接地端子に接続された第２の容量と、入力端子が前記振動子と前記第１の容量との接続点に接続され、出力端子が前記第１の容量と前記第２の容量との接続点に接続された増幅回路とを備え、前記増幅回路は、ソース端子が前記出力端子に接続され、ドレイン端子が、発振動作時に電源端子と接続され、発振停止時に前記電源端子と切り離される第１のＮ型トランジスタと、ソース端子が前記出力端子に接続され、ドレイン端子が、発振動作時に前記接地端子と接続され、発振停止時に前記接地端子と切り離される第１のＰ型トランジスタと、発振停止時に前記第１のＮ型トランジスタのゲート端子を電源端子に接続し、発振動作時に前記第１のＮ型トランジスタのゲート端子と電源端子とを切り離す第２のＰ型トランジスタと、発振停止時に前記第１のＰ型トランジスタのゲート端子を前記接地端子に接続し、発振動作時に前記第１のＰ型トランジスタのゲート端子と前記接地端子とを切り離す第２のＮ型トランジスタと、一端が増幅回路の入力端子に接続され、他端が前記第１のＮ型トランジスタのゲート端子に接続された第３の容量と、一端が増幅回路の入力端子に接続され、他端が前記第１のＰ型トランジスタのゲート端子に接続された第４の容量とを少なくとも含むことを特徴とするものである。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【0008】
また、本発明の発振回路の１構成例において、前記振動子は、ランガサイト型圧電単結晶の振動子である。
また、本発明の発振回路の１構成例において、前記増幅回路は、前記第１のＮ型トランジスタと、前記第１のＰ型トランジスタと、発振停止時にＬｏｗとなる第１のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＮ型トランジスタのゲート端子に接続され、ソース端子が前記電源端子に接続された前記第２のＰ型トランジスタと、発振停止時にＨｉｇｈとなる第２のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＰ型トランジスタのゲート端子に接続され、ソース端子が前記接地端子に接続された前記第２のＮ型トランジスタと、前記第３、第４の容量と、発振停止時に前記第１のＮ型トランジスタのドレイン端子と前記電源端子電圧とを切り離し、発振動作時に前記第１のＮ型トランジスタのドレイン端子と前記電源端子とを接続する第１のスイッチと、発振停止時に前記第１のＰ型トランジスタのドレイン端子と前記接地端子とを切り離し、発振動作時に前記第１のＰ型トランジスタのドレイン端子と前記接地端子とを接続する第２のスイッチとから構成されることを特徴とするものである。
また、本発明の電子機器は、上記の発振回路を備えたことを特徴とするものである。
また、本発明の発振回路の１構成例において、前記増幅回路は、前記第１のＮ型トランジスタと、前記第１のＰ型トランジスタと、発振停止時にＬｏｗとなる第１のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＮ型トランジスタのゲート端子に接続され、ソース端子が前記電源端子に接続された前記第２のＰ型トランジスタと、発振停止時にＨｉｇｈとなる第２のバイアスリセット信号がゲート端子に入力され、ドレイン端子が前記第１のＰ型トランジスタのゲート端子に接続され、ソース端子が前記接地端子に接続された前記第２のＮ型トランジスタと、前記第３、第４の容量と、発振停止時に前記第１のＮ型トランジスタのドレイン端子と前記電源端子電圧とを切り離し、発振動作時に前記第１のＮ型トランジスタのドレイン端子と前記電源端子とを接続する第１のスイッチと、発振停止時に前記第１のＰ型トランジスタのドレイン端子と前記接地端子とを切り離し、発振動作時に前記第１のＰ型トランジスタのドレイン端子と前記接地端子とを接続する第２のスイッチとから構成されることを特徴とするものである。
また、本発明の電子機器は、上記の発振回路を備えたことを特徴とするものである。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【0012】
このコルピッツ発振回路を基に、増幅器を低消費電力化した本実施例の発振回路を図２に示す。本実施例の発振回路は、振動子Ｘ１と、振動子Ｘ
１
に直列に接続された容量Ｃ１，Ｃ２と、入力端子が振動子Ｘ１と容量Ｃ１との接続点に接続され、出力端子が容量Ｃ１と容量Ｃ２との接続点に接続された増幅回路Ａ１とを備えている。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【0014】
ＮＭＯＳトランジスタＭ１のゲート端子は、ＰＭＯＳトランジスタＭ３のＯＮ時に電源電圧Ｖｄｄと接続され、容量Ｃ１，Ｃｃｕｔ１を介して増幅回路Ａ１の出力電圧が帰還されるようになっている。ＰＭＯＳトランジスタＭ２のゲート端子は、ＮＭＯＳトランジスタＭ４のＯＮ時にグラウンドと接続され、容量Ｃ１，Ｃｃｕｔ２を介して増幅回路Ａ１の出力電圧が帰還されるようになっている。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【0027】
【表1】