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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022027070
(43)【公開日】2022-02-10
(54)【発明の名称】状態判定システム、及び工作機械
(51)【国際特許分類】
G05B 9/02 20060101AFI20220203BHJP
H01H 9/54 20060101ALI20220203BHJP
【ＦＩ】
G05B9/02 Z
H01H9/54 C
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2020130859
(22)【出願日】2020-07-31
(71)【出願人】
【識別番号】000005267
【氏名又は名称】ブラザー工業株式会社
(74)【代理人】
【識別番号】100114557
【弁理士】
【氏名又は名称】河野 英仁
(74)【代理人】
【識別番号】100078868
【弁理士】
【氏名又は名称】河野 登夫
(72)【発明者】
【氏名】磯田 康吉
【テーマコード（参考）】
5G034
5H209
【Ｆターム（参考）】
5G034AC12
5H209AA06
5H209GG13
5H209HH04
5H209HH30
5H209JJ07
5H209JJ09
(57)【要約】
【課題】良好に接点の開閉状態を検出してスイッチのオン／オフ状態を判定する状態判定システム、及び工作機械を提供する。
【解決手段】状態判定システム５は、第一接点３１を備えるスイッチ３と、第一接点３１に対応する第一固有値Ａを含む第一出力信号を出力し、第一接点３１の入力側に接続した第一出力端子１５を有する第一制御部１と、第一接点３１に対応する第一期待値Ａを記憶し、第一接点３１の出力側に接続してあり、第一接点３１が閉状態である場合に第一入力信号を入力する第一入力端子２６を有する第二制御部２とを備え、第二制御部２は、前記第一入力信号が含む第一固有値Ａが第一期待値Ａと一致する場合に、第一接点３１が閉状態であると判定する。
【選択図】図１
【解決手段】状態判定システム５は、第一接点３１を備えるスイッチ３と、第一接点３１に対応する第一固有値Ａを含む第一出力信号を出力し、第一接点３１の入力側に接続した第一出力端子１５を有する第一制御部１と、第一接点３１に対応する第一期待値Ａを記憶し、第一接点３１の出力側に接続してあり、第一接点３１が閉状態である場合に第一入力信号を入力する第一入力端子２６を有する第二制御部２とを備え、第二制御部２は、前記第一入力信号が含む第一固有値Ａが第一期待値Ａと一致する場合に、第一接点３１が閉状態であると判定する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第一接点を備えるスイッチと、
前記第一接点に対応する第一固有値を記憶し、該第一固有値を含む第一出力信号を出力し、前記第一接点の入力側に接続した第一出力端子を有する第一制御部と、
前記第一接点に対応する第一期待値を記憶し、前記第一接点の出力側に接続してあり、前記第一接点が閉状態である場合に第一入力信号を入力する第一入力端子を有する第二制御部と
を備え、
前記第二制御部は、前記第一入力信号が含む第一固有値が前記第一期待値と一致する場合に、前記第一接点が閉状態であると判定する、状態判定システム。
前記第一接点に対応する第一固有値を記憶し、該第一固有値を含む第一出力信号を出力し、前記第一接点の入力側に接続した第一出力端子を有する第一制御部と、
前記第一接点に対応する第一期待値を記憶し、前記第一接点の出力側に接続してあり、前記第一接点が閉状態である場合に第一入力信号を入力する第一入力端子を有する第二制御部と
を備え、
前記第二制御部は、前記第一入力信号が含む第一固有値が前記第一期待値と一致する場合に、前記第一接点が閉状態であると判定する、状態判定システム。
【請求項2】
前記スイッチは第二接点を備え、
前記第一制御部は、
前記第一期待値、及び前記第二接点に対応する第二期待値をさらに記憶し、
前記第一接点の出力側に接続してあり、前記第一接点が閉状態である場合に第一入力信号を入力する第二入力端子と、
前記第二接点の出力側に接続してあり、前記第二接点が閉状態である場合に第二入力信号を入力する第三入力端子と
を備え、
前記第二入力端子が入力した前記第一入力信号が含む第一固有値が前記第一期待値と一致する場合に、前記第一接点が閉状態であると判定し、
前記第三入力端子が入力した前記第二入力信号が含む第二固有値が前記第二期待値と一致する場合に、前記第二接点が閉状態であると判定し、
前記第二制御部は、
前記第二接点に対応する第二固有値、前記第一期待値、及び前記第二期待値を記憶し、
前記第二固有値を含む第二出力信号を出力し、前記第二接点の入力側に接続した第二出力端子と、
前記第二接点の出力側に接続してあり、前記第二接点が閉状態である場合に第二入力信号を入力する第四入力端子と
を備え、
前記第四入力端子が入力した前記第二入力信号が含む第二固有値が前記第二期待値と一致する場合に、前記第二接点が閉状態であると判定する、請求項１に記載の状態判定システム。
前記第一制御部は、
前記第一期待値、及び前記第二接点に対応する第二期待値をさらに記憶し、
前記第一接点の出力側に接続してあり、前記第一接点が閉状態である場合に第一入力信号を入力する第二入力端子と、
前記第二接点の出力側に接続してあり、前記第二接点が閉状態である場合に第二入力信号を入力する第三入力端子と
を備え、
前記第二入力端子が入力した前記第一入力信号が含む第一固有値が前記第一期待値と一致する場合に、前記第一接点が閉状態であると判定し、
前記第三入力端子が入力した前記第二入力信号が含む第二固有値が前記第二期待値と一致する場合に、前記第二接点が閉状態であると判定し、
前記第二制御部は、
前記第二接点に対応する第二固有値、前記第一期待値、及び前記第二期待値を記憶し、
前記第二固有値を含む第二出力信号を出力し、前記第二接点の入力側に接続した第二出力端子と、
前記第二接点の出力側に接続してあり、前記第二接点が閉状態である場合に第二入力信号を入力する第四入力端子と
を備え、
前記第四入力端子が入力した前記第二入力信号が含む第二固有値が前記第二期待値と一致する場合に、前記第二接点が閉状態であると判定する、請求項１に記載の状態判定システム。
【請求項3】
前記第一制御部及び前記第二制御部は、前記第一接点及び前記第二接点の少なくとも一方が開状態である場合に、前記スイッチは操作された、又は異常であると判定し、前記第一接点及び前記第二接点の両方が閉状態である場合に、正常であると判定する、請求項２に記載の状態判定システム。
【請求項4】
前記第一制御部及び前記第二制御部は、判定結果を他方の制御部へ送信し、
各制御部の判定結果が一致しない場合、異常であると判定する、請求項３に記載の状態判定システム。
各制御部の判定結果が一致しない場合、異常であると判定する、請求項３に記載の状態判定システム。
【請求項5】
前記第一制御部及び前記第二制御部の通信は、シリアル通信である、請求項２から４までのいずれか１項に記載の状態判定システム。
【請求項6】
複数のスイッチを備える、請求項２から５までのいずれか１項に記載の状態判定システム。
【請求項7】
前記スイッチは、さらに接点を備え、
該接点に対応する制御部を備える、請求項２から６までのいずれか１項に記載の状態判定システム。
該接点に対応する制御部を備える、請求項２から６までのいずれか１項に記載の状態判定システム。
【請求項8】
前記スイッチはノーマルクローズ型であり、非常停止時、ドアが開いた時、又は部材の位置が異常である時に接点が開状態になる請求項１から７までのいずれか１項に記載の状態判定システムを備える工作機械。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、スイッチのオン／オフ状態を判定する状態判定システム、及び工作機械に関する。
【背景技術】
【0002】
工作機械や産業用ロボット等は使用環境が安全である時のみモータ等の動力発生器に電力を供給する安全回路を有する。安全回路は、非常停止スイッチ等の安全スイッチやセーフティドアスイッチ等の安全エリアセンサからの入力信号を受け付ける。その入力信号に基づき、安全回路はスイッチの接点の開閉状態を監視してスイッチのオン／オフ状態を判定し、不具合の発生時、モータ等への駆動を停止し、不具合原因が取り除かれない場合、モータ等の再駆動を行なわない。
【0003】
スイッチの接点の開閉状態は、開閉検出回路が検出する。特許文献１の場合、接点へ入力する信号をパルス化し、送り出した波形と接点から戻ってくる信号の波形とを比較し、電源短絡ではなく、所定の経路を経たものであると認識する。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１９－１５０８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１の技術により複数の接点間での配線短絡による開閉の誤検出を防止する場合、上記パルスのタイミングをずらすことになる。工作機械の規模によっては非常停止スイッチやドアスイッチのみでも１００近く存在する。タイミング調整によりスイッチの各接点に対し誤検出が生じないようにする場合、タイミングをずらす程パルス間隔が長くなって未検出時間が長くなる。従って、スイッチのオン／オフの検出の精度が悪くなる。
この安全回路はＢ接点回路にパルステスト機能を付与した形になる。Ｂ接点回路は通常はオンであり、テストのためのオフパルスを流すことになり、オン期間は長い。スイッチの接点には最小接点電流が設定されており、通電電流を絞るには限界があり、オン期間が長い場合、スイッチ回路の消費電力が増大する。
この安全回路はＢ接点回路にパルステスト機能を付与した形になる。Ｂ接点回路は通常はオンであり、テストのためのオフパルスを流すことになり、オン期間は長い。スイッチの接点には最小接点電流が設定されており、通電電流を絞るには限界があり、オン期間が長い場合、スイッチ回路の消費電力が増大する。
【0006】
本開示は斯かる事情に鑑みてなされたものであり、良好に接点の開閉状態を検出してスイッチのオン／オフ状態を判定する状態判定システム、及び工作機械を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一態様に係る状態判定システムは、第一接点を備えるスイッチと、前記第一接点に対応する第一固有値を記憶し、該第一固有値を含む第一出力信号を出力し、前記第一接点の入力側に接続した第一出力端子を有する第一制御部と、前記第一接点に対応する第一期待値を記憶し、前記第一接点の出力側に接続してあり、前記第一接点が閉状態である場合に第一入力信号を入力する第一入力端子を有する第二制御部とを備え、前記第二制御部は、前記第一入力信号が含む第一固有値が前記第一期待値と一致する場合に、前記第一接点が閉状態であると判定する。
【0008】
上記構成によれば、通信の成立の有無、固有値と期待値との比較という複数段階で接点の開閉を判定するので、電源短絡や地絡の他に、近接する電線との混線による異常を検出でき、スイッチのオン／オフ状態を誤って判定することが防止される。スイッチのオン／オフ状態を良好に判定して、異常の有無を良好に判定できる。
第一制御部が送信する信号と第二制御部が受信する受信信号とが同期している必要がなく、クロック等を共有する必要がなく、第二制御部は第一制御部から独立して接点の開閉状態を判定できる。
固有値を含む信号のデータで判定するので、オン期間を短くすることができ、スイッチ回路における消費電力を抑制することができる。
第一制御部が送信する信号と第二制御部が受信する受信信号とが同期している必要がなく、クロック等を共有する必要がなく、第二制御部は第一制御部から独立して接点の開閉状態を判定できる。
固有値を含む信号のデータで判定するので、オン期間を短くすることができ、スイッチ回路における消費電力を抑制することができる。
【0009】
上述の状態判定システムにおいて、前記スイッチは第二接点を備え、前記第一制御部は、前記第一期待値、及び前記第二接点に対応する第二期待値をさらに記憶し、前記第一接点の出力側に接続してあり、前記第一接点が閉状態である場合に第一入力信号を入力する第二入力端子と、前記第二接点の出力側に接続してあり、前記第二接点が閉状態である場合に第二入力信号を入力する第三入力端子とを備え、前記第二入力端子が入力した前記第一入力信号が含む第一固有値が前記第一期待値と一致する場合に、前記第一接点が閉状態であると判定し、前記第三入力端子が入力した前記第二入力信号が含む第二固有値が前記第二期待値と一致する場合に、前記第二接点が閉状態であると判定し、前記第二制御部は、前記第二接点に対応する第二固有値、前記第一期待値、及び前記第二期待値を記憶し、前記第二固有値を含む第二出力信号を出力し、前記第二接点の入力側に接続した第二出力端子と、前記第二接点の出力側に接続してあり、前記第二接点が閉状態である場合に第二入力信号を入力する第四入力端子とを備え、前記第四入力端子が入力した前記第二入力信号が含む第二固有値が前記第二期待値と一致する場合に、前記第二接点が閉状態であると判定してもよい。
【0010】
上記構成によれば、スイッチが接点を二つ有し、安全システムが二重化されている場合に、制御部間で同期を取らずに、二つの接点の開閉状態を独立して判定できる。上述のように接点を多重化した場合に、接点間の同期タイミングをずらす為パルス間隔が長くなり、未検出時間が長くなるという問題も生じない。従って、良好に接点の開閉状態を検出でき、スイッチのオン／オフを判定できる。
【0011】
上述の状態判定システムにおいて、前記第一制御部及び前記第二制御部は、前記第一接点及び前記第二接点の少なくとも一方が開状態である場合に、前記スイッチは操作された、又は異常であると判定し、前記第一接点及び前記第二接点の両方が閉状態である場合に、正常であると判定してもよい。
【0012】
上記構成によれば、第一接点及び前記第二接点の両方が閉状態である場合にのみ、スイッチは正常であると判定でき、安全性が高まる。
【0013】
上述の状態判定システムにおいて、前記第一制御部及び前記第二制御部は、判定結果を他方の制御部へ送信し、各制御部の判定結果が一致しない場合、異常であると判定してもよい。
【0014】
上記構成によれば、各制御部の判定結果が一致する場合のみ、正常と判定するので、より安全性が高まる。
【0015】
上述の状態判定システムにおいて、前記第一制御部及び前記第二制御部の通信は、シリアル通信であってもよい。
【0016】
上記構成によれば、回路数が少なく低コスト、配線が簡単であり、長距離間の通信も行うことができる。クロック(タイミング)のずれが発生しにくく、ノイズにも強い
【0017】
上述の状態判定システムにおいて、複数のスイッチを備えてもよい。
【0018】
上記構成によれば、複数のスイッチを有し、安全システムが多重化されている場合に、制御部間で同期を取らずに、複数のスイッチの接点の開閉状態を独立して判定できる。上述のように接点を多重化した場合に、接点間の同期タイミングをずらす為パルス間隔が長くなり、未検出時間が長くなるという問題も生じない。従って、良好に接点の開閉状態を検出でき、スイッチのオン／オフを判定できる。
【0019】
上述の状態判定システムにおいて、前記スイッチは、さらに接点を備え、該接点に対応する制御部を備えてもよい。
【0020】
上記構成によれば、接点を三以上有し、安全システムが多重化されている場合に、制御部間で複数の接点の開閉状態を独立して良好に判定でき、スイッチのオン／オフを良好に判定できる。
【0021】
本発明の一態様に係る工作機械は、前記スイッチはノーマルクローズ型であり、非常停止時、ドアが開いた時、又は部材の位置が異常である時に接点が開状態になる上述の状態判定システムを備える。
【0022】
上記構成によれば、スイッチのオン／オフ状態を良好に判定し、異常が生じてスイッチが操作されたことを検出して、モータ等の動力発生器の駆動を停止し、不具合原因が取り除かれない場合、モータ等の再駆動を行なわないようにすることができ、製造現場の安全が良好に確保される。
【発明の効果】
【0023】
本発明の一態様に係る状態判定システムにあっては、良好に接点の開閉状態を検出してスイッチのオン／オフ状態を判定することができる。
【図面の簡単な説明】
【0024】
【図1】実施形態１に係る状態判定システムを備える工作機械を略示するブロック図である。
【図2】ＦＰＧＡ１によるパケットの送信処理の手順を示すフローチャートである。
【図3】パケットの構成例を示す概念図である。
【図4】ＦＰＧＡ２による接点の開閉状態の判定処理の手順を示すフローチャートである。
【図5】送信周期、送信パケット、ノイズ、接点の開閉、判定の回数、受信間隔、受信パケット、開閉の判定を示すタイミングチャートである。
【図6】実施形態２に係る状態判定システムを備える工作機械を略示するブロック図である。
【図7】ＦＰＧＡによるスイッチのオン／オフの判定処理の手順を示すフローチャートである。
【図8】２つのＦＰＧＡによる２つの接点の開閉の判定、２つの判定部によるスイッのオン／オフの判定を示すタイミングチャートである。
【図9】実施形態３に係る状態判定システムを備える工作機械を略示するブロック図である。
【図10】実施形態４に係る状態判定システムを備える工作機械を略示するブロック図である。
【図11】ＦＰＧＡ１によるスイッチのオン／オフの判定処理の手順を示すフローチャートである。
【発明を実施するための形態】
【0025】
（実施形態１）
以下本発明を実施形態１に係る状態判定システムを示す図面に基づいて説明する。図１は、実施形態１に係る状態判定システム５を備える工作機械１００を略示するブロック図である。
状態判定システム５は、ＦＰＧＡ１(Field Programmable Gate Array)、ＦＰＧＡ２、接点３１を有するスイッチ３を備える。工作機械１００が状態判定システム５を備え、スイッチ３がノーマルクローズ型の非常停止スイッチである場合につき説明する。本実施形態に係る状態判定システム５を適用する機械は工作機械１００に限定されない。スイッチ３は非常停止スイッチである場合に限定されず、ドアが開いた時、又は部材の位置が異常である時に接点が開状態になるものでもよい。また、スイッチはノーマルオープン型でもよい。
以下本発明を実施形態１に係る状態判定システムを示す図面に基づいて説明する。図１は、実施形態１に係る状態判定システム５を備える工作機械１００を略示するブロック図である。
状態判定システム５は、ＦＰＧＡ１(Field Programmable Gate Array)、ＦＰＧＡ２、接点３１を有するスイッチ３を備える。工作機械１００が状態判定システム５を備え、スイッチ３がノーマルクローズ型の非常停止スイッチである場合につき説明する。本実施形態に係る状態判定システム５を適用する機械は工作機械１００に限定されない。スイッチ３は非常停止スイッチである場合に限定されず、ドアが開いた時、又は部材の位置が異常である時に接点が開状態になるものでもよい。また、スイッチはノーマルオープン型でもよい。
【0026】
制御部６は工作機械１００のモータ等の動力発生器の駆動を制御する。ＦＰＧＡ２の後述する判定部２１は接点３１の開閉状態を検出し、スイッチ３のオン／オフ状態を判定して制御部６へ出力する。制御部６はスイッチ３が操作され、状態判定システム５により接点３１が開状態であると判定した場合、モータ等の駆動を停止する。集積回路（Integrated Circuit）としてＦＰＧＡの代わりに、ＡＳＩＣ（Application Specific Integrated Circuit）を用いてもよい。ＩＣとして多数のシリアルポートを用意できるものであればよい。
【0027】
ＦＰＧＡ１は、パケット生成部１１、送信部１２、メモリ１３、計時部１４、及び出力端子１５を備える。メモリ１３には接点３１に対応する識別符号である固有値Ａを記憶してある。パケット生成部１１は、メモリ１３から固有値Ａを読み出してパケットを生成する。出力端子１５は接点３１の入力側に接続してあり、生成したパケットを出力する。計時部１４は計時を行う。パケットの通信プロトコルは既存のＨＴＴＰ（Hypertext Transfer Protocol）等のものでも、独自のものでもよい。
【0028】
図２はＦＰＧＡ１によるパケットの送信処理の手順を示すフローチャートである。ＦＰＧＡ１は一定の周期で以下の送信処理を行う。
ＦＰＧＡ１はパケット生成部１１において、メモリ１３から固有値Ａを読み出す（Ｓ１）。
ＦＰＧＡ１はパケット生成部１１において、メモリ１３から固有値Ａを読み出す（Ｓ１）。
【0029】
ＦＰＧＡ１はパケット生成部１１において、固有値Ａ及びＣＲＣ符号を含むパケットを生成する（Ｓ２）。
図３はパケットの構成例を示す概念図である。パケットは、例えばヘッダ、データ、フッタにより構成する。ヘッダはスタートビットで構成する。ヘッダはアドレスを含んでもよい。データは固有値Ａを含む。フッタは、データのＣＲＣ（Cyclic Redundancy Code）符号等とエンドビットにより構成する。ＣＲＣ符号は、データの伝送が正確に行ったか否かを調べるために用いる。送信前に検査用のＣＲＣ値を算出してデータに付加し、受信時に同じ箇所のデータについて同じ手順でＣＲＣ値を算出する。両者が一致する場合、誤りがないと判定し、一致しない場合、データの一部が欠落した、又は変化したと判定する。
図３はパケットの構成例を示す概念図である。パケットは、例えばヘッダ、データ、フッタにより構成する。ヘッダはスタートビットで構成する。ヘッダはアドレスを含んでもよい。データは固有値Ａを含む。フッタは、データのＣＲＣ（Cyclic Redundancy Code）符号等とエンドビットにより構成する。ＣＲＣ符号は、データの伝送が正確に行ったか否かを調べるために用いる。送信前に検査用のＣＲＣ値を算出してデータに付加し、受信時に同じ箇所のデータについて同じ手順でＣＲＣ値を算出する。両者が一致する場合、誤りがないと判定し、一致しない場合、データの一部が欠落した、又は変化したと判定する。
【0030】
ＦＰＧＡ１は、送信部１２により、計時部１４が計時した所定のタイミングで出力端子１５からパケットを送信し（Ｓ３）、処理を終了する。
【0031】
ＦＰＧＡ２は、判定部２１、比較部２２、受信部２３、メモリ２４、計時部２５、及び入力端子２６を備える。メモリ２４には接点３１に対応し、固有値Ａと同一である期待値Ａを記憶してある。入力端子２６は、接点３１の出力側に接続してあり、接点３１が閉状態である場合にパケットを入力する。比較部２２は、パケットのデータの固有値Ａと期待値Ａとを比較する。
【0032】
受信部２３は、一定の周期で動作するが、動作の周期は送信部１２の送信の周期と同期していない。受信部２３はパケットの受信を待機する。送信部１２と同期していないので、パケットをいつ受信するかは分からない。受信部２３は接点３１が閉である場合、入力端子２６によりパケットを受信する。
【0033】
判定部２１は、パケットを時間ａ以上受信していない場合、又はパケットが破損している場合、接点３１は開状態であると判定し、パケットが正常（ＣＲＣ符号が一致する）でも固有値が期待値Ａと一致しない場合、混線等が生じ、接点３１は開状態であると判定し、スイッチ３はオフであると判定する。判定部２１は、パケットを正常に受信し、かつパケットの固有値が期待値Ａと一致した場合、接点３１は閉状態であり、スイッチ３はオンであると判定する。
【0034】
図４はＦＰＧＡ２による接点３１の開閉状態の判定処理の手順を示すフローチャートである。
ＦＰＧＡ２は計時部２５において、計時を開始する（Ｓ１１）。
ＦＰＧＡ２は受信部２３において、入力端子２６からパケットを受信したか否かを判定する（Ｓ１２）。
ＦＰＧＡ２は計時部２５において、計時を開始する（Ｓ１１）。
ＦＰＧＡ２は受信部２３において、入力端子２６からパケットを受信したか否かを判定する（Ｓ１２）。
【0035】
ＦＰＧＡ２は、受信部２３によりパケットを受信していないと判定した場合（Ｓ１２：ＮＯ）、判定部２１により時間ａが経過したか否かを判定する（Ｓ１３）。ＦＰＧＡ２は時間ａが経過していないと判定した場合（Ｓ１３：ＮＯ）、処理をＳ１２へ戻す。
ＦＰＧＡ２は時間ａが経過したと判定した場合（Ｓ１３：ＹＥＳ）、接点３１が開状態であると判定し、即ちスイッチ３はオフであり、スイッチ３が操作されたと判定する（Ｓ１４）。
ＦＰＧＡ２は時間ａが経過したと判定した場合（Ｓ１３：ＹＥＳ）、接点３１が開状態であると判定し、即ちスイッチ３はオフであり、スイッチ３が操作されたと判定する（Ｓ１４）。
【0036】
ＦＰＧＡ２は、受信部２３によりパケットを受信したと判定した場合（Ｓ１２：ＹＥＳ）、パケットが正常であるか否かを判定する（Ｓ１５）。ＦＰＧＡ２は受信部２３によりＣＲＣ値を算出し、ＣＲＣ値が一致した場合、パケットが正常であると判定する。ＦＰＧＡ２はパケットが正常でないと判定した場合（Ｓ１５：ＮＯ）、処理をＳ１４へ進める。
【0037】
ＦＰＧＡ２は受信部２３によりパケットが正常であると判定した場合（Ｓ１５：ＹＥＳ）、デコード処理を行う。
【0038】
ＦＰＧＡ２は、比較部２２において、メモリ２４から期待値Ａを読み出し、デコード処理してパケットから取り出したデータの固有値を期待値Ａと比較し、期待値Ａと一致しているか否かを判定し（Ｓ１７）、判定結果を判定部２１へ出力する。なお、デコード処理はパケットからヘッダとフッタを除去することを言う。
【0039】
ＦＰＧＡ２は、判定部２１において、固有値が期待値Ａと一致していない場合（Ｓ１７：ＮＯ）、接点３１は開状態と判定し、即ちスイッチ３はオフであると判定する（Ｓ１４）。
ＦＰＧＡ２は、判定部２１において、固有値が期待値Ａと一致している場合（Ｓ１７：ＹＥＳ）、接点３１は閉状態と判定し、即ちスイッチ３はオンであると判定する（Ｓ１８）。
ＦＰＧＡ２は、判定部２１により、判定結果を制御部６へ出力し（Ｓ１９）、処理を終止する。
制御部６は、判定部２１によりスイッチ３はオフであることを入力した場合、モータ等の駆動を停止する。
ＦＰＧＡ２は、判定部２１において、固有値が期待値Ａと一致している場合（Ｓ１７：ＹＥＳ）、接点３１は閉状態と判定し、即ちスイッチ３はオンであると判定する（Ｓ１８）。
ＦＰＧＡ２は、判定部２１により、判定結果を制御部６へ出力し（Ｓ１９）、処理を終止する。
制御部６は、判定部２１によりスイッチ３はオフであることを入力した場合、モータ等の駆動を停止する。
【0040】
図５は、送信周期、送信パケット、ノイズ、接点の開閉、判定の回数、受信間隔、受信パケット、開閉の判定を示すタイミングチャートである。ここで、説明の為に送信のパケットがない、異常データを送信する場合を示しているが、通常、送信部１２は一定の周期で、固有値Ａを含むパケットを送信する。状態判定システム５の送信部１２と受信部２３は同期せず、受信部２３はパケットを受信した時に処理する割り込む動作を行うが、安全確保のためのシステムであり、時間ａが経過しても受信していない場合、接点が開状態であると判定する。
【0041】
接点３１が開状態であるとして初期化されている。
ＦＰＧＡ１は、送信周期１回目で、正常データを含むパケットを送信部１２により送信する。このとき接点３１は開いている。接点３１が開いているので、時間ａが経過した時点Ａ（判定１回目）で、ＦＰＧＡ２は受信部２３によりパケットを入力できない。判定部２１は、Ａ点まで直前の状態（接点開）を維持し、Ａ点で改めて接点３１は開状態であると判定し、計時をクリアする。
ＦＰＧＡ１は、送信周期１回目で、正常データを含むパケットを送信部１２により送信する。このとき接点３１は開いている。接点３１が開いているので、時間ａが経過した時点Ａ（判定１回目）で、ＦＰＧＡ２は受信部２３によりパケットを入力できない。判定部２１は、Ａ点まで直前の状態（接点開）を維持し、Ａ点で改めて接点３１は開状態であると判定し、計時をクリアする。
【0042】
ＦＰＧＡ１は、送信周期２回目で、パケットを送信しない。接点３１は２回目の直前に閉状態になっている。パケットが送信されていないので、時間ａが経過した時点Ｂ（判定２回目）で、ＦＰＧＡ２は受信部２３によりパケットを入力できない。判定部２１は、Ｂ点まで、直前の状態（接点開）を維持し、Ｂ点で改めて接点３１は開状態であると判定し、計時をクリアする。
【0043】
ＦＰＧＡ１は、送信周期３回目で、正常データを含むパケットを送信部１２により送信するが、このときノイズが入る。判定部２１は、Ｂ点からＣ点（判定３回目）までの間は従前の状態を維持し、Ｃ点で破損パケットを受信部２３により受信する。判定部２１はＣ点で破損パケットを受信したので、改めて接点３１は開状態であると判定し、計時をクリアする。
【0044】
ＦＰＧＡ１は、送信周期４回目で、固有値Ａと異なる固有値を含む異常データを含むパケットを送信部１２により送信する。判定部２１は、Ｃ点からＤ点（判定４回目）までの間は従前の状態を維持し、Ｄ点で異常データを含むパケットを受信部２３により受信する。判定部２１はＤ点で異常データを含むパケットを受信したので、改めて接点３１は開状態であると判定し、計時をクリアする。
【0045】
ＦＰＧＡ２は、送信周期５回目で、正常データを含むパケットを送信部１２により送信する。判定部２１は、Ｄ点からＥ点（判定５回目）までの間は従前の状態を維持し、ＦＰＧＡ２は、Ｅ点で正常データを含むパケットを受信部２３により受信する。判定部２１はＥ点で正常データを含むパケットを受信したので、接点３１は閉状態であると判定し、出力を変更し、計時をクリアする。
【0046】
本実施形態によれば、通信の成立の有無、データの正否、固有値と期待値との比較という複数段階で接点３１の開閉を判定するので、電源短絡や地絡の他に、近接する電線との混線による異常も検出でき、スイッチのオン／オフ状態を誤って判定することが防止される。
ＦＰＧＡ１が送信する信号とＦＰＧＡ２が受信する受信信号とが同期している必要がなく、計時部等を共有する必要がなく、ＦＰＧＡ２はＦＰＧＡ１から独立して接点３１の開閉状態を判定できる。
パケットのデータの固有値で判定するので、オン期間を短くしてスイッチ回路における消費電力を抑制することができる。
ＦＰＧＡ１が送信する信号とＦＰＧＡ２が受信する受信信号とが同期している必要がなく、計時部等を共有する必要がなく、ＦＰＧＡ２はＦＰＧＡ１から独立して接点３１の開閉状態を判定できる。
パケットのデータの固有値で判定するので、オン期間を短くしてスイッチ回路における消費電力を抑制することができる。
【0047】
（実施形態２）
図６は、実施形態２に係る状態判定システム５を備える工作機械１００を略示するブロック図である。
状態判定システム５のスイッチ３は、接点３１及び接点３２を有し、接点３１及び接点３２はスイッチ３の操作に同期して開状態になる。
図６は、実施形態２に係る状態判定システム５を備える工作機械１００を略示するブロック図である。
状態判定システム５のスイッチ３は、接点３１及び接点３２を有し、接点３１及び接点３２はスイッチ３の操作に同期して開状態になる。
【0048】
状態判定システム５のＦＰＧＡ１は、パケット生成部１１、送信部１２、メモリ１３、計時部１４、判定部１６、判定部１７、比較部１８、比較部１９、受信部２０、出力端子１５、入力端子４１、入力端子４２を備える。メモリ１３には接点３１に対応する識別符号である固有値Ａ、接点３１に対応し、固有値Ａと同一である期待値Ａ、接点３２に対応し、後述する固有値Ｂと同一である期待値Ｂを記憶してある。パケット生成部１１は、メモリ１３から固有値Ａを読み出してパケットを生成する。出力端子１５は接点３１の入力側に接続してあり、生成したパケットを出力する。入力端子４１は接点３１の出力側に接続してあり、接点３１が閉状態である場合にパケットを入力する。入力端子４２は接点３２の出力側に絶縁回路４５を介して接続してあり、接点３２が閉状態である場合にパケットを入力する。
【0049】
受信部２０は、一定の周期で動作するが、動作の周期は送信部１２の送信の周期と同期していない。受信部２０はパケットの受信を待機する。受信部２０は接点３１が閉である場合、入力端子４１からパケットを受信する。受信部２０は入力端子４１から受信したパケットが正常である場合、デコード処理を行い、比較部１８へ出力する。比較部１８はデコード処理したデータが含む固有値をメモリ１３から読み出した期待値Ａと比較し、結果を判定部１７へ出力する。判定部１７は、入力端子４１からパケットを時間ａ以上受信していない場合、パケットが破損している場合、パケットが正常でも固有値が期待値Ａと一致しない場合、何れか一つでも成立すると接点３１は開状態であると判定する。判定部１７は、パケットを正常に受信し、かつパケットの固有値が期待値Ａと一致した場合、接点３１は閉状態であると判定する。
【0050】
受信部２０は接点３２が閉である場合、入力端子４２からパケットを受信する。受信部２０は入力端子４２から受信したパケットが正常である場合、デコード処理を行い、比較部１９へ出力する。比較部１９はデコード処理したデータが含む固有値をメモリ１３から読み出した期待値Ｂと比較し、結果を判定部１７へ出力する。判定部１７は、入力端子４２からパケットを時間ｂ以上受信していない場合、パケットが破損している場合、パケットが正常でも固有値が期待値Ｂと一致しない場合の何れか一つでも成立すると接点３２は開状態であると判定する。判定部１７は固有値が期待値Ｂと一致する場合、接点３２は閉状態であると判定する。
【0051】
判定部１７は、接点３１、３２の両方が閉状態である場合、スイッチ３はオン状態であると判定し、接点３１、３２の少なくとも一方が開状態である場合、スイッチ３はオフであると判定し、結果を判定部１６へ出力する。判定部１７は、結果を、絶縁回路４７を介し接続された判定部２９にも出力する。この時の通信は符号付のシリアル通信である。
【0052】
ＦＰＧＡ２は、パケット生成部２７、送信部３０、メモリ２４、計時部２５、判定部２１、判定部２９、比較部２２、比較部２８、受信部２３、出力端子４３、入力端子２６、入力端子４４を備える。メモリ２４には接点３２に対応する識別符号である固有値Ｂ、固有値Ａと同一である期待値Ａ、固有値Ｂと同一である期待値Ｂを記憶してある。パケット生成部２７は、メモリ２４から固有値Ｂを読み出してパケットを生成する。出力端子４３は接点３２の入力側に接続してあり、生成したパケットを出力する。入力端子２６は絶縁回路４６を介し接点３１の出力側に接続してあり、接点３１が閉状態である場合にパケットを入力する。入力端子４４は接点３２の出力側に接続してあり、接点３２が閉状態である場合にパケットを入力する。
【0053】
受信部２３は、所定のタイミングで動作するが、動作の周期は送信部３０の送信の周期と同期していない。受信部２３はパケットの受信を待機する。受信部２３は接点３１が閉である場合、入力端子２６からパケットを受信する。受信部２３は入力端子２６から受信したパケットが正常である場合、デコード処理を行い、比較部２２へ出力する。比較部２２はデコード処理したデータが含む固有値をメモリ２４から読み出した期待値Ａと比較し、結果を判定部２１へ出力する。判定部２１は、入力端子２６からパケットを時間ａ以上受信していない場合、パケットが破損している場合、パケットが正常でも固有値が期待値Ａと一致しない場合、接点３１は開状態であると判定する。判定部２１は、パケットを正常に受信し、かつパケットの固有値が期待値Ａと一致した場合、接点３１は閉状態であると判定する。
【0054】
受信部２３は接点３２が閉である場合、入力端子４４からパケットを受信する。受信部２３は入力端子４４から受信したパケットが正常である場合、デコード処理を行い、比較部２８へ出力する。比較部２８はデコード処理したデータが含む固有値をメモリ２４から読み出した期待値Ｂと比較し、結果を判定部２１へ出力する。判定部２１は、入力端子４４からパケットを時間ｂ以上受信していない場合、パケットが破損している場合、パケットが正常でも固有値が期待値Ｂと一致しない場合、接点３２は開状態であると判定する。判定部２９は固有値が期待値Ｂと一致する場合、接点３２は閉状態であると判定する。
【0055】
判定部２１は、接点３１、３２の両方が閉状態である場合、スイッチ３はオン状態であると判定し、接点３１、３２の少なくとも一方が開状態である場合、スイッチ３はオフ状態であると判定し、結果を判定部２９へ出力する。判定部２１は、結果を、絶縁回路４８を介し接続された判定部１６にも出力する。
【0056】
判定部１６は、判定部１７、２１が出力した結果が一致するか否かを判定する。判定部１６は、判定部１７、２１の判定結果が一致していない場合、スイッチ３はオフであり、異常であると判定する。判定部１６は判定部１７、２１の判定結果が一致している場合、即ちいずれもスイッチ３はオンであると判定した場合、スイッチ３はオンであり、正常であると判定し、いずれもスイッチ３はオフであると判定した場合、スイッチ３はオフであると判定する。判定部１６は結果を制御部６へ出力する。
【0057】
判定部２９は、判定部１７、２１が出力した判定結果が一致するか否かを判定する。判定部２９は、判定部１７、２１の判定結果が一致していない場合、スイッチ３はオフであり、異常であると判定する。判定部２９は判定部１７、２１の判定結果が一致している場合、即ちいずれもスイッチ３はオンであると判定した場合、スイッチ３はオンであり、正常であると判定し、いずれもスイッチ３はオフであると判定した場合、スイッチ３はオフであると判定する。判定部２９は結果を制御部６へ出力する。
【0058】
制御部６は、判定部１６及び判定部２９よりスイッチ３はオフであることを入力した場合、即ちスイッチ３が操作され、非常停止を行う異常事態であるからモータ等の駆動を停止する。
【0059】
図７はＦＰＧＡ１及びＦＰＧＡ２によるスイッチ３のオン／オフの判定処理の手順を示すフローチャートである。
ＦＰＧＡ１はパケット生成部１１において、メモリ１３から固有値Ａを読み出し、固有値Ａ及びＣＲＣ符号を含むパケットを生成する（Ｓ２１）。
ＦＰＧＡ１は、送信部１２により、計時部１４が計時した所定のタイミングで出力端子１５からパケットを送信する（Ｓ２２）。
ＦＰＧＡ１はパケット生成部１１において、メモリ１３から固有値Ａを読み出し、固有値Ａ及びＣＲＣ符号を含むパケットを生成する（Ｓ２１）。
ＦＰＧＡ１は、送信部１２により、計時部１４が計時した所定のタイミングで出力端子１５からパケットを送信する（Ｓ２２）。
【0060】
ＦＰＧＡ１は、入力端子４１からパケットを入力した場合に、受信部２０、比較部１８、判定部１７により、接点３１の開閉状態を判定する（Ｓ２３）。接点３１の開閉状態の判定は、図４のフローチャートの処理と同様にして行う。
【0061】
ＦＰＧＡ１は、入力端子４２からパケットを入力した場合に、受信部２０、比較部１９、判定部１７により、接点３２の開閉状態を判定する（Ｓ２４）。接点３２の開閉状態の判定は、図４のフローチャートの処理と同様にして行う。なお、Ｓ２３、Ｓ２４の順に判定を行う場合に限定されない。入力端子４２からパケットを先に入力した場合、Ｓ２４の接点３２の開閉状態の判定を先に行う。
【0062】
ＦＰＧＡ１は、判定部１７において、接点３１、３２の両方が閉状態である場合、スイッチ３はオン状態であると判定し、接点３１及び３２の少なくとも一方が開状態である場合、スイッチ３はオフ状態であると判定する（Ｓ２５）。
【0063】
ＦＰＧＡ２はパケット生成部２７において、メモリ２４から固有値Ｂを読み出し、固有値Ｂ及びＣＲＣ符号を含むパケットを生成する（Ｓ３１）。
ＦＰＧＡ２は、送信部３０により、計時部２５が計時した所定のタイミングで出力端子４３からパケットを送信する（Ｓ３２）。
ＦＰＧＡ２は、送信部３０により、計時部２５が計時した所定のタイミングで出力端子４３からパケットを送信する（Ｓ３２）。
【0064】
ＦＰＧＡ２は、入力端子２６からパケットを入力した場合に、受信部２３、比較部２２、判定部２１により、接点３１の開閉状態を判定する（Ｓ３３）。接点３１の開閉状態の判定は、図４のフローチャートの処理と同様にして行う。
【0065】
ＦＰＧＡ２は、入力端子４４からパケットを入力した場合に、受信部２３、比較部２８、判定部２１により、接点３２の開閉状態を判定する（Ｓ３４）。接点３２の開閉状態の判定は、図４のフローチャートの処理と同様にして行う。なお、Ｓ３３、Ｓ３４の順に判定を行う場合に限定されない。入力端子４４からパケットを先に入力した場合、Ｓ３４の接点３２の開閉状態の判定を先に行う。
【0066】
ＦＰＧＡ２は、判定部２１において、接点３１、３２の両方が閉状態である場合、スイッチ３はオン状態であると判定し、接点３１、３２の少なくとも一方が開状態である場合、スイッチ３はオフ状態であると判定する（Ｓ３５）。
【0067】
ＦＰＧＡ１は、判定部１７により、判定結果を判定部１６、２９へ出力する（Ｓ２６）。
ＦＰＧＡ２はＦＰＧＡ１の判定結果を入力する（Ｓ３６）。
ＦＰＧＡ２は、判定部２１により、判定結果を判定部２９、１６へ出力する（Ｓ３７）。
ＦＰＧＡ１はＦＰＧＡ２の判定結果を入力する（Ｓ２７）。
Ｓ２６、Ｓ２７の順に処理を行う場合に限定されない。ＦＰＧＡ１、ＦＰＧＡ２によるスイッチ３のオン／オフ状態の判定処理の順に基づく。ＦＰＧＡ２によるスイッチ３の正否の判定処理が先に行われた場合、ＦＰＧＡ２による判定結果の入力（Ｓ２７）がＳ２６より先に行われる。
ＦＰＧＡ２はＦＰＧＡ１の判定結果を入力する（Ｓ３６）。
ＦＰＧＡ２は、判定部２１により、判定結果を判定部２９、１６へ出力する（Ｓ３７）。
ＦＰＧＡ１はＦＰＧＡ２の判定結果を入力する（Ｓ２７）。
Ｓ２６、Ｓ２７の順に処理を行う場合に限定されない。ＦＰＧＡ１、ＦＰＧＡ２によるスイッチ３のオン／オフ状態の判定処理の順に基づく。ＦＰＧＡ２によるスイッチ３の正否の判定処理が先に行われた場合、ＦＰＧＡ２による判定結果の入力（Ｓ２７）がＳ２６より先に行われる。
【0068】
ＦＰＧＡ１は、判定部１６において、判定部１７、２１が出力した結果が一致するか否かを判定し、スイッチ３のオン／オフを判定する（Ｓ２８）。判定部１６は、判定部１７、２１の判定結果が一致していない場合、スイッチ３はオフと判定する。判定部１６は判定部１７、２１の判定結果が一致している場合、即ちいずれもスイッチ３はオンであると判定した場合、スイッチ３はオンであると判定し、いずれもスイッチ３はオフであると判定した場合、スイッチ３はオフであると判定する。
ＦＰＧＡ１は、判定部１６により判定結果を制御部６へ出力し（Ｓ２９）、処理を終了する。
ＦＰＧＡ１は、判定部１６により判定結果を制御部６へ出力し（Ｓ２９）、処理を終了する。
【0069】
ＦＰＧＡ２は、判定部２９において、判定部１７、２１が出力した結果が一致するか否かを判定し、スイッチ３のオン／オフを判定する（Ｓ３８）。判定部２９は、判定部１７、２１の判定結果が一致していない場合、スイッチ３はオフと判定する。判定部２９は判定部１７、２１の判定結果が一致している場合、即ちいずれもスイッチ３はオンであると判定した場合、スイッチ３はオンであると判定し、いずれもスイッチ３はオフであると判定した場合、スイッチ３はオフであると判定する。
ＦＰＧＡ２は、判定部２９により結果を制御部６へ出力し（Ｓ３９）、処理を終了する。
ＦＰＧＡ２は、判定部２９により結果を制御部６へ出力し（Ｓ３９）、処理を終了する。
【0070】
図８は、ＦＰＧＡ１による接点３１の開閉の判定、接点３２の開閉の判定、判定部１７によるスイッチ３のオン／オフの判定、判定部１６によるスイッチ３のオン／オフの判定、ＦＰＧＡ２による接点３１の開閉の判定、接点３２の開閉の判定、判定部２１によるスイッチ３のオン／オフの判定、判定部２９によるスイッチ３のオン／オフの判定を示すタイミングチャートである。
【0071】
まず、ＦＰＧＡ１で、接点３１、３２の開閉の判定を行う。ＦＰＧＡ１は、受信したパケットが正常であり、固有値と期待値とが一致している場合、接点は閉状態であると判定する。Ａ点で、接点３１、３２の両方が閉状態であると判定される。
Ｂ点で、接点３１、３２の両方が閉状態であるので、判定部１７によりスイッチ３はオンであると判定される。
Ｂ点で、接点３１、３２の両方が閉状態であるので、判定部１７によりスイッチ３はオンであると判定される。
【0072】
ＦＰＧＡ２で、接点３１、３２の開閉の判定を行う。ＦＰＧＡ２は、受信したパケットが正常であり、固有値と期待値とが一致している場合、接点は閉状態であると判定する。Ｄ点で、接点３１、３２の両方が閉状態であると判定される。
Ｅ点で、接点３１、３２の両方が閉状態であるので、判定部２１によりスイッチ３はオンであると判定される。
Ｅ点で、接点３１、３２の両方が閉状態であるので、判定部２１によりスイッチ３はオンであると判定される。
【0073】
判定部１７によりスイッチ３はオンであると判定され、判定部２１によりスイッチ３はオンであると判定されたので、Ｃ点で、判定部２９は、スイッチ３はオンであると判定する。
【0074】
判定部１７によりスイッチ３はオンであると判定され、判定部２１によりスイッチ３はオンであると判定されたので、Ｆ点で、判定部１６は、スイッチ３はオンであると判定する。判定部１６、２９は、判定部１７、２１の判定結果に基づいて、スイッチ３のオン／オフを判定するので、判定結果は同一になる。
【0075】
以上の説明では、ＦＰＧＡ１が先に接点３１、３２の開閉の判定を行っているが、ＦＰＧＡ２が先に接点３１、３２の開閉の判定を行ってもよい。
【0076】
本実施形態においては、スイッチ３が接点を二つ有し、安全システムが二重化されている場合に、二つの接点の開閉状態を良好に非同期で判定できる。上述のように接点を多重化した場合に、接点間の同期タイミングをずらす為パルス間隔が長くなり、未検出時間が長くなるという問題も生じない。従って、良好に接点の開閉状態を検出でき、スイッチ３のオン／オフを判定できる。
ＦＰＧＡ１及びＦＰＧＡ２が互いに故障時の影響を与えないようにする為に相互に送受信する信号は絶縁回路４７、４８を介在させて行う。計時部も各別に使用する。このような構成で、ＦＰＧＡ１及びＦＰＧＡ２の同期を取るのは困難であり、クロックレベルで同期を求めた場合、絶縁回路４７、４８のコストが高くなる。通信を非同期化することにより、この問題は生じない。
接点３１、３２の少なくとも一方が開状態である場合、スイッチ３はオフであると判定し、ＦＰＧＡ１及びＦＰＧＡ２の判定結果が一致しない場合、オフであると判定するので、安全性が高まる。
ＦＰＧＡ１及びＦＰＧＡ２が互いに故障時の影響を与えないようにする為に相互に送受信する信号は絶縁回路４７、４８を介在させて行う。計時部も各別に使用する。このような構成で、ＦＰＧＡ１及びＦＰＧＡ２の同期を取るのは困難であり、クロックレベルで同期を求めた場合、絶縁回路４７、４８のコストが高くなる。通信を非同期化することにより、この問題は生じない。
接点３１、３２の少なくとも一方が開状態である場合、スイッチ３はオフであると判定し、ＦＰＧＡ１及びＦＰＧＡ２の判定結果が一致しない場合、オフであると判定するので、安全性が高まる。
【0077】
（実施形態３）
図９は実施形態３に係る状態判定システム５を備える工作機械１００を略示するブロック図である。
状態判定システム５は、スイッチ３に加えて、接点７１、７２を有するスイッチ７を備える。図９中、図６と同一部分は同一符号を付して詳細な説明を省略する。図９において、計時部、パケット生成部、メモリ、及び比較部は省略している。スイッチ３のオン／オフの判定の処理は実施形態２の処理と同様である。ＦＰＧＡ１、２は夫々通信部５３、６１を備え、通信部５３、６１により判定部１７は判定部２９へ判定結果を出力し、判定部２１は判定部１６へ判定結果を出力する。通信部５３、６１により後述する判定部５２は判定部５９へ判定結果を出力し、判定部６０は判定部５１へ判定結果を出力する
図９は実施形態３に係る状態判定システム５を備える工作機械１００を略示するブロック図である。
状態判定システム５は、スイッチ３に加えて、接点７１、７２を有するスイッチ７を備える。図９中、図６と同一部分は同一符号を付して詳細な説明を省略する。図９において、計時部、パケット生成部、メモリ、及び比較部は省略している。スイッチ３のオン／オフの判定の処理は実施形態２の処理と同様である。ＦＰＧＡ１、２は夫々通信部５３、６１を備え、通信部５３、６１により判定部１７は判定部２９へ判定結果を出力し、判定部２１は判定部１６へ判定結果を出力する。通信部５３、６１により後述する判定部５２は判定部５９へ判定結果を出力し、判定部６０は判定部５１へ判定結果を出力する
【0078】
状態判定システム５のＦＰＧＡ１及びＦＰＧＡ２は、夫々スイッチ３及びスイッチ７に対応して、２組のパケットの送受信及び判定のブロックを有する。ＦＰＧＡ１は、上述のスイッチ３用のブロックに加えて、スイッチ７用のブロックを有する。スイッチ７用のブロックは送信部４９、判定部５１、判定部５２、受信部５０、出力端子５４、入力端子５５、入力端子５６を備える。メモリには接点７１に対応する識別符号である固有値Ｃ、固有値Ｃと同一である期待値Ｃ、接点７２に対応し、後述する固有値Ｄと同一である期待値Ｄを記憶してある。出力端子５４は接点７１の入力側に接続してあり、メモリから固有値Ｃを読み出して生成したパケットを送信部４９が出力端子５４から出力する。入力端子５５は接点７１の出力側に接続してあり、接点７１が閉状態である場合にパケットを入力する。入力端子５６は接点７２の出力側に絶縁回路（不図示）を介して接続してあり、接点７２が閉状態である場合にパケットを入力する。
【0079】
受信部５０は、一定の周期で動作するが、動作の周期は送信部４９の送信の周期と同期していない。受信部５０は入力端子５５から受信したパケットが正常である場合、デコード処理を行う。判定部５２は、入力端子５５からパケットを時間ｃ以上受信していない場合、パケットが破損している場合、パケットが正常でも固有値が期待値Ｃと一致しない場合、接点７１は開状態であると判定する。判定部５２は、パケットを正常に受信し、かつパケットの固有値が期待値Ｃと一致した場合、接点７１は閉状態であると判定する。
【0080】
受信部５０は入力端子５６から受信したパケットが正常である場合、デコード処理を行う。判定部５２は、入力端子５６からパケットを時間ｄ以上受信していない場合、パケットが破損している場合、パケットが正常でも固有値が期待値Ｄと一致しない場合、接点７２は開状態であると判定する。判定部５２は、パケットを正常に受信し、かつパケットの固有値が期待値Ｄと一致した場合、接点７２は閉状態であると判定する。
【0081】
判定部５２は、接点７１、７２の両方が閉状態である場合、スイッチ７はオンであると判定し、接点７１、７２の少なくとも一方が開状態である場合、スイッチ７はオフであると判定し、結果を判定部５１へ出力する。判定部５２は、結果を、通信部５３、絶縁回路（不図示）、通信部６１を介し接続された後述する判定部５９にも出力する。この時の通信は符号付のシリアル通信である。
【0082】
ＦＰＧＡ２は、上述のスイッチ３用のブロックに加えて、スイッチ７用のブロックを有する。スイッチ７用のブロックは送信部５７、判定部５９、判定部６０、受信部５８、出力端子６２、入力端子６３、入力端子６４を備える。メモリには接点７２に対応する識別符号である固有値Ｄ、期待値Ｃ、期待値Ｄを記憶してある。出力端子６２は接点７２の入力側に接続してあり、メモリから固有値Ｄを読み出して生成したパケットを送信部５７が出力端子６２から出力する。入力端子６３は接点７１の出力側に絶縁回路（不図示）を介して接続してあり、接点７１が閉状態である場合にパケットを入力する。入力端子６４は接点７２の出力側に接続してあり、接点７２が閉状態である場合にパケットを入力する。
【0083】
受信部５８は、一定の周期で動作するが、動作の周期は送信部５７の送信の周期と同期していない。受信部５８は入力端子６３から受信したパケットが正常である場合、デコード処理を行う。判定部６０は、入力端子６３からパケットを時間ｃ以上受信していない場合、パケットが破損している場合、パケットが正常でも固有値が期待値Ｃと一致しない場合、接点７１は開状態であると判定する。判定部６０は、パケットを正常に受信し、かつパケットの固有値が期待値Ｃと一致した場合、接点７１は閉状態であると判定する。
【0084】
受信部５８は入力端子６４から受信したパケットが正常である場合、デコード処理を行う。判定部６０は、入力端子６４からパケットを時間ｄ以上受信していない場合、パケットが破損している場合、パケットが正常でも固有値が期待値Ｄと一致しない場合、接点７２は開状態であると判定する。判定部６０は、パケットを正常に受信し、かつパケットの固有値が期待値Ｄと一致した場合、接点７２は閉状態であると判定する。
【0085】
判定部６０は、接点７１、７２の両方が閉状態である場合、スイッチ７はオンであると判定し、接点７１、７２の少なくとも一方が開状態である場合、スイッチ７はオフであると判定し、結果を判定部５９へ出力する。判定部６０は、結果を、通信部６１、絶縁回路（不図示）、通信部５３を介し接続された判定部５１にも出力する。この時の通信は符号付のシリアル通信である。
【0086】
判定部５１は、判定部５２、６０が出力した結果が一致するか否かを判定する。判定部５１は、判定部５２、６０の判定結果が一致していない場合、スイッチ７はオフであると判定する。判定部５１は判定部５２、６０の判定結果が一致している場合、即ちいずれもスイッチ７はオンであると判定した場合、スイッチ７はオンであると判定し、いずれもスイッチ７はオフであると判定した場合、スイッチ７はオフであると判定する。判定部１６は結果を制御部６へ出力する。
【0087】
判定部５９は、判定部５２、６０が出力した結果が一致するか否かを判定する。判定部５９は、判定部５２、６０の判定結果が一致していない場合、スイッチ７はオフであると判定する。判定部５９は判定部５２、６０の判定結果が一致している場合、即ちいずれもスイッチ７はオンであると判定した場合、スイッチ７はオンであると判定し、いずれもスイッチ７はオフであると判定した場合、スイッチ７はオフであると判定する。判定部５９は結果を制御部６へ出力する。
【0088】
制御部６は、判定部５１、５９よりスイッチ７はオフであることを入力した場合、即ちスイッチ７が操作され、非常停止を行う異常事態であるからモータ等の駆動を停止する。
【0089】
本実施形態によれば、複数のスイッチを有し、安全システムが多重化されている場合に、複数の接点の開閉状態を独立して良好に判定できる。上述のように接点を多重化した場合に、接点間の同期タイミングをずらす為パルス間隔が長くなり、未検出時間が長くなるという問題も生じない。従って、良好に各スイッチのオン／オフを判定できる。
【0090】
（実施形態４）
図１０は実施形態４に係る状態判定システム５を備える工作機械１００を略示するブロック図である。
状態判定システム５はＦＰＧＡ８をさらに備え、スイッチ３は接点３１、３２に加えて接点３３を有する。図１０中、図６、図９と同一部分は同一符号を付して詳細な説明を省略する。図１０において、計時部、パケット生成部、メモリ、比較部は省略している。接点３１、３２の開閉状態の判定の処理は実施形態２の処理と同様である。図中、通信部７３と通信部５３、６１との接続は省略している。
図１０は実施形態４に係る状態判定システム５を備える工作機械１００を略示するブロック図である。
状態判定システム５はＦＰＧＡ８をさらに備え、スイッチ３は接点３１、３２に加えて接点３３を有する。図１０中、図６、図９と同一部分は同一符号を付して詳細な説明を省略する。図１０において、計時部、パケット生成部、メモリ、比較部は省略している。接点３１、３２の開閉状態の判定の処理は実施形態２の処理と同様である。図中、通信部７３と通信部５３、６１との接続は省略している。
【0091】
ＦＰＧＡ８は、送信部６７、判定部６９、判定部７０、受信部６８、通信部７３、出力端子７４、入力端子７５、入力端子７６、入力端子７７を備える。メモリには、期待値Ａ、期待値Ｂ、接点３３に対応する識別符号である固有値Ｅ、固有値Ｅと同一である期待値Ｅを記憶してある。出力端子７４は接点３３の入力側に接続してあり、メモリから固有値Ｅを読み出して生成したパケットを送信部６７が出力端子７４から出力する。入力端子７５は接点３１の出力側に絶縁回路（不図示）を介して接続してあり、接点３１が閉状態である場合にパケットを入力する。入力端子７６は接点３２の出力側に絶縁回路（不図示）を介して接続してあり、接点３２が閉状態である場合にパケットを入力する。入力端子７７は接点３３の出力側に接続してあり、接点３３が閉状態である場合にパケットを入力する。
【0092】
受信部６８は、一定の周期で動作するが、動作の周期は送信部６７の送信の周期と同期していない。受信部６８は入力端子７５から受信したパケットが正常である場合、デコード処理を行う。判定部７０は、入力端子７５からパケットを時間ａ以上受信していない場合、パケットが破損している場合、パケットが正常でも固有値が期待値Ａと一致しない場合、接点３１は開状態であると判定する。判定部７０は、パケットを正常に受信し、かつパケットの固有値が期待値Ａと一致した場合、接点３１は閉状態であると判定する。
【0093】
受信部６８は入力端子７６から受信したパケットが正常である場合、デコード処理を行う。判定部７０は、入力端子７６からパケットを時間ｂ以上受信していない場合、パケットが破損している場合、パケットが正常でも固有値が期待値Ｂと一致しない場合、接点３２は開状態であると判定する。判定部７０は、パケットを正常に受信し、かつパケットの固有値が期待値Ｂと一致した場合、接点３２は閉状態であると判定する。
【0094】
受信部６８は入力端子７７から受信したパケットが正常である場合、デコード処理を行う。判定部７０は、入力端子７７からパケットを時間ｅ以上受信していない場合、パケットが破損している場合、パケットが正常でも固有値が期待値Ｅと一致しない場合、接点３３は開状態であると判定する。判定部７０は、パケットを正常に受信し、かつパケットの固有値が期待値Ｅと一致した場合、接点３３は閉状態であると判定する。
【0095】
判定部７０は、接点３１、３２、３３の全てが閉状態である場合、スイッチ３はオン状態であると判定し、接点３１、３２、３３の少なくとも一つが開状態である場合、スイッチ３はオフであると判定し、結果を判定部６９へ出力する。判定部７０は、結果を通信部７３、通信部５３、通信部６１を介し判定部１６、２９にも出力する。通信部間には絶縁回路（不図示）が介在する。この時の通信は符号付のシリアル通信である。
【0096】
ＦＰＧＡ１は、接点３３の出力側に絶縁回路（不図示）を介して接続してあり、接点３３が閉状態である場合にパケットを入力する入力端子６５を備える。
受信部２０は入力端子６５から受信したパケットが正常である場合、デコード処理を行う。判定部１７は、入力端子６５からパケットを時間ｅ以上受信していない場合、パケットが破損している場合、パケットが正常でも固有値が期待値Ｅと一致しない場合、接点３３は開状態であると判定する。判定部１７は、パケットを正常に受信し、かつパケットの固有値が期待値Ｅと一致した場合、接点３３は閉状態であると判定する。
判定部１７は、接点３１、３２、３３の全てが閉状態である場合、スイッチ３はオン状態であると判定し、接点３１、３２、３３の少なくとも一つが開状態である場合、スイッチ３はオフであると判定し、結果を判定部１６、２９、６９へ出力する。
受信部２０は入力端子６５から受信したパケットが正常である場合、デコード処理を行う。判定部１７は、入力端子６５からパケットを時間ｅ以上受信していない場合、パケットが破損している場合、パケットが正常でも固有値が期待値Ｅと一致しない場合、接点３３は開状態であると判定する。判定部１７は、パケットを正常に受信し、かつパケットの固有値が期待値Ｅと一致した場合、接点３３は閉状態であると判定する。
判定部１７は、接点３１、３２、３３の全てが閉状態である場合、スイッチ３はオン状態であると判定し、接点３１、３２、３３の少なくとも一つが開状態である場合、スイッチ３はオフであると判定し、結果を判定部１６、２９、６９へ出力する。
【0097】
ＦＰＧＡ２は、接点３３の出力側に絶縁回路（不図示）を介して接続してあり、接点３３が閉状態である場合にパケットを入力する入力端子６６を備える。
受信部２３は入力端子６６から受信したパケットが正常である場合、デコード処理を行う。判定部２１は、入力端子６６からパケットを時間ｅ以上受信していない場合、パケットが破損している場合、パケットが正常でも固有値が期待値Ｅと一致しない場合、接点３３は開状態であると判定する。判定部２１は、パケットを正常に受信し、かつパケットの固有値が期待値Ｅと一致した場合、接点３３は閉状態であると判定する。
判定部２１は、接点３１、３２、３３の全てが閉状態である場合、スイッチ３はオン状態であると判定し、接点３１、３２、３３の少なくとも一つが開状態である場合、スイッチ３はオフであると判定し、結果を判定部２９、１６、６９へ出力する。
受信部２３は入力端子６６から受信したパケットが正常である場合、デコード処理を行う。判定部２１は、入力端子６６からパケットを時間ｅ以上受信していない場合、パケットが破損している場合、パケットが正常でも固有値が期待値Ｅと一致しない場合、接点３３は開状態であると判定する。判定部２１は、パケットを正常に受信し、かつパケットの固有値が期待値Ｅと一致した場合、接点３３は閉状態であると判定する。
判定部２１は、接点３１、３２、３３の全てが閉状態である場合、スイッチ３はオン状態であると判定し、接点３１、３２、３３の少なくとも一つが開状態である場合、スイッチ３はオフであると判定し、結果を判定部２９、１６、６９へ出力する。
【0098】
判定部１６は、判定部１７、２１、７０が出力した結果が一致するか否かを判定する。判定部１６は、判定部１７、２１、７０の判定結果が一致していない場合、スイッチ３はオフであると判定する。判定部１６は判定部１７、２１、７０の結果が一致している場合、即ちいずれもスイッチ３はオンであると判定した場合、スイッチ３はオンであると判定し、いずれもスイッチ３はオフであると判定した場合、スイッチ３はオフであると判定する。判定部１６は結果を制御部６へ出力する。
判定部２９、６９も上記と同様にして判定し、結果を制御部６へ出力する。
判定部２９、６９も上記と同様にして判定し、結果を制御部６へ出力する。
【0099】
図１１はＦＰＧＡ１によるスイッチ３のオン／オフの判定処理の手順を示すフローチャートである。
ＦＰＧＡ１はパケット生成部１１において、メモリから固有値Ａを読み出し、固有値Ａ及びＣＲＣ符号を含むパケットを生成する（Ｓ４１）。
ＦＰＧＡ１は、送信部１２により、計時部が計時した所定のタイミングで出力端子１５からパケットを送信する（Ｓ４２）。
ＦＰＧＡ１はパケット生成部１１において、メモリから固有値Ａを読み出し、固有値Ａ及びＣＲＣ符号を含むパケットを生成する（Ｓ４１）。
ＦＰＧＡ１は、送信部１２により、計時部が計時した所定のタイミングで出力端子１５からパケットを送信する（Ｓ４２）。
【0100】
ＦＰＧＡ１は、入力端子４１からパケットを入力した場合に、受信部２０、及び判定部１７により、接点３１の開閉状態を判定する（Ｓ４３）。接点３１の開閉状態の判定は、図４のフローチャートの処理と同様にして行う。
【0101】
ＦＰＧＡ１は、入力端子４２からパケットを入力した場合に、受信部２０、及び判定部１７により、接点３２の開閉状態を判定する（Ｓ４４）。
【0102】
ＦＰＧＡ１は、入力端子６５からパケットを入力した場合に、受信部２０、及び判定部１７により、接点３３の開閉状態を判定する（Ｓ４５）。なお、接点３１、３２、３３の開閉の判定の順は上記の場合に限定されない。
【0103】
ＦＰＧＡ１は、判定部１７において、接点３１、３２、３３の全てが閉状態である場合、スイッチ３はオン状態であると判定し、接点３１、３２、３３の少なくとも一つが開状態である場合、スイッチ３はオフ状態であると判定する（Ｓ４６）。
【0104】
ＦＰＧＡ１は、通信部５３により、判定結果を判定部１６、２９、６９へ出力する（Ｓ４７）。
ＦＰＧＡ１は通信部５３、６１、７３により判定結果を判定部２９、６９から入力する（Ｓ４８）。
ＦＰＧＡ１は、判定部１６により、判定部１７、２１、７０が出力した結果に基づいて、スイッチ３のオン／オフを判定する（Ｓ４９）。
ＦＰＧＡ１は判定結果を制御部６へ出力し（Ｓ５０）、処理を終了する。
ＦＰＧＡ２、８もＦＰＧＡ１と同様にして、スイッチ３のオン／オフを判定する。
ＦＰＧＡ１は通信部５３、６１、７３により判定結果を判定部２９、６９から入力する（Ｓ４８）。
ＦＰＧＡ１は、判定部１６により、判定部１７、２１、７０が出力した結果に基づいて、スイッチ３のオン／オフを判定する（Ｓ４９）。
ＦＰＧＡ１は判定結果を制御部６へ出力し（Ｓ５０）、処理を終了する。
ＦＰＧＡ２、８もＦＰＧＡ１と同様にして、スイッチ３のオン／オフを判定する。
【0105】
本実施形態によれば、接点を三以上有し、安全システムが多重化されている場合に、複数の接点の開閉状態を独立して良好に判定でき、スイッチ３のオン／オフを良好に判定できる。
【符号の説明】
【0106】
１、２、８ ＦＰＧＡ
３、７ スイッチ
３１、３２、３３、７１，７２ 接点
５ 状態判定システム
６ 制御部
１１ パケット生成部
１２、３０、４９、５７、６７ 送信部
２０、２３、５０、５８、６８ 受信部
１４、２５ 計時部
１６、１７、２１、２９、５１、５２、５９、６０、６９、７０ 判定部
１５、４３、５４、６２、７４ 出力端子
２６、４２、４４、５６、６３、６４、６５、６６、７５、７６、７７ 入力端子
３、７ スイッチ
３１、３２、３３、７１，７２ 接点
５ 状態判定システム
６ 制御部
１１ パケット生成部
１２、３０、４９、５７、６７ 送信部
２０、２３、５０、５８、６８ 受信部
１４、２５ 計時部
１６、１７、２１、２９、５１、５２、５９、６０、６９、７０ 判定部
１５、４３、５４、６２、７４ 出力端子
２６、４２、４４、５６、６３、６４、６５、６６、７５、７６、７７ 入力端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】