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特開2022-31913側壁誘電体を備えるフィールド緩和酸化物に自己整合されるドリフト領域注入
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022031913
(43)【公開日】2022-02-22
(54)【発明の名称】側壁誘電体を備えるフィールド緩和酸化物に自己整合されるドリフト領域注入
(51)【国際特許分類】
H01L 21/336 20060101AFI20220215BHJP
H01L 27/088 20060101ALI20220215BHJP
H01L 21/8234 20060101ALI20220215BHJP
H01L 29/06 20060101ALI20220215BHJP
【ＦＩ】
H01L29/78 301D
H01L29/78 301Z
H01L27/088 331
H01L27/088 B
H01L29/78 301P
H01L29/06 301F
【審査請求】有
【請求項の数】26
【出願形態】ＯＬ
(21)【出願番号】P 2021201393
(22)【出願日】2021-12-13
(62)【分割の表示】P 2018538593の分割
【原出願日】2017-01-23
(31)【優先権主張番号】15/003,776
(32)【優先日】2016-01-21
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】ヘンリー リッツマン エドワーズ
(72)【発明者】
【氏名】ビンホワ フー
(72)【発明者】
【氏名】ジェームズ ロバート トッド
(57)【要約】
【解決手段】 説明の例では、集積回路（１００）はフィールドプレートタイプＦＥＴ（１１０）を含み、酸化物マスクの層に第１の開口を形成しドリフト領域（１１６）のエリアを露出させることにより形成される。第１の開口の下の基板（１０２）にドーパントが注入され、その後、第１の開口の横方向境界に沿って誘電体側壁が形成される。第１の開口の誘電体側壁により露出されるエリアにおいてフィールド緩和酸化物（１２２）が熱酸化により形成される。注入されたドーパントは基板において拡散され、フィールド緩和酸化物の層を超えて横方向に延在するドリフト領域を形成する。フィールド緩和酸化物の層が形成された後、誘電体側壁及び酸化物マスクの層が除去される。フィールドプレートタイプＦＥＴのボディ（１２０）の上及び近隣のドリフト領域の上にゲート（１３０）が形成される。フィールドプレート（１３２）がゲートの近隣のフィールド緩和酸化物の直ぐ上に形成される。
【選択図】 図１
【選択図】 図１
【特許請求の範囲】
【請求項1】
集積回路であって、
半導体材料を含む基板、
前記基板の頂部表面に配置されるフィールド酸化物、及び
フィールドプレートタイプ電界効果トランジスタ（ＦＥＴ）、
を含み、
前記フィールドプレートタイプＦＥＴが、
前記基板の前記頂部表面に配置される二酸化シリコンのフィールド緩和酸化物であって、前記フィールド緩和酸化物が、前記フィールド緩和酸化物の横方向端部にバーズビーク構造を有し、前記フィールド酸化物よりも薄い、前記フィールド緩和酸化物と、
前記フィールド緩和酸化物の下の前記基板において配置されるドリフト領域であって、前記ドリフト領域が第１の導電型を有し、前記ドリフト領域が前記フィールド緩和酸化物の相対する側で等しい横方向距離だけ前記フィールド緩和酸化物を超えて横方向に延在し、前記ドリフト領域には前記フィールド酸化物がない、前記ドリフト領域と、
前記基板において配置されるボディであって、前記ボディが第２の反対の導電型を有し、前記ボディが前記基板の前記頂部表面において前記ドリフト領域と接する、前記ボディと、
前記フィールド緩和酸化物の近隣の前記基板の前記頂部表面において配置されるゲート誘電体層であって、前記フィールド緩和酸化物の厚さが前記ゲート誘電体層の厚さの少なくとも２倍である、前記ゲート誘電体層と、
前記ゲート誘電体層の上に配置されるゲートであって、前記ゲートが、前記ボディの一部の上に、及び、前記ドリフト領域の、前記ボディと前記フィールド緩和酸化物との間の部分の上に延在する、前記ゲートと、
前記フィールド緩和酸化物の直ぐ上に配置されるフィールドプレートと、
を含む、集積回路。
半導体材料を含む基板、
前記基板の頂部表面に配置されるフィールド酸化物、及び
フィールドプレートタイプ電界効果トランジスタ（ＦＥＴ）、
を含み、
前記フィールドプレートタイプＦＥＴが、
前記基板の前記頂部表面に配置される二酸化シリコンのフィールド緩和酸化物であって、前記フィールド緩和酸化物が、前記フィールド緩和酸化物の横方向端部にバーズビーク構造を有し、前記フィールド酸化物よりも薄い、前記フィールド緩和酸化物と、
前記フィールド緩和酸化物の下の前記基板において配置されるドリフト領域であって、前記ドリフト領域が第１の導電型を有し、前記ドリフト領域が前記フィールド緩和酸化物の相対する側で等しい横方向距離だけ前記フィールド緩和酸化物を超えて横方向に延在し、前記ドリフト領域には前記フィールド酸化物がない、前記ドリフト領域と、
前記基板において配置されるボディであって、前記ボディが第２の反対の導電型を有し、前記ボディが前記基板の前記頂部表面において前記ドリフト領域と接する、前記ボディと、
前記フィールド緩和酸化物の近隣の前記基板の前記頂部表面において配置されるゲート誘電体層であって、前記フィールド緩和酸化物の厚さが前記ゲート誘電体層の厚さの少なくとも２倍である、前記ゲート誘電体層と、
前記ゲート誘電体層の上に配置されるゲートであって、前記ゲートが、前記ボディの一部の上に、及び、前記ドリフト領域の、前記ボディと前記フィールド緩和酸化物との間の部分の上に延在する、前記ゲートと、
前記フィールド緩和酸化物の直ぐ上に配置されるフィールドプレートと、
を含む、集積回路。
【請求項2】
請求項１に記載の集積回路であって、
前記フィールドプレートタイプＦＥＴが、前記フィールド緩和酸化物の直ぐ下の前記基板において配置される電荷調整領域を含み、前記電荷調整領域が前記ドリフト領域の境界から横方向に窪み、前記電荷調整領域が前記第２の導電型のドーパントを有する、集積回路。
前記フィールドプレートタイプＦＥＴが、前記フィールド緩和酸化物の直ぐ下の前記基板において配置される電荷調整領域を含み、前記電荷調整領域が前記ドリフト領域の境界から横方向に窪み、前記電荷調整領域が前記第２の導電型のドーパントを有する、集積回路。
【請求項3】
請求項１に記載の集積回路であって、
前記フィールドプレートタイプＦＥＴが、前記フィールド緩和酸化物の直ぐ下の前記基板において配置される電荷調整領域を含み、前記電荷調整領域が前記ドリフト領域の境界から横方向に窪み、前記電荷調整領域が前記第１の導電型のドーパントを有する、集積回路。
前記フィールドプレートタイプＦＥＴが、前記フィールド緩和酸化物の直ぐ下の前記基板において配置される電荷調整領域を含み、前記電荷調整領域が前記ドリフト領域の境界から横方向に窪み、前記電荷調整領域が前記第１の導電型のドーパントを有する、集積回路。
【請求項4】
請求項１に記載の集積回路であって、
前記ゲートが、前記フィールドプレートを提供するように前記フィールド緩和酸化物の上を途中まで延在する、集積回路。
前記ゲートが、前記フィールドプレートを提供するように前記フィールド緩和酸化物の上を途中まで延在する、集積回路。
【請求項5】
請求項１に記載の集積回路であって、
前記フィールドプレートが前記ゲートから電気的に絶縁される、集積回路。
前記フィールドプレートが前記ゲートから電気的に絶縁される、集積回路。
【請求項6】
請求項１に記載の集積回路であって、
前記ドリフト領域がｎ型であり、前記ドリフト領域が、前記フィールド緩和酸化物の直ぐ下の砒素拡散された領域と、前記砒素拡散された領域の下の燐拡散された領域とを含み、前記砒素拡散された領域のｎ型ドーパントの大部分が砒素であり、前記燐拡散された領域のｎ型ドーパントの大部分が燐である、集積回路。
前記ドリフト領域がｎ型であり、前記ドリフト領域が、前記フィールド緩和酸化物の直ぐ下の砒素拡散された領域と、前記砒素拡散された領域の下の燐拡散された領域とを含み、前記砒素拡散された領域のｎ型ドーパントの大部分が砒素であり、前記燐拡散された領域のｎ型ドーパントの大部分が燐である、集積回路。
【請求項7】
請求項１に記載の集積回路であって、
前記ドリフト領域が、１００ナノメートル～２００ナノメートルの距離、前記フィールド緩和酸化物を横方向に超えて前記ゲートの下を延在する、集積回路。
前記ドリフト領域が、１００ナノメートル～２００ナノメートルの距離、前記フィールド緩和酸化物を横方向に超えて前記ゲートの下を延在する、集積回路。
【請求項8】
請求項１に記載の集積回路であって、
前記基板において配置されるドリフト領域を含むプレーナＦＥＴを含み、前記プレーナＦＥＴの前記ドリフト領域が前記第１の導電型を有し、前記プレーナＦＥＴの前記ドリフト領域が、前記フィールドプレートタイプＦＥＴの前記ドリフト領域と実質的に等しいドーパント分布を有し、前記プレーナＦＥＴにはフィールド緩和酸化物がない、集積回路。
前記基板において配置されるドリフト領域を含むプレーナＦＥＴを含み、前記プレーナＦＥＴの前記ドリフト領域が前記第１の導電型を有し、前記プレーナＦＥＴの前記ドリフト領域が、前記フィールドプレートタイプＦＥＴの前記ドリフト領域と実質的に等しいドーパント分布を有し、前記プレーナＦＥＴにはフィールド緩和酸化物がない、集積回路。
【請求項9】
集積回路を形成する方法であって、前記方法が、
半導体材料を含む基板を提供すること、
前記基板の頂部表面においてフィールド酸化物の要素を形成すること、
フィールドプレートタイプＦＥＴのためのエリアにおける前記基板の前記頂部表面の上に酸化物マスクの層を形成すること、
前記フィールドプレートタイプＦＥＴのためのエリアにおいて第１の開口を形成するため酸化物マスクの前記層を除去すること、
酸化物マスクの前記層が適所にある状態で、前記第１の開口の下の前記基板に第１の極性のドーパントを注入すること、
その後、酸化物マスクの前記層の横方向端部上で前記第１の開口において誘電体側壁を形成すること、
前記誘電体側壁が適所にある状態で、前記基板の前記頂部表面における前記第１の開口において熱酸化によってフィールド緩和酸化物を形成することであって、前記フィールド緩和酸化物が前記フィールド酸化物よりも薄い、前記フィールド緩和酸化物を形成すること、
前記フィールドプレートタイプＦＥＴのドリフト領域を形成するために前記第１の開口の下の前記基板において前記第１の極性の前記ドーパントを活性化することであって、前記ドリフト領域が、第１の導電型を有し、前記フィールド緩和酸化物を超えて横方向に延在する、前記ドーパントを活性化すること、
前記誘電体側壁及び酸化物マスクの前記層を除去すること、
前記基板においてボディを形成することであって、前記ボディが第２の反対の導電型を有し、前記ボディが前記基板の前記頂部表面において前記ドリフト領域に接する、前記ボディを形成すること、
前記フィールド緩和酸化物の近隣の前記基板の前記頂部表面においてゲート誘電体層を形成することであって、前記フィールド緩和酸化物の厚さが前記ゲート誘電体層の厚さの少なくとも２倍である、前記ゲート誘電体層を形成すること、
前記ゲート誘電体層の上に配置されるゲートを形成することであって、前記ゲートが前記ボディの一部の上に、及び、前記ドリフト領域の、前記ボディと前記フィールド緩和酸化物との間の部分の上に延在する、前記ゲートを形成すること、及び
前記フィールド緩和酸化物の直ぐ上にフィールドプレートを形成すること、
を含む、方法。
半導体材料を含む基板を提供すること、
前記基板の頂部表面においてフィールド酸化物の要素を形成すること、
フィールドプレートタイプＦＥＴのためのエリアにおける前記基板の前記頂部表面の上に酸化物マスクの層を形成すること、
前記フィールドプレートタイプＦＥＴのためのエリアにおいて第１の開口を形成するため酸化物マスクの前記層を除去すること、
酸化物マスクの前記層が適所にある状態で、前記第１の開口の下の前記基板に第１の極性のドーパントを注入すること、
その後、酸化物マスクの前記層の横方向端部上で前記第１の開口において誘電体側壁を形成すること、
前記誘電体側壁が適所にある状態で、前記基板の前記頂部表面における前記第１の開口において熱酸化によってフィールド緩和酸化物を形成することであって、前記フィールド緩和酸化物が前記フィールド酸化物よりも薄い、前記フィールド緩和酸化物を形成すること、
前記フィールドプレートタイプＦＥＴのドリフト領域を形成するために前記第１の開口の下の前記基板において前記第１の極性の前記ドーパントを活性化することであって、前記ドリフト領域が、第１の導電型を有し、前記フィールド緩和酸化物を超えて横方向に延在する、前記ドーパントを活性化すること、
前記誘電体側壁及び酸化物マスクの前記層を除去すること、
前記基板においてボディを形成することであって、前記ボディが第２の反対の導電型を有し、前記ボディが前記基板の前記頂部表面において前記ドリフト領域に接する、前記ボディを形成すること、
前記フィールド緩和酸化物の近隣の前記基板の前記頂部表面においてゲート誘電体層を形成することであって、前記フィールド緩和酸化物の厚さが前記ゲート誘電体層の厚さの少なくとも２倍である、前記ゲート誘電体層を形成すること、
前記ゲート誘電体層の上に配置されるゲートを形成することであって、前記ゲートが前記ボディの一部の上に、及び、前記ドリフト領域の、前記ボディと前記フィールド緩和酸化物との間の部分の上に延在する、前記ゲートを形成すること、及び
前記フィールド緩和酸化物の直ぐ上にフィールドプレートを形成すること、
を含む、方法。
【請求項10】
請求項９に記載の方法であって、
酸化物マスクの前記層が窒化シリコンを含む、方法。
酸化物マスクの前記層が窒化シリコンを含む、方法。
【請求項11】
請求項９に記載の方法であって、
酸化物マスクの前記層を形成する前に、前記基板の前記頂部表面においてパッド酸化物の層を形成することを含み、そのため、酸化物マスクの前記層がパッド酸化物の前記層の上に形成されるようにする、方法。
酸化物マスクの前記層を形成する前に、前記基板の前記頂部表面においてパッド酸化物の層を形成することを含み、そのため、酸化物マスクの前記層がパッド酸化物の前記層の上に形成されるようにする、方法。
【請求項12】
請求項９に記載の方法であって、
前記第１の導電型の前記ドーパントを注入することが、
１×１０１２ｃｍ－２～４×１０１２ｃｍ－２のドーズ量で、１５０キロ電子ボルト（ｋｅＶ）～２２５ｋｅＶのエネルギーで、燐を注入すること、並びに
２×１０１２ｃｍ－２～６×１０１２ｃｍ－２のドーズ量で、１００ｋｅＶ～１５０ｋｅＶのエネルギーで、砒素を注入すること、
を含む、方法。
前記第１の導電型の前記ドーパントを注入することが、
１×１０１２ｃｍ－２～４×１０１２ｃｍ－２のドーズ量で、１５０キロ電子ボルト（ｋｅＶ）～２２５ｋｅＶのエネルギーで、燐を注入すること、並びに
２×１０１２ｃｍ－２～６×１０１２ｃｍ－２のドーズ量で、１００ｋｅＶ～１５０ｋｅＶのエネルギーで、砒素を注入すること、
を含む、方法。
【請求項13】
請求項９に記載の方法であって、
前記第１の導電型の前記ドーパントを注入した後であり、前記誘電体側壁を形成する前に、約９００℃～１０５０℃で３０分～６０分間のファーネスアニールを含む熱駆動動作を実施することを含む、方法。
前記第１の導電型の前記ドーパントを注入した後であり、前記誘電体側壁を形成する前に、約９００℃～１０５０℃で３０分～６０分間のファーネスアニールを含む熱駆動動作を実施することを含む、方法。
【請求項14】
請求項９に記載の方法であって、
前記誘電体側壁が窒化シリコンを含む、方法。
前記誘電体側壁が窒化シリコンを含む、方法。
【請求項15】
請求項９に記載の方法であって、
前記誘電体側壁が二酸化シリコンを含む、方法。
前記誘電体側壁が二酸化シリコンを含む、方法。
【請求項16】
請求項９に記載の方法であって、
前記誘電体側壁を形成した後であり、前記フィールド緩和酸化物を形成する前に、前記第１の開口の下の前記基板に電荷調整ドーパントを注入することを含む、方法
前記誘電体側壁を形成した後であり、前記フィールド緩和酸化物を形成する前に、前記第１の開口の下の前記基板に電荷調整ドーパントを注入することを含む、方法
【請求項17】
請求項９に記載の方法であって、
前記ゲートを形成することが、
前記ゲート誘電体層及び前記フィールド緩和酸化物の上にゲート材料の層を形成すること、及び
前記ゲートを提供するため、及び前記ゲートの拡張部として前記フィールドプレートを提供するために、前記ボディの前記部分の上、前記ドリフト領域の、前記ボディと前記フィールド緩和酸化物との間の前記部分の上、及び前記フィールド緩和酸化物の一部の上に延在するように前記ゲート材料の層をパターニングすること、
を含む、方法。
前記ゲートを形成することが、
前記ゲート誘電体層及び前記フィールド緩和酸化物の上にゲート材料の層を形成すること、及び
前記ゲートを提供するため、及び前記ゲートの拡張部として前記フィールドプレートを提供するために、前記ボディの前記部分の上、前記ドリフト領域の、前記ボディと前記フィールド緩和酸化物との間の前記部分の上、及び前記フィールド緩和酸化物の一部の上に延在するように前記ゲート材料の層をパターニングすること、
を含む、方法。
【請求項18】
請求項９に記載の方法であって、
前記ゲートから電気的に絶縁されるように前記フィールドプレートを形成することを含む、方法。
前記ゲートから電気的に絶縁されるように前記フィールドプレートを形成することを含む、方法。
【請求項19】
請求項９に記載の方法であって、
フィールド緩和酸化物がないプレーナＦＥＴを形成することを含み、
前記プレーナＦＥＴを形成することが、
前記フィールドプレートタイプＦＥＴのためのエリアにおいて第１の開口を形成するために酸化物マスクの前記層を除去することと同時に、前記プレーナＦＥＴのためのエリアにおいて第２の開口を形成するために酸化物マスクの前記層を除去することであって、前記第２の開口の幅が、前記第１の開口において前記誘電体側壁を提供するために形成されるコンフォーマル誘電体層の厚さの２．５倍未満である、前記酸化物マスクの前記層を除去すること、
酸化物マスクの前記層が適所にある状態で前記第１の開口の下に前記第１の極性のドーパントを注入することと同時に、酸化物マスクの前記層が適所にある状態で前記プレーナＦＥＴのドリフト領域のための前記第２の開口の下の前記基板に前記第１の極性のドーパントを注入すること、
その後、酸化物マスクの前記層の上であり、前記第１の開口及び前記第２の開口において、前記コンフォーマル誘電体層を形成すること、及び
前記第１の開口において前記誘電体側壁を残し、また、前記第２の開口において前記コンフォーマル誘電体層の前記誘電体材料を残して、前記第２の開口を遮蔽するため、酸化物マスクの前記層の上から及び前記第１の開口の中央部分から、前記コンフォーマル誘電体層を除去する異方性エッチングを実施すること、
を含むプロセスによって行われる、方法。
フィールド緩和酸化物がないプレーナＦＥＴを形成することを含み、
前記プレーナＦＥＴを形成することが、
前記フィールドプレートタイプＦＥＴのためのエリアにおいて第１の開口を形成するために酸化物マスクの前記層を除去することと同時に、前記プレーナＦＥＴのためのエリアにおいて第２の開口を形成するために酸化物マスクの前記層を除去することであって、前記第２の開口の幅が、前記第１の開口において前記誘電体側壁を提供するために形成されるコンフォーマル誘電体層の厚さの２．５倍未満である、前記酸化物マスクの前記層を除去すること、
酸化物マスクの前記層が適所にある状態で前記第１の開口の下に前記第１の極性のドーパントを注入することと同時に、酸化物マスクの前記層が適所にある状態で前記プレーナＦＥＴのドリフト領域のための前記第２の開口の下の前記基板に前記第１の極性のドーパントを注入すること、
その後、酸化物マスクの前記層の上であり、前記第１の開口及び前記第２の開口において、前記コンフォーマル誘電体層を形成すること、及び
前記第１の開口において前記誘電体側壁を残し、また、前記第２の開口において前記コンフォーマル誘電体層の前記誘電体材料を残して、前記第２の開口を遮蔽するため、酸化物マスクの前記層の上から及び前記第１の開口の中央部分から、前記コンフォーマル誘電体層を除去する異方性エッチングを実施すること、
を含むプロセスによって行われる、方法。
【請求項20】
請求項９に記載の方法であって、
酸化物マスクの前記層が、フィールド酸化物の前記要素を形成することの一部として形成される化学機械研磨（ＣＭＰ）停止層である、方法。
酸化物マスクの前記層が、フィールド酸化物の前記要素を形成することの一部として形成される化学機械研磨（ＣＭＰ）停止層である、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、概して集積回路に関し、より詳細には集積回路における電界効果トランジスタに関する。
【背景技術】
【0002】
集積回路の中には、高電圧動作を可能にするためにドリフト領域を備える電界効果トランジスタ（ＦＥＴ）を含むものがある。これらの集積回路が次世代の製品に合わせて縮小する場合、これらのＦＥＴにおける低電力消費を維持しながらインダクタなどの外部受動構成要素の大きさを低減するために、これらのＦＥＴのスイッチング周波数を高くする要望がある。そのためには、ＦＥＴのスイッチング寄生及びオン状態比抵抗（面積正規化オン状態抵抗）を同時に低減することが必要となる。
【0003】
ドレイン電圧を高くした動作を可能にするために、ＦＥＴは、高ドレイン電圧状態下で欠乏するドリフト領域を採用し、そのため、ＦＥＴが、オン状態の間、通電を維持しながら電圧を遮断することができる。高電圧ＦＥＴは、ドリフト領域のためのフィールドプレートとして働くように、フィールド酸化物の上をゲートが延在する状態で形成される傾向がある。遺憾ながら、２５０ナノメートルノードやそれ以下のノードなどの高度な製造ノードにおけるフィールド酸化物は、通常、シャロートレンチ分離（ＳＴＩ）プロセスによって形成され、このようなＦＥＴにおけるゲート拡張フィールドプレートの下のフィールド緩和（ｆｉｅｌｄ ｒｅｌｉｅｆ）酸化物として最適に用いるには概して厚過ぎる。
【発明の概要】
【0004】
説明する例において、集積回路が、フィールドプレートタイプＦＥＴを含み、集積回路の基板の頂部表面の上に酸化物マスクの層を形成して、フィールドプレートタイプＦＥＴのためのエリアを覆うことによって形成される。第１の開口が酸化物マスクの層に形成されて、フィールドプレートタイプＦＥＴのドリフト領域のためのエリアを露出させる。第１の開口の下の基板にドーパントが注入される。続いて、酸化物マスクの層上に第１の開口の横方向境界に沿って誘電体側壁が形成される。第１の開口の誘電体側壁によって露出されるエリアにおける基板の頂部表面においてフィールド緩和酸化物の層が形成される。注入されたドーパントは、基板において拡散されてドリフト領域を形成し、フィールド緩和酸化物の層を超えて横方向に延在する。フィールド緩和酸化物の層が形成された後、誘電体側壁及び酸化物マスクの層が除去される。フィールドプレートタイプＦＥＴのゲートが、フィールドプレートタイプＦＥＴのボディの上に形成されて、近隣のドリフト領域の上に延在する。ゲートの近隣のフィールド緩和酸化物の直ぐ上にフィールドプレートが形成される。
【図面の簡単な説明】
【0005】
【図1】フィールドプレートタイプＦＥＴを含む例示の集積回路の断面である。
【0006】
【0007】
【図3A】フィールドプレートタイプＦＥＴを含む別の例示の集積回路の断面であり、例示の形成方法の連続的段階で示す。
【図3B】フィールドプレートタイプＦＥＴを含む別の例示の集積回路の断面であり、例示の形成方法の連続的段階で示す。
【図3C】フィールドプレートタイプＦＥＴを含む別の例示の集積回路の断面であり、例示の形成方法の連続的段階で示す。
【図3D】フィールドプレートタイプＦＥＴを含む別の例示の集積回路の断面であり、例示の形成方法の連続的段階で示す。
【図3E】フィールドプレートタイプＦＥＴを含む別の例示の集積回路の断面であり、例示の形成方法の連続的段階で示す。
【図3F】フィールドプレートタイプＦＥＴを含む別の例示の集積回路の断面であり、例示の形成方法の連続的段階で示す。
【例示実施形態の詳細な説明】
【0008】
図面は一定の縮尺で描かれておらず、説明を図示するために提供されている。例示の実施形態は、行為又は事象の図示する順によって限定されるものではなく、行為の中には異なる順で、及び／又は、他の行為又は事象と同時に起こり得るものもある。また、例示の実施形態に従った方法論を実装するために、図示する行為又は事象のすべてが必要とされるわけではない。
【0009】
図１は、フィールドプレートタイプＦＥＴを含む例示の集積回路の断面図である。この例では、ｎチャネルフィールドプレートタイプＦＥＴを説明する。ドーパントの極性を適切に変更することで、類似のｐチャネルフィールドプレートタイプＦＥＴを説明し得る。集積回路１００は基板１０２を含み、基板１０２は、場合によっては、重くドープされたｎ型埋込層１０４、及びｎ型埋込層１０４の上のｐ型層１０６を備える。ｐ型層１０６は基板１０２の頂部表面１０８まで延在する。集積回路１００は、ｎチャネルフィールドプレートタイプＦＥＴ１１０を含む。集積回路１００は、任意選択で、プレーナＦＥＴ１１２も含み得る。フィールドプレートタイプＦＥＴ１１０及びプレーナＦＥＴ１１２などの集積回路１００の構成要素は、フィールド酸化物１１４によって横方向に分離され得る。フィールド酸化物１１４は、図１に示すようなＳＴＩ構造、又は局所酸化シリコン（ＬＯＣＯＳ）構造を有し得る。
【0010】
フィールドプレートタイプＦＥＴ１１０は、基板１０２に配置されるｎ型ドリフト領域１１６を含む。ドリフト領域１１６は、フィールドプレートタイプＦＥＴ１１０のｎ型ドレインコンタクト領域１１８からｐ型ボディ１２０まで延在する。例えば、ドリフト領域１１６の平均ドーパント密度は、１×１０１６ｃｍ－３～１×１０１６ｃｍ－３とし得る。フィールドプレートタイプＦＥＴ１１０の降伏電圧及び比抵抗の所望の値を提供するため、ドリフト領域１１６は、重くドープされる頂部及び軽くドープされる底部を有し得る。ドリフト領域１１６の上にフィールド緩和酸化物１２２の層が配置される。フィールド緩和酸化物１２２は、フィールド緩和酸化物１２２の横方向端部において先細りのプロファイルを有し、これは通常、バーズビーク（ｂｉｒｄ‘ｓ ｂｅａｋ）と称される。フィールド緩和酸化物１１２はフィールド酸化物１１４より薄い。ドリフト領域１１６は、フィールド緩和酸化物１２２を超えて横方向距離１２４延在してボディ１２０に近接する。例えば、横方向距離１２４は１００ナノメートル～２００ナノメートルとし得る。この距離により、有利にも、フィールドプレートタイプＦＥＴ１１０の比抵抗及びゲート－ドレイン容量の所望の低い値が提供される。フィールドプレートタイプＦＥＴ１１０のゲート誘電体層１２６が、基板１０２の頂部表面１０８において配置され、フィールドプレートタイプＦＥＴ１１０のフィールド緩和酸化物１２２からｎ型ソース１２８まで延在して、ドリフト領域１１６の反対にあるボディ１２０に接する。ゲート誘電体層１２６は、フィールド緩和酸化物１２２を超えて延在するドリフト領域１１６の部分の上、及びボディ１２０のドリフト領域１１６とソース１２８との間の部分の上に配置される。フィールド緩和酸化物１２２は、ゲート誘電体層１２６の少なくとも２倍の厚みである。フィールドプレートタイプＦＥＴ１１０はゲート１３０を含む。ゲート１３０は、ゲート誘電体層１２６の上に配置され、ソース１２８から、ボディ１２０のドリフト領域１１６とソース１２８との間の部分の上、及びフィールド緩和酸化物１２２を超えて延在するドリフト領域１１６の部分の上に延在する。この例では、ドリフト領域１１６の一部の上にフィールドプレート１３２を提供するため、ゲート１３０はフィールド緩和酸化物１２２の上を途中まで延在する。この例の代替バージョンにおいて、ゲート１３０からの別の構造要素によってフィールドプレートが提供されてもよい。フィールド緩和酸化物１２２の厚さは、フィールドプレートタイプＦＥＴ１１０の動作の間ドリフト領域１１６において電界の所望の最大値を提供するように選択され得る。
【0011】
フィールドプレートタイプＦＥＴ１１０は、場合によっては、フィールド緩和酸化物１２２の直ぐ下の基板に配置される任意選択の電荷調整領域１３４を含み得る。電荷調整領域１３４は、フィールド緩和酸化物１２２と実質的に整合される。この例の１つのバージョンでは、電荷調整領域１３４における正味ドーパント密度が電荷調整領域１３４の下のドリフト領域１１６より高くなるように、電荷調整領域１３４におけるドーパントを燐及び／又は砒素などのｎ型とし得る。この例のこのバージョンでは、電荷調整領域１３４はドリフト領域１１６の一部とみなし得る。この例の別のバージョンでは、電荷調整領域１３４における正味ドーパント密度が電荷調整領域１３４の下のドリフト領域１１６より低いがｎ型のままであるように、電荷調整領域１３４におけるドーパントを、ドリフト領域１１６のｎ型ドーパントをカウンタードープせずに補償する、ボロン、ガリウム、及び／又はインジウムなどのｐ型とし得る。この例のこのバージョンでも、電荷調整領域１３４はドリフト領域１１６の一部とみなし得る。この例のさらなるバージョンにおいて、電荷調整領域１３４における正味ドーパント密度がｐ型に変換されるように、電荷調整領域１３４におけるドーパントを、ドリフト領域１１６のｎ型ドーパントをカウンタードープするｐ型とし得る。この例のこのバージョンでは、電荷調整領域１３４はドリフト領域１１６とは別個とみなし得る。電荷調整領域１３４におけるドーパント極性及び密度は、フィールドプレートタイプＦＥＴ１１０について降伏電圧及び比抵抗の所望の値を提供するように選択され得る。
【0012】
フィールドプレートタイプＦＥＴ１１０はまた、基板１０２においてボディ１２０に配置されるｐ型ボディコンタクト領域１３６を含み得る。ゲート側壁スペーサ１３８が、ゲート１３０の側部表面上に配置され得る。金属シリサイド１４０が、ドレインコンタクト領域１１８並びにソース１２８及びボディコンタクト領域１３６上に配置され得る。フィールドプレートタイプＦＥＴ１１０は、ドレインコンタクト領域１１８がフィールド緩和酸化物１２２によって囲まれ、フィールド緩和酸化物１２２がボディ１２０及びソース１２８によって囲まれる、ドレイン中心構成を有し得る。フィールドプレートタイプＦＥＴ１１０の他の構成もこの例の範囲に含まれる。
【0013】
プレーナＦＥＴ１１２は、基板１０２に配置されるｎ型ドリフト領域１４２を含む。ドリフト領域１４２は、プレーナＦＥＴ１１２のｎ型ドレインコンタクト領域１４４からｐ型ボディ１４６まで延在する。プレーナＦＥＴ１１２には、フィールドプレートタイプＦＥＴ１１０のフィールド緩和酸化物１２２に類似するフィールド緩和酸化物の層がない。プレーナＦＥＴ１１２には、フィールドプレートタイプＦＥＴ１１０の電荷調整領域１３４に類似する電荷調整領域もない。プレーナＦＥＴ１１２のドリフト領域１４２は、フィールドプレートタイプＦＥＴ１１０のドリフト領域１１６と同時に形成される結果、ドリフト領域１１６に類似するドーパント分布及び種を有する。
【0014】
プレーナＦＥＴ１１２のゲート誘電体層１４８が、基板１０２の頂部表面１０８において配置され、ドレインコンタクト領域１４４からプレーナＦＥＴ１１２のドリフト領域１４２からｎ型ソース１５０まで延在して、ドリフト領域１４２とは反対にあるボディ１４６に接する。ゲート誘電体層１４８は、ドリフト領域１４２のドレインコンタクト領域１４４とボディ１４６の間の部分の上、及びボディ１４６のドリフト領域１４２とソース１５０の間の部分の上に配置される。プレーナＦＥＴ１１２はゲート１５２を含み、ゲート１５２は、ゲート誘電体層１４８の上に配置され、ソース１５０からドレインコンタクト領域１４４近傍の位置まで延在する。
【0015】
プレーナＦＥＴ１１２は、ボディ１４６における基板１０２において配置されるｐ型ボディコンタクト領域１５４も含み得る。ゲート側壁スペーサ１５６が、ゲート１５２の側部表面上に配置され得る。金属シリサイド１４０は、フィールドプレートタイプＦＥＴ１１０上に存在する場合、ドレインコンタクト領域１４４並びにソース１５０及びボディコンタクト領域１５４上に配置され得る。プレーナＦＥＴ１１２は、ドレイン中心構成又は他の構成を有し得る。
【0016】
図２Ａ～図２Ｋは、図１の集積回路の断面であり、例示の形成方法の連続的段階で示す。図２Ａを参照すると、基板１０２は、場合によっては頂部表面上にエピタキシャル層を備える、ｐ型シリコンウェハで開始し、アンチモンなどのｎ型ドーパントを１×１０１５ｃｍ－２～１×１０１６ｃｍ－２のドーズ量で注入することによってｎ型埋込層１０４を形成することによって形成され得る。熱駆動プロセスにより、ウェハを加熱して、注入されたｎ型ドーパントを活性化し拡散させる。インサイチュｐ型ドーピングを用いるエピタキシャルプロセスによって、ｐ型層１０６がウェハ上に形成される。例えば、エピタキシャル形成される材料は４ミクロン～６ミクロンの厚さとし得、これは、有利にも図１の比較的浅いドリフト領域１１６によって可能であり、これは、ドリフト領域１１６に対する図１のフィールド緩和酸化物１２２の自己整合性によって可能とされる。ｎ型ドーパントがエピタキシャル成長材料中に途中まで拡散し、そのため、ｎ型埋込層１０４が元のシリコンウェハとエピタキシャル成長材料との境界に重なる。例えば、ｐ型層１０６の平均バルク抵抗率は１Ω－ｃｍ～１０Ω－ｃｍである。任意選択のｐ型埋込層が、２メガ電子ボルト（ＭｅＶ）～３ＭｅＶなどのエネルギーでボロンを注入することによってｐ型層１０６において形成され得る。
【0017】
フィールド酸化物１１４は、ＳＴＩプロセス又はＬＯＣＯＳプロセスなどによって、基板１０２の頂部表面１０８において形成される。例示のＳＴＩプロセスは、基板１０２の上に、窒化シリコンの化学機械研磨（ＣＭＰ）停止層及びＳＴＩパッド酸化物の層を形成することを含む。ＣＭＰ停止層及びＳＴＩパッド酸化物を介して基板１０２内に分離トレンチがエッチングされる。分離トレンチは、オルトケイ酸テトラエチル（ＴＥＯＳ）を用いるプラズマエンハンスト化学気相成長（ＰＥＣＶＤ）プロセス、高密度プラズマ（ＨＤＰ）プロセス、ＴＥＯＳ及びオゾンを用いる高アスペクト比プロセス（ＨＡＲＰ）、シランを用いる常圧化学気相成長（ＡＰＣＶＤ）プロセス、又はジクロロシランを用いる準常圧化学気相成長（ＳＡＣＶＤ）プロセスを用いて、二酸化シリコンで充填される。酸化物ＣＭＰプロセスによって、ＣＭＰ停止層の上から過剰な二酸化シリコンが除去される。続いてＣＭＰ停止層が除去され、フィールド酸化物１１４が残る。例示のＬＯＣＯＳプロセスは、基板１０２の上のＬＯＣＯＳパッド酸化物の層の上に窒化シリコンマスク層を形成することを含む。フィールド酸化物１１４のためのエリアにおいて窒化シリコンマスク層が除去され、ＬＯＣＯＳパッド酸化物が露出される。窒化シリコンマスク層によって露出されたエリアに熱酸化によって二酸化シリコンが形成されて、フィールド酸化物１１４が形成される。続いて窒化シリコンマスク層が除去されて、適所にフィールド酸化物１１４を残す。
【0018】
パッド酸化物１５８の層が基板１０２の頂部表面１０８に形成される。例えば、パッド酸化物１５８は、５ナノメートル～２５ナノメートルの厚さとし得、熱酸化によって、又はいくつかの化学気相成長（ＣＶＤ）プロセスの任意のものによって形成され得る。パッド酸化物１５８の層の上に酸化物マスク１６０の層が形成される。例えば、酸化物マスク１６０の層は、ジクロロシラン及びアンモニアを用いる低圧化学気相成長（ＬＰＣＶＤ）プロセスによって形成される窒化シリコンを含み得る。或いは、酸化物マスク１６０の層内の窒化シリコンは、ビス（３級ブチルアミノ）シラン（ＢＴＢＡＳ）の分解によって形成され得る。酸化物シリコン１６０の層を形成するための他のプロセスもこの例の範囲に含まれる。例えば、酸化物マスク１６０の層は、図１のフィールド緩和酸化物１２２の厚さの約１～２倍とし得る。
【0019】
エッチングマスク１６２が、酸化物マスク１６０の層の上に形成され、フィールドプレートタイプＦＥＴ１１０のためのエリアにおいて図１のフィールド緩和酸化物１２２のためのエリアを露出させ、かつ、プレーナＦＥＴ１１２のためのエリアにおいて図１のドリフト領域１４２を注入するためのエリアを露出させる。エッチングマスク１６２は、光リソグラフィプロセスによって形成されるフォトレジストを含み得、アモルファスカーボンなどのハードマスク材料を含み得、有機底部反射防止コーティング（ＢＡＲＣ）などの反射防止層を含み得る。フィールドプレートタイプＦＥＴ１１０のためのエリアにおけるフィールド緩和酸化物１２２のための露出エリアは、酸化物マスク１６０の層をエッチングした後、エッチングされたエリアの中央部分が誘電体側壁の形成後に空のままであるように、充分に広い横寸法を有する。プレーナＦＥＴ１１２のためのエリアにおけるドリフト領域１４２を注入するための露出エリアは、酸化物マスク１６０の層をエッチングした後、ドリフト領域１４２を注入するための露出エリアが、誘電体側壁を形成するために用いられる誘電体材料によって遮蔽されたままであるように充分に狭い幅を有する。
【0020】
図２Ｂを参照すると、エッチングマスク１５２によって露出されたエリアにおいて酸化物マスク１６０の層が除去され、パッド酸化物１５８の層を露出させる。エッチングマスク１５２によって露出されたエリアにおけるパッド酸化物１５８の部分も除去され得る。フィールドプレートタイプＦＥＴ１１０のためのエリアにおける酸化物マスク１６０の層を除去することによって、酸化物マスク１６０の層に第１の開口１６４が形成される。プレーナＦＥＴ１１２のためのエリアにおける酸化物マスク１６０の層を除去することによって、酸化物マスク１６０の層に第２の開口１６６が形成される。第１の開口１６４の横方向寸法は、誘電体側壁の形成後に第１の開口１６４の中央部分が空のままであるように充分に幅広い。例えば、厚さが８０ナノメートル～１００ナノメートルであるコンフォーマル層の堆積によって誘電体側壁が形成されるこの例の或るバージョンにおいて、横方向寸法１６８は約３５０ナノメートルよりも大きい。第２の開口１６６の幅１７０は、誘電体側壁を形成するために用いられる誘電体材料によって第２の開口１６６が遮蔽されたままであるように充分に狭い。第２の開口における誘電体材料の量を所望の値とするために、第２の開口１６６の幅１７０は、第１の開口１６４内に誘電体側壁を形成するためにその後形成される誘電体層の厚さの２．５倍未満とし得る。例えば、厚さが約８０ナノメートルであるコンフォーマル層の堆積によって誘電体側壁が形成される上述の例のバージョンでは、幅１７０は約２００ナノメートル未満である。酸化物マスク１６０の層は、リン酸水溶液などのウェットエッチングによって除去され得、このウェットエッチングによって図２Ｂに示すようにエッチングマスク１６２がアンダーカットされる。或いは、酸化物マスク１６０の層は、フッ素ラジカルを用いるプラズマエッチングによって除去されてもよく、この場合、アンダーカット量が少なくなり得る。エッチングマスク１６２は、任意選択で、酸化物マスク１６０の層をエッチングした後に除去されてもよいし、後続のイオン注入ステップにおいて付加的な停止材料を提供するために適所に残されてもよい。
【0021】
図２Ｃを参照すると、酸化物マスク１６０の層を除去することによって露出されたエリアにおける基板１０２にｎ型ドーパント１７２が注入される。このエリアは、フィールドプレートタイプＦＥＴ１１０のためのエリアにおける第１の開口１６４、及びプレーナＦＥＴ１１２のためのエリアにおける第２の開口１６６を含み、有利にも、その後形成される図１のドリフト領域１１６が、その後形成される図１のフィールド緩和酸化物１２２に自己整合する。例えば、ｎ型ドーパント１７２は、１×１０１２ｃｍ－２～４×１０１２ｃｍ－２のドーズ量、１５０キロ電子ボルト（ｋｅＶ）～２２５ｋｅＶのエネルギーで注入され得る燐１７４、及び、２×１０１２ｃｍ－２～６×１０１２ｃｍ－２のドーズ量、１００ｋｅＶ～１５０ｋｅＶのエネルギーで注入され得る砒素１７６を有し得る。注入された燐１７４は、第１開口１６４の下に第１燐注入領域１７８を、及び第２開口１６６の下に第２燐注入領域１８０を形成する。同様に、注入された砒素１７６は、第１開口１６４の下に第１砒素注入領域１８２を、及び第２開口１６６の下に第２砒素注入領域１８４を形成する。フィールドプレートタイプＦＥＴ１１０において図１のドリフト領域１１６に、及びプレーナＦＥＴ１１２において図１のドリフト領域１４２に斜めの接合が設けられるように、第１燐注入領域１７８及び第２燐注入領域１８０は、有利にも、第１砒素注入領域１８２及び第２砒素注入領域１８４よりも深い。任意選択で、ｎ型ドーパント１７２の燐ドーパントは深いドーズの燐も含み得、この深いドーズの燐は、第１の燐注入領域１７８の下の基板１０２において第１のディープ補償注入領域１８６を形成し、第２の燐注入領域１８０の下の基板１０２において第２のディープ補償注入領域１８８を形成する。この深いドーズの燐は、ｐ型層１０６をｎ型にカウンタードープせずに、正味ドーパント密度を下げるように、ｐ型層１０６を補償することを意図するものである。ｎ型ドーパント１７２が注入された後、エッチングマスク１６２の残りの部分があれば、その部分が除去される。
【0022】
図２Ｄを参照すると、図２Ｃの注入されたｎ型ドーパント１７２を活性化及び拡散する任意選択の熱駆動動作が実施され得る。例えば、熱駆動動作は、約９００℃～１０５０℃で３０分～６０分の傾斜ファーネスアニールを含み得る。図２Ｃの第１燐注入領域１７８における燐ドーパントは、第１開口１６４の下に第１燐拡散領域１９０を形成し、図２Ｃの第２燐注入領域１８０における燐ドーパントは、第２開口１６６の下に第２燐拡散領域１９２を形成する。同様に、図２Ｃの第１砒素注入領域１８２における砒素ドーパントは、第１開口１６４の下に第１砒素拡散領域１９４を形成し、図２Ｃの第２砒素注入領域１８４における砒素ドーパントは、第２開口１６６の下に第２砒素拡散領域１９６を形成する。第１燐拡散領域１９０及び第２燐拡散領域１９２は、有利にも、第１砒素拡散領域１９４及び第２砒素拡散領域１９６よりも深い。第１のディープ補償注入領域１８６及び第２のディープ補償注入領域１８８が図２Ｃを参照して説明したように形成される場合、任意選択の熱駆動動作が、図２Ｃの第１のディープ補償注入領域１８６における燐ドーパントを拡散及び活性化して、第１の燐拡散領域１９０の下及び周りの基板１０２において第１の補償領域１９８を形成し、図２Ｃの第２のディープ補償注入領域１８８における燐ドーパントを拡散及び活性化して、第２の燐拡散領域１９２の下及び周りの基板１０２における第２の補償領域２００を形成する。任意選択の熱駆動動作の代わりに、図１のフィールド緩和酸化物１２２を形成するために、注入されたｎ型ドーパント１７２は、後続の熱酸化動作の間に活性化及び拡散され得る。
【0023】
図２Ｅを参照すると、コンフォーマル誘電体層２０２が、酸化物マスク１６０の上、及び、フィールドプレートタイプＦＥＴ１１０のためのエリアにおける第１の開口１６４内、及びプレーナＦＥＴ１１２のためのエリアにおける第２の開口１６６内に形成される。コンフォーマル誘電体層２０２は、誘電体材料の単一層を含んでもよいし、２つ以上の副層を含んでもよい。コンフォーマル誘電体層２０２は、窒化シリコン、二酸化シリコン、及び／又は他の誘電体材料を含み得る。図２Ｅに示すこの例のこのバージョンにおいて、コンフォーマル誘電体層２０２は、酸化物マスク１６０の層上及びパッド酸化物１５８上に形成される窒化シリコンの薄層２０４、並びに二酸化シリコンの薄層２０４上に形成される窒化シリコンの層２０６を含み得る。コンフォーマル誘電体層２０２の厚さは、酸化物マスク１６０の層の横方向端部上の第１の開口１６４におけるその後形成される誘電体側壁の所望の幅を提供するように、及び、第２の開口１６６を遮蔽するように選択される。例えば、コンフォーマル誘電体層２０２の厚さは、７５ナノメートル～９０ナノメートル幅の誘電体側壁が得られるように、８０ナノメートル～１００ナノメートルとし得る。第２の開口１６６の幅１７０が制限される結果、第２の開口１６６の中央におけるコンフォーマル誘電体層２０２は、第１の開口１６４の中央におけるコンフォーマル誘電体層２０２より厚い。コンフォーマル誘電体層２０２の窒化シリコンは、ＬＰＣＶＤプロセス、又はＢＴＢＡＳの分解によって形成され得る。コンフォーマル誘電体層２０２の二酸化シリコンは、ＴＥＯＳの分解によって形成され得る。
【0024】
図２Ｆを参照すると、第１の開口１６４の中央部分からコンフォーマル誘電体層２０２を除去する異方性エッチングプロセスが実施されて、コンフォーマル誘電体層２０２の誘電体材料が残されて、酸化物マスク１６０の層の横方向の端部上の第１の開口１６４において誘電体側壁２０８が形成される。例えば、誘電体側壁２０８の幅は、第１の開口１６４の中央に形成されるコンフォーマル誘電体層２０２の厚さの５０パーセント～９０パーセントとし得る。異方性エッチングは、誘電体材料の連続部分が第２の開口１６６においてパッド酸化物１５８を覆うように、第２の開口１６６からコンフォーマル誘電体層２０２の誘電体材料を全部は除去しない。
【0025】
図２Ｇを参照すると、誘電体側壁２０８及び酸化物マスク１６０の層を注入マスクとして用いて、電荷調整ドーパント２１０を基板１０２に注入する任意選択の電荷調整注入動作が実施され得る。注入された電荷調整ドーパント２１０は、第１の開口１６４の直ぐ下の基板１０２において電荷調整注入領域２１２を形成し、電荷調整注入領域２１２の横方向の広がりが誘電体側壁２０８によって画定され、有利にも、その後形成される図１の電荷調整領域１３４を、その後形成される図１のフィールド緩和酸化物１２２に自己整合する。第２の開口１６６に残るコンフォーマル誘電体層２０２の誘電体材料は、第２の開口１６６の下の基板１０２から電荷調整ドーパント２１０を遮蔽する。この例の１つのバージョンにおいて、電荷調整ドーパント２１０は、燐及び／又は砒素などのｎ型ドーパントとし得る。この例の別のバージョンでは、電荷調整ドーパント２１０は、ボロン、ガリウム、及び／又はインジウムなどのｐ型ドーパントとし得る。例えば、電荷調整ドーパント２１０のドーズ量は、１×１０１０ｃｍ－２～１×１０１２ｃｍ－２とし得る。電荷調整ドーパント２１０は、注入されたドーパントのピークが、パッド酸化物１５８の下の基板１０２内に２５ナノメートル～１００ナノメートルにくるように、充分なエネルギーで注入され得る。
【0026】
図２Ｈを参照すると、フィールド緩和酸化物１２２が、フィールドプレートタイプＦＥＴ１１０のためのエリアにおける第１の開口１６４において熱酸化によって形成される。誘電体側壁２０８及び酸化物マスク１６０の層の特性が、フィールド緩和酸化物１２２の横方向の縁におけるテーパプロファイル、すなわちバーズビーク、の長さ及び形状に影響を及ぼす。プレーナＦＥＴ１１２のためのエリアにおける第２の開口１６６においては熱酸化は生じない。これは、第２の開口１６６に残るコンフォーマル誘電体層２０２の誘電体材料が熱酸化プロセスの酸化雰囲気を遮蔽するからである。例示のファーネス熱酸化プロセスは、２パーセント～１０パーセントの酸素雰囲気で、４５分～９０分の時間期間でファーネスの温度を約１０００℃まで傾斜上昇させること、雰囲気中の酸素を８０パーセント～９５パーセントの酸素に増加させながら、１０分～２０分の時間期間ファーネスの温度を約１０００℃に維持すること、雰囲気中の酸素を８０パーセント～９５パーセントの酸素に維持し、この雰囲気に塩化水素ガスを添加しながら、６０分～１２０分の時間期間ファーネスの温度を約１０００℃に維持すること、塩化水素がない状態で、雰囲気中の酸素を８０パーセント～９５パーセントの酸素に維持しながら、ファーネスの温度を３０分～９０分の時間期間、約１０００℃に維持すること、及び窒素雰囲気においてファーネスの温度を傾斜下降させることを含み得る。熱酸化プロセスのこの温度プロファイルにより、図２Ｇの電荷調整注入領域２１２における注入されたドーパントが拡散及び活性化されて、電荷調整領域１３４が形成される。また、熱酸化プロセスのこの温度プロファイルは、第１の燐拡散領域１９０、第２の燐拡散領域１９２、第１の砒素拡散領域１９４、及び第２の砒素拡散領域１９６のｎ型ドーパント、並びに、存在する場合は第１の補償領域１９８及び第２の補償領域２００のｎ型ドーパント、をさらに拡散する。第１の砒素拡散領域１９４におけるｎ型ドーパントの大部分は砒素であり、第１の燐拡散領域１９０におけるｎ型ドーパントの大部分は燐である。同様に、第２の砒素拡散領域１９６におけるｎ型ドーパントの大部分は砒素であり、第２の燐拡散領域１９２におけるｎ型ドーパントの大部分は燐である。第１の燐拡散領域１９０及び第１の砒素拡散領域１９４は、フィールドプレートタイプＦＥＴ１１０のドリフト領域１１６を提供する。同様に、第２の燐拡散領域１９２及び第２の砒素拡散領域１９６は、プレーナＦＥＴ１１２のドリフト領域１４２を提供する。第１の補償領域１９８及び第２の補償領域２００はｐ型であり、その正味ドーパント密度は、下にあるｐ型層１０６よりも低い。第１の補償領域１９８及び第２の補償領域２００は、有利にも、それぞれ、フィールドプレートタイプＦＥＴ１１０及びプレーナＦＥＴ１１２のためのドレイン接合容量を低減させる。その後、酸化物マスク１６０の層、誘電体側壁２０８、及び第２の開口１６６に残るコンフォーマル誘電体層２０２の誘電体側材料が除去される。窒化シリコンは、燐酸の水溶液によって除去され得る。二酸化シリコンは、バッファされた希釈フッ化水素酸の水溶液によって除去され得る。
【0027】
図２Ｉを参照すると、フィールドプレートタイプＦＥＴ１１０のｐ型ボディ１２０及びプレーナＦＥＴ１１２のｐ型ボディ１４６が、場合によっては同時に、形成される。ボディ１２０及びボディ１４６は、ｐ型ドーパントの所望の分布が得られるように、ボロンなどのｐ型ドーパントを一又は複数のエネルギーで注入することによって形成され得る。例示の注入動作は、１×１０１４ｃｍ－２～３×１０１４ｃｍ－２のドーズ量で、８０ｋｅＶ～１５０ｋｅＶのエネルギーでのボロンの第１の注入、並びに１×１０１３ｃｍ－２～３×１０１３ｃｍ－２のドーズ量で３０ｋｅＶ～４５０ｋｅＶのエネルギーでのボロンの第２の注入を含み得る。１０００℃で３０秒間の高速熱アニールなどの後続のアニールプロセスにより、注入されたボロンが活性化及び拡散される。
【0028】
ゲート誘電体材料２１４の層が、フィールドプレートタイプＦＥＴ１１０及びプレーナＦＥＴ１１２のためのエリアを含めて、基板１０２の頂部表面１０８における露出された半導体材料上に形成される。ゲート誘電体材料２１４の層は、熱酸化によって形成される二酸化シリコン、及び／又は、ＣＶＤプロセスによって形成される酸化ハフニウム又は酸化ジルコニウムを含み得、窒素含有プラズマへの露出によって導入される窒素原子を含み得る。ゲート誘電体材料２１４の層の厚さは、フィールドプレートタイプＦＥＴ１１０及びプレーナＦＥＴ１１２の動作電圧を反映する。ゲート材料２１６の層が、ゲート誘電体材料２１４の層及びフィールド緩和酸化物１２２の上に形成される。例えば、ゲート材料２１６の層は、場合によってはｎ型ドーパントがドープされた状態で、本明細書でポリシリコンと称する多結晶シリコンを含み得る。ゲート材料２１６の層における窒化チタンなどの他のゲート材料も、この例の範囲内に含まれる。例えば、ゲート材料２１６の層におけるポリシリコンは、３００ナノメートル～８００ナノメートルの厚さとし得る。
【0029】
フィールドプレートタイプＦＥＴ１１０の図１のゲート１３０及びプレーナＦＥＴ１１２の図１のゲート１５２のためのエリアを覆うように、ゲート材料２１６の層の上にゲートマスク２１８が形成される。この例では、ゲートマスク２１８は、フィールド緩和酸化物１２２の上を途中まで延在して、図１のフィールドプレート１３２のためのエリアを覆う。ゲートマスク２１８は、光リソグラフィプロセスによって形成されるフォトレジストを含み得る。ゲートマスク２１８は、窒化シリコン及び／又はアモルファスカーボンなどのハードマスク材料の層も含み得る。また、ゲートマスク２１８は、ＢＡＲＣの層などの反射防止材料の層を含み得る。
【0030】
図２Ｊを参照すると、フィールドプレートタイプＦＥＴ１１０のゲート１３０を形成し、プレーナＦＥＴ１１２のゲート１５２を形成するため、ゲートマスク２１８によって露出された図２Ｉのゲート材料２１６の層を除去するゲートエッチングプロセスが実施される。例えば、このゲートエッチングプロセスは、フッ素ラジカルを用いる反応性イオンエッチング（ＲＩＥ）プロセスとし得る。ゲートマスク２１８は、ゲートエッチングプロセスによって腐食され得る。ゲート１３０及び１５２が形成された後、残りのゲートマスク２１８が除去される。
【0031】
図２Ｋを参照すると、図２Ｊのゲート誘電体材料２１４の層が、フィールドプレートタイプＦＥＴ１１０のゲート誘電体層１２６、及びプレーナＦＥＴ１１２のゲート誘電体層１４８を提供する。場合によっては窒化シリコン及び／又は二酸化シリコンの２つ以上の副層を含む、側壁材料のコンフォーマル層をゲート１３０及び基板１０２の頂部表面１０８の上に形成することによって、フィールドプレートタイプＦＥＴ１１０のゲート１３０の側部表面上にゲート側壁スペーサ１３８が形成され得る。その後、ＲＩＥプロセスなどの異方性エッチングにより、ゲート１３０及び基板１０２の頂部表面から側壁材料の層が除去されて、ゲート側壁スペーサ１３８が適所に残る。プレーナＦＥＴ１１２のゲート１５２上のゲート側壁スペーサ１５６は、フィールドプレートタイプＦＥＴ１１０のゲート側壁スペーサ１３８と同様に、場合によってはそれと同時に、形成され得る。
【0032】
フィールドプレートタイプＦＥＴ１１０のｎ型ソース１２８及びｎ型ドレインコンタクト領域１１８が、燐及び砒素などのｎ型ドーパントを、例えば１×１０１４ｃｍ－２～５×１０１５ｃｍ－２のドーズ量で、ゲート１３０及びフィールド緩和酸化物１２２の近隣の基板１０２に注入することによって形成され得る。その後、注入されたドーパントを活性化するため、スパイクアニール又はフラッシュアニールなどのアニール動作が続く。ゲート側壁スペーサ１３８を形成する前に、ゲート１３０の下を途中まで延在するソース１２８のｎ型ドレイン拡張部が、ゲート１３０に近隣の基板にｎ型ドーパントを注入することによって形成され得る。プレーナＦＥＴ１１２のｎ型ソース１５０及びｎ型ドレインコンタクト領域１４４は、フィールドプレートタイプＦＥＴ１１０のソース１２８及びドレインコンタクト領域１１８と同様に、場合によってはそれと同時に、形成され得る。
【0033】
フィールドプレートタイプＦＥＴ１１０のボディ１２０におけるｐ型ボディコンタクト領域１３６が、例えば１×１０１４ｃｍ－２～５×１０１５ｃｍ－２のドーズ量で、基板１０２にｐ型ドーパント（例えばボロン）を注入することによって形成され得る。その後、注入されたドーパントを活性化するため、スパイクアニール又はフラッシュアニールなどのアニール動作が続く。プレーナＦＥＴ１１２のボディ１４６におけるｐ型ボディコンタクト領域１３６は、フィールドプレートタイプＦＥＴ１１０のボディ１２０におけるボディコンタクト領域１３６と同様に、場合によってはそれと同時に、形成され得る。
【0034】
フィールド緩和酸化物１２２に自己整合されるようにドリフト領域１１６を形成することにより、ゲート１３０がドリフト領域１１６に重なる横方向距離１２４が所望の小さな値になり、有利にも、低ゲート－ドレイン容量を提供する。また、この自己整合構成により、デバイス毎に制御可能な横方向距離１２４が提供され得、整合誤差と称することもある、不可避な光リソグラフィ整合ばらつきによる望まれない変動は生じない。
【0035】
図３Ａ～図３Ｆは、フィールドプレートタイプＦＥＴを含む別の例示の集積回路の断面であり、例示の形成方法の連続的段階で示す。この例では、ｎチャネルフィールドプレートタイプＦＥＴを説明する。ドーパントの極性を適切に変更することで、類似のｐチャネルフィールドプレートタイプを説明し得る。図３Ａを参照すると、集積回路３００が、ｐ型層３０６を備える基板３０２を含み、ｐ型層３０６は基板３０２の頂部表面３０８まで延在する。ｐ型層３０６は、半導体ウェハ上のエピタキシャル層とし得、又はバルクシリコンウェハの頂部とし得る。集積回路３００は、この例では対照的なドレイン中心構成を有する、ｎチャネルフィールドプレートタイプＦＥＴ３１０を含む。集積回路３００は、任意選択で、図３Ａ～図３Ｆには示さないプレーナＦＥＴも含み得る。この例では、集積回路３００は、フィールドプレートタイプＦＥＴ３１０のためのエリアの周りにフィールド酸化物３１４を含む。フィールド酸化物３１４は、図２Ａを参照して説明したように、ＳＴＩプロセスによって形成される。このＳＴＩプロセスは、基板３０２の頂部表面３０８の上のＳＴＩパッド酸化物４２０の層、及びＳＴＩパッド酸化物４２０の層の上の窒化シリコンのＣＭＰ停止層４２２を用いる。この例では、フィールド酸化物３１４を形成した後、ＳＴＩパッド酸化物４２０の層及びＣＭＰ停止層４２２は、除去されず、フィールドプレートタイプＦＥＴ３１０を形成するために用いられる。
【0036】
ＳＴＩパッド酸化物４２０の層、及びＣＭＰ停止層４２２は、フィールドプレートタイプＦＥＴ３１０のためのエリアにわたって延在する。フィールドプレートタイプＦＥＴ３１０のためのエリアにおいてその後形成されるフィールド緩和酸化物のためのエリアを露出させるＣＭＰ停止層４２２の上に、エッチングマスク３６２が形成される。エッチングマスク３６２は、図２Ａを参照して説明したように形成され得る。フィールド緩和酸化物のための露出エリアの横方向寸法は、ＣＭＰ停止層４２２をエッチングした後、エッチングされたエリアの中央部分が誘電体側壁の形成後に空のまま残るように、充分に幅広い。
【0037】
図３Ｂを参照すると、エッチングマスク３６２によって露出されたエリアにおいてＣＭＰ停止層４２２が除去されて、ＳＴＩパッド酸化物４２０の層が露出され、ＣＭＰ停止層４２２に開口３６４が形成される。開口３６４の横方向寸法３６８は、誘電体側壁の形成後、開口３６４の中央部分が空のままであるように、充分に幅広い。ＣＭＰ停止層４２２は、図３Ｂに示すように、アンダーカットが極めて小さくなり得るフッ素ラジカルを用いるプラズマエッチングによって除去され得る。或いは、ＣＭＰ停止層４２２は、図２Ｂを参照して説明したように、ウェットエッチングによって除去され得る。
【0038】
ｎ型ドーパント３７２が、フィールドプレートタイプＦＥＴ３１０のためのエリアにおける開口３６４を含めて、ＣＭＰ停止層４２２を除去することによって露出されたエリアにおいて基板３０２に注入され、有利にも、その後形成されるドリフト領域を、その後形成されるフィールド緩和酸化物に自己整合させる。例えば、ｎ型ドーパント３７２は、図２Ｃを参照して説明したように燐及び砒素を含み得る。注入されたｎ型ドーパント３７２は、開口３６４の下にドリフト注入領域４２４を形成する。エッチングマスク３６２の残りの部分はすべて、ｎ型ドーパント３７２が注入された後、除去される。
【0039】
図３Ｃを参照すると、図２Ｅ及び図２Ｆを参照して説明したように、ＣＭＰ停止層４２２の横方向端部上の開口３６４に誘電体側壁４０８が形成される。開口３６４内の誘電体側壁４０８と同時に、ＣＭＰ停止層４２２の横方向端部上でフィールド酸化物３１４の上に付加的な側壁４２６が形成され得る。開口３６４の中央部分は、誘電体側壁４０８が形成された後、空になる。
【0040】
図３Ｄを参照すると、フィールドプレートタイプＦＥＴ３１０のためのエリアにおける開口３６４にフィールド緩和酸化物３２２が熱酸化によって形成される。誘電体側壁４０８及びＣＭＰ停止層４２２の特性がフィールド緩和酸化物３２２の横方向端部の長さ及び形状に影響を及ぼす。フィールド緩和酸化物３２２は、図２Ｈを参照して説明したようにファーネス熱酸化プロセスによって形成され得る。熱酸化プロセスの温度プロファイルにより、図３Ｃのドリフト注入領域４２４における注入されたｎ型ドーパントが拡散され活性化されて、フィールドプレートタイプＦＥＴ３１０のドリフト領域３１６が形成される。その後、ＣＭＰ停止層４２２、誘電体側壁４０８、及び付加的な側壁４２６が除去される。
【0041】
図３Ｅを参照すると、フィールド緩和酸化物３２２に対して中央に位置するドリフト領域３１６の下の基板３０２において、ｎ型ウェル４２８が任意選択で形成され得る。ｎ型ウェル４２８は、有利にも、フィールドプレートタイプＦＥＴ３１０のドレイン抵抗を低減し得、フィールドプレートタイプＦＥＴ３１０のドレインの中央部分を流れる電流を広げさせ得、信頼性が改善される。ｎ型ウェル４２８は、集積回路３００の論理回路内のｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタの下の他のｎ型ウェルと同時に形成され得る。ドリフト領域３１６に接する基板３０２において、フィールドプレートタイプＦＥＴ３１０のｐ型ボディ３２０が形成される。ボディ３２０は、図２Ｉを参照して説明したように、ボロンなどのｐ型ドーパントを注入することによって形成され得る。後続のアニールプロセスにより、注入されたボロンが活性化され拡散する。
【0042】
図３ＤのＳＴＩパッド酸化物４２０の層が除去される。フィールド緩和酸化物３２２に近隣の基板３０２の頂部表面３０８において、ゲート誘電体層３２６が形成される。ゲート誘電体層３２６は、図２Ｉを参照して説明したように形成され得る。フィールドプレートタイプＦＥＴ３１０のゲート３３０が、フィールド緩和酸化物３２２の近傍から、ボディ３２０の途中まで重なって延在して、ゲート誘電体層３２６の上に形成される。ゲート３３０は、ドリフト領域の、フィールド緩和酸化物３２２とボディ３２０との間の部分の上に延在する。ゲート３３０は、図２Ｉ及び図２Ｊを参照して説明したように形成され得る。
【0043】
図２Ｋを参照して例えば説明したように、ゲート３３０の側部表面上にゲート側壁スペーサ３３８が形成される。この例では、ゲート３３０の頂部表面の上に、誘電体材料のゲートキャップ４３０が形成される。ゲートキャップ４３０及びゲート側壁スペーサ３３８は、ゲート３３０の頂部表面と横方向の面とを電気的に絶縁する。ゲートキャップ４３０は、例えば、ゲートマスクを形成しゲートエッチングを実施する前にゲート材料の層の上に誘電体層を形成することなどによって、形成され得る。
【0044】
図３Ｆを参照すると、フィールド緩和酸化物３２２の２つの対向部分間のドリフト領域３１６内の基板３０２において、ｎ型ドレインコンタクト領域３１８が形成される。ドレインコンタクト領域３１８と反対のゲート３３０の近隣の基板３０２において、ｎ型ソース３２８が形成される。ドレインコンタクト領域３１８及びソース３２８は、図２Ｋを参照して説明したように形成され得、同時に形成され得る。ゲート側壁スペーサ３３８が形成される前に、ゲート３３０の下を途中まで延在する、ソース３２８のｎ型ドレイン拡張部が形成され得る。
【0045】
この例では、フィールドプレート４３２がフィールド緩和酸化物３２２の一部の直ぐ上に形成され、ゲート３３０まで延在する。フィールドプレート４３２は、ゲート３３０から電気的に絶縁される。フィールドプレート４３２は、ゲート３３０及びフィールド緩和酸化物３２２の上に、ポリシリコン又は窒化チタンなどの導電材料の層を形成すること、フィールドプレート４３２のためのエリアを覆うために導電材料の層の上にエッチングマスクを形成すること、及び、フィールドプレート４３２を画定するためのエッチングプロセスを実施することによって形成され得る。集積回路３００は、ゲート３３０及びフィールドプレート４３２に別々のバイアス電圧を印加するように構成され得る。ゲート３３０と電気的に絶縁され、別々にバイアスされ得るようにフィールドプレート４３２を形成することによって、フィールドプレートを提供するためにゲートに重なるフィールド緩和酸化物を備える類似のフィールドプレートタイプＦＥＴと比較して、有利にも、フィールドプートタイプＦＥＴ３１０の動作の間のドリフト領域３１６における電界が低減され得る。
【0046】
ドリフト領域３１６は、フィールドプレートタイプＦＥＴ３１０の第１の側で第１の横方向距離４３４、フィールド緩和酸化物３２２を超えて延在し、第１の側と反対の第２の側で第２の横方向距離４３６、フィールド緩和酸化物３２２を超えて延在する。ドリフト領域３１６がフィールド緩和酸化物３２２と自己整合されるように形成される結果、第１の横方向距離４３４が第２の横方向距離４３６と実質的に等しくなり、これは、有利にも、フィールドプレートタイプＦＥＴ３１０を通じて均一な電流分布を提供する。また、フィールド緩和酸化物３２２と自己整合されるようにドリフト領域３１６を形成することによって、有利にも、デバイス毎に制御可能な第１の横方向距離４３４及び第２の横方向距離４３６が所望の狭い範囲内の値になり、その際、整合誤差と称することもある不可避な光リソグラフィ整合のばらつきによる望まれない変動は生じない。
【0047】
特許請求の範囲内で、説明した実施形態において改変が可能であり、他の実施形態が可能である。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【手続補正書】
【提出日】2022-01-10
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
方法であって、
トランジスタ領域を横方向に囲む隔離構造を半導体基板に形成することと、
前記トランジスタ領域の上に第１の開口を規定する酸化マスクを形成することと、
前記第１の開口を介して前記半導体基板に第１の導電型を有する第１のドーパントを注入することと、
前記第１の開口よりも小さい大きさを有する第２の開口を規定するために前記第１の開口の端部の横に側壁を形成することと、
前記第２の開口を介して前記半導体基板の表面上にシリコンの局所的酸化（ＬＯＣＯＳ）構造を形成することであって、前記ＬＯＣＯＳ構造が前記隔離構造よりも薄い、前記ＬＯＣＯＳ構造を形成することと、
前記ＬＯＣＯＳ構造と前記隔離構造との間の前記半導体基板に第２の導電型を有する第２のドーパントを注入することと、
を含む、方法。
トランジスタ領域を横方向に囲む隔離構造を半導体基板に形成することと、
前記トランジスタ領域の上に第１の開口を規定する酸化マスクを形成することと、
前記第１の開口を介して前記半導体基板に第１の導電型を有する第１のドーパントを注入することと、
前記第１の開口よりも小さい大きさを有する第２の開口を規定するために前記第１の開口の端部の横に側壁を形成することと、
前記第２の開口を介して前記半導体基板の表面上にシリコンの局所的酸化（ＬＯＣＯＳ）構造を形成することであって、前記ＬＯＣＯＳ構造が前記隔離構造よりも薄い、前記ＬＯＣＯＳ構造を形成することと、
前記ＬＯＣＯＳ構造と前記隔離構造との間の前記半導体基板に第２の導電型を有する第２のドーパントを注入することと、
を含む、方法。
【請求項2】
請求項１に記載の方法であって、
前記隔離構造と前記ＬＯＣＯＳ構造との間の半導体基板の表面に沿ってゲート誘電体層を形成することであって、前記ゲート誘電体層が前記ＬＯＣＯＳ構造よりも薄い、前記ゲート誘電体層を形成することと、
前記ＬＯＣＯＳ構造の下に第１のドープされた領域を形成するために前記注入された第１のドーパントを拡散して前記ゲート誘電体層の下に前記ＬＯＣＯＳ構造を越えて横方向に拡張することと、
前記第１のドープされた領域に整合する第２のドープされた領域を前記ゲート誘電体層の下に形成するために前記注入された第２のドーパントを拡散することと、
を更に含む、方法。
前記隔離構造と前記ＬＯＣＯＳ構造との間の半導体基板の表面に沿ってゲート誘電体層を形成することであって、前記ゲート誘電体層が前記ＬＯＣＯＳ構造よりも薄い、前記ゲート誘電体層を形成することと、
前記ＬＯＣＯＳ構造の下に第１のドープされた領域を形成するために前記注入された第１のドーパントを拡散して前記ゲート誘電体層の下に前記ＬＯＣＯＳ構造を越えて横方向に拡張することと、
前記第１のドープされた領域に整合する第２のドープされた領域を前記ゲート誘電体層の下に形成するために前記注入された第２のドーパントを拡散することと、
を更に含む、方法。
【請求項3】
請求項２に記載の方法であって、
前記ＬＯＣＯＳ構造が前記ゲート誘電体層よりも少なくとも２倍の厚さである、方法。
前記ＬＯＣＯＳ構造が前記ゲート誘電体層よりも少なくとも２倍の厚さである、方法。
【請求項4】
請求項１に記載の方法であって、
前記隔離構造を形成することが、
前記半導体基板にトレンチをエッチングすることと、
前記隔離構造を形成するために前記トレンチ内に酸化物層を堆積することと、
を含む、方法。
前記隔離構造を形成することが、
前記半導体基板にトレンチをエッチングすることと、
前記隔離構造を形成するために前記トレンチ内に酸化物層を堆積することと、
を含む、方法。
【請求項5】
請求項１に記載の方法であって、
前記隔離構造と前記ＬＯＣＯＳ構造との間の前記半導体基板の表面に沿ってゲート誘電体層を形成することと、
前記ゲート誘電体層上にゲート構造を形成することと、
前記ゲート構造から前記ＬＯＣＯＳ構造上に延在するフィールドプレートを形成することと、
を更に含む、方法。
前記隔離構造と前記ＬＯＣＯＳ構造との間の前記半導体基板の表面に沿ってゲート誘電体層を形成することと、
前記ゲート誘電体層上にゲート構造を形成することと、
前記ゲート構造から前記ＬＯＣＯＳ構造上に延在するフィールドプレートを形成することと、
を更に含む、方法。
【請求項6】
請求項１に記載の方法であって、
前記隔離構造と前記ＬＯＣＯＳ構造との間の前記半導体基板の表面に沿ってゲート誘電体層を形成することと、
前記ゲート誘電体層上にゲート構造を形成することと、
前記ゲート構造と前記ＬＯＣＯＳ構造とから絶縁されるフィールドプレートを形成することと、
を更に含む、方法。
前記隔離構造と前記ＬＯＣＯＳ構造との間の前記半導体基板の表面に沿ってゲート誘電体層を形成することと、
前記ゲート誘電体層上にゲート構造を形成することと、
前記ゲート構造と前記ＬＯＣＯＳ構造とから絶縁されるフィールドプレートを形成することと、
を更に含む、方法。
【請求項7】
請求項１に記載の方法であって、
前記第１のドーパントを注入することが、
１×１０ １２ ｃｍ －２ から４×１０ １２ ｃｍ －２ の範囲の第１のドーズ量で１５０ＫｅＶから２２５ＫｅＶの範囲の第１のエネルギーで燐を注入することと、
２×１０ １２ ｃｍ －２ から６×１０ １２ ｃｍ －２ の範囲の第２のドーズ量で１００ＫｅＶから１５０ＫｅＶの範囲の第２のエネルギーで砒素を注入することと、
を含む、方法。
前記第１のドーパントを注入することが、
１×１０ １２ ｃｍ －２ から４×１０ １２ ｃｍ －２ の範囲の第１のドーズ量で１５０ＫｅＶから２２５ＫｅＶの範囲の第１のエネルギーで燐を注入することと、
２×１０ １２ ｃｍ －２ から６×１０ １２ ｃｍ －２ の範囲の第２のドーズ量で１００ＫｅＶから１５０ＫｅＶの範囲の第２のエネルギーで砒素を注入することと、
を含む、方法。
【請求項8】
請求項１に記載の方法であって、
前記ＬＯＣＯＳ構造を形成する前に前記第２の開口を介して前記半導体基板に第３のドーパントを注入することと、
前記ＬＯＣＯＳ構造の下に第１のドープされた領域を形成するために前記注入された第１のドーパントを拡散して前記ＬＯＣＯＳ構造を越えて横方向に拡張することと、
前記ＬＯＣＯＳ構造と前記第１のドープされた領域との間に第２のドープされた領域を形成するために前記注入された第３のドーパントを拡散することであって、前記第２のドープされた領域が前記第１のドープされた領域よりも高い正味のドーパント濃度を有する、前記注入された第３のドーパントを拡散することと、
を更に含む、方法。
前記ＬＯＣＯＳ構造を形成する前に前記第２の開口を介して前記半導体基板に第３のドーパントを注入することと、
前記ＬＯＣＯＳ構造の下に第１のドープされた領域を形成するために前記注入された第１のドーパントを拡散して前記ＬＯＣＯＳ構造を越えて横方向に拡張することと、
前記ＬＯＣＯＳ構造と前記第１のドープされた領域との間に第２のドープされた領域を形成するために前記注入された第３のドーパントを拡散することであって、前記第２のドープされた領域が前記第１のドープされた領域よりも高い正味のドーパント濃度を有する、前記注入された第３のドーパントを拡散することと、
を更に含む、方法。
【請求項9】
請求項８に記載の方法であって、
前記第３のドーパントが第１の導電型を有する、方法。
前記第３のドーパントが第１の導電型を有する、方法。
【請求項10】
請求項８に記載の方法であって、
前記第３のドーパントが第２の導電型を有する、方法。
前記第３のドーパントが第２の導電型を有する、方法。
【請求項11】
請求項１に記載の方法であって、
前記第１のドーパントを注入することの後であって前記側壁を形成することの前に、約９００℃から１０５０℃の温度範囲で３０分から６０分の間でアニールすることを更に含む、方法。
前記第１のドーパントを注入することの後であって前記側壁を形成することの前に、約９００℃から１０５０℃の温度範囲で３０分から６０分の間でアニールすることを更に含む、方法。
【請求項12】
請求項１に記載の方法であって、
前記側壁が窒化シリコンを含む、方法。
前記側壁が窒化シリコンを含む、方法。
【請求項13】
請求項１に記載の方法であって、
前記側壁が２酸化シリコンを含む、方法。
前記側壁が２酸化シリコンを含む、方法。
【請求項14】
方法であって、
トランジスタ領域を横方向に囲む隔離領域を半導体基板に形成することと、
前記トランジスタ領域内の前記半導体基板上に誘電体層を形成することと、
前記誘電体層の上に第１の開口を規定するマスクを形成することと、
前記第１の開口を介して前記半導体基板にｎ型ドーパントを注入することと、
前記第１の開口よりも小さい大きさを有する第２の開口を規定するために前記第１の開口の端部の横に側壁を形成することと、
前記第２の開口を介して前記半導体基板の表面にシリコンの局所的酸化（ＬＯＣＯＳ）構造を形成することと、
前記隔離構造と前記ＬＯＣＯＳ構造との間に前記誘電体層からゲート誘電体層をパターニングすることと、
前記ＬＯＣＯＳ構造の下にｎドープされた領域を形成するために前記注入されたｎ型ドーパントを拡散して前記ゲート誘電体層の下に前記ＬＯＣＯＳ構造を越えて横方向に拡張することと、
を含む、方法。
トランジスタ領域を横方向に囲む隔離領域を半導体基板に形成することと、
前記トランジスタ領域内の前記半導体基板上に誘電体層を形成することと、
前記誘電体層の上に第１の開口を規定するマスクを形成することと、
前記第１の開口を介して前記半導体基板にｎ型ドーパントを注入することと、
前記第１の開口よりも小さい大きさを有する第２の開口を規定するために前記第１の開口の端部の横に側壁を形成することと、
前記第２の開口を介して前記半導体基板の表面にシリコンの局所的酸化（ＬＯＣＯＳ）構造を形成することと、
前記隔離構造と前記ＬＯＣＯＳ構造との間に前記誘電体層からゲート誘電体層をパターニングすることと、
前記ＬＯＣＯＳ構造の下にｎドープされた領域を形成するために前記注入されたｎ型ドーパントを拡散して前記ゲート誘電体層の下に前記ＬＯＣＯＳ構造を越えて横方向に拡張することと、
を含む、方法。
【請求項15】
請求項１４に記載の方法であって、
前記ゲート誘電体層の下で前記ＬＯＣＯＳ構造と前記隔離構造との間にｐ型ドーパントを注入することと、
前記ｎドープされた領域に整合するｐドープされた領域を前記ゲート誘電体層の下に形成するために前記注入されたｐ型ドーパントを拡散することと、
を更に含む、方法。
前記ゲート誘電体層の下で前記ＬＯＣＯＳ構造と前記隔離構造との間にｐ型ドーパントを注入することと、
前記ｎドープされた領域に整合するｐドープされた領域を前記ゲート誘電体層の下に形成するために前記注入されたｐ型ドーパントを拡散することと、
を更に含む、方法。
【請求項16】
請求項１４に記載の方法であって、
前記ＬＯＣＯＳ構造が前記ゲート誘電体層の少なくとも２倍の厚さである、方法。
前記ＬＯＣＯＳ構造が前記ゲート誘電体層の少なくとも２倍の厚さである、方法。
【請求項17】
請求項１４に記載の方法であって、
前記隔離構造を形成することが、
前記半導体基板にトレンチをエッチングすることと、
前記隔離構造を形成するために前記トレンチ内に酸化物層を堆積することと、
を含む、方法。
前記隔離構造を形成することが、
前記半導体基板にトレンチをエッチングすることと、
前記隔離構造を形成するために前記トレンチ内に酸化物層を堆積することと、
を含む、方法。
【請求項18】
請求項１４に記載の方法であって、
前記ゲート誘電体層上にゲート構造を形成することと、
前記ゲート構造から前記ＬＯＣＯＳ構造上に延在するフィールドプレートを形成することと、
を更に含む、方法。
前記ゲート誘電体層上にゲート構造を形成することと、
前記ゲート構造から前記ＬＯＣＯＳ構造上に延在するフィールドプレートを形成することと、
を更に含む、方法。
【請求項19】
請求項１４に記載の方法であって、
前記ゲート誘電体層上にゲート構造を形成することと、
前記ゲート誘電体層と前記ＬＯＣＯＳ構造とから絶縁されるフィールドプレートを形成することと、
を更に含む、方法。
前記ゲート誘電体層上にゲート構造を形成することと、
前記ゲート誘電体層と前記ＬＯＣＯＳ構造とから絶縁されるフィールドプレートを形成することと、
を更に含む、方法。
【請求項20】
請求項１４に記載の方法であって、
前記ＬＯＣＯＳ構造を形成する前に、前記第２の開口を介して前記半導体基板に第２のｎ型ドーパントを注入することと、
前記ＬＯＣＯＳ構造と前記ｎドープされた領域との間に第２のｎドープされた領域を形成するために前記注入された第２のｎ型ドーパントを拡散することであって、前記第２のｎドープされた領域が前記ｎドープされた領域よりも高い正味のドーパント濃度を有する、前記第２のｎ型ドーパントを拡散することと、
を更に含む、方法。
前記ＬＯＣＯＳ構造を形成する前に、前記第２の開口を介して前記半導体基板に第２のｎ型ドーパントを注入することと、
前記ＬＯＣＯＳ構造と前記ｎドープされた領域との間に第２のｎドープされた領域を形成するために前記注入された第２のｎ型ドーパントを拡散することであって、前記第２のｎドープされた領域が前記ｎドープされた領域よりも高い正味のドーパント濃度を有する、前記第２のｎ型ドーパントを拡散することと、
を更に含む、方法。
【請求項21】
請求項１４に記載の方法であって、
前記ＬＯＣＯＳ構造を形成する前に、前記第２の開口を介して前記半導体基板にｐ型ドーパントを注入することと、
前記ＬＯＣＯＳ構造と前記ｎドープされた領域との間にｐドープされた領域を形成するために前記注入されたｐ型ドーパントを拡散することであって、前記ｐドープされた領域が前記ｎドープされた領域よりも高い正味のドーパント濃度を有する、前記ｐ型ドーパントを拡散することと、
を更に含む、方法。
前記ＬＯＣＯＳ構造を形成する前に、前記第２の開口を介して前記半導体基板にｐ型ドーパントを注入することと、
前記ＬＯＣＯＳ構造と前記ｎドープされた領域との間にｐドープされた領域を形成するために前記注入されたｐ型ドーパントを拡散することであって、前記ｐドープされた領域が前記ｎドープされた領域よりも高い正味のドーパント濃度を有する、前記ｐ型ドーパントを拡散することと、
を更に含む、方法。
【請求項22】
請求項１４に記載の方法であって、
前記ｎ型ドーパントを注入することが、
１×１０ １２ ｃｍ －２ から４×１０ １２ ｃｍ －２ の範囲の第１のドーズ量で１５０ＫｅＶから２２５ＫｅＶの範囲の第１のエネルギーで燐を注入することと、
２×１０ １２ ｃｍ －２ から６×１０ １２ ｃｍ －２ の範囲の第２のドーズ量で１００ＫｅＶから１５０ＫｅＶの範囲の第２のエネルギーで砒素を注入することと、
を含む、方法。
前記ｎ型ドーパントを注入することが、
１×１０ １２ ｃｍ －２ から４×１０ １２ ｃｍ －２ の範囲の第１のドーズ量で１５０ＫｅＶから２２５ＫｅＶの範囲の第１のエネルギーで燐を注入することと、
２×１０ １２ ｃｍ －２ から６×１０ １２ ｃｍ －２ の範囲の第２のドーズ量で１００ＫｅＶから１５０ＫｅＶの範囲の第２のエネルギーで砒素を注入することと、
を含む、方法。
【請求項23】
請求項１４に記載の方法であって、
前記ｎ型ドーパントを注入することの後であって前記側壁を形成することの前に、約９００℃から１０５０℃の温度範囲で３０分から６０分の間でアニールすることを更に含む、方法。
前記ｎ型ドーパントを注入することの後であって前記側壁を形成することの前に、約９００℃から１０５０℃の温度範囲で３０分から６０分の間でアニールすることを更に含む、方法。
【請求項24】
請求項１４に記載の方法であって、
前記ゲート誘電体層が２酸化シリコンを含む、方法。
前記ゲート誘電体層が２酸化シリコンを含む、方法。
【請求項25】
請求項１４に記載の方法であって、
前記側壁が窒化シリコンを含む、方法。
前記側壁が窒化シリコンを含む、方法。
【請求項26】
請求項１４に記載の方法であって、
前記側壁が２酸化シリコンを含む、方法。
前記側壁が２酸化シリコンを含む、方法。