特開 2022-32029 金属シールドを有するインダクタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022032029

(43)【公開日】2022-02-24

(54)【発明の名称】金属シールドを有するインダクタ

(51)【国際特許分類】

   H01F 27/36 20060101AFI20220216BHJP

   H05K 1/02 20060101ALI20220216BHJP

   H05K 9/00 20060101ALI20220216BHJP

   H01F 41/04 20060101ALI20220216BHJP

   H05K 3/34 20060101ALN20220216BHJP

【ＦＩ】

H01F27/36 101

H05K1/02 P

H05K9/00 C

H05K9/00 Q

H01F41/04 B

H05K3/34 501D

【審査請求】未請求

【請求項の数】25

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2021108979

(22)【出願日】2021-06-30

(31)【優先権主張番号】16/989,729

(32)【優先日】2020-08-10

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】593096712

【氏名又は名称】インテル コーポレイション

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(74)【代理人】

【識別番号】100135105

【弁理士】

【氏名又は名称】渡邊 直満

(72)【発明者】

【氏名】ランジュール バラクリシュナン

(72)【発明者】

【氏名】サガル デュベイ

(72)【発明者】

【氏名】ジャクソン チュン プオン コーン

(72)【発明者】

【氏名】アニル バビー

【テーマコード（参考）】

5E062

5E070

5E319

5E321

5E338

【Ｆターム（参考）】

5E062FF10

5E070AA01

5E070AB08

5E070DA17

5E319AA03

5E319AB06

5E321AA05

5E321GG05

5E338CC02

5E338CC05

5E338EE13

(57)【要約】      （修正有）

【課題】金属シールドを有するインダクタを提供する。
【解決手段】金属シールド型インダクタ２５２の実装２５０において、動作中にインダクタによって放射される電磁エネルギを低減するために、成形フェライトインダクタ２５２の周囲に金属シールドを形成する方法であって、金属シールドは、動作中に信号を確実にルーティングするために、インダクタの下及び近くの複数の信号ルーティング層と、インダクタ２５２の近くのＰＣＢの表面にマイクロストリップ２５６とを有するＰＣＢ２５４にインダクタを配置する。
【選択図】図２

【特許請求の範囲】

【請求項1】

フェライト構造内に埋め込まれたインダクタと、
前記インダクタと電気的に結合された電気コネクタと、
前記インダクタによって放射される電磁エネルギを遮断するように、内部に前記インダクタを有する前記フェライト構造を囲むシールドと
を含む装置。

【請求項2】

当該装置は、プリント回路基板(PCB)の基板の表面の位置に配置される、請求項１に記載の装置。

【請求項3】

前記基板は、当該装置が配置された前記基板の位置の下にある複数の非信号ルーティング層及び信号ルーティング層を含む、請求項２に記載の装置。

【請求項4】

前記信号ルーティング層のうち少なくとも1つは、当該装置が配置される前記基板の前記位置の下の3つの層未満である、請求項３に記載の装置。

【請求項5】

前記インダクタは電圧調整回路の一部である、請求項１乃至４のうちいずれか１項に記載の装置。

【請求項6】

前記シールドは金属材料で形成される、請求項１乃至４のうちいずれか１項に記載の装置。

【請求項7】

前記金属材料は銅又は銅合金である、請求項６に記載の装置。

【請求項8】

前記シールドの厚さは少なくとも100μmである、請求項６に記載の装置。

【請求項9】

フェライト構造内にインダクタを埋め込むステップであり、前記インダクタは、前記インダクタに電気的に結合された電気コネクタを含む、ステップと、
前記インダクタによって放射される電磁エネルギを遮断することによって、前記インダクタの近くの信号ルーティングとの干渉を低減するように、内部に前記インダクタを有する前記フェライト構造を囲むシールドを形成するステップと
を含む方法。

【請求項10】

PCBの基板の表面の位置にシールドされた前記インダクタを配置するステップを更に含む、請求項９に記載の方法。

【請求項11】

前記基板の前記表面にシールドされた前記インダクタを配置するステップは、マイクロストリップの近くにシールドされた前記インダクタを配置するステップであり、前記マイクロストリップは、120ミル以下だけシールドされた前記インダクタから分離される、ステップを更に含む、請求項１０に記載の方法。

【請求項12】

前記基板の前記表面にシールドされた前記インダクタを配置するステップは、前記PCB内のストリップラインの近くにシールドされた前記インダクタを配置するステップであり、前記ストリップラインは、100ミル以下だけシールドされた前記インダクタから分離される、ステップを更に含む、請求項１０に記載の方法。

【請求項13】

配置するステップは、シールドされた前記インダクタを有する電圧レギュレータ又は電界効果変圧器を配置するステップを含む、請求項１０に記載の方法。

【請求項14】

前記シールドを形成するステップは、少なくとも100μmの厚さの銅又は銅合金で前記シールドを形成するステップを含む、請求項９乃至１３のうちいずれか１項に記載の方法。

【請求項15】

複数の非信号ルーティング層及び信号ルーティング層を有する基板を有するプリント回路基板(PCB)であり、前記信号ルーティング層のうち少なくとも1つは前記PCBの表面から3層以下の深さである、PCBと、
前記PCBの前記基板の表面に電気的及び物理的に結合されたシールド型インダクタであり、金属構造内に埋め込まれたインダクタと、前記インダクタに電気的に結合された電気コネクタと、内部に前記インダクタを有する前記金属構造を囲むシールドであり、前記1つの信号ルーティング層における信号ルーティングと干渉する前記インダクタによって放射された電磁エネルギを遮断するシールドとを含むシールド型インダクタと
を含むシステム。

【請求項16】

前記シールド型インダクタは、前記PCBの前記非信号ルーティング層及び信号ルーティング層の上の前記PCBの前記表面上の位置に配置される、請求項１５に記載のシステム。

【請求項17】

前記基板の前記表面は、マイクロストリップを含み、前記マイクロストリップ及び前記シールド型インダクタは、120ミル以下で分離される、請求項１５に記載のシステム。

【請求項18】

前記PCBの前記1つの信号ルーティング層は、ストリップラインを含み、前記ストリップライン及び前記シールド型インダクタは、100ミル以下で分離される、請求項１５に記載のシステム。

【請求項19】

前記シールド型インダクタの近くの前記基板の前記表面に結合された電圧レギュレータ又は電界効果変圧器を更に含む、請求項１５に記載のシステム。

【請求項20】

前記シールド型インダクタは電圧調整回路の一部である、請求項１５乃至１９のうちいずれか１項に記載のシステム。

【請求項21】

フェライト構造内にインダクタを埋め込む手段であり、前記インダクタは、前記インダクタに電気的に結合された電気コネクタを含む、手段と、
前記インダクタによって放射される電磁エネルギを遮断することによって、前記インダクタの近くの信号ルーティングとの干渉を低減するように、内部に前記インダクタを有する前記フェライト構造を囲むシールドを形成する手段と
を含む装置。

【請求項22】

PCBの基板の表面の位置にシールドされた前記インダクタを配置する手段を更に含む、請求項２１に記載の装置。

【請求項23】

前記基板の前記表面にシールドされた前記インダクタを配置する手段は、マイクロストリップの近くにシールドされた前記インダクタを配置する手段であり、前記マイクロストリップは、120ミル以下だけシールドされた前記インダクタから分離される、手段を更に含む、請求項２２に記載の装置。

【請求項24】

前記基板の前記表面にシールドされた前記インダクタを配置する手段は、前記PCB内のストリップラインの近くにシールドされた前記インダクタを配置する手段であり、前記ストリップラインは、100ミル以下だけシールドされた前記インダクタから分離される、手段を更に含む、請求項２２に記載の装置。

【請求項25】

配置する手段は、シールドされた前記インダクタを有する電圧レギュレータ又は電界効果変圧器を配置する手段を含む、請求項２２に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、概してプリント回路基板(PCB, printed circuit board)の分野に関し、特に、高電流スイッチングインダクタでの信号ルーティングの課題に関する。

【背景技術】

【0002】

計算プラットフォームは、典型的には、インダクタを含む電圧レギュレータ(VR, voltage regulator)のような電力素子を含むプリント回路基板(PCB, printed circuit board)を含む。現在、干渉を回避するために、このような素子の下での信号ルーティングは、PCBの第4内部層以降で実行される。しばしば、最高層(第4層)での信号ルーティングは、非クリティカル(non-critical)信号又は低速信号(<1Gps)のみに制限される。

【図面の簡単な説明】

【0003】

実施形態は、添付の図面と共に以下の詳細な説明によって容易に理解される。この説明を容易にするために、同様の参照番号は、同様の構造的要素を示す。実施形態は、例示として示されており、添付の図面の図に限定されるものではない。

【図1】様々な実施形態による、金属シールドを有するインダクタ及び金属シールドを有さないインダクタの例を示す。

【図2】様々な実施形態による、PCB上の金属シールド型インダクタ及び非シールド型インダクタの適用を示す。

【図3】様々な実施形態による、製造の様々な段階におけるシールド型インダクタの複数の斜視図を示す。

【図4】様々な実施形態による、インダクタの周囲に金属シールドを形成するための例示的なプロセスを示す。

【図5】本発明の一実施形態によるコンピュータシステム500の概略図である。

【発明を実施するための形態】

【0004】

本開示の実施形態は、動作中にインダクタによって放射される電磁エネルギを低減するために、成形フェライトインダクタ(molded ferrite inductor)の周囲に金属シールドを形成することに関し得る。金属シールドは、動作中に信号を確実にルーティングするために、インダクタの下及び近くの複数の信号ルーティング層と、インダクタの近くのPCBの表面にマイクロストリップとを有するPCBにインダクタを配置することを可能にする。

【0005】

従来の実装では、PCB設計において、一般的に1アンペア(amp)を超える電流が流れる高電流スイッチングインダクタ素子の下又は近くの信号ルーティングは、動作中にインダクタ素子によって生成される磁場又はH磁場からのかなりのノイズカップリングのため禁止されている。インダクタは、入力パルス電圧のリップルをフィルタリングするためのスイッチングVRシステムのための主要な構成要素の1つである。例えば、Intel^TMコアプロセッサは、VCCIN及びVCCIN_AUXのような一次電圧入力レールについて2～4相のこのようなインダクタを有する。これらの従来の実装では、PCB基板サイズの低減は、インダクタの近く(その下)のクリティカルな信号の経路をルーティングするための課題を与える。

【0006】

これらの従来の実装は、上記のように、例えば1Gbps未満の非クリティカルな信号又は低速信号について、PCBの第4層以降の信号ルーティングを可能にする。PCB層1～3では、信号破損及び機能的故障をもたらす磁場カップリングノイズを回避するために、ルーティングは許容されない。これは、インダクタ効果とも呼ばれてもよい。同様に、パワーインダクタの近くのいずれかのマイクロストリップルーティングされた信号についてのPCB設計では、通常では、例えば500ミル(mil)よりも大きい長距離が必要とされる。この距離は、インダクタを通るスイッチング電流の大きさ及び周波数に基づいて決定される。

【0007】

その結果、従来の実装は、PCB又はマザーボード層の数を増加させ、インダクタ効果をバイパスするのに必要なキープアウトゾーン(KOZ, keep-out-zone)を増加させる。これは、システムの小型化及び相互接続密度スケーリングを制限する。さらに、コスト効率の良い1-x-1/Type 3ソリューションよりも、例えば、2-x-2+又はVAL(via-any-layer)のような、より高価な高密度相互接続(HDI, high density interconnect)PCB技術が必要とされる。

【0008】

本明細書に記載の実施形態を使用すると、広く使用されている成形フェライトインダクタ構造と比較して、金属シールド型インダクタ構造によってカップリングノイズのかなりの低減が達成でき、マイクロストリップ層内のインダクタの近くで信号トレースをルーティングすることを可能にする。さらに、これは、信号トレースが、金属シールド型インダクタの下の第1基準面、例えば、層2接地面の後の層3の下でルーティングされることを可能にする。その結果、これはシステムの小型化を容易にし、KOZ制約を低減することにより、スイッチングインダクタの近くのより高密度のルーティングを可能にする。

【0009】

以下の説明では、例示的な実装の様々な態様について、これらの研究の内容を当業者に伝えるために、当業者によって一般的に使用される用語を使用して説明する。しかし、本開示の実施形態は、記載の態様のいくつかのみで実施され得ることは、当業者にとって明らかである。説明の目的で、例示的な実装を完全に理解するために、具体的な数、材料及び構成が記載されている。本開示の実施形態が具体的な詳細なしに実施され得ることは、当業者にとって明らかである。他の例では、例示的な実装を不明瞭にしないために、周知の特徴は省略又は簡略化される。

【0010】

以下の詳細な説明では、本明細書の一部を形成する添付の図面に参照が行われ、ここで、同様の数字は全体を通じて同様の部分を示しており、本開示の対象物が実施され得る例示的な実施形態によって示される。本開示の範囲から逸脱することなく、他の実施形態が利用されてもよく、構造的又は論理的な変更が行われてもよいことが理解されるべきである。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、実施形態の範囲は、添付の特許請求の範囲及びこれらの均等物によって定義される。

【0011】

本開示の目的で、「A及び/又はB」という語句は、(A)、(B)又は(A及びB)を意味し、本開示の目的で、「A、B及び/又はC」という語句は、(A)、(B)、(C)、(A及びB)、(A及びC)、(B及びC)又は(A、B及びC)を意味する。

【0012】

説明は、上部/下部、内/外、上/下等のような観点に基づく説明を使用することがある。このような説明は、単に議論を容易にするために使用されているに過ぎず、本明細書に記載の実施形態の適用をいずれかの特定の方向に限定することを意図するものではない。

【0013】

説明は、「一実施形態では」又は「実施形態では」という語句を使用することがあり、これは、同じ実施形態又は異なる実施形態のうち1つ以上をそれぞれ示してもよい。さらに、本開示の実施形態に関して使用される「含む(comprising)」、「含む(including)」、「有する」having)」等の用語は同義語である。

【0014】

「結合された」という用語は、本明細書においてその派生語と共に使用されることがある。「結合された」は以下のことのうち1つ以上を意味してもよい。「結合された」は、2つ以上の要素が直接に物理的又は電気的に接触していることを意味してもよい。しかし、「結合された」はまた、2つ以上の要素が間接的に互いに接触するが、依然として互いに協働又は相互作用することを意味してもよく、1つ以上の他の要素が、互いに結合されたと言われる要素の間で結合又は接続されることを意味してもよい。「直接結合された」と言う用語は、2つ以上の要素が直接に接触していることを意味してもよい。

【0015】

図１は、様々な実施形態による、金属シールドを有するインダクタ及び金属シールドを有さないインダクタの例を示す。シールド型コアインダクタ100は、シールド型コア104に囲まれた空心コイル102を含むインダクタの断面を示す。シールド型コア104は、軟磁性金属粉末でもよいフェライト材料106によって部分的に囲まれてもよい。この従来の実装では、シールド型コア104は、インダクタ100から逃れる磁場の一部を収容することができる。

【0016】

金属シールド型インダクタ120は、シールド型コア104によって囲まれた空心コイル102を含む一実施形態を示す。シールド型コア104は、フェライト材料106に埋め込まれ、金属シールド108がフェライト材料106を囲む。金属シールド108は、金属シールド型インダクタ120の外側の磁界漏れをかなり遮断するためのエンクロージャを提供する。さらに、金属シールド108は、更なる柔軟性をインダクタ120に提供し、例えば、インダクタの周囲に金属プレートを接地して近くの回路へのノイズカップリングのかなりの低減を生じる。

【0017】

図２は、様々な実施形態による、PCB上の金属シールド型インダクタ及び非シールド型インダクタの適用を示す。従来の実装200は、PCB 214内の電気信号をルーティングするために使用される複数の層を含むPCB 214と結合された従来のインダクタ212を示す。これらの複数の層は、ストリップラインとも呼ばれてもよいトレースを含んでもよい。さらに、マイクロストリップと呼ばれてもよいトレース216は、表面218に沿って電気信号をルーティングするために、KOZ222によって要求される距離で、インダクタ212の近くのPCB214の表面218上に配置されてもよい。電界効果変圧器(FET, field-effect transformer)220のような他の素子も、従来のインダクタ212の近くのPCB214に結合されてもよい。

【0018】

図200aは、動作中の従来のインダクタ212を示しており、PCB 214の層の深部を含む従来のインダクタ212の外側に漏れる電磁場213を生成し、従来のインダクタ212に関して横方向に延びる。これらの結果として生じる電磁場213は、動作中に、PCB 214層内のストリップライン及びトレース並びにトレース216に対して、これらのトレースがもはや電気信号を確実に伝送しないようにするカップリングノイズを発生させる。従来の実装では、カップリングノイズを15mv未満まで最小化するために、マイクロストリップ216のルーティングに、例えば300ミルのKOZ222が必要とされる。

【0019】

その結果、電磁場213から生じる信号歪みのため、従来のインダクタ212の直下の隣接層214aにおいてルーティングが許容されない。従来のインダクタ212の直下の層214bについて、非クリティカルな信号は、第4層から第6層まででルーティングされてもよい。層214cにおいて、クリティカルな信号は、第7層以降からルーティングできる。

【0020】

従来の実装では、信号ルーティングが許容されるPCB214の内部層は、パワーインダクタの下/近くで利用可能なシールドプレーン層の数、これらのプレーン層の厚さ、インダクタ配置の近くでのプレーン層におけるパンクチャ(puncture)、スイッチング周波数、インダクタを通過する最大電流等に基づいて決定されてもよい。一般的に、マイクロストリップ216についてのKOZ222は、従来のインダクタ212を通過するスイッチング電流の大きさ及び周波数に基づいて決定される。

【0021】

金属シールド型インダクタの実装250は、PCB254の表面258に結合された金属シールド型インダクタ252を含む実施形態を示す。その結果、マイクロストリップ256は、金属シールド型インダクタ252のかなり近くに配置され、クリティカルな信号をルーティングするために使用されてもよい。さらに、PCB254に関して、層254aについて信号ルーティングが行われなくてもよく、一方で、クリティカルな信号を含む信号ルーティングは、層254bにおいてルーティングされてもよい。実施形態では、層254bは、第2層の固体接地面の後の第3層以降から始まってもよい。実施形態において、金属シールド型インダクタの実装250は、約180ミルのルーティング空間の利得を生じてもよい。

【0022】

図３は、様々な実施形態による、製造の様々な段階におけるシールド型インダクタの複数の斜視図を示す。図300aは、フェライト材料306に埋め込まれたインダクタコイル302を含む金属シールド型インダクタを生成する第1段階を示す。これらは、図１のコイル102及びフェライト106と同様でもよい。図示のように、インダクタコイル302と電気的に結合されたコネクタ305は、フェライト材料306の底面に沿って現れてもよい。実施形態では、半田パッドでもよいコネクタ305は、図２に示すように、金属シールド型インダクタ252をPCB254の表面258に電気的に結合するために使用される。

【0023】

図300bは、埋め込みインダクタコイル302を有するフェライト材料306が、図１の金属シールド108と同様でもよい金属シールド308によって囲まれた金属シールド型インダクタの生成の後続段階を示す。実施形態では、金属エンクロージャとも呼ばれてもよい金属シールド308は、銅又は銅合金で作られてもよい。実施形態では、これはフェライト材料306を完全に囲んでもよい。実施形態では、金属シールド308は、100μmの厚さを有してもよい。金属シールド308の厚さが増加するにつれて、インダクタ動作中に放射される電磁エネルギを低減する能力が周囲の電磁干渉を大きく減少させる。

【0024】

図300cは、コネクタ305の露出を除いて、金属シールド308がフェライト材料306を囲む、異なる斜視図を示す。実施形態では、様々なレベルの電磁エネルギが、コネクタ305の幾何学形状及び組成に依存して、これらの非シールド型コネクタ305を通じて逃がされてもよい。

【0025】

図４は、様々な実施形態による、インダクタの周囲に金属シールドを形成するための例示的なプロセスを示す。プロセス500は、図１～３に関するものを含み、本明細書に記載のデバイス又は技術のうち1つ以上によって実行されてもよい。

【0026】

ブロック402において、プロセスは、フェライト構造内にインダクタを埋め込むことを含んでもよく、インダクタは、インダクタと電気的に結合された電気コネクタを含む。実施形態では、空心コイル102は、図１のフェライト構造106内に埋め込まれる。実施形態では、電気コネクタ305は、図３に示すように、インダクタコイル302と電気的に結合されてもよい。

【0027】

ブロック404において、当該プロセスは、インダクタによって放射される電磁エネルギを遮断することによって、インダクタの近くの信号ルーティングとの干渉を低減するために、内部にインダクタを有するフェライト構造を囲むシールドを形成することを含んでもよい。実施形態では、シールドは、フェライト構造306を囲む図３の金属シールド308でもよい。実施形態では、金属シールドは、銅又は銅合金で作られてもよい。金属シールドは、様々な厚さ、例えば100μm以上を有してもよい。動作中に、金属シールドは、インダクタから放射される電磁エネルギを遮断する。

【0028】

他の実施形態では、金属シールドがフェライトインダクタの周囲に形成された後に、金属シールド導体は、PCBの基板の表面の位置に配置されてもよい。例えば、シールド型インダクタ252は、図２のPCB254の表面258に配置されてもよい。実施形態では、シールド型インダクタ252は、マイクロストリップの近くに配置されてもよく、マイクロストリップは、120ミル以下だけシールド型インダクタから分離される。実施形態では、シールド型インダクタ252は、PCB内のストリップラインの近くに配置されてもよく、ストリップラインは、100ミル以下だけシールド型インダクタから分離される。

【0029】

図５は、本発明の一実施形態によるコンピュータシステム500の概略図である。図示のコンピュータシステム500(電子システム500とも呼ばれる)は、いくつかの開示の実施形態及び本開示に記載のこれらの均等物のうちいずれかに従って、金属シールドを有するインダクタを具現化できる。コンピュータシステム500は、ネットブックコンピュータのようなモバイルデバイスでもよい。コンピュータシステム500は、無線スマートフォンのようなモバイルデバイスでもよい。コンピュータシステム500はデスクトップコンピュータでもよい。コンピュータシステム500は、ハンドヘルドリーダでもよい。コンピュータシステム500はサーバシステムでもよい。コンピュータシステム500は、スーパーコンピュータ又は高性能計算システムでもよい。

【0030】

一実施形態では、電子システム500は、電子システム500の様々な構成要素を電気的に結合するシステムバス520を含むコンピュータシステムである。システムバス520は、様々な実施形態による単一のバス又はバスのいずれかの組み合わせである。電子システム500は、電力を集積回路510に供給する電圧源530を含む。いくつかの実施形態では、電圧源530は、システムバス520を通じて電流を集積回路510に供給する。

【0031】

集積回路510は、システムバス520に電気的に結合され、一実施形態によるいずれかの回路又は回路の組み合わせを含む。一実施形態では、集積回路510は、いずれかの種類のプロセッサ512を含む。本明細書で使用される場合、プロセッサ512は、マイクロプロセッサ、マイクロコントローラ、グラフィックスプロセッサ、デジタルシグナルプロセッサ又は他のプロセッサのようないずれかの種類の回路を意味してもよいが、これらに限定されない。一実施形態では、プロセッサ512は、本明細書に開示のように、金属シールドを有するインダクタを含むか或いはこれに結合される。一実施形態では、SRAMの実施形態が、プロセッサのメモリキャッシュ内に存在する。集積回路510に含まれることができる他の種類の回路は、カスタム回路又は特定用途向け集積回路(ASIC, application-specific integrated circuit)であり、例えば、携帯電話、スマートフォン、ページャ、ポータブルコンピュータ、双方向ラジオ及び同様の電子システムのような無線デバイスにおいて使用される通信回路514、又はサーバ用の通信回路である。一実施形態では、集積回路510は、スタティックランダムアクセスメモリ(SRAM, static random-access memory)のようなオンダイメモリ516を含む。一実施形態では、集積回路510は、埋め込み式ダイナミックランダムアクセスメモリ(eDRAM, embedded dynamic random-access memory)のような埋め込み式オンダイメモリ516を含む。

【0032】

一実施形態では、集積回路510は、後続の集積回路511によって補足される。有用な実施形態は、デュアルプロセッサ513と、デュアル通信回路515と、SRAMのようなデュアルオンダイメモリ517とを含む。一実施形態では、デュアル集積回路510は、eDRAMのような埋め込み式オンダイメモリ517を含む。

【0033】

一実施形態では、電子システム500はまた、外部メモリ540を含み、次いで、当該外部メモリは、RAMの形式のメインメモリ542、1つ以上のハードドライブ544、及び/又はディスケット、コンパクトディスク(CD compact disk)、デジタル可変ディスク(DVD, digital variable disk)、フラッシュメモリドライブ及び当該技術分野において既知の他の取り外し可能媒体のような取り外し可能媒体546を扱う1つ以上のドライブのような、特定の用途に適した1つ以上のメモリ素子を含んでもよい。一実施形態によれば、外部メモリ540はまた、ダイスタック内の第1ダイのような埋め込み式メモリ548でもよい。

【0034】

一実施形態では、電子システム500はまた、表示デバイス550、オーディオ出力560も含む。一実施形態では、電子システム500は、キーボード、マウス、トラックボール、ゲームコントローラ、マイクロホン、音声認識デバイス、又は情報を電子システム500に入力するいずれかの他の入力デバイスでもよいコントローラ570のような入力デバイスを含む。一実施形態では、入力デバイス570はカメラである。一実施形態では、入力デバイス570はデジタルサウンドレコーダである。一実施形態では、入力デバイス570は、カメラ及びデジタルサウンドレコーダである。

【0035】

本明細書に示すように、集積回路510は、いくつかの開示の実施形態及びこれらの均等物のうちいずれかによる、金属シールドを有するインダクタを有するパッケージ基板、電子システム、コンピュータシステム、集積回路を製造する1つ以上の方法、及び様々な実施形態及び当該技術分野において認識される均等物において本明細書に記載のいくつかの開示の実施形態のうちいずれかによる、金属シールドを有するインダクタを有するパッケージ基板を含む電子アセンブリを製造する1つ以上の方法を含む、多数の異なる実施形態において実装できる。素子、材料、幾何学形状、寸法及び動作シーケンスは全て、金属シールドの実施形態及びこれらの均等物を有するインダクタを有するいくつかの開示のパッケージ基板(多層PCB)のうちいずれかに従って、プロセッサ実装基板に埋め込まれたマイクロエレクトロニクスダイについてのアレイ接触数、アレイ接触構成を含む特定のI/O結合要件に適合するように変更できる。図５の破線で表されるように、基礎の多層PCBが含まれてもよい。図５にも示すように、受動デバイスも含まれてもよい。

【0036】

［例］
例1は、フェライト構造内に埋め込まれたインダクタと、前記インダクタと電気的に結合された電気コネクタと、前記インダクタによって放射される電磁エネルギを遮断するように、内部に前記インダクタを有する前記フェライト構造を囲むシールドとを含む装置である。

【0037】

例2は、例1の装置を含んでもよく、当該装置は、プリント回路基板(PCB)の基板の表面の位置に配置される。

【0038】

例3は、例2の装置を含んでもよく、前記基板は、当該装置が配置された前記基板の位置の下にある複数の非信号ルーティング層及び信号ルーティング層を含む。

【0039】

例4は、例3の装置を含んでもよく、前記信号ルーティング層のうち少なくとも1つは、当該装置が配置される前記基板の前記位置の下の3つの層未満である。

【0040】

例5は、例1の装置を含んでもよく、前記インダクタは電圧調整回路の一部である。

【0041】

例6は、例1～5のうちいずれか1つの装置を含んでもよく、前記シールドは金属材料で形成される。

【0042】

例7は、例6の装置を含んでもよく、前記金属材料は銅又は銅合金である。

【0043】

例8は、例6の装置を含んでもよく、前記シールドの厚さは少なくとも100μmである。

【0044】

例9は、フェライト構造内にインダクタを埋め込むステップであり、前記インダクタは、前記インダクタに電気的に結合された電気コネクタを含む、ステップと、前記インダクタによって放射される電磁エネルギを遮断することによって、前記インダクタの近くの信号ルーティングとの干渉を低減するように、内部に前記インダクタを有する前記フェライト構造を囲むシールドを形成するステップとを含む方法である。

【0045】

例10は、例9の方法を含んでもよく、PCBの基板の表面の位置にシールドされた前記インダクタを配置するステップを更に含む。

【0046】

例11は、例10の方法を含んでもよく、前記基板の前記表面にシールドされた前記インダクタを配置するステップは、マイクロストリップの近くにシールドされた前記インダクタを配置するステップであり、前記マイクロストリップは、120ミル以下だけシールドされた前記インダクタから分離される、ステップを更に含む。

【0047】

例12は、例10の方法を含んでもよく、前記基板の前記表面にシールドされた前記インダクタを配置するステップは、前記PCB内のストリップラインの近くにシールドされた前記インダクタを配置するステップであり、前記ストリップラインは、100ミル以下だけシールドされた前記インダクタから分離される、ステップを更に含む。

【0048】

例13は、例10の方法を含んでもよく、配置するステップは、シールドされた前記インダクタを有する電圧レギュレータ又は電界効果変圧器を配置するステップを含む。

【0049】

例14は、例9～13のうちいずれか1つの方法を含んでもよく、前記シールドを形成するステップは、少なくとも100μmの厚さの銅又は銅合金で前記シールドを形成するステップを含む、。

【0050】

例15は、複数の非信号ルーティング層及び信号ルーティング層を有する基板を有するプリント回路基板(PCB)であり、前記信号ルーティング層のうち少なくとも1つは前記PCBの表面から3層以下の深さである、PCBと、前記PCBの前記基板の表面に電気的及び物理的に結合されたシールド型インダクタであり、金属構造内に埋め込まれたインダクタと、前記インダクタに電気的に結合された電気コネクタと、内部に前記インダクタを有する前記金属構造を囲むシールドであり、前記シールドは、前記1つの信号ルーティング層における信号ルーティングと干渉する前記インダクタによって放射された電磁エネルギを遮断するシールドとを含むシールド型インダクタとを含むシステムでもよい。

【0051】

例16は、例15のシステムを含んでもよく、前記シールド型インダクタは、前記PCBの前記非信号ルーティング層及び信号ルーティング層の上の前記PCBの前記表面上の位置に配置される。

【0052】

例17は、例15のシステムを含んでもよく、前記基板の前記表面は、マイクロストリップを含み、前記マイクロストリップ及び前記シールド型インダクタは、120ミル以下で分離される。

【0053】

例18は、例15のシステムを含んでもよく、前記PCBの前記1つの信号ルーティング層は、ストリップラインを含み、前記ストリップライン及び前記シールド型インダクタは、100ミル以下で分離される。

【0054】

例19は、例15のシステムを含んでもよく、当該システムは、前記シールド型インダクタの近くの前記基板の前記表面に結合された電圧レギュレータ又は電界効果変圧器を更に含む。

【0055】

例20は、例15～19のうちいずれか1つのシステムを含んでもよく、前記シールド型インダクタは電圧調整回路の一部である。

【図1】

【図2】

【図3】

【図4】

【図5】

【外国語明細書】