特開 2022-33648 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022033648

(43)【公開日】2022-03-02

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09F 9/302 20060101AFI20220222BHJP

   G09F 9/30 20060101ALI20220222BHJP

   H01L 33/58 20100101ALI20220222BHJP

【ＦＩ】

G09F9/302 Z

G09F9/30 310

G09F9/30 338

G09F9/30 349C

H01L33/58

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2020137651

(22)【出願日】2020-08-17

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】池田 雅延

(72)【発明者】

【氏名】青木 義典

(72)【発明者】

【氏名】小川 耀博

【テーマコード（参考）】

5C094

5F142

【Ｆターム（参考）】

5C094AA01

5C094BA23

5C094CA20

5C094DB01

5C094ED15

5F142AA12

5F142BA32

5F142CA11

5F142CB14

5F142CD02

5F142CG14

5F142GA02

(57)【要約】

【課題】基板の穴部への光漏れを抑制することができる表示装置を提供する。
【解決手段】表示装置は、穴部を有する基板と、基板に設けられた複数の画素と、複数の画素の各々に設けられた複数の発光素子と、を備える。複数の発光素子は、チップサイズが所定の大きさの第１発光素子と、チップサイズが第１発光素子よりも小さい第２発光素子と、を備える。第１発光素子と第２発光素子は、それぞれ共通の色を発光する。穴部の周辺に配置される複数の発光素子は、少なくとも１つ以上第２発光素子を含む。
【選択図】図３

【特許請求の範囲】

【請求項1】

穴部を有する基板と、
前記基板に設けられた複数の画素と、
複数の前記画素の各々に設けられた複数の発光素子と、
を備え、
複数の前記発光素子は、
チップサイズが所定の大きさの第１発光素子と、
前記チップサイズが前記第１発光素子よりも小さい第２発光素子と、
を備え、
前記第１発光素子と前記第２発光素子は、それぞれ共通の色を発光し、
前記穴部の周辺に配置される複数の前記発光素子は、少なくとも１つ以上前記第２発光素子を含む
表示装置。

【請求項2】

前記基板は、
前記画素が設けられる表示領域と、
前記表示領域を囲む周辺領域と、
を有し、
前記表示領域と前記周辺領域との境界線は、前記表示領域の方に窪む凹状線を有し、
前記表示領域は、前記凹状線を挟む第１領域と第２領域とを有し、
前記第１領域及び前記第２領域には、前記第２発光素子が配置される
請求項１に記載の表示装置。

【請求項3】

穴部を有する基板と、
前記基板に設けられた複数の画素と、
複数の前記画素の各々に設けられた複数の発光素子と、
複数の前記発光素子を覆うカソード電極と、
を備え、
前記穴部の周辺に配置される複数の前記発光素子は、少なくとも１つの以上の第３発光素子を含み、
前記第３発光素子は、前記基板の上に、ｐ型クラッド層、活性層、ｎ型クラッド層、高抵抗層の順に積層され、
前記高抵抗層のシート抵抗値は、前記ｎ型クラッド層のシート抵抗値よりも大きく、
前記高抵抗層の中央部には、開口が設けられ、
前記カソード電極は、前記高抵抗層を覆うとともに、前記高抵抗層の開口を介して前記ｎ型クラッド層の中央部に直接接続される
表示装置。

【請求項4】

前記基板は、
前記画素が設けられる表示領域と、
前記表示領域を囲む周辺領域と、
を有し、
前記表示領域と前記周辺領域との境界線は、前記表示領域の方に窪む凹状線を有し、
前記表示領域は、前記凹状線を挟む第１領域と第２領域とを有し、
前記第１領域及び前記第２領域には、前記第３発光素子が配置される
請求項３に記載の表示装置。

【請求項5】

穴部を有する基板と、
前記基板に設けられた複数の画素と、
複数の前記画素の各々に設けられた複数の発光素子と、
前記発光素子を覆う透過性の被覆部材と、
を備え、
前記被覆部材は、前記穴部の側面を覆う遮光性の壁部を有する
表示装置。

【請求項6】

複数の画素が形成された表示領域を有する基板と、
前記表示領域において、第１ゲート線に接続される第１発光素子と、
前記表示領域において、第２ゲート線に接続される第２発光素子と、
前記表示領域における前記第２ゲート線の配線長は、前記表示領域における前記第１ゲート線の配線長より短く、
前記第１発光素子と前記第２発光素子は、それぞれ共通の色を発光し、
前記第２発光素子のチップサイズは、前記第１発光素子のチップサイズより小さい、
表示装置。

【請求項7】

前記基板は穴部を有し、前記穴部は基板側面に沿って凹状に形成されたノッチであり、
前記第２発光素子は、前記ノッチの近傍に配置され、
前記第１発光素子は、前記第２発光素子よりも前記ノッチから離れた位置に配置される、
請求項６に記載の表示装置。

【請求項8】

前記基板は穴部を有し、前記穴部は前記表示領域内に形成された前記基板を貫通するホールであり、
前記第２発光素子は、前記ホールの近傍に配置され、
前記第１発光素子は、前記第２発光素子よりも前記ホールから離れた位置に配置される、
請求項６に記載の表示装置。

【請求項9】

前記基板は穴部を有し、前記穴部は前記表示領域内において、前記複数の画素が形成されない透明領域であり、
前記第２発光素子は、前記透明領域の近傍に配置され、
前記第１発光素子は、前記第２発光素子よりも前記透明領域から離れた位置に配置される、
請求項６に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、表示装置に関する。

【背景技術】

【0002】

発光素子として微小サイズの発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ））を用いた表示装置が注目されている（例えば特許文献１を参照）。また、表示装置において、特許文献２や特許文献３の基板は、基板の外周面の一部を窪ませて成るノッチや基板を貫通する貫通孔（パンチホール）などの穴部を有している。そして、基板の穴部にカメラ等を収容している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特表２０１７－５２９５５７号公報

【特許文献2】特開２０１９－２１５４１５号公報

【特許文献3】特開２０２０－１３０６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

基板に穴部を有する表示装置において、発光素子から照射された光が基板の内部を通過し、穴部に漏れてしまう可能性がある。

【0005】

本開示は、基板の穴部への光漏れを抑制することができる表示装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の第１態様の表示装置は、穴部を有する基板と、前記基板に設けられた複数の画素と、複数の前記画素の各々に設けられた複数の発光素子と、を備える。複数の前記発光素子は、チップサイズが所定の大きさの第１発光素子と、前記チップサイズが前記第１発光素子よりも小さい第２発光素子と、を備える。前記第１発光素子と前記第２発光素子は、それぞれ共通の色を発光し、前記穴部の周辺に配置される複数の前記発光素子は、少なくとも１つ以上前記第２発光素子を含む。

【0007】

本開示の第２態様の表示装置は、穴部を有する基板と、前記基板に設けられた複数の画素と、複数の前記画素の各々に設けられた複数の発光素子と、複数の前記発光素子を覆うカソード電極と、を備える。前記穴部の周辺に配置される複数の前記発光素子は、少なくとも１つの以上の第３発光素子を含む。前記第３発光素子は、前記基板の上に、ｐ型クラッド層、活性層、ｎ型クラッド層、高抵抗層の順に積層される。前記高抵抗層のシート抵抗値は、前記ｎ型クラッド層のシート抵抗値よりも大きい。前記高抵抗層の中央部には、開口が設けられる。前記カソード電極は、前記高抵抗層を覆うとともに、前記高抵抗層の開口を介して前記ｎ型クラッド層の中央部に直接接続される。

【0008】

本開示の第３態様の表示装置は、穴部を有する基板と、前記基板に設けられた複数の画素と、複数の前記画素の各々に設けられた複数の発光素子と、前記発光素子を覆う透過性の被覆部材と、を備える。前記被覆部材は、前記穴部の側面を覆う遮光性の壁部を有する。

【0009】

本開示の第４態様の表示装置は、複数の画素が形成された表示領域を有する基板と、前記表示領域において、第１ゲート線に接続される第１発光素子と、前記表示領域において、第２ゲート線に接続される第２発光素子と、前記表示領域における前記第２ゲート線の配線長は、前記表示領域における前記第１ゲート線の配線長より短い。前記第１発光素子と前記第２発光素子は、それぞれ共通の色を発光する。前記第２発光素子のチップサイズは、前記第１発光素子のチップサイズより小さい。

【図面の簡単な説明】

【0010】

【図1】図１は、実施形態１に係る表示装置を模式的に示す平面図である。

【図2】図２は、複数の画素を示す平面図である。

【図3】図３は、実施形態１に係る表示装置の一部を拡大した平面図である。

【図4】図４は、各チップサイズの発光素子（無機発光ダイオード）における電流密度と単位時間当たりの光量子数との関係を示すグラフである。

【図5】図５は、画素回路を示す回路図である。

【図6】図６は、図３のＶ－Ｖ’断面図である。

【図7】図７は、実施形態２に係る表示装置の一部を拡大した平面図である。

【図8】図８は、実施形態２に係る発光素子の断面図であり、詳細には図９のＶＩＩＩ－ＶＩＩＩ‘矢視断面図である。

【図9】図９は、第３発光素子を模式的に示す平面図である。

【図10】図１０は、開口を有する高抵抗層を備えた第３発光素子の発光分布特性を示すグラフである。

【図11】図１１は、ｎ型クラッド層及び高抵抗層を拡大して示す断面図である。

【図12】図１２は、実施形態２に係る表示装置の製造方法を説明するための説明図である。

【図13】図１３は、実施形態３に係る表示装置の平面図である。

【図14】図１４は、図１３のＸＩＶ－ＸＩＶ線矢視断面図である。

【図15】図１５は、実施形態４に係る表示装置の平面図である。

【図16】図１６は、実施形態４に係る表示装置の一部を拡大した平面図である。

【図17】図１７は、画素回路により発光素子を発光させるまでの手順と、駆動トランジスタのゲート電極の電圧の変化と、を示すフロー図である。

【図18】図１８は、実施形態５に係る表示装置の平面図である。

【発明を実施するための形態】

【0011】

本開示を実施するための形態（実施形態）につき、図面を参照しながら説明する。本開示は、以下の実施形態に記載した内容に限定されない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0012】

本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

【0013】

（実施形態１）
図１は、実施形態１に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板（基板）２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）２１０と、カソード配線６０と、を含む。

【0014】

アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板である。アレイ基板２は、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。アレイ基板２は、平面視で略四角形状を成している。アレイ基板２の外周面は、第１方向Ｄｘ方向に延びる第１側面２０１と、第１側面２０１の第１方向Ｄｘの両端から第２方向Ｄｙ方向に延びる第２側面２０２及び第３側面２０３と、第２側面２０２及び第３側面２０３に接続する第４側面２０４と、を備える。

【0015】

なお、本実施形態において、第１方向Ｄｘと第２方向Ｄｙとが直角に交わっているが、本開示の表示装置は、第１方向Ｄｘと第２方向Ｄｙとの交わる角度が直角でなくてもよい。また、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向を第３方向Ｄｚと呼ぶ。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。

【0016】

平面視した場合、アレイ基板２の第２側面２０２、第３側面２０３、及び第４側面２０４は、直線状となっている。一方で、第１側面２０１は、第１方向Ｄｘの中央部の一部が窪んでいる。つまり、第１側面２０１は、凹部２１１を有している。このため、アレイ基板２は、第１側面２０１の一部を窪ませて成るノッチ（穴部）２１２を備える。なお、本実施形態では、アレイ基板（基板）２の穴部として、外周面を窪ませて成るノッチ２１２を例として挙げているが、本開示の表示装置は、これに限定されない。穴部は、例えば、図１８に後述するように、アレイ基板（基板）２の表示領域ＡＡを第３方向Ｄｚに貫通して成るパンチホールであってもよい。

【0017】

アレイ基板２は、表示領域ＡＡと、周辺領域ＧＡと、を有する。表示領域ＡＡは、画像を表示する領域であり、複数の画素Ｐｉｘが配置される。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に位置している。

【0018】

表示領域ＡＡ及び周辺領域ＧＡは、ともにアレイ基板２の凹部２１１に対応して窪んでいる。つまり、表示領域ＡＡと周辺領域ＧＡとの境界線Ｌ１０は、ノッチ２１２に対応して窪む凹状線Ｌ１１を有している。また、表示領域ＡＡの範囲内において、凹状線Ｌ１１の周辺部分（凹状線Ｌ１１と補助線Ｌ１２との間の領域）を、ノッチ周辺領域ＡＡ１と呼ぶ。なお、ノッチ周辺領域ＡＡ１とは、ノッチ（穴部）２１２の周辺であり、この範囲に第１発光素子３Ｒ１、３Ｇ１、３Ｂ１を配置した場合、ノッチ２１２内に第１発光素子３Ｒ１、３Ｇ１、３Ｂ１の光が漏れる可能性がある範囲である。つまり、ノッチ周辺領域ＡＡ１は、第１発光素子３Ｒ１、３Ｇ１、３Ｂ１の輝度によって相対的に決定される。言い換えると、第１発光素子３Ｒ１、３Ｇ１、３Ｂ１の輝度が高い場合、ノッチ周辺領域ＡＡ１が大きくなり、第１発光素子３Ｒ１、３Ｇ１、３Ｂ１の輝度が小さい場合、ノッチ周辺領域ＡＡ１が小さくなる。

【0019】

複数の画素Ｐｉｘは、表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに等間隔で配列されている。よって、画素Ｐｉｘが配置される割合（発光素子３の充填密度又は搭載密度）は、表示領域ＡＡの全領域で均一となっている。

【0020】

駆動回路１２は、駆動ＩＣ２１０からの各種制御信号に基づいて複数のゲート線（例えば、図５に示すリセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８）を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。

【0021】

駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、アレイ基板２の周辺領域ＧＡにＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）として実装される。これに限定されず、駆動ＩＣ２１０は、アレイ基板２の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上にＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）として実装されてもよい。

【0022】

カソード配線６０は、アレイ基板２の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード端子３２（図６参照）は、カソード電極２２を介して、カソード配線６０に接続される。

【0023】

図２は、複数の画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の画素４９を含む。例えば、画素Ｐｉｘは、画素４９Ｒと、画素４９Ｇと、画素４９Ｂとを有する。画素４９Ｒは、第１色としての原色の赤色を表示する。画素４９Ｇは、第２色としての原色の緑色を表示する。画素４９Ｂは、第３色としての原色の青色を表示する。本実施形態において、１つの画素Ｐｉｘにおいて、画素４９Ｒと画素４９Ｇは第１方向Ｄｘで並ぶ。また、画素４９Ｇと画素４９Ｂは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、画素４９Ｒと、画素４９Ｇと、画素４９Ｂとをそれぞれ区別する必要がない場合、単に画素４９という。

【0024】

画素４９は、それぞれ発光素子３と、第１実装電極２４とを有する。表示装置１は、画素４９Ｒ、画素４９Ｇ及び画素４９Ｂにおいて、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる光を出射する。これにより画像を表示する。なお、本開示の表示装置は、複数の発光素子３が４色以上の異なる光を出射するようにしてもよい。また、複数の画素４９の配置は、図２に示す構成に限定されない。例えば、画素４９Ｒは画素４９Ｂと第２方向Ｄｙに隣り合っていてもよい。また、画素４９Ｒ、画素４９Ｇ及び画素４９Ｂが、この順で第１方向Ｄｘに繰り返し配列されてもよい。

【0025】

図３は、実施形態１に係る表示装置の一部を拡大した平面図である。発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）チップである。発光素子３は、マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ）と呼ばれる。発光素子３は、チップサイズ（平面視での大きさ）が所定の大きさの第１発光素子３Ｒ１、３Ｇ１、３Ｂ１（図３参照）と、第１発光素子３Ｒ１、３Ｇ１、３Ｂ１よりもチップサイズが小さい第２発光素子３Ｒ２、３Ｇ２、３Ｂ２と、を備える。第１発光素子３Ｒ１、３Ｇ１、３Ｂ１と第２発光素子３Ｒ２、３Ｇ２、３Ｂ２は、それぞれ共通の色を発光する。また、表示領域ＡＡのうち、ノッチ周辺領域ＡＡ１以外の領域の画素４９は、第１発光素子３Ｒ１、３Ｇ１、３Ｂ１を備える。一方で、ノッチ周辺領域ＡＡ１の画素４９は、第２発光素子３Ｒ２、３Ｇ２、３Ｂ２を備える。

【0026】

図４は、各チップサイズの発光素子（無機発光ダイオード）における電流密度と単位時間当たりの光量子数との関係を示すグラフである。図４に示すように、無機発光ダイオードは、チップサイズが５００μｍ、２００μｍ、１００μｍ、５０μｍ、２０μｍ、１５μｍ、１０μｍと次第に小さくなるにつれて、外部に放出される単位時間当たりの光量子数のピーク値が減少する、という性質を有する。つまり、発光素子（無機発光ダイオード）３は、チップサイズが小さくなると、輝度が低くなるという性質を有している。よって、実施形態１の表示装置１において、第２発光素子３Ｒ２、３Ｇ２、３Ｂ２は、第１発光素子３Ｒ１、３Ｇ１、３Ｂ１よりも輝度が低い。

【0027】

図５は、画素回路を示す回路図である。図５は、１つの画素４９に設けられた画素回路ＰＩＣＡを示しており、画素回路ＰＩＣＡは複数の画素４９のそれぞれに設けられている。図５に示すように、画素回路ＰＩＣＡは、発光素子３と、５つのトランジスタと、２つの容量とを含む。具体的には、画素回路ＰＩＣＡは、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴを含む。駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、それぞれｎ型ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で構成される。また、画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２を含む。

【0028】

発光素子３のカソード（カソード端子３２）は、カソード電源線Ｌ９に接続される。また、発光素子３のアノード（アノード端子３３）は、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴを介してアノード電源線Ｌ１に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ９には、カソード配線６０及びカソード電極２２を介してカソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。

【0029】

アノード電源線Ｌ１は、画素４９に、駆動電位であるアノード電源電位ＰＶＤＤを供給する。具体的には、発光素子３は、理想的にはアノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差（ＰＶＤＤ－ＰＶＳＳ）により順方向電流（駆動電流）が供給され発光する。つまり、アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳに対し、発光素子３を発光させる電位差を有している。発光素子３のアノード端子３３は、アノード電極２３に電気的に接続され、アノード電極２３とアノード電源線Ｌ１との間に等価回路として、第２容量Ｃｓ２が接続される。

【0030】

駆動トランジスタＤＲＴのソース電極は、アノード電極２３を介して発光素子３のアノード端子３３に接続され、ドレイン電極は、出力トランジスタＢＣＴのソース電極に接続される。駆動トランジスタＤＲＴのゲート電極は、第１容量Ｃｓ１、画素選択トランジスタＳＳＴのドレイン電極及び初期化トランジスタＩＳＴのドレイン電極に接続される。

【0031】

出力トランジスタＢＣＴのゲート電極は、出力制御信号線Ｌ６に接続される。出力制御信号線Ｌ６には、出力制御信号ＢＧが供給される。出力トランジスタＢＣＴのドレイン電極は、アノード電源線Ｌ１に接続される。

【0032】

初期化トランジスタＩＳＴのソース電極は、初期化電源線Ｌ４に接続される。初期化電源線Ｌ４には、初期化電位Ｖｉｎｉが供給される。初期化トランジスタＩＳＴのゲート電極は、初期化制御信号線Ｌ８に接続される。初期化制御信号線Ｌ８には、初期化制御信号ＩＧが供給される。すなわち、駆動トランジスタＤＲＴのゲート電極には、初期化トランジスタＩＳＴを介して初期化電源線Ｌ４が接続される。

【0033】

画素選択トランジスタＳＳＴのソース電極は、映像信号線Ｌ２に接続される。映像信号線Ｌ２には、映像信号Ｖｓｉｇが供給される。画素選択トランジスタＳＳＴのゲート電極には、画素制御信号線Ｌ７が接続されている。画素制御信号線Ｌ７には、画素制御信号ＳＧが供給される。

【0034】

リセットトランジスタＲＳＴのソース電極は、リセット電源線Ｌ３に接続される。リセット電源線Ｌ３には、リセット電源電位Ｖｒｓｔが供給される。リセットトランジスタＲＳＴのゲート電極は、リセット制御信号線Ｌ５に接続される。リセット制御信号線Ｌ５には、リセット制御信号ＲＧが供給される。リセットトランジスタＲＳＴのドレイン電極は、アノード電極２３（発光素子３のアノード端子３３）及び駆動トランジスタＤＲＴのソース電極に接続される。リセットトランジスタＲＳＴのリセット動作により、第１容量Ｃｓ１及び第２容量Ｃｓ２に保持された電圧がリセットされる。

【0035】

リセットトランジスタＲＳＴのドレイン電極と、駆動トランジスタＤＲＴのゲート電極との間に、等価回路として、第１容量Ｃｓ１が設けられる。画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２により、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑制することができる。

【0036】

なお、以下の説明において、アノード電源線Ｌ１及びカソード電源線Ｌ９を単に電源線と表す場合がある。映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４を信号線と表す場合がある。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７及び初期化制御信号線Ｌ８をゲート線と表す場合がある。

【0037】

駆動トランジスタＤＲＴのゲート電極には、映像信号Ｖｓｉｇ（または、階調信号）に応じた電位が供給される。つまり、駆動トランジスタＤＲＴは、出力トランジスタＢＣＴを介して供給されたアノード電源電位ＰＶＤＤに基づいて、映像信号Ｖｓｉｇに応じた電流を発光素子３に供給する。このように、アノード電源線Ｌ１に供給されたアノード電源電位ＰＶＤＤは、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴによって降下するため、発光素子３のアノード端子３３には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。

【0038】

第２容量Ｃｓ２の一方の電極には、アノード電源線Ｌ１を介してアノード電源電位ＰＶＤＤが供給され、第２容量Ｃｓ２の他方の電極には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。つまり、第２容量Ｃｓ２の一方の電極には、第２容量Ｃｓ２の他方の電極よりも高い電位が供給される。第２容量Ｃｓ２の一方の電極は、例えば、図６に示すアノード電源線Ｌ１に接続された対向電極２６であり、第２容量Ｃｓ２の他方の電極は、図６に示す駆動トランジスタＤＲＴのソースに接続されたアノード電極２３である。

【0039】

表示装置１において、駆動回路１２（図１参照）は、複数の画素行を、先頭行（例えば、図１中の表示領域ＡＡにおいて、最上部に位置する画素行）から順番に選択する。駆動ＩＣ２１０は、選択された画素行の画素４９に映像信号Ｖｓｉｇ（映像書き込み電位）を書き込み、発光素子３を発光させる。駆動ＩＣ２１０は、１水平走査期間ごとに、映像信号線Ｌ２に映像信号Ｖｓｉｇを供給し、リセット電源線Ｌ３にリセット電源電位Ｖｒｓｔを供給し、初期化電源線Ｌ４に初期化電位Ｖｉｎｉを供給する。表示装置１は、これらの動作が１フレームの画像ごとに繰り返される。

【0040】

次に、表示装置１の断面構成について説明する。図６は、図３のＶ－Ｖ’断面図である。図６に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、各種トランジスタ、各種配線及び各種絶縁膜を有する。基板２１は絶縁基板であり、例えば、ガラス基板、樹脂基板又は樹脂フィルム等が用いられる。

【0041】

本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子３に向かう方向を「上側」又は単に「上」とする。また、発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。

【0042】

駆動トランジスタＤＲＴ、出力トランジスタＢＣＴは、基板２１の一方の面側に設けられる。半導体層６１、６５は、基板２１の上に設けられる。なお、半導体層６１、６５と基板２１との間にアンダーコート膜が設けられていてもよい。絶縁膜９１は、半導体層６１、６５を覆って基板２１の上に設けられる。絶縁膜９１は、例えばシリコン酸化膜である。

【0043】

ゲート電極６４、６６は、絶縁膜９１の上に設けられる。図６に示す例では、各トランジスタは、いわゆるトップゲート構造である。ただし、各トランジスタは、半導体層の下側にゲート電極が設けられたボトムゲート構造でもよく、半導体層の上側及び下側の両方にゲート電極が設けられたデュアルゲート構造でもよい。

【0044】

絶縁膜９２は、ゲート電極６４、６６を覆って絶縁膜９１の上に設けられる。絶縁膜９２は、例えば、シリコン窒化膜とシリコン酸化膜との積層構造を有する。ソース電極６２、ドレイン電極６７及びアノード電源線Ｌ１は、絶縁膜９２の上に設けられる。ソース電極６２は絶縁膜９１、９２を貫通するコンタクトホールを介して半導体層６１と電気的に接続される。また、ドレイン電極６７は絶縁膜９１、９２に設けられたコンタクトホールを介して半導体層６５と電気的に接続される。

【0045】

複数の絶縁膜（第１有機絶縁膜９３、絶縁膜９４、絶縁膜９５及び第２有機絶縁膜９６）は、各トランジスタを覆って設けられる。第１有機絶縁膜９３及び第２有機絶縁膜９６としては感光性アクリル等の有機材料が用いられる。感光性アクリル等の有機材料は、ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。絶縁膜９４、絶縁膜９５は、無機絶縁膜であり、上述した絶縁膜９１、９２と同様の材料、例えば、シリコン窒化膜を用いることができる。

【0046】

具体的には、第１有機絶縁膜９３は、ソース電極６２、ドレイン電極６７及びアノード電源線Ｌ１を覆って、絶縁膜９２の上に設けられる。第１有機絶縁膜９３の上に、対向電極２６、絶縁膜９４、アノード電極２３の順に積層される。対向電極２６は、例えばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透光性を有する導電性材料で構成される。対向電極２６は、第１有機絶縁膜９３に設けられたコンタクトホールＣＨ１の底部でアノード電源線Ｌ１と接続される。

【0047】

絶縁膜９４は、対向電極２６を覆って設けられる。アノード電極２３は、絶縁膜９４を介して対向電極２６と対向する。第１有機絶縁膜９３及び絶縁膜９４には、ソース電極６２を底面とするコンタクトホールＣＨ２、ＣＨ３が設けられる。アノード電極２３は、コンタクトホールＣＨ２、ＣＨ３を介してソース電極６２と電気的に接続される。これにより、アノード電極２３は、駆動トランジスタＤＲＴと電気的に接続される。

【0048】

アノード電極２３は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）の積層構造としている。ただし、これに限定されず、アノード電極２３は、モリブデン、チタンの金属のいずれか１つ以上を含む材料であってもよい。又は、アノード電極２３は、モリブデン、チタンのいずれか１つ以上を含む合金、又は透光性導電材料であってもよい。また、絶縁膜９４を介して対向するアノード電極２３と対向電極２６との間に第２容量Ｃｓ２が形成される。

【0049】

絶縁膜９５は、アノード電極２３を覆って絶縁膜９４の上に設けられる。第２有機絶縁膜９６は、絶縁膜９５の上に設けられる。すなわち、第１有機絶縁膜９３は、駆動トランジスタＤＲＴの上に設けられ、第２有機絶縁膜９６は、第１有機絶縁膜９３の上側に積層される。絶縁膜９５は、第１有機絶縁膜９３と第２有機絶縁膜９６との間に設けられる。第２有機絶縁膜９６には、コンタクトホールＣＨ４が設けられる。絶縁膜９５には、コンタクトホールＣＨ４と重なってコンタクトホールＣＨ５が設けられる。コンタクトホールＣＨ４、ＣＨ５の底部には、アノード電極２３が設けられる。また、アノード電極２３は、第１実装電極２４の少なくとも一部と対向して設けられる。

【0050】

第１実装電極２４は、第２有機絶縁膜９６の上に設けられ、コンタクトホールＣＨ４、ＣＨ５を介してアノード電極２３と電気的に接続される。第１実装電極２４は、アノード電極２３と同様にチタン、アルミニウムの積層構造としている。ただし、第１実装電極２４は、アノード電極２３と異なる導電材料が用いられてもよい。また、第２有機絶縁膜９６は、第１有機絶縁膜９３と異なる有機材料が用いられてもよい。

【0051】

発光素子３Ｒ、３Ｇ、３Ｂは、それぞれに対応する第１実装電極２４に実装される。各発光素子３は、アノード端子３３が第１実装電極２４に接するように実装される。各発光素子３のアノード端子３３と第１実装電極２４との間の接合部材２５は、両者の間で良好な導通が確保でき、かつアレイ基板２上の形成物を破損しないものであれば特に限定しない。接合部材２５は、例えば、はんだや導電ペーストである。アノード端子３３と第１実装電極２４との接合として、例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子３をアレイ基板２上に載せた後に焼成結合する手法が挙げられる。

【0052】

半導体層３１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）等の化合物半導体が用いられる。半導体層３１は、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる材料が用いられてもよい。また、活性層として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用されてもよい。また、発光素子３として、半導体基板上に半導体層３１が形成された構成でもよい。

【0053】

なお、本開示の表示装置１は、アレイ基板２に第２有機絶縁膜９６及び第１実装電極２４を設けずに、アノード電極２３上に発光素子３を直接実装することも可能である。ただし、第２有機絶縁膜９６及び第１実装電極２４を設けることにより、発光素子３の実装時に加えられる力によって絶縁膜９４が破損することを抑制できる。つまり、第２容量Ｃｓ２を形成するアノード電極２３と対向電極２６との間の絶縁破壊が生ずることを抑制できる。

【0054】

発光素子３は、フェイスアップ型の発光素子であり、発光素子３の下部がアノード電極２３に電気的に接続され、発光素子３の上部がカソード電極２２に電気的に接続される。発光素子３は、半導体層３１、カソード端子３２及びアノード端子３３を有する。

【0055】

複数の発光素子３の間に素子絶縁膜９７が設けられる。素子絶縁膜９７は樹脂材料で形成される。素子絶縁膜９７は、発光素子３の側面を覆っており、発光素子３のカソード端子３２は、素子絶縁膜９７から露出する。素子絶縁膜９７の上面と、カソード端子３２の上面とが同一面を形成するように、素子絶縁膜９７は平坦に形成される。ただし、素子絶縁膜９７の上面の位置は、カソード端子３２の上面の位置と異なっていてもよい。

【0056】

カソード電極２２は、複数の発光素子３及び素子絶縁膜９７を覆って、複数の発光素子３に電気的に接続される。カソード電極２２は、例えばＩＴＯ等の透光性を有する導電性材料が用いられる。これにより、発光素子３からの出射光を効率よく外部に取り出すことができる。カソード電極２２は、表示領域ＡＡに実装された複数の発光素子３のカソード端子３２と電気的に接続される。カソード電極２２は、表示領域ＡＡの外側に設けられたコンタクト部で、アレイ基板２側に設けられたカソード配線６０と接続される。

【0057】

カソード電極２２と素子絶縁膜９７は、保護用絶縁膜９８により覆われる。保護用絶縁膜９８は、透光性を有する無機絶縁膜であり、例えば、窒化シリコン（ＳｉＮ）や酸化アルミニウム（Ａｌ２Ｏ３）等の絶縁性材料が用いられる。また、保護用絶縁膜９８は、アレイ基板２及び素子絶縁膜９７の側面を覆う外周部９８ａを有している。

【0058】

以上、実施形態１の表示装置１によれば、ノッチ周辺領域ＡＡ１の画素４９の第２発光素子３Ｒ２、３Ｇ２、３Ｂ２は、第１発光素子３Ｒ１、３Ｇ１、３Ｂ１よりも相対的に輝度が低い。このため、凹部２１１を覆う外周部９８ａを通過してノッチ２１２内に入射する光（図６の矢印Ｆを参照）が低減する。よって、ノッチ（穴部）２１２内への光漏れが抑制される。一方で、ノッチ周辺領域ＡＡ１以外の画素４９には、第１発光素子３Ｒ１、３Ｇ１、３Ｂ１が設けられている。よって、ノッチ周辺領域ＡＡ１以外の画素４９は、輝度が低くならず、表示品位が維持される。

【0059】

以上、実施形態１の表示装置１０００について説明したが、本開示の表示装置はこれに限定されない。フリップチップタイプでフェースダウン構造のマイクロＬＥＤを用いても同様の効果が得られる。つぎに他の実施形態について説明する。なお、他の実施形態の説明において、上述した実施形態１で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。

【0060】

（実施形態２）
図７は、実施形態２に係る表示装置の一部を拡大した平面図である。実施形態２の表示装置１Ａは、第２発光素子３Ｒ２、３Ｇ２、３Ｂ２に代えて第３発光素子３Ｒ３、３Ｇ３、３Ｂ３を備える点において、実施形態１の表示装置１と異なる。言い換えると、実施形態２の表示装置１Ａは、ノッチ周辺領域ＡＡ１の画素４９の発光素子３として、第３発光素子３Ｒ３、３Ｇ３、３Ｂ３を備える点において実施形態１の表示装置１と異なる。なお、第３発光素子３Ｒ３、３Ｇ３、３Ｂ３のチップサイズは、第１発光素子３Ｒ１、３Ｇ１、３Ｂ１と同じである。よって、実施形態２の表示装置１Ａは、表示領域ＡＡに配置される各画素４９の複数の発光素子３が全て同じ大きさとなっている。一方で、第３発光素子３Ｒ３、３Ｇ３、３Ｂ３は、カソード電極２２との間に高抵抗層３８を有する点で、第１発光素子３Ｒ１、３Ｇ１、３Ｂ１と相違する。以下、第３発光素子３Ｒ３、３Ｇ３、３Ｂ３をまとめて第３発光素子３Ｃと呼び、第３発光素子３Ｃの詳細を説明する。

【0061】

図８は、実施形態２に係る第３発光素子の断面図であり、詳細には図９のＶＩＩＩ－ＶＩＩＩ‘矢視断面図である。図９は、発光素子を模式的に示す平面図である。図８に示すように、第３発光素子３Ｃは、第１実装電極２４及び接合部材２５の上に、ｐ型電極３４、ｐ型クラッド層３５、活性層３６、ｎ型クラッド層３７の順に積層される。また、第３発光素子３Ｃは、ｎ型クラッド層３７の上に積層された高抵抗層３８を有する。高抵抗層３８は、例えば、不純物がドープされていない窒化ガリウム（ＧａＮ）で形成される。高抵抗層３８のシート抵抗値は、ｎ型クラッド層３７のシート抵抗値よりも大きい。なお、ｎ型クラッド層３７、活性層３６及びｐ型クラッド層３５は実施形態１の半導体層３１（図６参照）に対応する。ｐ型電極３４は、実施形態１のアノード端子３３（図６参照）に対応する。

【0062】

図９に示すように、平面視した場合、ｎ型クラッド層３７及び高抵抗層３８の外形形状は、共に正方形であり、かつ同一形状となっている。このため、ｎ型クラッド層３７の周縁部３７ｐ（図８参照）は、高抵抗層３８に覆われている。なお、本開示の表示装置において、ｎ型クラッド層３７及び高抵抗層３８の外形形状は、正方形に限定されず、長方形、多角形、円形など、他の形状であってもよい。

【0063】

高抵抗層３８の中央部には、開口ＯＰが設けられている。よって、高抵抗層３８は、平面視で枠状となっている。図８に示すように、カソード電極２２は、高抵抗層３８及びｎ型クラッド層３７を覆っている。カソード電極２２は、高抵抗層３８の開口ＯＰを介してｎ型クラッド層３７の中央部３７ｃに直接接続している。よって、ｎ型クラッド層３７上面の中央部３７ｃは、カソード端子３２（図６参照）として機能している。

【0064】

以上の構成によれば、ｎ型クラッド層３７の中央部３７ｃには、カソード電源電位ＰＶＳＳが供給される。したがって、第３発光素子３Ｃは、中央部３７ｃのみが電流経路となる。この結果、周縁部３７ｐでは発光が中央部３７ｃに比べ抑えられ、中央部３７ｃは周縁部３７ｐに比べ発光しやすい構造となる。

【0065】

図１０は、開口を有する高抵抗層を備えた第３発光素子の発光分布特性を示すグラフである。図１０のグラフは、縦軸が相対輝度を示し、横軸が視野角を示す。視野角は、第３方向Ｄｚに対して傾斜する角度（極角）を示す。また、線Ａは、視野角を基板２１に投影した場合、その投影線が第１方向Ｄｘを指す場合の測定結果である。線Ｃは、視野角を基板２１に投影した場合、その投影線が第２方向Ｄｙを指す場合の測定結果である。線Ｂは、視野角を基板２１に投影した場合、その投影線が第１方向Ｄｘ及び第２方向Ｄｙにそれぞれ４５°を成す場合の測定結果である。線Ｄは、視野角を基板２１に投影した場合、その投影線が線Ｂの投影線と９０°成す場合の測定結果である。

【0066】

図１０に示すように、第３発光素子３Ｃによれば、視野角が高い場合（第３方向Ｄｚ方向。図８の矢印Ｄ１で指す方向）、相対輝度がピークとなる。一方で、視野角が低くなるほどに近づくにつれて、相対輝度が小さくなる。そして、視野角が＋９０°及び－９０°の場合（図８の矢印Ｄ２で指す方向）、相対輝度が最も小さくなる。

【0067】

また、保護用絶縁膜９８の屈折率及びカソード電極２２の屈折率は、ｎ型クラッド層３７の屈折率よりも小さい。例えば、ｎ型クラッド層３７の屈折率が２．４程度である。カソード電極２２の屈折率は、例えば、１．５以上１．９以下程度である。保護用絶縁膜９８の屈折率は、例えば、１．６以上２．０以下程度である。

【0068】

これにより、各層間の屈折率の差が、ｎ型クラッド層３７（ＧａＮ）と空気（屈折率は１）との屈折率との差よりも小さくなる。仮にＧａＮと空気とが接して設けられた場合に比べて、各層間の界面における、全反射が発生する臨界角を大きくすることができる。したがって、表示装置１Ａは、第３発光素子３Ｃから出射された光が、各層間の界面で全反射することが抑制される。この結果、表示装置１Ａは、第３発光素子３Ｃの光の取り出し効率が向上している。

【0069】

図８に示すように、ｎ型クラッド層３７の上面には、複数の凹部３７ａが形成されている。凹部３７ａは、ｎ型クラッド層３７の中央部３７ｃに形成されている。また、高抵抗層３８の上面には、複数の凹部３８ａが形成されている。凹部３７ａ、３８ａは、ＰＳＳ（Ｐａｔｔｅｒｎｅｄ Ｓａｐｐｈｉｒｅ Ｓｕｂｓｔｒａｔｅ）構造のサファイア基板（支持アレイ基板２００、図１２参照）の表面形状が転写されたものである。凹部３７ａ、３８ａは、六角錐形状に形成される。すなわち、凹部３７ａ、３８ａは、平面視で、それぞれの開口形状が六角形であり、側壁が傾斜するテーパー形状である。凹部３７ａ、３８ａを設けることにより、第３発光素子３Ｃは、外光の反射を抑制することができ、表示品位の低下を抑制することができる。

【0070】

なお、凹部３７ａ、３８ａは、六角錐に限定されず、円錐や三角錐など、他の形状であってもよい。また、凹部３７ａ、３８ａは、平面視でマトリクス状に配置されている。これに限定されず、凹部３７ａ、３８ａは、三角格子状など他のパターンで配置されてもよい。

【0071】

図１１は、ｎ型クラッド層及び高抵抗層を拡大して示す断面図である。図１１に示すように、ｎ型クラッド層３７の中央部３７ｃでの、凹部３７ａの側壁の傾斜角度（角度θ１）は、高抵抗層３８の上面での、凹部３８ａの側壁の傾斜角度（角度θ２）よりも小さい。言い換えると、ｎ型クラッド層３７の中央部３７ｃでの、凹部３７ａの側壁と、基板２１に平行な方向とのなす角度θ１は、高抵抗層３８の上面での、凹部３８ａの側壁と、基板２１に平行な方向とのなす角度θ２よりも小さい。ｎ型クラッド層３７の中央部３７ｃでの、凹部３７ａの高さｈ１は、高抵抗層３８の上面での、凹部３８ａの高さｈ２よりも低い。このような構成により、第３発光素子３Ｃは、ｎ型クラッド層３７の中央部３７ｃからの光の取り出し効率が向上している。

【0072】

また、高抵抗層３８の側壁であって、開口ＯＰの周囲を囲む側壁と基板２１に平行な方向とのなす角度θ３は、角度θ１及び角度θ２よりも小さい。高抵抗層３８の側壁であって、ｎ型クラッド層３７の周縁部３７ｐと隣接する側壁の角度も、角度θ１及び角度θ２よりも小さい。これにより、高抵抗層３８を覆うカソード電極２２及び保護用絶縁膜９８の段切れを抑制することができる。

【0073】

次に、第３発光素子３Ｃを備える表示装置１Ａの製造方法について説明する。図１２は、実施形態２に係る表示装置の製造方法を説明するための説明図である。なお、図１２では理解を容易にするために、１つの第３発光素子３Ｃを示しているが、実際には、多数の第３発光素子３Ｃ及び第１発光素子３Ｒ１、３Ｇ１、３Ｂ１が同時にアレイ基板２に実装される。

【0074】

図１２に示すように、支持アレイ基板２００の第１面２００ａに半導体層３１を形成する（ステップＳＴ１）。具体的には、製造装置は、支持アレイ基板２００の第１面２００ａに不純物がドープされていないＧａＮである高抵抗層３８、ｎ型クラッド層３７、活性層３６、ｐ型クラッド層３５の順に成膜する。支持アレイ基板２００は、例えば、サファイア基板であり、第１面２００ａにＰＳＳ構造が形成されている。

【0075】

次に、製造装置は、支持アレイ基板２００の第１面２００ａをアレイ基板２と対向させて配置する。アレイ基板２の表面には、第１実装電極２４、接合部材２５、ｐ型電極３４の順に積層されている。なお、図１２では、接合部材２５及びｐ型電極３４の図示を省略している。製造装置は、半導体層３１のｐ型クラッド層３５を第１実装電極２４に接触させる。そして、レーザ装置は、半導体層３１にレーザ光ＬＩを照射する（ステップＳＴ２）。

【0076】

レーザ光ＬＩは、支持アレイ基板２００の第２面２００ｂ側から照射され、半導体層３１に到達する。半導体層３１は、レーザ光ＬＩが照射されることで、光を吸収し、支持アレイ基板２００から分離（剥離）され、アレイ基板２の表面上に積層される（ステップＳＴ３）。すなわち、製造装置は、レーザリフトオフにより、半導体層３１を支持アレイ基板２００から剥離させる。この際、半導体層３１の表面には、高抵抗層３８はｎ型クラッド層３７の表面の全体を覆って形成される。なお、図１２では図示を省略しているが、高抵抗層３８及びｎ型クラッド層３７には、支持アレイ基板２００のＰＳＳ構造が転写されて複数の凹部３８ａ、３７ａ（図８参照）が形成される。

【0077】

なお、レーザ光ＬＩは、支持アレイ基板２００を透過しつつ、高抵抗層３８で光を吸収する波長帯に設定されることが好ましい。例えば、レーザ光ＬＩは、サファイアを透過するが窒化ガリウムを透過しない波長帯に対応する、３．５ｅＶ（ｅｌｅｃｔｒｏｎ Ｖｏｌｔ）以上９．９ｅＶ以下のエネルギーを有することが好ましい。また、レーザ光ＬＩは、波長が３１０ｎｍ以下に設定されていることが好ましい。

【0078】

次に、高抵抗層３８のパターニングを行う（ステップＳＴ４）。高抵抗層３８のパターニングは、一例として、フォトリソグラフィ法によりレジストを形成し、ドライエッチングにより高抵抗層３８の中央部を除去する。これにより、高抵抗層３８の開口ＯＰが形成され、ｎ型クラッド層３７の中央部３７ｃが露出する。ドライエッチングとして、反応性イオンエッチング（以下、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）と表す）を採用することができる。

【0079】

次に、製造装置は、第３発光素子３Ｃの間に素子絶縁膜９７を形成する（ステップＳＴ５）。素子絶縁膜９７は、ｐ型クラッド層３５、活性層３６及びｎ型クラッド層３７の側面を覆い、ｎ型クラッド層３７の上面（中央部３７ｃ及び周縁部３７ｐ）及び高抵抗層３８の上には非重畳となる。

【0080】

製造装置は、第３発光素子３Ｃ及び素子絶縁膜９７を覆ってカソード電極２２及び保護用絶縁膜９８を成膜する（ステップＳＴ６）。これにより、カソード電極２２は、高抵抗層３８を覆うとともに、ｎ型クラッド層３７の中央部３７ｃ及び周縁部３７ｐと直接、接して形成される。

【0081】

以上のような工程で、第３発光素子３Ｃがアレイ基板２上に転写、実装されて表示装置１Ａが製造できる。なお、図１２に示す製造方法は、あくまで一例であり、適宜変更することができる。

【0082】

以上、実施形態２の表示装置１Ａは、ノッチ周辺領域ＡＡ１の画素４９に、第３発光素子３Ｃ（３Ｒ３、３Ｇ３、３Ｂ３）が設けられる。第３発光素子３Ｃは、視野角が＋９０°及び－９０°の場合（図８の矢印Ｄ２で指す方向）、相対輝度が最も小さい。よって、第３発光素子３Ｃからノッチ１２２の方に向かって照射する光量が低減している。このため、ノッチ１２２への光漏れが抑制される。

【0083】

一方で、第３発光素子３Ｒ３、３Ｇ３、３Ｂ３は、高抵抗層３８によって発光する面積が制限される。よって、第３発光素子３Ｒ３、３Ｇ３、３Ｂ３において、視野角が高い方の輝度（第３方向Ｄｚ方向。図８の矢印Ｄ１で指す方向）は、そのほかの領域の第１発光素子３Ｒ１、３Ｇ１、３Ｂ１よりも低い可能性がある。しかしながら、実施形態２では、ｎ型クラッド層３７の中央部３７ｃにおける凹部３７ａの側壁の傾斜角度（角度θ１）が、高抵抗層３８の上面における凹部３８ａの側壁の傾斜角度（角度θ２）よりも小さい。このため、ｎ型クラッド層３７の中央部３７ｃでの光の取り出し効率を向上し、第３発光素子３Ｃの輝度の低下が抑制される。フリップチップタイプでフェースダウン構造のマイクロＬＥＤを用いても同様の効果が得られる。

【0084】

（実施形態３）
図１３は、実施形態３に係る表示装置の断面図である。図１４は、図１３のＸＩＶ－ＸＩＶ線矢視断面図である。実施形態３の表示装置１Ｂは、第２発光素子３Ｒ２、３Ｇ２、３Ｂ２に代えて第１発光素子３Ｒ１、３Ｇ１、３Ｂ１を備える点において、実施形態１の表示装置１と異なる。言い換えると、実施形態３の表示装置１Ｂは、表示領域ＡＡの画素４９の発光素子３が全て第１発光素子３Ｒ１、３Ｇ１、３Ｂ１となっている。また。実施形態３の表示装置１Ｂは、アレイ基板（基板）２を覆う被覆部材３００を備える点で、実施形態１の表示装置と異なる。

【0085】

図１３に示すように、被覆部材３００は、例えばガラスなど、透過性を有する材料で製造された板状部品である。被覆部材３００は、平面視で長方形状を成している。つまり、被覆部材３００は、アレイ基板２の表示領域ＡＡ及び周辺領域ＧＡと、ノッチ１２１と、を覆っている。また、被覆部材３００は、アレイ基板２と対向する対向面３０１を有している。そして、対向面３０１には、平面視で凹状の遮光部材３１０が設けられている。

【0086】

図１４に示すように、遮光部材３１０は、遮光性の高い材料で製造されている。遮光部材３１０は、被覆部材３００の厚み方向で切った断面形状がＬ字状を成している。遮光部材３１０は、被覆部材３００に対向する鍔部３１１と、アレイ基板２の凹部２１１を覆う壁部３１５と、を備える。鍔部３１１は、図示しない粘着シートにより被覆部材３００に粘着している。

【0087】

鍔部３１１は、被覆部材３００の対向面３０１に沿って延在している。鍔部３１１は、図示しない粘着シートにより被覆部材３００に粘着している。これにより、被覆部材３００と遮光部材３１０とが一体になっている。また、鍔部３１１は、平面視で周辺領域ＧＡと重なっている。つまり、鍔部３１１の縁部３１２は、表示領域ＡＡと周辺領域ＧＡ１の境界線Ｌ１０と重なっている。このため、鍔部３１１は、周辺領域ＧＡのカソード配線６０等を被覆している。

【0088】

壁部３１５は、平面視した場合、アレイ基板２の凹部２１１と同形状となっている。つまり、壁部３１５は、アレイ基板２における凹部２１１の側面を覆っている。よって、発光素子３から照射されてノッチ２１２内に入射する光（図１４の矢印Ｆを参照）が低減する。よって、ノッチ２１２内への光漏れが抑制される。

【0089】

以上、実施形態１から実施形態３まで説明したが、本開示の表示装置は、上記した例に限定されない。例えば、実施形態３で説明した被覆部材３００を、実施形態１の表示装置１や実施形態２の表示装置１Ａに組み合わせてもよい。また、実施形態１で説明したチップサイズが小さい第２発光素子３Ｒ２、３Ｇ２、３Ｂ２に対し、実施形態２で説明した開口ＯＰを有する高抵抗層３８を組み合わせる。そして、カソード電極２２は、高抵抗層３８を覆うとともに、高抵抗層３８の開口ＯＰを介してｎ型クラッド層の中央部に直接接続するようにしてもよい。このような発光素子３をノッチ周辺領域ＡＡ１に配置すれば、ノッチ２１２（穴部）内への光漏れをより抑制することができる。また、フリップチップタイプでフェースダウン構造のマイクロＬＥＤを用いても同様の効果が得られる。

【0090】

また、本開示の表示装置には、ノッチ周辺領域ＡＡ１に配置される全ての発光素子３に対し、実施形態１で説明した第２発光素子３Ｒ２、３Ｇ２、３Ｂ２や実施形態２で説明した第３発光素子３Ｒ３、３Ｇ３、３Ｂ３を適用されていなくてもよい。つまり、本開示の表示装置は、ノッチ周辺領域ＡＡ１に配置される複数の発光素子３の一部に、第２発光素子３Ｒ２、３Ｇ２、３Ｂ２や第３発光素子３Ｒ３、３Ｇ３、３Ｂ３が適用され、残りが第１発光素子３Ｒ１、３Ｇ１、３Ｂ１が適用されていてもよい。このような表示装置であっても、ノッチ２１２に向かって出射される光が低減し、ノッチ２１２内への光漏れを低減できるからである。

【0091】

また、本開示の表示装置は、第２発光素子３Ｒ２、３Ｇ２、３Ｂ２や第３発光素子３Ｒ３、３Ｇ３、３Ｂ３が、ノッチ周辺領域ＡＡ１以外の領域に配置されていてもよい。次の実施形態４では、第２発光素子３Ｒ２、３Ｇ２、３Ｂ２がノッチ周辺領域ＡＡ１の一部と、そのほかの領域と、に配置された例を説明する。なお、第４実施形態では、第２発光素子３Ｒ２、３Ｇ２、３Ｂ２を用いた例として説明するが、本開示の表示装置は、第２発光素子３Ｒ２、３Ｇ２、３Ｂ２代わりに第３発光素子３Ｒ３、３Ｇ３、３Ｂ３を用いてもよい。

【0092】

（実施形態４）
図１５は、実施形態４に係る表示装置の断面図である。図１６は、実施形態４に係る表示装置の一部を拡大した平面図である。図１５に示すように、アレイ基板２は、ノッチ（穴部）２１２を有する。表示領域ＡＡと周辺領域ＧＡ１との境界線Ｌ１０は、ノッチ（穴部）２１２に対応する凹状線Ｌ１１を有する。凹状線Ｌ１１は、周辺領域ＧＡ１から表示領域ＡＡの方に向かって、言い換えると境界線Ｌ１０の外周側から内周側に向かって窪んでいる。このため、表示領域ＡＡは、凹状線Ｌ１１に対して相対的に境界線Ｌ１０の内周側から外周側に向かって突出する第１領域ＡＡ１１と第２領域ＡＡ１２とを有する。つまり、表示領域ＡＡは、第１方向Ｄｘから凹状線Ｌ１１を挟む第１領域ＡＡ１１と第２領域ＡＡ１２とを有している。

【0093】

図１６に示すように、第１領域ＡＡ１１は、境界線Ｌ１０と補助線Ｌ１３とに囲まれる範囲である。第１領域ＡＡ１１に配置される各画素４９は、発光素子３として第２発光素子３Ｒ２、３Ｇ２、３Ｂ２を備えている。図示しないが、第２領域ＡＡ１２に配置される各画素４９は、発光素子３として第２発光素子３Ｒ２、３Ｇ２、３Ｂ２を備えている。一方で、表示領域ＡＡのうち、第１領域ＡＡ１１と第２領域ＡＡ１２を除いた領域に配置される画素４９は、発光素子３として、第１発光素子３Ｒ１、３Ｇ１、３Ｂ１を備えている。

【0094】

第１領域ＡＡ１１と第２領域ＡＡ１２に配置される各画素４９の第２発光素子３Ｒ２、３Ｇ２、３Ｂ２は、一部がノッチ領域ＡＡ１に配置されている。よって、実施形態４の表示装置１Ｃであっても、ノッチ領域ＡＡ１の一部に配置された発光素子３（第２発光素子３Ｒ２、３Ｇ２、３Ｂ２）の輝度が低い。よって、ノッチ２１２への光漏れが抑制される。

【0095】

また、図１５に示すように、表示領域ＡＡには、駆動回路１２Ａ、１２Ｂから第２方向Ｄｙに延びる複数のゲート線（図１５のＧ１、Ｇ２を参照）が配置されている。ゲート線は、図５に示すリセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、及び初期化制御信号線Ｌ８の総称である。また、図１５の第１ゲート線Ｇ１は、第１領域ＡＡ１１及び第２領域ＡＡ１２以外に配置されるゲート線である。第２ゲート線Ｇ２は、第１領域ＡＡ１１及び第２領域ＡＡ１２に配置されるゲート線である。第２ゲート線Ｇ２は、第１領域ＡＡ１１と第２領域ＡＡ１２との間にノッチ（穴部）２１２が設けられ、第１方向Ｄｘに分割して短い。このため、短い第２ゲート線Ｇ２に接続する第１領域ＡＡ１１及び第２領域ＡＡ１２の発光素子３は、比較的高い輝度を発揮する可能性がある。以下、その詳細について説明する。

【0096】

図１７は、画素回路により発光素子を発光させるまでの手順と、駆動トランジスタのゲート電極の電圧の変化と、を示すフロー図である。図１７に示す「ＤＲＴ－Ｇ」は、駆動トランジスタＤＲＴのゲート電極の電圧値である。図１７に示す「Ａｎｏｄｅ」は、発光素子３のアノード端子３３の電圧値である。

【0097】

図１７に示すように、画素回路の駆動は、リセット（時刻Ｔ１から時刻Ｔ３の間）、初期化（時刻Ｔ２から時刻Ｔ４の間）、Ｓｉｇｎａｌの書き込み（時刻Ｔ６から時刻Ｔ７の間）の手順を経て、発光素子３が発光する（時刻Ｔ８以降）。発光素子３の発光開始時（時刻Ｔ８）、出力トランジスタＢＣＴがＯＮとなり、駆動トランジスタＤＲＴのゲート電極の電圧は、Ｓｉｇｎａｌの書き込み量に応じて上昇する。ここで、出力トランジスタＢＣＴのゲート電極に接続するゲート線が長い場合（図１７のＤＲＴ－Ｇの実線の方を参照）、駆動トランジスタＤＲＴのゲート電極の電圧値は、緩やかに立ち上がる。一方で、ゲート線が短い場合（図１７のＤＲＴ－Ｇの破線の方を参照）、駆動トランジスタＤＲＴのゲート電極の電圧値は、急な立ち上がりとなる。これは、ゲート線が短いため、時定数が改善される（小さくなる）からである。

【0098】

駆動トランジスタＤＲＴのゲート電極の電圧値の立ち上がりが良くなると、発光素子３に対する印加の開示時間は（図１７のＡｎｏｄｅの破線の方を参照）は、電圧値が緩やかに立ち上がる場合（図１７のＡｎｏｄｅの実線の方を参照）に比べ、早くなる。この結果、発光素子３Ｒの印加時間が長くなる。この結果、発光素子３は、印加される時間が長いと輝度が高くなる。

【0099】

ここで、実施形態４の表示装置１Ｃは、複数の画素４９が形成された表示領域ＡＡを有する基板と、表示領域ＡＡにおいて、第１ゲート線Ｇ１に接続される第１発光素子３Ｒ１、３Ｇ１、３Ｂ１と、表示領域ＡＡにおいて、第２ゲート線Ｇ２に接続される第２発光素子３Ｒ２、３Ｇ２、３Ｂ２と、表示領域ＡＡにおける第２ゲート線Ｇ２の配線長は、表示領域ＡＡにおける第１ゲート線Ｇ１の配線長より短い。第１発光素子３Ｒ１、３Ｇ１、３Ｂ１と第２発光素子３Ｒ２、３Ｇ２、３Ｂ２は、それぞれ共通の色を発光する。第２発光素子３Ｒ２、３Ｇ２、３Ｂ２のチップサイズは、第１発光素子３Ｒ１、３Ｇ１、３Ｂ１のチップサイズより小さい。

【0100】

つまり、第１領域ＡＡ１１及び第２領域ＡＡ１２に配置される第２発光素子３Ｒ２、３Ｇ２、３Ｂ２は、チップサイズが第１発光素子３Ｒ１、３Ｇ１、３Ｂ１より小さく輝度が低い。よって、印加時間が長くなったとしても第１領域ＡＡ１１及び第２領域ＡＡ１２の発光素子３（第２発光素子３Ｒ２、３Ｇ２、３Ｂ２）の輝度は、第１発光素子３Ｒ１、３Ｇ１、３Ｂ１と同程度となる。

【0101】

以上、実施形態４の表示装置１Ｃによれば、ノッチ２１２への光漏れを抑制することができる。さらに、第１領域ＡＡ１１及び第２領域ＡＡ１２と、第１領域ＡＡ１１及び第２領域ＡＡ１２以外の領域と、の発光素子３の輝度の差を小さくすることができる。よって、表示品位が維持される。

【0102】

なお、実施形態４では、ノッチ周辺領域ＡＡ１の画素４９のうち、第１領域ＡＡ１１及び第２領域ＡＡ１２と重なる領域でのみ、第２発光素子３Ｒ２、３Ｇ２、３Ｂ２が配置される例を挙げているが、本開示の表示装置は、ノッチ周辺領域ＡＡ１と第１領域ＡＡ１１と第２領域ＡＡ１２に配置される画素４９の全てに、第２発光素子３Ｒ２、３Ｇ２、３Ｂ２、又は第３発光素子３Ｒ３、３Ｇ３、３Ｂ３を用いてもよい。また、フリップチップタイプでフェースダウン構造のマイクロＬＥＤを用いても同様の効果が得られる。

【0103】

（実施形態５）
図１８は、実施形態５に係る表示装置の平面図である。実施形態１から実施形態４の穴部はノッチ２１２であるが、実施形態５の表示装置１Ｄの穴部は、アレイ基板２を貫通する貫通孔２１２である。なお、貫通孔２１２には、貫通しない窪みとなっている穴を含む。そのほか、本開示の穴部には、貫通孔２１２のような空間になっていないもの、つまり、複数の画素及び複数の発光素子３が形成されない透明領域も含まれる。この透明領域は、具体的に、基板２１上には、複数の画素を構成するトランジスタや、金属材料から成る各種配線や、発光素子３などが形成されていない。つまり、透明領域は、透明領域と重なる基板２１上に各種絶縁膜のみが存在し、表示領域ＡＡに比べ透明度の高い領域である。

【0104】

実施形態５の貫通孔２１２は、円形状である。貫通孔２１２の周囲には、穴部周辺領域ＡＡ２がある。なお、図１８の補助線Ｌ２０は、穴部周辺領域ＡＡ２と表示領域ＡＡとの境界を示す境界線である。よって、補助線Ｌ２０と貫通孔２１２との間が、穴部周辺領域ＡＡ２である。実施形態５の表示装置１Ｄは、複数の第１ゲート線Ｇ１と、複数の第２ゲート線Ｇ２と、を有する。第２ゲート線Ｇ２は、貫通孔２１２により第２方向Ｄｙに分割して短い。つまり、第２ゲート線Ｇ２は、貫通孔２１２近傍で途切れている。また、第２ゲート線Ｇ２を延長した仮想線は貫通孔２１２に重なる。一方、第１ゲート線Ｇ１は、貫通孔２１２から離れた位置に設けられ、分割していないために長い。実施形態５の表示装置１Ｄにおいて、穴部周辺領域ＡＡ２には、チップサイズの小さい第２発光素子３Ｒ２、３Ｇ２、３Ｂ２を備えた画素が配置されている。また、穴部周辺領域ＡＡ２を除く表示領域ＡＡには、チップサイズの大きい第１発光素子３Ｒ１、３Ｇ１、３Ｂ１を備えた画素が配置されている。なお、穴部周辺領域ＡＡ２に設けられる画素の発光素子３は、第２発光素子３Ｒ２、３Ｇ２、３Ｂ２に限らず第３発光素子３Ｃであってもよい。

【0105】

以上、実施形態５の表示装置によれば、貫通孔２１２である穴部への光漏れを抑制することができ、表示品位が維持される。なお、穴部が透明領域であっても同様な効果を得られる。

【符号の説明】

【0106】

１、１Ａ、１Ｂ、１Ｃ、１Ｄ 表示装置
２ アレイ基板（基板）
３ 発光素子
３Ｒ１、３Ｇ１、３Ｂ１ 第１発光素子
３Ｒ２、３Ｇ２、３Ｂ２ 第２発光素子
３Ｃ（３Ｒ３、３Ｇ３、３Ｂ３） 第３発光素子
３４ ｐ型電極
３５ ｐ型クラッド層
３６ 活性層
３７ ｎ型クラッド層
３８ 高抵抗層
２０１ 第１側面
２０２ 第２側面
２０３ 第３側面
２０４ 第４側面
２１１ 凹部
２１２ ノッチ（穴部）
２１２ 貫通孔（穴部）
３００ 被覆部材
３１０ 遮光部材
３１５ 壁部
ＡＡ 表示領域
ＡＡ１ ノッチ周辺領域
ＡＡ２ 穴部周辺領域
ＡＡ１１ 第１領域
ＡＡ１２ 第２領域
Ｇ１ 第１ゲート線
Ｇ２ 第２ゲート線
ＧＡ 周辺領域
Ｌ１０ 境界線
Ｌ１１ 凹状線
ＯＰ 開口
Ｐｉｘ、４９ 画素

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】