特開 2022-34300 パワー半導体モジュールおよび電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022034300

(43)【公開日】2022-03-03

(54)【発明の名称】パワー半導体モジュールおよび電力変換装置

(51)【国際特許分類】

   H01L 25/07 20060101AFI20220224BHJP

   H02M 7/48 20070101ALI20220224BHJP

【ＦＩ】

H01L25/04 C

H02M7/48 Z

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2020138037

(22)【出願日】2020-08-18

(71)【出願人】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール特許業務法人

(72)【発明者】

【氏名】増田 徹

(72)【発明者】

【氏名】早川 誠一

(72)【発明者】

【氏名】高柳 雄治

【テーマコード（参考）】

5H770

【Ｆターム（参考）】

5H770AA21

5H770BA02

5H770BA03

5H770BA20

5H770CA06

5H770DA03

5H770DA41

5H770JA10X

5H770JA19X

5H770QA01

5H770QA02

5H770QA04

5H770QA05

5H770QA06

5H770QA08

(57)【要約】      （修正有）

【課題】基板上のチップ配置面積を低減しつつ、モジュール内の配線インダクタンスを低減可能なパワー半導体モジュールを提供する。
【解決手段】パワー半導体モジュール１は、第１の絶縁基板１０上に配置された複数の半導体スイッチング素子５と、複数の半導体スイッチング素子を挟んで、第１の絶縁基板と対向して配置された第２の絶縁基板２０とを備える。複数の半導体スイッチング素子の各々は、第１の電極６と、第１の電極の反対側に設けられた第２の電極７及び制御電極８を有する。第１の電極は、第１の絶縁基板上に設けられた第１の導体層１１と電気的に接続する。第２の電極は、第１のスペーサ導体３１を介して第２の絶縁基板上に設けられた第２の導体層２３と電気的に接続する。制御電極は、第２のスペーサ導体及びスペーサ導体間配線部３３により互いに電気的に接続する。スペーサ導体間配線部は、第２の導体層と所定の距離を有して対向して配置される。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

第１の絶縁基板と、
前記第１の絶縁基板上に配置された複数の半導体スイッチング素子と、
前記複数の半導体スイッチング素子を挟んで、前記第１の絶縁基板と対向して配置された第２の絶縁基板と、
前記複数の半導体スイッチング素子と前記第２の絶縁基板との間に配置され、前記複数の半導体スイッチング素子と前記第２の絶縁基板との間のスペーサとなる複数の第１のスペーサ導体および複数の第２のスペーサ導体と、
前記複数の第２のスペーサ導体と一体に形成され、前記複数の第２のスペーサ導体の各々を電気的に接続するスペーサ導体間配線部と、を備え、
前記複数の半導体スイッチング素子の各々は、第１の電極と、前記第１の電極の反対側に設けられた第２の電極および制御電極を有し、
前記第１の電極は、前記第１の絶縁基板上に設けられた第１の導体層に電気的に接続され、
前記第２の電極は、前記第１のスペーサ導体を介して前記第２の絶縁基板上に設けられた第２の導体層に電気的に接続され、
前記制御電極は、前記第２のスペーサ導体および前記スペーサ導体間配線部により互いに電気的に接続され、
前記スペーサ導体間配線部は、前記第２の導体層と所定の距離を有して対向して配置されていることを特徴とするパワー半導体モジュール。

【請求項2】

請求項１に記載のパワー半導体モジュールにおいて、
前記制御電極は、前記第２のスペーサ導体および前記スペーサ導体間配線部により互いに電気的に接続されると共に、前記第２のスペーサ導体を介して前記第２の絶縁基板上に設けられた第３の導体層に電気的に接続されることを特徴とするパワー半導体モジュール。

【請求項3】

請求項１に記載のパワー半導体モジュールにおいて、
前記複数の第２のスペーサ導体と前記第２の導体層の間に、前記複数の第２のスペーサ導体と共に、前記複数の半導体スイッチング素子と前記第２の絶縁基板との間のスペーサとなる絶縁層を有することを特徴とするパワー半導体モジュール。

【請求項4】

請求項１に記載のパワー半導体モジュールにおいて、
前記所定の距離は、前記スペーサ導体間配線部と前記第２の導体層の電気的な絶縁が可能な絶縁距離であることを特徴とするパワー半導体モジュール。

【請求項5】

請求項１に記載のパワー半導体モジュールにおいて、
前記制御電極は、ボンディングワイヤを介して、前記第２のスペーサ導体に電気的に接続されることを特徴とするパワー半導体モジュール。

【請求項6】

請求項１に記載のパワー半導体モジュールにおいて、
前記スペーサ導体間配線部は、前記第２の導体層との間に負性の結合係数によって決定される配線間の相互インダクタンスを形成することを特徴とするパワー半導体モジュール。

【請求項7】

請求項６に記載のパワー半導体モジュールにおいて、
前記スペーサ導体間配線部と前記第２の導体層との間の結合係数は、－１．０以上、－０．８以下であることを特徴とするパワー半導体モジュール。

【請求項8】

請求項１に記載のパワー半導体モジュールにおいて、
前記複数の半導体スイッチング素子は、ＭＯＳＦＥＴ型の素子であり、
前記第１の電極はドレイン電極、前記第２の電極はソース電極、前記制御電極はゲート電極であることを特徴とするパワー半導体モジュール。

【請求項9】

請求項８に記載のパワー半導体モジュールにおいて、
前記複数の半導体スイッチング素子は、ＳｉＣ－ＭＯＳＦＥＴであることを特徴とするパワー半導体モジュール。

【請求項10】

一対以上の上下アームを有する主回路と、
前記上下アームを駆動する駆動回路と、を備える電力変換装置において、
前記上下アームは、請求項１から９のいずれか１項に記載のパワー半導体モジュールを有することを特徴とする電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、パワー半導体モジュールの構造に係り、特に、同一基板上に配置された複数のパワー半導体チップを多並列接続して構成するパワー半導体モジュールに適用して有効な技術に関する。

【背景技術】

【0002】

産業機器や電気鉄道車両、自動車、家電などの電力制御やモータ制御に、パワーMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)等のスイッチング素子、フリーホイールダイオード等の半導体素子を複数個用いて一つのモジュールに搭載したパワー半導体モジュールが使用されている。

【0003】

近年では、パワー半導体チップの材料にGaN（窒化ガリウム）やSiC（炭化珪素）が用いられ、Si（シリコン）を用いた半導体素子に比較してスイッチング速度の高速性や動作温度の高温性などの利点を活用しつつある。現状では、GaNやSiCの素子は素子サイズが小さいため、所定の電流容量を満足するパワー半導体モジュールを構成するためには複数のパワー半導体チップを並列接続してモジュール内の絶縁基板に実装する必要がある。

【0004】

本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には、複数の半導体素子をパワー半導体モジュール内の絶縁基板上に並列実装する技術として、１つの基板上に電位の異なる複数の導電パターンを配置し、前記導電パターンの形状を鏡像の形状にするパワーモジュールが開示されている。

【0005】

また、特許文献２には、複数のパワー半導体素子を一対（２つ）のモジュール基板（絶縁基板）で挟み、モジュール基板の導電層を用いて複数のパワー半導体素子の電極同士を電気的に接続するパワーモジュールが開示されている。

【0006】

また、特許文献３には、複数の半導体素子の例えばゲート電極をリードフレームで共通接続し、そのリードフレームからビアホールを経てゲート配線を長く配線する複数の半導体素子を含むパッケージが開示されている。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１７－２０８５４７号公報

【特許文献2】国際公開第２０１５／１２８９７５号

【特許文献3】米国特許出願公開第２０１９／０１２２９７０号明細書

【発明の概要】

【発明が解決しようとする課題】

【0008】

上記特許文献１の図１を参照すると、ハーフブリッジの回路を構成するチップ配置が示されており、半導体スイッチのチップのゲートを並列して配線する内側ゲート接触領域４６と外側ゲート接触領域４８が、チップのドレインを接続する内側金属化領域１６、中間金属化領域１８、外側金属化領域２０と同一平面上に配置されている。

【0009】

また、上記特許文献２の図１及び図２を参照すると、下部基板２の上に複数の半導体チップ６が配置され、半導体チップ６の上面には電極端子１１とソース電極３６が形成されている。複数の半導体チップ６の電極端子１１を共通に接続するために接続部材９が設けられ、複数の半導体チップ６のソース電極３６を共通に接続するために接続部材１０が設けられる。

【0010】

そして、接続部材９は、複数の半導体チップ６のゲート電極間の中央位置にもうけたチップ群入力端子８からモジュール入力端子５への配線長に留意することで、複数の半導体チップのゲート入力信号の遅延時間を揃えることができ、ゲート入力信号の乱れを抑える効果があると述べられている。

【0011】

また、上記特許文献３のＦＩＧ．１Ａ及びＦＩＧ．１Ｂを参照すると、複数の半導体チップ（ダイ）１０は図面下方向にゲート電極ＧＡとＧＢが向くよう配置され、ゲート電極ＧＡとＧＢにはリードフレーム１３０－２が共通に接続されている。さらにビア配線１２６を介してリードフレーム１３０－２とゲート引き回し配線１２４が接続されている。ゲート引き回し配線１２４は、２つの半導体チップ群（１０Ａ，１０Ｂ）から引き出され、外部との接続に用いられる。リードフレーム１３０－２の横方向には、複数の半導体チップ１０のソース電極に接続するリードフレーム１３０－３が配置され、空隙を配置することにより、リードフレーム１３０－２と１３０－３との絶縁が確保されている。複数の半導体チップ１０のドレイン電極はスペーサ１５を介して外部と接続されている。

【0012】

この構造をとることにより、ゲート引き回し配線１２４とソース用リードフレーム１３０－３とドレイン用スペーサ１５をインターフェイスとするサブモジュール１００を構成することができ、モジュールの内部に複数のサブモジュールを簡便に配置することができる。

【0013】

しかしながら、パワー半導体モジュールの内部構造の一例として、特許文献３の配線パターンは、異なる二つのパターン間の距離が絶縁耐電圧の仕様によって数ｍｍ（例えば１．５ｍｍ）のスペースを介して分離されることが多い。特許文献１の内側ゲート接触領域４６や外側ゲート接触領域４８はこの典型例である。

【0014】

このため、配線パターンとして機能する絶縁基板上の配線層は隣接する複数の配線パターンとの間にスペースを配置することになり、基板の面積が大きくなってしまう。特に、GaNやSiCの半導体チップであれば、チップ面積が小さいために多くの並列配線が必要となるため、配線パターン間のスペース確保に割り当ている面積が増大し、基板の面積が大きくなる。

【0015】

さらに、特許文献１から特許文献３で示されるゲート配線は、ソースやドレインなどの他の配線やその経路にあるリードフレームやスペーサとは磁気的結合が低いまま引き回されている。つまり、ゲート配線には経路の長さに比例したインダクタンスが発生し、ゲート電流のリターン経路となるソース配線との磁気的結合が少ない構造である。そのため、ゲート配線に生じるインダクタンス値が増大し、パワー半導体チップをスイッチング制御する際に、ゲート波形に不安定動作が発生しやすい。

【0016】

上記特許文献２及び特許文献３で例示したように、２枚のモジュール基板（絶縁基板）で複数のパワー半導体チップを挟む構造において、パワー半導体チップのゲート配線の等長化やサブモジュール構造による組み立て容易化の方策は明らかであるものの、同時に、モジュール基板の面積を低減する施策については言及されていない。

【0017】

さらに、ゲート配線の経路上に発生するインダクタンスを低減する施策についても触れられていない。

【0018】

そこで、本発明の目的は、同一基板上に配置された複数のパワー半導体チップを多並列接続して構成するパワー半導体モジュールにおいて、基板上のチップ配置面積を低減しつつ、モジュール内の配線インダクタンスを低減可能なパワー半導体モジュール及びそれを用いた電力変換装置を提供することにある。

【課題を解決するための手段】

【0019】

上記課題を解決するために、本発明は、第１の絶縁基板と、前記第１の絶縁基板上に配置された複数の半導体スイッチング素子と、前記複数の半導体スイッチング素子を挟んで、前記第１の絶縁基板と対向して配置された第２の絶縁基板と、前記複数の半導体スイッチング素子と前記第２の絶縁基板との間に配置され、前記複数の半導体スイッチング素子と前記第２の絶縁基板との間のスペーサとなる複数の第１のスペーサ導体および複数の第２のスペーサ導体と、前記複数の第２のスペーサ導体と一体に形成され、前記複数の第２のスペーサ導体の各々を電気的に接続するスペーサ導体間配線部と、を備え、前記複数の半導体スイッチング素子の各々は、第１の電極と、前記第１の電極の反対側に設けられた第２の電極および制御電極を有し、前記第１の電極は、前記第１の絶縁基板上に設けられた第１の導体層に電気的に接続され、前記第２の電極は、前記第１のスペーサ導体を介して前記第２の絶縁基板上に設けられた第２の導体層に電気的に接続され、前記制御電極は、前記第２のスペーサ導体および前記スペーサ導体間配線部により互いに電気的に接続され、前記スペーサ導体間配線部は、前記第２の導体層と所定の距離を有して対向して配置されていることを特徴とする。

【0020】

また、本発明は、一対以上の上下アームを有する主回路と、前記上下アームを駆動する駆動回路と、を備える電力変換装置において、前記上下アームは、上記の特徴を有するパワー半導体モジュールを有することを特徴とする。

【発明の効果】

【0021】

本発明によれば、同一基板上に配置された複数のパワー半導体チップを多並列接続して構成するパワー半導体モジュールにおいて、基板上のチップ配置面積を低減しつつ、モジュール内の配線インダクタンスを低減可能なパワー半導体モジュール及びそれを用いた電力変換装置を実現することができる。

【0022】

これにより、パワー半導体モジュール及びそれを用いた電力変換装置の小型化及び高性能化、高信頼化が図れる。

【0023】

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0024】

【図1A】本発明の実施例１に係るパワー半導体モジュールの平面図及び断面図である。

【図1B】図１Ａの要部の平面図である。

【図2A】従来のパワー半導体モジュールの平面図である。

【図2B】図２Ａの要部の平面図である。

【図3A】従来のパワー半導体モジュールの平面図及び断面図である。

【図3B】図３Ａの要部の平面図である。

【図4】本発明の効果の一例を示す図である。

【図5A】本発明の実施例１に係るパワー半導体モジュールの作用効果を概念的に示す図である。

【図5B】従来のパワー半導体モジュールの作用を概念的に示す図である。

【図6A】本発明の実施例２に係るパワー半導体モジュールの平面図及び断面図である。

【図6B】図６Ａの要部の平面図である。

【図7A】本発明の実施例３に係るパワー半導体モジュールの平面図及び断面図である。

【図7B】図７Ａの要部の平面図である。

【図8】本発明の実施例４に係る電力変換装置の回路構成を示すブロック図である。

【発明を実施するための形態】

【0025】

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成或いは類似の機能を備えた構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。

【実施例0026】

図１Ａから図５Ｂを参照して、本発明の実施例１のパワー半導体モジュールについて説明する。本実施例では、２枚の絶縁基板を用いて構成するパワー半導体モジュールの大きさ、すなわち占有面積を低減するための方策を示すとともに、モジュール内部のゲート配線に発生するインダクタンスを低減してゲート制御性を安定にできる効果について説明する。

【0027】

≪概略構成≫
図１Ａに、本実施例のパワー半導体モジュール１の概略構成を示す。なお、図１Ａでは、本来見えない下層の部品配置について、便宜上点線でその配置を明示することを、予め述べておく。図１Ａは、パワー半導体モジュール１を上方からみた平面図と、平面図に記載した断面線Ａ－Ａ’、及び断面線Ｂ－Ｂ’における２つの断面構造図を示している。

【0028】

≪断面構造≫
本実施例のパワー半導体モジュール１は、上下に配置された２枚の絶縁基板１０，２０を用いて構成する。

【0029】

断面Ａ－Ａ’図を用いてその構造を説明する。部品を図示しない空隙は、絶縁性を有する樹脂で充填される。以降の説明では、空隙については特に必要がない限り説明を割愛する。

【0030】

パワー半導体モジュール１の下側に配置する絶縁基板１０は、絶縁層１２の上面に導体層１１、下面に導体層１３を有し、パワー半導体モジュール１の上側に配置する絶縁基板２０は、絶縁層２２の上面に導体層２１、下面に導体層２３を有する。絶縁基板２０は、複数の半導体スイッチング素子５を挟んで絶縁基板１０と対向して配置される。

【0031】

半導体スイッチング素子５は、一方の平面上に電極６を、他方の平面上に電極７と制御電極８を配置し、電極６から電極７の縦方向に向かって電流が流れる。電流のオン・オフは電極７の電位を基準に、制御電極８に印加される電圧によって制御される。半導体スイッチング素子５がＭＯＳＦＥＴ型の素子である場合には、電極６はドレイン電極、電極７はソース電極、制御電極８はゲート電極である。

【0032】

パワー半導体モジュール１の所定の定格電流を満足するために、半導体スイッチング素子５は複数個備えられ、絶縁基板１０の導体層１１に電極６を電気的に接続するよう配置される。

【0033】

スペーサ導体３１は、絶縁基板１０の平面に垂直方向に高さを有する導体形状を有し、半導体スイッチング素子５の電極７と絶縁基板２０の下面の導体層２３との間を電気的に接続する。スペーサ導体３１は、機械的なスペーサとして半導体スイッチング素子５の電極７から絶縁基板２０の下面の導体層２３との間隙の距離を決める。スペーサ導体３１と電極７および導体層２３との電気的接続には、半田や焼結材料を用いた接合技術を用いる。後述するスペーサ導体３２についても同様である。

【0034】

スペーサ導体３２は、スペーサ導体３１と同様に、絶縁基板１０の平面に垂直方向に高さを有する導体形状を有し、半導体スイッチング素子５の制御電極８と絶縁基板２０の下面の導体層２３との間を電気的に接続する。

【0035】

スペーサ導体３１とスペーサ導体３２が接続される導体層２３の導体パターンは別個であり、機械的に分離され、電気的にも絶縁される。ここで、スペーサ導体３１が接続される導体層２３の導体パターンを２３ａ、スペーサ導体３２が接続される導体層２３の導体パターンを２３ｂとする。スペーサ導体３２も、機械的なスペーサとして半導体スイッチング素子５の制御電極８から絶縁基板２０の下面の導体層２３との間隙の距離を決める。

【0036】

≪絶縁距離のとり方≫
図１Ａに示すように、パワー半導体モジュール１は、スペーサ導体３２を複数個備え、複数のスペーサ導体３２の間をスペーサ導体間配線部３３によって接続する。スペーサ導体間配線部３３は、導体パターン２３ａと対向して配置され、導体パターン２３ａとの間に、絶縁基板２０の平面に垂直の方向に向かって所定の絶縁距離をもって分離される。スペーサ導体間配線部３３は、半導体スイッチング素子５の電極７についても、絶縁基板２０の平面に垂直の方向に向かって、所定の絶縁距離をもって分離される。

【0037】

さらに、スペーサ導体３１とスペーサ導体３２との間も、絶縁基板２０の平面方向に向かって所定の絶縁距離をもって分離される。前述の絶縁距離を確保する都合上、スペーサ導体間配線部３３は、スペーサ導体３２の高さ（絶縁基板２０の平面に垂直方向の長さ）のうち、下限や上限ではなく中間の高さより配線部を引き出す。

【0038】

制御電極８の電位は、電極７の電位を基準電位としてスイッチング制御し、制御電極８と電極７の間の最大電位差は数十Ｖに制限されるために、その電極間および配線間の絶縁距離は小さく設定して良い。この特徴から、スペーサ導体間配線部３３は、スペーサ導体３２が有する高さ（絶縁基板２０の平面方向に垂直な方向の長さ）のうち、電極７と電気的に接続されている導体パターン２３ａに近接する上方（絶縁基板１０より、絶縁基板２０に近い部位）から配線部３３を引き出す。

【0039】

これによって、スペーサ導体間配線部３３と導体パターン２３ａとの間の磁気的結合の係数の絶対値を大きく設定することができる。別の言い方をすれば、制御電極８に電気的に接続する配線と、電極７に電気的に接続する配線との磁気的結合が大きい構造とすることができる。

【0040】

≪平面構成≫
図１Ａの平面図は、パワー半導体モジュール１を上方から平面視した図である。説明の都合上、絶縁基板２０を図示しない。また、絶縁基板１０のうち、絶縁層１２とその下面の導体層１３も図示しない。

【0041】

図１Ａでは、複数の半導体スイッチング素子５の配置例として、合計１６個の素子を配置している。４つの半導体スイッチング素子５をそれぞれの制御電極８が配置の中央となる向きに配置したスイッチング素子群９を構成し、合計４つのスイッチング素子群９ａ，９ｂ，９ｃ，９ｄを絶縁基板１０の導体層１１上に配置した例である。

【0042】

スペーサ導体３１は、４つの半導体スイッチング素子５の電極７の外形を結んだ範囲に収まる形状を有する。なお、図示した例は、４つの半導体スイッチング素子５の電極７を１つのスペーサ導体３１で接続した例だが、各々の半導体スイッチング素子５毎に単独のスペーサ導体３１を設けても良い。

【0043】

スペーサ導体３２は、４つの半導体スイッチング素子５の制御電極８にまたがる導体形状を有する。さらに、絶縁基板２０の下面に設けた導体パターン２３ｂに接続し、スペーサとしての機械的な機能を果たす。

【0044】

導体パターン２３ｂは、半田や焼結材料を介してスペーサ導体３２と機械的に接続する導体パターンである。パワー半導体モジュール１の外部から制御電圧が印加され、スペーサ導体間配線部３３を介してスペーサ導体３２に到達し、その後、半導体スイッチング素子５の制御電極８へと制御電圧が伝達される。制御電流（ＭＯＳＦＥＴの場合には、ゲート電流）も同じ経路で半導体スイッチング素子５の制御電極８へと流入出する。

【0045】

前述のように、半導体スイッチング素子５がＭＯＳＦＥＴの場合、導体パターン２３ａはソース電極（電極７）と同電位を有し、導体パターン２３ｂはゲート電極（制御電極８）と同電位を有し、これらの異なる電位の導体パターン間は、機械的に分離、電気的に絶縁される。

【0046】

導体パターン２３に限定した配置図を図１Ｂに示す。４つのスイッチング素子群９（９ａ，９ｂ，９ｃ，９ｄ）の配置位置に従って、スペーサ導体３２を接続する導体パターン２３ｂを島状に配置する。導体パターン２３ａは、導体パターン２３ｂに絶縁距離の間隙を保った形状をとる。導体パターン２３ｂが島状に抜けているものの、導体パターン２３ａは分断されることなく幅の広いパターンが得られる。導体パターン２３ａと２３ｂに対応するスペーサ導体３２とスペーサ導体間配線部３３の形状を破線で示している。なお、図１Ｂの符号５１は、本発明による制御配線（ゲート配線）の引き回し構造部を示しており、その断面構造については図５Ａを用いて後述する。

【0047】

以上説明したように、本実施例のパワー半導体モジュール１では、半導体スイッチング素子５の電極６（ドレイン電極：第１の電極）は、前述の絶縁基板１０の導体層１１の導体パターンに半田やメタルボンディング、焼結結合等の接合手段を用いて接続し、電極７（ソース電極：第２の電極）は、前述の絶縁基板２０の導体層２３の導体パターン２３ａに同様の接続手段を用いて接続し、制御端子８（ゲート電極）は、前述のスペーサ導体間配線部３３に同様の接続手段を用いて接続する。制御端子８（ゲート電極）については、例えば、ゲート引き出し部４のような絶縁基板１０，２０の辺縁付近の導体パターンに端子を接続する。

【0048】

≪効果≫
本実施例によって得られる２つの効果について説明する。

【0049】

スペーサ導体３２を導入して制御電極８に対する配線経路を構成し、スペーサ導体間配線部３３を上下に配置した２つの絶縁基板１０，２０の中間位置に配置することにより、スペーサ導体間配線部３３を引き回すために必要な周囲導体（導体パターン２３ａ，半導体スイッチング素子５の電極７，導体層１１）との絶縁距離を絶縁基板１０，２０の平面方向に対して垂直方向に確保にできる。

【0050】

この配置構成により、絶縁基板１０，２０の平面方向の絶縁距離（半導体スイッチング素子５間の距離）を必要最小限（例えば半導体スイッチング素子５間の最小スペース）にすることができる。その結果、所定の数の半導体スイッチング素子５が占有する絶縁基板１０，２０の面積を小さく設計することが可能となる。これにより、パワー半導体モジュール自体の大きさ（面積）を小さくすることができる。

【0051】

比較のために、従来の半導体スイッチング素子５の配置の例を図２Ａ，図２Ｂ及び図３Ａ，図３Ｂに示す。半導体スイッチング素子５のサイズとその電極の構造は、図１Ａ，図１Ｂと同じである。

【0052】

図２Ａ及び図２Ｂは、制御電極８に接続する絶縁基板上の配線を、特許文献１を参照して作図したものである。なお、図２Ｂは、導体層２３及び導体パターン１１ａ，１１ｂに限定した配置図を示している。

【0053】

図２Ａは、半導体スイッチング素子５を１６個並列配置する配置図である。各半導体スイッチング素子５の制御電極（ゲート電極）８は、ボンディングワイヤ３５を介して絶縁基板１０の導体パターン１１ｂに接続される。半導体スイッチング素子５の電極６（ドレイン電極：第１の電極）は、絶縁基板１０の導体パターン１１ａに接続され、半導体スイッチング素子５の電極７（ソース電極：第２の電極）は、絶縁基板２０の導体層２３に接続される。

【0054】

図２Ａ及び図２Ｂから明らかなように、導体パターン１１は導体パターン１１ａと１１ｂ自身の面積と、異なった電位である導体パターン１１ａと１１ｂの間に平面的にスペースをとり絶縁距離を確保する都合から、導体パターン１１（１１ａと１１ｂとそのスペース）に必要な面積は、図１に示した本実施例より大きいことがわかる。

【0055】

例えば、半導体スイッチング素子５がＭＯＳＦＥＴ型の素子である場合には、電極６はドレイン電極、電極７はソース電極、制御電極８はゲート電極である。すなわち、導体パターン１１ａはドレイン電極の高電位が印加され、導体パターン１１ｂは比較的低電位のゲート電極の電位が印加されることから、導体パターン１１ａと導体パターン１１ｂの間のスペースは、絶縁特性確保の観点から所定の距離を設ける必要がある。その周囲を絶縁体で充填した場合に、例えば、最大１．２ｋＶの電位差に対して、１．０ｍｍ以上のスペースが必要である。

【0056】

図３Ａは、２枚の絶縁基板１０，２０を用いてパワー半導体モジュールを構成した場合において、図１Ａ及び図１Ｂに示すようなスペーサ導体を導入せずに、絶縁基板の導体層を用いて、１６個の半導体スイッチング素子５を配置した場合の配線構造の一例を示したものである。その配線構造は、特許文献２を参照して作図したものである。図３Ａ及び図３Ｂの符号は、図１Ａ及び図１Ｂと共通である。

【0057】

図３Ａでは、半導体スイッチング素子５の電極７（ソース電極：第２の電極）と制御電極（ゲート電極）８を、絶縁基板２０の導体層２３を用いて接続する。同じ導体層２３を分割して、前述の電極７（ソース電極：第２の電極）には導体パターン２３ａを、制御電極（ゲート電極）８には導体パターン２３ｂを割当てる。制御電極（ゲート電極）８に電気的に接続した配線を引き回すためには、図３Ａに示すように、半導体スイッチング素子５の電極７（ソース電極：第２の電極）との絶縁距離を基板の平面方向に確保する必要がある。これは、導体パターン２３ｂの下面と、半導体スイッチング素子５の電極７（ソース電極：第２の電極）の上面の高さが等しいので、導体パターン２３ａと導体パターン２３ｂの距離が近いと、接触するか、もしくは絶縁距離が不足するためである。

【0058】

絶縁基板の垂直方向に絶縁距離を確保するスペースが無いために、絶縁基板の平面方向に絶縁距離を確保する。従って、１６個の半導体スイッチング素子５のうち、一部の半導体スイッチング素子５の間隔が広くならざるを得ない。従って、図３Ａに示す絶縁基板に必要な面積は、図１に示した本実施例より大きいことがわかる。

【0059】

図３Ｂに導体層２３の導体パターンの形状を示す。半導体スイッチング素子５の電極７（ソース電極：第２の電極）に導体パターン２３ａを、制御電極（ゲート電極）８に導体パターン２３ｂを分割して割当てた結果、導体パターン２３ａは導体パターン２３ｂによって大きく分断されてしまう。

【0060】

このため、複数の半導体スイッチング素子５の電極７（ソース電極：第２の電極）が、分断されて自己インダクタンスが増した導体パターン２３ａを介して電気的に接続されることから、複数の半導体スイッチング素子５間の動作タイミングにずれが生じ、例えば、スイッチングをした場合には各々の半導体スイッチング素子５のスイッチング電流のアンバランスが発生する不具合が生じる。

【0061】

図１Ａ及び図１Ｂに示した本実施例の効果の１つを、図４に示す。図４は、１６個の半導体スイッチング素子５を同じ配置条件で配置し、その半導体スイッチング素子５（チップ）の占有面積の大小を比率で纏めたものである。

【0062】

配置条件は、半導体スイッチング素子５のチップサイズは５ｍｍ角、チップ間の配置スペースは１ｍｍ、制御配線の引き回し線の幅は１ｍｍ幅、絶縁距離は１ｍｍ、半導体スイッチング素子５に接続する導体パターンの被り距離は０．５ｍｍとした。

【0063】

図１Ａ及び図１Ｂに示す本実施例の配置を「本発明」、図２Ａ及び図２Ｂの配置概念を「従来１」、図３Ａ及び図３Ｂの配置概念を「従来２」とする。チップ占有平面の面積比は、「従来１」を１００％の基準とすると、「従来２」では１０２％とほぼ変わらないのに対して、「本発明」では８０％と、２０％の面積低減が可能となる。

【0064】

以上が定量検討の１例である。本実施例で明らかにする本発明の効果は、スペーサ導体間配線部３３を引き回すために必要な周囲導体との絶縁距離を垂直方向に確保にできる特徴から、半導体スイッチング素子５とその配線構造を備える絶縁基板の平面面積を低減できることである。

【0065】

図５Ａ及び図５Ｂは、本実施例のもう一つの効果を説明するための図である。図５Ａは、本実施例のスペーサ導体間配線部３３とその周囲に配置される導体パターン２３ａ、導体層１１の配置を斜視図で示したものである。図１Ｂの領域５１の断面構造のうち、主要部分を示している。スペーサ導体間配線部３３は、スペーサ導体３２を介して半導体スイッチング素子５の制御電極（ゲート電極）８に接続する配線部である。半導体スイッチング素子５がＭＯＳＦＥＴである場合、ゲート配線部となる。

【0066】

また、導体パターン２３ａは、前述のスペーサ導体３１を介して半導体スイッチング素子５の電極７（第２の電極）、すなわちソース電極と電気的に接続する配線である。従って、ゲート駆動電流の主配線（Ａ）とリターン電流配線（Ｂ）の関係にあることが明らかである。

【0067】

ゲート配線とソース配線との間の電位差は、最大数十Ｖ以内であるために、配線間の絶縁距離を短くすることができる。配線の周囲が絶縁体によって封止される場合に、その絶縁距離は０．３ｍｍ程度と小さくすることができる。スペーサ導体３２の高さのうち任意の部位からスペーサ導体間配線部３３を引き出することができる。そのため、導体パターン２３ａに対して、スペーサ導体間配線部３３を絶縁距離が確保できる最小距離に配置できることから、これら配線間の磁気的結合を大きく効かせることができる。

【0068】

相互インダクタンス値は、自己インダクタンス値に結合係数Ｋを乗じて算出できることから、結合係数を計算すると、ＫＡ－Ｂ＝－０．８３であった。相互インダクタンスの絶対値の計算条件は、スペーサ導体間配線部３３と導体パターン２３ａとのスペース＝０．８ｍｍ、スペーサ導体間配線部３３の幅＝１ｍｍ、スペーサ導体間配線部３３の厚み＝０．４ｍｍとした。

【0069】

図５Ｂは、図３Ａ及び図３Ｂに示した従来の配置概念のうち、図３Ｂに示した制御電極（ゲート電極）８を接続する配線部２３ｂ（配線Ａ’）と、電極７（ソース電極：第２の電極）を接続する配線部２３ａ（配線Ｂ’）に着目した斜視図である。図３Ｂの領域５２の断面構造のうち、主要部分を示している。ゲート配線部となる導体パターン２３ｂに対し、平面方向に絶縁スペースを介してソース配線部となる導体パターン２３ａが両隣に並ぶ構造である。

【0070】

計算条件は、導体パターン２３ａと導体パターン２３ｂとのスペース＝１ｍｍ、導体パターン２３ｂの幅＝１ｍｍ、導体パターン２３ｂの厚み＝０．３ｍｍとした。この場合も結合係数を計算すると、同じ計算条件を適用した場合に、ＫＡ’－Ｂ’＝－０．６８であった。従って、本実施例の構造（図５Ａ）のほうが、結合係数の絶対値が大きく、かつ負性であることから、相互インダクタンスを大きく発生させて、ゲート配線経路のループインダクタンスを小さく設定できる利点があることがわかる。

【0071】

以上説明したように、本実施例のパワー半導体モジュールは、第１の絶縁基板１０と、第１の絶縁基板１０上に配置された複数の半導体スイッチング素子５と、複数の半導体スイッチング素子５を挟んで、第１の絶縁基板１０と対向して配置された第２の絶縁基板２０と、複数の半導体スイッチング素子５と第２の絶縁基板２０との間に配置され、複数の半導体スイッチング素子５と第２の絶縁基板２０との間のスペーサとなる複数の第１のスペーサ導体３１および複数の第２のスペーサ導体３２と、複数の第２のスペーサ導体３２と一体に形成され、複数の第２のスペーサ導体３２の各々を電気的に接続するスペーサ導体間配線部３３を備えており、複数の半導体スイッチング素子５の各々は、第１の電極６と、第１の電極６の反対側に設けられた第２の電極７および制御電極８を有し、第１の電極６は、第１の絶縁基板１０上に設けられた第１の導体層１１に電気的に接続され、第２の電極７は、第１のスペーサ導体３１を介して第２の絶縁基板２０上に設けられた第２の導体層２３ａに電気的に接続され、制御電極８は、第２のスペーサ導体３２およびスペーサ導体間配線部３３により互いに電気的に接続され、スペーサ導体間配線部３３は、第２の導体層２３ａと所定の距離を有して対向して配置されている。

【0072】

また、制御電極８は、第２のスペーサ導体３２およびスペーサ導体間配線部３３により互いに電気的に接続されると共に、第２のスペーサ導体３２を介して第２の絶縁基板２０上に設けられた第３の導体層２３ｂに電気的に接続されている。

【0073】

そして、上記の所定の距離は、スペーサ導体間配線部３３と第２の導体層２３ａの電気的な絶縁が可能な絶縁距離である。

【0074】

また、スペーサ導体間配線部３３は、第２の導体層２３ａとの間に負性の結合係数によって決定される配線間の相互インダクタンスを形成する。

【0075】

そして、スペーサ導体間配線部３３と第２の導体層２３ａとの間の結合係数は、－１．０以上、－０．８以下となるようにスペーサ導体間配線部３３と第２の導体層２３ａを配置する。

【0076】

これにより、
（１）半導体スイッチング素子の面実装効率を向上できる
（２）パワー半導体モジュール内の制御配線（ゲート配線）のインダクタンスを低減できる、という２つの特長を有する。

【0077】

従って、小型でゲート制御の安定性に優れたパワー半導体モジュールを提供することが可能となる。

【0078】

なお、半導体スイッチング素子５にＭＯＳＦＥＴ型のＳｉＣ素子（ＳｉＣ－ＭＯＳＦＥＴ）を用いる場合、上述したようにチップ面積が小さいため、パワー半導体モジュールの定格電流を確保するには半導体スイッチング素子５の多並列接続が必要となるが、本実施例の制御配線（ゲート配線）の引き回し構造を採用することで、パワー半導体モジュールの所望の定格電流を確保しつつ、小型化を図ることができるため、特に有効である。

【実施例0079】

図６Ａ及び図６Ｂを参照して、本発明の実施例２のパワー半導体モジュールについて説明する。

【0080】

≪概略構成≫
図６Ａに、本実施例のパワー半導体モジュール１の概略構成を示す。図６Ａは、パワー半導体モジュール１を上方からみた平面図と、平面図に記載した断面線Ａ－Ａ’、及び断面線Ｂ－Ｂ’における２つの断面構造図を示している。なお、平面図には、説明の都合上、絶縁基板２０を図示しない。また、絶縁基板１０のうち、絶縁層１２とその導体層１３も図示しない。

【0081】

≪断面構造≫
本実施例のパワー半導体モジュール１は、実施例１と同様に、上下に配置された２枚の絶縁基板１０，２０を用いて構成する。実施例１に対する本実施例の相違点は、スペーサ導体３２の構造と、絶縁基板２０が備える導体層２３の導体パターンの形状である。相違点を中心に、主に断面Ａ－Ａ’図を用いて説明する。

【0082】

本実施例は、複数の半導体スイッチング素子５の制御電極８同士を複数のスペーサ導体３２で接続し、さらにスペーサ導体間配線部３３によって制御電極８からの配線を引き回す構造である。実施例１との相違点は、前述のスペーサ導体３２を低背にし、スペーサ導体３２と絶縁基板２０の下側の導体層２３との間に、絶縁体３４を配置していることである。

【0083】

ここで、スペーサ導体３２と絶縁体３４による構成体は、スペーサとしての機械的機能を果たすよう構成される。絶縁体３４の導入に伴って、前述の導体層２３に半導体スイッチング素子５の電極７（ソース電極：第２の電極）の電位のみが与えられることから、図１Ｂに示すように導体層２３を、導体パターン２３ａと２３ｂとに分離する必要がない。このため、本実施例における導体層２３の導体パターンは、図６Ｂに示すように、全く分断の無い平面とすることができる。このため、本実施例の構成を採ることによって、実施例１に比較して次の効果が得られる。

【0084】

第１の効果は、半導体スイッチング素子５が通流（オン電流を流す）する場合に、複数の半導体スイッチング素子５の電極７（ソース電極：第２の電極）から、スペーサ導体３１を介して、導体層２３へ電流が流れる経路において、その経路の抵抗とインダクタンスを低減できることである。これは、図６Ｂに示すように、導体層２３ａのパターンの面積が増加するためである。

【0085】

第２の効果は、モジュールの組み立ての容易性が向上することである。実施例１では、導体層２３に関して、スペーサ導体３２と、導体パター２３ｂとの位置合わせが必須である。また、半田や焼結材などの意図しないはみ出しによって、絶縁不良が発生する可能性がある。本実施例では、スペーサ導体３２と導体層２３との位置合わせは不要な構造であるために、組み立て不良の可能性が減り、モジュール製造歩留まりが向上する利点がある。

【0086】

なお、本実施例に関するその他の利点については、実施例１にて述べた利点をそのまま得ることができる。

【0087】

さらに、本実施例のパワー半導体モジュールによれば、実施例１の利点の他に、電流経路（導体層２３ａ）の抵抗とインダクタンスを低減できるという特長も有する。

【0088】

従って、小型で制御安定性に優れる以外に、大電流が流れる経路のインダクタンスを低減し、かつ製造歩留まりが高いパワー半導体モジュールを提供することが可能となる。