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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022034305
(43)【公開日】2022-03-03
(54)【発明の名称】表示装置
(51)【国際特許分類】
G06F 3/041 20060101AFI20220224BHJP
G06F 3/044 20060101ALI20220224BHJP
【ＦＩ】
G06F3/041 470
G06F3/044 126
G06F3/041 520
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2020138042
(22)【出願日】2020-08-18
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110001737
【氏名又は名称】特許業務法人スズエ国際特許事務所
(72)【発明者】
【氏名】島 武弘
(57)【要約】
【課題】 画像を表示する際の表示品位とタッチによる優れた操作性との両立を実現することが可能な表示装置を提供すること。
【解決手段】 実施形態によれば、表示装置は、デジタル信号を記憶可能なメモリを備える複数の画素が配置された表示部と、表示部を囲む非表示部と、非表示部に配置され、複数のメモリにデジタル信号を供給する第１ドライバと、第１ドライバと対向して配置される複数のタッチ検出電極と、第１ドライバと複数のタッチ検出電極との間に配置され、所定電位を有するシールド電極と、を備える。
【選択図】 図２
【解決手段】 実施形態によれば、表示装置は、デジタル信号を記憶可能なメモリを備える複数の画素が配置された表示部と、表示部を囲む非表示部と、非表示部に配置され、複数のメモリにデジタル信号を供給する第１ドライバと、第１ドライバと対向して配置される複数のタッチ検出電極と、第１ドライバと複数のタッチ検出電極との間に配置され、所定電位を有するシールド電極と、を備える。
【選択図】 図２
【特許請求の範囲】
【請求項1】
デジタル信号を記憶可能なメモリを備える複数の画素が配置された表示部と、
前記表示部を囲む非表示部と、
前記非表示部に配置され、前記複数のメモリにデジタル信号を供給する第１ドライバと、
前記第１ドライバと対向して配置される複数のタッチ検出電極と、
前記第１ドライバと前記複数のタッチ検出電極との間に配置され、所定電位を有するシールド電極と、
を具備する、表示装置。
前記表示部を囲む非表示部と、
前記非表示部に配置され、前記複数のメモリにデジタル信号を供給する第１ドライバと、
前記第１ドライバと対向して配置される複数のタッチ検出電極と、
前記第１ドライバと前記複数のタッチ検出電極との間に配置され、所定電位を有するシールド電極と、
を具備する、表示装置。
【請求項2】
前記第１ドライバが配置された第１基板と、前記複数のタッチ検出電極が配置された第２基板との間に挟持される液晶層をさらに具備し、
前記第１基板は、前記表示部に配置された複数の画素電極を備え、
前記第２基板は、前記表示部の全面に亘って配置され、前記液晶層を介して複数の画素電極に対向する共通電極を備える、
請求項１に記載の表示装置。
前記第１基板は、前記表示部に配置された複数の画素電極を備え、
前記第２基板は、前記表示部の全面に亘って配置され、前記液晶層を介して複数の画素電極に対向する共通電極を備える、
請求項１に記載の表示装置。
【請求項3】
前記シールド電極は、前記第１基板側に配置され、絶縁膜を介して前記第１ドライバと対向し、前記液晶層を介して検出電極に対向している、
請求項２に記載の表示装置。
請求項２に記載の表示装置。
【請求項4】
前記シールド電極は、前記複数の画素電極と同層に配置されている、
請求項３に記載の表示装置。
請求項３に記載の表示装置。
【請求項5】
前記シールド電極は、前記第２基板側に配置されており、前記液晶層を介して前記第１ドライバに対向している、
請求項２に記載の表示装置。
請求項２に記載の表示装置。
【請求項6】
前記シールド電極は、前記共通電極と同層に配置されている、
請求項５に記載の表示装置。
請求項５に記載の表示装置。
【請求項7】
前記複数の画素電極は、前記第１基板側に配置される平坦化膜の上に配置され、
前記複数のタッチ検出電極は、前記第１基板および前記第２基板の間に配置されるシールと、前記平坦化膜に形成される第１コンタクトホールとを介して、前記第１基板側に配置される第１配線と電気的に接続し、
前記シールド電極は、前記平坦化膜に形成される第２コンタクトホールを通り、前記第１基板側に配置される第２配線と接続し、
前記共通電極は、前記シールと、前記平坦化膜に形成される第３コンタクトホールとを介して、前記第１基板側に配置される第３配線と電気的に接続し、
前記第１～第３コンタクトホールは、平面視において重畳せず、
前記第１～第３配線は、互いに交差しない、
請求項２に記載の表示装置。
前記複数のタッチ検出電極は、前記第１基板および前記第２基板の間に配置されるシールと、前記平坦化膜に形成される第１コンタクトホールとを介して、前記第１基板側に配置される第１配線と電気的に接続し、
前記シールド電極は、前記平坦化膜に形成される第２コンタクトホールを通り、前記第１基板側に配置される第２配線と接続し、
前記共通電極は、前記シールと、前記平坦化膜に形成される第３コンタクトホールとを介して、前記第１基板側に配置される第３配線と電気的に接続し、
前記第１～第３コンタクトホールは、平面視において重畳せず、
前記第１～第３配線は、互いに交差しない、
請求項２に記載の表示装置。
【請求項8】
前記第１コンタクトホールと、前記第２コンタクトホールとは、前記表示部の中心を通る同一直線上に配置されない、
請求項７に記載の表示装置。
請求項７に記載の表示装置。
【請求項9】
前記複数のタッチ検出電極は、任意のタイミングに入力される駆動パルスに応じてタッチ検出を行う、
請求項１～請求項８のいずれか１項に記載の表示装置。
請求項１～請求項８のいずれか１項に記載の表示装置。
【請求項10】
前記シールド電極には、前記任意のタイミング時に前記駆動パルスと同相の信号が入力される、
請求項９に記載の表示装置。
請求項９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、表示装置に関する。
【背景技術】
【0002】
近年、タッチ検出機能付きのウェアラブルデバイス（例えば腕時計型のウェアラブルデバイス、眼鏡型のウェアラブルデバイス等）が徐々に普及してきている。このようなウェアラブルデバイスでは、画像を表示する際の表示品位と、タッチによる優れた操作性との両立が求められており、種々様々な開発が進められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－６１５６３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
そこで、本開示は、画像を表示する際の表示品位とタッチによる優れた操作性との両立を実現することが可能な表示装置を提供することを目的の一つとする。
【課題を解決するための手段】
【0005】
一実施形態によれば、表示装置は、デジタル信号を記憶可能なメモリを備える複数の画素が配置された表示部と、前記表示部を囲む非表示部と、前記非表示部に配置され、前記複数のメモリにデジタル信号を供給する第１ドライバと、前記第１ドライバと対向して配置される複数のタッチ検出電極と、前記第１ドライバと前記複数のタッチ検出電極との間に配置され、所定電位を有するシールド電極と、を具備する。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
いくつかの実施形態につき、図面を参照しながら説明する。
なお、開示はあくまで一例に過ぎず、当業者において、発明の趣旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実施の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。
なお、開示はあくまで一例に過ぎず、当業者において、発明の趣旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実施の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。
【0008】
本実施形態においては、表示装置の一例として、タッチ検出機能付きの表示装置について説明する。タッチ検出方式には、光学式、抵抗式、静電容量方式、電磁誘導方式などの種々の方式がある。上記した各種検出方式のうちの静電容量方式は、物体（例えば指など）の近接または接触に起因して静電容量が変化することを利用する検出方式である。本実施形態では、主に、静電容量方式を利用したタッチ検出機能付きの表示装置について説明する。
【0009】
なお、静電容量方式は、互いに離間した状態で配置された送信電極（駆動電極）と受信電極（検出電極）との間に電界を発生させ、物体の近接または接触に伴う当該電界の変化を検出する相互容量方式と、単一の電極を用いて、物体の近接または接触に伴う静電容量の変化を検出する自己容量方式とを含む。本実施形態では、主に、自己容量方式を利用したタッチ検出機能付きの表示装置について説明する。
【0010】
図１は、本実施形態の表示装置１の一構成例を示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、および第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘおよび第２方向Ｙは、表示装置１を構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置１の厚さ方向に相当する。本明細書においては、第３方向Ｚを示す矢印の先端に向かう方向を上方向、当該矢印の先端から反対に向かう方向を下方向と称することもある。また、第３方向Ｚを示す矢印の先端側に表示装置１を観察する観察位置がある。この観察位置から、第１方向Ｘおよび第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視と言う。
【0011】
図１に示すように、表示装置１は、画像を表示する表示部ＤＡと、表示部ＤＡを囲む額縁状の非表示部ＮＤＡとを備えている。表示部ＤＡは、第１基板ＳＵＢ１と第２基板ＳＵＢ２とが重畳する領域のうち、画像が表示される領域に相当する。表示部ＤＡには画素ＰＸが配置されている。具体的には、表示部ＤＡには、多数の画素ＰＸが第１方向Ｘおよび第２方向Ｙに沿ってマトリクス状に配列されている。本実施形態において、画素ＰＸは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の副画素ＳＰを含む。また、各副画素ＳＰは、複数のセグメント画素ＳＧを有する。各セグメント画素ＳＧは、面積の異なる画素電極ＰＥを有しており、これら複数のセグメント画素ＳＧの表示／非表示状態を切り替えることで、副画素ＳＰごとに階調が形成される。非表示部ＮＤＡは、第１基板ＳＵＢ１と第２基板ＳＵＢ２とが重畳する領域のうち、表示部ＤＡの外側の領域に相当する。詳細については後述するが、第１基板ＳＵＢ１および第２基板ＳＵＢ２は、シールにより接着される。このシールの中には金属でコーティングされたビーズが混ぜ込まれており、当該ビーズが第１基板ＳＵＢ１側の電極と第２基板ＳＵＢ２側の電極とに当接することにより電極間での導通が図られ、これら電極は電気的に接続される。
【0012】
なお、本実施形態では、表示部ＤＡが円形状であり、かつ、表示部ＤＡを囲む非表示部ＮＤＡもまた同系統の形状である場合を例示しているが、これに限定されず、表示部ＤＡは円形状でなくてもよいし、非表示部ＮＤＡは表示部ＤＡとは異なる系統の形状であってもよい。例えば、表示部ＤＡと非表示部ＮＤＡのいずれかが多角形状であってもよい。あるいは、表示部ＤＡが円形または矩形状の場合に、非表示部ＮＤＡが表示部ＤＡとは異なる系統の形状である矩形または円形状であってもよい。
【0013】
図１に示すように、表示装置１は、非表示部ＮＤＡにおいて、フレキシブル配線基板２と、水平ドライバ３と、垂直ドライバ４とを備えている。水平ドライバ３および垂直ドライバ４は、各々から延出する配線（図示せず）を介して、フレキシブル配線基板２と電気的に接続されている。水平ドライバ３および垂直ドライバ４は、フレキシブル配線基板２を介して電気的に接続された制御装置（図示せず）によりその動作が制御される。水平ドライバ３は、表示部ＤＡの下方の縁部に沿う円弧形状を有している。また、垂直ドライバ４は、表示部ＤＡの左方の縁部に沿う円弧形状を有している。なお、水平ドライバ３は、信号線駆動回路、ソースドライバ、あるいは、第１ドライバなどと言い換えることもできる。また、垂直ドライバ４は、走査線駆動回路、ゲートドライバ、あるいは、第２ドライバなどと言い換えることもできる。
【0014】
図１において拡大して示すように、セグメント画素ＳＧは、スイッチング素子ＳＷ、画素回路ＰＣ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣなどを備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇおよび信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだセグメント画素ＳＧの各々におけるスイッチング素子ＳＷと電気的に接続されている。信号線Ｓは、第２方向Ｙに並んだセグメント画素ＳＧの各々におけるスイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥは、画素回路ＰＣを介して、スイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。走査線Ｇは上記した垂直ドライバ４と電気的に接続され、信号線Ｓは上記した水平ドライバ３と電気的に接続されている。
【0015】
なお、本実施形態では、各副画素ＳＰが複数のセグメント画素ＳＧを有する場合について説明するが、これに限定されず、各副画素ＳＰは一つのセグメント画素ＳＧを有するとしてもよい。この場合、副画素ＳＰが、図１において拡大して示したセグメント画素ＳＧに相当し、スイッチング素子ＳＷ、画素回路ＰＣおよび画素電極ＰＥは、副画素ＳＰごとに形成される。
【0016】
図２は、本実施形態の表示装置１の第１基板ＳＵＢ１の構成例を示す平面図である。図２に示すように、第１基板ＳＵＢ１には、水平ドライバ３と、垂直ドライバ４と、二つのシールド電極ＳＥ１およびＳＥ２と、二つの共通電極端子部ＣＴ１およびＣＴ２と、複数の検出電極端子部ＲＴ１～ＲＴ８とが設けられている。
【0017】
シールド電極ＳＥ１およびＳＥ２は円弧形状を有し、表示部ＤＡを囲むように配置されている。シールド電極ＳＥ１およびＳＥ２は、水平ドライバ３および垂直ドライバ４と平面視において重畳する。シールド電極ＳＥ１の両端部近辺にはコンタクトホールＣＨ１およびＣＨ２が形成され、シールド電極ＳＥ２の両端部近辺にはコンタクトホールＣＨ３およびＣＨ４が形成されている。シールド電極ＳＥ１およびＳＥ２は、コンタクトホールＣＨ１～ＣＨ４を介してシールド電極配線ＳＬに接続される。シールド電極配線ＳＬは、シールド電極ＳＥ１およびＳＥ２の円弧に沿って延出し、円状に形成される。シールド電極配線ＳＬは、シールド電極ＳＥ１およびＳＥ２とは平面視において重畳し、水平ドライバ３および垂直ドライバ４とは平面視において重畳しない。シールド電極ＳＥ１およびＳＥ２は、シールド電極配線ＳＬを介して、図１に示したフレキシブル配線基板２と電気的に接続され、シールド電極ＳＥ１およびＳＥ２には、一定の直流電圧（例えばグランド（ＧＮＤ）電圧）が供給される。つまり、シールド電極ＳＥ１およびＳＥ２の電位は固定されている。
【0018】
シールド電極ＳＥ１の両端部と、シールド電極ＳＥ２の両端部との間には、共通電極端子部ＣＴ１およびＣＴ２が配置されている。共通電極端子部ＣＴ１およびＣＴ２は、後述する共通電極ＣＥの一部と平面視において重畳するように配置され、表示部ＤＡと非表示部ＮＤＡの境界から、非表示部ＮＤＡに向けて延在している。共通電極端子部ＣＴ１およびＣＴ２は、第２基板ＳＵＢ２に配置される共通電極ＣＥと電気的に接続される。共通電極端子部ＣＴ１は、コンタクトホールＣＨ５を介して共通電極配線ＣＬ１に接続される。共通電極端子部ＣＴ２は、コンタクトホールＣＨ６を介して共通電極配線ＣＬ２に接続される。共通電極端子部ＣＴ１およびＣＴ２は、共通電極配線ＣＬ１およびＣＬ２を介して、図１に示したフレキシブル配線基板２と電気的に接続され、共通電極端子部ＣＴ１およびＣＴ２には、コモン電圧が供給される。これによれば、共通電極端子部ＣＴ１およびＣＴ２の電位を、後述する共通電極ＣＥの一部と同電位にすることが可能なため、共通電極ＣＥの一部にコモン電圧が供給された際に、共通電極ＣＥの一部と共通電極端子部ＣＴ１およびＣＴ２との間に位置する液晶分子が動いてしまい、タッチの誤検出が発生してしまうことを抑制することが可能である。
【0019】
なお、共通電極端子部ＣＴ１およびＣＴ２の幅（半径方向の長さ）は、シールド電極ＳＥ１およびＳＥ２の幅よりも大きい方が望ましく、共通電極端子部ＣＴ１およびＣＴ２が通るためのコンタクトホールＣＨ５およびＣＨ６は、シールド電極ＳＥ１およびＳＥ２が通るためのコンタクトホールＣＨ１～ＣＨ４よりも外側に形成される方が望ましい。これによれば、シールド電極配線ＳＬと、共通電極配線ＣＬ１およびＣＬ２とが、互いに交差しないようにすることができる。
【0020】
シールド電極ＳＥ１およびＳＥ２の外側には、複数の検出電極端子部ＲＴ１～ＲＴ８がシールド電極ＳＥ１およびＳＥ２を囲むように配置されている。検出電極端子部ＲＴ１～ＲＴ８は、それぞれ、第２基板ＳＵＢ２に配置される検出電極ＲＸ１～ＲＸ８と電気的に接続される。検出電極端子部ＲＴ１～ＲＴ８は、それぞれ、コンタクトホールＣＨ７～ＣＨ１４を介して検出電極配線ＲＬ１～ＲＬ８に接続される。検出電極端子部ＲＴ１～ＲＴ８は、検出電極配線ＲＬ１～ＲＬ８を介して、図１に示したフレキシブル配線基板２と電気的に接続され、検出電極配線ＲＬ１～ＲＬ８には、検出電極ＲＸ１～ＲＸ８により読み出された検出信号が出力される。
【0021】
なお、検出電極端子部ＲＴ１～ＲＴ８は、シールド電極ＳＥ１およびＳＥ２の両端部近辺の外周には配置されない方が望ましい。より詳しくは、検出電極端子部ＲＴ１～ＲＴ８は、シールド電極ＳＥ１およびＳＥ２が通るためのコンタクトホールＣＨ１～ＣＨ４と、検出電極端子部ＲＴ１～ＲＴ８が通るためのコンタクトホールＣＨ７～ＣＨ１４とが、表示部ＤＡの中心を通る同一直線上に並んで配置されないように、配置される方が望ましい。
【0022】
以上説明した図２においては、各種配線が、シールド電極配線ＳＬ、検出電極配線ＲＬ、共通電極配線ＣＬの順に、内側から外側に向かって配置されている場合を例示したが、これに限定されず、各種配線は互いに交差しなければ、図２とは異なる配置であっても構わない。
【0023】
【0024】
共通電極ＣＥは、表示部ＤＡの全面に亘って配置されている。また、共通電極ＣＥは、図２に示した第１基板ＳＵＢ１に配置された共通電極端子部ＣＴ１およびＣＴ２と平面視において重畳する位置にも配置される。つまり、表示部ＤＡの全面に亘って配置された共通電極ＣＥの一部は、表示部ＤＡから非表示部ＮＤＡに向けて延出し、当該延出した共通電極ＣＥの一部は、共通電極端子部ＣＴ１およびＣＴ２と平面視において重畳している。
【0025】
複数の検出電極ＲＸ１～ＲＸ８は、表示部ＤＡを囲んで配置されている。複数の検出電極ＲＸ１～ＲＸ８は、それぞれ、図２に示した複数の検出電極端子部ＲＴ１～ＲＴ８と平面視において重畳している。
【0026】
複数の検出電極ＲＸ１～ＲＸ８のうち、シールド電極ＳＥ１およびＳＥ２の両端部から離れて配置される検出電極端子部ＲＴ３，ＲＴ４，ＲＴ７，ＲＴ８に対応した検出電極ＲＸ３，ＲＸ４，ＲＸ７，ＲＸ８は、円弧形状を有している。一方で、複数の検出電極ＲＸ１～ＲＸ８のうち、シールド電極ＳＥ１およびＳＥ２の両端部近辺に配置される検出電極端子部ＲＴ１，ＲＴ２，ＲＴ５，ＲＴ６に対応した検出電極ＲＸ１，ＲＸ２，ＲＸ５，ＲＸ６は、円弧形状の一部が欠けた形状を有している。
【0027】
ここで、図４を参照して、シールド電極ＳＥの一方の端部近辺に配置された検出電極端子部ＲＴ１に対応した検出電極ＲＸ１について説明する。なお、図４では、図面が煩雑になるのを防ぐために一部構成の図示を省略している。
【0028】
図４に示すように、検出電極ＲＸ１は、円弧形状の一部が欠けた形状を有している。具体的には、検出電極ＲＸ１は、シールド電極ＳＥ１が通るためのコンタクトホールＣＨ１と平面視において重畳しないように（上記ビーズが当たって導通しないように）円弧形状の一部が欠けた形状を有している。これによれば、検出電極ＲＸ１がシールド電極ＳＥ１と電気的に接続されることを防ぐことが可能である。なお、検出電極ＲＸ１は、コンタクトホールＣＨ１が形成されている部分以外においては、シールド電極ＳＥ１と平面視において重畳する。
【0029】
以上説明した図４においては、検出電極ＲＸ１に着目したが、シールド電極ＳＥ１の他方の端部近辺に配置された検出電極端子部ＲＴ６に対応した検出電極ＲＸ６や、シールド電極ＳＥ２の両端部近辺に配置された検出電極端子部ＲＴ２およびＲＴ５に対応した検出電極ＲＸ２およびＲＸ５も、検出電極ＲＸ１と同様に、シールド電極ＳＥ１およびＳＥ２が通るためのコンタクトホールＣＨ２～ＣＨ４と平面視において重畳しないように、円弧形状の一部が欠けた形状を有している。これによれば、検出電極ＲＸ２，ＲＸ５，ＲＸ６が、シールド電極ＳＥ１およびＳＥ２と電気的に接続されることを防ぐことが可能である。
【0030】
【0031】
表示装置１は、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、液晶層ＬＣとを備えている。第１基板ＳＵＢ１および第２基板ＳＵＢ２は、Ｘ－Ｙ平面と平行な平板状に形成されている。第１基板ＳＵＢ１および第２基板ＳＵＢ２は、平面視において重畳し、シール３０により接着されている。液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に挟持され、シール３０によって封止されている。
【0032】
なお、本実施形態では、表示装置１が、バックライトが配置されない反射型の表示装置である場合を例示しているが、これに限定されず、表示装置１は、有機ＥＬを画素として採用した表示装置や、バックライトユニットが配置された透過型の表示装置であってもよい。あるいはまた、表示装置１は、反射型と透過型とを組み合わせた表示装置であってもよい。かかる表示装置としては、ＩＴＯなどの透明な導電膜と光を反射可能な金属膜とを組み合わせて画素電極を形成する構成や、金属製の画素電極間の隙間からバックライトからの光を透過させることで各画素の輝度を向上させる構成が挙げられる。これら構成の場合、バックライトユニットは、第１基板ＳＵＢ１の裏面に配置され、バックライトユニットと第１基板ＳＵＢ１との間に偏光板が設けられる。バックライトユニットとしては、種々の形態のバックライトユニットが利用可能であり、例えば、光源として発光ダイオード（ＬＥＤ）を利用したものや、冷陰極管（ＣＣＦＬ）を利用したもの、などが利用可能である。
また、第２基板ＳＵＢ２の上には、偏光板やカバー部材などがさらに配置されてもよい。
また、第２基板ＳＵＢ２の上には、偏光板やカバー部材などがさらに配置されてもよい。
【0033】
表示部ＤＡ側において、第１基板ＳＵＢ１は、図５に示すように、透明基板１０と、層間絶縁膜１１と、スイッチング素子ＳＷと、画素回路ＰＣと、平坦化膜１２と、画素電極ＰＥと、配向膜ＡＬ１とを備えている。第１基板ＳＵＢ１は、上記した構成の他に、図１に示した走査線Ｇや信号線Ｓなどを備えているが、図５ではこれらの図示を省略している。
【0034】
透明基板１０は、主面（下面）１０Ａと、主面１０Ａの反対側の主面（上面）１０Ｂと、を備えている。層間絶縁膜１１は、透明基板１０の主面１０Ｂの上に配置されている。スイッチング素子ＳＷおよび画素回路ＰＣは、層間絶縁膜１１の上に配置されている。平坦化膜１２は、少なくとも一つ以上の絶縁膜によって構成されており、スイッチング素子ＳＷおよび画素回路ＰＣを覆っている。画素電極ＰＥは、平坦化膜１２の上に配置され、平坦化膜１２に形成されたコンタクトホールを介して画素回路ＰＣに接続されている。スイッチング素子ＳＷ、画素回路ＰＣおよび画素電極ＰＥは、セグメント画素ＳＧ毎に配置されている。配向膜ＡＬ１は、画素電極ＰＥを覆い、液晶層ＬＣに接している。
【0035】
なお、図５においては、スイッチング素子ＳＷおよび画素回路ＰＣを簡略化して図示しているが、実際にはスイッチング素子ＳＷおよび画素回路ＰＣは半導体層や各層の電極を含んでいる。また、図５においては図示を省略しているが、スイッチング素子ＳＷと画素回路ＰＣとは電気的に接続されている。
【0036】
表示部ＤＡ側において、第２基板ＳＵＢ２は、図２に示すように、透明基板２０と、カラーフィルタＣＦと、オーバーコート層ＯＣと、共通電極ＣＥと、配向膜ＡＬ２とを備えている。
【0037】
透明基板２０は、主面（下面）２０Ａと、主面２０Ａの反対側の主面（上面）２０Ｂと、を備えている。透明基板２０の主面２０Ａは、透明基板１０の主面１０Ｂと対向している。カラーフィルタＣＦは透明基板２０の主面２０Ａ側に配置されている。カラーフィルタＣＦは、赤色カラーフィルタ、緑色カラーフィルタ、青色カラーフィルタ、などを含む。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。共通電極ＣＥは、複数の画素ＰＸに亘って配置され、第３方向Ｚにおいて複数の画素電極ＰＥと対向している。共通電極ＣＥはオーバーコート層ＯＣの上に配置されている。配向膜ＡＬ２は、共通電極ＣＥを覆い、液晶層ＬＣに接している。なお、図５では、表示部ＤＡ側の第２基板ＳＵＢ２の構成として、各セグメント画素ＳＧ（又は各カラーフィルタＣＦ）を区画する遮光膜が設けられていない構成を説明したが、各セグメント画素ＳＧを区画するために遮光膜が設けられ、この遮光膜がカラーフィルタＣＦの一部と重なる構成であってもよい。
液晶層ＬＣは、主面１０Ａと主面２０Ａとの間に配置されている。
液晶層ＬＣは、主面１０Ａと主面２０Ａとの間に配置されている。
【0038】
透明基板１０および２０は、例えばガラス基材やプラスチック基板などの絶縁基板である。層間絶縁膜１１は無機絶縁膜である。平坦化膜１２は、例えばシリコン酸化物、シリコン窒化物、シリコン酸窒化物またはアクリル樹脂などの透明な絶縁材料によって形成されている。一例では、平坦化膜１２は、無機絶縁膜および有機絶縁膜を含んでいる。画素電極ＰＥは、反射電極として形成され、例えば、インジウム亜鉛酸化物（ＩＺＯ）、銀（Ａｇ）、インジウム亜鉛酸化物（ＩＺＯ）の三層積層構造になっている。共通電極ＣＥは、例えばインジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成された透明電極である。配向膜ＡＬ１およびＡＬ２は、Ｘ－Ｙ平面にほぼ平行な配向規制力を有する水平配向膜である。配向規制力は、ラビング処理により付与されてもよいし、光配向処理により付与されてもよい。
【0039】
非表示部ＮＤＡ側において、第１基板ＳＵＢ１は、図５に示すように、透明基板１０と、層間絶縁膜１１と、水平ドライバ３と、シールド電極配線ＳＬと、共通電極配線ＣＬ１（ＣＬ）と、平坦化膜１２と、シールド電極ＳＥ１（ＳＥ）と、配向膜ＡＬ１とを備えている。以下では、表示部ＤＡ側において既に説明した構成については、その詳しい説明を省略する。
【0040】
水平ドライバ３は、透明基板１０（層間絶縁膜１１）の上に配置されている。シールド電極配線ＳＬは、層間絶縁膜１１の上に配置されている。シールド電極配線ＳＬは、第３方向Ｚにおいてシール３０と対向する位置に配置される。共通電極配線ＣＬ１は、シールド電極配線ＳＬと同層に配置されており、第３方向Ｚにおいてシール３０と対向する位置であって、シールド電極配線ＳＬより外側の位置に配置されている。水平ドライバ３、シールド電極配線ＳＬおよび共通電極配線ＣＬ１は、平坦化膜１２によって覆われている。平坦化膜１２には、コンタクトホールＣＨ１（ＣＨ）が形成されている。コンタクトホールＣＨ１は、シールド電極配線ＳＬの上面を露出させている。
【0041】
シールド電極ＳＥ１は、表示部ＤＡ側に配置された画素電極ＰＥと同層に配置される。つまり、シールド電極ＳＥ１は、平坦化膜１２の上に配置され、コンタクトホールＣＨ１を通ってシールド電極配線ＳＬに接続される。シールド電極ＳＥ１は、第３方向Ｚにおいて水平ドライバ３と対向している。シールド電極ＳＥ１が画素電極ＰＥと同層に配置されることにより、画素電極ＰＥと同じ金属で一度に製膜することが可能である。
【0042】
非表示部ＮＤＡ側において、第２基板ＳＵＢ２は、図５に示すように、透明基板２０と、遮光膜ＢＭと、オーバーコート層ＯＣと、検出電極ＲＸ１（ＲＸ）と、配向膜ＡＬ２とを備えている。以下では、表示部ＤＡ側において既に説明した構成については、その詳しい説明を省略する。
【0043】
遮光膜ＢＭは、透明基板２０の主面２０Ａ側に配置されている。遮光膜ＢＭは、非表示部ＮＤＡのほぼ全面に亘って配置されている。遮光膜ＢＭは、例えば、表示部ＤＡ側に配置されたカラーフィルタＣＦの一部と重なる遮光膜と同層に配置される。遮光膜ＢＭは、非表示部ＮＤＡに配置される各種配線に起因したぎらつきを抑制することが可能である。オーバーコート層ＯＣは表示領域のカラーフィルタＣＦと共に遮光膜ＢＭを覆っている。検出電極ＲＸ１はオーバーコート層ＯＣの上に配置されている。図５に示す構成においては、検出電極ＲＸ１は、表示部ＤＡ側の共通電極ＣＥと同層に配置されており、例えば共通電極ＣＥと同じ透明導電材料によって形成されている。配向膜ＡＬ２は表示領域の共通電極ＣＥと共に検出電極ＲＸを覆い、液晶層ＬＣに接している。図５に示す断面においては、検出電極ＲＸ１は、第３方向ＺにおいてコンタクトホールＣＨ１と対向する位置まで延在していない。検出電極ＲＸ１は、シールド電極ＳＥ１と対向して配置され、検出電極ＲＸ１とシールド電極ＳＥ１との間には液晶層ＬＣが配置されている。液晶層ＬＣはシール３０により封止されている。
【0044】
検出電極ＲＸは、少なくとも水平ドライバ３と垂直ドライバ４のいずれか一方と対向して配置されている。なお、図５中では、検出電極ＲＸ１は水平ドライバ３と対向している。
【0045】
シールド電極配線ＳＬおよび共通電極配線ＣＬ１は、例えば、Ｔｉ（チタン）およびＡｌ（アルミ）によって構成された二層積層構造を有している。シールド電極ＳＥ１は、例えばＩＴＯなどの透明導電材料によって形成されている。
【0046】
図６は、図４に示すＣ－Ｄ線により切断された表示装置１の断面図である。なお、表示部ＤＡ側の構成は、図５と同様であるため、ここではその詳しい説明を省略する。以下では、非表示部ＮＤＡ側の構成であって、図５と異なる構成について説明する。
【0047】
図６に示すように、第１基板ＳＵＢ１に配置された構成と、第２基板ＳＵＢ２に配置された構成とは、シール３０の中に混ぜ込まれた上記ビーズ３１により電気的に接続される。
【0048】
図６に示すように、検出電極配線ＲＬ１（ＲＬ）は、層間絶縁膜１１の上に配置されている。検出電極配線ＲＬ１は、第３方向Ｚにおいてシール３０と対向する位置に配置されている。シールド電極配線ＳＬは、検出電極配線ＲＬ１と同層に配置されており、第３方向Ｚにおいてシール３０と対向する位置であって、検出電極配線ＲＬ１より内側の位置に配置されている。共通電極配線ＣＬ１（ＣＬ）は、検出電極配線ＲＬ１およびシールド電極配線ＳＬと同層に配置されており、第３方向Ｚにおいてシール３０と対向する位置であって、検出電極配線ＲＬ１より外側の位置に配置されている。水平ドライバ３、検出電極配線ＲＬ１、シールド電極配線ＳＬおよび共通電極配線ＣＬ１は、平坦化膜１２によって覆われている。平坦化膜１２には、コンタクトホールＣＨ７（ＣＨ）が形成されている。コンタクトホールＣＨ７は、検出電極配線ＲＬ１の上面を露出させている。
【0049】
検出電極端子部ＲＴ１（ＲＴ）は、表示部ＤＡ側に配置された画素電極ＰＥと同層に配置される。つまり、検出電極端子部ＲＴ１は、平坦化膜１２の上に配置され、コンタクトホールＣＨ７を通って検出電極配線ＲＬ１に接続される。検出電極端子部ＲＴ１とシールド電極ＳＥ１とは同層に配置され、所定の間隔を空けて隣接している。
【0050】
図６に示す断面においては、検出電極ＲＸ１は、第３方向ＺにおいてコンタクトホールＣＨ７と対向する位置まで延在している。検出電極ＲＸ１は、導通材としても機能するシール３０を介して、検出電極端子部ＲＴ１および検出電極配線ＲＬ１と電気的に接続される。
なお、検出電極配線ＲＬ１は、シールド電極配線ＳＬおよび共通電極配線ＣＬ１と同様に、例えば、Ｔｉ（チタン）およびＡｌ（アルミ）によって構成された二層積層構造を有している。
なお、検出電極配線ＲＬ１は、シールド電極配線ＳＬおよび共通電極配線ＣＬ１と同様に、例えば、Ｔｉ（チタン）およびＡｌ（アルミ）によって構成された二層積層構造を有している。
【0051】
図７は、図４に示すＥ－Ｆ線により切断された表示装置１の断面図である。なお、表示部ＤＡ側の構成は、図５および図６と同様であるため、ここではその詳しい説明を省略する。以下では、非表示部ＮＤＡ側の構成であって、図５および図６と異なる構成について説明する。
【0052】
図７に示すように、共通電極配線ＣＬ１（ＣＬ）は、層間絶縁膜１１の上に配置されている。共通電極配線ＣＬ１は、第３方向Ｚにおいてシール３０と対向する位置に配置されている。検出電極配線ＲＬ１（ＲＬ）およびシールド電極配線ＳＬは共に、共通電極配線ＣＬ１と同層に配置され、第３方向Ｚにおいてシール３０と対向する位置であって、共通電極配線ＣＬ１より内側の位置に配置されている。水平ドライバ３、共通電極配線ＣＬ１、検出電極配線ＲＬ１およびシールド電極配線ＳＬは、平坦化膜１２によって覆われている。平坦化膜１２には、コンタクトホールＣＨ５（ＣＨ）が形成されている。コンタクトホールＣＨ５は、共通電極配線ＣＬ１の上面を露出させている。
【0053】
共通電極端子部ＣＴ１（ＣＴ）は、表示部ＤＡ側に配置された画素電極ＰＥと同層に配置される。つまり、共通電極端子部ＣＴ１は、平坦化膜１２の上に配置され、コンタクトホールＣＨ５を通って共通電極配線ＣＬ１に接続される。共通電極端子部ＣＴ１は、表示部ＤＡと非表示部ＮＤＡとの境界から、非表示部ＮＤＡに向けて延在し、第３方向Ｚにおいて共通電極ＣＥと対向している。
【0054】
図７に示す断面においては、共通電極ＣＥは、第３方向ＺにおいてコンタクトホールＣＨ５と対向する位置まで延在している。共通電極ＣＥは、シール３０の中に混ぜ込まれた上記ビーズ３１により、共通電極端子部ＣＴ１および共通電極配線ＣＬ１と電気的に接続される。
【0055】
以上説明した図５～図７においては、液晶層ＬＣに含まれる液晶分子の配向を変化させるための電界の印加方向によって２つに分類される液晶モードが、いわゆる縦電界モードである場合の構成を例示しているが、本構成は、液晶モードがいわゆる横電界モードの場合にも適用可能である。上記した縦電界モードは、例えばＴＮ（Twisted Nematic）モードや、ＶＡ（Vertical Alignment）モードなどを含む。また、上記した横電界モードは、例えばＩＰＳ（In-Plane Switching）モードや、ＩＰＳモードの１つであるＦＦＳ（Fringe Field Switching）モードなどを含む。横電界モードを採用する場合、表示領域に設けられる共通電極は第１基板に設けられ、薄い絶縁層を介して画素電極と対向する。
【0056】
図８は、セグメント画素ＳＧの回路構成の一例を示す図である。図８に示すように、各セグメント画素ＳＧは、第１回路Ｃ１と、画素メモリＭＡと、第２回路Ｃ２とを備えている。なお、上記した画素回路ＰＣは、第１回路Ｃ１および画素メモリＭＡによって構成される。
【0057】
第１回路Ｃ１は、スイッチング素子Ｑ１およびＱ２を備えている。スイッチング素子Ｑ１およびＱ２はｎ型トランジスタである。スイッチング素子Ｑ１は、第１駆動線ＤＬ１に接続された入力端と、選択信号線ＳＳに接続された出力端と、画素メモリＭＡに接続された制御端と、を有している。スイッチング素子Ｑ２は、第２駆動線ＤＬ２に接続された入力端と、選択信号線ＳＳに接続された出力端と、画素メモリＭＡに接続された制御端と、を有している。第１駆動線ＤＬ１には、画像の表示信号である第１駆動信号ｘＦＲＰが供給される。第２駆動線ＤＬ２には、画像の非表示信号である第２駆動信号ＦＲＰが供給される。選択信号線ＳＳには、第１駆動信号ｘＦＲＰおよび第２駆動信号ＦＲＰのいずれか一方が供給される。
【0058】
画素メモリＭＡは、スイッチング素子Ｑ３～Ｑ６を備えている。スイッチング素子Ｑ３およびＱ４はｎ型トランジスタであり、スイッチング素子Ｑ５およびＱ６はｐ型トランジスタである。スイッチング素子Ｑ５およびＱ６の入力端には、第１電源配線ＰＬ１が接続されている。第１電源配線ＰＬ１には、高電位レベルの電源電圧ＶＤＤ１が供給される。一方で、スイッチング素子Ｑ３およびＱ４の入力端には、第２電源配線ＰＬ２が接続されている。第２電源配線ＰＬ２には、低電位レベルの電源電圧ＶＳＳが供給される。電源電圧ＶＳＳの電位は、電源電圧ＶＤＤの電位よりも低い。スイッチング素子Ｑ３およびＱ５の出力端がスイッチング素子Ｑ２の制御端に接続された第１インバータを構成し、スイッチング素子Ｑ４およびＱ６の出力端がスイッチング素子Ｑ１の制御端に接続された第２インバータを構成する。これらインバータは逆方向に並列接続されている。これら一対のインバータによって所謂Ｓ－ＲＡＭ構造のメモリが形成され、入力される画素信号Ｓｉｇがラッチされる。当該画素メモリＭＡにラッチされる画素信号Ｓｉｇに応じてスイッチング素子Ｑ１およびＱ２のいずれか一方が選択的にオンとなり、他方がオフとなる。
【0059】
第２回路Ｃ２（スイッチング素子ＳＷ）は、水平ドライバ３から信号線Ｓに供給される２値の画素信号（デジタル信号）Ｓｉｇを画素メモリＭＡに記憶させる回路であって、ｎ型トランジスタのスイッチング素子Ｑ７を備えている。スイッチング素子Ｑ７は、信号線Ｓに接続された入力端と、画素メモリＭＡに接続された出力端と、走査線Ｇに接続された制御端と、を有している。走査線Ｇに走査信号Ｇａｔｅが供給されると、スイッチング素子Ｑ７はオン状態となり、信号線Ｓに供給されている画素信号Ｓｉｇが画素メモリＭＡに供給される。
【0060】
スイッチング素子Ｑ１～Ｑ７は、例えばいずれも薄膜トランジスタであって、第１基板ＳＵＢ１に形成されている。第１駆動線ＤＬ１、第２駆動線ＤＬ２、第１電源配線ＰＬ１、第２電源配線ＰＬ２および走査線Ｇも第１基板ＳＵＢ１に形成されており、第１方向Ｘに並ぶ複数のセグメント画素ＳＧの画素回路ＰＣに接続されている。信号線Ｓも第１基板ＳＵＢ１に形成されており、第２方向Ｙに並ぶ複数のセグメント画素ＳＧの画素回路ＰＣに接続されている。なお、第１駆動線ＤＬ１、第２駆動線ＤＬ２、第１電源配線ＰＬ１、第２電源配線ＰＬ２の少なくともいずれかは信号線Ｓに沿って形成されていてもよく、その場合、かかる配線は第２方向に並ぶセグメント画素ＳＧの画素回路ＰＣに接続される。
【0061】
上述の如く複数のセグメント画素ＳＧからなる副画素ＳＰを備える表示装置１は、デジタルモードで各セグメント画素ＳＧの表示／非表示を個別に制御し、これによって副画素ＳＰの階調が制御される。デジタルモードは、画素メモリＭＡが記憶する画素信号Ｓｉｇに基づきセグメント画素ＳＧのオン／オフ（あるいは明表示／暗表示、又は点灯／非点灯ともいう）を制御する方式である。本実施形態では、表示装置１は、画素メモリＭＡがＨｉｇｈレベル（高電位レベル、以下では「Ｈレベル」と表記する）に設定されているときにセグメント画素ＳＧがオン（白表示）され、画素メモリＭＡがＬｏｗレベル（低電位レベル、以下では「Ｌレベル」と表記する）に設定されているときにセグメント画素ＳＧがオフ（黒表示）される場合を想定する。なお、白表示とは、セグメント画素ＳＧがオンしている状態のことを示し、当該セグメント画素ＳＧがカラーフィルタＣＦを有している場合は、当該カラーフィルタＣＦに応じた色が表示されることになる。なお、また、セグメメント画素ＳＧがオンの時に白表示となり、オフの時に黒状態となるモードをノーマリブラックモードと称し、セグメント画素ＳＧがオンの時に黒表示となりオフの時に白表示となるモードをノーマリホワイトモードと称する。
【0062】
デジタルモードにおいては、信号線Ｓに供給された２値の画素信号Ｓｉｇを画素メモリＭＡに記憶させる記憶期間と、第１駆動信号ｘＦＲＰおよび第２駆動信号ＦＲＰのうち画素メモリＭＡに記憶された画素信号Ｓｉｇ（ＨレベルまたはＬレベル）に対応する一方を選択的に画素電極ＰＥに供給する表示期間とが繰り返される。なお、表示状態や使用者の態様によっては、表示を長期にわたって変更させる必要がない場合がある。この場合、各セグメント画素ＳＧは、画素メモリＭＡに記憶されている画素信号Ｓｉｇに基づいて表示を実行し、その表示状態は長期にわたって維持される。したがって、かかる期間の間は、上述のごとき記録期間（各画素のリフレッシュ）を設ける必要がなく、その分だけ消費電力が節約される。
【0063】
表示期間において、共通電極ＣＥには所定周期の交流電流が供給されている。第１駆動線ＤＬ１には、当該交流電流と逆相の電流（ｘＦＲＰ）が供給される。かかる電流が画素電極ＰＥに供給されると、画素電極ＰＥおよび共通電極ＣＥ間に電界が発生し、その結果、液晶層ＬＣに含まれる液晶分子の配向状態は当該電界により変化する。一方で、第２駆動線ＤＬ２には、上記した所定周期の交流電流と同じ電流（ＦＲＰ）が供給されている。かかる電流が画素電極ＰＥに供給されると、画素電極ＰＥおよび共通電極ＣＥ間には電界が発生せず、その結果、液晶層ＬＣに含まれる液晶分子の配向状態は変化しないことになる。
なお、共通電極ＣＥが固定電位の場合、第１駆動線ＤＬ１には、所定周期の交流電流が供給され、第２駆動線ＤＬ２には固定電位が供給される。
なお、共通電極ＣＥが固定電位の場合、第１駆動線ＤＬ１には、所定周期の交流電流が供給され、第２駆動線ＤＬ２には固定電位が供給される。
【0064】
表示期間においては、画素メモリＭＡがＨレベルに設定されている場合、スイッチング素子Ｑ１はオンされ、スイッチング素子Ｑ２はオフされる。このため、画素電極ＰＥには選択信号線ＳＳを介して、第１駆動線ＤＬ１の第１駆動信号ｘＦＲＰが供給され、セグメント画素ＳＧはオンされる。一方で、画素メモリＭＡがＬレベルに設定されている場合、スイッチング素子Ｑ１はオフされ、スイッチング素子Ｑ２はオンされる。このため、画素電極ＰＥには選択信号線ＳＳを介して、第２駆動線ＤＬ２の第２駆動信号ＦＲＰが供給され、セグメント画素ＳＧはオフされる。以上のように、セグメント画素ＳＧのオン／オフは、セグメント画素ＳＧの駆動電位を、画素メモリＭＡに記憶されている画素信号Ｓｉｇに対応する電位に設定することで制御される。
【0065】
以下の説明においては、表示部ＤＡにおいて第１方向Ｘに並ぶ一群のセグメント画素ＳＧを、水平ラインと称して説明する。また、１水平ラインへの画素信号Ｓｉｇの書き込みに要する期間を、水平期間と称して説明する。
【0066】
次に、図９を参照して、水平ドライバ３について説明する。図９は、水平ドライバ３の概略的な構成を示す図である。図９に示すように、水平ドライバ３は、複数の第１シフトレジスタＳＲＡ１～ＳＲＡ４と、第１シフトレジスタＳＲＡ１～ＳＲＡ４の各々に対応する複数のラインメモリＭＢ１～ＭＢ４とを備えている。第１シフトレジスタＳＲＡと、ラインメモリＭＢとは、２本の配線Ｌ１およびＬ２（画素信号供給線）によりそれぞれ接続されている。各ラインメモリＭＢには、赤色に対応する二つの画素列と、緑色に対応する二つの画素列と、青色に対応する二つの画素列とに向けて延びる信号線Ｓがそれぞれ接続されている。配線Ｌ１には、第１シフトレジスタＳＲＡの出力ｓｐが供給される。配線Ｌ２には、第１シフトレジスタＳＲＡの出力ｘｓｐが供給される。
【0067】
第１シフトレジスタＳＲＡおよびラインメモリＭＢは、電源電圧ＶＤＤ１およびＶＳＳを駆動電源として動作する。第１シフトレジスタＳＲＡは、水平クロックパルスＨＣＫが入力すると、前段の第１シフトレジスタＳＲＡの出力パルスｓｏを取り込み、当該出力パルスｓｏをラッチする。
【0068】
例えば、第１シフトレジスタＳＲＡ２は、水平クロックパルスＨＣＫが入力すると、前段に位置する第１シフトレジスタＳＲＡ１の出力パルスｓｏ１を取り込み、これをラッチする。この時、前段の第１シフトレジスタＳＲＡ１の出力パルスｓｏ１がＨレベルであれば、第１シフトレジスタＳＲＡ２の出力ｓｐ２はＨレベルとなり、第１シフトレジスタＳＲＡ２の出力ｘｓｐ２はＬレベルとなる。一方で、前段の第１シフトレジスタＳＲＡ１の出力パルスｓｏ１がＬレベルであれば、第１シフトレジスタＳＲＡ２の出力ｓｐ２はＬレベルとなり、第１シフトレジスタＳＲＡ２の出力ｘｓｐ２はＨレベルとなる。なお、第１シフトレジスタＳＲＡ２の出力ｓｐ２は、次段の第１シフトレジスタＳＲＡ３に出力パルスｓｏ２として出力される。また、第１シフトレジスタＳＲＡ２の出力ｓｐ２とｘｓｐ２とは、サンプリングパルスとして、ラインメモリＭＢ２に供給される。なお、ここでは、第１シフトレジスタＳＲＡ２に着目したが、その他の第１シフトレジスタＳＲＡも同様に動作する。
【0069】
第１シフトレジスタＳＲＡとラインメモリＭＢとの間には、データバスＤＢＬ１～ＤＢＬ６が延在している。データバスＤＢＬ１～ＤＢＬ６は、各ラインメモリＭＢに接続されており、シリアルに供給される各画素行の画像データＤａｔａを順に各ラインメモリＭＢに供給する。例えば、データバスＤＢＬ１、ＤＢＬ４が赤色の画素行の画像データＤａｔａ１、Ｄａｔａ４をラインメモリＭＢに供給する。データバスＤＢＬ２、ＤＢＬ５が緑色の画素行の画像データＤａｔａ２、Ｄａｔａ５をラインメモリＭＢに供給する。データバスＤＢＬ３、ＤＢＬ６が青色の画素行の画像データＤａｔａ３、Ｄａｔａ６をラインメモリＭＢに供給する。なお、各画像データは２値のデジタルデータを備えてなる。また、ここでは、第１シフトレジスタＳＲＡとラインメモリＭＢとの間に、６本のデータバスＤＢＬ１～ＤＢＬ６が延在している場合を例示したが、これに限定されず、第１シフトレジスタＳＲＡとラインメモリＭＢとの間には任意の本数のデータバスＤＢＬが延在するとして構わない。
【0070】
第１シフトレジスタＳＲＡにＨレベルの出力パルスｓｏが入力した時（換言すれば、第１シフトレジスタＳＲＡの出力ｓｐがＨレベルであり、出力ｘｓｐがＬレベルである時）、例えばデータバスＤＢＬ１～ＤＢＬ６に供給された画像データＤａｔａ１～Ｄａｔａ６がラインメモリＭＢに供給される。このように、シフトレジスタＳＲＡ１～ＳＲＡ４が順にラインメモリＭＢを駆動させ、各ラインメモリＭＢには画像データＤａｔａに基づく画素信号Ｓｉｇがラッチされる。これにより、第１方向Ｘに並ぶ各画素列（水平ライン）に出力される画素信号ＳｉｇがラインメモリＭＢにラッチされる。
【0071】
次に、図１０を参照して、垂直ドライバ４について説明する。図１０は、垂直ドライバ４の概略的な構成を示す図である。図１０に示すように、垂直ドライバ４は、複数の第２シフトレジスタＳＲＢ１およびＳＲＢ２と、第２シフトレジスタＳＲＢ１およびＳＲＢ２の各々と接続する二つのバッファ回路ＢＦ１およびＢＦ２と、を備えている。第２シフトレジスタＳＲＢと、バッファ回路ＢＦ１およびＢＦ２とは、２本の配線Ｌ３およびＬ４によりそれぞれ接続されている。配線Ｌ３には、第２シフトレジスタＳＲＢの出力ｓｐが供給される。配線Ｌ４には、第２シフトレジスタＳＲＢの出力ｘｓｐが供給される。
【0072】
第２シフトレジスタＳＲＢと、バッファ回路ＢＦ１およびＢＦ２とは、高電位レベルの電源電圧ＶＤＤ２と、低電位レベルの電源電圧ＶＳＳとを駆動電源として動作する。第２シフトレジスタＳＲＢは、垂直クロックパルスＶＣＫが入力すると、前段の第２シフトレジスタＳＲＢの出力パルスｓｏを取り込み、当該出力パルスｓｏをラッチする。
【0073】
例えば、第２シフトレジスタＳＲＢ２は、垂直クロックパルスＶＣＫが入力すると、前段に位置する第２シフトレジスタＳＲＢ１の出力パルスｓｏ１を取り込み、これをラッチする。この時、前段の第２シフトレジスタＳＲＢ１の出力パルスｓｏ１がＨレベルであれば、第２シフトレジスタＳＲＢ２の出力ｓｐ２はＨレベルとなり、Ｈレベルの出力ｓｐ２が配線Ｌ３を介してバッファ回路ＢＦ１およびＢＦ２に供給される。またこの場合、第２シフトレジスタＳＲＢ２の出力ｘｓｐ２はＬレベルとなり、Ｌレベルの出力ｘｓｐ２が配線Ｌ４を介してバッファ回路ＢＦ１およびＢＦ２に供給される。一方で、前段の第２シフトレジスタＳＲＢ１の出力パルスｓｏ１がＬレベルであれば、第２シフトレジスタＳＲＢ２の出力ｓｐ２はＬレベルとなり、Ｌレベルの出力ｓｐ２が配線Ｌ３を介してバッファ回路ＢＦ１およびＢＦ２に供給される。またこの場合、第２シフトレジスタＳＲＢ２の出力ｘｓｐ２はＨレベルとなり、Ｈレベルの出力ｘｓｐ２が配線Ｌ４を介してバッファ回路ＢＦ１およびＢＦ２に供給される。
【0074】
なお、第２シフトレジスタＳＲＢ２の出力ｓｐ２は、次段の第２シフトレジスタＳＲＢに出力パルスｓｏ２として出力される。また、上記したように、第２シフトレジスタＳＲＢの出力ｓｐ２とｘｓｐ２とは、サンプリングパルスとして、バッファ回路ＢＦ１およびＢＦ２に供給される。なお、ここでは、第２シフトレジスタＳＲＢ２に着目したが、その他の第２シフトレジスタＳＲＢも同様に動作する。
【0075】
バッファ回路ＢＦ１には、イネーブル信号ＥＮＢ１が供給される。バッファ回路ＢＦ２には、イネーブル信号ＥＮＢ２が供給される。バッファ回路ＢＦ１は、例えば、第２シフトレジスタＳＲＢの出力ｓｐがＨレベルであり出力ｘｓｐがＬレベルであり、かつ、イネーブル信号ＥＮＢ１が供給されたことに応じて、バッファ回路ＢＦ１に接続された走査線ＧにＨレベルの走査信号Ｇａｔｅを供給する。バッファ回路ＢＦ２は、例えば、第２シフトレジスタＳＲＢの出ｓｐがＨレベルであり出力ｘｓｐがＬレベルであり、かつ、イネーブル信号ＥＮＢ２が供給されたことに応じて、バッファ回路ＢＦ２に接続された走査線ＧにＨレベルの走査信号Ｇａｔｅを供給する。Ｈレベルの走査信号Ｇａｔｅが供給された走査線Ｇに接続されたセグメント画素ＳＧにおいては、スイッチング素子Ｑ７がオンされる。これによれば、これらセグメント画素ＳＧでは、信号線Ｓに供給された画素信号Ｓｉｇを画素メモリＭＡに書き込むことができる。
【0076】
以下では、一般的な表示装置を比較例にして、本実施形態に係る表示装置１の効果について説明する。なお、比較例は、本実施形態に係る表示装置１が奏し得る効果の一部を説明するためのものであって、比較例と本実施形態とで共通する構成や効果を本願発明の範囲から除外するものではない。
【0077】
一般的な表示装置においては、ユーザのタッチを検出するための検出電極は表示部に配置されることが多い。これによれば、表示部に表示された画像に対するユーザのタッチを検出することが可能である。しかしながら、複数の検出電極が表示部に配置されてしまうと、隣接する二つの検出電極間のスリットがすじむらとして視認されてしまう可能性がある。
【0078】
そこで、上記した問題を解消するために、複数の検出電極を非表示部に配置することが検討されている。これによれば、検出電極の形成に伴うスリットが表示部に形成されることはなく、すじむらは発生しない。
【0079】
その一方で、複数の検出電極Ｒｘを非表示部ＮＤＡに配置する場合、これら検出電極Ｒｘは、非表示部ＮＤＡに配置される周辺回路の影響を受けやすく、タッチの誤検出が発生してしまう場合がある。具体的には、非表示部ＮＤＡに配置される検出電極Ｒｘと周辺回路との間には液晶層ＬＣが存在しており、この液晶層ＬＣに含まれる液晶分子の配向状態は周辺回路の電位に起因して局所的に変化してしまうことがある。電極同士が対向している関係上、検出電極と水平ドライバとの間には一定の寄生容量が発生することとなるが、誘電体たる液晶分子の配向状態が局所的に変化してしまうと、その部分だけ他の部分とは寄生容量が異なってしまうことになり、その容量変化を検出電極Ｒｘが検出してしまい、タッチの誤検出が発生してしまう場合がある。
【0080】
しかしながら、本実施形態の表示装置１には、検出電極ＲＸと水平ドライバ３（ラインメモリＭＢを含む水平ドライバ３）との間に、所定の電位を有するシールド電極ＳＥが配置されるため、当該シールド電極ＳＥにおいて、検出電極ＲＸに対する水平ドライバ３の影響を遮断することができ、検出電極ＲＸとシールド電極ＳＥとの間で形成される容量を一定に保つことが可能であり、液晶層ＬＣに含まれる液晶分子の配向状態が局所的に変化してしまうことを抑制して、検出電極ＲＸが局所的な容量変化を検出してしまうことを抑制する。これによれば、タッチ検出精度の低下を抑制し、タッチの誤検出を減らすことが可能である。
【0081】
また、一般的な表示装置においては、上記したタッチの誤検出を減らすために、１フレームを、周辺回路を駆動して画像を表示するための表示期間と、タッチを検出するためのタッチ期間とに分け、タッチ期間においては周辺回路を停止させることで、検出電極に対する周辺回路の影響を抑制することが知られている。しかしながら、本実施形態の表示装置１においては、シールド電極ＳＥが検出電極ＲＸに対する水平ドライバ３の影響を遮断することができるため、一般的な表示装置のように、１フレームを表示期間とタッチ期間とに分ける必要がない。以下、図１１を参照して、表示装置１の駆動方法について説明する。
【0082】
図１１は、表示装置１の駆動方法の一例を示すタイミングチャートである。
１フレームが開始されると、バックポーチ期間ｔＢＰを経て、垂直期間ｔＶＤが開始される。
垂直期間ｔＶＤが開始されると、垂直ドライバ４は、図１１に示すように、制御装置から供給される垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ、イネーブル信号ＥＮＢ１およびＥＮＢ２の入力に応じて、走査線Ｇ１～ＧｎにＨレベルの走査信号Ｇａｔｅ１～Ｇａｔｅｎを順に供給する動作を実行する。
１フレームが開始されると、バックポーチ期間ｔＢＰを経て、垂直期間ｔＶＤが開始される。
垂直期間ｔＶＤが開始されると、垂直ドライバ４は、図１１に示すように、制御装置から供給される垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ、イネーブル信号ＥＮＢ１およびＥＮＢ２の入力に応じて、走査線Ｇ１～ＧｎにＨレベルの走査信号Ｇａｔｅ１～Ｇａｔｅｎを順に供給する動作を実行する。
【0083】
一方で、水平ドライバ３は、図１１に示すように、制御装置から供給される水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫの入力に応じて、ラインメモリＭＢにラッチされている画像データＤａｔａに基づく画素信号Ｓｉｇを信号線Ｓに供給しつつ、次の水平ラインの画像データＤａｔａに基づく画素信号ＳｉｇをラインメモリＭＢにラッチする通常動作（Normal operation）を実行する。
【0084】
垂直期間ｔＶＤが終了すると、フロントポーチ期間ｔＦＰを経て、次の１フレームに遷移し、垂直ドライバ４および水平ドライバ３は、同様な動作を繰り返し実行する。
【0085】
図１１に示すように、検出電極ＲＸには、任意のタイミングで制御装置から駆動パルスが入力される。検出電極ＲＸは、駆動パルスの入力に応じて検出信号を読み出し、これを制御装置に出力する。これによれば、制御装置は、表示装置１に配置された複数の検出電極ＲＸのうち、タッチされた検出電極ＲＸを判別することが可能である。
【0086】
なお、図１１に示すように、シールド電極ＳＥにはＧＮＤ電圧が常に供給され、電位が固定されている。これによれば、シールド電極ＳＥは、検出電極ＲＸに対する水平ドライバ３の影響を遮断することが可能である。
【0087】
以上説明したように、本実施形態の表示装置１においては、シールド電極ＳＥが検出電極ＲＸに対する水平ドライバ３の影響を遮断することができるため、一般的な表示装置のように、１フレームを表示期間とタッチ期間とに分ける必要がないという利点を得ることが可能である。換言すれば、検出電極ＲＸを利用したタッチ検出動作と、画像を表示するための表示動作とを同期させる必要がないという利点を得ることが可能である。
【0088】
なお、図１２のタイミングチャートに示すように、シールド電極ＳＥには、検出電極ＲＸに駆動パルスが入力されるタイミングに、当該駆動パルスと同相の信号が入力されてもよい。これによれば、検出電極ＲＸとシールド電極ＳＥとの間で形成される容量をキャンセルすることができ、図１１に示した駆動方法に比べて、Ｓ／Ｎ比を向上させることが可能である。
【0089】
以上説明した本実施形態では、例えば図６に示したように、検出電極ＲＸは透明基板２０の主面２０Ａ側に配置されている（換言すると、共通電極ＣＥと同層に配置されている）としたが、図１３に示すように、検出電極ＲＸは透明基板２０の主面２０Ｂ側に配置されていても構わない。この場合、シールド電極ＳＥは、図６の場合と同様に第１基板ＳＵＢ１側に配置されていてもよいが、望ましくは、第２基板ＳＵＢ２の透明基板２０の主面２０Ａ側、より詳しくは、表示部ＤＡ側の共通電極ＣＥと同層に配置されている方がよい。これによれば、シールド電極ＳＥと水平ドライバ３との間で形成される容量を小さくすることができ、消費電力を抑制することが可能である。なお、シールド電極ＳＥが第２基板ＳＵＢ２側に配置される場合、シールド電極ＳＥは、シール３０の中に混ぜ込まれる上記ビーズ３１により、シールド電極端子部ＳＴおよびシールド電極配線ＳＬと電気的に接続される。なお、図１３中では、接着層ＯＣＡおよび偏光板ＰＰが検出電極ＲＸの上に配置されており、検出電極ＲＸはこれら層により保護されている。以上説明した図１３に示す構成であっても、検出電極ＲＸと水平ドライバ３との間にシールド電極ＳＥが配置されている点に変わりはないため、当該シールド電極ＳＥにおいて、検出電極ＲＸに対する水平ドライバ３の影響を遮断することができ、タッチ検出精度の低下を抑制することが可能である。
【0090】
以上説明した本実施形態では、例えば図６に示したように、検出電極ＲＸは非表示部ＮＤＡのみに配置されているとしたが、図１４に示すように、非表示部ＮＤＡに配置される検出電極ＲＸとは別に、表示部ＤＡに一つの検出電極ＲＸがさらに配置されていても構わない。表示部ＤＡの一つの検出電極ＲＸは、例えば、透明基板２０の主面２０Ｂ側に配置され、表示部ＤＡ全体をカバーする。なお、図１４中では、接着層ＯＣＡおよび偏光板ＰＰが表示部ＤＡの一つの検出電極ＲＸの上に配置されており、当該検出電極ＲＸはこれら層により保護されている。
【0091】
表示部ＤＡに配置される検出電極ＲＸは一つであるため、上記したスリットが存在せず、当該スリットに起因したすじむらは発生しない。一方で、表示部ＤＡに配置される検出電極ＲＸは一つであることから、当該検出電極ＲＸは表示部ＤＡのどの位置がタッチされたかを判別することはできないものの、表示部ＤＡがタッチされたか否かを判別することは可能であるため、例えば、表示部ＤＡがタッチされたことに伴い表示装置１に特定の動作を実行させる機能、などを実装することが可能である。
【0092】
なお、非表示部ＮＤＡにおいて、検出電極ＲＸと水平ドライバ３との間にシールド電極ＳＥが配置されている点に変わりはないため、当該シールド電極ＳＥにおいて、検出電極ＲＸに対する水平ドライバ３の影響を遮断することができ、タッチ検出精度の低下を抑制することも可能である。つまり、図１４に示す構成によれば、非表示部ＮＤＡに配置された複数の検出電極ＲＸのタッチ検出精度の低下を抑制しつつも、表示部ＤＡに配置された一つの検出電極ＲＸを利用した機能の実装を実現させることが可能である。
【0093】
以上説明した本実施形態では、自己容量方式を利用したタッチ検出機能付きの表示装置１について説明したが、これに限定されず、例えば図１５に示すように、表示部ＤＡに配置された一つの電極を駆動電極ＴＸとし、非表示部ＮＤＡに配置された複数の電極を検出電極ＲＸとすることで、相互容量方式のタッチ検出機能付きの表示装置１を実現させることも可能である。なお、図１５中では、接着層ＯＣＡおよび偏光板ＰＰが駆動電極ＴＸの上に配置されており、駆動電極ＴＸはこれら層により保護されている。図１５に示した場合においても、検出電極ＲＸと水平ドライバ３との間にシールド電極ＳＥが配置されている点に変わりはないため、当該シールド電極ＳＥにおいて、検出電極ＲＸに対する水平ドライバ３の影響を遮断することができ、タッチ検出精度の低下を抑制することが可能である。なお、検出電極ＲＸと駆動電極ＴＸの位置は互いに入れ替えるとしてもよい。
【0094】
以上説明した本実施形態では、第１基板ＳＵＢ１と第２基板ＳＵＢ２とが、上記ビーズ３１が混ぜ込まれたシール３０により接着される場合について説明したが、これに限定されず、第１基板ＳＵＢ１と第２基板ＳＵＢ２とは、上記ビーズ３１が混ぜ込まれていないシールにより接着されてもよい。この場合、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間の導通は、導通させたい部分にのみ導通材を付加し、その周囲をシールで囲むことによって実現される。これによれば、検出電極ＲＸが、シールド電極ＳＥが通るためのコンタクトホールＣＨと平面視において重畳していたとしても、検出電極ＲＸとシールド電極ＳＥとが電気的に接続されてしまうことがないため、例えば図１６に示すように、検出電極ＲＸの形状を全て円弧形状にすることができ、タッチ検出可能な領域を拡張することが可能である。
【0095】
以上説明した本実施形態では、シールド電極ＳＥは、表示部ＤＡを囲むように配置されているとしたが、例えば図１７に示すように、水平ドライバ３と平面視において重畳する位置にのみ配置されるとしてもよい。かかる構成によれば、シールド電極ＳＥは、少なくとも検出電極ＲＸに対する水平ドライバ３の影響を遮断することができる。
【0096】
以上説明した本実施形態では、図２に示したように、各種配線が、シールド電極配線ＳＬ、検出電極配線ＲＬ、共通電極配線ＣＬの順に、内側から外側に向かって配置されている場合について説明したが、これに限定されず、各種配線は、例えば図１８に示すように、検出電極配線ＲＬ、シールド電極配線ＳＬ、共通電極配線ＣＬの順に、内側から外側に向かって配置されてもよい。なお、一点鎖線で囲まれる領域には検出電極端子部ＲＴが配置され、点線で囲まれる領域にはシールド電極端子部ＳＴが配置され、太線で囲まれる領域には共通電極端子部ＣＴが配置されている。
【0097】
この場合、図１８に示すように、検出電極配線ＲＬと検出電極端子部ＲＴとを接続するための多数のコンタクトホールＣＨＲと、シールド電極配線ＳＬとシールド電極端子部ＳＴとを接続するための多数のコンタクトホールＣＨＳと、共通電極配線ＣＬと共通電極端子部ＣＴとを接続するための多数のコンタクトホールＣＨＣとは、表示装置１の外周に沿った方向に一直線に並んで配置される。コンタクトホールＣＨＲ、ＣＨＳおよびＣＨＣを一直線に並べて配置するために、シールド電極配線ＳＬは、本体部ＳＬａから分岐し、検出電極配線ＲＬや共通電極配線ＣＬと同一直線状に並ぶ分岐部ＳＬｂを備えている。分岐部ＳＬｂは本体部ＳＬａと並んで設けられ、複数の接続部ＳＬｃを介してこれら分岐部ＳＬｂと本体部ＳＬａとは接続されている。コンタクトホールＣＨＣがこの分岐部ＳＬｂに形成されることにより、コンタクトホールＣＨＲ、ＣＨＳおよびＣＨＣを、表示装置１の外周に沿った方向に一直線に並べて配置することが可能である。
【0098】
以上説明したように、表示装置１は、デジタル信号Ｓｉｇを記憶可能な画素メモリＭＡを備える複数の画素ＰＸ（副画素ＳＰ、セグメント画素ＳＧ）が配置された表示部ＤＡと、表示部ＤＡを囲む非表示部ＮＤＡと、非表示部ＮＤＡに配置され、複数の画素メモリＭＡにデジタル信号Ｓｉｇを供給する水平ドライバ３と、水平ドライバ３と対向して配置される複数の検出電極ＲＸと、水平ドライバ３と複数の検出電極ＲＸとの間に配置され、所定電位を有するシールド電極ＳＥと、を備える。
【0099】
上記した構成の表示装置１によれば、複数の検出電極Ｒｘは、表示部ＤＡではなく非表示部ＮＤＡに配置されるため、上記したスリットが存在せず、当該スリットに起因したすじむらの発生を抑制することが可能である。また、検出電極ＲＸと水平ドライバ３との間には、常に一定の電圧が供給され、電位が固定されているシールド電極ＳＥが配置されているため、当該シールド電極ＳＥにおいて、検出電極ＲＸに対する水平ドライバ３の影響を遮断することができ、検出電極ＲＸとシールド電極ＳＥとの間で形成される容量を一定に保つことが可能であり、液晶層ＬＣに含まれる液晶分子の配向状態が局所的に変化してしまうことを抑制して、検出電極ＲＸが局所的な容量変化を検出してしまうことを抑制する。これによれば、タッチ検出精度の低下を抑制することが可能である。
【0100】
以上説明した一実施形態によれば、画像を表示する際の表示品位とタッチによる優れた操作性との両立を実現し得る表示装置を提供することが可能である。
【0101】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0102】
１…表示装置、３…水平ドライバ、４…垂直ドライバ、ＤＡ…表示部、ＮＤＡ…非表示部、ＳＵＢ１…第１基板、ＳＵＢ２…第２基板、ＲＬ…検出電極配線、ＲＴ…検出電極端子部、ＲＸ…検出電極、ＣＬ…共通電極配線、ＣＴ…共通電極端子部、ＣＥ…共通電極、ＳＬ…シールド電極配線、ＳＥ…シールド電極、ＣＨ…コンタクトホール。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】