特開 2022-34552 分布乱数生成器、及び乱数生成の方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022034552

(43)【公開日】2022-03-03

(54)【発明の名称】分布乱数生成器、及び乱数生成の方法

(51)【国際特許分類】

   G06F 7/58 20060101AFI20220224BHJP

【ＦＩ】

G06F7/58 620

【審査請求】有

【請求項の数】19

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2021133069

(22)【出願日】2021-08-18

(31)【優先権主張番号】16/995,951

(32)【優先日】2020-08-18

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】508197206

【氏名又は名称】新唐科技股▲ふん▼有限公司

(74)【代理人】

【識別番号】110000291

【氏名又は名称】特許業務法人コスモス国際特許商標事務所

(72)【発明者】

【氏名】キルシュナー，ユヴァル

(72)【発明者】

【氏名】ゴーラン，タミル

(57)【要約】      （修正有）

【課題】高スループットおよび高レベルのランダム性で乱数を生成するＲＮＧを提供する。
【解決手段】集積回路において、分布乱数生成器（ＲＮＧ）は、第１の周波数範囲でそれぞれのＨＦクロック信号を生成する第１の複数の高周波クロックジェネレータ４０、第１の周波数範囲よりも低い第２の周波数範囲でそれぞれのＬＦクロック信号を生成する第２の複数の低周波クロックジェネレータ４４、ＨＦクロック信号及びＬＦクロック信号からそれぞれのランダムビットシーケンスを導出する第３の複数のデジタル乱数生成回路（ＤＲＮＧ）及びＤＲＮＧによって生成されたランダムビットシーケンスからランダムビットの出力シーケンスを生成するマルチプレクサ３６を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の周波数範囲でそれぞれのＨＦクロック信号を生成するように構成された第１の複数の高周波（Ｈｉｇｈ－Ｆｒｅｑｕｅｎｃｙ；ＨＦ）クロックジェネレータ、
前記第１の周波数範囲よりも低い第２の周波数範囲でそれぞれのＬＦクロック信号を生成するように構成された第２の複数の低周波（Ｌｏｗ－Ｆｒｅｑｕｅｎｃｙ；ＬＦ）クロックジェネレータ、
（ｉ）ＨＦクロック信号の中から取り出されたそれぞれのＨＦクロック信号、および（ｉｉ）ＨＦクロック信号の中から取り出されたそれぞれのＬＦクロック信号からそれぞれのランダムビットシーケンスを導出するようにそれぞれ構成された第３の複数のデジタル乱数生成回路（Ｄｉｇｉｔａｌ Ｒａｎｄｏｍ－Ｎｕｍｂｅｒ Ｇｅｎｅｒａｔｏｒ ｃｉｒｃｕｉｔ；ＤＲＮＧ）、および
前記ＤＲＮＧによって生成されたランダムビットシーケンスからランダムビットの出力シーケンスを生成するように構成されたマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）を含む乱数生成器（Ｒａｎｄｏｍ－Ｎｕｍｂｅｒ Ｇｅｎｅｒａｔｏｒ；ＲＮＧ）。

【請求項2】

所与のＤＲＮＧは、（ｉ）前記それぞれのＨＦクロック信号によってクロッキングされたそれぞれの線形フィードバックシフトレジスタ（ＬＦＳＲ）、および（ｉｉ）それぞれのＬＦクロック信号に従ってそれぞれのＬＦＳＲの出力をサンプリングするように構成されたそれぞれのフリップフロップ（ＦＦ）を含む請求項１に記載のＲＮＧ。

【請求項3】

前記ＬＦＳＲのうちの少なくとも２つは、（ｉ）初期シード（ｓｅｅｄ）、（ｉｉ）フィードバックタップ（ｆｅｅｄｂａｃｋ－ｔａｐ）構成、および（ｉｉｉ）カスケードされたＦＦ（ｃａｓｃａｄｅｄ Ｆｌｉｐ－Ｆｌｏｐ）の数のうちの１つ以上が互いに異なる請求項２に記載のＲＮＧ。

【請求項4】

所与のＤＲＮＧは、それぞれのＬＦクロック信号に従ってそれぞれのＨＦクロック信号をサンプリングするように構成されたそれぞれのフリップフロップ（ＦＦ）を含む請求項１に記載のＲＮＧ。

【請求項5】

前記ＤＲＮＧは、入力クロック信号のそれぞれの異なるペアが提供され、各ペアは、それぞれのＨＦクロック信号およびそれぞれのＬＦクロック信号を含む請求項１に記載のＲＮＧ。

【請求項6】

前記ＨＦクロックジェネレータ、前記ＬＦクロックジェネレータ、および前記ＤＲＮＧは、集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＩＣ）の領域にわたって空間的に分散される請求項１に記載のＲＮＧ。

【請求項7】

アナログノイズを１つ以上の前記ＨＦクロックジェネレータおよび前記ＬＦクロックジェネレータに加えるように構成された１つ以上のアナログノイズ源（ａｎａｌｏｇ ｎｏｉｓｅ ｓｏｕｒｃｅ）をさらに含む請求項１に記載のＲＮＧ。

【請求項8】

前記マルチプレクサは、前記ＤＲＮＧ間でランダムに交替する多重化順序でランダムビットシーケンスを多重化するように構成される請求項１に記載のＲＮＧ。

【請求項9】

前記マルチプレクサは、１つ以上の前記ランダムビットシーケンスの選択されたビットから前記多重化順序を導出するように構成される請求項８に記載のＲＮＧ。

【請求項10】

前記ＨＦクロックジェネレータおよび前記ＬＦクロックジェネレータはペアに配置され、各ペアはそれぞれのＨＦクロックジェネレータおよびそれぞれのＬＦクロックジェネレータを含む請求項１に記載のＲＮＧ。

【請求項11】

前記ＨＦクロックジェネレータのうちの少なくとも２つは、互いに周波数が異なるＨＦクロック信号を生成するように構成される請求項１に記載のＲＮＧ。

【請求項12】

前記ＬＦクロックジェネレータのうちの少なくとも２つは、互いに周波数が異なるＬＦクロック信号を生成するように構成される請求項１に記載のＲＮＧ。

【請求項13】

前記ＨＦクロックジェネレータのうちの少なくとも２つは、異なる時間にアクティブ化されるように構成される請求項１に記載のＲＮＧ。

【請求項14】

前記ＬＦクロックジェネレータのうちの少なくとも２つは、異なる時間にアクティブ化されるように構成される請求項１に記載のＲＮＧ。

【請求項15】

第１の周波数範囲で第１の複数の高周波（Ｈｉｇｈ－Ｆｒｅｑｕｅｎｃｙ；ＨＦ）クロック信号を生成するステップ、
前記第１の周波数範囲よりも低い第２の周波数範囲で第２の複数の低周波（Ｌｏｗ－Ｆｒｅｑｕｅｎｃｙ；ＬＦ）クロック信号を生成するステップ、
第３の複数のランダムビットシーケンスが導出され、各ランダムビットシーケンスは、（ｉ）前記第１の複数からのそれぞれのＨＦクロック信号、および（ｉｉ）前記第２の複数からのそれぞれのＬＦクロック信号から導出されるステップ、および
前記ランダムビットシーケンスからランダムビットの出力シーケンスを生成するステップを含む乱数生成の方法。

【請求項16】

前記第３の複数の所与のランダムビットシーケンスを導出するステップは、（ｉ）それぞれのＨＦクロック信号によって線形フィードバックシフトレジスタ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ；ＬＦＳＲ）をクロックするステップ、および（ｉｉ）それぞれのＬＦクロック信号に従って、それぞれのフリップフロップ（Ｆｌｉｐ－Ｆｌｏｐ；ＦＦ）によってそれぞれのＬＦＳＲの出力をサンプリングするステップを含む請求項１５に記載の方法。

【請求項17】

前記第３の複数の所与のランダムビットシーケンスを導出するステップは、前記それぞれのＬＦクロック信号に従って、それぞれのフリップフロップ（ＦＦ）によって前記それぞれのＨＦクロック信号をサンプリングするステップを含む請求項１５に記載の方法。

【請求項18】

前記出力シーケンスの生成は、ランダムビットシーケンス間でランダムに交替する多重化順序でランダムビットシーケンスを多重化するステップを含む請求項１５に記載の方法。

【請求項19】

前記ランダムビットシーケンスの多重化は、１つ以上の前記ランダムビットシーケンスの選択されたビットから前記多重化順序を導出するステップを含む請求項１８に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、乱数生成に関するものであり、特に、複数の乱数生成器を用いてランダムビットシーケンスを生成する方法およびシステムに関するものである。

【背景技術】

【0002】

乱数生成のための様々な技術が当技術分野では知られている。例えば、米国特許第４，９０５，１７６は、暗号攻撃（ｃｒｙｐｔｏｇｒａｐｈｉｃ ａｔｔａｃｋ）を受けない乱数生成器を記載している。乱数生成器の動作原理は、自走式リングオシレータからの様々な周波数で動作する疑似乱数生成器（ｒｉｎｇ ｏｓｃｉｌｌａｔｏｒ）の出力の低周波サンプリングに基づいている。

【発明の概要】

【0003】

本明細書に記載される本発明の実施形態は、第１の複数の高周波（Ｈｉｇｈ－Ｆｒｅｑｕｅｎｃｙ；ＨＦ）クロックジェネレータ、第２の複数の低周波（Ｌｏｗ－Ｆｒｅｑｕｅｎｃｙ；ＬＦ）クロックジェネレータ、第３の複数のデジタル乱数生成回路（Ｄｉｇｉｔａｌ Ｒａｎｄｏｍ－Ｎｕｍｂｅｒ Ｇｅｎｅｒａｔｏｒ ｃｉｒｃｕｉｔ；ＤＲＮＧ）、およびマルチプレクサを含む乱数生成器（Ｒａｎｄｏｍ－Ｎｕｍｂｅｒ Ｇｅｎｅｒａｔｏｒ；ＲＮＧ）を提供する。ＨＦクロックジェネレータは、第１の周波数範囲でそれぞれのＨＦクロック信号を生成するように構成される。ＬＦクロックジェネレータは、第１の周波数範囲よりも低い第２の周波数範囲でそれぞれのＬＦクロック信号を生成するように構成される。各ＤＲＮＧは、（ｉ）ＨＦクロック信号の中から取り出されたそれぞれのＨＦクロック信号、および（ｉｉ）ＨＦクロック信号の中から取り出されたそれぞれのＬＦクロック信号からそれぞれのランダムビットシーケンスを導出するように構成される。マルチプレクサは、ＤＲＮＧによって生成されたランダムビットシーケンスからランダムビットの出力シーケンスを生成するように構成される。

【0004】

いくつかの実施形態では、所与のＤＲＮＧは、（ｉ）それぞれのＨＦクロック信号によってクロックされたそれぞれの線形フィードバックシフトレジスタ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ；ＬＦＳＲ）、および（ｉｉ）それぞれのＬＦクロック信号に従ってそれぞれのＬＦＳＲの出力をサンプリングするように構成されたそれぞれのフリップフロップ（Ｆｌｉｐ－Ｆｌｏｐ；ＦＦ）を含む。様々な実施形態では、ＬＦＳＲのうちの少なくとも２つは、（ｉ）初期シード（ｓｅｅｄ）、（ｉｉ）フィードバックタップ（ｆｅｅｄｂａｃｋ－ｔａｐ）構成、および（ｉｉｉ）カスケードされたＦＦ（ｃａｓｃａｄｅｄ Ｆｌｉｐ－Ｆｌｏｐ）の数のうちの１つ以上が互いに異なる。代替の実施形態では、所与のＤＲＮＧは、それぞれのＬＦクロック信号に従ってそれぞれのＨＦクロック信号をサンプリングするように構成されたそれぞれのフリップフロップ（ＦＦ）を含む。

【0005】

開示された実施形態では、ＤＲＮＧは、入力クロック信号のそれぞれの異なるペアが提供され、各ペアは、それぞれのＨＦクロック信号およびそれぞれのＬＦクロック信号を含む。一実施形態では、ＨＦクロックジェネレータ、ＬＦクロックジェネレータ、およびＤＲＮＧは、集積回路（Ｉｎｔｅｒｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＩＣ）の領域にわたって空間的に分散される。いくつかの実施形態では、ＲＮＧは、アナログノイズを１つ以上のＨＦクロックジェネレータおよびＬＦクロックジェネレータに加えるように構成された１つ以上のアナログノイズ源（ａｎａｌｏｇ ｎｏｉｓｅ ｓｏｕｒｃｅ）をさらに含む。

【0006】

いくつかの実施形態では、マルチプレクサは、ＤＲＮＧ間でランダムに交替する多重化順序でランダムビットシーケンスを多重化するように構成される。例示的な実施形態では、マルチプレクサは、１つ以上のランダムビットシーケンスの選択されたビットから多重化順序を導出するように構成される。

【0007】

一実施形態では、ＨＦクロックジェネレータおよびＬＦクロックジェネレータはペアに配置され、各ペアはそれぞれのＨＦクロックジェネレータおよびそれぞれのＬＦクロックジェネレータを含む。もう１つの実施形態では、ＨＦクロックジェネレータのうちの少なくとも２つは、互いに周波数が異なるＨＦクロック信号を生成するように構成される。追加的または代替的に、ＬＦクロックジェネレータのうちの少なくとも２つは、互いに周波数が異なるＬＦクロック信号を生成するように構成され得る。さらに追加的または代替的に、ＨＦクロックジェネレータのうちの少なくとも２つは、異なる時間にアクティブ化されるように構成され得る。さらにもう１つ実施形態では、ＬＦクロックジェネレータのうちの少なくとも２つは、異なる時間にアクティブ化されるように構成され得る。

【0008】

また、本発明の一実施形態による、第１の周波数範囲で第１の複数の高周波（ＨＦ）クロック信号を生成するステップ、および第１の周波数範囲よりも低い第２の周波数範囲で第２の複数の低周波（ＬＦ）クロック信号を生成するステップを含む乱数生成の方法がさらに提供される。第３の複数のランダムビットシーケンスが導出され、各ランダムビットシーケンスは、（ｉ）第１の複数からのそれぞれのＨＦクロック信号、および（ｉｉ）第２の複数からのそれぞれのＬＦクロック信号から導出される。ランダムビットの出力シーケンスは、ランダムビットシーケンスから生成される。

【図面の簡単な説明】

【0009】

添付の図面とともに以下の詳細な説明及び実施例を検討することで、本発明をより完全に理解できる。

【図1】図１は、本発明の一実施形態による、分布乱数生成器を含む集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）を模式的に示したブロック図である。

【図2】図２は、本発明の一実施形態による、分布乱数生成の方法を模式的に示したフローチャートである。

【発明を実施するための形態】

【0010】

概観
本明細書に記載された本発明の実施形態は、乱数生成のための改善された方法および回路を提供する。開示された 乱数生成器（Ｒａｎｄｏｍ－Ｎｕｍｂｅｒ Ｇｅｎｅｒａｔｏｒ；ＲＮＧ）は、高スループットおよび高レベルのランダム性で乱数を生成する。開示された乱数生成器も、ランダムビットの出力シーケンスのランダム性を低下または減少させようとする敵対的攻撃に対して高い回復力がある。

【0011】

いくつかの実施形態では、ＲＮＧは、複数の自走式高周波（ＨＦ）クロックジェネレータおよび複数の自走式低周波（ＬＦ）クロックジェネレータを含む。ＨＦクロックジェネレータは、第１の周波数範囲（例えば、ＭＨＺのオーダー）でそれぞれのＨＦクロック信号を生成するように構成される。ＬＦクロックジェネレータは、第１の周波数範囲より低い（例えば、ＫＨｚのオーダー）第２の周波数範囲でそれぞれのＬＦクロック信号を生成するように構成される。いくつかの実施形態では、アナログノイズ源（ａｎａｌｏｇ ｎｏｉｓｅ ｓｏｕｒｃｅ）は、任意のクロックジェネレータに加えられることができる。そのようなノイズの付加は、ＬＦクロックジェネレータに特に効果的である。

【0012】

ＲＮＧは、複数のデジタル乱数生成回路（Ｄｉｇｉｔａｌ Ｒａｎｄｏｍ－Ｎｕｍｂｅｒ Ｇｅｎｅｒａｔｏｒ ｃｉｒｃｕｉｔ；ＤＲＮＧ）をさらに含む。各ＤＲＮＧは、入力として｛ＨＦクロック信号、ＬＦクロック信号｝の選択されたペアが提供される。通常、異なるＤＲＮＧには、異なる｛ＨＦクロック信号、ＬＦクロック信号｝ペアが提供されるが、任意の個別のクロック信号（ＨＦまたはＬＦ）が、複数のＤＲＮＧを駆動するように用いられることもできる。

【0013】

各ＤＲＮＧは、それに提供されるＨＦクロック信号およびＬＦクロック信号を用いて、それぞれのランダムビットシーケンスを生成するように構成されている。いくつかの実施形態では、各ＤＲＮＧは、それぞれのＨＦクロック信号によってクロックされた線形フィードバックシフトレジスタ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ；ＬＦＳＲ）、およびそれぞれのＬＦクロック信号に従ってＬＦＳＲの出力をサンプリングするフリップフロップ（Ｆｌｉｐ－Ｆｌｏｐ；ＦＦ）を含む。ＬＦＳＲの出力は、実際のＬＦＳＲクロックレートよりもはるかに低いレートでサンプリングされており、且つＬＦサンプリングクロックは通常ノイズが多いため、生成されるランダムビットシーケンスは実に非常にランダムなものとなる。

【0014】

乱数生成器は、ＤＲＮＧによって生成されたランダムビットシーケンスからランダムビットの出力シーケンスを生成するように構成されたマルチプレクサをさらに含む。複数のＤＲＮＧの出力を多重化（ｍｕｌｔｉｐｌｅｘｉｎｇ）することにより、開示されたＲＮＧは乱数の高スループットを提供することができる。いくつかの実施形態では、マルチプレクサは、ＤＲＮＧ間でランダムに交替する多重化順序を用いることによって、その出力のランダム性をさらに高める。

【0015】

クロックジェネレータ（ＨＦおよびＬＦ）はフリーランニングであり、互いに同期しておらず、ノイズが多いため、且つ各ＤＲＮＧには｛ＨＦクロック信号、ＬＦクロック信号｝の異なる組み合わせが提供されているため、異なるＤＲＮＧで生成されたランダムビットシーケンスは、互いにほとんどまたは全く相関関係がない。そのため、マルチプレクサによって生成されたビットの多重化シーケンスは、高度なランダム性を有する。

【0016】

同じＨＦクロック信号とＬＦクロック信号を異なる組み合わせで再利用することにより、ランダム性を損なうことなく、少数のＨＦおよびＬＦクロックジェネレータを用いて多数のＤＲＮＧを駆動することができる。この機能は、ＲＮＧのコスト、サイズ、および消費電力を削減する。

【0017】

いくつかの実施形態では、ＲＮＧは、集積回路（Ｉｎｔｅｒｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＩＣ）の一部として実装され、様々なＲＮＧ要素（ＨＦクロックジェネレータ、ＬＦクロックジェネレータ、およびＤＲＮＧ）は、ＩＣ領域全体に空間的に分散される。その結果、異なるクロックジェネレータが異なる統計値を有するアナログノイズを拾い、異なるクロック信号の相関を低減するのに役立つ。さらに、ＩＣ２０の特定の領域に対する攻撃が、１つ以上のＤＲＮＧの出力に影響を与える可能性は低い。攻撃によって特定のＤＲＮＧが決定論的なシーケンスを出力することに成功した場合でも、全体的なＲＮＧ出力は非常にランダムなままである。この特性は、多重化順序がランダムなとき、さらに強化される。

【0018】

開示されたＲＮＧの様々な例示的な実施および変更が説明される。
システムの説明

【0019】

図１は、本発明の一実施形態による、分布乱数生成器（Ｒａｎｄｏｍ－Ｎｕｍｂｅｒ Ｇｅｎｅｒａｔｏｒ；ＲＮＧ）２４を含む集積回路（Ｉｎｔｅｒｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＩＣ）２０を概略的に示すブロック図である。様々な実施形態において、ＩＣ２０は、例えば、安全なコントローラ、安全なメモリデバイス、または乱数を利用する任意の他のタイプのＩＣを含み得る。明確にするために、ＲＮＧ２４以外の回路は図より省略されている。他の実施形態では、ＩＣ２０は、乱数生成専用であり得る。

【0020】

ＲＮＧ２４は、２つ以上のアナログＲＮＧ回路（ＡＲＮＧ）２８を含み、本例では、２つのＡＲＮＧは、２８Ａおよび２８Ｂと表示される。各ＡＲＮＧは、それぞれの高周波（図１のＨＦと表示）クロック信号およびそれぞれの低周波（図１のＬＦと表示）クロック信号を生成するように構成されている。いくつかの実施形態では、ＬＦクロック信号周波数は、ＫＨｚのオーダーであり、ＨＦクロック信号の周波数はＭＨｚのオーダーであるが、任意の他の適切な周波数範囲が用いられることもできる。

【0021】

ＲＮＧ２４は、２つ以上のデジタルＲＮＧ回路（ＤＲＮＧ）３２をさらに含み、本例では、４つのＤＲＮＧは、３２Ａ～３２Ｄと表示される各ＤＲＮＧ３２は、それぞれのＨＦクロック信号およびそれぞれのＬＦクロック信号からランダムビットシーケンスを導出するように構成される。所与のＤＲＮＧ３２に提供されたＨＦクロック信号およびＬＦクロック信号は、同じＡＲＮＧ２８または異なるＡＲＮＧ２８によって生成され得る。所与のクロック信号（ＨＦクロック信号またはＬＦクロック信号）は、単一のＤＲＮＧ３２または複数のＤＲＮＧ３２に提供され得る。通常、異なるＤＲＮＧ３２は、異なるペアの｛ＨＦクロック信号、ＬＦクロック信号｝が提供される。

【0022】

ＲＮＧ２４は、コンバイナ（ｃｏｍｂｉｎｅｒ）とも呼ばれるマルチプレクサ３６をさらに含む。マルチプレクサ３６は、図１のＲＮＧ ＯＵＴと表示されたランダムビットの高速シーケンスを出力するように、ＤＲＮＧ３２によって生成されたランダムビットシーケンスを多重化するように構成される。このシーケンスは、ＲＮＧ２４の出力として提供される。以下に説明するように、マルチプレクサ３６は通常、複数の入力のうちから１つの入力を選択する単純なＭＵＸではなく、ビットまたはビットのグループを連結してランダムなビットストリーム（ｒａｎｄｏｍ ｂｉｔ ｓｔｒｅａｍ）を形成する回路である。

【0023】

図１の下部の挿入図は、ＡＲＮＧ２８とＤＲＮＧ３２の内部構造を示している。ＡＲＮＧ２８ＢとＤＲＮＧ３２Ｄは例として示されており、他のＡＲＮＧとＤＲＮＧはそれぞれ、通常、同様の内部構造を有する。

【0024】

左側の挿入図に見られるように、各ＡＲＮＧ２８は、（ｉ）それぞれのＨＦクロック信号（図１のＨＦ ＯＵＴと表示）を生成するそれぞれのＨＦ自走クロックジェネレータ４０、および（ｉｉ）それぞれのＬＦクロック信号（図１のＬＦ ＯＵＴと表示）を生成するそれぞれのＬＦ自走クロックジェネレータ４４を含む。通常、所与のＡＲＮＧ２８内のクロックジェネレータ４０および４４は、互いに同期されておらず、他のＡＲＮＧ２８のクロックジェネレータ４０および４４と同期されていない。

【0025】

ランダム性を高めるために、いくつかの実施形態では、アナログノイズ（図１のＮＯＩＳＥと表示）が、クロックジェネレータ４０および４４の一方または両方に追加される。アナログノイズは、この目的専用の回路によって意図的に生成されることができる。ノイズは、クロックジェネレータの供給電圧（図１のＶＤＤ）に加えられてもよく、またはクロックジェネレータの出力をランダムにするのに役立つ任意の他のポイントに加えられてもよい。あるいは、クロックジェネレータは、追加の回路を必要とせずに、その周囲の環境からアナログノイズを拾うことができる。

【0026】

右側の挿入図に見られるように、各ＤＲＮＧ３２は、それぞれの線形フィードバックシフトレジスタ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ；ＬＦＳＲ）４８およびそれぞれのサンプリングフリップフロップ（Ｆｌｉｐ－Ｆｌｏｐ；ＦＦ）５２を含む。各ＬＦＳＲ４８は、１つ以上のフィードバックタップ（ｆｅｅｄｂａｃｋ－ｔａｐ）を有する複数のＦＦのカスケードを含む。各ＤＲＮＧでは、ＬＦＳＲ４８は、ＤＲＮＧに提供されたＨＦクロック信号（ＨＦ ＩＮと表示）によってクロックされ、従って、ＨＦクロック信号のレートで疑似ランダムシーケンスを出力する。ＦＦ５２は、ＤＲＮＧに提供されたＬＦクロック信号（図１のＬＦ ＩＮと表示）に従って、このレートの一部でＬＦＳＲ４８の出力をサンプリングする。ＦＦ５２の出力（図１のＱ）におけるランダムビットシーケンスは、ＤＲＮＧ（図１のＲＮ ＯＵＴと表示）の出力として提供される。ＲＮ ＯＵＴは、ＬＦクロック信号（ＬＦ ＩＮ）と同じレートである。

【0027】

複数のＤＲＮＧ３２によって生成された複数のＲＮ ＯＵＴランダムビットシーケンスは、マルチプレクサ３６の入力として提供される。マルチプレクサ３６は、複数のＲＮ ＯＵＴランダムビットシーケンスを多重化して、高レートのＲＮＧ ＯＵＴランダムビットシーケンスを生成する。

【0028】

いくつかの実施形態では、ＡＲＮＧ２８およびＤＲＮＧ３２は、意図的に一緒に配置されていないが、ＩＣ２０の領域全体に空間的に分散されている。この空間分布は、いくつかの理由で有利である。例えば、空間的に分散している場合、異なるＡＲＮＧが異なる統計値を有するアナログノイズを拾い、異なるクロック信号（ＨＦまたはＬＦ）の相関を低減するのに役立つ。もう１つの例として、ＩＣ２０の特定の領域に対する悪意のある攻撃が、単一のＡＲＮＧまたはＤＲＮＧにダメージを与える可能性は低い。ＡＲＮＧまたはＤＲＮＧにダメージ与えたことにより、ＡＲＮＧまたはＤＲＮＧが固定または決定論的なビットシーケンスを出力することになっても、他のＡＲＮＧおよびＤＲＮＧは機能しているため、全体的なＲＮＧＯＵＴシーケンスのランダム性を低下させる可能性は非常に低い。

【0029】

様々な実施形態では、マルチプレクサ３６は、ＤＲＮＧ３２によって生成されたランダムビットシーケンスを様々な方法で多重化することができる。図１の構成に示すように、ＤＲＮＧ３２Ａ～３２Ｄの出力をそれぞれｓｔｒｅａｍ１～ｓｔｒｅａｍ４と表示する。いくつかの実施形態では、マルチプレクサ３６は、予め定義された、決定論的な、サイクリック多重化順序でランダムビットシーケンスを多重化する。例えば、マルチプレクサ３６は、ｓｔｒｅａｍ１からｎビット（例えば、ｎ＝２）、次にｓｔｒｅａｍ２からｎビット、次にｓｔｒｅａｍ３からｎビット、次にｓｔｒｅａｍ４からｎビット、次に再びｓｔｒｅａｍ１からｎビットというように出力することができる。任意の他の適切な決定論的な多重化シーケンスは、代替の実施形態で用いられることができる。

【0030】

もう１つの実施形態では、マルチプレクサ３６は、ＤＲＮＧ間でランダムに交替する多重化順序で、ＤＲＮＧ３２によって生成されたランダムビットシーケンスを多重化することができる。本文脈において、「ランダムに交替する」という用語は、（ｉ）１つのランダムビットシーケンスからもう１つのランダムビットシーケンスへの交替の順序がランダムであること、および／または（ｉｉ）アクセスされた時に所与のランダムビットシーケンスから得られたビット数がランダムであることを意味する。例示的な実施形態では、マルチプレクサ３６は、１つ以上のランダムビットシーケンスの選択されたビットからランダムな多重化順序を導出する。例えば、マルチプレクサ３６は、以下のプロセスを実行することができる。
・ｓｔｒｅａｍ１から１ビットを取り出す。ビット値が「０」の場合、ｓｔｒｅａｍ２から２ビットを取り出し、ｓｔｒｅａｍ３からの２ビットと連結し、ｓｔｒｅａｍ４からの２ビットと連結し、ｓｔｒｅａｍ１からの２ビットと連結する。ビット値が「１」の場合、ｓｔｒｅａｍ３から２ビットを取り出し、ｓｔｒｅａｍ１からの２ビットと連結し、ｓｔｒｅａｍ２からの２ビットと連結し、ｓｔｒｅａｍ４からの２ビットと連結する。
・ｓｔｒｅａｍ２から１ビットを取り出す。ビット値が「０」の場合、ｓｔｒｅａｍ１から２ビットを取り出し、ｓｔｒｅａｍ３からの２ビットと連結し、ｓｔｒｅａｍ４からの２ビットと連結し、ｓｔｒｅａｍ２からの２ビットと連結する。ビット値が「１」の場合、ｓｔｒｅａｍ３から２ビットを取り出し、ｓｔｒｅａｍ２からの２ビットと連結し、ｓｔｒｅａｍ４からの２ビットと連結し、ｓｔｒｅａｍ１からの２ビットと連結する。
・ｓｔｒｅａｍ３から１ビットを取り出し、同様の方法でプロセスを続行する。

【0031】

上述の例示的な多重化順序は、単に例として示されている。代替の実施形態では、マルチプレクサ３６は、任意の他の適切な多重化順序、および例えば、１つ以上のＤＲＮＧ３２によって生成されたランダムビットシーケンスの選択されたビットから多重化順序を導出するための任意の他の適切なプロセスを用いることができる。

【0032】

図１に示されるように、ＲＮＧ２４およびその要素の構成は、単に概念を明確にするために描かれた例示的な構成である。代替の実施形態では、任意の他の適切な構成が用いられることができる。例えば、ＲＮＧ２４は、任意の他の適切な数のＡＲＮＧ２８および任意の他の適切な数のＤＲＮＧ３２を含み得る。ＡＲＮＧとＤＲＮＧ間の相互接続スキーム（即ち、どのＨＦクロック信号およびどのＬＦクロック信号を各ＤＲＮＧに提供するかの選択）も、任意の他の適切な方法で設定されることができる。さらに代替的に、ＨＦクロックジェネレータ４０およびＬＦクロックジェネレータ４４は、必ずしも一緒に配置されたペアで配置される必要はない。より一般的には、ＨＦクロックジェネレータ４０の数は、ＬＦクロックジェネレータ４４の数と異なっていてもよい。

【0033】

いくつかの実施形態では、ＨＦクロックジェネレータ４０は、全てが同じ周波数を有するＨＦクロック信号を生成する。他の実施形態では、ＨＦクロックジェネレータのうちの少なくとも２つは、互いに周波数が異なるＨＦクロック信号を生成する。同様に、いくつかの実施形態では、ＬＦクロックジェネレータ４４は、全てが同じ周波数を有するＬＦクロック信号を生成する。他の実施形態では、ＬＦクロックジェネレータのうちの少なくとも２つは、互いに周波数が異なるＬＦクロック信号を生成する。

【0034】

いくつかの実施形態では、ランダム性を高めるために、ＨＦクロックジェネレータ４０のうちの少なくとも２つは、異なる時間にアクティブ化されるように構成される。追加的または代替的に、ＬＦクロックジェネレータ４４のうちの少なくとも２つは、異なる時間にアクティブ化されるように構成され得る。

【0035】

いくつかの実施形態では、全てのＤＲＮＧ３２内の全てのＬＦＳＲ４８は、同じシード（リセット値）に初期化される。もう１つの実施形態では、ＬＦＳＲのうちの少なくとも２つ（場合によっては全てのＬＦＳＲ）が異なるシードに初期化される。例示的な実施形態では、ＬＦＳＲ４８は、互いに独立してそれぞれのランダムな値に初期化される。ランダムシードへの初期化は、例えば、ロジックのリセットなしでＬＦＳＲの１つ以上のＦＦを実行することによって実施され、これによりこれらのＦＦがリセット時に任意の値に設定されることができようになる。

【0036】

いくつかの実施形態では、全てのＤＲＮＧ３２内の全てのＬＦＳＲ４８は、同じフィードバックタップ構成（同じシーケンス生成多項式）を有する。もう１つの実施形態では、ＬＦＳＲ内の少なくとも２つ（場合によっては全てのＬＦＳＲ）は、フィードバックタップ構成において互いに異なる。いくつかの実施形態では、全てのＤＲＮＧ３２内の全てのＬＦＳＲ４８は、同じ数のカスケードされたＦＦを有する。もう１つの実施形態では、少なくとも２つのＬＦＳＲ（場合によっては全てのＬＦＳＲ）は、カスケードされたＦＦの数が互いに異なる。

【0037】

さらにもう１つの実施形態では、ＤＲＮＧ３２の少なくとも１つ（場合によっては全てのＤＲＮＧにおいて）において、ＬＦＳＲ４８は完全に省略され得る。このようなＤＲＮＧでは、ＦＦ５２は、ＬＦクロック信号を用いて、ＨＦクロック信号を直接サンプリングする。

【0038】

様々な実施形態において、ＲＮＧ２４およびその要素は、特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ－Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＡＳＩＣ）またはフィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ；ＦＰＧＡ）などの任意の適切なハードウェアを用いて実装され得る。いくつかの実施形態では、ＲＮＧ２４の機能のいくつかは、本明細書で説明される機能を実行するようにソフトウェアにプログラムされた汎用プロセッサによって実行され得る。ソフトウェアは、例えば、ネットワークを介して電子形式でプロセッサにダウンロードされ得るか、あるいは、代替的または追加的に、磁気、光学、または電子メモリなどの非一時的な有形媒体に提供および／または保存され得る。
ＲＮＧ方法の説明

【0039】

図２は、本発明の一実施形態による、ＩＣ２０内のＲＮＧ２４を用いた分散乱数生成の方法を概略的に示すフローチャートである。この方法は、ＨＦクロック生成ステップ６０で、複数のＨＦクロック信号を生成するＨＦ自走クロックジェネレータ４０から始まる。同時に、ＬＦ自走クロックジェネレータ４４は、ＬＦクロック生成ステップ６４で、複数のノイズのあるＬＦクロック信号を生成する。

【0040】

選択ステップ６８では、｛ＨＦクロック信号、ＬＦクロック信号｝の複数のペアが選択される（このステップは、主に例示的または暗示的なものである。－通常、選択は予め定義されている）。シーケンス生成ステップ７２では、各ＤＲＮＧ３２は、提供されている｛ＨＦクロック信号、ＬＦクロック信号｝のペアを用いて、それぞれのランダムビットシーケンスを生成する。所与のＤＲＮＧでは、ＨＦクロック信号はＬＦＳＲ４８のクロッキングに用いられ、ＬＦクロック信号はＦＦ５２のクロッキング（即ち、ＬＦＳＲ出力のサンプリング）に用いられる。

【0041】

多重化ステップ７６では、マルチプレクサ３６は、ＤＲＮＧ３２によって生成されたランダムビットシーケンスを多重化し、多重化されたランダムビットシーケンスを出力する。上で説明したように、多重化の順序は決定論的であってもランダムであってもよい。

【0042】

上述の実施形態は、例として引用されており、本発明は、上述に具体的に開示および記載された内容に限定されないことに留意されたい。むしろ、本発明の範囲は、上述の様々な特徴のコンビネーションおよびサブコンビネーションの両方、ならびに前述の説明を読んで当業者が知るであろう、先行技術に開示されていないその変形および修正を含む。参照することにより本特許出願に組み込まれた文書は、組み込まれた文書の用語の定義が本明細書で明示的または暗黙的になされた定義と矛盾する場合を除いて、本出願の不可欠な部分と見なされ、本明細書の定義のみが考慮されるべきである。

【符号の説明】

【0043】

２０ 集積回路（ＩＣ）
２４ 分布乱数生成器（ＲＮＧ）
２８Ａ、２８Ｂ アナログＲＮＧ回路（ＡＲＮＧ）
３２Ａ～３２Ｄ デジタルＲＮＧ回路（ＤＲＮＧ）
３６ マルチプレクサ
４０、４４ 自走クロックジェネレータ
４８ 線形フィードバックシフトレジスタ（ＬＦＳＲ）
５２ サンプリングフリップフロップ（ＦＦ）
６０、６４、６８、７２、７６ ステップ

【図1】

【図2】

【外国語明細書】