(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022036015
(43)【公開日】2022-03-04
(54)【発明の名称】埋め込み構造およびその作製方法ならびに基板
(51)【国際特許分類】
H05K 3/32 20060101AFI20220225BHJP
H01L 23/12 20060101ALI20220225BHJP
【ＦＩ】
H05K3/32 Z
H01L23/12 N
【審査請求】有
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2021127727
(22)【出願日】2021-08-03
(31)【優先権主張番号】202010847366.8
(32)【優先日】2020-08-21
(33)【優先権主張国・地域又は機関】CN
(71)【出願人】
【識別番号】520350546
【氏名又は名称】珠海越亜半導体股▲分▼有限公司
【氏名又は名称原語表記】ＺＨＵＨＡＩ ＡＣＣＥＳＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＯ．， ＬＴＤ
(74)【代理人】
【識別番号】110001195
【氏名又は名称】特許業務法人深見特許事務所
(72)【発明者】
【氏名】陳 先 明
(72)【発明者】
【氏名】謝 炳 森
(72)【発明者】
【氏名】黄 本 霞
(72)【発明者】
【氏名】馮 磊
(72)【発明者】
【氏名】王 聞 師
【テーマコード（参考）】
5E319
【Ｆターム（参考）】
5E319AA10
5E319AC02
5E319CC70
5E319CD15
5E319GG15
(57)【要約】 （修正有）
【課題】埋め込み構造のプロセスやステップを簡素化し、端子面が上向きに配置されることにより、デバイスおよび線路を電気メッキによって一体に接続し、デバイスと線路との接続の安定性を確保し、良好な電気信号を確保する埋め込み構造の作製方法及び基板を提供する。
【解決手段】方法は、仮支持プレート上に第２回路層を作製し、第２回路層を覆って第１誘電体層を作製し、第１誘電体層をパターン画像化処理して、デバイスを実装するキャビティを形成し、デバイスの端子が設置された面をキャビティの開口側に向け、第２誘電体層を作製し、デバイスを第２誘電体層内に埋め込み、デバイス端子表面と第２誘電体層表面の差が設定値であり、第２誘電体層表面に第１回路層を作製し、第１回路層をデバイス端子に直接接続する。
【選択図】図１ａ
【解決手段】方法は、仮支持プレート上に第２回路層を作製し、第２回路層を覆って第１誘電体層を作製し、第１誘電体層をパターン画像化処理して、デバイスを実装するキャビティを形成し、デバイスの端子が設置された面をキャビティの開口側に向け、第２誘電体層を作製し、デバイスを第２誘電体層内に埋め込み、デバイス端子表面と第２誘電体層表面の差が設定値であり、第２誘電体層表面に第１回路層を作製し、第１回路層をデバイス端子に直接接続する。
【選択図】図１ａ
【特許請求の範囲】
【請求項1】
仮支持プレートを用意し、前記仮支持プレートの上下面の少なくとも一面に第２回路層を作製し、前記第２回路層を覆って第１誘電体層を作製するステップと、
前記第１誘電体層をパターン画像化処理して硬化させ、キャビティを形成し、前記キャビティ内にデバイスを実装して熱硬化させ、前記デバイスの端子が設置された面を前記キャビティの開口側に向けるステップと、
前記第２誘電体層を作製するステップであって、前記デバイスが前記第２誘電体層内に埋め込まれ、かつ前記第２誘電体層の表面が前記端子の表面より設定値だけ高いステップと、
前記第２誘電体層の表面に、前記端子に接続される第１回路層を作製し、かつ前記第２誘電体層を貫通して金属柱を作製するステップであって、前記第１回路層は前記金属柱を介して前記第２回路層に接続されるステップと、
前記仮支持プレートを分割して、第１段階埋め込み構造体を形成するステップと、
前記第１段階埋め込み構造体の両面にはんだマスクを形成し、前記はんだマスク上に開口部を開け、前記第２回路層と前記第１回路層の表面を露出させ、前記第２回路層と前記第１回路層の表面を金属化処理するステップと、を含むことを特徴とする埋め込み構造の作製方法。
前記第１誘電体層をパターン画像化処理して硬化させ、キャビティを形成し、前記キャビティ内にデバイスを実装して熱硬化させ、前記デバイスの端子が設置された面を前記キャビティの開口側に向けるステップと、
前記第２誘電体層を作製するステップであって、前記デバイスが前記第２誘電体層内に埋め込まれ、かつ前記第２誘電体層の表面が前記端子の表面より設定値だけ高いステップと、
前記第２誘電体層の表面に、前記端子に接続される第１回路層を作製し、かつ前記第２誘電体層を貫通して金属柱を作製するステップであって、前記第１回路層は前記金属柱を介して前記第２回路層に接続されるステップと、
前記仮支持プレートを分割して、第１段階埋め込み構造体を形成するステップと、
前記第１段階埋め込み構造体の両面にはんだマスクを形成し、前記はんだマスク上に開口部を開け、前記第２回路層と前記第１回路層の表面を露出させ、前記第２回路層と前記第１回路層の表面を金属化処理するステップと、を含むことを特徴とする埋め込み構造の作製方法。
【請求項2】
前記仮支持プレートの上下面の少なくとも一面に第２回路層を作製する具体的な方法は、
前記仮支持プレートの上下面の少なくとも一面にフォトレジストを積層するステップと、
前記フォトレジストを露光し、現像して前記第２回路層の開口部パターンを得るステップと、
前記開口部パターンに電気メッキを施し、フォトレジストを除去し、前記第２回路層を形成するステップと、を含むことを特徴とする請求項１に記載の埋め込み構造の作製方法。
前記仮支持プレートの上下面の少なくとも一面にフォトレジストを積層するステップと、
前記フォトレジストを露光し、現像して前記第２回路層の開口部パターンを得るステップと、
前記開口部パターンに電気メッキを施し、フォトレジストを除去し、前記第２回路層を形成するステップと、を含むことを特徴とする請求項１に記載の埋め込み構造の作製方法。
【請求項3】
前記第２誘電体層の表面に前記端子に直接接続される第１回路層を作製し、かつ前記第２誘電体層を貫通して金属柱を作製する具体的な方法は、
無電解銅メッキまたはスパッタリングによって前記第２誘電体層の表面に金属シード層を形成するステップと、
フォトレジストを積層し、前記フォトレジストをパターン画像化処理し、前記第１回路層パターンおよび前記金属柱パターンを露出させるステップと、
前記第１回路層パターンおよび前記金属柱パターンに電気メッキを施して前記第１回路層および前記金属柱を形成するステップとを含み、
前記第１回路層はシード層を介して前記端子と直接電気的に接続されることを特徴とする請求項１に記載の埋め込み構造の作製方法。
無電解銅メッキまたはスパッタリングによって前記第２誘電体層の表面に金属シード層を形成するステップと、
フォトレジストを積層し、前記フォトレジストをパターン画像化処理し、前記第１回路層パターンおよび前記金属柱パターンを露出させるステップと、
前記第１回路層パターンおよび前記金属柱パターンに電気メッキを施して前記第１回路層および前記金属柱を形成するステップとを含み、
前記第１回路層はシード層を介して前記端子と直接電気的に接続されることを特徴とする請求項１に記載の埋め込み構造の作製方法。
【請求項4】
前記設定値の取り得る値の範囲は、５～３０μｍであることを特徴とする請求項１に記載の埋め込み構造の作製方法。
【請求項5】
前記仮支持プレートは４層の対称構造であり、中間から両面まで順に有機層、第１金属層、第２金属層、保護層であることを特徴とする請求項１に記載の埋め込み構造の作製方法。
【請求項6】
前記キャビティ内にデバイスを実装して熱硬化させる具体的な方法は、
前記デバイス非端子面に超薄型フィルム接着剤を塗布し、加熱して前記デバイスを前記キャビティの下の仮支持プレートに直接接着させるステップ、
あるいは、前記キャビティの底部に接着材料を塗布することによって、前記デバイスを前記接着材料に粘着固定させるステップを含むことを特徴とする請求項１に記載の埋め込み構造の作製方法。
前記デバイス非端子面に超薄型フィルム接着剤を塗布し、加熱して前記デバイスを前記キャビティの下の仮支持プレートに直接接着させるステップ、
あるいは、前記キャビティの底部に接着材料を塗布することによって、前記デバイスを前記接着材料に粘着固定させるステップを含むことを特徴とする請求項１に記載の埋め込み構造の作製方法。
【請求項7】
前記第１誘電体層と前記第２誘電体層の誘電体材料は、感光性誘電体材料または非感光性誘電体材料であることを特徴とする請求項１に記載の埋め込み構造の作製方法。
【請求項8】
仮支持プレートを用意し、前記仮支持プレートの上下面の少なくとも一面に第２回路層を作製し、前記第２回路層を覆って第１誘電体層を作製するステップと、
前記第１誘電体層をパターン画像化処理して硬化させ、前記第２回路層の表面を露出させ、フォトレジストを積層した後に、パターン画像化処理を行って金属柱パターンを得て、電気メッキをして金属柱を形成するステップと、
フォトレジストを除去してキャビティを形成し、前記キャビティ内にデバイスを実装して熱硬化させ、前記デバイスの端子が設置された面を前記キャビティの開口側に向けるステップと、
第２誘電体層を作製するステップであって、前記デバイスが前記第２誘電体層内に埋め込まれ、かつ前記第２誘電体層の表面が前記端子の表面より設定値だけ高いステップと、
前記第２誘電体層の表面に、前記端子に直接接続される第１回路層を作製するステップであって、前記第１回路層は前記金属柱を介して前記第２回路層に接続されるステップと、
前記仮支持プレートを分割して、第１段階埋め込み構造体を形成するステップと、
前記第１段階埋め込み構造体の両面にはんだマスクを形成し、前記はんだマスク上に開口部を開け、前記第２回路層と前記第１回路層の表面を露出させ、前記第２回路層と前記第１回路層の表面を金属化処理するステップと、を含むことを特徴とする埋め込み構造の作製方法。
前記第１誘電体層をパターン画像化処理して硬化させ、前記第２回路層の表面を露出させ、フォトレジストを積層した後に、パターン画像化処理を行って金属柱パターンを得て、電気メッキをして金属柱を形成するステップと、
フォトレジストを除去してキャビティを形成し、前記キャビティ内にデバイスを実装して熱硬化させ、前記デバイスの端子が設置された面を前記キャビティの開口側に向けるステップと、
第２誘電体層を作製するステップであって、前記デバイスが前記第２誘電体層内に埋め込まれ、かつ前記第２誘電体層の表面が前記端子の表面より設定値だけ高いステップと、
前記第２誘電体層の表面に、前記端子に直接接続される第１回路層を作製するステップであって、前記第１回路層は前記金属柱を介して前記第２回路層に接続されるステップと、
前記仮支持プレートを分割して、第１段階埋め込み構造体を形成するステップと、
前記第１段階埋め込み構造体の両面にはんだマスクを形成し、前記はんだマスク上に開口部を開け、前記第２回路層と前記第１回路層の表面を露出させ、前記第２回路層と前記第１回路層の表面を金属化処理するステップと、を含むことを特徴とする埋め込み構造の作製方法。
【請求項9】
対向して設置される第１表面および第２表面を含む誘電体層と、
前記誘電体層に埋め込まれたデバイスと端子であって、前記デバイスの前記端子が設置された面と前記第１表面との差が設定値であり、前記デバイスの非端子面は前記第２表面と面一である、デバイスと端子と、
前記誘電体層の第１表面に設置され、前記端子に直接電気的に接続される第１回路層と、
前記誘電体層の第２表面と面一になるように設置される第２回路層と、
前記第１回路層および前記第２回路層を接続するための金属柱と、を備えることを特徴とする埋め込み構造。
前記誘電体層に埋め込まれたデバイスと端子であって、前記デバイスの前記端子が設置された面と前記第１表面との差が設定値であり、前記デバイスの非端子面は前記第２表面と面一である、デバイスと端子と、
前記誘電体層の第１表面に設置され、前記端子に直接電気的に接続される第１回路層と、
前記誘電体層の第２表面と面一になるように設置される第２回路層と、
前記第１回路層および前記第２回路層を接続するための金属柱と、を備えることを特徴とする埋め込み構造。
【請求項10】
前記設定値の取り得る値の範囲は５～３０μｍであることを特徴とする請求項９に記載の埋め込み構造。
【請求項11】
少なくとも１層の請求項９または１０のいずれか１項に記載の埋め込み構造を含むことを特徴とする基板。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体分野に関し、具体的には、埋め込み構造およびその作製方法ならびに基板に関する。
【背景技術】
【0002】
電子産業が盛んに進んでいるにつれ、電子製品も次第に多機能、高性能になる傾向が見られる。電子製品はますます小型化、インテリジェント化になり、それに対応して電子製品内部を構成するコア部品基板および素子に対する要件がますます高くなり、薄型化や安定した性能は電子製品を製作する重要な要素となっている。
【0003】
どのようにプロセスを簡素化してデバイスパッケージモジュールの薄型化と安定した性能を実現するかは各デバイスメーカーが解決すべき問題となっている。従来技術によるデバイスの埋め込み処理は、２つの部分を含み、一部は矩形キャビティアレイポリマーフレームの作製であり、一部はポリマーフレームによってデバイスを埋め込む処理である。２つの部分で完成したデバイスの埋め込みは必然的にプロセスの流れが複雑で、作製コストが高く、パッケージが厚いなどの欠点があり、かつデバイスと線路の溶接はキャビティ底部で完成することが避けられず、溶接効果は直観的に検査できず、埋め込み品質は確保できない。
【0004】
従来技術において、デバイスと線路は異なる材料を溶接することによって形成され、このようなプロセスはデバイスと線路との間の電気信号接続の安定性に直接影響し、それによって製品の不良率を増加させ、かつデバイスと線路との間は、はんだによって溶接され、デバイスの下の隙間の大きさが不安定で、その間に誘電体材料を積層する時の充填効果が不安定で、充填不良の恐れがあり、製品の信頼性に影響する。
【発明の概要】
【発明が解決しようとする課題】
【0005】
前記従来技術の様々な不足に鑑み、本発明の主な目的は、埋め込み構造およびその作製方法ならびに基板を提供することであり、当該埋め込み構造およびその作製方法ならびに基板は、デバイス埋め込みプロセスの流れが簡単であり、パッケージの厚さが薄くなり、デバイスと線路との電気信号の接続がより安定的である。この概要は、特許請求の範囲を限定するためのものではない。前記技術的解決手段は以下のとおりである。
【課題を解決するための手段】
【0006】
第１態様では、本願の実施例は、埋め込み構造の作製方法を提供する。
仮支持プレートを用意し、前記仮支持プレートの上下面の少なくとも一面に第２回路層を作製し、前記第２回路層を覆って第１誘電体層を作製するステップと、
前記第１誘電体層をパターン画像化処理して硬化させ、キャビティを形成し、前記キャビティ内にデバイスを実装して熱硬化させ、前記デバイスの端子が設置された面を前記キャビティの開口側に向けるステップと、
前記第２誘電体層を作製するステップであって、前記デバイスが前記第２誘電体層内に埋め込まれ、かつ前記第２誘電体層の表面が前記端子の表面より設定値だけ高いステップと、
前記第２誘電体層の表面に、前記端子に直接接続される第１回路層を作製し、かつ前記第２誘電体層を貫通して金属柱を作製するステップであって、前記第１回路層は前記金属柱を介して前記第２回路層に接続されるステップと、
前記仮支持プレートを分割して、第１段階埋め込み構造体を形成するステップと、
前記第１段階埋め込み構造体の両面にはんだマスクを形成し、前記はんだマスク上に開口部を開け、前記第２回路層と前記第１回路層の表面を露出させ、前記第２回路層と前記第１回路層の表面を金属化処理するステップとを含む。
仮支持プレートを用意し、前記仮支持プレートの上下面の少なくとも一面に第２回路層を作製し、前記第２回路層を覆って第１誘電体層を作製するステップと、
前記第１誘電体層をパターン画像化処理して硬化させ、キャビティを形成し、前記キャビティ内にデバイスを実装して熱硬化させ、前記デバイスの端子が設置された面を前記キャビティの開口側に向けるステップと、
前記第２誘電体層を作製するステップであって、前記デバイスが前記第２誘電体層内に埋め込まれ、かつ前記第２誘電体層の表面が前記端子の表面より設定値だけ高いステップと、
前記第２誘電体層の表面に、前記端子に直接接続される第１回路層を作製し、かつ前記第２誘電体層を貫通して金属柱を作製するステップであって、前記第１回路層は前記金属柱を介して前記第２回路層に接続されるステップと、
前記仮支持プレートを分割して、第１段階埋め込み構造体を形成するステップと、
前記第１段階埋め込み構造体の両面にはんだマスクを形成し、前記はんだマスク上に開口部を開け、前記第２回路層と前記第１回路層の表面を露出させ、前記第２回路層と前記第１回路層の表面を金属化処理するステップとを含む。
【0007】
本願のいくつかの実施例によれば、仮支持プレートを用意し、前記仮支持プレートの上下面の少なくとも一面に第２回路層を作製する具体的な方法は、仮支持プレートを用意し、前記仮支持プレートの上下面の少なくとも一面にフォトレジストを積層するステップと、前記フォトレジストを露光し、現像して前記第２回路層の開口部パターンを得るステップと、前記開口部パターンに電気メッキを施し、フォトレジストを除去し、前記第２回路層を形成するステップと、を含む。
【0008】
本願のいくつかの実施例によれば、前記第２誘電体層の表面に、前記端子に直接接続される第１回路層を作製し、かつ前記第２誘電体層を貫通して金属柱を作製する具体的な方法は、無電解銅メッキまたはスパッタリングによって前記第２誘電体層の表面に金属シード層を形成するステップと、フォトレジストを積層し、前記フォトレジストをパターン画像化処理し、前記第１回路層パターンおよび前記金属柱パターンを露出させるステップと、前記第１回路層パターンおよび前記金属柱パターンに電気メッキを施して前記第１回路層および前記金属柱を形成するステップとを含み、前記第１回路層はシード層を介して前記端子と直接電気的に接続される。
【0009】
本願のいくつかの実施例によれば、前記設定値の取り得る値の範囲は、５～３０μｍである。
【0010】
本願のいくつかの実施例によれば、前記仮支持プレートは４層の対称構造であり、中間から両面まで順に有機層、第１金属層、第２金属層、保護層である。
【0011】
本願のいくつかの実施例によれば、前記キャビティ内にデバイスを実装して熱硬化させる具体的な方法は、前記デバイス非端子面に超薄型フィルム接着剤を施し、加熱して前記デバイスを前記キャビティの下の保護層に直接接着させるステップ、あるいは、前記キャビティの底部に接着材料を施すことによって、前記デバイスを前記仮支持プレートに粘着固定させるステップを含む。
【0012】
本願のいくつかの実施例によれば、前記第１誘電体層と前記第２誘電体層の誘電体材料は、感光性誘電体材料または非感光性誘電体材料である。
【0013】
第２態様では、本願の実施例は埋め込み構造の作製方法を提供する。
仮支持プレートを用意し、前記仮支持プレートの上下面の少なくとも一面に第２回路層を作製し、前記第２回路層を覆って第１誘電体層を作製するステップと、
前記第１誘電体層をパターン画像化処理して硬化させ、前記第２回路層の表面を露出させ、フォトレジストを積層した後に、パターン画像化処理を行って金属柱パターンを得て、電気メッキして金属柱を形成するステップと、
フォトレジストを除去してキャビティを形成し、前記キャビティ内にデバイスを実装して熱硬化させ、前記デバイスの端子が設置された面を前記キャビティの開口側に向けるステップと、
第２誘電体層を作製するステップであって、前記デバイスが前記第２誘電体層内に埋め込まれ、かつ前記第２誘電体層の表面が前記端子の表面より設定値だけ高いステップと、
前記第２誘電体層の表面に、前記端子に直接接続される第１回路層を作製するステップであって、前記第１回路層は前記金属柱を介して前記第２回路層に接続されるステップと、
前記仮支持プレートを分割して、第１段階埋め込み構造体を形成するステップと、
前記第１段階埋め込み構造体の両面にはんだマスクを形成し、前記はんだマスク上に開口部を開け、前記第２回路層と前記第１回路層の表面を露出させ、前記第２回路層と前記第１回路層の表面を金属化処理するステップとを含む。
仮支持プレートを用意し、前記仮支持プレートの上下面の少なくとも一面に第２回路層を作製し、前記第２回路層を覆って第１誘電体層を作製するステップと、
前記第１誘電体層をパターン画像化処理して硬化させ、前記第２回路層の表面を露出させ、フォトレジストを積層した後に、パターン画像化処理を行って金属柱パターンを得て、電気メッキして金属柱を形成するステップと、
フォトレジストを除去してキャビティを形成し、前記キャビティ内にデバイスを実装して熱硬化させ、前記デバイスの端子が設置された面を前記キャビティの開口側に向けるステップと、
第２誘電体層を作製するステップであって、前記デバイスが前記第２誘電体層内に埋め込まれ、かつ前記第２誘電体層の表面が前記端子の表面より設定値だけ高いステップと、
前記第２誘電体層の表面に、前記端子に直接接続される第１回路層を作製するステップであって、前記第１回路層は前記金属柱を介して前記第２回路層に接続されるステップと、
前記仮支持プレートを分割して、第１段階埋め込み構造体を形成するステップと、
前記第１段階埋め込み構造体の両面にはんだマスクを形成し、前記はんだマスク上に開口部を開け、前記第２回路層と前記第１回路層の表面を露出させ、前記第２回路層と前記第１回路層の表面を金属化処理するステップとを含む。
【0014】
第３態様では、本願の実施例は埋め込み構造を提供する。
対向して設置される第１表面および第２表面を含む誘電体層と、
前記誘電体層に埋め込まれたデバイスと端子であって、前記デバイスの前記端子が設置された面と前記第１表面との差が設定値であり、前記デバイスの非端子面は前記第２表面と面一である、デバイスと端子と、
前記誘電体層の第１表面に設置され、前記端子に直接電気的に接続される第１回路層と、
前記誘電体層の第２表面と面一になるように第２表面に設置される第２回路層と、
前記第１回路層および前記第２回路層を接続するための金属柱とを備える。
対向して設置される第１表面および第２表面を含む誘電体層と、
前記誘電体層に埋め込まれたデバイスと端子であって、前記デバイスの前記端子が設置された面と前記第１表面との差が設定値であり、前記デバイスの非端子面は前記第２表面と面一である、デバイスと端子と、
前記誘電体層の第１表面に設置され、前記端子に直接電気的に接続される第１回路層と、
前記誘電体層の第２表面と面一になるように第２表面に設置される第２回路層と、
前記第１回路層および前記第２回路層を接続するための金属柱とを備える。
【0015】
本願のいくつかの実施例によれば、前記設定値の取り得る値の範囲は５～３０μｍである。
【0016】
第４態様では、本願の実施例は、少なくとも１層の前記埋め込み構造を含む基板を提供する。
【0017】
本願の埋め込み構造およびその作製方法ならびに基板は少なくとも以下の有益な効果を有する。本願の作製プロセスを用いると、プロセスのステップを減少させ、作製の難易度を低下させ、製品品質を向上させ、かつ作製コストを削減できる。本願の構成によれば、デバイスと線路との接続時に正確にはんだを塗布する必要があるという従来の解決手段における問題を解決し、端子面を上向きに配置することによって、パターン画像化処理を経た後、デバイスおよび線路は電気メッキによって一体に接続され、デバイスと線路との接続の安定性を確保し、良好な電気信号を確保することができる。また、実施過程において、外観監視によって検査を容易にし、端子面を上向きに配置することによって、デバイス背面は全体に塗布された粘性材料またはＤＡＦ（超薄型フィルム接着剤）によって支持プレートの支持金属と接続し、端子面を下向きに配置した時の線路とデバイスとの間の充填不良という従来技術におけるリスクを良好に解決できる。端子面を上向きに配置することにより、デバイスと下方の支持プレートを貼り付けて接続し、デバイスと回路層は同一の基準面にあり、パッケージの全体厚さをさらに低下させる。
【0018】
本願のさらなる態様および利点は、一部が以下の説明によって与えられ、一部が以下の説明から明らかになるか、または本発明の実施から理解されるようになる。
【0019】
本願の上記および／またはさらなる態様および利点は、以下の図面を参照する実施形態に対する説明から明らかになりかつ容易に理解されるようになる。
【図面の簡単な説明】
【0020】
【図1a】本願の一実施形態の作製方法のフローチャートである。
【図1b】本願の別の実施形態の作製方法のフローチャートである。
【図2】本願の一実施形態の全体構造の断面模式図である。
【図3】本願の別の実施形態の全体構造の断面模式図である。
【図4a】本願の一実施形態の作製プロセスの中間状態の断面図である。
【図4b】本願の一実施形態の作製プロセスの中間状態の断面図である。
【図4c】本願の一実施形態の作製プロセスの中間状態の断面図である。
【図4d】本願の一実施形態の作製プロセスの中間状態の断面図である。
【図4e】本願の一実施形態の作製プロセスの中間状態の断面図である。
【図4f】本願の一実施形態の作製プロセスの中間状態の断面図である。
【図4g】本願の一実施形態の作製プロセスの中間状態の断面図である。
【図4h】本願の一実施形態の作製プロセスの中間状態の断面図である。
【図4i】本願の一実施形態の作製プロセスの中間状態の断面図である。
【図4j】本願の一実施形態の作製プロセスの中間状態の断面図である。
【図5a】本願の別の実施形態の作製プロセスの中間状態の断面図である。
【図5b】本願の別の実施形態の作製プロセスの中間状態の断面図である。
【図5c】本願の別の実施形態の作製プロセスの中間状態の断面図である。
【図5d】本願の別の実施形態の作製プロセスの中間状態の断面図である。
【図5e】本願の別の実施形態の作製プロセスの中間状態の断面図である。
【図5f】本願の別の実施形態の作製プロセスの中間状態の断面図である。
【図5g】本願の別の実施形態の作製プロセスの中間状態の断面図である。
【図5h】本願の別の実施形態の作製プロセスの中間状態の断面図である。
【図5i】本願の別の実施形態の作製プロセスの中間状態の断面図である。
【図5j】本願の別の実施形態の作製プロセスの中間状態の断面図である。
【図5k】本願の別の実施形態の作製プロセスの中間状態の断面図である。
【図5l】本願の別の実施形態の作製プロセスの中間状態の断面図である。
【発明を実施するための形態】
【0021】
本願の目的、技術的解決手段および利点をより明確にするために、以下に図面および実施例を参照して本願を更に詳細に説明する。本明細書に記載された具体的な実施例は、単に本願を説明するためのものであって、本願を限定するためのものではなく、技術上の本質的な意味を持たず、如何なる構造の修飾、比例関係の変更、または大きさの調整は、本願によってもたらされ得る有効性および達成され得る目的に影響を及ぼすことなく、本願によって開示された技術的内容に包含され得る範囲内であることを理解されたい。
【0022】
ここは、本願の具体的な実施例について詳細に説明するが、本願の好ましい実施例は図面に示されており、図面は、明細書のテキスト部分の説明をグラフで補足し、本願の各特徴および全体的な技術的解決手段を直観的、イメージ的に理解できるようにする役割を果たすが、本願の範囲を限定するものと解釈されるべきではない。
【0023】
本願の記載において、若干という用語の意味は１つまたは複数であり、複数の意味は２つ以上であり、「より大きい」、「より小さい」、「超える」などは、数値自身を含まないと解釈され、「以上」、「以下」、「以内」などは数値自身を含むと解釈される。「第１」、「第２」と記載される場合、単に技術的特徴を区別することを目的としたものであり、相対的重要性を示す又は暗示するもの、或いは示された技術的特徴の数を暗黙的に示すもの、或いは示された技術的特徴の前後関係を暗黙的に示すものとして理解すべきではない。
【0024】
本発明の実施例によって提供される埋め込み構造の理解を容易にするために、以下、図面を参照して、その具体的な構造を説明する。まず、図２および図３を参照すると、図２には埋め込み構造の全体構造の断面模式図が示され、図３には埋め込み構造の他の実施例の全体構造の断面模式図が示される。図２および図３から分かるように、埋め込み構造は主に誘電体層１００を含み、誘電体層１００は、第１誘電体層１３０と、第２誘電体層１４０とを含み、誘電体層１００は、対向して設置される第１表面１１０および第２表面１２０をさらに含み、誘電体層を作製する誘電体材料は一般に有機または無機誘電体材料の１種または複数種の混合物であり、例えばポリイミド、エポキシ樹脂、ビスマレイン酸イミド、トリアジン樹脂、セラミック充填剤、ガラス繊維などであり、機能性の要件に応じて区分すると、現在では、感光性と非感光性がある。ここでは、誘電体材料として感光性材料を選択することができることは理解されるであろう。
【0025】
図２に示すように、埋め込み構造は、誘電体層に埋め込まれたデバイス２００と、端子２１０とをさらに含み、デバイス２００の正面には、端子２１０が設けられ、端子２１０の表面と第１表面１１０との差は設定範囲にあり、ここでは５～３０μｍであり、任意選択で５μｍ、１０μｍ、１５μｍ、１８μｍ、２０μｍ、２５μｍ、２８μｍまたは３０μｍなどの様々な値を取ることができ、端子２１０の表面は第１表面１１０と同じ方向の面であり、非端子面２２０は第２表面１２０と面一であり、このように設置すると、パッケージ化された構造の厚さをさらに低減することができる。なお、デバイス２００は、ベアチップ、ＩＣ、ＢＧＡなどのアクティブデバイスであってもよく、チップは、ＣＰＵチップ、無線周波数駆動チップ、または他のプロセッサのチップなどの異なる機能のチップであってもよく、パッシブデバイスであってもよく、パッシブデバイスを使用する場合、コンデンサ、インダクタ、および抵抗器が可能である。誘電体層１００はデバイス２００を囲み且つ包むように配置され、誘電体層１００の第１表面１１０には第１回路層３００が設置され、第１回路層３００はデバイス２００の端子と直接電気的に接続される。このような接続方法は、正確なはんだ塗布が必要とされるという従来の解決手段における問題を解決し、デバイスおよび線路は電気メッキによって一体に接続されているため、デバイスと線路との接続の安定性を確保し、良好な電気信号を確保する。第１回路層３００に対向して第２回路層３１０が設置され、第２回路層３１０は、誘電体層１００の第２面１２０に設置され、かつ第２面１２０と面一になり、図２に示すように、第１回路層３００と第２回路層３１０とは、金属柱４００を介して接続されている。
【0026】
図３に示す埋め込み構造の全体構造の概略図は当該出願の別の実施例であり、これは図２の主な構造と同じであり、異なる点は主にプロセスフローの実施の前後であり、この点は後の作製プロセスにおいて詳細に説明され、ここでは説明を省略する。
【0027】
なお、図２または図３では、誘電体層１００内に２つのデバイス２００が埋め込まれる具体的な構造概略図が示されているが、本願の実施例では、誘電体層１００内に埋め込まれたデバイス２００の数は、２つに限定されず、１つまたは３つまたはそれ以上であってもよいが、誘電体層１００に埋設されているデバイス２００の数にかかわらず、このデバイス２００と他の構造層との接続形態が同じであることを理解されたい。同様に、本願の実施例において、この埋め込み構造は、１つの層に限定されるものではなく、設計要件に応じて、２層又はそれ以上であってもよいが、何層設計しようとも、その設計の全体的な構造が変わらず、上から順に第１回路層３００、若干のデバイス２００および金属柱４００を取り囲む誘電体層１００、第２回路層３１０であることは理解される。なお、本願の作製方法は、２つのデバイスを１層の埋め込み構造で包むことを例として説明する。
【0028】
本発明の実施例によって提供される埋め込み構造の理解を容易にするために、図２に示すように、本発明の第１実施例は、埋め込み構造の作製方法を提供し、図１ａに示すように、この方法は具体的には以下のステップを含む。
【0029】
仮支持プレート５００を用意し、仮支持プレート５００の上下面の少なくとも一面に第２回路層３１０を作製し、第２回路層３１０を覆って第１誘電体層１３０を作製する。
【0030】
具体的には、図４ａ、図４ｂおよび図４ｃに示すように、図４ａにおいて、支持プレートの保護層５４０の表面にフォトレジスト６００を積層し、露光、現像して第２回路層３１０の開口部パターンを得る。図４ｂに示すように、第２回路層３１０に電気メッキを施し、フォトレジストを除去し、誘電体材料を積層して第１誘電体層１３０を形成し、半硬化させる。図４ｃに示すように、第１誘電体層１３０をパターン画像化処理し、第２回路層３１０の上面を露出させ、誘電体材料を完全に熱硬化させる。
【0031】
実際に実施する場合、充填効果を確保するために、誘電体材料の使用量は、一般に、実際に必要な充填量に基づいて計算され、ここで、誘電体積層後の表面は、第２回路層３１０の表面より５～２０μｍだけ高い必要があり、差分は５μｍ、１０μｍ、１５μｍ、１８μｍまたは２０μｍなどの値を選択することができる。誘電体材料は、ポリイミド、エポキシ、ビスマレイン酸イミド、トリアジン樹脂、セラミック充填剤、ガラス繊維などのような有機または無機誘電体材料のうちの１種又はそれ以上の混合物であってもよい。機能性の要件に応じて区分すると、現在では、感光性と非感光性誘電体材料がある。なお、本実施例では、感光性誘電体材料を選択して誘電体層１００を作製しているが、これは、感光性材料を用いる場合には、パターン画像化処理を経て露出する必要のある線路や銅柱部分を露出させた後に、漏出線路や銅柱表面をレーザ、ドリル等の薄化プロセスで加工する必要がなく、パターン画像化処理を用いればよいからであり、生産効率を向上させ、積層して平滑化した後、全体の薄化処理を必要とせず、誘電体層１００をより均一にさせ、実際に実施する時、下方デバイスに損害を与えず、歩留まりを向上させる。感光性誘電体材料を用いて圧着する際には、加熱ステージを短時間熱硬化または光硬化させればよい。誘電体材料が非感光性材料を採用する場合、線路上面は薄化プロセスを用いて、例えば研磨板やプラズマエッチングなどの加工方式で線路上面を露出させるまで誘電体材料を全体的に薄化するか、又はレーザ焼結によって線路上面の誘電体材料を焼結して、必要とされる線路上面を得るようにすることができる。
【0032】
図４ａに示すように、支持プレートは対称構造であり、中間は有機層５１０であり、中間から両面まで順に有機層５１０、第１金属層５２０、第２金属層５３０、保護層５４０である。有機層５１０は、ＰＰなどの有機材料であってもよく、第１金属層５２０は、銅などの金属材料であってもよく、第２金属層５３０は、銅などの金属材料であってもよく、第１金属層５２０および第２金属層５３０は物理的に圧着されて得るものであり、保護層５４０は、電気メッキによって形成されるものであり、その材料は、Ｃｕ、Ｔｉ、Ｎｉ、ＣｕＷＴｉ、ＣｕＮｉＣｕおよびＣｕＴｉＣｕ等が挙げられるが、これらに限定されない。支持プレートの個々の層の厚さは調整可能であり、この実施例では、有機層５１０から計算される場合が示され、個々の層は、任意選択で、１８μｍの銅層、３μｍの銅層、３～１０μｍの保護層であり、保護層金属は、ニッケルまたはチタンなどとすることができる。実際の作製において、支持プレートは対称構造であるため、作製時に支持プレートの対称面に前記埋め込み構造を一枚ずつ作製することができる。作製した後、プレート分割を行って２枚の基板を得ることができ、基板はすべて若干のセルを含む格子状のマトリックスアレイであり、セルごとに１つまたは複数のデバイスの組み合わせがある。
【0033】
第１誘電体層１３０をパターン画像化処理して硬化させて、キャビティ２３０を形成し、キャビティ２３０内にデバイス２００を実装して熱硬化させ、デバイス２００の端子２１０が設置された面はキャビティ２３０の開口側に向ける。
【0034】
具体的には、図４ｃおよび図４ｄに示すように、第１誘電体層１３０をパターン画像化処理して、デバイスを実装するためのキャビティ２３０を得る。キャビティのサイズはデバイスのサイズに応じて設計することができる。キャビティの底部に接着材料２４０を塗布し、接着材料２４０に多くの代替方式が存在し、デバイスと下方金属層を接着するためのものとして用いられ、これは、デイスペンサや印刷等によって塗布される。接着材料２４０は、有機または無機材料であってもよく、一般的には、スズペースト、銀ペースト、レッドグルーまたはグリーンオイルなどである。デバイス２００を実装し、デバイス２００は端子２１０、および対応する非端子面２２０を有し、実装する時、デバイス２００の非端子面２２０を接着材料２４０に粘着固定させて接着材料２４０を熱硬化させ、実装は高精度の従来のＳＭＴプロセスを採用し、実装してから還流し、加熱して溶接する。接着材料２４０を配置せず、デバイス非端子面２２０にＤＡＦ（超薄型フィルム接着剤）を塗布することにより、実装時に、加熱ステージでＤＡＦを下方金属層に直接接着することができることが理解されるであろう。
【0035】
第２誘電体層１４０を作製し、デバイス２００は第２誘電体層１４０内に埋め込まれ、かつ第２誘電体層１４０の表面はデバイス端子表面より設定値だけ高い。
【0036】
具体的には、図４ｅに示すように、誘電体材料を積層し、誘電体材料をパターン画像化処理し、キャビティ開口部２５０および導通金属柱パターン４１０を露出させ、誘電体材料を熱硬化させる。
【0037】
ここで、充填効果を確保するために、誘電体材料の使用量は充填量に基づいて計算され、デバイスの上面より一定の厚さだけ高い。第２誘電体層は、端子２１０表面より５～３０μｍ高く、差分は５μｍ、１０μｍ、１５μｍ、１８μｍ、２０μｍ、２５μｍまたは３０μｍなどの値を選択することができる。
【0038】
第２誘電体層１４０の表面に端子２１０に直接接続される第１回路層３００を作製し、かつ第２誘電体層１４０を貫通して金属柱４００を作製し、第１回路層３００は、金属柱４００を介して第２回路層３１０に接続される。
【0039】
具体的には、図４ｆ、図４ｇを参照すると、図４ｆに示すように、第２誘電体層１４０の表面、具体的には端子２１０表面、導通金属柱パターン４１０の内面、および第２誘電体層１４０の表面１１０にシード層を作製する。図４ｇに示すように、シード層上に、フォトレジスト６００を積層し、フォトレジスト６００をパターン画像化処理し、メッキ対象の第１回路層３００のパターンおよび導通金属柱４００パターンを露出させ、第１回路層３００のパターンおよび導通金属柱４００のパターンに電気メッキを施して第１回路層３００および金属柱４００を得る。
【0040】
以上のステップから、第１回路層３００とデバイス２００の端子２１０表面とがシード層を介して電気メッキにより直接電気的に接続されていることが分かる。このような接続方法は正確なはんだ塗布が必要とされるという従来の解決手段における問題を解決し、デバイスおよび線路はメッキ接続によって一体に接続されているための、デバイスと線路との接続の安定性を確保し、良好な電気信号を確保する。
【0041】
シード層の作製は、具体的には、第２誘電体層１４０の表面に無電解銅メッキまたはスパッタリングを用いて金属シード層３２０を形成するものであり、一般的なシード層金属はチタン、銅、チタンタングステン合金であるが、上記金属に限定されず、シード層の厚さは一般的に０．８～５μｍである。本実施例は、金属スパッタリングの方式を選択することができ、厚さ０．１μｍのチタン、厚さ１μｍの銅をスパッタリングする。
【0042】
仮支持プレートを分割し、第１段階埋め込み構造体を形成する。
第１段階埋め込み構造体の両面にはんだマスク７００を形成し、はんだマスク７００上に開口部を開けて第２回路層３１０と第１回路層３００の表面を露出させ、第２回路層３１０と第１回路層３００の表面を金属化処理する。
第１段階埋め込み構造体の両面にはんだマスク７００を形成し、はんだマスク７００上に開口部を開けて第２回路層３１０と第１回路層３００の表面を露出させ、第２回路層３１０と第１回路層３００の表面を金属化処理する。
【0043】
具体的には、図４ｈ、図４ｉ、および図４ｊを参照する。図４ｈに示すように、フォトレジスト６００を除去し、第２誘電体層１４０の表面から露出したシード層３２０を食刻し、線路を保護するためにフォトレジスト６００を積層し、プレート全体を露光した後、プレートを分割し、図４ｉに示すように、プレート分割の時、第１金属層５２０および第２金属層５３０からプレートを分割し、それぞれプレート分割面５５０、第２金属層５３０、および保護層５４０をそれぞれ食刻した後、フォトレジスト６００を除去する。プレート分割して保護層５４０を食刻する場合、支持プレートの保護層が薄いため、本実施例では、保護層５４０の厚さは３～１０μｍであり、保護層金属はニッケルやチタン等とすることができ、第２金属層５３０に用いられる金属とは異なるため、異なるエッチング液を用いることができ、エッチング量が小さい。そのため、保護層を食刻した後の回路層への影響は比較的に無視することができる。プレート分割を完成した後、図４ｊに示すように、ソルダーレジストで基板上下面を作製し、ソルダーレジストによる作製は、基板表面処理、ソルダーレジスト層印刷、熱による半硬化、露光、現像、熱硬化処理を含み、その後、基板の上下面に金属表面処理を施し、金属表面層３３０を形成し、図２に示すような埋め込み構造の基板を得る。
【0044】
なお、本願の第１実施例で提供される埋め込み構造の作製方法の手順は、１層の埋め込み構造の具体的なプロセスを例示したものに過ぎず、必要に応じて上記ステップを繰り返して１層以上の埋め込み構造を得ることができる。
【0045】
本願の他の実施例の作製方法は、図３に示すような埋め込み構造の基板を作製することができる。その作製方法は本願の第１実施例の作製プロセスとほぼ同じであり、図１ｂに示すように、細部に若干の差異があり、具体的には以下のステップのとおりである。
【0046】
仮支持プレート５００を用意し、仮支持プレート５００の上下面の少なくとも一面に第２回路層３１０を作製し、第２回路層３１０を覆って第１誘電体層１３０を作製する。
【0047】
具体的には、図５ａ、図５ｂおよび図５ｃに示すように、図５ａでは、支持プレート保護層５４０の表面にフォトレジスト６００を積層し、露光、現像して第２回路層３１０の開口部パターンを得る。図４ｉに示すように、第２回路層３１０に電気メッキを施し、フォトレジストを除去し、誘電体材料を積層して第１誘電体層１３０を形成し、半硬化させる。図５ｃに示すように、第１誘電体層１３０をパターン画像処理し、第２回路層３１０の上面を露出させ、誘電体材料を完全に熱硬化させる。
【0048】
実際に実施する場合、充填効果を確保するために、誘電体材料の使用量は一般に実際に必要な充填量に基づいて計算され、ここで、誘電体材料積層後の表面は、第２回路層３１０の表面より５～２０μｍだけ高く、差分は５μｍ、１０μｍ、１５μｍ、１８μｍまたは２０μｍなどの値を選択することができる。
【0049】
第１誘電層１３０をパターン画像化処理し且つ硬化させ、第２回路層３１０の表面を露出させ、フォトレジスト６００を積層した後にパターン画像化処理を行って金属柱パターン４１０を得て、電気メッキをして金属柱４００を形成する。
【0050】
フォトレジスト６００を除去してキャビティ２３０を形成し、キャビティ２３０内にデバイス２００を実装して熱硬化させ、デバイス２００の端子２１０が設置された面はキャビティ２３０の開口側に向ける。
【0051】
具体的には、図５ｃ、図５ｄ、図５ｅおよび図５ｆに示すとおりである。図５ｃに示すように、第１誘電体層１３０をパターン画像化処理し、デバイスを実装するためのキャビティ２３０を得て、フォトレジスト６００を積層した後にパターン画像化処理を行い、導通金属柱パターン４１０を得る。図５ｄ、図５ｅに示すように、導通金属柱４００に電気メッキを施し、フォトレジスト６００を除去し、図５ｆに示すように、デバイスキャビティ２３０の底部に接着材料２４０を塗布し、デバイス２００を実装する。デバイス２００は端子２１０と、対応する端子２１０が設けられていない非端子面２２０とを有し、実装時、デバイス２００の非端子面２２０を接着材料２４０に接着固定し、接着材料２４０を熱硬化させる。接着材料２４０を配置せず、デバイス非端子面２２０にＤＡＦ（超薄型フィルム接着剤）を塗布することにより、実装時に、加熱ステージでＤＡＦを下方金属層に直接接着することができることが理解されるであろう。
【0052】
第２誘電体層１４０を作製し、デバイス２００は第２誘電体層１４０内に埋め込まれ、かつ第２誘電体層１４０の表面は端子２１０の表面より設定値だけ高い。
【0053】
具体的には、図５ｇに示すように、誘電体材料を積層し、誘電体材料をパターン画像化処理し、キャビティ開口部２５０および金属柱４００の上面を露出させ、誘電体材料を熱硬化させる。
【0054】
ここで、充填効果を確保するために、誘電体材料の使用量は充填量に基づいて計算され、デバイスの上面より一定の厚さだけ高く、第２誘電体層は、端子２１０表面より５～３０μｍ高く、差分は５μｍ、１０μｍ、１５μｍ、１８μｍ、２０μｍ、２５μｍまたは３０μｍなどの値を選択することができる。
【0055】
第２誘電体層１４０の表面に、端子２１０に直接接続される第１回路層３００を作製し、第１回路層３００は、金属柱４００を介して第２回路層３１０に接続される。
【0056】
具体的には、図５ｈ、図５ｉを参照する。図５ｈに示すように、第２誘電体層１４０の表面、具体的には端子２１０表面、金属柱４００の上面、および第２誘電体層１４０の表面１１０にシード層を作製する。図５ｉに示すように、シード層上に、フォトレジスト６００を積層し、フォトレジスト６００をパターン画像化処理し、メッキ対象の第１回路層３００のパターンを露出させ、第１回路層３００のパターンに電気メッキを施す。
【0057】
以上のステップから、第１回路層３００とデバイス２００の端子２１０表面とがシード層を介して電気メッキにより直接電気的に接続されていることが分かる。このような接続方法は正確なはんだ塗布が必要とされるという従来の解決手段における問題を解決し、デバイスおよび線路は電気メッキ接続によって一体に接続されているため、デバイスと線路との接続の安定性を確保し、良好な電気信号を確保する。
【0058】
シード層の作製については、本願の第１実施例におけるシード層の作製プロセスと同様であるので、ここでは説明を省略する。
【0059】
仮支持プレートを分割し、第１段階埋め込み構造体を形成する。
第１段階埋め込み構造体の両面にはんだマスク７００を形成し、はんだマスク７００上に開口部を開けて第２回路層３１０と第１回路層３００の表面を露出させ、第２回路層３１０と第１回路層３００の表面を金属化処理する。
第１段階埋め込み構造体の両面にはんだマスク７００を形成し、はんだマスク７００上に開口部を開けて第２回路層３１０と第１回路層３００の表面を露出させ、第２回路層３１０と第１回路層３００の表面を金属化処理する。
【0060】
具体的には、図５ｊ、図５ｋ、および図５ｌを参照する。図５ｊに示すように、フォトレジスト６００を除去し、第２誘電体層１４０の表面から露出したシード層３２０を食刻し、線路を保護するためにフォトレジスト６００を積層し、プレート全体を露光した後、プレートを分割し、図５ｋに示すように、プレート分割の時、第１金属層５２０および第２金属層５３０からプレートを分割し、それぞれプレート分割面５５０、第２金属層５３０、および保護層５４０をそれぞれ食刻した後、フォトレジスト６００を除去する。プレート分割して保護層５４０を食刻する場合、支持プレートの保護層が薄く、本実施例では、保護層５４０の厚さは３～１０μｍであり、保護層金属はニッケルやチタン等とすることができ、第２金属層５３０に用いる金属とは異なるため、異なるエッチング液を用いることができ、エッチング量が小さい。そのため、保護層を食刻した後の回路層への影響は比較的に無視することができる。プレート分割を完成した後、図５ｌに示すように、基板上下面をソルダーレジスト作製し、その後、金属表面処理を施し、金属表面層３３０を形成し、図２に示すような埋め込み構造の基板を得る。
【0061】
なお、必要に応じて上記のいくつかの中間ステップを繰り返して若干層の多層埋め込み構造基板を作製することができる。上記のプロセスから分かるように、本願が提供する埋め込み構造は、１回の作製プロセスを実施する過程においてデバイス埋め込み構造の基板作製を完成することができ、２つの部分に分けてデバイス埋め込みを完成する必要があるという従来技術における問題を解決し、これによって本願が従来技術と比較してプロセスやステップを減少させ、作製難易度を低下させ、製品品質を向上させ、かつ作製コストを削減する。
【0062】
本願は、デバイス埋め込み特徴を利用するので、作製中に、外観監視によってデバイスと線路との間の接続品質の検査を容易にすることができる。
【0063】
端子面を上向きに配置することにより、デバイス背面を全体に塗布された粘性材料またはＤＡＦ（超薄型フィルム接着剤）によって支持プレートの支持金属と接続し、端子面を下向きに配置した時の線路とデバイスとの間の充填不良のリスクを良好に解決する。
【0064】
端子面を上向きに配置することにより、デバイス２００と下方の支持プレートを貼り付けて接続し、デバイス２００と第２回路層３１０は同一の基準面にあり、パッケージの全体厚さをさらに低下させる。
【0065】
以上、図面を参照しながら、本願の好ましい実施について具体的に説明したが、本願は、上述した実施形態に限定されるものではなく、当業者であれば、本願の趣旨を逸脱することなく、種々の均等な変形又は置換を行うことができ、これらの均等な変形または置換は、すべて本願の特許請求の範囲によって定義される範囲内に含まれる。
【符号の説明】
【0066】
１００ 誘電体層
１１０ 誘電体層第１表面
１２０ 誘電体層第２表面
１３０ 第１誘電体層
１４０ 第２誘電体層
２００ デバイス
２１０ 端子
２２０ 非端子面
２３０ キャビティ
２４０ 接着材料
２５０ キャビティ開口部
３００ 第１回路層
３１０ 第２回路層
３２０ シード層
３３０ 金属表面層
４００ 金属柱
４１０ 金属柱パターン
５００ 仮支持プレート
５１０ 有機層
５２０ 第１金属層
５３０ 第２金属層
５４０ 保護層
５５０ プレート分割面
６００ フォトレジスト
７００ はんだマスク
１１０ 誘電体層第１表面
１２０ 誘電体層第２表面
１３０ 第１誘電体層
１４０ 第２誘電体層
２００ デバイス
２１０ 端子
２２０ 非端子面
２３０ キャビティ
２４０ 接着材料
２５０ キャビティ開口部
３００ 第１回路層
３１０ 第２回路層
３２０ シード層
３３０ 金属表面層
４００ 金属柱
４１０ 金属柱パターン
５００ 仮支持プレート
５１０ 有機層
５２０ 第１金属層
５３０ 第２金属層
５４０ 保護層
５５０ プレート分割面
６００ フォトレジスト
７００ はんだマスク
【図1a】
【図1b】
【図2】
【図3】
【図4a】
【図4b】
【図4c】
【図4d】
【図4e】
【図4f】
【図4g】
【図4h】
【図4i】
【図4j】
【図5a】
【図5b】
【図5c】
【図5d】
【図5e】
【図5f】
【図5g】
【図5h】
【図5i】
【図5j】
【図5k】
【図5l】