特開 2022-36438 固体撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022036438

(43)【公開日】2022-03-08

(54)【発明の名称】固体撮像装置

(51)【国際特許分類】

   H01L 27/146 20060101AFI20220301BHJP

【ＦＩ】

H01L27/146 A

H01L27/146 D

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2020140645

(22)【出願日】2020-08-24

(71)【出願人】

【識別番号】515026362

【氏名又は名称】タワー パートナーズ セミコンダクター株式会社

(71)【出願人】

【識別番号】504168846

【氏名又は名称】タワー セミコンダクター リミテッド

【氏名又は名称原語表記】ＴＯＷＥＲ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＬＴＤ．

(74)【代理人】

【識別番号】110001427

【氏名又は名称】特許業務法人前田特許事務所

(72)【発明者】

【氏名】古川 勝也

【テーマコード（参考）】

4M118

【Ｆターム（参考）】

4M118AA05

4M118AB01

4M118BA14

4M118BA19

4M118CA03

4M118DD04

4M118DD12

4M118FA16

4M118FA27

4M118FA28

4M118FA33

4M118FA35

4M118GA02

4M118GB03

4M118GB07

4M118GB11

4M118GB17

4M118HA22

4M118HA25

4M118HA30

4M118HA33

(57)【要約】

【課題】裏面照射型の固体撮像装置において、PLS特性を向上させる。
【解決手段】固体撮像装置は、第１の半導体基板１１１と、第１の半導体基板１１１に配列され、入射光を電荷に変換する光電変換部１１１ｂと、光電変換部１１１ｂから転送トランジスタＴＸ１を介して転送された電荷を保持する電荷蓄積部ＭＮと、第１の半導体基板１１１に積層され、複数の金属配線Ｍ１、Ｍ２、Ｍ３を含む配線層とを備える。入射光は、配線層とは反対側である裏面側から第１の半導体基板１１１に入射する。光電変換部１１１ｂと金属配線との間に、光吸収膜１２１、１２３を更に備える。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１の半導体基板と、
前記第１の半導体基板に配列され、入射光を電荷に変換する光電変換部と、
前記光電変換部から転送トランジスタを介して転送された電荷を保持する電荷蓄積部と、
前記第１の半導体基板に積層され、複数の金属配線を含む配線層とを備え、
前記入射光は、前記配線層とは反対側である裏面側から前記第１の半導体基板に入射し、
前記光電変換部と前記金属配線との間に、光吸収膜を更に備えることを特徴とする固体撮像装置。

【請求項2】

請求項１において、
前記光吸収膜は、窒化チタンを用いて形成されていることを特徴とする固体撮像装置。

【請求項3】

請求項２において、
上部電極及び下部電極により高誘電率材料からなる絶縁膜を挟んで構成されたＭＩＭキャパシタを備え、
前記上部電極及び前記下部電極の少なくとも一方は、前記光吸収膜を用いて構成されていることを特徴とする固体撮像装置。

【請求項4】

請求項３において、
前記ＭＩＭキャパシタは、前記光電変換部の下方に位置し、且つ、前記第１の半導体基板の裏面に対して垂直に見たとき、前記光電変換部と重複する領域に設けられていることを特徴とする固体撮像装置。

【請求項5】

請求項４において、
前記ＭＩＭキャパシタは、前記電荷蓄積部と接続されていることを特徴とする固体撮像装置。

【請求項6】

請求項１～５のいずれか１つにおいて、
前記第１の半導体基板に対し、前記配線層を介して貼り合わせられた第２の半導体基板を備え、
前記光吸収膜は、前記第１の半導体基板側に設けられていることを特徴とする固体撮像装置。

【請求項7】

請求項１～６のいずれか１つにおいて、
前記光電変換部同士の間に設けられた画素間分離領域を備え、
前記電荷蓄積部は、前記画素間分離領域の下方に位置し、
前記電荷蓄積部の幅は、前記画素間分離領域の幅と同等又はそれ以下であることを特徴とする固体撮像装置。

【請求項8】

請求項７において、
前記画素間分離領域は、隣接する光電変換部同士の混色を防止する素子分離領域を含むことを特徴とする固体撮像装置。

【請求項9】

請求項８において、
前記素子分離領域は、前記第１の半導体基板に設けられた溝に遮光材料を埋め込んだ構成を有し、且つ、前記電荷蓄積部の上方に配置されていることを特徴とする固体撮像装置。

【請求項10】

請求項８又は９において、
前記素子分離領域上に設けられた遮光層を備えることを特徴とする固体撮像装置。

【請求項11】

請求項１０において、
前記素子分離領域と、前記遮光層とは、一体に形成されていることを特徴とする固体撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、固体撮像装置に関する。

【背景技術】

【0002】

デジタルスチルカメラ、スマートフォン、車載カメラ等の各種のカメラに用いられる固体撮像装置として、CCD(Charge Coupled Devise)イメージセンサよりも、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサが一般的になってきている。この理由としては、CMOSイメージセンサの方が消費電力、読み出しスピード等に優れること、また、裏面照射（Back Side Illumination：BSI）構造によって飛躍的に感度が向上したこと等が挙げられる。

【0003】

一般的なCMOSイメージセンサにおいて、各画素から画素信号を行毎に順次読み出すローリングシャッター方式が用いられてきた。この場合、例えば速度の速い被写体を撮像した場合、画像が歪むことがあった。そこで、全画素を同時に電荷保持部に読み出して信号を出力するグローバルシャッター方式を採用したCMOSイメージセンサが開発されている。

【0004】

しかし、このためには、フォトダイオードの面積を削減して電荷保持部（メモリーノード部）を設ける必要があり、これはローリングシャッター方式の場合よりも飽和電子数、感度特性が悪化する原因となる。

【0005】

また、グローバルシャッター方式では、読み出した信号を電荷保持部に一旦保持する。この間に、電荷蓄積部に寄生光が入り込むと、ノイズとなってしまう。このような寄生光に対する感度であるPLS（Parasitic Light Sensitivity; 寄生光感度）を抑制するためには、金属遮光膜により電荷保持部を遮光する。

【0006】

表面照射型のイメージセンサであれば、電荷保持部の直上に遮光膜を配置することは容易である。しかし、裏面照射型の場合、基板裏面側から光が照射されるので、表面照射型と同様の遮光方法は効果が無い。

【0007】

これに対し、特許文献１では、裏面照射型イメージセンサにおいて、基板裏面側から深い素子を形成し、メタル膜を埋め込んで遮光膜とすることが開示されている。

【0008】

また、特許文献２では、裏面照射型イメージセンサにおいて、第１の基板と第２の基板とをCu-Cuボンディングにより連結した構造が開示されている。ここでは、第１の基板にはPD（フォトダイオード）及びPDから電荷を読み出すトランジスタのゲート及びドレインが設けられ、第２の基板にはメモリーノード部及びそこから電荷をFD（フィールドディフュージョン）に読み出すトランジスタ等が配置されている。更に、第２の基板のメモリーノード部は、第１の基板のトランジスタのドレイン部と連結され、第２の基板に容量を確保するための配線容量（高誘電率材料を挟んだ構造）を配置して、PD面積を拡大している。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特許第６０５２３５３号

【特許文献2】特許第４８３５７８０号

【発明の概要】

【発明が解決しようとする課題】

【0010】

グローバルシャッター方式のイメージセンサにおいて、電荷を読み出す転送トランジスタのドレイン部はメモリーノード部と接続されている。この結果、ドレイン部もPLSを発生させる原因となる。そこで、PLS特性を向上するためには、ドレイン部も遮光することが望まれる。

【0011】

また、裏面照射型の場合、基板裏面から入射した光が配線によって反射し、ドレイン部に漏れ込んでPLSを発生させることがある。これは、高入射光時（光の入射角が大きい時）に顕著である。

【0012】

本開示の目的は、裏面照射型の固体撮像装置において、PLS特性を向上させることである。

【課題を解決するための手段】

【0013】

本開示の固体撮像装置は、第１の半導体基板と、第１の半導体基板に配列され、入射光を電荷に変換する光電変換部と、光電変換部から転送トランジスタを介して転送された電荷を保持する電荷蓄積部と、第１の半導体基板に積層され、複数の配線を含む配線層とを備える。入射光は、配線層とは反対側である裏面側から前記第１の半導体基板に入射する。光電変換部と配線との間に、光吸収膜を更に備える。

【発明の効果】

【0014】

本開示の固体撮像装置によると、光電変換部と配線との間に光吸収膜を備えるので、裏面側からの入射光が金属配線等により反射して寄生光感度を発生させることを抑制できる。

【図面の簡単な説明】

【0015】

【図1】図１は、本開示の実施形態１の固体撮像装置について、画素回路を示す図である。

【図2】図２は、図１に対応する平面レイアウトパターンを示す図である。

【図3】図３は、図２におけるＸ－Ｘ’線による断面を示す図である。

【図4】図４は、本開示の例示的固体撮像装置の製造工程を示す図である。

【図5】図５は、図４に続き、固体撮像装置の製造工程を示す図である。

【図6】図６は、図５に続き、固体撮像装置の製造工程を示す図である。

【図7】図７は、図６に続き、固体撮像装置の製造工程を示す図である。

【図8】図８は、図７に続き、固体撮像装置の製造工程を示す図である。

【図9】図９は、本開示の実施形態２の固体撮像装置について、断面構成を示す図である。

【発明を実施するための形態】

【0016】

（実施形態１）
以下、本開示の実施形態１について、図面を参照しながら説明する。図１は、本実施形態の例示的固体撮像装置について、グローバルシャッター方式の画素回路を示す図である。

【0017】

図１には、２画素１セルの画素方式を示しており、画素の１つを破線の四角形で囲んで示している。画素毎に、光電変換部であるフォトダイオードＰＤ、ＰＤからメモリーノードＭＮに電荷を読み出す転送トランジスタＴＸ１、メモリーノード部からフローティングディフュージョンＦＤに電荷を読み出す転送トランジスタＴＸ２、ＰＤの電荷をリセットするグローバルリセットトランジスタＧＲＳＴが備えられている。また、増幅トランジスタＳＦ、リセットトランジスタＲＳ、選択トランジスタＳＥＬについては２画素で共有している。

【0018】

各トランジスタは、以下の機能を有する。まず、ＧＲＳＴトランジスタをオンにして、ＰＤの電荷をリセットする。その後、ＰＤにおいて露光が開始され、光電変換により電荷が発生する。次に、ＲＳトランジスタ及びＴＸ２トランジスタをオンにして、メモリーノードＭＮの電荷をリセットし、空にする。次に、ＴＸ１トランジスタをオンにすることにより、ＰＤにて発生した電荷がメモリーノードＭＮ（電荷蓄積部）に転送され、蓄積される。グローバルシャッター方式であるから、電荷の読み出しは全画素にて同時に行われる。

【0019】

メモリーノード部は、ＭＩＭキャパシタに電気的に接続されており、ＭＩＭキャパシタの上部電極は電源電圧ＰＶＤＤに接続されている。メモリーノードＭＮに保持された電荷は、ＲＳトランジスタをオンにしてＦＤの電荷をリセットした後に、ＴＸ２トランジスタのタイミングチャートに従って順次ＦＤに読み出される。これによりＦＤにおける電位が変化し、その電位変化分の電圧がＳＦトランジスタにゲート電圧として印加される。ＳＦトランジスタにより増幅された電圧は、ＳＥＬトランジスタにより選択された画素において、垂直信号線（PIXOUT）に出力される。

【0020】

次に、図２は、図１の回路図に対応する平面レイアウトパターンを示す図である。

【0021】

２画素１セルの構成であり、２つのフォトダイオードＰＤが上下に並んで配置されている。ＰＤからメモリーノードＭＮに電荷を読み出すＴＸ１トランジスタ、ＭＮからフローティングディフュージョンＦＤに電荷を読み出すＴＸ２トランジスタ、ＰＤをリセットするＧＲＳＴトランジスタについては、画素毎に１つ配置されている。これに対し、増幅トランジスタＳＦ、リセットトランジスタＲＳ、選択トランジスタＳＥＬは２画素に対して１つずつ配置されている。

【0022】

ＭＮは、ＴＸ１トランジスタとＴＸ２トランジスタとの間にあり、ＭＩＭキャパシタ（図２では図示せず）に電気的に接続されている。また、ＭＮ、ＳＦトランジスタ、ＳＥＬトランジスタ、ＲＳトランジスタは、画素間に配置されている。

【0023】

メモリーノードＭＮの面積を小さくして、画素間に配置することにより、ＰＤの面積を大きくすることができる。

【0024】

ＰＤをリセットするＧＲＳＴトランジスタについて、ドレイン部はＶＤＤに接続され、ＶＤＤは上下２画素により共有されている。メモリーノードＭＮに保持された電荷はＴＸ２トランジスタをオンにすることによりＦＤに転送される。ＦＤについても上下２画素により共有されるレイアウトである。ＲＳトランジスタは、ＦＤに隣接して配置されている。

【0025】

次に、図３は、図２におけるX-X'線による断面を模式的に示す図である。つまり、図３には、フォトダイオードＰＤ、ＴＸ１トランジスタ、メモリーノードＭＮ、ＴＸ２トランジスタに対応する断面が示されている。

【0026】

図３に示すように、個体撮像装置は、センサー側チップ１０１と、ロジック側チップ１０２とを貼り合わせた構造を有しており、裏面照射型のイメージセンサである。

【0027】

センサー側チップ１０１は、第１の半導体基板１１１と、配線層とを含み、主にフォトダイオード、メモリーノード等の画素特性に関する構成要素が形成されている。ロジック側チップ１０２は、第２の半導体基板１５２と、配線層とを含み、主に信号処理、駆動回路、制御回路等のトランジスタと、配線層とが形成されている。

【0028】

センサー側チップ１０１の配線層は、絶縁膜であるTEOS（tetra ethoxy silane）膜１１２が積層され、その中に複数層（図３の例では４層）の金属配線Ｍ１、Ｍ２、Ｍ３及びＭ４と、これらの層間を接続するビアプラグＶ１、Ｖ２及びＶ３が形成された構成を有する。絶縁膜としては、Si-CN膜１１３、P-SiN膜１１４、SiCN/SiCO膜１１５等も用いられている。

【0029】

第１の半導体基板１１１には、フォトダイオード１１１ｂ及びメモリーノードＭＮが形成されている。第１の半導体基板１１１直下のTEOS膜１１２中に、フォトダイオード１１１ｂからメモリーノードＭＮに電荷を読み出すＴＸ１トランジスタと、メモリーノードＭＮから電荷を読み出すＴＸ２トランジスタとが形成されている。尚、ＴＸ１トランジスタ及びＴＸ２トランジスタについては、それぞれが形成された位置を示すものであり、ソース、ドレイン等の具体的な構造に関して図示しているわけではない。メモリーノードＭＮには、TEOS膜１１２中に設けられたポリシリコン層１３０が電気的に接続されている。

【0030】

更に、第１の半導体基板１１１直下のTEOS膜１１２中には、ＭＩＭ（metal-insulator-metal）キャパシタ１２４が形成されている。ＭＩＭキャパシタ１２４は、光を吸収する性質を持つ材料からなる電極を含む。例えば、下部電極１２１及び上部電極１２３について、ＴｉＮ電極とする。下部電極１２１及び上部電極１２３の間には、高誘電率材料、例えばＨｆＯ_２等からなる絶縁膜１２２が設けられて、ＭＩＭ構造となっている。

【0031】

ＭＩＭキャパシタ１２４は、裏面側からフォトダイオード１１１ｂに入射した光１６１を吸収することにより、当該光１６１が金属配線Ｍ１等により反射してメモリーノードＭＮ、ＴＸ１トランジスタ（特にドレイン）等に入ることを抑制する。つまり、図３において、下部電極１２１が光を反射する場合、光１６１の破線で示す部分のようにメモリーノードＭＮに入る可能性があり、これは寄生光感度の原因となる。しかし、下部電極１２１は光を吸収するＴｉＮ等により形成されているので、このような反射は起こらず、破線で示す部分の光は発生しないので、寄生光感度を抑制できる。尚、下部電極１２１及び上部電極１２３の少なくとも一方が光吸収膜として機能すれば良い。

【0032】

この目的のために、ＭＩＭキャパシタ１２４（特に下部電極１２１）は、フォトダイオード１１１ｂを覆うような領域（第１の半導体基板１１１の裏面に対して垂直に見たとき、フォトダイオード１１１ｂと重複する領域）に設けられている。

【0033】

また、下部電極１２１は、ビアプラグ１３１及びポリシリコン層１３０を介してメモリーノードＭＮに接続されている。上部電極１２３は、ＰＶＤＤと繋がっている金属配線Ｍ１と接続され、ＰＶＤＤの電圧を印加することにより、ＭＩＭキャパシタ１２４の容量が調整可能となっている。上部電極１２３は、コンタクトプラグ１３２を介して金属配線Ｍ１に接続されている。

【0034】

ここで、ＭＩＭキャパシタ１２４は、センサー側チップ１０１の配線層中に配置するのが望ましい。これは、上記のように寄生光感度を抑制する目的に加えて、製造を容易にするためである。

【0035】

つまり、ＭＩＭキャパシタ１２４はピクセル毎にフォトダイオード１１１ｂに対して設けるので、ＭＩＭキャパシタ１２４をロジック側チップ１０２に配置したとすると、センサー側チップ１０１とロジック側チップ１０２とでピクセルピッチ毎のＣｕ－Ｃｕボンディングが必要となる。これは、非常に高い精度の位置合わせを要するので、加工が困難になる。特に、ピクセルピッチの縮小、高画素化が進むほど歩留まりの悪化が予想される。

【0036】

これに対し、図３に示すように、センサー側チップ１０１にＭＩＭキャパシタ１２４を設けた場合、ピクセルピッチ毎のＣｕ－Ｃｕボンディングは不要である。従って、チップ同士の接合時に要求される精度を抑制できる。この結果、固体撮像装置の微細化、高画素化に対応しやすい。

【0037】

次に、メモリーノードＭＮについて説明する。第１の半導体基板１１１における深い側（配線層側、また、光が入射する裏面とは反対側）に設けられる。また、フォトダイオード１１１ｂの面積を大きくし、これに応じて狭くなったフォトダイオード１１１ｂ同士（画素同士）の間の素子間分離領域に配置する。このために、メモリーノードＭＮの面積を小さくして、素子間分離領域の下方に配置する。メモリーノードＭＮの面積を小さくすると、入射光はメモリーノードＭＮに入りにくくなるので、寄生光感度特性は向上する。具体的には、メモリーノードＭＮの幅は、素子間分離領域の幅よりも小さくすることが望ましい。

【0038】

また、メモリーノードＭＮの面積を小さくすると、メモリーノードＭＮの電荷を蓄積する容量は小さくなる。そこで、メモリーノードＭＮをＭＩＭキャパシタ１２４に電気的に接続することによって、必要な容量を確保する。

【0039】

尚、メモリーノードＭＮに必要な容量を確保するためのＭＩＭキャパシタとしては、金属配線により高誘電率材料を挟んで形成することも考えられる。しかしながら、このようにした場合、容量を小さくしておきたい部分の配線にも影響する場合がある。例えば、特許文献２の構成では、配線の容量が極端に高くなり、転送トランジスタの読み出し不良が生じる可能性がある。

【0040】

これに対し、図３に示すように金属配線とは別にＭＩＭキャパシタ１２４を形成すると、配線容量に対する影響を抑制することができる。

【0041】

また、フォトダイオード１１１ｂについて、面積を大きくすることにより、飽和特性を向上することができる。

【0042】

次に、ＤＴＩ（Deep Trench Isolation）１４１と、メタルグリッド１４２とについて説明する。

【0043】

ＤＴＩ１４１は、第１の半導体基板１１１に裏面側から溝を形成し、絶縁性の物質を埋め込んだ素子分離層であり、画素間に配置される。ここで、溝を埋め込む物質として遮光性の物質、例えばタングステンを用いると、ＤＴＩ１４１は遮光膜としても機能する。図３の固体撮像装置においても、フォトダイオード１１１ｂの周囲に配置され、隣接する他のフォトダイオード（図示せず）との間を分離している。ＤＴＩ１４１は、画素間の混色を抑制する。更に、メモリーノードＭＮを画素間に配置し、その上方（裏面側）にＤＴＩ１４１を配置することにより、メモリーノードＭＮを遮光する機能を果たすことができる。

【0044】

また、メタルグリッド１４２は、第１の半導体基板１１１上にパターン形成された金属層であり、遮光膜として機能して、画素間の混色の防止等に用いられる。特に、角度が大きな入射光について、隣接するフォトダイオード１１１ｂに光が入射することを防止するために有用である。

【0045】

メタルグリッド１４２について、ＤＴＩ１４１上に配置し、且つ、ＤＴＩ１４１の埋め込みに用いるのと同じ材料（タングステン等）を用いて形成すると、ＤＴＩ１４１とメタルグリッド１４２とを一体に形成することができ、製造工程を削減して安定に形成できる。

【0046】

ロジック側チップ１０２は、第２の半導体基板１５２を用いて形成されている。詳しい構成は省略するが、第２の半導体基板１５２上の最上層にTEOS膜１１２が設けられており、センサー側チップ１０１のTEOS膜１１２とSiCN膜１１６を介して接合されている。

【0047】

＜固体撮像装置の製造方法＞
次に、本開示の固体撮像装置の製造方法について説明する。裏面照射型のイメージセンサであるから、センサー側チップ１０１とロジック側チップ１０２とを貼り合わせる方法により製造される。

【0048】

図４は、センサー側チップ１０１の製造工程を示す図である。図４では、図３とは上下を逆に示している（更に、X-X'線の反対側から見た図示となっている）。

【0049】

Ｐ型基板１５１を用意し、この上にＮ型のエピタキシャル層を形成する。当該エピタキシャル層が、図３における第１の半導体基板１１１となる。第１の半導体基板１１１に対し、基板表面付近に対するＰ型イオンの注入及びそれより深い基板中に対するＮ型イオンの注入により、フォトダイオード１１１ｂを形成する。フォトダイオード１１１ｂ以外の部分はＮ型層１１１ａとして残る。

【0050】

次に、メモリーノードＭＮを形成するために、Ｎ型層１１１ａの表面付近にＮ型イオンの注入を行う。その後、各画素のトランジスタ（ＴＸ１、ＴＸ２等）のゲート電極を形成する。

【0051】

ＭＩＭキャパシタ１２４とメモリーノードＭＮとの接続に関して、基板に対するダメージを抑制することが望ましい。そこで、ポリシリコン層１３０を形成して、これを介して前記接続を行う。

【0052】

続いて、層間絶縁膜（TEOS膜１１２、但し図４において、下部電極１２１の下面までの厚さ）を形成する。更に、ポリシリコン層１３０に接続するためのビアプラグ１３１を形成する。例えば、エッチングによりホールを形成し、導電体を埋め込むことで形成する。

【0053】

続いて、下部電極１２１を形成する。これには、形成した部分のTEOS膜１１２上にTiN膜を堆積した後、下部電極１２１のパターンのマスクを用いてエッチングを行う。これにより、ポリシリコン層１３０にビアプラグ１３１を介して接続された下部電極１２１が形成される。

【0054】

次に、高誘電率材料であるHfO₂膜を堆積し、更にその上に上部電極１２３を形成するためのTiN膜を堆積する。この後、上部電極１２３のパターンのマスクを用いて、TiN膜及びHfO₂膜をエッチングする。これにより、下部電極１２１及び上部電極１２３により絶縁膜１２２が挟まれたＭＩＭキャパシタ１２４が形成される。

【0055】

この後、図４におけるTEOS膜１１２の残りの部分と、その中の他の配線層等（図示せず）を順次形成する。

【0056】

次に、図５の工程を説明する。ここでは、ＭＩＭキャパシタ１２４を含むTEOS膜１１２上に、配線層を形成する。

【0057】

まず、ＭＩＭキャパシタ１２４を含むTEOS膜１１２に、上部電極１２３接続するためのコンタクトホールを形成し、金属薄膜を堆積することによりコンタクトプラグ１３２を形成する。その後、金属配線Ｍ１、Ｍ２、Ｍ３及びＭ４とビアプラグＶ１、Ｖ２及びＶ３とを含む絶縁層を形成する。絶縁層は、主にTEOS膜１１２であり、複数のTEOS膜１１２の間にSi-CN膜１１３、P-SiN膜１１４、SiCN/SiCO膜１１５が挟まれた構成である。

【0058】

金属配線Ｍ１～Ｍ４及びビアプラグＶ１～Ｖ３の形成には、ダマシン法等の通常の配線フローを用いれば良い。つまり、絶縁層（主にTEOS膜１１２）に対し、配線溝パターンをエッチング等により形成した後、当該配線溝パターンを埋め込むように全面に金属薄膜を形成する。更に、ＣＭＰ（chemical mechanical polishing、化学的機械研磨）法等により金属薄膜の表面を平坦化して、配線溝パターン内に金属配線Ｍ１～Ｍ４及びビアプラグＶ１～Ｖ３を形成する。

【0059】

尚、金属配線Ｍ１及びＭ２の形成後には、次の層のTEOS膜１１２の前に、P-SiN膜１１４を形成する。同様に、金属配線Ｍ３及びＭ４の形成後には、次の層のTEOS膜１１２を形成する前に、SiCN/SiCO膜１１５を形成する。

【0060】

金属配線Ｍ４上のSiCN/SiCO膜１１５を形成した後、更にTEOS膜１１２と、SiCN膜１１６とを形成する。

【0061】

次に、図６のように、図５のセンサー側チップ１０１をロジック側チップ１０２に貼り合わせる。尚、図６では、図５に示すセンサー側チップ１０１が再び上下を反転して示されている。貼り合わせは、それぞれのTEOS膜１１２上に設けられたSiCN膜１１６同士を合わせる形で行われる。例えば、両方のチップの貼り合わせるべき表面をプラズマ処理等により活性化し、互いに接触させる。これにより、ファンデルワールス力（分子間力）が作用して接合される。更に、アニール処理を行い、接合面に共有結合を形成して、接合を強固にすることができる。

【0062】

図７には、このような貼り合わせを行った後の状態を示す。センサー側チップ１０１とロジック側チップ１０２とは、物理的に接合することに加えて、ＴＳＶ（Through-Silicon、シリコン貫通電極）を用いて電気的接続を行う（ＴＳＶは図示省略）。また、両チップの接合界面にそれぞれＣｕパッド等を露出させて、パッド同士を接合することにより電気的導通も確保する方法（Ｃｕ－Ｃｕ接合）を用いても良い。

【0063】

チップ同士の接合の後、基板１５１を研磨して除去し、フォトダイオード１１１ｂを露出させる。

【0064】

次に、図８の工程を説明する。ここでは、メモリーノードＭＮに関する遮光と、クロストーク軽減とを目的として、ＤＴＩ１４１を形成する。このために、メモリーノードＭＮ付近まで第１の半導体基板１１１（Ｎ型層１１１ａ）をエッチングし、深いトレンチ１４３を形成する。次に、トレンチ１４３の側面及び底面を覆うＴｉＮ等のシード層（図示せず）を堆積した後、トレンチ１４３内及び第１の半導体基板１１１上に、タングステン膜１４４を形成する。更に、タングステン膜１４４について、ＣＭＰ法により平坦化する。この状態が図８に示されている。

【0065】

トレンチ１４３の深さについて、遮光性の点からは、メモリーノードＭＮ直上まで設けて、間にＮ型層１１１ａを残さないのが望ましい。しかしながら、トレンチ１４３を形成する際のエッチング等により、メモリーノードＭＮにダメージが生じること等が考えられる。従って、これを避けるために、メモリーノードＭＮとトレンチ１４３との間にＮ型層１１１ａを残している。上記のダメージを避けるか又は修復した場合、Ｎ型層１１１ａを残す必要は無い。

【0066】

この後、フォトダイオード１１１ｂ上を開口するようにタングステン膜１４４をエッチングしてパターン化し、メタルグリッド１４２を形成する（図３を参照）。

【0067】

仮に、ＤＴＩ１４１形成のためのトレンチ１４３の埋め込み材として酸化膜を用いた場合、メタルグリッド１４２とは別の工程として形成する必要がある。これに対し、埋め込み材としてもタングステンを用いる上記工程とすることにより、同じ工程にてトレンチ１４３の埋め込み及びメタルグリッド１４２形成のためのタングステン膜を形成することができる。従って、工程を削減し、製造コストを抑制できる。

【0068】

（実施形態２）
次に、図９を参照して、本開示の実施形態２の固体撮像装置を説明する。多くの構成が図３に示す実施形態１の固体撮像装置と共通であるから、同等の構成要素には同じ符号を付し、主に相違点を説明する。また、画素回路及び平面レイアウトパターンについては、図１及び図２と同様である。

【0069】

図３の固体撮像装置では、４層の金属配線Ｍ１、Ｍ２、Ｍ３及びＭ４と、これらを接続する３層のビアプラグＶ１、Ｖ２及びＶ３を有する。これに対し、図９の固体撮像装置では、配線層は３層であり、第４層の金属配線Ｍ４と、これに対して接続される第３層のビアプラグＶ３は形成されていない。これに伴い、図３では金属配線Ｍ４を含んでいた層のTEOS膜１１２も形成されていない。

【0070】

センサー側チップ１０１とロジック側チップ１０２とを貼り合わせた構造において、ロジック側チップ１０２の回路において電磁波が発生し、これがセンサー側チップ１０１に入り込んでノイズとなり、画素特性を劣化することがある。そこで、センサー側チップ１０１及びロジック側チップ１０２の少なくとも一方において電磁波をブロックするための配線を配置し、且つ、フォトダイオード部をブロックすることが行われる。

【0071】

図３の固体撮像装置では、この目的で第４層の金属配線Ｍ４をシールド層として配置している。しかし、ＭＩＭキャパシタ１２４が配線層とフォトダイオード１１１ｂとの間に配置され、且つ、フォトダイオード１１１ｂを覆うレイアウトになっている。従って、ＭＩＭキャパシタ１２４が、ロジック側チップ１０２からの電磁波をブロックする機能を果たす。つまり、第４層の金属配線Ｍ４について省略したとしても、ロジック側チップ１０２からの電磁波による画質劣化を抑えることができる。

【0072】

図９において、破線の矢印によりロジック側チップ１０２からの電磁波１６２を示している。電磁波１６２は、第４層の金属配線Ｍ４が無くても、ＭＩＭキャパシタ１２４によりブロックされ、フォトダイオード１１１ｂに侵入することは抑制されている。

【0073】

以上のように、実施形態２の固体撮像装置によると、第４層の金属配線Ｍ４及びこれを含む絶縁膜の層等を省略できるので、材料及び製造工程を削減でき、コストを削減することができる。

【産業上の利用可能性】

【0074】

本開示の技術によると、裏面照射型の固体撮像装置においてＰＬＳ特性を向上することができ、各種のカメラに用いられる固体撮像装置として有用である。

【符号の説明】

【0075】

ＴＸ１ 転送トランジスタ
ＴＸ２ 転送トランジスタ
Ｍ１、Ｍ２、Ｍ３、Ｍ４ 金属配線
Ｖ１、Ｖ２、Ｖ３、Ｖ４ ビアプラグ
ＭＮ メモリーノード（電荷蓄積部）
１０１ センサー側チップ
１０２ ロジック側チップ
１１１ 第１の半導体基板
１１１ａ Ｎ型層
１１１ｂ フォトダイオード
１１２ ＴＥＯＳ膜
１１３ Ｓｉ－ＣＮ膜
１１４ Ｐ－ＳｉＮ膜
１１５ ＳｉＣＮ／ＳｉＣＯ膜
１１６ ＳｉＣＮ膜
１２１ 下部電極
１２２ 絶縁膜
１２３ 上部電極
１２４ ＭＩＭキャパシタ
１３０ ポリシリコン層
１３１ ビアプラグ
１３２ コンタクトプラグ
１４１ ＤＴＩ（素子分離領域）
１４２ メタルグリッド
１４３ トレンチ
１４４ タングステン膜
１５１ Ｐ型基板
１５１ 基板
１５２ 第２の半導体基板
１６１ 光
１６２ 電磁波

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】