▶ テキサス インスツルメンツ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022043249
(43)【公開日】2022-03-15
(54)【発明の名称】保護キャップ層を用いるプラチナ含有薄膜のエッチング
(51)【国際特許分類】
H01L 21/336 20060101AFI20220308BHJP
H01L 21/8234 20060101ALI20220308BHJP
H01L 21/8238 20060101ALI20220308BHJP
H01L 21/3205 20060101ALI20220308BHJP
H01L 29/417 20060101ALI20220308BHJP
H01L 21/28 20060101ALI20220308BHJP
H01L 21/306 20060101ALI20220308BHJP
H01L 21/308 20060101ALI20220308BHJP
【ＦＩ】
H01L29/78 301P
H01L27/088 D
H01L27/092 F
H01L21/88 Q
H01L21/88 T
H01L29/50 M
H01L21/28 301S
H01L21/28 301R
H01L21/306 F
H01L21/308 F
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2021212952
(22)【出願日】2021-12-27
(62)【分割の表示】P 2019539226の分割
【原出願日】2018-01-19
(31)【優先権主張番号】62/448,138
(32)【優先日】2017-01-19
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】15/714,169
(32)【優先日】2017-09-25
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】セバスティアン マイヤー
(72)【発明者】
【氏名】ヘルムト リンク
(72)【発明者】
【氏名】マイク ミッテルステッド
(57)【要約】 （修正有）
【課題】保護キャップ層を用いたプラチナ含有薄膜のエッチング方法を提供する。
【解決手段】マイクロ電子デバイス（２００）の基板（２０２）上にプラチナ含有層（２２０）を形成し、キャップ層（２３２）が、キャップ層とプラチナ含有層との間の界面にプラチナ酸化物がないように、プラチナ含有層上に形成される。キャップ層は、プラチナ含有層もエッチングするエッチャント中でエッチング可能であり、プラチナ酸化物がプラチナ含有層上に生じる前に、プラチナ含有層上に形成される。或いは、プラチナ含有層上のプラチナ酸化物は、キャップ層を形成する前に除去される。プラチナ含有層は、プラチナシリサイド（２２６）を形成するために用いられ、ウェットエッチャントをブロックするために、プラチナ含有層の頂部表面の一部の上にハードマスク又はマスキングプラチナ酸化物（２６４）を形成することによってパターニングされる。
【選択図】図２Ｅ
【解決手段】マイクロ電子デバイス（２００）の基板（２０２）上にプラチナ含有層（２２０）を形成し、キャップ層（２３２）が、キャップ層とプラチナ含有層との間の界面にプラチナ酸化物がないように、プラチナ含有層上に形成される。キャップ層は、プラチナ含有層もエッチングするエッチャント中でエッチング可能であり、プラチナ酸化物がプラチナ含有層上に生じる前に、プラチナ含有層上に形成される。或いは、プラチナ含有層上のプラチナ酸化物は、キャップ層を形成する前に除去される。プラチナ含有層は、プラチナシリサイド（２２６）を形成するために用いられ、ウェットエッチャントをブロックするために、プラチナ含有層の頂部表面の一部の上にハードマスク又はマスキングプラチナ酸化物（２６４）を形成することによってパターニングされる。
【選択図】図２Ｅ
【特許請求の範囲】
【請求項1】
マイクロ電子デバイスであって、
基板、及び
前記基板の頂部表面上のプラチナ含有層、
を含み、
前記プラチナ含有層が、前記基板の前記頂部表面とは反対に位置する頂部表面を有し、前記プラチナ含有層が、第１のセグメント及び前記第１のセグメントに隣接する第２のセグメントを含み、
前記第１のセグメントにおける前記プラチナ含有層の前記頂部表面から前記第２のセグメントにおける前記プラチナ含有層の前記頂部表面まで測定したときの、前記第１のセグメントと前記第２のセグメントとの間の第１の離間が、前記第１のセグメントにおける前記基板の前記頂部表面から前記第２のセグメントにおける前記基板の前記頂部表面まで測定したときの、前記第１のセグメントと前記第２のセグメントとの間の第２の離間より大きく、
前記第１のセグメントにおける前記プラチナ含有層の前記頂部表面に沿って測定したときの前記第１のセグメントの幅が、前記第１のセグメントの厚みの二倍より小さく、
前記第２の離間が前記第１のセグメントの前記厚みの２倍より小さい、マイクロ電子デバイス。
基板、及び
前記基板の頂部表面上のプラチナ含有層、
を含み、
前記プラチナ含有層が、前記基板の前記頂部表面とは反対に位置する頂部表面を有し、前記プラチナ含有層が、第１のセグメント及び前記第１のセグメントに隣接する第２のセグメントを含み、
前記第１のセグメントにおける前記プラチナ含有層の前記頂部表面から前記第２のセグメントにおける前記プラチナ含有層の前記頂部表面まで測定したときの、前記第１のセグメントと前記第２のセグメントとの間の第１の離間が、前記第１のセグメントにおける前記基板の前記頂部表面から前記第２のセグメントにおける前記基板の前記頂部表面まで測定したときの、前記第１のセグメントと前記第２のセグメントとの間の第２の離間より大きく、
前記第１のセグメントにおける前記プラチナ含有層の前記頂部表面に沿って測定したときの前記第１のセグメントの幅が、前記第１のセグメントの厚みの二倍より小さく、
前記第２の離間が前記第１のセグメントの前記厚みの２倍より小さい、マイクロ電子デバイス。
【請求項2】
請求項１に記載のマイクロ電子デバイスであって、
前記マイクロ電子デバイスが、前記第１のセグメントと前記第２のセグメントとの間の前記基板の前記頂部表面上にプラチナ含有残留物がない、マイクロ電子デバイス。
前記マイクロ電子デバイスが、前記第１のセグメントと前記第２のセグメントとの間の前記基板の前記頂部表面上にプラチナ含有残留物がない、マイクロ電子デバイス。
【請求項3】
請求項１に記載のマイクロ電子デバイスであって、
前記プラチナ含有層の少なくとも一部が抵抗器を提供する、マイクロ電子デバイス。
前記プラチナ含有層の少なくとも一部が抵抗器を提供する、マイクロ電子デバイス。
【請求項4】
マイクロ電子デバイスを形成する方法であって、
頂部表面を有する基板を提供すること、
前記基板の前記頂部表面上にプラチナ含有層を形成することであって、前記プラチナ含有層が、前記基板の前記頂部表面とは反対に位置する頂部表面を有すること、
前記プラチナ含有層の前記頂部表面上にキャップ層を形成することであって、前記プラチナ含有層の前記頂部表面における前記キャップ層と前記プラチナ含有層との間の界面にプラチナ酸化物がないこと、及び
ウェットエッチングプロセスによって前記キャップ層と前記プラチナ含有層の少なくとも一部とを除去し、前記基板の前記頂部表面を露出させること、
を含む、方法。
頂部表面を有する基板を提供すること、
前記基板の前記頂部表面上にプラチナ含有層を形成することであって、前記プラチナ含有層が、前記基板の前記頂部表面とは反対に位置する頂部表面を有すること、
前記プラチナ含有層の前記頂部表面上にキャップ層を形成することであって、前記プラチナ含有層の前記頂部表面における前記キャップ層と前記プラチナ含有層との間の界面にプラチナ酸化物がないこと、及び
ウェットエッチングプロセスによって前記キャップ層と前記プラチナ含有層の少なくとも一部とを除去し、前記基板の前記頂部表面を露出させること、
を含む、方法。
【請求項5】
請求項４に記載の方法であって、
前記キャップ層が主としてアルミニウムを含む、方法。
前記キャップ層が主としてアルミニウムを含む、方法。
【請求項6】
請求項４に記載の方法であって、
前記キャップ層が、前記マイクロ電子デバイスの相互接続ラインにおける層の組成に等しい組成を有する、方法。
前記キャップ層が、前記マイクロ電子デバイスの相互接続ラインにおける層の組成に等しい組成を有する、方法。
【請求項7】
請求項４に記載の方法であって、
前記ウェットエッチングプロセスが王水を用いる、方法。
前記ウェットエッチングプロセスが王水を用いる、方法。
【請求項8】
請求項４に記載の方法であって、
前記キャップ層が、前記プラチナ含有層が酸化環境に晒される前に形成される、方法。
前記キャップ層が、前記プラチナ含有層が酸化環境に晒される前に形成される、方法。
【請求項9】
請求項４に記載の方法であって、
前記キャップ層が、前記プラチナ含有層の前記頂部表面からプラチナ酸化物を除去した後、形成される、方法。
前記キャップ層が、前記プラチナ含有層の前記頂部表面からプラチナ酸化物を除去した後、形成される、方法。
【請求項10】
請求項９に記載の方法であって、
前記プラチナ酸化物を除去することが、スパッタエッチングプロセスを用いて実施される、方法。
前記プラチナ酸化物を除去することが、スパッタエッチングプロセスを用いて実施される、方法。
【請求項11】
請求項９に記載の方法であって、
前記プラチナ酸化物を除去することが、前記プラチナ含有層を加熱することによって実施される、方法。
前記プラチナ酸化物を除去することが、前記プラチナ含有層を加熱することによって実施される、方法。
【請求項12】
請求項４に記載の方法であって、
前記キャップ層を形成する前に、前記プラチナ含有層の一部の上にハードマスクを形成することを更に含み、前記キャップ層が前記ハードマスクの上に形成される、方法。
前記キャップ層を形成する前に、前記プラチナ含有層の一部の上にハードマスクを形成することを更に含み、前記キャップ層が前記ハードマスクの上に形成される、方法。
【請求項13】
請求項１２に記載の方法であって、
前記ハードマスクが誘電材料を含む、方法。
前記ハードマスクが誘電材料を含む、方法。
【請求項14】
請求項１２に記載の方法であって、
前記ハードマスクが導電性である、方法。
前記ハードマスクが導電性である、方法。
【請求項15】
請求項１４に記載の方法であって、
前記キャップ層と前記プラチナ含有層の前記少なくとも一部とを前記ウェットエッチングプロセスを用いて除去した後、前記プラチナ含有層の残っている部分上に、前記ハードマスクをパターニングすることを更に含む、方法。
前記キャップ層と前記プラチナ含有層の前記少なくとも一部とを前記ウェットエッチングプロセスを用いて除去した後、前記プラチナ含有層の残っている部分上に、前記ハードマスクをパターニングすることを更に含む、方法。
【請求項16】
請求項４に記載の方法であって、
前記プラチナ含有層の一部の上の前記キャップ層を除去すること、及び
前記キャップ層と前記プラチナ含有層の前記一部とを前記ウェットエッチングプロセスを用いて除去する前に、前記キャップ層によって露出された箇所の前記プラチナ含有層上にマスキングプラチナ酸化物を形成すること、
を更に含み、
前記マスキングプラチナ酸化物が、前記マスキングプラチナ酸化物の下の前記プラチナ含有層の除去をブロックする、方法。
前記プラチナ含有層の一部の上の前記キャップ層を除去すること、及び
前記キャップ層と前記プラチナ含有層の前記一部とを前記ウェットエッチングプロセスを用いて除去する前に、前記キャップ層によって露出された箇所の前記プラチナ含有層上にマスキングプラチナ酸化物を形成すること、
を更に含み、
前記マスキングプラチナ酸化物が、前記マスキングプラチナ酸化物の下の前記プラチナ含有層の除去をブロックする、方法。
【請求項17】
請求項４に記載の方法であって、
前記プラチナ含有層が、露出されたシリコン含有半導体材料に接し、
前記方法が更に、前記キャップ層と前記プラチナ含有層の前記少なくとも一部とを除去する前に、プラチナシリサイドを形成するために前記プラチナ含有層を加熱することを含む、方法。
前記プラチナ含有層が、露出されたシリコン含有半導体材料に接し、
前記方法が更に、前記キャップ層と前記プラチナ含有層の前記少なくとも一部とを除去する前に、プラチナシリサイドを形成するために前記プラチナ含有層を加熱することを含む、方法。
【請求項18】
請求項４に記載の方法であって、
前記プラチナ含有層の少なくとも一部が、局所的相互接続を提供する、方法。
前記プラチナ含有層の少なくとも一部が、局所的相互接続を提供する、方法。
【請求項19】
請求項４に記載の方法であって、
前記局所的相互接続がプラチナシリサイドへの電気的接続を提供する、方法。
前記局所的相互接続がプラチナシリサイドへの電気的接続を提供する、方法。
【請求項20】
請求項４に記載の方法であって、
前記プラチナ含有層の少なくとも一部がボンドパッドを提供する、方法。
前記プラチナ含有層の少なくとも一部がボンドパッドを提供する、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、全般的に、マイクロ電子デバイスに関し、特に、マイクロ電子デバイスにおける金属層に関する。
【背景技術】
【0002】
マイクロ電子デバイスにおいて、プラチナ含有金属のパターニングされた層を形成することが望ましいことがある。プラチナ含有金属をエッチングすることは難しい。ウェットエッチングは、王水などの極めて強い酸を必要とし、また、エッチングされたエリアにプラチナ含有残留物を残す。また、ウェットエッチングは、非均一になる傾向があり、有意なオーバーエッチングを必要とし、それによって、パターニングされた層の横方向寸法において望ましくない変動が生じる。ドライエッチングは、イオンミリングとも称されるスパッタエッチングによって達成され得るが、マイクロ電子デバイス上に望ましくない再堆積されたプラチナ含有材料を生じさせる結果となり、それがマイクロ電子デバイスの信頼性を低下させ得る。また、スパッタエッチングは、スパッタエッチングチャンバの内部表面上に望ましくないプラチナ含有残留物を堆積させる結果となり得、それは、後に処理されるウェハ上に汚染を引き起こし得る。スパッタエッチングはまた、プラチナ含有金属の下の層における材料の選択性に乏しい。
【発明の概要】
【0003】
マイクロ電子デバイスの基板上にプラチナ含有層を形成することによって、マイクロ電子デバイスが形成される。キャップ層が、キャップ層とプラチナ含有層との間の界面にプラチナ酸化物がないように、プラチナ含有層上に形成される。キャップ層は、プラチナ含有層をエッチングするために用いられるエッチング液中でエッチング可能である。１つの態様において、キャップ層は、プラチナ含有層が酸化環境に曝される前にプラチナ含有層上に形成され得る。別の態様において、プラチナ含有層上のプラチナ酸化物は、キャップ層を形成する前に除去され得る。キャップ層及びプラチナ含有層は、その後、ウェットエッチングプロセスによって除去される。
【0004】
１つの態様において、キャップ層を形成する前に、ハードマスクが、プラチナ含有層の一部の上に形成され得る。プラチナ酸化物は、キャップ層が形成される前に、ハードマスクによって露出される箇所のプラチナ酸化物から除去される。エッチング液を用いる後続のウェットエッチングプロセスがキャップ層を除去し、ハードマスクによって露出された箇所のプラチナ含有層を除去し、パターニングされたエリアにプラチナ含有層を残す。
【0005】
別の態様において、キャップ層は、プラチナ含有層の一部の上から除去され得、パターニングされたエリアにおいてプラチナ含有層を露出させる。その後、露出されたプラチナ含有層上にマスキングプラチナ酸化物が形成され得る。エッチング液を用いる後続のウェットエッチングプロセスが、残りのキャップ層を除去し、キャップ層の下のプラチナ含有層を除去し、マスキングプラチナ酸化物の下のプラチナ含有層をパターニングされたエリアに残す。
【図面の簡単な説明】
【0006】
【図1A】例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図1B】例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図1C】例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図1D】例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図1E】例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図1F】例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図1G】例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図1H】例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【0007】
【図2A】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図2B】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図2C】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図2D】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図2E】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図2F】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図2G】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図2H】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【0008】
【図3A】更に別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図3B】更に別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図3C】更に別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図3D】更に別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図3E】更に別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図3F】更に別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【0009】
【図4A】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図4B】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図4C】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図4D】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図4E】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図4F】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図4G】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図4H】別の例示の形成方法の連続的段階の１段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【0010】
【図5A】別の例示の形成方法の連続的段階の１段階において示される、ボンドパッドにおけるプラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図5B】別の例示の形成方法の連続的段階の１段階において示される、ボンドパッドにおけるプラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図5C】別の例示の形成方法の連続的段階の１段階において示される、ボンドパッドにおけるプラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図5D】別の例示の形成方法の連続的段階の１段階において示される、ボンドパッドにおけるプラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図5E】別の例示の形成方法の連続的段階の１段階において示される、ボンドパッドにおけるプラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図5F】別の例示の形成方法の連続的段階の１段階において示される、ボンドパッドにおけるプラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【0011】
【図6A】更に別の例示の形成方法の連続的段階の１段階において示される、パターニングされたプラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図6B】更に別の例示の形成方法の連続的段階の１段階において示される、パターニングされたプラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図6C】更に別の例示の形成方法の連続的段階の１段階において示される、パターニングされたプラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図6D】更に別の例示の形成方法の連続的段階の１段階において示される、パターニングされたプラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図6E】更に別の例示の形成方法の連続的段階の１段階において示される、パターニングされたプラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図6F】更に別の例示の形成方法の連続的段階の１段階において示される、パターニングされたプラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図6G】更に別の例示の形成方法の連続的段階の１段階において示される、パターニングされたプラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図6H】更に別の例示の形成方法の連続的段階の１段階において示される、パターニングされたプラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【図6I】更に別の例示の形成方法の連続的段階の１段階において示される、パターニングされたプラチナ含有層を備えるマイクロ電子デバイスの断面図である。
【発明を実施するための形態】
【0012】
図面は一定の縮尺で描かれているわけではない。例示の実施形態は、行為又は事象の図示される順に限定されず、幾つかの行為又は事象が、異なる順で及び／又は他の行為又は事象と同時に起こり得る。また、或る方法論を実装するために図示される行為又は事象の全てが必要とされるわけではない。
【0013】
プラチナ含有層を有する構成要素を含むマイクロ電子デバイスが、マイクロ電子デバイスのその時点の頂部表面上にプラチナ含有層を形成することを含む方法によって形成され得る。本明細書の目的のため、マイクロ電子デバイスの「その時点の頂部表面（ｉｎｓｔａｎｔ ｔｏｐ ｓｕｒｆａｃｅ）」とは、開示されている特定の工程において存在するマイクロ電子デバイスの頂部表面を指すものと理解される。その時点の頂部表面の正体は、マイクロ電子デバイスの形成における工程毎に変化し得る。１つの工程において、その時点の頂部表面は、露出された半導体材料及び露出されたフィールド酸化物を示し得る。別の工程において、その時点の頂部表面は、相互接続領域における誘電体層を示し得る。更に別の工程において、その時点の頂部表面は、相互接続領域の上の保護的オーバーコート（ＰＯ）層示し得る。
【0014】
方法の一実装において、プラチナ含有層は、本質的にプラチナで構成され得る。別の実装において、プラチナ含有層は、イリジウム、ロジウム、ニッケル、パラジウム、又はそれらの組み合わせ等のその他のいくらかの金属と共に、主としてプラチナを含み得る。
【0015】
キャップ層がプラチナ含有層上に形成される。キャップ層は、キャップ層とプラチナ含有層との間の界面にプラチナ酸化物がないように形成される。本開示の目的のため、用語「プラチナ酸化物」は、プラチナの任意の化学量論的又は非化学量論的酸化物を指すと理解され、ＰｔＯ２、Ｐｔ３Ｏ４、ＰｔＯ、及びＰｔＯ３を含むがそれらに限定されない。本開示の目的のため、用語「自然プラチナ酸化物」は、半導体製造施設においてウェハが通常遭遇する温度、例えば、２０℃から５０℃において大気に晒される結果としてプラチナ含有層上に生じるプラチナ酸化物を指すと理解される。自然プラチナ酸化物はまた、プラチナ含有層が室温近くで水に晒された結果としても生じ得る。自然プラチナ酸化物は、半導体製造プロセスにおいてプラチナ及びプラチナ含有材料をエッチングするために通常用いられるウェットエッチャント中で低エッチング速度を有する。また、自然プラチナ酸化物は、通常、ウェットエッチャントを完全にブロックすることはなく、そのため、プラチナ含有層の頂部表面上の自然プラチナ酸化物が、プラチナ含有層の不均一なエッチングを引き起こし得、またマイクロ電子デバイス上にプラチナ含有残留物を生じさせ得る。
【0016】
方法の一実装において、キャップ層は、例えば、プラチナ含有層が大気などの酸化環境に晒される前にキャップ層を形成することによって、プラチナ含有層上に自然プラチナ酸化物が生じる前に、プラチナ含有層上に形成され得る。別の態様において、プラチナ含有層上の自然プラチナ酸化物は、プラチナ含有層上にキャップ層が形成される前に除去され得る。
【0017】
キャップ層は、プラチナ含有層も除去するウェットエッチング液中でキャップ層が除去されることを提供する組成を有する。方法の一実装において、キャップ層は、主としてアルミニウムを含み得る。一例において、アルミニウム含有キャップ層が、アルミニウムのみを含み得る。別の例において、アルミニウム含有キャップ層が、マイクロ電子デバイスにおけるエッチングされたアルミニウム相互接続のために用いられる金属を含み得、そのため、数原子パーセントのシリコン、銅、チタン等を含み得る。キャップ層に対するそのような組成は、有利にも、エッチングされたアルミニウム相互接続を形成する製造施設において実装され得る。方法の別の実装において、キャップ層は、主として銅を含み得、或いは、本質的に銅で構成され得る。キャップ層に対するそのような組成は、有利にも、銅電気メッキプロセスのためのシード層のためにスパッタリングされた銅フィルムが用いられるダマシン銅相互接続を形成する製造施設において実装され得る。
【0018】
キャップ層及びプラチナ含有層は、その後、ウェットエッチングプロセスによって除去される。ウェットエッチングプロセスは、通常、王水と称され得る硝酸（ＨＮＯ３）１部と塩酸（ＨＣ１）３～４部の不希釈混合液を用い得る。ウェットエッチングプロセスは、水で希釈された、硝酸及び塩酸の混合液を用い得る。ウェットエッチングプロセスは、硝酸、塩酸、及びリン酸（Ｈ３ＰＯ４）の混合液を用い得る。或いは、ウェットエッチングプロセスは、過酸化水素及び塩酸の混合液を用い得る。ウェットエッチングプロセスのためのエッチング液のその他の組成は、本開示の範囲内である。ウェットエッチングプロセスは、キャップ層を除去し得、キャップ層とプラチナ含有層との間の界面に自然プラチナ酸化物が存在しないため、マイクロ電子デバイスにわたって均一にプラチナ含有層内に進行する。ウェットエッチングプロセスにおけるキャップ層及びプラチナ含有層の均一なエッチング速度は、オーバーエッチングの低減を可能にし得る。界面において自然プラチナ酸化物が存在しないことはまた、ウェットエッチングプロセスの間にプラチナ含有層上に自然プラチナ酸化物が存在する製造プロセスに比べ、有利にも、マイクロ電子デバイス上のプラチナ含有残留物を低減し得る。
【0019】
図１Ａから図１Ｈは、例示の形成方法の連続的段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。図１Ａを参照すると、マイクロ電子デバイス１００は基板１０２を有し、基板１０２は半導体材料１０４及びフィールド酸化物１０６を含む。フィールド酸化物１０６は、図１Ａに示されるように、シャロートレンチアイソレーション（ＳＴＩ）構造を有し得、又はシリコンの局所酸化（ＬＯＣＯＳ）構造を有し得る。この例のマイクロ電子デバイス１００は、図１Ａにおいてｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ１０８として示される構成要素１０８を含む。構成要素１０８は、基板１０２の頂部表面１１２まで延在する半導体材料１０４の領域を有し得る。図１Ａにおいて、領域１１０の２つがＰＭＯＳトランジスタ１０８のｐ－型ソース及びドレイン領域１１０として示されている。この例において、ＰＭＯＳトランジスタ１０８は、マイクロ電子デバイス１００のその時点の頂部表面まで延在する多結晶シリコンを含むゲート１１４を有する。マイクロ電子デバイス１００は、ｎ－型ウェルコンタクト領域１１６等、基板の頂部表面１１２まで延在する半導体材料１０４の付加的な領域を含み得、ｎ－型ウェルコンタクト領域１１６は、ＰＭＯＳトランジスタ１０８の下に延在するｎ－型ウェル１１８への電気的接続を提供する。ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタのソース及びドレイン領域、バイポーラ接合トランジスタのコレクタ、ベース、及びエミッタ領域、及び基板コンタクト領域等、基板１０２の頂部表面１１２まで延在するか又はマイクロ電子デバイス１００のその時点の頂部表面まで延在する半導体材料のその他の領域も、この例の範囲内にある。
【0020】
プラチナ含有層１２０が、マイクロ電子デバイス１００のその時点の頂部表面上に形成され、基板１０２の頂部表面１１２において、ＰＭＯＳトランジスタ１０８のソース及びドレイン領域１１０、及びウェルコンタクト領域１１６を含む、基板１０２の露出された半導体材料に接する。プラチナ含有層１２０はまた、図１Ａに示されるように、ＰＭＯＳトランジスタ１０８のゲート１１４において多結晶シリコンに接し得る。この例の１つのバージョンにおいて、プラチナ含有層１２０は、本質的にプラチナで構成され得る。別のバージョンにおいて、プラチナ含有層１２０は、１０％以下のニッケル又はその他の金属と共に、主としてプラチナを含み得る。プラチナ含有層１２０は、例えば、２０ナノメートルから２００ナノメートルの厚みを有し得る。プラチナ含有層１２０は、例えば、スパッタリングプロセス、蒸着プロセス、又は有機金属化学気相堆積（ＭＯＣＶＤ）プロセスを用いて形成され得る。プラチナ含有層１２０を形成するためのその他のプロセスもこの例の範囲内にある。プラチナ含有層１２０は、基板１０２の頂部表面１１２とは反対に位置する頂部表面１２４を有する。
【0021】
プラチナ含有層１２０が形成された後、プラチナ含有層１２０は、例えば、プラチナ含有層１２０が形成された装置から基板１０２を除去することによって、空気等の酸化環境に晒され得る。酸化環境に対する晒された結果、プラチナ含有層１２０の頂部表面１２４上に自然プラチナ酸化物１２２が生じ得る。この例において、頂部表面１２４は、プラチナ含有層１２０と基板１０２の頂部表面１１２との間の境界とは反対に位置するプラチナ含有層１２０の表面である。自然プラチナ酸化物１２２は、例えば、１つから２つの単層の厚みとし得る。
【0022】
図１Ｂを参照すると、基板１０２及びプラチナ含有層１２０が加熱され、プラチナ含有層１２０におけるプラチナを、基板１０２の頂部表面１１２において露出された半導体材料におけるシリコンと反応させて、プラチナ含有層１２０と基板１０２の頂部表面１１２との間の境界をまたいでプラチナシリサイド１２６を形成する。
【0023】
この例において、プラチナシリサイド１２６は、ＰＭＯＳトランジスタ１０８のソース及びドレイン領域１１０、及びウェルコンタクト領域１１６上に、及び任意選択的にＰＭＯＳトランジスタ１０８のゲート１１４上に、並びに、マイクロ電子デバイス１００のその他の露出された半導体領域上に形成される。基板１０２及びプラチナ含有層１２０は、例えば、急速熱処理ツールにおいて、図１Ｂに示されるように輻射加熱処理１２８によって、又は炉処理によって、加熱され得る。自然プラチナ酸化物１２２は、基板１０２及びプラチナ含有層１２０の加熱時の周囲条件に依存して、プラチナシリサイド１２６を形成するプロセスの間に厚みを増加させる場合や、厚みを減少させる場合、又は厚みを有意に変化させない場合がある。シリコン原子の酸化によって、二酸化シリコンの薄い層がプラチナシリサイド１２６の上に形成し得る。
【0024】
図１Ｃを参照すると、マイクロ電子デバイス１００は、図１Ｃに概略で示されるようなアルゴンイオン等のイオン１３０を用いるスパッタエッチングプロセスに晒される。イオン１３０は、図１Ｂの自然プラチナ酸化物１２２を除去し、プラチナ酸化物のないプラチナ含有層１２０の頂部表面１２４を残す。スパッタエッチングプロセスは、例えば、プラチナ含有層１２０の頂部表面１２４から自然プラチナ酸化物１２２を充分に除去するように、３秒間から１０秒間継続され得る。スパッタエッチングプロセスは、プラチナシリサイド１２６の上の二酸化シリコンの薄膜が除去される前に終了する。
【0025】
図１Ｄを参照すると、キャップ層１３２が、キャップ層１３２とプラチナ含有層１２０との間の界面にプラチナ酸化物がないように、プラチナ含有層１２０の頂部表面１２４上に形成される。これは、例えば、図１Ｂの自然プラチナ酸化物１２２が除去された後に、プラチナ含有層１２０の頂部表面１２４を酸化環境に晒すことなく、キャップ層１３２を形成することによって達成され得る。この例の１つのバージョンにおいて、単一のプロセスツール内にある間に、自然プラチナ酸化物１２２が除去され得、キャップ層１３２が形成され得、その際マイクロ電子デバイス１００は一貫して非酸化環境に維持される。
【0026】
キャップ層１３２は、後にプラチナ含有層１２０の少なくとも一部を除去するために用いられるものと同じウェットエッチャント中でエッチング可能である。ウェットエッチャントにおけるキャップ層１３２のエッチング速度は、ウェットエッチャントにおけるプラチナ含有層１２０のエッチング速度の少なくとも２倍である。この例の１つのバージョンにおいて、キャップ層１３２は、主としてアルミニウムを含み得、また、例えばスパッタリングによって形成され得る。例えば、キャップ層１３２は、マイクロ電子デバイス１００のエッチングされたアルミニウム相互接続ラインにおけるアルミニウム層に類似する組成を有し得、その場合、キャップ層１３２は、少なくとも９０パーセントのアルミニウムを含み、数パーセントのシリコン、チタン、銅等を有する。この例の別のバージョンにおいて、キャップ層１３２は、本質的にアルミニウムで構成され得、例えば、蒸着又はスパッタリングによって形成され得る。この例の更なるバージョンにおいて、キャップ層１３２は、主として銅を含み得、例えば、スパッタリング又は蒸着によって形成され得る。例えば、キャップ層１３２は、マイクロ電子デバイス１００のダマシン銅相互接続ラインにおける銅シード層に類似する組成を有し得る。
【0027】
キャップ層１３２は、マイクロ電子デバイス１００にわたってプラチナ含有層１２０の均一な除去を提供するために充分な厚みを有する。この例の一態様において、これは、プラチナ含有層１２０の頂部表面１２４を完全に覆うのに充分な厚みによって達成され得る。別の態様において、これは、酸素ガス（０２）及び水蒸気（Ｈ２０）等の酸化性物質がキャップ層１３２を介してプラチナ含有層１２０の頂部表面１２４に拡散することを防止するのに充分な厚みによって達成され得る。更に別の態様において、これは、プラチナ含有層１２０がウェットエッチャントによって除去されるまで、キャップ層１３２における非酸化金属の層を維持するのに充分な厚みによって達成され得る。キャップ層１３２が主としてアルミニウムを含むこの例の或るバージョンにおいて、キャップ層１３２は、少なくとも１０ナノメートルの厚さとし得る。キャップ層１３２が主として銅を含むこの例の或るバージョンにおいて、キャップ層１３２は、少なくとも６ナノメートルの厚みとし得る。
【0028】
キャップ層１３２の厚み範囲は更に、その他の考察によって影響され得る。この例の一態様において、キャップ層１３２は、キャップ層１３２を形成するための所望のプロセス自由度を提供するために充分な厚みとし得、それはキャップ層１３２を形成するために用いられるプロセスに応じて、５０ナノメートルから１００ナノメートルの厚みによって達成され得る。別の態様において、キャップ層１３２は、ＰＭＯＳトランジスタ１０８のゲート１１４の側面上等、マイクロ電子デバイス１００の非平面状の表面上に所望のカバレッジを提供するために充分な厚みとし得、それはキャップ層１３２の形成に用いられるプロセスに応じて、１００ナノメートルから１５０ナノメートルの厚みによって達成され得る。１５０ナノメートル以上のキャップ層１３２もこの例の範囲内である。
【0029】
マイクロ電子デバイス１００は、この時点で、プラチナ含有層１２０の頂部表面１２４にプラチナ酸化物を形成することなくストア又は処理され得る。これは、有利にも、後続のプロセス工程に対する待ち時間を変化させることを可能にすることによって、マイクロ電子デバイス１００を形成するためのプロセスシーケンスにおける柔軟性を可能にし、従って、マイクロ電子デバイス１００を形成する製造施設運営の総コストを低減する。
【0030】
図１Ｅを参照すると、ウェットエッチャント１３４を用いるウェットエッチングプロセスがキャップ層１３２を除去する。この例の１つのバージョンにおいて、ウェットエッチャント１３４は、１部の硝酸及び３～４部の塩酸の不希釈混合液とし得、それは所望の高速のエッチング速度を提供する。別のバージョンにおいて、ウェットエッチャント１３４は、水で希釈された硝酸及び塩酸の混合液とし得、それは、より低速のエッチング速度を提供し、より緻密なプロセス制御を可能にする。更に別のバージョンにおいて、ウェットエッチャント１３４は、硝酸、塩酸、及びリン酸の混合液とし得る。更なるバージョンにおいて、ウェットエッチャント１３４は、過酸化水素及び塩酸の混合液とし得る。ウェットエッチャント１３４その他の配合が、この例の範囲内にある。図１Ｅは、キャップ層１３２の除去の途中のウェットエッチングプロセスを示す。ウェットエッチングプロセスは、プラチナ含有層１２０が除去されるまで継続される。
【0031】
図１Ｆを参照すると、図１Ｅの残りのキャップ層１３２が完全に除去され、ウェットエッチングプロセスがプラチナ含有層１２０を除去するように、ウェットエッチングプロセスが継続される。図１Ｆは、プラチナ含有層１２０の除去の途中のウェットエッチングプロセスを図示する。図１Ｃ及び図１Ｄに関連して開示されるように、キャップ層１３２の下のプラチナ含有層１２０の図１Ｅの頂部表面１２４がプラチナ酸化物を含んでいないため、ウェットエッチングプロセスは、キャップ層１３２を介して円滑且つ均一にプラチナ含有層１２０の中に進行し得る。ウェットエッチャント１３４は、キャップ層１３２より有意に遅い速度、例えば、１０倍から１００倍遅い速度で、プラチナ含有層１２０を除去し得る。プラチナシリサイド１２６の上の二酸化シリコンの薄層がウェットエッチャント１３４をブロックするため、ウェットエッチングプロセスは、プラチナシリサイド１２６を除去しない。
【0032】
図１Ｇを参照すると、ウェットエッチングプロセスは、図１Ｆの残りのプラチナ含有層１２０が完全に除去されるように、継続される。ウェットエッチャント１３４は、プラチナシリサイド１２６の一部を除去し得る。ウェットエッチングプロセスは終了し、マイクロ電子デバイス１００がリンスされ、マイクロ電子デバイス１００の適正な機能性のために充分な量、例えば、１０ナノメートルから１００ナノメートルの、プラチナシリサイド１２６を適所に残す。プラチナ含有層１２０の均一な除去は、プラチナ含有層１２０の頂部表面上にプラチナ酸化物が存在するプロセスシーケンスに比較して、有利にも、マイクロ電子デバイス１００を含むウェハの全てのエリアからプラチナ含有層１２０を除去するために必要とされるオーバーエッチング時間を低減することを可能にする。プラチナシリサイド１２６の一部がオーバーエッチングの間に除去され得るので、低減されたオーバーエッチング時間は、マイクロ電子デバイス１００を含むウェハにわたり、プラチナシリサイド１２６の一層一貫した厚みを提供し得る。
【0033】
図１Ｈを参照すると、図１Ｅのキャップ層１３２の下のプラチナ含有層１２０の図１Ｅの頂部表面１２４がプラチナ酸化物を含んでいないため、基板１０２の頂部表面１１２は、有利にも、プラチナ含有残留物をなくし得る。プラチナ酸化物の存在は、プラチナ含有残留物を生じさせ得る。
【0034】
プリメタル誘電体（ＰＭＤ）層１３６が、マイクロ電子デバイス１００のその時点の頂部表面の上に形成され得る。ＰＭＤ層１３６は、例えば、窒化シリコンのＰＭＤライナー、高密度プラズマ、又はテトラエチルオルソシリケート（ＴＥＯＳ）及びオゾンを用いる化学気相堆積（ＣＶＤ）プロセスによって形成される、二酸化シリコンベースの材料の層、ホスホシリケートガラス（ＰＳＧ）又はボロホスホシリケートガラス（ＢＰＳＧ）等の二酸化シリコンベースの材料の層、及び、窒化シリコン、酸窒化シリコン、炭化シリコン、又は炭化物、又は炭化窒化シリコンのキャップ層等の、１つ又は複数の誘電材料のサブ層を含み得る。
【0035】
プラチナシリサイド１２６への電気的接続を成すために、ＰＭＤ層１３６を介してコンタクト１３８が形成され得る。コンタクト１３８は、ＰＭＤ層１３６を介してコンタクトホールをエッチングし、スパッタリング又はイオン化プラズマ金属（ＩＭＰ）プロセスによって、ＰＭＤ層１３６上及びコンタクトホール内へ延在するにチタンライナー１４０を形成することによって形成され得る。窒化チタンライナー１４２が、反応スパッタリング又は原子層堆積（ＡＬＤ）によって、チタンライナー上に形成され得る。その後、タングステン１４４の層が、ＭＯＣＶＤプロセスによって窒化チタンライナー上に形成され得、コンタクトホールを充填する。タングステン１４４、窒化チタンライナー１４２、及びチタンライナー１４０は、タングステンＣＭＰプロセスによって、ＰＭＤ層１３６の頂部表面の上から除去され、コンタクトホール内にタングステン１４４、窒化チタンライナー１４２、及びチタンライナー１４０を残して、コンタクト１３８を提供する。
【0036】
図２Ａから図２Ｈは、別の例示の形成方法の連続的段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。図２Ａを参照すると、マイクロ電子デバイス２００は基板２０２を有し、基板２０２は半導体材料２０４及びフィールド酸化物２０６を含む。この例のマイクロ電子デバイス２００は、基板２０２の頂部表面２１２まで延在するｐ－型ソース及びドレイン領域２１０と、多結晶シリコンを含むゲート２１４とを備える、ＰＭＯＳトランジスタ２０８として図２Ａに示される第１の構成要素２０８を含む。この例のマイクロ電子デバイス２００は、更に、基板２０２の頂部表面２１２まで延在するｎ－型ソース及びドレイン領域２４８と多結晶シリコンを含むゲート２５０とを備える、ＮＭＯＳトランジスタ２４６として図２Ａに示される第２の構成要素２４６を含む。基板２０２は、ＰＭＯＳトランジスタ２０８の下のｎ－型ウェル２１８、及びＮＭＯＳトランジスタ２４６の下のｐ－型ウェル２５２を含み得る。基板２０２の頂部表面２１２まで延在するか又はマイクロ電子デバイス２００のその時点の頂部表面まで延在する半導体材料のその他の領域、ウェルコンタクト領域、バイポーラ接合トランジスタのコレクタ、ベース、及びエミッタ領域、並びに、基板コンタクト領域も、この例の範囲内にある。
【0037】
プラチナ含有層２２０が、マイクロ電子デバイス２００のその時点の頂部表面上に形成され、頂部表面２１２において、ＰＭＯＳトランジスタ２０８のソース及びドレイン領域２１０及びＮＭＯＳトランジスタ２４６のソース及びドレイン領域２４８を含む基板２０２の露出された半導体材料に接する。プラチナ含有層２２０はまた、図２Ａに示すように、ＰＭＯＳトランジスタ２０８のゲート２１４において、及びＮＭＯＳトランジスタ２４６のゲート２５０において多結晶シリコンに接し得る。プラチナ含有層２２０は、本質的にプラチナで構成され得、或いは、主としてプラチナを含み得、１０パーセント未満のその他の金属を含み得る。プラチナ含有層２２０は、例えば、２０ナノメートルから２００ナノメートルの厚みを有し得る。自然プラチナ酸化物２２２がプラチナ含有層２２０の頂部表面２２４上に存在する。
【0038】
図２Ｂを参照すると、基板２０２及びプラチナ含有層２２０は加熱され、プラチナ含有層２２０内のプラチナを、基板２０２の頂部表面２１２において露出される半導体材料内のシリコンと反応させて、プラチナ含有層２２０と基板２０２の頂部表面２１２との間の境界にまたがるプラチナシリサイド２２６を形成する。この例において、プラチナシリサイド２２６は、ＰＭＯＳトランジスタ２０８のソース及びドレイン領域２１０上及びＮＭＯＳトランジスタ２４６のソース及びドレイン領域２４８上、及び任意選択的に、ＰＭＯＳトランジスタ２０８のゲート２１４上及びＮＭＯＳトランジスタ２４６のゲート２５０上に形成される。基板２０２及びプラチナ含有層２２０は、例えば、図２Ｃに示されるように、炉壁２５６による炉処理２５４によって、又は、急速熱処理ツールにおける輻射加熱プロセスによって、或いは、他の加熱プロセスによって加熱され得る。
【0039】
図２Ｃを参照すると、図２Ｂの自然プラチナ酸化物２２２は、例えば、図１Ｃに関連して開示されるようにスパッタエッチングプロセスによって、除去される。或いは、自然プラチナ酸化物２２２は、プラチナ含有層２２０を真空において加熱する等の別のプロセスによって除去され得る。キャップ層２３２が、キャップ層２３２とプラチナ含有層２２０との間の界面にプラチナ酸化物がないように、プラチナ含有層２２０の頂部表面２２４上に形成される。この例において、これは、自然プラチナ酸化物２２２の除去の後、プラチナ含有層２２０の頂部表面２２４を酸化環境に晒すことなくキャップ層２３２を形成することによって達成され得る。キャップ層２３２は、その後、プラチナ含有層２２０の少なくとも一部を除去するために用いられるものと同じウェットエッチャント中でエッチング可能である。キャップ層２３２は、図１Ｄに関連して開示されるような組成及び厚みを有し得、図１Ｄに関連して開示されるようなプロセスのいずれかによって形成され得る。
【0040】
図２Ｄを参照すると、エッチングマスク２５８が、キャップ層２３２の上に形成される。エッチングマスク２５８は、ＰＭＯＳトランジスタ２０８のソース及びドレイン領域２１０の一方とＮＭＯＳトランジスタ２４６のソース及びドレイン領域２４８の一方との間の局所相互接続のためのエリア２６０を露出させる。エッチングマスク２５８は更に、付加的な局所相互接続のために付加的なエリアを露出させ得る。エッチングマスク２５８は、フォトリソグラフプロセスによって形成されるフォトレジストを含み得、また、任意選択で底部反射防止コート（ＢＡＲＣ）等の反射防止層を含み得る。或いは、エッチングマスク２５８は、二酸化シリコン、窒化シリコン、非晶質炭素等のハードマスク材料を含み得る。
【0041】
キャップ層２３２は、エッチングマスク２５８によって露出されるエリアにおいて除去され、プラチナ含有層２２０の頂部表面２２４を露出する。キャップ層２３２がアルミニウムを含むこの例の１つのバージョンにおいて、キャップ層２３２は、図２Ｄに示されるように、塩素イオン２６２を用いる反応性イオンエッチング（ＲＴＥ）プロセスによって除去され得る。キャップ層２３２がアルミニウムを含むこの例のバージョンにおいて、キャップ層２３２は、ウェットエッチングによって除去され得る。エッチングマスク２５８によって露出されたエリアにおいてキャップ層２３２を除去するためのその他のプロセスも、この例の範囲内にある。
【0042】
エッチングマスク２５８は、その後、例えば、アッシャプロセス等、酸素ラジカルを用いるプラズマプロセスによって除去される。或いは、エッチングマスク２５８は、ウェットクリーンプロセスと酸素プラズマプロセスとの組み合わせによって除去され得る。エッチングマスク２５８の除去の結果、キャップ層２３２が除去されたエリアにおいて、プラチナ含有層２２０の頂部表面２２４上にプラチナ酸化物の層が形成され得る。
【0043】
図２Ｅを参照すると、マスキングプラチナ酸化物２６４が、キャップ層２３２によって露出された箇所のプラチナ含有層２２０の頂部表面２２４上に形成される。本明細書の目的のため、用語「マスキングプラチナ酸化物」は、後にプラチナ含有層２２０をエッチングするために用いられるウェットエッチャントをブロックするために充分に連続的であり充分な厚みを持つように意図的に形成されるプラチナ酸化物を指す。マスキングプラチナ酸化物２６４の一部又は全てが、図２Ｄのエッチングマスク２５８を除去するために用いられるプロセスによって形成され得る。付加的なマスキングプラチナ酸化物２６４が所望される場合、マイクロ電子デバイス２００は、エッチングマスク２５８が除去された後、図２Ｅに概略で示されるような酸素プラズマ、高温の酸素、紫外線によって活性化されたオゾン、一酸化炭素（ＣＯ）等の酸化環境２６６に晒され得る。マスキングプラチナ酸化物２６４は、図２Ｅに示されるように、キャップ層２３２によって露出された箇所のプラチナシリサイド２２６上に延在し得る。
【0044】
図２Ｆを参照すると、ウェットエッチャント２３４を用いるウェットエッチングプロセスが、図２Ｅのキャップ層２３２を除去し、また、図１Ｅから図１Ｇに関連して説明されるように、マスキングプラチナ酸化物２６４によって露出された箇所のプラチナ含有層２２０を除去する。ウェットエッチャント２３４は、図１Ｅに関連して開示される組成のいずれかを有し得る。図２Ｆは、ウェットエッチングプロセスの完了時のマイクロ電子デバイス２００を図示する。ウェットエッチャント２３４中のマスキングプラチナ酸化物２６４のエッチング速度は非常に遅いので、マスキングプラチナ酸化物２６４は、ウェットエッチャント２３４が、マスキングプラチナ酸化物２６４の下のプラチナ含有層２２０を除去するのを防止する。
【0045】
図２Ｇは、図２Ｆのウェットエッチングプロセスが完了した後のマイクロ電子デバイス２００を図示する。残りのプラチナ含有層２２０は、ＰＭＯＳトランジスタ２０８のソース及びドレイン領域２１０の一方の上のプラチナシリサイド２２６と、ＭＯＳトランジスタ２４６のソース及びドレイン領域２４８の一方の上のプラチナシリサイド２２６とを電気的に接続する局所的相互接続２６８を提供する。プラチナシリサイド２２６を形成するために用いられたプラチナ含有層２２０から局所的相互接続２６８を形成することは、局所的相互接続２６８とプラチナシリサイド２２６との間の低いコンタクト抵抗を提供し得、従って、有利にも、ＰＭＯＳトランジスタ２０８のソース及びドレイン領域２１０の一方とＮＭＯＳトランジスタ２４６のソース及びドレイン領域２４８の一方との間の電気的接続に対し低抵抗を提供する。
【0046】
図２Ｈを参照すると、ＰＭＤ層２３６が、マイクロ電子デバイス２００のその時点の頂部表面の上に形成され得る。プラチナシリサイド２２６への電気的接続を成すため、コンタクト２３８がＰＭＤ層２３６を介して形成され得る。ＰＭＤ層２３６及びコンタクト２３８は、図１Ｈに関連して開示されたものに類似した構造を有し得る。プラチナシリサイド２２６は、プラチナ含有残留物のないものとし得、それは、有利にも、コンタクト２３８とプラチナシリサイド２２６との間で一貫した抵抗を提供し得る。この例において、図２Ｈに図示されるように、コンタクト２３８の１つ又は複数が局所的相互接続２６８上に形成され得る。コンタクト２３８の形成の間、局所的相互接続２６８上のマスキングプラチナ酸化物２６４は、コンタクトホールを形成するプロセスによって、及びコンタクトホール内にコンタクト金属を堆積する前の後続のスパッタエッチングプロセスによって除去され、コンタクト２３８と局所的相互接続２６８との間の低抵抗を提供する。
【0047】
図３Ａから図３Ｆは、更なる例示の形成方法の連続的段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。図３Ａを参照すると、マイクロ電子デバイス３００は基板３０２を有し、基板３０２は、基板３０２の頂部表面３１２まで延在する誘電材料３７２を含み得る。誘電材料３７２は、例えば、フィールド酸化物、ＰＭＤ層、同じメタライゼーションレベルにおける相互接続ライン間の金属間誘電体（ＩＭＤ）層、又はメタライゼーションレベル間のレベル間誘電体（ＩＬＤ）層を含み得る。基板３０２の頂部表面３１２まで延在するマイクロ電子デバイス３００のその他の誘電体層も、この例の範囲内にある。プラチナ含有層３２０が基板３０２の頂部表面３１２の上に形成される。プラチナ含有層３２０を形成する前に、基板３０２の頂部表面３１２の上に形成される、図３Ａに示されない導電性又は非導電性の任意選択の接着層も、この例の範囲内にある。
【0048】
この例の１つのバージョンにおいて、プラチナ含有層３２０は、本質的にプラチナで構成され得る。別のバージョンにおいて、プラチナ含有層３２０は、少なくとも５０パーセントのプラチナを含み得、残りは、ニッケル、ロジウム、レニウム、パラジウム、イリジウム等を含む。プラチナ含有層３２０は、例えば、２０ナノメートルから２ミクロンの厚みを有し得る。プラチナ含有層３２０は、例えば、スパッタリングプロセス、蒸着プロセス、又はＭＯＣＶＤプロセスを用いて形成され得る。プラチナ含有層３２０を形成するためのその他のプロセスもこの例の範囲内にある。
【0049】
ハードマスク層３７４がプラチナ含有層３２０の頂部表面３２４の上に形成される。この例の１つのバージョンにおいて、図３Ａに示されるように、ハードマスク層３７４を形成する前に、プラチナ含有層３２０の頂部表面３２４上に自然プラチナ酸化物３２２が存在し得る。自然プラチナ酸化物３２２は、例えば、ハードマスク層３７４を形成する前に、プラチナ含有層３２０の頂部表面３２４を大気に晒すことによって形成され得る。この例の別のバージョンにおいて、プラチナ含有層３２０の頂部表面３２４は、例えば、プラチナ含有層３２０の頂部表面３２４を酸化環境に晒すことなく、同じプロセスツールにおいてハードマスク層３７４及びプラチナ含有層３２０を形成することによって、プラチナ酸化物がない可能性があり得る。この例では、ハードマスク層３７４は、二酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の誘電材料の１つ又は複数の層を含み得る。プラチナ含有層３２０を除去するために用いられるウェットエッチャント中のハードマスク層３７４のエッチング速度は、同じウェットエッチャント中のプラチナ含有層３２０のエッチング速度より有意に遅い。この例では、ハードマスク層３７４の厚みは、幾つかのエリアにおける自然プラチナ酸化物３２２の除去、及び同エリアにおけるプラチナ含有層３２０の除去を含む後続のプロセス工程を介して無傷で残るために充分である。ハードマスク層３７４の厚みは、後に形成される誘電材料及び金属の層の平面性等の、マイクロ電子デバイス３００を形成するため及びハードマスク層３７４を介してビアをエッチングするための、後続の製造工程の実践的観点によって制限され得る。例えば、プラチナ含有層３２０がフィールド酸化物上に又は第１又は第２のメタライゼーションレベルにおける誘電体層上に形成されるこの例のバージョンにおいて、ハードマスク層３７４の厚みは、１０ナノメートルから２００ナノメートルとし得る。プラチナ含有層３２０が、頂部メタライゼーションレベルに近い誘電体層上に形成されるこの例の或るバージョンにおいて、ハードマスク層３７４の厚みは１０ナノメートルから１０００ナノメートルとし得る。
【0050】
エッチングマスク３７６が、プラチナ含有構成要素のためのエリアを覆うようにハードマスク層３７４の上に形成され得る。エッチングマスク３７６は、フォトリソグラフプロセスによって形成されるフォトレジストを含む。エッチングマスク３７６は、ＢＡＲＣ等の反射防止層を含み得る。エッチングマスク３７６は、プラチナ含有構成要素のためのエリアの外のエリアにおいて、ハードマスク層３７４を露出させる。
【0051】
図３Ｂを参照すると、図３Ａのハードマスク層３７４は、ハードマスク３７８を形成するためにエッチングマスク３７６によって露出される箇所で除去される。ハードマスク層３７４は、例えば、ＲＬＥプロセス又は他のプラズマエッチングプロセスによって、除去され得る。或いは、ハードマスク層３７４は、任意選択的にウェットエッチングプロセスによって除去され得る。自然プラチナ酸化物３２２は、ハードマスク層３７４によって露出された箇所で除去され得るが、自然プラチナ酸化物３２２は、大気等の酸化環境に露出されると再び急速に形成し得る。
【0052】
エッチングマスク３７６はその後除去されて、プラチナ含有構成要素のためのエリアを覆う適所にハードマスク３７８を残す。エッチングマスク３７６は、例えば、アッシャプロセスによって除去され得、ウェットクリーンプロセスがその後続く。
【0053】
この例の別のバージョンにおいて、ハードマスク３７８は、付加的なプロセスによって、即ち、プラチナ含有層３２０の上の必要とされる箇所のみにハードマスク材料を形成することによって、形成され得る。付加的なプロセスの例としては、インクジェットプロセス、スクリーン印刷、静電成膜、及びダイレクトレーザ転写が含まれ得る。
【0054】
図３Ｃを参照すると、プラチナ含有層３２０は、真空、或いは、窒素、アルゴン、ヘリウム等の低圧環境等の、非酸化環境において加熱される。プラチナ含有層３２０は、例えば、図３Ｃに示されるような輻射加熱プロセス３８０によって、又は炉処理によって、加熱され得る。プラチナ含有層３２０は、ハードマスク３７８によって露出された箇所の自然プラチナ酸化物３２２を除去するために充分な温度まで充分な時間加熱される。例えば、プラチナ含有層３２０は、３０分から１２０分間３００℃から３５０℃まで加熱され得る。
【0055】
図３Ｄを参照すると、キャップ層３３２が、キャップ層３３２とプラチナ含有層３２０との間の界面にプラチナ酸化物がないように、ハードマスク３７８の上、及びハードマスク３７８によって露出された箇所のプラチナ含有層３２０の頂部表面３２４上に形成される。例えば、キャップ層３３２は、プラチナ含有層３２０の頂部表面３２４を酸化環境に晒すことなく、図３Ｃに関連して開示されるようにプラチナ含有層３２０を加熱するために用いられるツールと同じツールで形成され得る。キャップ層３３２は、図１Ｄに関連して開示されるような組成及び厚みを有し得、図１Ｄに関連して開示されるプロセスのいずれかによって形成され得る。
【0056】
図３Ｅを参照すると、ウェットエッチャント３３４を用いるウェットエッチングプロセスが、図３Ｄのキャップ層３３２、及び図１Ｅから図１Ｇに関連して説明されるように、ハードマスク３７８によって露出された箇所のプラチナ含有層３２０を除去する。ウェットエッチャント３３４は、図１Ｅに関連して開示される組成のいずれかを含み得る。図３Ｅは、ウェットエッチングプロセスの完了時のマイクロ電子デバイス３００を図示する。ハードマスク３７８及び存在する場合は自然プラチナ酸化物３２２は、ハードマスク３７８のウェットエッチャント３３４中のエッチング速度が充分遅いので、ウェットエッチャント３３４がハードマスク３７８の下のプラチナ含有層３２０を除去することを防止する。図３Ｄに関連して説明されるように、間にプラチナ酸化物を備えないプラチナ含有層３２０上にキャップ層３３２を形成することは、ウェットエッチングプロセスに、長いオーバーエッチングを必要とせずにハードマスク３７８によって露出された箇所のプラチナ含有層３２０を完全に除去させ得、従って、有利にも、ハードマスク３７８のエッジの下のプラチナ含有層３２０のアンダーカットを低減し、また、有利にも、残りのプラチナ含有層３２０の一貫した横方向寸法を提供する。
【0057】
図３Ｆを参照すると、図３Ｅのウェットエッチングプロセスが完了した後、残りのプラチナ含有層３２０の露出された横方向表面上に、付加的な自然プラチナ酸化物３２２が生じ得る。残りのプラチナ含有層３２０はプラチナ含有構成要素３８２を提供し、プラチナ含有構成要素３８２は、例えば、抵抗器、相互接続、センサ要素、サーモカップル要素、又はヒータ要素を含み得る。
【0058】
この例の１つのバージョンにおいて、ハードマスク３７８は、図３Ｆに示されるように、適所に残され得る。別のバージョンにおいて、ハードマスク３７８は、図３Ｅのウェットエッチングプロセスが完了した後、除去され得る。
【0059】
ＰＭＤ層、ＩＭＤ層、又はＩＬＤ層とし得る誘電体層３３６が、マイクロ電子デバイス３００のその時点の頂部表面の上に形成され得る。プラチナ含有構成要素３８２への電気的接続を成すために、コンタクト又はビアであり得る垂直接続３３８が、誘電体層３３６を介して、及び存在する場合はハードマスク３７８を介して形成され得る。垂直接続３３８の形成の間、垂直接続３３８とプラチナ含有構成要素３８２との間の低抵抗を可能にするために、プラチナ含有層３２０の頂部表面３２４上の自然プラチナ酸化物３２２は、容易に除去される。
【0060】
図４Ａから図４Ｈは、別の例示の形成方法の連続的段階において示される、プラチナ含有層を備えるマイクロ電子デバイスの断面図である。図４Ａを参照すると、マイクロ電子デバイス４００は基板４０２を有し、基板４０２は、この例において、基板４０２の頂部表面４１２まで延在する誘電材料４７２を含む。プラチナ含有層４２０が、基板４０２の頂部表面４１２の上に形成される。プラチナ含有層４２０は、図３Ａのプラチナ含有層３２０に類似する組成及び構成を有し得る。
【0061】
ハードマスク層４７４が、プラチナ含有層４２０の頂部表面４２４上に形成される。この例において、ハードマスク層４７４は、導電性であり、ハードマスク層４７４とプラチナ含有層４２０との間にプラチナ酸化物が存在しないように、プラチナ含有層４２０の頂部表面４２４上に形成される。ハードマスク層４７４は、プラチナ含有層４２０に対する電気的接続を成し、例えば、そのコンタクト抵抗率は１０－８ｏｈｍ－ｃｍ２未満である。この例の１つのバージョンにおいて、これは、プラチナ含有層４２０の頂部表面４２４を酸化環境に晒すことなく、同じプロセスツールにおいてハードマスク層４７４及びプラチナ含有層４２０を形成することによって達成され得る。この例の別のバージョンにおいて、プラチナ含有層４２０の頂部表面４２４上のプラチナ酸化物が、ハードマスク層４７４を形成する前に除去され得る。ハードマスク層４７４は、プラチナ含有層４２０を除去するために用いられるウェットエッチャント中のエッチング速度が、同じウェットエッチャント中のプラチナ含有層４２０のエッチング速度より有意に遅い導電性材料の１つ又は複数の層を含み得る。ハードマスク層４７４は、例えば、チタン、窒化チタン、タングステン、チタンタングステン、タンタル、窒化タンタル、又はクロムを含み得る。この例において、ハードマスク層４７４の厚みは、幾つかのエリアにおけるプラチナ含有層４２０からのプラチナ酸化物の除去、及び同じエリアにおけるプラチナ含有層４２０の除去を含む、後続のプロセス工程を介して無傷で残るために充分であり、また、後に形成されるコンタクト又はビアのためのランディングパッドを提供するために充分である。ハードマスク層４７４の厚みは、後に形成される、誘電材料及び金属の層の平面性等、マイクロ電子デバイス４００を形成するための後続の製造工程の実践的観点によって制限され得る。例として、ハードマスク層４７４の厚みは３０ナノメートルから２００ナノメートルとし得る。
【0062】
エッチングマスク４７６が、プラチナ含有構成要素のためのエリアを覆うようにハードマスク層４７４の上に形成される。エッチングマスク４７６は、図３Ａのエッチングマスク３７６に関連して開示されるものに類似するプロセスによって形成され得る。
【0063】
図４Ｂを参照すると、図４Ａのハードマスク層４７４は、ハードマスク４７８を形成するためにエッチングマスク４７６によって露出される箇所で除去される。ハードマスク層４７４は、例えば、ハロゲンラジカルを用いるＲＩＥプロセス又はその他のプラズマエッチングプロセスによって除去され得る。或いは、ハードマスク層４７４は、任意選択的に、硝酸、リン酸、フッ化水素酸、過酸化水素、又はそれらの任意の組み合わせを含むエッチャントの混合液を用いるウェットエッチングプロセスによって除去され得る。自然プラチナ酸化物４２２が、ハードマスク４７８によって露出された箇所のプラチナ含有層４２０の頂部表面４２４上に生じ得る。エッチングマスク４７６は、その後、除去されて、ハードマスク４７８をプラチナ含有構成要素のためのエリアを覆う適所に残す。
【0064】
図４Ｃを参照すると、図４Ｂの自然プラチナ酸化物４２２は、ハードマスク４７８によって露出された箇所のプラチナ含有層４２０の頂部表面４２４から除去される。自然プラチナ酸化物４２２は、図４Ｃに示されるように、ヘリウム又はアルゴン等の希ガスイオン４３０を用いるスパッタエッチングによって除去され得る。或いは、自然プラチナ酸化物４２２は、非酸化環境においてプラチナ含有層４２０を加熱することなどの別の方法によって、又は自然プラチナ酸化物４２２を物理的及び化学的メカニズムの組み合わせによって除去する活性ハロゲンイオンを用いるプラズマプロセスによって、除去され得る。自然プラチナ酸化物４２２を除去するためのその他のプロセスもこの例の範囲内にある。
【0065】
図４Ｄを参照すると、キャップ層４３２が、キャップ層４３２とプラチナ含有層４２０との間の界面にプラチナ酸化物がないように、ハードマスク４７８の上に、及びハードマスク４７８によって露出された箇所のプラチナ含有層４２０の頂部表面４２４上に形成される。例えば、キャップ層４３２は、プラチナ含有層４２０の頂部表面４２４を酸化環境に露出することなく、図４Ｃに関連して開示されるようにプラチナ含有層４２０を除去するために用いられるものと同じツールにおいて形成され得る。キャップ層４３２は、図１Ｄに関連して開示されるような組成及び厚みを有し得、図１Ｄに関連して開示されるプロセスのいずれかによって形成され得る。
【0066】
図４Ｅを参照すると、ウェットエッチャント４３４を用いるウェットエッチングプロセスが、図４Ｄのキャップ層４３２、及び図１Ｅから図１Ｇに関連して説明されるように、ハードマスク４７８によって露出された箇所のプラチナ含有層４２０を除去する。ウェットエッチャント４３４は、図１Ｅに関連して開示される組成のいずれかを有し得る。図４Ｅは、ウェットエッチングプロセスの完了時のマイクロ電子デバイス４００を図示する。ハードマスク４７８は、ハードマスク４７８のウェットエッチャント４３４中のエッチング速度が充分に遅いので、ウェットエッチャント４３４がハードマスク４７８の下のプラチナ含有層４２０を除去するのを防止する。図４Ｄに関連して説明されるように、間にプラチナ酸化物を備えずにプラチナ含有層４２０上にキャップ層４３２を形成することは、ウェットエッチングプロセスに、長いオーバーエッチングを必要とすることなく、ハードマスク４７８によって露出された箇所のプラチナ含有層４２０を完全に除去させることが可能になり、従って、有利にも、ハードマスク４７８のエッジの下のプラチナ含有層４２０のアンダーカットを低減し、また有利にも、残りのプラチナ含有層４２０の一貫した横方向寸法を提供する。
【0067】
図４Ｆを参照すると、残りのプラチナ含有層４２０は、プラチナ含有構成要素４８２を提供し、プラチナ含有構成要素４８２は、例えば、抵抗器、相互接続、センサ要素、サーモカップル要素、又はヒータ要素を含み得る。ランディングパッドマスク４８４が、プラチナ含有構成要素４８２上のランディングパッドのためのエリアを覆うようにハードマスク４７８の上に形成される。ランディングパッドマスク４８４は、フォトレジストを含み得、また、任意選択的にＢＡＲＣ層を含み得る。図４Ｆに図示されるように、新規の自然プラチナ酸化物４２２が、プラチナ含有構成要素４８２の露出された表面上に生じ得る。
【0068】
図４Ｇを参照すると、図４Ｆのハードマスク４７８は、ランディングパッドマスク４８４によって露出された箇所で除去されて、ハードマスク４７８の残りの一部のランディングパッド４８６を形成する。ハードマスク４７８は、例えば、図４Ｂに関連して説明される、図４Ａのハードマスク層４７４の除去に関連して開示されるプロセスのいずれかによって除去され得る。付加的な自然プラチナ酸化物４２２が、図４Ｇに図示されるように、ハードマスク４７８の除去によって露出されるプラチナ含有構成要素４８２の表面上に生じ得る。ランディングパッドマスク４８４は、その後、例えば、アッシャプロセスによって除去され、その後、ウェットクリーンプロセスが続く。
【0069】
図４Ｈを参照すると、ＰＭＤ層、ＩＭＤ層、又はＩＬＤ層とし得る誘電体層４３６が、マイクロ電子デバイス４００のその時点の頂部表面の上に形成され得る。コンタクト又はビアであり得る垂直接続４３８が、ランディングパッド４８６に対する電気的接続を成すために、誘電体層４３６を介して形成される。ランディングパッド４８６とプラチナ含有構成要素４８２との間にプラチナ酸化物が存在しないことは、有利にも、ランディングパッド４８６とプラチナ含有構成要素４８２との間の低い電気的抵抗を提供し得る。
【0070】
図５Ａから図５Ｆは、別の例示の形成方法の連続的段階において示される、ボンドパッドにおけるプラチナ含有層を備えるマイクロ電子デバイスの断面図である。図５Ａを参照すると、マイクロ電子デバイス５００は基板５０２を有し、基板５０２は、この例において、ＩＬＤ層５８０、ＩＬＤ層５８０の上のＩＭＤ層５８８、ＩＬＤ層５８０の上にありＩＭＤ層５８８によって横方向に囲まれている相互接続５９０、ＩＭＤ層５８８の上のＰＯ層５９２、及び相互接続５９０上のボンドパッド下部層５９４を含む。ＰＯ層５９２は、ボンドパッドのためのエリアにおいてボンドパッド下部層５９４の少なくとも一部を露出させる。ＰＯ層５９２は、二酸化シリコン、酸窒化シリコン、窒化シリコン等を含み得る。ボンドパッド下部層５９４は、ニッケル、パラジウム、又はボンドパッドの支持に適切なその他の金属の１つ又は複数の層を含み得る。ボンドパッド下部層５９４は、例えば、無電解メッキを用いて形成され得る。
【0071】
プラチナ含有層５２０が、基板５０２の頂部表面５１２の上に形成され、ボンドパッド下部層５９４に接する。プラチナ含有層５２０を形成する前に基板５０２の頂部表面５１２の上に形成され得る、図５Ａには示されていない任意選択の接着金属層もこの例の範囲内にある。この例において、プラチナ含有層５２０は、ワイヤボンディングのためのボンドパッドを提供し、従って、主としてプラチナを含み得、或いは、本質的にプラチナで構成され得る。プラチナ含有層５２０は、例えば、１ミクロンから５ミクロンの厚みを有し得る。
【0072】
キャップ層５３２が、キャップ層５３２とプラチナ含有層５２０との間の界面にプラチナ酸化物がないように、プラチナ含有層５２０の頂部表面５２４上に形成される。この例の１つのバージョンにおいて、キャップ層５３２は、プラチナ含有層５２０と共にそのままで（ｉｎ ｓｉｔｕ）形成され得、即ち、プラチナ含有層５２０と同じプロセスツールにおいて形成され得る。別のバージョンにおいて、プラチナ酸化物は、キャップ層５３２を形成する前に、プラチナ含有層５２０の頂部表面５２４から除去され得る。
【0073】
図５Ｂを参照すると、キャップ層５３２の上にエッチングマスク５５８が形成される。エッチングマスク５５８は、ボンドパッドためのエリアにおいてキャップ層５３２を露出させる。キャップ層５３２は、エッチングマスク５５８によって露出された箇所で除去される。キャップ層５３２は、プラズマエッチングによって、ウェットエッチングによって、又は別のプロセスによって除去され得る。エッチングマスク５５８は、その後、プラチナ酸化物形成工程に進む前に除去され得るか、或いは、適所に残され、プラチナ酸化物形成工程が完了した後に除去され得る。
【0074】
図５Ｃを参照すると、キャップ層５３２によって露出された箇所のプラチナ含有層５２０の頂部表面５２４上にマスキングプラチナ酸化物５６４が形成される。この例において、マスキングプラチナ酸化物５６４は、図５Ｃに図示されるように、湿式酸化剤５９６によって形成され得る。湿式酸化剤５９６は、例えば、過酸化水素、硝酸、又は類似のものを含み得る。マスキングプラチナ酸化物５６４を形成するためのその他のプロセスも、この例の範囲内にある。
【0075】
【0076】
図５Ｅを参照すると、ウェットエッチャント５３４を用いるウェットエッチングプロセスが、図５Ｄのキャップ層５３２、及び図１Ｅから図１Ｇに関連して説明されるように、マスキングプラチナ酸化物５６４によって露出された箇所のプラチナ含有層５２０を除去する。ウェットエッチャント５３４は、図１Ｅに関連して開示される組成のいずれかを有し得る。図５Ｅは、ウェットエッチングプロセスの完了時のマイクロ電子デバイス５００を図示する。マスキングプラチナ酸化物５６４は、ウェットエッチャント５３４が、マスキングプラチナ酸化物５６４の下のプラチナ含有層５２０を除去することを防止する。図５Ｄに関連して説明されるように、間にプラチナ酸化物５２０を備えないプラチナ含有層５２０上にキャップ層５３２を形成することは、本明細書の他の例を参照して説明したように、低オーバーエッチング、及び従って、低アンダーカット及び一貫した横方向寸法の利点を提供し得る。
【0077】
図５Ｆを参照すると、残りのプラチナ含有層５２０はボンドパッド５８２を提供し、ボンドパッド５８２は、ボンドパッド下部層５９４を介して、相互接続５９０への電気的接続を成す。自然プラチナ酸化物５２２が、ボンドパッド５８２の露出された横方向表面上に生じ得る。
【0078】
ワイヤボンド５９８として図５Ｆに示されるボンド接続５９８が、その後、ボンディングオペレーションによってボンドパッド５８２上に形成され得る。超音波ボンディングプロセスを用いて、マスキングプラチナ酸化物５６４を適所に備えるプラチナパッド上の、金及びプラチナワイヤを備えるワイヤボンドが実証されている。マスキングプラチナ酸化物５６４を介するワイヤボンディングのプロセスの結果、ワイヤボンド５９８がプラチナ含有層５２０に直接接触される。或いは、ボンド接続５９８は、ボンドパッド５８２の上にメッキされるインジウム又はその他の金属を有するバンプボンドを含み得る。バンプボンドを形成するプロセスは、バンプボンドが溶融されるリフローオペレーションを含み、その結果、バンプボンド金属がプラチナ含有層５２０に直接接触される。プラチナ含有金属のボンドパッド５８２を形成することは、アルミニウム又は反応性の高い別の金属に比べ、マイクロ電子デバイス５００に対して所望の信頼性を提供し得る。
【0079】
図６Ａから図６Ｉは、更なる例示の形成方法の連続的段階において示される、パターニングされたプラチナ含有層を備えるマイクロ電子デバイスの断面図である。図６Ａを参照すると、マイクロ電子デバイス６００は基板６０２を有し、基板６０２は、この例において、基板６０２の頂部表面６１２まで延在する誘電材料６７２を含む。プラチナ含有層６２０が、基板６０２の頂部表面６１２の上に形成される。プラチナ含有層６２０は、図３Ａに関連して開示されるプラチナ含有層３２０に類似する組成及び構造を有し得る。この例の１つのバージョンにおいて、図６Ａに示されるように、プラチナ含有層６２０の頂部表面６２４上に自然プラチナ酸化物６２２ａが存在し得る。
【0080】
図６Ｂを参照すると、図６Ａの自然プラチナ酸化物６２２ａは、プラチナ含有層６２０の頂部表面６２４から除去される。この例の１つのバージョンにおいて、自然プラチナ酸化物６２２は、図６Ｂに示されるように、スパッタエッチングプロセスのイオン６３０によって除去され得る。別のバージョンにおいて、自然プラチナ酸化物６２２ａは、プラチナ含有層６２０を加熱することによって除去され得る。自然プラチナ酸化物６２２ａを除去するその他の方法もこの例の範囲内にある。
【0081】
図６Ｃを参照すると、キャップ層６３２が、キャップ層６３２とプラチナ含有層６２０との間の界面にプラチナ酸化物がないように、プラチナ含有層６２０の頂部表面６２４上に形成される。この例において、これは、図６Ａの自然プラチナ酸化物６２２ａを除去した後、プラチナ含有層６２０の頂部表面６２４を酸化環境に晒すことなく、キャップ層６３２を形成することによって達成され得る。この例の別のバージョンにおいて、キャップ層６３２は、自然プラチナ酸化物６２２ａを最初に生じさせることなく、プラチナ含有層６２０上に形成され得る。キャップ層６３２は、後にプラチナ含有層６２０の少なくとも一部を除去するために用いられるものと同じウェットエッチャント中でエッチング可能である。キャップ層６３２は、図１Ｄに関連して開示されるような組成及び厚みを有し得、図１Ｄに関連して開示されるプロセスのいずれかによって形成され得る。
【0082】
図６Ｄを参照すると、エッチングマスク６５８がキャップ層６３２の上に形成される。エッチングマスク６５８は、プラチナ含有構造のためのエリア６６０を露出させる。この例の１つのバージョンにおいて、エッチングマスク６５８は、フォトリソグラフプロセス又は電子ビームリソグラフプロセス等のリソグラフプロセスによって形成されるレジストを含み得る。別のバージョンにおいて、エッチングマスク６５８は、付加的なプロセスによって形成される有機ポリマー材料を含み得る。更に別のバージョンにおいて、エッチングマスク６５８は、マスキング及びエッチングプロセスにより、又は付加的なプロセスにより形成される無機材料を含み得る。
【0083】
図６Ｅを参照すると、キャップ層６３２は、エッチングマスク６５８によって露出された箇所で除去される。キャップ層６３２は、プラズマエッチングプロセスによって、ウェットエッチングプロセスによって、又は別の方法によって除去され得る。自然プラチナ酸化物６２２ｂの新規の層が、キャップ層６３２の除去によって露出された箇所のプラチナ含有層６２０の頂部表面６２４上に生じ得る。
【0084】
図６Ｆを参照すると、マスキングプラチナ酸化物６６４が、キャップ層６３２によって露出された箇所のプラチナ含有層６２０の頂部表面６２４の上に形成される。マスキングプラチナ酸化物６６４は、図６Ｅの自然プラチナ酸化物６２２ｂに置き換わり得るか又はそれに追加され得る。マスキングプラチナ酸化物６６４は、酸化電解質７００を用いる電気化学プロセスによって形成され得、プラチナ含有層６２０は、図６Ｆに概略的に示されるように、酸化電解質７００に対して正の電位にバイアスされる。酸化電解質７００は、例えば、硫酸（Ｈ２ＳＯ４）の水溶液又は水酸化ナトリウム（ＮａＯＨ）の水溶液を含み得る。酸化電解質７００は他の配合も有し得る。或いは、マスキングプラチナ酸化物６６４は、例えば、本明細書に説明される例の任意のもの等のその他の方法によって形成され得る。エッチングマスク６５８は、任意選択的に、キャップ層６３２の頂部表面を保護するために、マスキングプラチナ酸化物６６４の形成の間、適所に残され得る。エッチングマスク６５８は、その後除去される。
【0085】
図６Ｇは、図６Ｆのエッチングマスク６５８が除去された後のマイクロ電子デバイス６００を図示する。マスキングプラチナ酸化物６６４は、プラチナ含有構造のためのエリアにおいてプラチナ含有層６２０を覆う。マスキングプラチナ酸化物６６４は、後続のウェットエッチングプロセスの間、プラチナ含有構造のためのエリアにおけるプラチナ含有層６２０の除去を防止するために充分な厚みを持つ。
【0086】
図６Ｈを参照すると、ウェットエッチャント６３４を用いるウェットエッチングプロセスが、図６Ｇのキャップ層６３２、及び、図１Ｅから図１Ｇに関連して説明されるように、マスキングプラチナ酸化物６６４によって露出された箇所のプラチナ含有層６２０を除去する。ウェットエッチャント６３４は、図１Ｅに関連して開示される組成のいずれかを有し得る。図６Ｈは、ウェットエッチングプロセスの完了時のマイクロ電子デバイス６００を図示する。マスキングプラチナ酸化物６６４は、ウェットエッチャント６３４が、マスキングプラチナ酸化物６６４の下のプラチナ含有層６２０を除去することを防止する。図６Ａから図６Ｃに関連して説明されるように、間にプラチナ酸化物を備えないプラチナ含有層６２０上にキャップ層６３２を形成することは、ウェットエッチングプロセスに、長いオーバーエッチングを必要とすることなく、マスキングプラチナ酸化物６６４によって露出された箇所のプラチナ含有層６２０を完全に除去することを可能にし、従って、有利にも、残りのプラチナ含有層６２０の一貫した横方向寸法を提供する。
【0087】
図６Ｉは、図６Ｈのウェットエッチャント６３４に対する暴露から外された後の、マイクロ電子デバイス６００を図示する。付加的な自然プラチナ酸化物６２２ｃが、プラチナ含有層６２０のすべての露出された表面上に生じ得る。プラチナ含有層６２０はプラチナ含有構造６８２を提供し、プラチナ含有構造６８２は、抵抗器、センサ、インダクタ、キャパシタ、相互接続等の一部とし得る。
【0088】
図６Ｈに関連して説明されるようにウェットエッチングプロセスによってプラチナ含有構造６８２を形成することは、プラチナ含有構造６８２におけるプラチナ含有層６２０のセグメントにおいて、特有の特徴を生成し得る。第１の特有の特徴は、１つのセグメントの頂部表面６２４から隣接するセグメントの頂部表面６２４を測定したときの、プラチナ含有層６２０の隣接するセグメント間の第１の離間７０２が、基板６０２の頂部表面６１２に沿って測定したときの、同じ２つの隣接するセグメント間の第２の離間７０４より大きくなり得ることである。第１の特有の特徴は、図６Ｈのウェットエッチャント６３４によるエッチングの等方性の結果である。
【0089】
第２の特有の特徴は、基板６０２の頂部表面６１２に沿って測定したときのセグメントの幅７０６が、同じセグメントの厚み７０８の２倍より小さくなり得ることである。プラチナ含有層６２０において第２の特有の特徴を持つことは、有利にも、プラチナ含有構造６８２に対して、及び従ってマイクロ電子デバイス６００に対して、より低面積を提供し得る。第２の特有の特徴の達成は、プラチナ酸化物を備えずに、プラチナ含有層６２０上に図６Ｃのキャップ層６３２を形成することによって可能にされ、それは、最小のオーバーエッチングを用いた、第２の離間７０４におけるプラチナ含有層６２０の完全な除去を可能にする。
【0090】
第３の特有の特徴は、プラチナ含有層６２０のセグメントに隣接する第２の離間７０４が、同じセグメントの厚み７０８の２倍より小さくなり得ることである。プラチナ含有層６２０において第３の特有の特徴を有することは更に、プラチナ含有構造６８２に対して、及び従ってマイクロ電子デバイス６００に対して、より低面積を提供し得る。第３の特有の特徴の達成は、同様に、プラチナ酸化物を備えずに、プラチナ含有層６２０上に図６Ｃのキャップ層６３２を形成することによって可能にされる。
【0091】
第４の特有の特徴は、プラチナ含有層６２０上に再堆積されたスパッタリングが存在しないことである。再堆積されたスパッタリング残留物は、ポリマー材料及び場合によってはプラチナ含有材料を含み得るが、イオンミリングプロセスによって形成される構造の典型であり、本明細書における例に開示されるウェットエッチングプロセスによって形成されない。再堆積されたプラチナ含有残留物のないプラチナ含有層６２０を有することは、汚染及び関連する欠陥を低減し得、従って、有利にも、プラチナ含有構造６８２を含むマイクロ電子デバイス６００の回路に対して、より一貫性の高い性能及び信頼性を提供する。
【0092】
第５の特有の特徴は、プラチナ含有層６２０のセグメントに隣接する基板６０２の頂部表面６１２上にプラチナ含有残留物が存在しないことである。基板６０２の頂部表面６１２上のプラチナ含有残留物は、ウェットエッチング工程の間にプラチナの頂部表面上にプラチナ酸化物を備えてウェットエッチングプロセスによって形成されるプラチナ含有構造の典型である。プラチナ含有残留物は、ウェットエッチング工程において用いられるウェットエッチャント中のプラチナ酸化物のエッチング速度が非常に遅い場合に生じる。第５の特有の特徴の達成は、間にプラチナ酸化物を備えずにプラチナ含有層６２０上に図６Ｃのキャップ層６３２を形成することによって可能にされる。プラチナ含有残留物のない、基板６０２の頂部表面６１２を有することは、有利にも、マイクロ電子デバイス６００の信頼性を改善し得る。本明細書の例において説明されるようにプラチナ含有構造を備えるマイクロ電子デバイスを形成することは、マイクロ電子デバイスの歩留まりを改善し得、それは、有利にも、生産されるマイクロ電子デバイスに対する製造コストを低減し得る。
【0093】
特許請求の範囲内で、説明した実施形態における変更が可能であり、他の実施形態が可能である。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図6I】
【手続補正書】
【提出日】2022-01-23
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
マイクロ電子デバイスであって、
基板と、
前記基板の上のプラチナ含有層であって、第１の表面と、前記第１の表面と反対であって前記第１の表面よりも前記基板に近い第２の表面とを有し、
その厚さの２倍よりも小さい幅を有する第１のセグメントと、
前記第１のセグメントに隣接する第２のセグメントと、
前記第１の表面における前記第１のセグメントと前記第２のセグメントとの間の第１の間隔と、
前記第２の表面における前記第１のセグメントと前記第２のセグメントとの間の第２の間隔であって、前記第１の間隔よりも小さく、前記第１のセグメントの厚みの２倍よりも小さい、前記第２の間隔と、
を含む、前記プラチナ含有層と、
を含む、マイクロ電子デバイス。
基板と、
前記基板の上のプラチナ含有層であって、第１の表面と、前記第１の表面と反対であって前記第１の表面よりも前記基板に近い第２の表面とを有し、
その厚さの２倍よりも小さい幅を有する第１のセグメントと、
前記第１のセグメントに隣接する第２のセグメントと、
前記第１の表面における前記第１のセグメントと前記第２のセグメントとの間の第１の間隔と、
前記第２の表面における前記第１のセグメントと前記第２のセグメントとの間の第２の間隔であって、前記第１の間隔よりも小さく、前記第１のセグメントの厚みの２倍よりも小さい、前記第２の間隔と、
を含む、前記プラチナ含有層と、
を含む、マイクロ電子デバイス。
【請求項2】
請求項１に記載のマイクロ電子デバイスであって、
前記マイクロ電子デバイスが、前記第１のセグメントと前記第２のセグメントとの間の前記基板の頂部表面上にプラチナ含有残留物がない、マイクロ電子デバイス。
前記マイクロ電子デバイスが、前記第１のセグメントと前記第２のセグメントとの間の前記基板の頂部表面上にプラチナ含有残留物がない、マイクロ電子デバイス。
【請求項3】
請求項１に記載のマイクロ電子デバイスであって、
前記プラチナ含有層に形成される抵抗器を更に含む、マイクロ電子デバイス。
前記プラチナ含有層に形成される抵抗器を更に含む、マイクロ電子デバイス。
【請求項4】
請求項１に記載のマイクロ電子デバイスであって、
前記プラチナ含有層に形成される相互接続を更に含む、マイクロ電子デバイス。
前記プラチナ含有層に形成される相互接続を更に含む、マイクロ電子デバイス。
【請求項5】
請求項４に記載のマイクロ電子デバイスであって、
前記相互接続が局所相互接続である、マイクロ電子デバイス。
前記相互接続が局所相互接続である、マイクロ電子デバイス。
【請求項6】
請求項５に記載のマイクロ電子デバイスであって、
前記相互接続がプラチナシリサイドに対する電気的接続を作る、マイクロ電子デバイス。
前記相互接続がプラチナシリサイドに対する電気的接続を作る、マイクロ電子デバイス。
【請求項7】
請求項１に記載のマイクロ電子デバイスであって、
前記プラチナ含有層に形成されるボンドパッドを更に含む、マイクロ電子デバイス。
前記プラチナ含有層に形成されるボンドパッドを更に含む、マイクロ電子デバイス。
【請求項8】
請求項１に記載のマイクロ電子デバイスであって、
前記プラチナ含有層に形成されるセンサ要素を更に含む、マイクロ電子デバイス。
前記プラチナ含有層に形成されるセンサ要素を更に含む、マイクロ電子デバイス。
【請求項9】
請求項１に記載のマイクロ電子デバイスであって、
前記プラチナ含有層に形成されるサーモカップル要素を更に含む、マイクロ電子デバイス。
前記プラチナ含有層に形成されるサーモカップル要素を更に含む、マイクロ電子デバイス。
【請求項10】
請求項１に記載のマイクロ電子デバイスであって、
前記プラチナ含有層に形成されるヒーター要素を更に含む、マイクロ電子デバイス。
前記プラチナ含有層に形成されるヒーター要素を更に含む、マイクロ電子デバイス。
【請求項11】
集積回路であって、
基板と、
第１及び第２の隣接するセグメントを含む複数のプラチナ含有導電性セグメントであって、前記プラチナ含有導電性セグメントがコプレーナの頂部表面とコプレーナの底部表面とを有し、前記底部表面が前記頂部表面よりも広く、前記底部表面が前記頂部表面よりも前記基板の頂部表面に近い、前記複数のプラチナ含有導電性セグメントと、
を含み、
前記頂部表面における前記第１のセグメントと前記第２のセグメントとの間の第１の間隔が前記底部表面における前記第１のセグメントと前記第２のセグメントとの間の第２の間隔よりも大きくなるように、前記第１及び第２のセグメントが台形の断面プロファイルを有し、
前記頂部表面に沿った前記第１のセグメントの幅が前記第１のセグメントの厚さの２倍よりも小さく、
前記第２の間隔が前記第１のセグメントの厚さの２倍よりも小さい、集積回路。
基板と、
第１及び第２の隣接するセグメントを含む複数のプラチナ含有導電性セグメントであって、前記プラチナ含有導電性セグメントがコプレーナの頂部表面とコプレーナの底部表面とを有し、前記底部表面が前記頂部表面よりも広く、前記底部表面が前記頂部表面よりも前記基板の頂部表面に近い、前記複数のプラチナ含有導電性セグメントと、
を含み、
前記頂部表面における前記第１のセグメントと前記第２のセグメントとの間の第１の間隔が前記底部表面における前記第１のセグメントと前記第２のセグメントとの間の第２の間隔よりも大きくなるように、前記第１及び第２のセグメントが台形の断面プロファイルを有し、
前記頂部表面に沿った前記第１のセグメントの幅が前記第１のセグメントの厚さの２倍よりも小さく、
前記第２の間隔が前記第１のセグメントの厚さの２倍よりも小さい、集積回路。
【請求項12】
請求項１１に記載の集積回路であって、
前記第１のセグメントと前記第２のセグメントとの間の前記基板の頂部表面にプラチナ含有残留物がない、集積回路。
前記第１のセグメントと前記第２のセグメントとの間の前記基板の頂部表面にプラチナ含有残留物がない、集積回路。
【請求項13】
請求項１１に記載の集積回路であって、
前記複数のプラチナ含有導電性セグメントに形成される抵抗器を更に含む、集積回路。
前記複数のプラチナ含有導電性セグメントに形成される抵抗器を更に含む、集積回路。
【請求項14】
請求項１１に記載の集積回路であって、
前記複数のプラチナ含有導電性セグメントに形成される相互接続を更に含む、集積回路。
前記複数のプラチナ含有導電性セグメントに形成される相互接続を更に含む、集積回路。
【請求項15】
請求項１４に記載の集積回路であって、
前記相互接続が局所相互接続である、集積回路。
前記相互接続が局所相互接続である、集積回路。
【請求項16】
請求項１５に記載の集積回路であって、
前記相互接続がプラチナシリサイドに対する直接的電気的接続を作る、集積回路。
前記相互接続がプラチナシリサイドに対する直接的電気的接続を作る、集積回路。
【請求項17】
請求項１１に記載の集積回路であって、
前記複数のプラチナ含有導電性セグメントに形成されるボンドパッドを更に含む、集積回路。
前記複数のプラチナ含有導電性セグメントに形成されるボンドパッドを更に含む、集積回路。
【請求項18】
請求項１１に記載の集積回路であって、
前記複数のプラチナ含有導電性セグメントに形成されるセンサ要素を更に含む、集積回路。
前記複数のプラチナ含有導電性セグメントに形成されるセンサ要素を更に含む、集積回路。
【請求項19】
請求項１１に記載の集積回路であって、
前記複数のプラチナ含有導電性セグメントに形成されるサーモカップル要素を更に含む、集積回路。
前記複数のプラチナ含有導電性セグメントに形成されるサーモカップル要素を更に含む、集積回路。
【請求項20】
請求項１１に記載の集積回路であって、
前記複数のプラチナ含有導電性セグメントに形成されるヒーター要素を更に含む、集積回路。
前記複数のプラチナ含有導電性セグメントに形成されるヒーター要素を更に含む、集積回路。