特開 2022-43997 信頼性を改善した電子装置の要素の製造方法、及び関連要素、電子装置、及び電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022043997

(43)【公開日】2022-03-16

(54)【発明の名称】信頼性を改善した電子装置の要素の製造方法、及び関連要素、電子装置、及び電子機器

(51)【国際特許分類】

   H01L 21/329 20060101AFI20220309BHJP

   H01L 29/872 20060101ALI20220309BHJP

   H01L 29/861 20060101ALI20220309BHJP

   H01L 29/06 20060101ALI20220309BHJP

   H01L 29/12 20060101ALI20220309BHJP

   H01L 21/336 20060101ALI20220309BHJP

   H01L 29/739 20060101ALI20220309BHJP

【ＦＩ】

H01L29/91 B

H01L29/86 301F

H01L29/86 301E

H01L29/86 301D

H01L29/91 D

H01L29/91 F

H01L29/06 301V

H01L29/06 301F

H01L29/06 301G

H01L29/86 301P

H01L29/78 652T

H01L29/78 652P

H01L29/78 658A

H01L29/78 655F

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2021128777

(22)【出願日】2021-08-05

(31)【優先権主張番号】102020000021058

(32)【優先日】2020-09-04

(33)【優先権主張国・地域又は機関】IT

(71)【出願人】

【識別番号】591002692

【氏名又は名称】エスティーマイクロエレクトロニクス エス．アール．エル．

【氏名又は名称原語表記】ＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｓ．ｒ．ｌ．

(74)【代理人】

【識別番号】100076185

【弁理士】

【氏名又は名称】小橋 正明

(72)【発明者】

【氏名】シモーネ ラスクーナ

(72)【発明者】

【氏名】マリオ ジウセッペ サッジーオ

(57)【要約】      （修正有）

【課題】信頼性を改善した電子装置の要素の製造方法、関連要素、電子装置及び電子機器を提供する。
【解決手段】電子装置５０のパッシベーション層６９の固定要素８２の製造方法であって、ＳｉＣからなる半導体本体８０内で、且つ、半導体本体８０の上部表面５２ａから或る距離において第１最大寸法値ｄ_１を第１軸（Ｘ）に沿って有している第１注入領域を形成し、第１注入領域に対して重畳され、且つ、第１最大寸法ｄ_１よりも小さな第２最大寸法ｄ_２を第１軸（Ｘ）に沿って有している第２注入領域を半導体本体８０内に形成し、酸化領域を形成するために第１注入領域及び第２注入領域の熱酸化処理を実施し、固定要素を形成する。
【選択図】図１

【特許請求の範囲】

【請求項1】

電子装置（５０）のパッシベーション層（６９）の固定要素（８２）の製造方法において、
シリコンカーバイドＳｉＣの半導体本体（８０）を用意し、
該半導体本体（８０）において且つ該半導体本体（８０）の上部表面（５２ａ）から或る距離において、第１軸（Ｘ）に対して平行な第１値（ｄ_１）を有する最大寸法を有する第１注入領域（８４）を形成し、
該半導体本体（８０）において、該第１軸（Ｘ）に対して直交する第２軸（Ｚ）に対して平行に該第１注入領域（８５）に対して重畳され、該上部表面（５２ａ）から該第１注入領域（８４）へ延在し且つ該第１軸（Ｘ）に対して平行に該第１値（ｄ_１）よりも一層小さな第２値（ｄ_２）を有する夫々の最大寸法を有している第２注入領域（８５）を形成し、
該第１（８４）及び該第２（８５）注入領域の熱酸化処理を実施して該第１（８４）及び該第２（８５）注入領域において酸化領域（８６’）を形成し、
前記酸化領域（８６’）を除去して該半導体本体（８０）内で且つ該酸化領域（８６’）においてキャビティ（８３）を形成し、及び
該パッシベーション層（６９）を該半導体本体（８０）へ固着させる前記固定要素（８２）を形成するために該キャビティ（８３）内に突入する該パッシベーション層（６９）を該上部表面（５２ａ）上に形成する、
上記各ステップを有している製造方法。

【請求項2】

該第１注入領域（８４）を形成する該ステップが、
該半導体本体（８０）の該上部表面（５２ａ）において、該上部表面（５２ａ）の第１領域（７１’）であって該第１軸（Ｘ）に対して平行に第１最大幅（ｌ１）を有している該第１領域（７１’）を露出させる第１ハードマスク（７１）を形成し、及び
該第１注入領域（８４）を形成させるために前記第１領域（７１’）において該半導体本体（８０）においてドーパント種の第１注入を実施する、
ことを包含している請求項１に記載の製造方法。

【請求項3】

該第１注入を実施するステップが、２００ｋｅＶと５００ｋｅＶとの間の注入エネルギで且つ１×１０^１２ａｔ／ｃｍ^２と１×１０^１６ａｔ／ｃｍ^２との間のドーズで、前記ドーパント種の一つ又はそれ以上の注入を実施することを包含している請求項２に記載の製造方法。

【請求項4】

該第２注入領域（８５）を形成するステップが、
該半導体本体（８０）の該上部表面（５２ａ）において、該上部表面（５２ａ）の第２領域（７２’）であって、該第２軸（Ｚ）に対して平行で該第１注入領域（８４）に対して重畳されており且つ、該第１軸（Ｘ）に対して平行に該第１最大幅（ｌ_１）よりも一層小さな第２最大幅（ｌ_２）を有している該第２領域（７２’）を露出させる第２ハードマスク（７２）を形成し、及び
該第２注入領域（８５）を形成するために前記第２領域（７２’）において該半導体本体（８０）内に該ドーパント種の第２注入を実施する、
ことを包含している請求項２又は３に記載の製造方法。

【請求項5】

該第２注入を実施するステップが、３０ｋｅＶと２００ｋｅＶとの間の注入エネルギで且つ１×１０^１２ａｔ／ｃｍ^２と１×１０^１６ａｔ／ｃｍ^２との間のドーズで、該ドーパント種の一つ又はそれ以上の更なる注入を実施することを包含している請求項４に記載の製造方法。

【請求項6】

該酸化領域（８６’）を除去するステップが、該酸化領域（８６’）の等方性エッチングを実施することを包含している請求項１乃至４の内のいずれか１項に記載の製造方法。

【請求項7】

該半導体本体（８０）内で且つ該上部表面（５２ａ）から或る距離において、少なくとも１個の第３注入領域（８２ｃ，８２ｄ）を形成するステップであって、該第１（８４）及び第２（８５）領域が該第２軸（Ｚ）に対して平行であって該少なくとも１個の第３注入領域（８２ｃ，８２ｄ）と該上部表面（５２ａ）との間に介在されるように且つ該第１注入領域（８４）が、該第１軸（Ｘ）に対して平行に、該第１値（ｄ_１）及び該第２値（ｄ_２）よりも一層大きな第３値（ｄ_３，ｄ_４）を有する夫々の最大寸法を有している該少なくとも１個の第３注入領域（８２ｃ，８２ｄ）とコンタクトしているように該少なくとも１個の第３注入領域（８２ｃ，８２ｄ）を形成するステップを更に包含している請求項１乃至６の内のいずれか１項に記載の製造方法。

【請求項8】

該熱酸化処理を実施するステップが、該第１（８４）、該第２（８５）及び該少なくとも１個の第３（８２ｃ，８２ｄ）注入領域において該酸化領域（８６’）を形成するために該第１（８４）、該第２（８５）及び該少なくとも１個の第３（８２ｃ，８２ｄ）注入領域を熱的に酸化させることを包含している請求項７に記載の製造方法。

【請求項9】

該パッシベーション層（６９）を形成するステップが、該上部表面（５２ａ）上にポリマー物質を付着させることを包含している請求項１乃至８の内のいずれか１項に記載の製造方法。

【請求項10】

シリコンカーバイドＳｉＣの半導体本体（８０）とパッシベーション層（６９）とを有する電子装置（５０）の該パッシベーション層（６９）の固定要素（８２）であって、前記パッシベーション層（６９）が該半導体本体（８０）の上部表面（５２ａ）上を延在しており且つ該上部表面（５２ａ）において該半導体本体（８０）のキャビティ（８３）内に突入して形成している固定要素（８２）において、
該上部表面（５２ａ）から或る距離にて該半導体本体（８０）内において延在しており且つ、第１軸（Ｘ）に対して平行に、第１値（ｄ_１）を有する最大寸法を有している第１部分（８２ａ）、及び
該第１軸（Ｘ）に対して直交する第２軸（Ｚ）に対して平行に該第１部分（８２ａ）に対して重畳されており、該上部表面（５２ａ）から該第１部分（８２ａ）へ該半導体本体（８０）内を延在しており、且つ、該第１軸（Ｘ）に対して平行に、該第１値（ｄ_１）よりも一層小さな第２値（ｄ_２）を有している夫々の最大寸法を有している第２部分（８２ｂ）、
を有しており、該パッシベーション層（６９）を該半導体本体（８０）へ固着させている固定要素（８２）。

【請求項11】

該上部表面（５２ａ）から或る距離において該半導体本体（８０）内を延在している少なくとも１個の第３注入領域（８２ｃ，８２ｄ）を更に有しており、該第１（８４）及び該第２（８５）注入領域が、該第２軸（Ｚ）に対して平行に、該少なくとも１個の第３注入領域（８２ｃ，８２ｄ）と該上部表面（５２ａ）との間に介在されており、且つ該第１注入領域（８４）が、該第１（ｄ_１）値及び該第２（ｄ_２）値よりも一層大きな第３値（ｄ_３，ｄ_４）を有している夫々の最大寸法を、該第１軸（Ｘ）に対して平行に、有している該少なくとも１個の第３注入領域（８２ｃ，８２ｄ）とコンタクトしている請求項１０に記載の固定要素（８２）。

【請求項12】

該半導体本体（８０）の該上部表面（５２ａ）において環状型であり且つ閉じた多角形形状を画定している請求項１０又は１１に記載の固定要素（８２）。

【請求項13】

該パッシベーション層（６９）が該上部表面（５２ａ）において該半導体本体（８０）の少なくとも１個の更なるキャビティ（８３）内に突入して、各更なるキャビティ（８３）に対して、該パッシベーション層（６９）を該半導体本体（８０）へ固着させる夫々の更なる固定要素（８２）を形成しており、該更なる固定要素（８２）が、
該上部表面（５２ａ）から或る距離において該半導体本体（８０）内に延在しており且つ、該第１軸（Ｘ）に対して平行に、該第１値（ｄ_１）を有している夫々の最大寸法を有している更なる第１部分（８２ａ）、及び
該更なる第１部分（８２ａ）に対して該第２軸（Ｚ）に対して平行に重畳されており、該上部表面（５２ａ）から該更なる第１部分（８２ａ）へ該半導体本体（８０）内を延在しており、及び該第２値（ｄ_２）を有している夫々の最大寸法を該第１軸（Ｘ）に対して平行に有している更なる第２部分（８２ｂ）、
を有しており、該固定要素（８２）及び該少なくとも１個の更なる固定要素（８２）が該半導体本体（８０）の該上部表面（５２ａ）において互いに或る距離で延在している請求項１０又は１１に記載の固定要素（８０）。

【請求項14】

シリコンカーバイドＳｉＣの半導体本体（８０）、及び
該半導体本体（８０）の上部表面（５２ａ）上を延在しているパッシベーション層（６９）であって、該パッシベーション層（６９）を該半導体本体（８０）へ固定させる固定要素（８２）を形成するために該上部表面（５２ａ）において該半導体本体（８０）のキャビティ（８３）内に突入しているパッシベーション層（６９）、
を有しており、該固定要素（８２）が、
該上部表面（５２ａ）から或る距離において該半導体本体（８０）内を延在しており且つ第１値（ｄ_１）を有している最大寸法を第１軸（Ｘ）に対して平行に有している第１部分（８２ａ）、及び
該第１部分（８２ａ）に対して該第１軸（Ｘ）に対し直交する第１軸（Ｚ）に対して平行に重畳されており、該上部表面（５２ａ）から該第１部分（８２ａ）へ該半導体本体（８０）内を延在しており、及び該第１値（ｄ_１）よりも一層小さな第１値（ｄ_２）を有している夫々の最大寸法を該第１軸（Ｘ）に対して平行に有している第２部分（８２ｂ）、
を有している電子装置（５０）。

【請求項15】

該キャビティ（８３）が、該キャビティ（８３）において該半導体本体（８０）内にインターロックされることによって該固定要素（８２）が固定されるように該固定要素（８２）の形状に対して相補的な形状を有している該半導体本体（８０）の壁（８３ａ）によって外部的に区画化されている請求項１４に記載の電子装置（５０）。

【請求項16】

該半導体本体（８０）が、第１導電型を有するＳｉＣ基板（５３）及び該基板（５３）上を延在しており且つ該第１導電型を有しているドリフト層（５２）を有しており、及び前記上部表面（５２ａ）が該基板（５３）の反対側であり、更に、
該第１導電型と反対の第２導電型を有しており且つ該ドリフト層（５２）と少なくとも１個の夫々の接合障壁ＪＢダイオード（５９）を形成するために該ドリフト層（５２）の該上部表面（５２ａ）において該ドリフト層（５２）上を延在している少なくとも１個の第１ドープ領域（５９’）と、
該少なくとも１個の第１ドープ領域（５９’）の夫々の第１表面（５９ａ）とオーミックコンタクトしており、該ドリフト層（５２）の該上部表面（５２ａ）と同一面状であり、且つ更に該ドリフト層（５２）とショットキーダイオード（６２）を形成するために該第１ドープ領域（５９’）と並んで該ドリフト層（５２）の該上部表面（５２ａ）と直接的に電気的にコンタクトしている第１電気端子（５８）と、及び
該ドリフト層（５２）と反対側である該基板（５３）の後側（５３ｂ）をオーミックコンタクトしている第２電気端子（５７，５６）と
を有しており、該ＪＢダイオード（５９）及び該ショットキーダイオード（６２）が該第１軸（Ｘ）に沿って該第１電気端子（５８）において互いに交互となっている合体型ＰｉＮショットキーＭＰＳタイプの請求項１４又は１５に記載の電子装置（５０）。

【請求項17】

該固定要素（８２）が該半導体本体（８０）の該上部表面（５２ａ）において環状タイプのものであり、閉じた多角形形状を画定しており、且つ該第１電気端子（５８）を取り囲んでいる請求項１６に記載の電子装置（５０）。

【請求項18】

該パッシベーション層（６９）が該上部表面（５２ａ）において該半導体本体（８０）の少なくとも１個の更なるキャビティ（８３）内に突入して、各更なるキャビティ（８３）に対して、該パッシベーション層（６９）を該半導体本体（８０）へ固定させる夫々の更なる固定要素（８２）を形成しており、更に、
該上部表面（５２ａ）から或る距離において該半導体本体（８０）内を延在しており及び該第１値（ｄ_１）を有している夫々の最大寸法を該第１軸（Ｘ）に対して平行に有している更なる第１部分（８２ａ）と、及び
該更なる第１部分（８２ａ）に対して該第２軸（Ｚ）に対して平行に重畳されており、該上部表面（５２ａ）から該更なる第１部分（８２ａ）へ該半導体本体（８０）内を延在しており、及び該第２値（ｄ_２）を有している夫々の最大寸法を該第１軸（Ｘ）に対して平行に有している更なる第２部分（８２ｂ）と、
を有しており、該固定要素（８２）及び該少なくとも１個の更なる固定要素（８２）が該半導体本体（８０）の該上部表面（５２ａ）において互いに或る距離において延在している請求項１６に記載の電子装置（５０）。

【請求項19】

該電子装置（５０）が、ショットキーダイオード、ＰＮダイオード、ＳｉＣを基礎としたＭＯＳＦＥＴ、及びＳｉＣを基礎としたＩＧＢＴの内の少なくとも一つを有している請求項１４又は１５に記載した電子装置（５０）。

【請求項20】

請求項１４乃至１９の内のいずれか１項に基づく電子装置（５０）を有している電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子装置の固定要素の製造方法、固定要素、電子装置、及び電子機器に関するものである。特に、本発明は、サーマルサイクリングテスト期間中にシリコンカーバイド（ＳｉＣ）電子パワーデバイスの信頼性を改善すべく適合された固定要素に関するものである。

【背景技術】

【0002】

公知の如く、ワイドバンドギャップ（例えば、１．１ｅＶよりも一層大きなバンドギャップのエネルギ値Ｅｇを有するもの）、低オン状態抵抗（Ｒ_ＯＮ）、熱伝導性の高い値、高動作周波数、及び電荷キャリアの高飽和速度を有している半導体物質は、特にパワー適用例においてのダイオード又はトランジスタ等の電子部品を製造するために理想的なものである。この様な特徴を有しており且つ電子部品を製造するために使用されることが考慮されている物質はシリコンカーバイド（ＳｉＣ)である。特に、シリコンカーバイドは、その種々のポリタイプ（例えば、３Ｃ－ＳｉＣ，４Ｈ－ＳｉＣ，６Ｈ－ＳｉＣ等）において、上述した特性に関する限り、シリコンよりも好適である。

【0003】

シリコン基板上に設けられる同様のデバイスと比較して、シリコンカーバイド基板上に設けられる電子デバイスは、低オン状態出力抵抗、低リーク電流、高出力パワー、高動作温度、及び高動作周波数等の種々の利点を有している。

【0004】

しかしながら、ＳｉＣを基礎とした電子デバイスの開発及び製造は、パッシベーション層（該電子デバイス内に含まれており且つ、例えば、該電子デバイスのＳｉＣ半導体本体上を延在している）の電気的及び機械的な特性等の要因によって制限されている。特に、ポリマー物質（例えば、ポリイミド）を使用してパッシベーション層を設けることが知られており、それは、電子デイバスの高い動作温度に耐えることを可能とし且つ、例えば、４００ｋＶ／ｍｍよりも一層高い高誘電体強度を有している。より詳細に説明すると、ポリマー物質の高い誘電体強度は、パッシベーション層が、電気的ブレークダウンを生じること無しに、従って電気的に導電性となること無しに、高い電界、従ってそれを横断しての高い電位差に耐えることを保証する。

【0005】

しかしながら、ポリマー物質は高い熱膨張係数（ＣＴＥ）（例えば、ポリベンゾビスオキサゾール物質－ＰＩＸに対するＣＴＥ＝４３Ｅ^－６ １／Ｋ）を有しており、このことは、より低い熱膨張係数（ＣＴＥ＝３．８Ｅ^－６ １／Ｋ）を有しているＳｉＣに対しての該パッシベーション層の付着性の問題を発生させる。

【0006】

特に、パッシベーション層とＳｉＣとの間の上記付着性の問題は、サーマルサイクリングテスト（例えば、約－５０℃と約＋１５０℃との間で実施される）期間中、又は電子デバイスの使用期間中に、該電子デバイスが大きな温度変化に露呈される場合（例えば、約２００℃に等しい又はそれよりも一層大きな動作温度差に露呈される場合）に発生する場合がある。パッシベーション層とＳｉＣとの間のＣＴＥにおける大きさの差異に起因して、前記大きな温度変化はパッシベーション層とＳｉＣと間の界面に機械的応力を発生させ、それがＳｉＣ半導体本体からのパッシベーション層の剥離を起こす場合がある（少なくとも部分的に）。

【0007】

前記剥離が十分に広範囲のもの（例えば、パッシベーション層のどの部分も、最早、電子デバイスの異なる電位にある２つのメタリゼーション間に介在しておらず、従ってそれらは単に空気によってのみ離隔されているに過ぎないような様相）である場合には、この界面において電気的放電が発生する場合があり、そのことが電子デバイス自身に対する損傷となる場合がある。特に、電子デバイスに対する損傷のリスクは、該電子デバイスが逆バイアス状態で使用されている場合には、耐えるべき電圧差が大きい（例えば、１０００Vよりも一層大きい）ために、増加することとなる。

【0008】

上述した問題に対する既知の解決手段は、ＳｉＣ半導体本体との界面における機械的応力を制限すべく適用されるパッシベーションマルチ層を形成するために互いに異なる物質（例えば、順に、シリコン窒化物、シリコン酸化物、及びポリイミド）からなる複数個の誘電体層を使用するものである。しかしながら、これらの解決手段は、電子デバイスが大きな温度変化に露呈され且つ逆バイアス条件における高電圧差に露呈される場合には効果的なものではないことが分かっている。

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明の目的とするところは、上述した従来技術の欠点を解消することが可能な、電子デバイスの固定要素の製造方法、固定要素、電子デバイス、及び電子機器を提供することである。

【課題を解決するための手段】

【0010】

本発明によれば、電子デバイスの固定要素の製造方法、固定要素、電子デバイス、及び電子機器が特許請求の範囲に定義される如くに提供される。

【0011】

本発明をより良く理解するために、添付の図面を参照して、純粋に非制限的な例である好適実施例について以下に説明する。

【図面の簡単な説明】

【0012】

【図1】本発明の１実施例に基づく電子デバイスを示した概略断面図。

【図2】本発明の別の実施例に基づく電子デバイスを示した概略断面図。

【図3A】本発明の１実施例に基づく図１の電子デバイスを示した概略平面図。

【図3B】本発明の別の実施例に基づく図２の電子デバイスを示した概略平面図。

【図4A】本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。

【図4B】本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。

【図4C】本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。

【図4D】本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。

【図4E】本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。

【図4F】本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。

【図4G】本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。

【図4H】本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。

【発明を実施するための形態】

【0013】

以下の説明において本発明の種々の実施例に対して共通の要素には同一の参照番号を付してある。

【0014】

図１は、本発明の一つの側面に基づく電子デバイス、即ち電子装置（より詳細には、合体型ＰｉＮショットキーＭＰＳ装置又は接合障壁ショットキーＪＢＳ装置）５０をＸ，Ｙ，Ｚの（三軸）カーテシアン座標系における横断面図で示している。特に、ＭＰＳ装置５０は、軸Ｘ及びＺによって定義される面において図１中に示されており且つそれは電子機器（不図示であるが、例えばノートブック、携帯電話、太陽電池システム、電気自動車用のトラクションインバーター等）内に設けられている。

【0015】

ＭＰＳ装置５０は、互いに反対側に表面５３ａと表面５３ｂとが設けられており、表面５３ａと５３ｂとの間の厚さが例えば５０μｍと３５０μｍとの間でより特定的には１６０μｍと２００μｍとの間で例えば１８０μｍであり、第１ドーパント濃度を有しているＮ型のＳｉＣからなる基板５３と；互いに反対側に上部表面５２ａと底部表面５２ｂとを有しており該基板５３の該表面５３ａ上を延在しており（詳細には、該表面５３ａと５２ｂとは互いに接触している）且つ該表面５２ａと５３ｂとの間の厚さが例えば５μｍと１５μｍとの間であり該第１ドーパント濃度よりも一層低い第２ドーパント濃度を有しているＮ型のＳｉＣからなるドリフト層（エピタキシャル態様で成長されている）５２と；該基板５３の該表面５３ｂ上を延在しているオーミックコンタクト領域又は層５６（例えば、ニッケルシリサイドからなる）と；該オーミックコンタクト領域５６上を延在している例えばＴｉ／ＮｉＶ／Ａｇ又はＴｉ／ＮｉＶ／Ａｕからなるカソードメタリゼーション５７と；該ドリフト層５２の該上部表面５２ａに面しており該ドリフト層５２内のＰ型の少なくとも１個のドープ領域５９’及び、各ドープ領域５９’に対して、各ドープ領域が５９’が該ドリフト層５２と夫々の接合障壁（ＪＢ）要素５９を形成するような夫々のオーミックコンタクト（不図示であり且つ既知のタイプのもの；例えば、各オーミックコンタクトが、該ドープ領域５９’によって該ドリフト層５２から物理的に離隔されているように該上部表面５２ａから開始して測定した１ｎｍと数十ｎｍとの間の深さ該上部表面５２ａから開始して夫々のドープ領域５９’内に軸Ｚに沿って或る深さ延在している）と；該ドリフト層５２の該上部表面５２ａに面して該ドリフト層５２内に延在しており且つ該ＪＢ要素５９を完全に取り囲んでいる（軸Ｘ及びＹによって定義される面ＸＹに対して平行に）特にＰ型の更なるドープ領域である端部終端領域又は保護リング６０と；該ＪＢ要素５９を完全に取り囲み（該面ＸＹに対して平行に）且つ該保護リング６０と少なくとも部分的にオーバーラップするように該ドリフト層５２の該上部表面５２ａ上を延在している絶縁層６１（オプション）と；該絶縁層６１によって外側が区画化されている該上部表面５２ａの第１部分上を延在しており且つ更にオプションとして該絶縁層６１上を部分的に延在している例えばＴｉ／ＡｌＡｉＣｕ又はＮｉ／ＡｌＳｉＣｕからなるアノードメタリゼーション５８と；該アノードメタリゼーション５８上、該絶縁層６１上、及び該アノードメタリゼーション５８にも該絶縁層６１にも面していない該上部表面５２ａの第２部分上を延在しているポリイミド等のポリマー物質（例えば、ＰＩＸ）からなるパッシベーション層６９とを有している。

【0016】

一つ又はそれ以上のショットキーダイオード６２は、ドープ領域５９’に並んで、ドリフト層５２とアノードメタリゼーション５８との間の界面に形成されている。特に、（半導体－金属）ショットキー接合が該アノードメタリゼーション５８の夫々の部分と直接的に電気的コンタクトしているドリフト層５２の夫々の部分によって形成されている。

【0017】

更に、夫々のドープ領域５９’において延在する各オーミックコンタクトは、それを収容しているドープ領域５９’の電気的固有抵抗の値よりも一層低い電気的固有抵抗の値を有している電気的接続部を与えている。従って、該ＪＢ要素５９は、ドープ領域５９’と、ドリフト層５２と、基板５３とによって形成されているＰ－ｉ－Ｎダイオードである。

【0018】

該ＪＢ要素５９及びショットキーダイオード６２を包含するＭＰＳ装置５０の領域（即ち、該保護リング６０によって外側が区画されている領域）は該ＭＰＳ装置５０の活性区域５４である。

【0019】

該基板５３及び該ドリフト層５２は該ＭＰＳ装置５０の半導体本体８０を形成している。

【0020】

該活性区域５４の外側で且つ該絶縁層６１から或る距離（軸Ｘに沿って）において、該半導体本体８０の横表面８０ａが存在しており、それは、例えば、該ドリフト層５２の該上部表面５２ａに対して実質的に直交する方向に延在している。該横表面８０ａは該ＭＰＳ装置５０を製造する期間中、特に、該ＭＰＳ装置５０が設けられるＳｉＣウエハのダイシング期間中に設けられる。換言すると、該横表面８０ａは、それから該ＭＰＳ装置５０ａが構成される該ＳｉＣウエハのスクライブライン（不図示）において設けられ、前記スクライブラインは、該ＸＹ面において、或る距離において、該活性区域５４、該保護リング６０、及び該絶縁層６１を取り囲んでいる。

【0021】

該パッシベーション層６９は、更に、固定要素８２を有しており、それは該パッシベーション層６９を該半導体本体８０へ固定し且つ固着させるために、該上部表面５２ａを超えて該ドリフト層５２内に突出し且つ延在している。

【0022】

該固定要素８２は、該活性区域５４と該横表面８０ａとの間（より詳細には、該絶縁層６１と該横表面８０ａとの間）で軸Ｘに対して平行に介在されている。

【0023】

該固定要素８２は、パッシベーション層６９を半導体本体８０（特に、ドリフト層５２）に対して固定する形状とされており、且つ該半導体本体８０に関して該パッシベーション層６９の該活性区域５４においての剥離及び脱着を防止すべく適合されている。

【0024】

特に、該固定要素８２は、該パッシベーション層６９と該半導体本体８０とを互いに結合させ且つ一体的に固定させるために、該上部表面５２ａから開始した該ドリフト層５２内に延在しているキャビティ８３内にインターロックさせることによって収容され且つ配置されている。該キャビティ８３は、該固定要素８２の形状と相補的な形状を有している該ドリフト層５２の壁８３ａによって外側が区画化されている。

【0025】

特に、該固定要素８２は複数個の部分（特に、図１における第１部分及び第２部分８２ａ，８２ｂ）を有しており、それらは、軸Ｚに沿って互いに引き続き配置されており、且つ軸Ｘに対して平行に測定した夫々の寸法を有しており、それらの寸法は該上部表面５２ａから離れる方向において（従って、該底部表面５２ｂへ向かって）増加している。

【0026】

詳細に説明すると、図１の実施例を参照すると、該パッシベーション層６９は、本体６９’（それは、該ドリフト層５２の該上部表面５２ａ上、該絶縁層６１上、及び該アノードメタリゼーション５８上を延在している）及び該固定要素８２（それは該ドリフト層５２内に延在している）を有している。前記第２部分８２ｂは、該パッシベーション層６９の該本体６９’と該第１接続部分８２ａとの間に軸Ｚに対して平行に介在されている。換言すると、該第１部分８２ａは、前記底部表面５２ｂからの該第２部分８２ｂの距離（例えば、該第２部分８２ｂの夫々の重心から開始して軸Ｚに対して平行に測定）よりも小さな該ドリフト層５２の該底部表面５２ｂからの或る距離（例えば、該第１部分８２ａの重心から開始して軸Ｚに対して平行に測定）にある。該第１部分８２ａは、軸Ｘに対して平行に測定し且つ第１値ｄ_１を有している第１最大寸法を有しており、且つ該第２部分８２ｂは、軸Ｘに対して平行に測定し且つ該第１値ｄ_１よりも一層小さな第２値ｄ_２を有している第２最大寸法を有している。より詳細に説明すると、該第１値ｄ_１は、軸Ｘに沿って互いに反対側の該第１部分８２ａの表面８２ａ’と８２ａ”との間を軸Ｘに沿って平行に測定したものであり、且つ該第２値ｄ_２は、軸Ｘに沿って互いに反対側の該第２部分８２ｂの表面８２ｂ’と８２ｂ”との間の軸Ｘに沿って測定したものである。

【0027】

図１において、該第１及び第２部分８２ａ、８２ｂは、各々、ＸＺ面において、実質的に矩形形状を有しており（代替的には、各々は楕円形状等の多角形形状を有している）、夫々のメジャー側部は軸Ｘに対して平行であるように配置されており且つ夫々のマイナー側部（即ち、表面８２ａ’、８２ａ”、８２ｂ’、８２ｂ”）は軸Ｚに対して平行であるように配置されており、該２つの矩形形状は前記メジャー側部の内の２つにおいて合体されている（より詳細に説明すると、互いに面しており且つ互いに接触している該第１部分８２ａの該メジャー側部の内の一つと該第２部分８２ｂの該メジャー側部の内の一つとの間において）。即ち、該固定要素８２は実質的にはＴ形状であってそのマイナーベースが該上部表面５２ａにあり且つそのメジャーベースが該底部表面５２ｂに対面している。

【0028】

図２に示したＭＰＳ装置５０の別の実施例によれば、該固定要素８２は図１のＭＰＳ装置５０よりも一層多数の部分を有している（特に、図２においてそれは４個の部分８２ｃ－８２ｆを有している）。該部分８２ｃ－８２ｆは部分８２ａ、８２ｂと同様であり、且つ、夫々、軸Ｘに沿って平行に測定した寸法ｄ_３－ｄ_６を有しており、ｄ_３＞ｄ_４＞ｄ_５＞ｄ_６である。即ち、該固定要素８２は、実質的にピラミッド型形状を有しており（特に、段階的切頭ピラミッドの形状）、そのマイナーベースは該上部表面５２ａにあり且つそのメジャーベースは該底部表面５２ｂと対面している。

【0029】

更に、オプションとして、該ＭＰＳ装置５０は、等電位リング（ＥＱＲ）メタリゼーション７５（図２中に例として示されている）を有しており、それは、該絶縁層６１上を延在しており且つ、オプションとして、該絶縁層６１に関して該アノードメタリゼーション５８に対して対向するように、軸Ｘに対して平行に、該上部表面５２ａ上を延在している。詳細に説明すると、図２において、該絶縁層６１は軸Ｘに対して平行な方向において互いに反対側に表面６１ａ及び６１ｂを有しており、該アノードメタリゼーション５８は該表面６１ｂにおいて延在しており、及び該ＥＱＲメタリゼーション５８は該表面６１ａにおいて延在している。例えば、ＸＹ面に対して平行な平面図において、該ＥＱＲメタリゼーション７５は、該絶縁層６１を取り囲むために、該絶縁層６１及び該活性領域５４に対して外側を延在している。更に、該ＥＱＲメタリゼーション７５及び該アノードメタリゼーション５８は、該パッシベーション層６９によって物理的に且つ電気的に互いに分離されている。使用する場合に、該ＥＱＲメタリゼーション７５は該カソードメタリゼーション５７と同一の電圧に設定される。

【0030】

図３Ａ及び３Ｂは、夫々の実施例に基づくＭＰＳ装置５０の平面図（ＸＹ面に対して平行）を示している。

【0031】

図３Ａを参照すると、固定要素８２は、ＸＹ面内において、該アノードメタリゼーション５８を完全に取り囲むように延在している。図３ＡのＸＹ面における図において、該固定要素８２は環状であり且つ閉じた多角形形状、より特定的には、面取り角部を有する正方形形状（円形、矩形、又は三角形等の異なる形状とすることが可能であるが）、を定義している。

【0032】

図３Ｂを参照すると、該ＭＰＳ装置５０は、少なくとも１個の更なる固定要素（固定要素８２と同様であり、従って同じ参照番号で示してある）を有している。該固定要素８２及び該少なくとも１個の更なる固定要素８２は、該上部表面５２ａにおいて互いに或る距離に延在しており、即ち、それらは互いに別の該上部表面５２ａの夫々の区域内に延在している。例えば、図３ＢのＸＹ面における図は、該アノードメタリゼーション５８に関して角度的に等間隔であるように該アノードメタリゼーション５８の周りに配置されており、より詳細には、該アノードメタリゼーション５８の面取り角部を具備する正方形形状の角部に配置されている４個の固定要素８２を示している。

【0033】

図１のＭＰＳ装置５０の製造ステップについて図４Ａ乃至４Ｈを参照して以下に説明する。

【0034】

図４Ａを参照すると、ＳｉＣ（特に４Ｈ－ＳｉＣであるが、これらに限定するわけではないが２Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ、６Ｈ－ＳｉＣ等のその他のポリタイプを使用することも可能である）の基板５３を含むウエハを用意する。例えば、基板５３は、１×１０^１９ａｔ／ｃｍ^３と１×１０^２２ａｔ／ｃｍ^３との間のＮ型のドーパント濃度を有しており、及び３００μｍと４５０μｍとの間で特に約３６０μｍである表面５３ａと５３ｂとの間の軸Ｚに沿って測定した厚さを有している。基板５３の表面５３ａ上には例えばエピタキシャル成長によってドリフト層５２が形成されている。該ドリフト層５２はＳｉＣ、特に４Ｈ－ＳｉＣ、からなるものであるが、２Ｈ、６Ｈ、３Ｃ、又は１５Ｒ等のその他のＳｉＣポリタイプを使用することも可能である。該ドリフト層５２及び該基板５２は半導体本体８０を形成している。該ドリフト層５２において、次いで、既知の技術に基づいて且つ該上部表面５２ａに、夫々のオーミックコンタクトを具備するドープ領域５９’と保護リング６０とが形成される。更に、例えば、フォトレジスト、又はＴＥＯＳ、又はその目的のためにデザインされた別の物質を付着させることによって、該ドリフト層５２の該上部表面５２ａ上に第１ハードマスク７１を形成する。該第１ハードマスク７１は、０．５μｍと２μｍとの間の厚さ、又は、いずれにしても、図４Ｂを参照して後述する注入を遮蔽するような厚さを有している。該第１ハードマスク７１は、爾後のステップにおいて、固定要素８２が形成される個所である該半導体本体８０の第１領域７１’を、ＸＹ面における平面図において、露出させたままとさせるように該上部表面５２ａ上を延在している。詳細に説明すると、該第１領域７１’は、該保護リング６０と該半導体本体８０の該横表面８０ａとの間で軸Ｘに対して平行に延在しており、且つ該第１値ｄ_１に等しいか又は略等しい軸Ｘに対して平行に測定した第１最大幅ｌ_１を有している。

【0035】

図４Ｂを参照すると、次いで、該第１ハードマスク７１を使用して、ドーパント種（ボロン、砒素、又はアルミニウム等のＰ又はＮ型の導電型を有している）の高エネルギ注入ステップを実施する（該注入は図４中において矢印７０で表してある）。例示としての１実施例においては、該注入ステップ７０は、１×１０^１８ａｔ／ｃｍ^３よりも一層高いドーパント濃度を有しており且つ該上部表面５２ａから開始して測定して０．４μｍと１μｍとの間の深さを有している第１注入領域８４を形成するために、２００ｋｅＶと５００ｋｅＶとの間の注入エネルギで且つ１×１０^１２ａｔ／ｃｍ^２と１×１０^１６ａｔ／ｃｍ^２との間のドーズでのドーパント種の一つ又はそれ以上の注入を包含している。従って、該第１注入領域８４は、該上部表面５２ａから（軸Ｚに対して平行な）或る距離において、該ドリフト層５２内への或る深さに延在している。次いで、該第１ハードマスク７１を除去して該上部表面５２ａを露出させる。

【0036】

図４Ｃを参照すると、該ドリフト層５２の該上部表面５２ａ上に、例えば、フォトレジスト、又はＴＥＯＳ、又はその目的のためにデザインされている別の物質を付着させることによって、第２ハードマスク７２を形成する。該第２ハードマスク７２は０．５μｍと２μｍとの間の厚さ、又は、いずれにおいても、図４Ｄを参照した後述する注入を遮蔽するような厚さを有している。該第２ハードマスク７２は、爾後のステップにおいて、該固定要素８２の第２部分８２ｂが形成される箇所である該半導体本体８０の第２領域７２’をＸＹ面における平面図において露出させたままとさせるように該上部表面５２ａ上を延在している。該第２領域７２’は、軸Ｚに対して平行に、該第１注入領域８４とオーバーラップしており且つ、軸Ｘに対して平行な方向に測定した第２最大幅ｌ_２を有しており、該第２最大幅は該第１最大幅ｌ_１よりも小さく且つ該第２値ｄ_２に等しいか又は略等しい。

【0037】

図４Ｄを参照すると、次いで、該第２ハードマスク７２を使用して、ドーパント種（該注入ステップ７０と同じ導電型を有している）の低エネルギ注入ステップを実施する（該注入は図中において矢印７３で表してある）。例示としての１実施例においては、該注入ステップ７３は、１×１０^１８ａｔ／ｃｍ^３よりも一層高いドーパント濃度を有しており且つ該上部表面５２ａから開始して測定した場合の０．４μｍと１μｍとの間の最大深さを有している第２注入領域８５を該上部表面５２ａに形成するために、３０ｋｅＶと２００ｋｅＶとの間の注入エネルギで且つ１×１０^１２ａｔ／ｃｍ^２と１×１０１６ａｔ／ｃｍ^２との間のドーズでのドーパント種の一つ又はそれ以上の注入を包含している。従って、該第２注入領域８５は、該上部表面５２ａから開始して該第１注入領域８４に到達するまで延在しており、該第１及び第２注入領域８４及び８５は合体して該固定要素８２の形状と同じ形状を有している注入固定領域８６を形成する。

【0038】

図４Ｅを参照すると、該第２ハードマスク７２において及び該注入固定領域８４において、熱酸化ステップを実施して該注入固定領域８６を酸化させてそれをシリコン酸化物（ＳｉＯ_２）へ変換させ且つ該注入固定領域８６と一致する対応する酸化固定領域８６’を形成する。実際に判明したことであるが、例えばドーパント種の注入によって該ＳｉＣの結晶格子が一層損傷されるほどＳｉＣの酸化割合が増加する。

【0039】

従って、該酸化ステップ期間中に該注入固定領域８６は酸化され、一方該ドリフト層５２は実質的に酸化されることはない（更に、該第２ハードマスク７２の存在による保護に起因する）。該熱酸化ステップは、例えば、１０００℃以上の温度（例えば、１１５０℃と１２５０℃との間）において６０分と３００分との間の時間にわたり実施される。

【0040】

更に、図４Ｅを参照すると、該第２ハードマスク７２のエッチングを実施して該活性区域５４を露出させるために該第２ハードマスク７２の一部を選択的に除去する。詳細に説明すると、前記エッチングは、該保護リング６０によってＸＹ面内において外側が区画化されている該上部表面５２ａの部分（即ち、以後第１部分８７として識別される、該ドープ領域５９’及び該保護リング６０の一部を包含する該上部表面５２ａの部分）、及び、少なくも部分的に、該保護リング６０を露出させる。

【0041】

図４Ｆを参照すると、該アノードメタリゼーション５８を図４Ｅの該エッチによって露出された該上部表面５２ａの該第１部分８７の上及び該第２ハードマスク７２の一部の上を形成する。その結果、該アノードメタリゼーション５８は該ドープ領域５９’（夫々のオーミックコンタクトによって）及び該ドリフト層５２とコンタクトして該ＪＢ要素５９及び、夫々、ショットキーダイオード６２を形成し、更に、該アノードメタリゼーション５８は、図４Ｅのエッチによって露出された該保護リング６０の該一部の上及び該保護リング６０における該第２ハードマスク７２の上を延在する。例えば、該アノードメタリゼーション５８はＴｉ／ＡｌＳｉＣｕ又はＮｉ／ＡｌＳｉＣｕの付着によって形成される。

【0042】

図４Ｇを参照すると、該第２ハードマスク７２の更なるエッチング（不図示）を行って該第２ハードマスク７２の更なる部分（それは該酸化固定領域８６’に配置されており且つ更に該酸化固定領域８６’と該半導体本体８０の該横表面８０ａとの間に延在している）及び該酸化固定領域８６’を除去して該キャビティ８３を形成する。詳細に説明すると、該酸化固定領域８６’の除去に起因する該エッチにより露呈され且つ該キャビティ８３を区画化する該ドリフト層５２の該壁８３ａは該酸化固定領域８６’の形状に対して、従って該固定要素８２の形状に対して相補的な形状を有している。更に、前記エッチによって除去されなかった該第２ハードマスク７２の領域は該ＭＰＳ装置５０の前記絶縁層６１を形成する。図４Ｇの該エッチは等方型のものであり、且つフッ化水素酸－ＨＦによって実施される。

【0043】

図４Ｈを参照すると、次いで、該パッシベーション層６９が形成されるが、その場合に、ポリマー物質を該半導体本体８０上に付与し且つ回転を介して該アノードメタリゼーション５８上、該絶縁層６１上、及び該ドリフト層５２の露出部分上に分布させ、且つその後に熱処理を行って該ポリマー物質を硬化させて該パッシベーション層６９を形成する（キュアリングプロセス）。特に、該回転ステップ期間中に、該ポリマー物質は該キャビティ８３内に侵入してそれを充填させ、従って該固定要素８２を形成する。

【0044】

次に、該基板５３の研磨（不図示）ステップを該表面５３ｂ上で実施して該基板５３の厚さを減少させる。例えば、該研磨ステップの終わりにおいて、該基板５３は該表面５３ａと５３ｂとの間で軸Ｚに沿って測定した１００μｍと２５０μｍとの間で特に約１８０μｍの厚さを有している。次いで、該基板５３の該表面５３ｂから開始して該オーミックコンタクト層５６を、及び該オーミックコンタクト層５６から開始して該カソードメタリゼーション５７を既知の技術に従って且つ互いに引き続き形成して図１に示した該ＭＰＳ装置５０を得る。

【0045】

本開示に基づいて提供される本発明の特徴を吟味することにより、本発明が提供する利点は明らかである。

【0046】

特に、該固定要素８２は該半導体本体８０に対する該パッシベーション層６９の固着を保証する。この様に、該パッシベーション層６９をポリマー物質から構成することを可能とし、従って該電子装置５０の電気的性能の高いレベルを保証し（該パッシベーション層６９の高誘電強度に起因して）、且つ、同時に、熱サイクル又は該電子装置５０の使用後の該パッシベーション層６９の剥離の危険性を取り除いている。

【0047】

その結果、異なる電位に設定されるメタリゼーション間（例えば、該ＥＱＲメタリゼーション７５と該アノードメタリゼーション５８との間）の電気放電による該電子装置５０の損傷の危険性が阻止され、従って、特にそれが高温度変化に露呈され且つ逆バイアス条件で動作される場合の該電子装置５０の信頼性は増加される。

【0048】

特に、図４Ａ－４Ｈを参照して説明した該製造ステップは、ＳｉＣウエハから開始する該固定要素８２を有する電子装置５０を提供することを可能としている。

【0049】

更に、図４Ｇに関連した実施されるエッチは等方性のものであり、そのことは、非等方性エッチングプロセスから及び該電子装置５０が得られるＳｉＣウエハの結晶配向から派生する何らの制限無しに該キャビティ８３及び該固定要素８２をパターン形成することを可能としている。

【0050】

最後に、本特許請求の範囲に定義する本発明の範囲を逸脱すること無しに、本書に記載し且つ例示した開示内容に対して修正及び変形を行うことが可能であることは明らかである。

【0051】

特に、図２に関連して該ＥＱＲメタリゼーション７５について説明したが、それは同様に図１に示した該ＭＰＳ装置５０の実施例中にも存在することが可能である。

【0052】

更に、該ＳｉＣを基礎とした電子装置５０は、前述したようなＭＰＳタイプのものではない場合があり、特に、それは、ショットキーダイオード、ＰＮダイオード、ＳｉＣを基礎としたＭＯＳＦＥＴ、ＳｉＣを基礎としたＩＧＢＴ、及びＳｉＣを基礎としたパワー電子要素の中から少なくとも一つを包含することが可能である。該固定要素８２は、パワーデバイスにおける該パッシベーション層６９の固着を保証するために前記パワーデバイスの延長区域の外側上（例えば、ＸＹ面内において該活性区域５４の外側上）に配置される。

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】