(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022044215
(43)【公開日】2022-03-17
(54)【発明の名称】電源用半導体集積回路
(51)【国際特許分類】
G05F 1/56 20060101AFI20220310BHJP
【ＦＩ】
G05F1/56 310Q
G05F1/56 320H
G05F1/56 320C
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2020149739
(22)【出願日】2020-09-07
(71)【出願人】
【識別番号】000006220
【氏名又は名称】ミツミ電機株式会社
(74)【代理人】
【識別番号】100090033
【弁理士】
【氏名又は名称】荒船 博司
(74)【代理人】
【識別番号】100093045
【弁理士】
【氏名又は名称】荒船 良男
(72)【発明者】
【氏名】櫻井 康平
(72)【発明者】
【氏名】牧 慎一朗
【テーマコード（参考）】
5H430
【Ｆターム（参考）】
5H430BB01
5H430BB05
5H430BB09
5H430BB11
5H430EE04
5H430FF02
5H430FF07
5H430FF13
5H430GG01
5H430HH03
5H430LA07
5H430LA10
5H430LA13
5H430LA14
5H430LA24
5H430LB06
(57)【要約】
【課題】ショート異常を検出する回路とサーマルシャットダウン回路とを備えた電源用ＩＣにおいて、外付け抵抗が端子から外れている場合に報知洩れを回避できるようにする。
【解決手段】出力トランジスタとカレントミラー回路を構成する第１トランジスタと、この第１トランジスタと直列に接続される抵抗素子の電圧に基づいて電圧出力端子のショート状態を検出するショート異常検出回路と、ショート異常検出回路による検出結果を外部へ出力するための第１出力端子とを設け、カレントリミット回路による電流制限値はショート異常検出回路による電流検出範囲内に設定され、カレントリミット回路が電流を制限している状態においてもショート異常検出回路が前記電圧出力端子のショート状態を検出することができるように構成した。
【選択図】図１
【解決手段】出力トランジスタとカレントミラー回路を構成する第１トランジスタと、この第１トランジスタと直列に接続される抵抗素子の電圧に基づいて電圧出力端子のショート状態を検出するショート異常検出回路と、ショート異常検出回路による検出結果を外部へ出力するための第１出力端子とを設け、カレントリミット回路による電流制限値はショート異常検出回路による電流検出範囲内に設定され、カレントリミット回路が電流を制限している状態においてもショート異常検出回路が前記電圧出力端子のショート状態を検出することができるように構成した。
【選択図】図１
【特許請求の範囲】
【請求項1】
直流電圧が入力される電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、出力のフィードバック電圧に応じて前記出力トランジスタを制御する制御回路と、前記出力トランジスタにより流される出力電流が所定値以上流れないように制限するカレントリミット回路と、を備えた電源用半導体集積回路であって、
前記出力トランジスタとカレントミラー回路を構成する第１トランジスタと、
前記第１トランジスタと直列に接続される抵抗素子の電圧に基づいて前記電圧出力端子のショート状態を検出するショート異常検出回路と、
前記ショート異常検出回路による検出結果を外部へ出力するための第１出力端子と、を備え、
前記カレントリミット回路による電流制限値は前記ショート異常検出回路による電流検出範囲内に設定され、前記カレントリミット回路が電流を制限している状態においても前記ショート異常検出回路が前記電圧出力端子のショート状態を検出することが可能に構成されていることを特徴とする電源用半導体集積回路。
前記出力トランジスタとカレントミラー回路を構成する第１トランジスタと、
前記第１トランジスタと直列に接続される抵抗素子の電圧に基づいて前記電圧出力端子のショート状態を検出するショート異常検出回路と、
前記ショート異常検出回路による検出結果を外部へ出力するための第１出力端子と、を備え、
前記カレントリミット回路による電流制限値は前記ショート異常検出回路による電流検出範囲内に設定され、前記カレントリミット回路が電流を制限している状態においても前記ショート異常検出回路が前記電圧出力端子のショート状態を検出することが可能に構成されていることを特徴とする電源用半導体集積回路。
【請求項2】
直流電圧が入力される電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、出力のフィードバック電圧に応じて前記出力トランジスタを制御する制御回路と、前記出力トランジスタにより流される出力電流が所定値以上流れないように制限するカレントリミット回路と、を備えた電源用半導体集積回路であって、
前記出力トランジスタとカレントミラー回路を構成する第１トランジスタと、
前記第１トランジスタと直列に接続される抵抗素子の電圧に基づいて前記電圧出力端子のショート状態を検出するショート異常検出回路と、
前記ショート異常検出回路による検出結果を外部へ出力するための第１出力端子と、
前記出力トランジスタとカレントミラー回路を構成する第２トランジスタと、
前記第２トランジスタと直列に接続される抵抗素子の電圧に基づいて前記電圧出力端子のオープン状態を検出するオープン異常検出回路と、
前記オープン異常検出回路による検出結果を外部へ出力するための第２出力端子と、
検出した温度が所定温度以上である場合に前記制御回路の動作を停止させるサーマルシャットダウン回路と、を備え、
前記サーマルシャットダウン回路の出力信号と前記ショート異常検出回路の出力信号の論理和をとった信号に基づいて異常を示す信号が前記第１出力端子より出力され、
前記サーマルシャットダウン回路の出力信号と前記オープン異常検出回路の出力信号の論理和をとった信号が前記第２出力端子より出力されるように構成されていることを特徴とする電源用半導体集積回路。
前記出力トランジスタとカレントミラー回路を構成する第１トランジスタと、
前記第１トランジスタと直列に接続される抵抗素子の電圧に基づいて前記電圧出力端子のショート状態を検出するショート異常検出回路と、
前記ショート異常検出回路による検出結果を外部へ出力するための第１出力端子と、
前記出力トランジスタとカレントミラー回路を構成する第２トランジスタと、
前記第２トランジスタと直列に接続される抵抗素子の電圧に基づいて前記電圧出力端子のオープン状態を検出するオープン異常検出回路と、
前記オープン異常検出回路による検出結果を外部へ出力するための第２出力端子と、
検出した温度が所定温度以上である場合に前記制御回路の動作を停止させるサーマルシャットダウン回路と、を備え、
前記サーマルシャットダウン回路の出力信号と前記ショート異常検出回路の出力信号の論理和をとった信号に基づいて異常を示す信号が前記第１出力端子より出力され、
前記サーマルシャットダウン回路の出力信号と前記オープン異常検出回路の出力信号の論理和をとった信号が前記第２出力端子より出力されるように構成されていることを特徴とする電源用半導体集積回路。
【請求項3】
前記ショート異常検出回路の出力を遅延する遅延回路を備え、
前記遅延回路の出力と遅延される前の前記ショート異常検出回路の出力との論理積をとった信号に基づいて異常を示す信号が前記第１出力端子より出力されるように構成されていることを特徴とする請求項１に記載の電源用半導体集積回路。
前記遅延回路の出力と遅延される前の前記ショート異常検出回路の出力との論理積をとった信号に基づいて異常を示す信号が前記第１出力端子より出力されるように構成されていることを特徴とする請求項１に記載の電源用半導体集積回路。
【請求項4】
前記ショート異常検出回路の出力と前記オープン異常検出回路の出力を遅延する遅延回路を備え、
前記遅延回路の出力と遅延される前の前記ショート異常検出回路の出力との論理積をとった信号に基づいて異常を示す信号が前記第１出力端子より出力され、
前記遅延回路の出力と遅延される前の前記オープン異常検出回路の出力との論理積をとった信号に基づいて異常を示す信号が前記第２出力端子より出力されるように構成されていることを特徴とする請求項２に記載の電源用半導体集積回路。
前記遅延回路の出力と遅延される前の前記ショート異常検出回路の出力との論理積をとった信号に基づいて異常を示す信号が前記第１出力端子より出力され、
前記遅延回路の出力と遅延される前の前記オープン異常検出回路の出力との論理積をとった信号に基づいて異常を示す信号が前記第２出力端子より出力されるように構成されていることを特徴とする請求項２に記載の電源用半導体集積回路。
【請求項5】
異常な状態を検出して出力を停止させる第１過電圧保護回路を備え、
前記第１過電圧保護回路が動作している場合に当該第１過電圧保護回路より出力される動作状態を示す信号に基づいて前記第１出力端子および第２出力端子が異常を示す状態に変化されるように構成されていることを特徴とする請求項１～４のいずれかに記載の電源用半導体集積回路。
前記第１過電圧保護回路が動作している場合に当該第１過電圧保護回路より出力される動作状態を示す信号に基づいて前記第１出力端子および第２出力端子が異常を示す状態に変化されるように構成されていることを特徴とする請求項１～４のいずれかに記載の電源用半導体集積回路。
【請求項6】
前記第１過電圧保護回路は、前記電圧出力端子より出力される出力電圧の過電圧状態を検出して出力を停止させる出力の過電圧保護回路であることを特徴とする請求項５に記載の電源用半導体集積回路。
【請求項7】
前記フィードバック電圧が入力される外部端子と、
前記フィードバック電圧の過電圧状態を検出して出力を停止させる第２過電圧保護回路と、を備え、
前記第２過電圧保護回路が動作している場合に当該第２過電圧保護回路より出力される動作状態を示す信号に基づいて前記第１出力端子および第２出力端子が異常を示す状態に変化されるように構成されていることを特徴とする請求項１～６のいずれかに記載の電源用半導体集積回路。
前記フィードバック電圧の過電圧状態を検出して出力を停止させる第２過電圧保護回路と、を備え、
前記第２過電圧保護回路が動作している場合に当該第２過電圧保護回路より出力される動作状態を示す信号に基づいて前記第１出力端子および第２出力端子が異常を示す状態に変化されるように構成されていることを特徴とする請求項１～６のいずれかに記載の電源用半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、直流電圧を変換するシリーズレギュレータのような電圧レギュレータまたは電源装置の電圧をそのまま負荷へ供給したり遮断したりする電源スイッチを構成する電源用半導体集積回路（電源用ＩＣ）に利用して有効な技術に関する。
【背景技術】
【0002】
直流電圧入力端子と出力端子との間に設けられたトランジスタを制御して所望の電位の直流電圧を出力する電源装置としてシリーズレギュレータ（以下、レギュレータと略す）がある。
車載用のレギュレータでは、一般にコネクタによってカーナビなどの車載電子機器がレギュレータに接続される。そのため、車体の振動でコネクタが外れて電源の出力端子がオープンになったり、負荷としての電子機器の内部でショートが発生したりすることがある。それ故、車載用のレギュレータには、そのような異常な状態を検出する機能が求められている。
車載用のレギュレータでは、一般にコネクタによってカーナビなどの車載電子機器がレギュレータに接続される。そのため、車体の振動でコネクタが外れて電源の出力端子がオープンになったり、負荷としての電子機器の内部でショートが発生したりすることがある。それ故、車載用のレギュレータには、そのような異常な状態を検出する機能が求められている。
【0003】
そこで、例えば図８に示すように、出力端子のオープン状態を検出するオープン異常検出用コンパレータＣＭＰ１と、ショート状態を検出するショート異常検出用コンパレータＣＭＰ２とを設け、異常検出信号Err_op，Err_scを生成して出力端子より出力するように構成したレギュレータ用半導体集積回路（レギュレータ用ＩＣ）に関する発明が提案されている（特許文献１、２）。
【0004】
なお、特許文献１や２に記載されている発明は、チップの温度が所定温度以上に上昇した場合に誤差アンプの動作を停止させるサーマルシャットダウン回路を設けたレギュレータ用ＩＣ（図８）において、ＯＲゲート１８によって、ショート異常検出用のコンパレータＣＭＰ２の出力とサーマルシャットダウン回路ＴＳＤの出力との論理和をとり、トランジスタＱ６をオン・オフさせることで、異常検出信号Err_scを出力する実施例も開示している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１７－４５０９６号公報
【特許文献2】特開２０１８－５５５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
図８に示されているレギュレータ用ＩＣにおいては、オープン異常検出用の外付け抵抗Ｒopとショート異常検出用の外付け抵抗Ｒscを接続するための端子Ｐ１，Ｐ２を設けており、端子Ｐ１とＰ２に抵抗ＲopとＲscが正常に接続されている場合には、検出状態に応じて、次の表１に示すような異常検出信号Err_op，Err_scを出力する。
しかしながら、オープン異常検出用の外付け抵抗Ｒopが端子Ｐ１から外れていると、表２に示すような異常検出信号Err_op，Err_scを出力し、ショート異常検出用の外付け抵抗Ｒscがショートしていると表３に示すような異常検出信号Err_op，Err_scを出力する。
しかしながら、オープン異常検出用の外付け抵抗Ｒopが端子Ｐ１から外れていると、表２に示すような異常検出信号Err_op，Err_scを出力し、ショート異常検出用の外付け抵抗Ｒscがショートしていると表３に示すような異常検出信号Err_op，Err_scを出力する。
【0007】
【表1】
【表2】
【表3】
【0008】
表１と表２、表３を比較すると、外付け抵抗Ｒopが端子Ｐ１から外れている状態でサーマルシャットダウン回路ＴＳＤが動作すると、異常検出信号Err_op，Err_scとして表１のように“Ｌ，Ｌ“を出力すべきところを表１のように“Ｈ，Ｌ“を出力してしまう。また、ショート異常検出用の外付け抵抗Ｒscがショートしている状態で、出力端子または負荷デバイスにおいてショート異常が発生すると、異常検出信号Err_op，Err_scとして表１のように“Ｈ，Ｌ“を出力すべきところを表３のように“Ｈ，Ｈ“を出力してしまい、異常があるにも関わらず正常であると誤った報知をするという課題があることが明らかになった。
【0009】
ここで、サーマルシャットダウン回路ＴＳＤが動作していることを正確に報知できなかったり、出力端子においてショート異常が発生していることを正確に報知できなかったりすると、電源装置として致命傷となりかねないので、回避することが望まれる。一方、表２を参照すると、外付け抵抗Ｒopのオープン状態で出力端子においてオープン異常が発生した場合も、本来は“Ｌ，Ｈ“を出力すべきところを “Ｈ，Ｈ“を出力してしまう。ただし、出力端子におけるオープン異常は、負荷デバイスが動作しないだけで電源装置として致命傷とならないので、許容することができる。
【0010】
この発明は上記のような課題に着目してなされたもので、その目的とするところは、出力端子のショート異常を検出する回路とサーマルシャットダウン回路とを備えたレギュレータ用ＩＣや電源スイッチ用ＩＣのような電源用ＩＣにおいて、外付け抵抗が端子から外れている場合にサーマルシャットダウン回路の動作に関する報知洩れや出力端子におけるショートに関する報知洩れを回避できるようにすることにある。
本発明の他の目的は、さらにカレントリミット回路を備えた電源用ＩＣ（レギュレータ用ＩＣ、電源スイッチ用ＩＣ）において、カレントリミット回路としてフの字特性を有するものを使用できるようにすることにある。
本発明の他の目的は、さらにカレントリミット回路を備えた電源用ＩＣ（レギュレータ用ＩＣ、電源スイッチ用ＩＣ）において、カレントリミット回路としてフの字特性を有するものを使用できるようにすることにある。
【課題を解決するための手段】
【0011】
上記目的を達成するため、本発明は、
直流電圧が入力される電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、出力のフィードバック電圧に応じて前記出力トランジスタを制御する制御回路と、前記出力トランジスタにより流される出力電流が所定値以上流れないように制限するカレントリミット回路と、を備えた電源用半導体集積回路であって、
前記出力トランジスタとカレントミラー回路を構成する第１トランジスタと、
前記第１トランジスタと直列に接続される抵抗素子の電圧に基づいて前記電圧出力端子のショート状態を検出するショート異常検出回路と、
前記ショート異常検出回路による検出結果を外部へ出力するための第１出力端子と、を備え、
前記カレントリミット回路による電流制限値は前記ショート異常検出回路による電流検出範囲内に設定され、前記カレントリミット回路が電流を制限している状態においても前記ショート異常検出回路が前記電圧出力端子のショート状態を検出することが可能に構成したものである。
直流電圧が入力される電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、出力のフィードバック電圧に応じて前記出力トランジスタを制御する制御回路と、前記出力トランジスタにより流される出力電流が所定値以上流れないように制限するカレントリミット回路と、を備えた電源用半導体集積回路であって、
前記出力トランジスタとカレントミラー回路を構成する第１トランジスタと、
前記第１トランジスタと直列に接続される抵抗素子の電圧に基づいて前記電圧出力端子のショート状態を検出するショート異常検出回路と、
前記ショート異常検出回路による検出結果を外部へ出力するための第１出力端子と、を備え、
前記カレントリミット回路による電流制限値は前記ショート異常検出回路による電流検出範囲内に設定され、前記カレントリミット回路が電流を制限している状態においても前記ショート異常検出回路が前記電圧出力端子のショート状態を検出することが可能に構成したものである。
【0012】
上記のような構成を有する電源用半導体集積回路によれば、出力トランジスタとカレントミラー回路を構成するトランジスタと直列に接続される抵抗素子がショートしても、ショート状態をカレントリミット回路で検出して異常の発生を外部へ報知することができる。また、カレントリミット回路が電流を制限している状態においても前記ショート異常検出回路が前記電圧出力端子のショート状態を検出することができるので、カレントリミット回路としてフの字特性を有する回路を使用することができ、それによって負荷デバイスを保護することができるとともに、ショート異常検出回路の検出値または検出範囲を電流の多い方に設定することができ、それによって出力電流の実使用領域を広げることができる。
【0013】
本出願の他の発明は、
直流電圧が入力される電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、出力のフィードバック電圧に応じて前記出力トランジスタを制御する制御回路と、前記出力トランジスタにより流される出力電流が所定値以上流れないように制限するカレントリミット回路と、を備えた電源用半導体集積回路であって、
前記出力トランジスタとカレントミラー回路を構成する第１トランジスタと、
前記第１トランジスタと直列に接続される抵抗素子の電圧に基づいて前記電圧出力端子のショート状態を検出するショート異常検出回路と、
前記ショート異常検出回路による検出結果を外部へ出力するための第１出力端子と、
前記出力トランジスタとカレントミラー回路を構成する第２トランジスタと、
前記第２トランジスタと直列に接続される抵抗素子の電圧に基づいて前記電圧出力端子のオープン状態を検出するオープン異常検出回路と、
前記オープン異常検出回路による検出結果を外部へ出力するための第２出力端子と、
検出した温度が所定温度以上である場合に前記制御回路の動作を停止させるサーマルシャットダウン回路と、を備え、
前記サーマルシャットダウン回路の出力信号と前記ショート異常検出回路の出力信号の論理和をとった信号に基づいて異常を示す信号が前記第１出力端子より出力され、
前記サーマルシャットダウン回路の出力信号と前記オープン異常検出回路の出力信号の論理和をとった信号が前記第２出力端子より出力されるように構成する。
上記のような構成を有する電源用半導体集積回路によれば、第２トランジスタと直列に接続される抵抗素子がオープンになっても、サーマルシャットダウン回路が動作した際に第１出力端子と第２出力端子より出力される異常状態を、所望の正確な報知状態にすることができる。
直流電圧が入力される電圧入力端子と電圧出力端子との間に接続された出力トランジスタと、出力のフィードバック電圧に応じて前記出力トランジスタを制御する制御回路と、前記出力トランジスタにより流される出力電流が所定値以上流れないように制限するカレントリミット回路と、を備えた電源用半導体集積回路であって、
前記出力トランジスタとカレントミラー回路を構成する第１トランジスタと、
前記第１トランジスタと直列に接続される抵抗素子の電圧に基づいて前記電圧出力端子のショート状態を検出するショート異常検出回路と、
前記ショート異常検出回路による検出結果を外部へ出力するための第１出力端子と、
前記出力トランジスタとカレントミラー回路を構成する第２トランジスタと、
前記第２トランジスタと直列に接続される抵抗素子の電圧に基づいて前記電圧出力端子のオープン状態を検出するオープン異常検出回路と、
前記オープン異常検出回路による検出結果を外部へ出力するための第２出力端子と、
検出した温度が所定温度以上である場合に前記制御回路の動作を停止させるサーマルシャットダウン回路と、を備え、
前記サーマルシャットダウン回路の出力信号と前記ショート異常検出回路の出力信号の論理和をとった信号に基づいて異常を示す信号が前記第１出力端子より出力され、
前記サーマルシャットダウン回路の出力信号と前記オープン異常検出回路の出力信号の論理和をとった信号が前記第２出力端子より出力されるように構成する。
上記のような構成を有する電源用半導体集積回路によれば、第２トランジスタと直列に接続される抵抗素子がオープンになっても、サーマルシャットダウン回路が動作した際に第１出力端子と第２出力端子より出力される異常状態を、所望の正確な報知状態にすることができる。
【0014】
また、望ましくは、前記ショート異常検出回路の出力を遅延する遅延回路を備え、前記遅延回路の出力と遅延される前の前記ショート異常検出回路の出力との論理積をとった信号に基づいて異常を示す信号が前記第１出力端子より出力されるように構成する。
かかる構成によれば、電源用半導体集積回路が動作を開始する際に出力コンデンサを充電するために流れるラッシュ電流を、ショート異常検出回路が誤って出力端子のショート異常として検出してしまうのを回避することができる。
かかる構成によれば、電源用半導体集積回路が動作を開始する際に出力コンデンサを充電するために流れるラッシュ電流を、ショート異常検出回路が誤って出力端子のショート異常として検出してしまうのを回避することができる。
【0015】
また、望ましくは、前記ショート異常検出回路の出力と前記オープン異常検出回路の出力を遅延する遅延回路を備え、
前記遅延回路の出力と遅延される前の前記ショート異常検出回路の出力との論理積をとった信号に基づいて異常を示す信号が前記第１出力端子より出力され、
前記遅延回路の出力と遅延される前の前記オープン異常検出回路の出力との論理積をとった信号に基づいて異常を示す信号が前記第２出力端子より出力されるように構成する。
上記のような構成によれば、出力端子のショート異常検出回路とオープン異常検出回路とを備えた電源用半導体集積回路において、ラッシュ電流を、ショート異常検出回路が誤って出力端子のショート異常として検出してしまうのを回避することができる。
前記遅延回路の出力と遅延される前の前記ショート異常検出回路の出力との論理積をとった信号に基づいて異常を示す信号が前記第１出力端子より出力され、
前記遅延回路の出力と遅延される前の前記オープン異常検出回路の出力との論理積をとった信号に基づいて異常を示す信号が前記第２出力端子より出力されるように構成する。
上記のような構成によれば、出力端子のショート異常検出回路とオープン異常検出回路とを備えた電源用半導体集積回路において、ラッシュ電流を、ショート異常検出回路が誤って出力端子のショート異常として検出してしまうのを回避することができる。
【0016】
さらに、望ましくは、異常な状態を検出して出力を停止させる第１過電圧保護回路を備え、
前記第１過電圧保護回路が動作している場合に当該第１過電圧保護回路より出力される動作状態を示す信号に基づいて前記第１出力端子および第２出力端子が異常を示す状態に変化されるように構成する。
かかる構成によれば、過電圧保護回路を備えた電源用半導体集積回路において、過電圧保護回路が動作した場合に第１出力端子および第２出力端子より外部へ異常の発生を報知することができるようになる。ここで、過電圧保護回路としては、例えば電圧出力端子より出力される出力電圧の過電圧状態を検出して出力を停止させる出力の過電圧保護回路がある。
前記第１過電圧保護回路が動作している場合に当該第１過電圧保護回路より出力される動作状態を示す信号に基づいて前記第１出力端子および第２出力端子が異常を示す状態に変化されるように構成する。
かかる構成によれば、過電圧保護回路を備えた電源用半導体集積回路において、過電圧保護回路が動作した場合に第１出力端子および第２出力端子より外部へ異常の発生を報知することができるようになる。ここで、過電圧保護回路としては、例えば電圧出力端子より出力される出力電圧の過電圧状態を検出して出力を停止させる出力の過電圧保護回路がある。
【0017】
また、望ましくは、前記フィードバック電圧が入力される外部端子と、
前記フィードバック電圧の過電圧状態を検出して出力を停止させる第２過電圧保護回路と、を備え、
前記第２過電圧保護回路が動作している場合に当該第２過電圧保護回路より出力される動作状態を示す信号に基づいて前記第１出力端子および第２出力端子が異常を示す状態に変化されるように構成する。
かかる構成によれば、フィードバック電圧の過電圧状態を検出して出力を停止させる過電圧保護回路を備えた電源用半導体集積回路において、当該過電圧保護回路が動作した場合に第１出力端子および第２出力端子より外部へ異常の発生を報知することができる。
前記フィードバック電圧の過電圧状態を検出して出力を停止させる第２過電圧保護回路と、を備え、
前記第２過電圧保護回路が動作している場合に当該第２過電圧保護回路より出力される動作状態を示す信号に基づいて前記第１出力端子および第２出力端子が異常を示す状態に変化されるように構成する。
かかる構成によれば、フィードバック電圧の過電圧状態を検出して出力を停止させる過電圧保護回路を備えた電源用半導体集積回路において、当該過電圧保護回路が動作した場合に第１出力端子および第２出力端子より外部へ異常の発生を報知することができる。
【発明の効果】
【0018】
本発明によれば出力端子のショート異常とオープン異常を検出する回路とサーマルシャットダウン回路とを備えた電源用半導体集積回路において、外付け抵抗が端子から外れている場合にサーマルシャットダウン回路の動作に関する報知洩れや出力端子におけるショートに関する報知洩れを回避することができる。また、さらにカレントリミット回路を備えた電源用半導体集積回路において、カレントリミット回路としてフの字特性を有するものを使用できるという効果がある。
【図面の簡単な説明】
【0019】
【図1】本発明を適用したレギュレータＩＣの一実施形態を示す回路構成図である。
【図2】、（Ａ）は従来のレギュレータＩＣにおけるカレントリミット回路の特性を示す特性図、（Ｂ）は実施形態のレギュレータＩＣを構成するカレントリミット回路の特性を示す特性図である。
【図3】（Ａ）は従来のレギュレータＩＣにおけるショート異常検出範囲とカレントリミット値との関係を示す図、（Ｂ）は実施形態のレギュレータＩＣショート異常検出範囲とカレントリミット値との関係を示す図である。
【図4】実施形態のレギュレータＩＣを構成するカレントリミット回路の具体例を示す回路図である。
【図5】実施形態のレギュレータＩＣの第１の変形例を示す回路構成図である。
【図6】実施形態のレギュレータＩＣの第２の変形例を示す回路構成図である。
【図7】（Ａ）は電源スイッチＩＣの構成例を示す回路構成図、（Ｂ）はオープン異常検出回路およびショート異常検出回路を有する電源スイッチＩＣに本発明を適用した場合のＩＣの構成例を示す回路構成図である。
【図8】従来のレギュレータＩＣの構成例を示す回路構成図である。
【発明を実施するための形態】
【0020】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
図１は、本発明を適用した直流電源装置としてのシリーズレギュレータの一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（レギュレータＩＣ）１０として形成され、該レギュレータＩＣ１０の出力端子ＯＵＴにコンデンサＣｏが接続されて安定な直流電圧を供給する直流電源装置として機能する。
図１は、本発明を適用した直流電源装置としてのシリーズレギュレータの一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（レギュレータＩＣ）１０として形成され、該レギュレータＩＣ１０の出力端子ＯＵＴにコンデンサＣｏが接続されて安定な直流電圧を供給する直流電源装置として機能する。
【0021】
本実施形態のレギュレータＩＣ１０においては、図１に示すように、直流電圧ＶＤＤが印加される電圧入力端子ＩＮと出力端子ＯＵＴとの間に、ＰチャンネルＭＯＳトランジスタからなる電圧制御用のトランジスタＱ１が接続され、出力端子ＯＵＴと接地電位ＧＮＤが印加されるグランドラインとの間には、出力電圧Ｖｏｕｔを分圧するブリーダ抵抗Ｒ１，Ｒ２が直列に接続されている。
【0022】
この出力分圧用の抵抗Ｒ１，Ｒ２により分圧された電圧ＶFBが、上記電圧制御用のトランジスタＱ１のゲート端子を制御する誤差増幅回路としての誤差アンプ１１の非反転入力端子にフィードバックされている。そして、誤差アンプ１１は、出力のフィードバック電圧ＶFBと所定の参照電圧Ｖｒｅｆとの電位差に応じて電圧制御用のトランジスタＱ１を制御して、出力電圧Ｖｏｕｔが所望の電位になるように制御する。
【0023】
また、本実施形態のレギュレータＩＣ１０には、上記誤差アンプ１１の反転入力端子に印加される参照電圧Ｖｒｅｆを発生するための基準電圧回路１２と、誤差アンプ１１や基準電圧回路１２に動作電流を流すバイアス回路１３と、上記電圧制御用トランジスタＱ１のゲート端子に接続され出力電流を制限するためのカレントリミット回路１４と、チップの温度が所定温度以上に上昇した場合に誤差アンプ１１の動作を停止させてトランジスタＱ１をオフさせるサーマルシャットダウン回路１５とが設けられている。ＣＥは、ＩＣの動作をオン／オフする信号が入力される外部端子である。
【0024】
基準電圧回路１２は、直列の抵抗およびツェナーダイオードなどで構成することができる。バイアス回路１３には、外部のマイコン（ＣＰＵ）などから外部端子ＣＥに入力される制御信号に応じて、誤差アンプ１１へのバイアス電流を供給したり遮断したりする機能が設けられている。カレントリミット回路１４は、負荷の異常などで出力電流が増加して出力電圧が低下し誤差アンプ１１がトランジスタＱ１により多くの電流を流すようにゲート電圧を下げようとしたときに、所定以上にドレイン電流が大きくならないようにクランプをかけることで出力電流Ｉｏを制限する。
【0025】
さらに、本実施形態のレギュレータＩＣ１０においては、上記電圧制御用のトランジスタＱ１と並列に、Ｑ１とカレントミラー回路を構成するトランジスタＱ２，Ｑ３が設けられ、これらのトランジスタＱ２，Ｑ３の制御端子としてのゲート端子に、電圧制御用のトランジスタＱ１のゲート端子に印加される電圧と同一の電圧が印加されている。これにより、Ｑ２，Ｑ３には、素子のサイズ比Ｎに応じて、Ｑ１のドレイン電流に比例した電流（１／Ｎの電流）が流れるようにされている。トランジスタＱ１を同一サイズのトランジスタをＮ個だけ並列形態に接続して構成し、Ｑ２，Ｑ３はそれぞれ１個のトランジスタで構成する場合には、素子の個数に比例した電流が流れるように設定される。
【0026】
また、本実施形態のレギュレータＩＣ１０には、チップの外部にて電流－電圧変換するための抵抗Ｒｏｐを接続するための外部端子Ｐ１と、抵抗Ｒｓｃを接続するための外部端子Ｐ２とが設けられ、上記カレントミラー・トランジスタＱ２のドレイン端子は外部端子Ｐ１に接続され、カレントミラー・トランジスタＱ３のドレイン端子は外部端子Ｐ２に接続されている。
さらに、外部端子Ｐ１に反転入力端子が接続され非反転入力端子に参照電圧Ｖref1が印加されたオープン異常検出用のコンパレータＣＭＰ１と、外部端子Ｐ２に非反転入力端子が接続され反転入力端子に参照電圧Ｖref1が印加されたショート異常検出用のコンパレータＣＭＰ２とが設けられている。特に限定されるものでないが、オープン異常検出用コンパレータＣＭＰ１とショート異常検出用コンパレータＣＭＰ２には、ヒステリシス特性を有するものが使用される。
さらに、外部端子Ｐ１に反転入力端子が接続され非反転入力端子に参照電圧Ｖref1が印加されたオープン異常検出用のコンパレータＣＭＰ１と、外部端子Ｐ２に非反転入力端子が接続され反転入力端子に参照電圧Ｖref1が印加されたショート異常検出用のコンパレータＣＭＰ２とが設けられている。特に限定されるものでないが、オープン異常検出用コンパレータＣＭＰ１とショート異常検出用コンパレータＣＭＰ２には、ヒステリシス特性を有するものが使用される。
【0027】
上記外付け抵抗Ｒｏｐは、電圧制御用のトランジスタＱ１に比較的小さなオープン異常の検出電流が流れたときに、抵抗の両端子間電圧が参照電圧Ｖref1と同一の値となるように抵抗値が設定される。一方、上記外付け抵抗Ｒｓｃは、電圧制御用のトランジスタＱ１に比較的大きなショート異常の検出電流が流れたときに、抵抗の両端子間電圧が参照電圧Ｖref1と同一の値となるように抵抗値が設定される。
このように、本実施形態では、外付け抵抗Ｒｏｐ，Ｒｓｃでオープン異常とショート異常を検出する電流値を設定するため、使用するシステムに応じて検出電流値（しきい値）を任意に設定できるとともに、コンパレータＣＭＰ１とＣＭＰ２に用いられる参照電圧Ｖref1として同一の電圧値を用いることができ、参照電圧を生成する回路を簡略化することができる。
このように、本実施形態では、外付け抵抗Ｒｏｐ，Ｒｓｃでオープン異常とショート異常を検出する電流値を設定するため、使用するシステムに応じて検出電流値（しきい値）を任意に設定できるとともに、コンパレータＣＭＰ１とＣＭＰ２に用いられる参照電圧Ｖref1として同一の電圧値を用いることができ、参照電圧を生成する回路を簡略化することができる。
【0028】
また、本実施形態のレギュレータＩＣ１０には、上記コンパレータＣＭＰ１の出力OP_OUTとサーマルシャットダウン回路１５の出力TSD_OUTとの論理和をとるＯＲゲートＧ１と、上記コンパレータＣＭＰ２の出力SC_OUTとカレントリミット回路１４の出力CL_OUTとサーマルシャットダウン回路１５の出力TSD_OUTとの論理和をとるＯＲゲートＧ２が設けられている。ここで、カレントリミット回路１４の出力CL_OUTとは、カレントリミット回路１４が動作していることを示す信号、サーマルシャットダウン回路１５の出力TSD_OUTとは、サーマルシャットダウン回路１５が動作していることを示す信号である。
【0029】
さらに、上記ＯＲゲートＧ１の出力がゲート端子に入力されるＮチャンネルＭＯＳトランジスタＱ５と、上記ＯＲゲートＧ２の出力がゲート端子に入力されるＮ－ＭＯＳトランジスタＱ６とが設けられている。そして、レギュレータＩＣには、オープンドレイン形式で外部のＣＰＵ等へ信号を出力するための外部端子Ｐ３とＰ４とが設けられており、上記トランジスタＱ５のドレイン端子が外部端子Ｐ３に接続され、上記トランジスタＱ６のドレイン端子が外部端子Ｐ４に接続されている。
【0030】
図８の従来のＩＣでは、サーマルシャットダウン回路ＴＳＤが動作すると異常検出信号Err_op，Err_scとして表１のように“Ｌ，Ｌ“を出力すべきところを、オープン異常検出用の外付け抵抗Ｒopが端子Ｐ１から外れている状態でサーマルシャットダウン回路ＴＳＤが動作すると表２のように“Ｈ，Ｌ“を出力していた。
これに対し、本実施形態のレギュレータＩＣ１０においては、上記のように、コンパレータＣＭＰ１の出力OP_OUTとサーマルシャットダウン回路１５の出力TSD_OUTとの論理和をとるＯＲゲートＧ１を設けているため、外付け抵抗Ｒopが端子Ｐ１から外れている状態でサーマルシャットダウン回路が動作した場合に、表４に示すように、異常検出信号Err_op，Err_scとして “Ｌ，Ｌ“を出力することができる。
これに対し、本実施形態のレギュレータＩＣ１０においては、上記のように、コンパレータＣＭＰ１の出力OP_OUTとサーマルシャットダウン回路１５の出力TSD_OUTとの論理和をとるＯＲゲートＧ１を設けているため、外付け抵抗Ｒopが端子Ｐ１から外れている状態でサーマルシャットダウン回路が動作した場合に、表４に示すように、異常検出信号Err_op，Err_scとして “Ｌ，Ｌ“を出力することができる。
【0031】
また、図８の従来のＩＣでは、出力端子においてショート異常が発生すると異常検出信号Err_op，Err_scとして表１のように“Ｈ，Ｌ“を出力すべきところを、ショート異常検出用の外付け抵抗Ｒscがショートしている状態でショート異常が発生すると、表３のように“Ｈ，Ｈ“を出力していた。
これに対し、本実施形態のレギュレータＩＣ１０においては、上記のように、カレントリミット回路１４の出力CL_OUT がＯＲゲートＧ２に入力されているため、コンパレータＣＭＰ２の出力SC_OUTに関係なく、出力端子ＯＵＴがショート状態のときにカレントリミット回路１４が動作することで、表５に示すように、異常検出信号Err_op，Err_scとして “Ｈ，Ｌ“を出力することができる。
これに対し、本実施形態のレギュレータＩＣ１０においては、上記のように、カレントリミット回路１４の出力CL_OUT がＯＲゲートＧ２に入力されているため、コンパレータＣＭＰ２の出力SC_OUTに関係なく、出力端子ＯＵＴがショート状態のときにカレントリミット回路１４が動作することで、表５に示すように、異常検出信号Err_op，Err_scとして “Ｈ，Ｌ“を出力することができる。
【0032】
【表4】
【表5】
【0033】
さらに、本実施形態のレギュレータＩＣ１０においては、カレントリミット回路１４が、図２（Ｂ）に示すようなフの字特性に従って出力電流Ｉｏを絞る動作をしても、出力端子ＯＵＴがショート状態のときにカレントリミット回路１４が動作した場合に、出力CL_OUTによってロウレベルの異常検出信号Err_scを出力させることができる。また、それによって、出力電流Ｉｏの実使用領域を広げることができるようになる。以下、その理由を説明する。
【0034】
図８に示す従来のレギュレータＩＣにおいては、ヒステリシス特性を有するショート異常検出回路（コンパレータＣＭＰ２）における検出範囲内にカレントリミット値があると、カレントリミット回路が動作することで出力端子のショート異常を正確に検出して報知することができなくなるため、図３（Ａ）に示すように、カレントリミット値をショート検出範囲から離れた大きな電流値に設定するとともに、カレントリミット回路の特性として２（Ａ）に示すような垂下型の特性とする必要あった。
【0035】
これに対し、本実施形態のレギュレータＩＣ１０においては、カレントリミット回路１４が動作しても出力端子のショート異常を正確に検出して報知することができるので、ショート異常検出範囲内にカレントリミット値を設定することができる。そのため、図３（Ｂ）に示すように、出力電流Ｉｏの実使用領域を広げることができる。また、カレントリミット回路１４として、フの字特性を有するものを使用するで、負荷デバイスを過電流から保護することができる。
【0036】
図４には、フの字特性を有し回路の動作時にハイレベルに変化する信号CL_OUTを出力するカレントリミット回路１４の具体例が示されている。図４のカレントリミット回路１４は、本来のカレントリミット回路の動作をする本体回路部１４Ａと、本体回路部１４Ａが動作していることを知らせる信号CL_OUTを生成して出力する信号生成部１４Ｂとを備える。なお、図４に示すカレントミラー回路は一例であって、上記のような構成に限定されるものでない。
【0037】
図４に示すように、本実施例のカレントリミット回路１４の本体回路部１４Ａは、電源電圧端子ＶＤＤと接地点との間に直列に接続されたＭＯＳトランジスタＱ１１および抵抗Ｒ１１と、電源電圧端子ＶＤＤと接地点との間に直列に接続された抵抗Ｒ１２およびＭＯＳトランジスタＱ１２と、電源電圧端子ＶＤＤと上記ＭＯＳトランジスタＱ１１のゲート端子との間に直列に接続され、Ｒ１２とＱ１２との接続ノードＮ２にゲート端子が接続されたＭＯＳトランジスタＱ１３とを備える。上記トランジスタのうちＱ１２はＮ－ＭＯＳ、Ｑ１１，Ｑ１３はＰ－ＭＯＳである。
【0038】
ＭＯＳトランジスタＱ１１は、図１の電圧制御用トランジスタＱ１とカレントミラー回路を構成するように接続されることでＱ１に流れる電流（Ｉｏ）に比例縮小した電流が流れるようにされる。また、ＭＯＳトランジスタＱ１２のゲート端子は、トランジスタＱ１１と抵抗Ｒ１１との接続ノードＮ１に接続され、Ｑ１２および抵抗Ｒ１２はソース接地型増幅回路として動作するように構成されている。
本体回路部１４Ａは、出力電流Ｉｏが増加していくと抵抗Ｒ１１に流れる電流が増加して接続ノードＮ１の電圧が増大し、Ｑ１２および抵抗Ｒ１２からなるソース接地型増幅回路で増幅される。そして、トランジスタＱ１３がオンすると、電圧制御用トランジスタＱ１のゲート電圧を持ち上げて出力電流を減少させることで、過電流保護動作をする。
本体回路部１４Ａは、出力電流Ｉｏが増加していくと抵抗Ｒ１１に流れる電流が増加して接続ノードＮ１の電圧が増大し、Ｑ１２および抵抗Ｒ１２からなるソース接地型増幅回路で増幅される。そして、トランジスタＱ１３がオンすると、電圧制御用トランジスタＱ１のゲート電圧を持ち上げて出力電流を減少させることで、過電流保護動作をする。
【0039】
信号生成部１４Ｂは、電源電圧端子ＶＤＤと接地点との間に直列に接続されたＭＯＳトランジスタＱ１４および定電流源Ｉ１と、トランジスタＱ１４と定電流源Ｉ１との接続ノードＮ３に接続されたインバータＩＮＶ１，ＩＮＶ２とを備えている。トランジスタＱ１４は、本体回路部１４ＡのトランジスタＱ１３とカレントミラー回路を構成するように、ゲート端子同士が接続されており、本体回路部１４Ａのカレントリミット動作時にトランジスタＱ１４がオンしてノードＮ３の電位が高くなり、インバータＩＮＶ２の出力CL_OUTがハイレベルに変化し、カレントリミット回路１４が動作していること示す信号となる。
【0040】
（変形例）
次に、前記実施形態のレギュレータＩＣの変形例について、図５および図６を用いて説明する。
図５には、第１の変形例のレギュレータＩＣの構成が示されている。図５に示す変形例は、異常検出信号OP_OUT，SC_OUTを遅延する遅延回路１６と、上記コンパレータＣＭＰ２の出力SC_OUTとカレントリミット回路１４の出力CL_OUTとの論理和をとるＯＲゲートＧ３と、ＯＲゲートＧ３の出力とコンパレータＣＭＰ１の出力OP_OUTとの論理和をとるＮＯＲゲートＧ４を設け、この遅延回路１６で遅延した信号と遅延する前の信号の論理積をとった信号をＯＲゲートＧ１とＧ２に入力するように構成したものである。
次に、前記実施形態のレギュレータＩＣの変形例について、図５および図６を用いて説明する。
図５には、第１の変形例のレギュレータＩＣの構成が示されている。図５に示す変形例は、異常検出信号OP_OUT，SC_OUTを遅延する遅延回路１６と、上記コンパレータＣＭＰ２の出力SC_OUTとカレントリミット回路１４の出力CL_OUTとの論理和をとるＯＲゲートＧ３と、ＯＲゲートＧ３の出力とコンパレータＣＭＰ１の出力OP_OUTとの論理和をとるＮＯＲゲートＧ４を設け、この遅延回路１６で遅延した信号と遅延する前の信号の論理積をとった信号をＯＲゲートＧ１とＧ２に入力するように構成したものである。
【0041】
このように、遅延回路１６を設けることで、ＩＣの起動時に出力端子のコンデンサＣｏに向かって比較的大きなラッシュ電流（突入電流）が流れることで、ショート異常検出用のコンパレータＣＭＰ２の出力に誤検出パルスが出るのを回避することができる。
遅延回路１６は、定電流源Ｉ２と、該定電流源Ｉ２と直列に接続されたスイッチ・トランジスタＱｓと、定電流源Ｉ２とトランジスタＱｓとの接続ノードＮ０の電位と所定の参照電圧Ｖref2とを入力とするコンパレータＣＭＰ３とから構成されており、トランジスタＱｓのゲート端子に上記ＮＯＲゲートＧ４の出力電圧が入力されている。また、接続ノードＮ０に接続された外部端子ＣＤを備え、該端子ＣＤに上記定電流源Ｉ１によって充電される外付けコンデンサＣｄを接続することによって、チップサイズを増加させることなく遅延時間を大きくすることができるように構成されている。
遅延回路１６は、定電流源Ｉ２と、該定電流源Ｉ２と直列に接続されたスイッチ・トランジスタＱｓと、定電流源Ｉ２とトランジスタＱｓとの接続ノードＮ０の電位と所定の参照電圧Ｖref2とを入力とするコンパレータＣＭＰ３とから構成されており、トランジスタＱｓのゲート端子に上記ＮＯＲゲートＧ４の出力電圧が入力されている。また、接続ノードＮ０に接続された外部端子ＣＤを備え、該端子ＣＤに上記定電流源Ｉ１によって充電される外付けコンデンサＣｄを接続することによって、チップサイズを増加させることなく遅延時間を大きくすることができるように構成されている。
【0042】
さらに、遅延回路１６の後段には、遅延回路１６の出力と遅延する前のコンパレータＣＭＰ１の出力OP_OUTとの論理積をとるＡＮＤゲートＧ５と、遅延回路１６の出力とＯＲゲートＧ３の出力との論理積をとるＡＮＤゲートＧ６とが設けられている。
遅延回路１６は、コンパレータＣＭＰ１，ＣＭＰ２の出力およびカレントリミット回路１４の出力CL_OUTがロウレベルである通常の動作状態では、ＯＲゲートＧ３の出力がロウレベルで、ＮＯＲゲートＧ４の出力がハイレベルとなり、ＮＯＲゲートＧ４によりトランジスタＱｓのゲート端子にハイレベルが印加されていてオンの状態にありコンデンサＣｄは放電された状態になっている。
遅延回路１６は、コンパレータＣＭＰ１，ＣＭＰ２の出力およびカレントリミット回路１４の出力CL_OUTがロウレベルである通常の動作状態では、ＯＲゲートＧ３の出力がロウレベルで、ＮＯＲゲートＧ４の出力がハイレベルとなり、ＮＯＲゲートＧ４によりトランジスタＱｓのゲート端子にハイレベルが印加されていてオンの状態にありコンデンサＣｄは放電された状態になっている。
【0043】
そして、コンパレータＣＭＰ１が出力端子のオープン状態を検出するかコンパレータＣＭＰ２が出力端子のショート状態を検出して、いずれか一方のコンパレータの出力がハイレベルに変化すると、ＮＯＲゲートＧ４の出力がロウレベルに変化してトランジスタＱｓがオフされる。また、カレントリミット回路１４が動作してその出力CL_OUTがハイレベルに変化した場合も、ＮＯＲゲートＧ４の出力がロウレベルに変化してトランジスタＱｓがオフされる。
【0044】
すると、コンデンサＣｄが徐々に充電されて、接続ノードＮ０の電位が次第に上昇して行く。そして、所定の時間が経過して接続ノードＮ０の電位がコンパレータＣＭＰ３の参照電圧Ｖref2よりも高くなると、コンパレータＣＭＰ３の出力がロウレベルからハイレベルに変化する。そして、コンパレータＣＭＰ１が出力端子のオープン異常を検出しているときは、ＡＮＤゲートＧ５の出力がハイレベルに変化してトランジスタＱ５がオンにされて、外部端子Ｐ３から出力されるオープン異常検出信号Err_opがハイレベルからロウレベルに変化する。
【0045】
また、コンパレータＣＭＰ２が出力端子のショート異常を検出するかカレントリミット回路１４が動作しているときは、ＡＮＤゲートＧ６の出力がハイレベルに変化してトランジスタＱ６がオンにされて、外部端子Ｐ４から出力されるショート異常検出信号Err_scがハイレベルからロウレベルに変化する。なお、遅延回路１６の遅延時間は、ラッシュ電流が流れる期間よりも若干長い時間に設定される。上記のように遅延回路１６およびＡＮＤゲートＧ３，Ｇ４を設けたことで、ショート異常検出用コンパレータＣＭＰ２においてラッシュ電流の検出に伴う誤検出パルスが出ないようになる。
【0046】
図６には、第２の変形例のレギュレータＩＣの構成が示されている。
図６に示す第２変形例と図５に示す第１変形例との差異は３つである。
第１の差異は、図６の第２変形例では、出力電圧Ｖｏｕｔを分圧してフィードバック電圧ＶFBを生成する出力分圧用の抵抗Ｒ１，Ｒ２が外付け素子として出力端子ＯＵＴに接続され、ＩＣにはフィードバック電圧ＶFBを入力するための外部端子ＦＢが設けられている点である。抵抗Ｒ１，Ｒ２が外付け素子とすることによって、ＩＣ外部で抵抗Ｒ１，Ｒ２の比を変えることによって、出力電圧Ｖｏｕｔの電圧値を調整することができる。
図６に示す第２変形例と図５に示す第１変形例との差異は３つである。
第１の差異は、図６の第２変形例では、出力電圧Ｖｏｕｔを分圧してフィードバック電圧ＶFBを生成する出力分圧用の抵抗Ｒ１，Ｒ２が外付け素子として出力端子ＯＵＴに接続され、ＩＣにはフィードバック電圧ＶFBを入力するための外部端子ＦＢが設けられている点である。抵抗Ｒ１，Ｒ２が外付け素子とすることによって、ＩＣ外部で抵抗Ｒ１，Ｒ２の比を変えることによって、出力電圧Ｖｏｕｔの電圧値を調整することができる。
【0047】
第１変形例との第２の差異は、図６の第２変形例では、出力電圧Ｖｏｕｔの過電圧状態を検出して出力を停止させる過電圧保護回路（ＯＶＰ）１９Ａと、外部端子ＦＢの電圧ＶFBの過電圧状態を検出して出力を停止させる過電圧保護回路（ＦＢ＿ＯＶＰ）１９Ｂとが設けられている点である、これらの回路を設けることで、ＩＣを外部端子ＦＢの過電圧状態から保護することができる。
第３の差異は、図６の第２変形例では、過電圧保護回路１９Ａが動作したことを示す信号OVP_OUTと、過電圧保護回路１９Ｂが動作したことを示す信号FB_OVP_OUTと、サーマルシャットダウン回路１５の出力TSD_OUTとを入力とするＯＲゲートＧ７が設けられ、このＯＲゲートＧ７の出力がＯＲゲートＧ１，Ｇ２に入力されている点である。これにより、過電圧保護回路１９Ａまたは１９Ｂが動作したことを外部へ報知することができる。
第３の差異は、図６の第２変形例では、過電圧保護回路１９Ａが動作したことを示す信号OVP_OUTと、過電圧保護回路１９Ｂが動作したことを示す信号FB_OVP_OUTと、サーマルシャットダウン回路１５の出力TSD_OUTとを入力とするＯＲゲートＧ７が設けられ、このＯＲゲートＧ７の出力がＯＲゲートＧ１，Ｇ２に入力されている点である。これにより、過電圧保護回路１９Ａまたは１９Ｂが動作したことを外部へ報知することができる。
【0048】
次の表６に、第２変形例のレギュレータＩＣにおける各状態と異常検出信号Err_op，Err_scとの関係が示されている。
【表6】
【0049】
また、上記実施形態においては、本発明をレギュレータＩＣに適用した例を示したが、本発明は、図７（Ａ）に示すような電源装置（電池等）の電圧をそのまま負荷へ供給したり遮断したりする電源スイッチ用ＩＣ２０にも適用することができる。図７（Ａ）に示す電源スイッチ用ＩＣは、誤差アンプの代わりにゲート制御回路２１を備えており、ゲート制御回路２１はコントロール端子ＣＥがハイレベルかロウレベルかに応じて出力トランジスタＱ１をフルオンの状態またはフルオフの状態に制御するように設計される。
図７（Ｂ）に、本発明を図７（Ａ）の電源スイッチ用ＩＣに適用した実施例を示す。図７（Ｂ）と同様にして、図５や図６に示すレギュレータＩＣの構成を、図７（Ａ）の電源スイッチ用ＩＣに適用することも可能である。このような電源スイッチ用ＩＣ２０においても、上記実施形態で説明したのと同様な効果が得られる。
図７（Ｂ）に、本発明を図７（Ａ）の電源スイッチ用ＩＣに適用した実施例を示す。図７（Ｂ）と同様にして、図５や図６に示すレギュレータＩＣの構成を、図７（Ａ）の電源スイッチ用ＩＣに適用することも可能である。このような電源スイッチ用ＩＣ２０においても、上記実施形態で説明したのと同様な効果が得られる。
【0050】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、前記実施形態の第２変形例では、出力電圧Ｖｏｕｔの過電圧保護回路（ＯＶＰ）１９Ａと、外部端子Ｐ６の電圧ＶFBの過電圧保護回路（ＦＢ＿ＯＶＰ）１９Ｂを設けたものを示したが、いずれか一方の過電圧保護回路を備えた電源用ＩＣにも適用することができる。 また、前記実施形態においては、オープン異常検出用のコンパレータＣＭＰ１とショート異常検出用コンパレータＣＭＰ２がヒステリシス特性を有するとしたが、ヒステリシス特性を有しないコンパレータであっても良い。
【0051】
さらに、前記実施形態においては、レギュレータＩＣ１０や電源スイッチ用ＩＣ２０の内部回路を構成するトランジスタとしてＭＯＳトランジスタを使用したものを示したが、ＭＯＳトランジスタの代わりにバイポーラ・トランジスタを使用するようにしてもよい。また、遅延用コンデンサＣｄは、外付け素子でなくＩＣチップ上に形成されたものであっても良い。
また、前記実施形態においては、ＩＣの保護回路として、カレントリミット回路１４とサーマルシャットダウン回路１５と出力電圧の過電圧保護回路１９Ａとフィードバック電圧の過電圧保護回路１９Ｂを設けたものについて説明したが、例えば入力電圧の過電圧状態を検出して動作を停止させる回路など他の保護回路を備えたレギュレータＩＣまたは電源スイッチＩＣに適用することも可能である。
また、前記実施形態においては、ＩＣの保護回路として、カレントリミット回路１４とサーマルシャットダウン回路１５と出力電圧の過電圧保護回路１９Ａとフィードバック電圧の過電圧保護回路１９Ｂを設けたものについて説明したが、例えば入力電圧の過電圧状態を検出して動作を停止させる回路など他の保護回路を備えたレギュレータＩＣまたは電源スイッチＩＣに適用することも可能である。
【符号の説明】
【0052】
１０…レギュレータＩＣ、１１…誤差アンプ、１２…基準電圧回路、１３…バイアス回路、１４…カレントリミット回路、１５…サーマルシャットダウン回路、１６…遅延回路、１９Ａ，１９Ｂ…過電圧保護回路、ＣＭＰ１…オープン異常検出用コンパレータ、ＣＭＰ２…ショート異常検出用コンパレータ、Ｑ１…電圧制御用トランジスタ（出力トランジスタ）、Ｑ２，Ｑ３…カレントミラー・トランジスタ、Ｃｄ…遅延用コンデンサ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】