特開 2022-44607 光検出装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022044607

(43)【公開日】2022-03-17

(54)【発明の名称】光検出装置

(51)【国際特許分類】

   G01J 1/42 20060101AFI20220310BHJP

   H01L 31/107 20060101ALI20220310BHJP

   H01L 31/10 20060101ALI20220310BHJP

   G01J 1/02 20060101ALI20220310BHJP

   G01J 1/44 20060101ALI20220310BHJP

   H01L 27/146 20060101ALI20220310BHJP

【ＦＩ】

G01J1/42 H

H01L31/10 B

H01L31/10 G

G01J1/02 Q

G01J1/44 P

H01L27/146 F

【審査請求】有

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2021210937

(22)【出願日】2021-12-24

(62)【分割の表示】P 2018550255の分割

【原出願日】2017-11-09

(31)【優先権主張番号】P 2016220785

(32)【優先日】2016-11-11

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000236436

【氏名又は名称】浜松ホトニクス株式会社

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100140442

【弁理士】

【氏名又は名称】柴山 健一

(72)【発明者】

【氏名】馬場 隆

(72)【発明者】

【氏名】足立 俊介

(72)【発明者】

【氏名】中村 重幸

(72)【発明者】

【氏名】永野 輝昌

(72)【発明者】

【氏名】山本 晃永

(57)【要約】

【課題】一次元配列されている複数の画素を用いて、微弱光を高精度に省電力で検出可能な光検出装置を提供する。
【解決手段】光検出装置は、複数の画素が一次元のみに配列されている半導体基板を備え、画素毎に、ガイガーモードで動作する複数のアバランシェフォトダイオード、複数のクエンチング抵抗、複数のクエンチング抵抗が電気的に接続されている電極、及び信号処理部を有する。画素毎の電極は、複数の画素が一次元のみに配列されている領域の外側に配置されている。各信号処理部は、ゲート接地回路と、ゲート接地回路に電気的に接続されているカレントミラー回路とを有する。ゲート接地回路には、複数のクエンチング抵抗を通して、対応する画素の複数のアバランシェフォトダイオードが電気的に接続されている。カレントミラー回路は、複数のアバランシェフォトダイオードからの出力信号に対応する信号を出力する。
【選択図】図３

【特許請求の範囲】

【請求項1】

光検出装置であって、
互いに対向する第一主面及び第二主面を有していると共に複数の画素が一次元のみに配列されている半導体基板を備え、
前記画素毎に、
前記半導体基板の前記第一主面側に設けられた受光領域をそれぞれ有していると共に、ガイガーモードで動作する複数のアバランシェフォトダイオードと、
前記半導体基板の前記第一主面側に配置されていると共に、対応する前記アバランシェフォトダイオードに電気的に直列接続されている複数のクエンチング抵抗と、
前記複数のクエンチング抵抗が電気的に接続されている電極と、
前記複数のアバランシェフォトダイオードからの出力信号を処理する信号処理部と、を有し、
前記複数のアバランシェフォトダイオードの前記受光領域は、前記画素毎に、二次元配列されており、
前記画素毎に有する前記電極は、前記複数の画素が一次元のみに配列されている領域の外側に配置されており、
各前記信号処理部は、
前記複数のクエンチング抵抗を通して、対応する前記画素の前記複数のアバランシェフォトダイオードが電気的に接続されているゲート接地回路と、
対応する前記ゲート接地回路に電気的に接続されていると共に前記複数のアバランシェフォトダイオードからの出力信号に対応する信号を出力するカレントミラー回路と、を有している。

【請求項2】

請求項１に記載の光検出装置であって、
前記半導体基板と分離している回路基板を備え、
前記信号処理部は、前記回路基板に配置されている。

【請求項3】

請求項２に記載の光検出装置であって、
前記半導体基板を有する半導体光検出素子を備え、
前記半導体光検出素子は、前記第二主面と前記回路基板とが対向するように前記回路基板に搭載されていると共に、前記画素毎に、前記半導体基板を厚み方向に貫通している貫通電極を有し、
前記貫通電極は、前記画素毎に有する前記電極を通して、対応する前記複数のクエンチング抵抗に電気的に接続されており、
各前記信号処理部の前記ゲート接地回路は、対応する前記貫通電極を通して前記複数のアバランシェフォトダイオードと電気的に接続されている。

【請求項4】

請求項３に記載の光検出装置であって、
前記画素毎に有する前記電極は、前記複数の画素が一次元のみに配列されている前記領域に沿って一次元のみに配列されており、
前記半導体光検出素子が前記画素毎に有している前記貫通電極は、前記複数の画素が一次元のみに配列されている前記領域に沿って一次元のみに配列されている。

【請求項5】

請求項１～３のいずれか一項に記載の光検出装置であって、
前記画素毎に有する前記電極は、前記複数の画素が一次元のみに配列されている前記領域に沿って一次元のみに配列されている。

【請求項6】

請求項１～５のいずれか一項に記載の光検出装置であって、
各前記信号処理部は、一次元のみに配列されている。

【請求項7】

請求項１～６のいずれか一項に記載の光検出装置であって、
各前記信号処理部は、前記カレントミラー回路からの出力信号が入力されるコンパレータを有する。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、光検出装置に関する。

【背景技術】

【0002】

互いに対向する第一主面及び第二主面を含むと共に１つの画素が配置されている半導体基板を備えている光検出装置が知られている（たとえば、特許文献１参照）。この光検出装置は、ガイガーモードで動作する複数のアバランシェフォトダイオードと、対応するアバランシェフォトダイオードに電気的に直列接続されている複数のクエンチング抵抗と、複数のアバランシェフォトダイオードからの出力信号を処理する信号処理部とを備えている。複数のアバランシェフォトダイオードは、半導体基板の第一主面側に設けられた受光領域をそれぞれ有している。複数のクエンチング抵抗は、半導体基板の第一主面側に配置されている。複数のアバランシェフォトダイオードの受光領域は、二次元配列されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１－００７６９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の一態様は、一次元配列されている複数の画素を備え、高精度かつ省電力で微弱光を検出する光検出装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

本発明者らは、調査研究の結果、以下のような事実を新たに見出した。

【0006】

各アバランシェフォトダイオードが光検出装置の後段回路に電気的に直接接続される場合、後段回路が有する受動素子に起因して、光検出装置の出力パルスが劣化する。そこで、後段回路の前段に、オペアンプ回路を含む信号処理部（フロントエンド回路）が電気的に接続される。各アバランシェフォトダイオードからの信号は、フロントエンド回路である信号処理部を通して、後段回路に出力される。この場合、各アバランシェフォトダイオードからの出力信号のパルス波形は後段回路へ伝達される。

【0007】

フロントエンド回路がオペアンプ回路を含んでいる場合、以下の問題点が生じるおそれがある。オペアンプ回路の応答速度が遅い場合、オペアンプ回路の応答速度が速い場合に比して、オペアンプ回路に入力されたパルス信号の波形、特に、パルス信号の立ち上がりの急峻さを後段回路に正確に伝達し難い。オペアンプ回路の応答速度を速くするためには、オペアンプ回路は、ゲインの低下又は供給電力の増加を余儀なくされる。

【0008】

オペアンプ回路のゲインが低い場合、光検出装置からの出力信号のパルス波高値が小さくなり、微弱光の検出精度が悪化するおそれがある。そこで、オペアンプ回路のゲイン及び応答速度を所望の値とするために、オペアンプ回路への供給電力が大きくされる。オペアンプ回路への供給電力が大きい場合、オペアンプ回路での消費電力も大きい。光検出装置が一次元配列されている複数の画素を備え、画素毎にオペアンプ回路が電気的に接続されている場合、装置全体での消費電力が膨大となる。

【0009】

本発明者らは、以下の構成を有する光検出装置を見出すに至った。光検出装置は、画素毎に、ガイガーモードで動作する複数のアバランシェフォトダイオードと、複数のアバランシェフォトダイオードからの出力信号を処理する信号処理部とを有する。各信号処理部が、対応する複数のアバランシェフォトダイオードが電気的に接続されているゲート接地回路と、ゲート接地回路に電気的に接続されているカレントミラー回路とを有する。

【0010】

一般に、ゲート接地回路の入力インピーダンスは、ゲート接地回路以外の読み出し回路の入力インピーダンスに比べて低い。したがって、ゲート接地回路は、ガイガーモードで動作する各アバランシェフォトダイオードからの出力信号の立ち上がりの急峻さをカレントミラー回路に正確に伝達する。カレントミラー回路は、オペアンプ回路に比して、省電力であり、かつ、応答速度が速く、入力信号の情報を正確に伝達する。入力信号の情報は、たとえば、信号波形を含む。

【0011】

ゲート接地回路とカレントミラー回路とを有する各信号処理部は、アバランシェフォトダイオードからの出力信号の立ち上がりの急峻さをより一層正確に、かつ、省電力で伝達する。したがって、本発明者らが見出した光検出装置は、一次元配列されている複数の画素を備え、高精度かつ省電力で微弱光を検出する。

【0012】

本発明の一態様は、光検出装置であって、互いに対向する第一主面及び第二主面を有していると共に複数の画素が一次元配列されている半導体基板を備えている。光検出装置は、画素毎に、ガイガーモードで動作する複数のアバランシェフォトダイオードと、複数のクエンチング抵抗と、信号処理部と、を有している。複数のアバランシェフォトダイオードは、半導体基板の第一主面側に設けられた受光領域をそれぞれ有している。複数のクエンチング抵抗は、半導体基板の第一主面側に配置されていると共に、対応するアバランシェフォトダイオードに電気的に直列接続されている。信号処理部は、複数のアバランシェフォトダイオードからの出力信号を処理する。複数のアバランシェフォトダイオードの受光領域は、画素毎に、二次元配列されている。各信号処理部は、ゲート接地回路と、カレントミラー回路とを有している。ゲート接地回路は、複数のクエンチング抵抗を通して、対応する画素の複数のアバランシェフォトダイオードが電気的に接続されている。カレントミラー回路は、対応するゲート接地回路に電気的に接続されていると共に、複数のアバランシェフォトダイオードからの出力信号に対応する信号を出力する。

【0013】

本一態様に係る光検出装置では、各信号処理部が、ゲート接地回路とカレントミラー回路とを有している。したがって、各信号処理部は、アバランシェフォトダイオードからの出力信号の立ち上がりの急峻さを正確に、かつ、省電力で伝達する。したがって、本一態様に係る光検出装置では、一次元配列されている複数の画素が、高精度かつ省電力で微弱光を検出する。

【0014】

本一態様に係る光検出装置では、各信号処理部が、カレントミラー回路からの出力信号が入力されるコンパレータを有していてもよい。この場合、所望のパルス波高を有する信号がコンパレータに入力された信号から検出される。

【0015】

本一態様に係る光検出装置は、半導体基板と分離している回路基板を備えていてもよい。信号処理部は、回路基板に配置されていてもよい。半導体基板と回路基板とが分離している場合、半導体基板と回路基板とは、それぞれに適したプロセスで製造され得る。したがって、各基板の特性及び歩留まりの向上が両立する。

【0016】

本一態様に係る光検出装置は、半導体基板を有する半導体光検出素子を備えていてもよい。半導体光検出素子は、第二主面と回路基板とが対向するように回路基板に搭載されていてもよく、画素毎に、半導体基板を厚み方向に貫通している貫通電極を有していてもよい。貫通電極は、対応する複数のクエンチング抵抗に電気的に接続されていてもよい。各信号処理部のゲート接地回路は、対応する貫通電極を通して複数のアバランシェフォトダイオードと電気的に接続されていてもよい。この場合、複数のアバランシェフォトダイオードは、貫通電極を通して、搭載基板に配置されている信号処理部に電気的に接続される。本態様は、複数のアバランシェフォトダイオードがボンディングワイヤを通して信号処理部に電気的に接続されている構成に比して、寄生インダクタンス及び寄生容量を低減すると共に時間応答性を向上させる。

【発明の効果】

【0017】

本発明の一態様は、一次元配列されている複数の画素を備え、高精度かつ省電力で微弱光を検出する光検出装置を提供する。

【図面の簡単な説明】

【0018】

【図1】図１は、一実施形態に係る光検出装置を示す概略斜視図である。

【図2】図２は、光検出装置の分解斜視図である。

【図3】図３は、半導体光検出素子の概略平面図である。

【図4】図４は、半導体光検出素子の概略拡大図である。

【図5】図５は、半導体光検出素子の断面構成を示す図である。

【図6】図６は、光検出装置の回路図である。

【図7】図７は、本実施形態の変形例に係る光検出装置の回路図である。

【図8】図８は、本実施形態の変形例に係る半導体光検出素子の概略平面図である。

【図9】図９は、搭載基板の構成の一例を示す図である。

【発明を実施するための形態】

【0019】

以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

【0020】

まず、図１及び図２を参照して、本実施形態に係る光検出装置の構成を説明する。図１は、本実施形態に係る光検出装置を示す概略斜視図である。図２は、図１に示された光検出装置の分解斜視図である。

【0021】

光検出装置１は、図１及び図２に示されるように、半導体光検出素子１０、搭載基板２０、及びガラス基板３０を備えている。搭載基板２０は、半導体光検出素子１０と対向している。ガラス基板３０は、半導体光検出素子１０と対向している。半導体光検出素子１０は、搭載基板２０とガラス基板３０との間に配置されている。本実施形態では、半導体光検出素子１０、搭載基板２０、及びガラス基板３０の各主面と平行な面がＸＹ軸平面であると共に、各主面に直交する方向がＺ軸方向である。

【0022】

半導体光検出素子１０は、平面視で矩形形状を呈している半導体基板５０を有している。半導体基板５０は、Ｓｉからなり、Ｎ型の半導体基板である。半導体基板５０は、互いに対向する主面１Ｎａと主面１Ｎｂとを有している。Ｎ型は、第一導電型の一例である。第二導電型の一例は、Ｐ型である。

【0023】

図２に示されるように、半導体光検出素子１０は、複数の画素Ｕと、複数の貫通電極ＴＥとを有している。複数の画素Ｕは、半導体基板５０にＹ軸方向に一次元配列されている。複数の貫通電極ＴＥは、複数の画素Ｕの列に沿って、半導体基板５０にＹ軸方向に一次元配列されている。光検出装置１は、複数の画素Ｕで検出された光に対応する信号を出力する。本実施形態では、画素Ｕの数は、８～３２である。画素Ｕ間のピッチＷＵは、１０～５００μｍである。

【0024】

ガラス基板３０は、互いに対向する主面３０ａと主面３０ｂとを有している。ガラス基板３０は、平面視で矩形形状を呈している。主面３０ｂは、半導体基板５０の主面１Ｎａと対向している。主面３０ａ及び主面３０ｂは、平坦である。ガラス基板３０と半導体光検出素子１０とは、光学接着剤ＯＡにより光学的に接続されている。ガラス基板３０は、半導体光検出素子１０上に直接形成されていてもよい。

【0025】

搭載基板２０は、互いに対向する主面２０ａと主面２０ｂとを有している。搭載基板２０は、平面視で矩形形状を呈している。半導体光検出素子１０は、搭載基板２０に搭載されている。主面２０ａと主面１Ｎｂとが対向している。

【0026】

搭載基板２０は、ＡＳＩＣ（Application Specific Integrated Circuit）を構成している。搭載基板２０は、図２に示されるように、複数の信号処理部ＳＰを有している。複数の信号処理部ＳＰは、搭載基板２０の主面２０ａ側に一次元配列されている。各信号処理部ＳＰは、貫通電極ＴＥに対応して配置されている電極を有している。各電極は、バンプ電極ＢＥを通して、対応する貫通電極ＴＥに電気的に接続されている。

【0027】

搭載基板２０の側面２０ｃは、半導体基板５０の側面１Ｎｃ及びガラス基板３０の側面３０ｃよりもＸＹ軸平面方向の外側に位置している。すなわち、平面視で、搭載基板２０の面積は、半導体基板５０及びガラス基板３０の各面積よりも大きい。半導体基板５０の側面１Ｎｃとガラス基板３０の側面３０ｃと搭載基板２０の側面２０ｃは、面一とされてもよい。この場合、平面視で、半導体基板５０の外縁と、ガラス基板３０の外縁と、搭載基板２０の外縁は、一致する。

【0028】

次に、図３及び図４を参照して、半導体光検出素子１０の構成を説明する。図３は、主面１Ｎａに直交する方向（Ｚ軸方向）から半導体光検出素子１０を見た図である。図３では、絶縁層Ｌ４（図６参照）の図示が省略されている。図４は、一つの画素Ｕと当該画素Ｕの近傍とを示している。

【0029】

半導体光検出素子１０は、画素Ｕ毎に、ガイガーモードで動作する複数のアバランシェフォトダイオードＡＰＤと、複数のクエンチング抵抗２１と、貫通電極ＴＥとを有している。貫通電極ＴＥは、半導体基板５０を厚み方向（Ｚ軸方向）に貫通している。

【0030】

複数のアバランシェフォトダイオードＡＰＤは、半導体基板５０に二次元配列されている。各アバランシェフォトダイオードＡＰＤは、受光領域Ｓを有している。受光領域Ｓは、半導体基板５０の主面１Ｎａ側に設けられている。図４に示されるように、半導体光検出素子１０では、各画素Ｕが複数の受光領域Ｓを含んでいる。複数の受光領域Ｓは、各画素Ｕで、二次元配列されている。１つの画素Ｕ内での受光領域ＳのピッチＷＳは、行方向及び列方向において、１０～５０μｍである。受光領域Ｓ１は、入射光に応じて電荷が発生する電荷発生領域（光感応領域）である。すなわち、受光領域Ｓ１は、光検出領域である。

【0031】

図４に示されるように、各受光領域Ｓは、Ｚ軸方向から見て矩形形状を呈している。半導体基板５０には、溝１３が、Ｚ軸方向から見て各受光領域Ｓの全周を囲むように形成されている。溝１３によって囲まれた領域は、受光領域Ｓと同様に、Ｚ軸方向から見て矩形形状を呈している。

【0032】

半導体光検出素子１０は、画素Ｕ毎に、複数の電極Ｅ１と、電極Ｅ２と、電極Ｅ３とを有している。各電極Ｅ１は、対応する受光領域Ｓに接続されている。電極Ｅ１は、半導体基板５０の主面１Ｎａ側に配置されており、受光領域Ｓの外側に延在している。電極Ｅ１は、クエンチング抵抗２１に接続されている。電極Ｅ１は、互いに対応する受光領域Ｓとクエンチング抵抗２１とを接続している。電極Ｅ１は、受光領域Ｓに接続される端部と、クエンチング抵抗２１に接続される端部とを有している。

【0033】

クエンチング抵抗２１は、パッシブクエンチング回路を構成している。各クエンチング抵抗２１は、半導体基板５０の主面１Ｎａ側に配置されている。各クエンチング抵抗２１は、電極Ｅ１を通して、対応するアバランシェフォトダイオードＡＰＤの受光領域Ｓと電気的に直列接続されている。クエンチング抵抗２１は、受光領域Ｓの外縁に沿って延在している。クエンチング抵抗２１は、電極Ｅ１と電極Ｅ２に接続されている。電極Ｅ１に接続される端部と、電極Ｅ２に接続される端部とを有している。

【0034】

電極Ｅ２は、Ｚ軸方向から見て１つの画素Ｕに含まれる複数の受光領域Ｓの間を通るように、格子状に設けられている。受光領域Ｓ及び溝１３は、Ｚ軸方向から見て、電極Ｅ２に囲まれている。電極Ｅ２は、電極Ｅ１及びクエンチング抵抗２１を通して、１つの画素Ｕに含まれる全ての受光領域Ｓと電気的に接続されている。電極Ｅ２は、電極Ｅ３と接続されている。

【0035】

電極Ｅ３は、電極Ｅ２から延在しており、対応する貫通電極ＴＥに電気的に接続されている。１つの画素Ｕに含まれる全てのクエンチング抵抗２１は、電極Ｅ２及び電極Ｅ３によって、１つの貫通電極ＴＥに電気的に並列接続されている。

【0036】

複数の貫通電極ＴＥは、Ｚ軸方向から見て、複数の画素Ｕが一次元配列されている領域に沿って配列されている。各貫通電極ＴＥは、対応する１つの画素Ｕと電気的に接続されている。各貫通電極ＴＥは、対応する画素Ｕに含まれる複数のアバランシェフォトダイオードＡＰＤ（複数の受光領域Ｓ）と、電極Ｅ１、クエンチング抵抗２１、電極Ｅ２、及び電極Ｅ３を通して電気的に接続されている。

【0037】

次に、図５を参照して、本実施形態に係る半導体光検出素子１０の構成を説明する。図５は、半導体光検出素子１０及び搭載基板２０の断面構成を示している。

【0038】

各アバランシェフォトダイオードＡＰＤは、Ｐ型の第一半導体領域ＰＡと、Ｎ型の第二半導体領域ＮＡと、Ｐ型の第三半導体領域ＰＢと、を有している。第一半導体領域ＰＡは、半導体基板５０の主面１Ｎａ側に位置している。第二半導体領域ＮＡは、半導体基板５０の主面１Ｎｂ側に位置している。第三半導体領域ＰＢは、第一半導体領域ＰＡ内に形成されている。第三半導体領域ＰＢの不純物濃度は、第一半導体領域ＰＡの不純物濃度よりも高い。第三半導体領域ＰＢは、受光領域Ｓである。各アバランシェフォトダイオードＡＰＤは、主面１Ｎａ側から、第三半導体領域ＰＢであるＰ^＋層、第一半導体領域ＰＡであるＰ層、第二半導体領域ＮＡであるＮ^＋層の順で構成されている。

【0039】

半導体基板５０には、第三半導体領域ＰＢを囲むように、溝１３が形成されている。図５に示されるように、溝１３は、Ｚ軸方向に第一半導体領域ＰＡを貫通して、第二半導体領域ＮＡに到達している。溝１３には、絶縁層１３ａと芯材１３ｂとが配置されている。芯材１３ｂは、高融点金属からなる。芯材１３ｂは、たとえば、タングステンからなる。

【0040】

半導体光検出素子１０は、画素Ｕ毎に、電極パッド１２と、電極Ｅ４とを有している。電極パッド１２は、主面１Ｎａ側に位置しており、電極Ｅ４は、主面１Ｎｂ側に位置している。電極パッド１２と電極Ｅ４とは、貫通電極ＴＥに対応して配置されている。電極パッド１２は、接続部Ｃを通して、電極Ｅ３と電気的に接続されている。電極パッド１２は、電極Ｅ３と貫通電極ＴＥとを電気的に接続している。

【0041】

貫通電極ＴＥは、半導体基板５０を厚み方向（Ｚ軸方向）に貫通している貫通孔ＴＨに配置されている。貫通孔ＴＨには、絶縁層Ｌ１、貫通電極ＴＥ及び絶縁層Ｌ２が配置されている。絶縁層Ｌ１は、貫通孔ＴＨの内周面上に形成されている。貫通電極ＴＥは、絶縁層Ｌ１を介して、貫通孔ＴＨ内に配置されている。絶縁層Ｌ２は、貫通電極ＴＥの内側に形成された空間に配置されている。本実施形態では、貫通電極ＴＥは筒状を呈している。貫通孔ＴＨに配置される部材は、貫通孔ＴＨの内周面側から、絶縁層Ｌ１、貫通電極ＴＥ、絶縁層Ｌ２の順で構成されている。

【0042】

第一半導体領域ＰＡ、第二半導体領域ＮＡ、第三半導体領域ＰＢ、及び溝１３の上には、絶縁層Ｌ３が配置されている。クエンチング抵抗２１及び電極パッド１２は、絶縁層Ｌ３で覆われている。電極Ｅ２，Ｅ３は、絶縁層Ｌ３上に配置されており、絶縁層Ｌ４で覆われている。

【0043】

電極Ｅ４は、主面１Ｎｂ上に、絶縁層Ｌ５を介して配置されている。電極Ｅ４は、貫通電極ＴＥに接続される端部と、バンプ電極ＢＥに接続される端部とを有している。電極Ｅ４は、貫通電極ＴＥとバンプ電極ＢＥとを接続している。電極Ｅ４は、バンプ電極ＢＥに接続される領域を除き、絶縁層Ｌ６で覆われている。

【0044】

電極Ｅ１，Ｅ２，Ｅ３，Ｅ４、電極パッド１２、及び貫通電極ＴＥは、金属からなる。電極Ｅ１，Ｅ２，Ｅ３，Ｅ４、電極パッド１２、及び貫通電極ＴＥは、たとえば、アルミニウム（Ａｌ）からなる。半導体基板５０がＳｉからなる場合には、電極材料として、アルミニウム以外に、たとえば、銅（Ｃｕ）が用いられる。電極Ｅ１，Ｅ２、Ｅ３、Ｅ４、電極パッド１２、及び貫通電極ＴＥは、一体に形成されていてもよい。電極Ｅ１，Ｅ２、Ｅ３、Ｅ４、電極パッド１２、及び貫通電極ＴＥは、たとえば、スパッタ法により形成される。

【0045】

半導体基板５０の材料にＳｉが用いられる場合、Ｐ型不純物にはＩＩＩ族元素（たとえば、Ｂ）が用いられ、Ｎ型不純物にはＶ族元素（たとえば、Ｐ又はＡｓ）が用いられる。半導体の導体型であるＮ型とＰ型とが互いに置換されている素子も、半導体光検出素子１０と同様に、半導体光検出素子として機能する。これらの不純物の添加法には、たとえば、拡散法又はイオン注入法が用いられる。

【0046】

絶縁層Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，１３ａは、たとえば、ＳｉＯ_２、ＳｉＮ、又は樹脂からなる。絶縁層Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，１３ａの形成方法には、熱酸化法、スパッタ法、ＣＶＤ法、又は樹脂コート法が用いられる。

【0047】

搭載基板２０は、バンプ電極ＢＥによって貫通電極ＴＥと電気的に接続されている。各アバランシェフォトダイオードＡＰＤから出力された信号は、電極Ｅ１、クエンチング抵抗２１、電極Ｅ２、電極Ｅ３、電極パッド１２、貫通電極ＴＥ、電極Ｅ４、及びバンプ電極ＢＥを通して、搭載基板２０に導かれる。

【0048】

バンプ電極ＢＥは、不図示のＵＢＭ（Under Bump Metal）を介して、電極Ｅ４に形成される。ＵＢＭは、バンプ電極ＢＥと電気的及び物理的に接続が優れた材料からなる。ＵＢＭは、たとえば、無電解めっき法によって形成される。バンプ電極ＢＥは、たとえば、ハンダボールを搭載する手法、印刷法、又は電解めっきによって形成される。バンプ電極ＢＥは、たとえば、はんだ又はインジウムからなる。

【0049】

次に、図２及び図６を参照して、本実施形態に係る搭載基板の構成を説明する。図６は、光検出装置１の回路構成を示している。

【0050】

図２に示されるように、搭載基板２０は、複数の信号処理部ＳＰを有している。複数の信号処理部ＳＰは、搭載基板２０の主面２０ａ側にＹ軸方向に一次元配列されている。信号処理部ＳＰは、光検出装置１に接続される後段回路に信号を出力する前段階で、対応するアバランシェフォトダイオードＡＰＤからの信号を処理するフロントエンド回路である。

【0051】

後段回路では、後段回路が有する受動素子に起因して、光検出装置１の出力パルスが劣化するおそれがある。信号処理部ＳＰは、各アバランシェフォトダイオードＡＰＤからの出力信号のパルス波形を後段回路に伝達するように構成されている。信号処理部ＳＰは、低インピーダンスであり、かつ、高い周波数応答を有する。信号処理部ＳＰは、各アバランシェフォトダイオードＡＰＤの出力信号の高速な立ち上がりを後段回路に伝える。したがって、光検出装置１の出力パルスの劣化が抑制される。

【0052】

信号処理部ＳＰは、バンプ電極ＢＥに電気的に接続されている入力端を有している。各信号処理部ＳＰには、クエンチング抵抗２１、貫通電極ＴＥ、及びバンプ電極ＢＥを通して、対応する画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤからの出力信号が入力される。各信号処理部ＳＰは、入力された出力信号を処理する。

【0053】

各信号処理部ＳＰは、ゲート接地回路３１と、カレントミラー回路３４と、コンパレータ３５とを有している。本実施形態では、ゲート接地回路３１及びカレントミラー回路３４は、ＮチャンネルＭＯＳ ＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を有している。

【0054】

ゲート接地回路３１は、互いに対応する貫通電極ＴＥとカレントミラー回路３４との間に挿入されている。ゲート接地回路３１は、対応する貫通電極ＴＥを通して、対応する画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤに電気的に接続されている。ゲート接地回路３１が有するＦＥＴのドレインには、対応するバンプ電極ＢＥが電気的に直列接続されている。ゲート接地回路３１には、対応する貫通電極ＴＥを通して、対応する画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤからの出力信号が入力される。ドレインには、バンプ電極ＢＥと並列に、定電流源３２が電気的に接続されている。ゲート接地回路３１が有するＦＥＴのゲートには、電圧源３３が電気的に接続されている。ゲート接地回路３１が有するＦＥＴのソースには、カレントミラー回路３４の入力端子が電気的に接続されている。

【0055】

カレントミラー回路３４は、ゲート接地回路３１と電気的に接続されている。カレントミラー回路３４には、ゲート接地回路３１からの出力信号が入力される。カレントミラー回路３４には、対応する貫通電極ＴＥを通して、複数のアバランシェフォトダイオードＡＰＤが電気的に接続されている。複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応する信号が、カレントミラー回路３４に入力される。カレントミラー回路３４は、入力された複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応する信号を出力する。

【0056】

カレントミラー回路３４は、互いに対となるＮチャンネルＭＯＳ ＦＥＴ３４ａ，３４ｂを含む。ＦＥＴ３４ａのドレインに、ゲート接地回路３１の出力端子が電気的に接続されている。ＦＥＴ３４ａのドレイン及びゲートは短絡している。ＦＥＴ３４ａのゲートは、ＦＥＴ３４ｂのゲートと電気的に接続されている。ＦＥＴ３４ａ及びＦＥＴ３４ｂのソースは、接地されている。ＦＥＴ３４ｂのドレインは、抵抗３４ｃ及びコンパレータ３５の入力端子に電気的に接続されている。抵抗３４ｃは、コンパレータ３５の入力端子と並列に、ＦＥＴ３４ｂのドレインに電気的に接続されている。抵抗３４ｃは、ＦＥＴ３４ｂのドレインと電気的に接続されている端部と、接地されている端部とを有している。

【0057】

コンパレータ３５は、第一及び第二入力端子と、出力端子とを有している。コンパレータ３５の第一入力端子は、カレントミラー回路３４の出力端子（ＦＥＴ３４ｂのドレイン）に電気的に接続されている。コンパレータ３５には、カレントミラー回路３４の出力信号が入力される。コンパレータ３５の第二入力端子には、可変電圧源３６が電気的に接続されている。コンパレータ３５の電源端子３５ａには、電圧源が電気的に接続されている。コンパレータ３５は、１つの画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応するデジタル信号を出力端子から出力する。

【0058】

各アバランシェフォトダイオードＡＰＤにおいて、Ｎ型とＰ型とが互いに置換されている場合、各信号処理部ＳＰは、図７に示された回路構成を備えていてもよい。この場合、アバランシェフォトダイオードＡＰＤの極性が貫通電極ＴＥに対して反転する。信号処理部ＳＰは、カレントミラー回路３４に代えて、カレントミラー回路４４を有している。カレントミラー回路４４は、互いに対となるＰチャンネルＭＯＳ ＦＥＴ４４ａ，４４ｂを有している。信号処理部ＳＰは、ゲート接地回路３１に代えて、ゲート接地回路４１を有している。ゲート接地回路４１は、ＰチャンネルＭＯＳ ＦＥＴを有している。

【0059】

ゲート接地回路４１が有するＦＥＴのドレインには、対応するバンプ電極ＢＥが電気的に直列接続されている。ゲート接地回路４１は、対応する貫通電極ＴＥを通して、対応する画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤに電気的に接続されている。ゲート接地回路４１には、対応する貫通電極ＴＥを通して、対応する画素Ｕが有する複数のアバランシェフォトダイオードＡＰＤからの出力信号が入力される。ドレインには、バンプ電極ＢＥと並列に、定電流源４２が電気的に接続されている。定電流源４２と定電流源３２とは、電流の向きが逆である。ゲート接地回路４１が有するＦＥＴのゲートには、電圧源３３が電気的に接続されている。ゲート接地回路４１が有するＦＥＴのソースには、カレントミラー回路４４の入力端子が電気的に接続されている。

【0060】

カレントミラー回路４４は、ゲート接地回路４１と電気的に接続されている。カレントミラー回路４４には、ゲート接地回路４１からの出力信号が入力される。カレントミラー回路４４には、対応する貫通電極ＴＥを通して、複数のアバランシェフォトダイオードＡＰＤが電気的に接続されている。複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応する信号が、カレントミラー回路４４に入力される。カレントミラー回路４４は、入力された複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応する信号を出力する。

【0061】

ＦＥＴ４４ａのドレインに、ゲート接地回路４１の出力端子が電気的に接続されている。ＦＥＴ４４ａのドレイン及びゲートは短絡している。ＦＥＴ４４ａのゲートは、ＦＥＴ４４ｂのゲートと電気的に接続されている。ＦＥＴ４４ａ及びＦＥＴ４４ｂのソースは、接地されている。ＦＥＴ４４ｂのドレインは、抵抗４４ｃ及びコンパレータ３５の入力端子に電気的に接続されている。抵抗４４ｃは、コンパレータ３５の入力端子と並列に、ＦＥＴ４４ｂのドレインに電気的に接続されている。抵抗４４ｃは、ＦＥＴ４４ｂのドレインと電気的に接続されている端部と、接地されている端部とを有している。

【0062】

再び図６を参照して、本実施形態に係る光検出装置１の動作を説明する。

【0063】

半導体光検出素子１０では、各アバランシェフォトダイオードＡＰＤがガイガーモードで動作する。ガイガーモードでは、アバランシェフォトダイオードＡＰＤのブレークダウン電圧よりも大きな逆方向電圧（逆バイアス電圧）がアバランシェフォトダイオードＡＰＤのアノードとカソードとの間に印加される。本実施形態では、アノードは第一半導体領域ＰＡであり、カソードは第二半導体領域ＮＡである。第二半導体領域ＮＡは、半導体基板５０の裏面側に配置された電極（図示省略）に電気的に接続されている。第一半導体領域ＰＡは、第三半導体領域ＰＢを通して、電極Ｅ１に電気的に接続されている。たとえば、第一半導体領域ＰＡにはマイナス電位が印加され、第二半導体領域ＮＡにはプラス電位が印加される。これらの電位の極性は相対的なものである。

【0064】

アバランシェフォトダイオードＡＰＤに光（フォトン）が入射すると、半導体基板内部で光電変換が行われて光電子が発生する。第一半導体領域ＰＡのＰＮ接合界面の近傍領域において、アバランシェ増倍が行われ、増幅された電子群は、電極Ｅ１、クエンチング抵抗２１、電極Ｅ２、電極Ｅ３、貫通電極ＴＥ、及びバンプ電極ＢＥを通して、搭載基板２０に流れる。すなわち、半導体光検出素子１０のいずれかの受光領域Ｓに光（フォトン）が入射すると、発生した光電子が増倍され、増倍された光電子による信号がバンプ電極ＢＥから取り出されて、対応する信号処理部ＳＰに入力される。信号処理部ＳＰは、入力された信号に対応するデジタルパルス信号を出力端子から出力する。

【0065】

以上説明したように、光検出装置１では、各信号処理部ＳＰが、ゲート接地回路３１，４１と、カレントミラー回路３４，４４とを有している。ゲート接地回路３１，４１は、対応する画素Ｕが含む複数のアバランシェフォトダイオードＡＰＤが電気的に接続されている。カレントミラー回路３４，４４は、対応するゲート接地回路３１，４１に電気的に接続されていると共に、複数のアバランシェフォトダイオードＡＰＤからの出力信号に対応する信号を出力する。

【0066】

ゲート接地回路３１，４１の入力インピーダンスは、ゲート接地回路以外の読み出し回路の入力インピーダンスに比べて低い。したがって、ゲート接地回路３１，４１は、ガイガーモードで動作する各アバランシェフォトダイオードＡＰＤからの出力信号の立ち上がりの急峻さをカレントミラー回路３４，４４に正確に伝達する。カレントミラー回路３４，４４は、オペアンプ回路に比して、省電力であり、かつ、応答速度が速く、入力信号の情報を正確に伝達する。入力信号の情報は、たとえば、信号波形を含む。したがって、各信号処理部ＳＰは、アバランシェフォトダイオードＡＰＤからの出力信号の立ち上がりの急峻さをより一層正確に、かつ、省電力で伝達する。この結果、光検出装置１は、一次元配列されている複数の画素Ｕを備え、高精度かつ省電力で微弱光を検出する。光検出装置１では、各画素Ｕが、ガイガーモードで動作する複数のアバランシェフォトダイオードＡＰＤを含んでいる。ガイガーモードで動作する複数のアバランシェフォトダイオードＡＰＤは、カレントミラー回路３４，４４に電気的に接続されている。したがって、光検出装置１では、消費電力の増加が抑えられていると共に、光検出装置１は高い周波数特性を有する。また、光検出装置１では、光検出特性（光検出感度、時間分解能、空間分解能）の向上と高いダイナミックレンジの実現とが両立される。光検出装置１では、各画素Ｕが、ガイガーモードで動作する複数のアバランシェフォトダイオードＡＰＤを含んでいるので、光検出装置１は、ダイナミックレンを有する。すなわち、光検出装置１は、画素Ｕから出力された信号に基づいて、複数のフォトンが識別される。これに対し、各画素Ｕが一つのアバランシェフォトダイオードＡＰＤのみを有している光検出装置、すなわち、各画素Ｕが単一光子アバランシェダイオード（ＳＰＡＤ）からなる光検出装置では、ダイナミックレンジを有さない。高精度とは、たとえば、信号のＳ／Ｎが高く、かつ、微弱な信号が検出されることを意味すると共に、時間分解能が高いことを意味する。

【0067】

各信号処理部ＳＰは、コンパレータ３５を有している。コンパレータ３５には、カレントミラー回路３４，４４からの出力信号が入力される。したがって、各信号処理部ＳＰは、コンパレータ３５に入力された信号のうち、所望のパルス波高を有する信号を検出する。コンパレータ３５により、たとえば、ダークカウントなどのノイズが適切に除去される。本実施形態では、コンパレータ３５の第二入力端子には、可変電圧源３６が接続されている。可変電圧源３６により、第二入力端子に印加される電圧が適切に調整される。したがって、信号処理部ＳＰでは、環境光に応じてノイズのパルス波高が変化する場合でも、目的の信号が検出される。目的の信号は、ノイズの波高を上回る波高値を有する。

【0068】

光検出装置１は、半導体基板５０と分離している搭載基板２０（回路基板）を備えている。複数の信号処理部ＳＰは、搭載基板２０に配置されている。半導体基板５０と搭載基板２０とが分離している場合、半導体基板５０と搭載基板２０とは、それぞれに適したプロセスで製造され得る。したがって、本実施形態では、各基板２０，５０の特性及び歩留まりの向上が両立する。

【0069】

複数のアバランシェフォトダイオードＡＰＤは、貫通電極ＴＥを通して、搭載基板２０に配置されている信号処理部ＳＰに電気的に接続されている。したがって、光検出装置１は、複数のアバランシェフォトダイオードがボンディングワイヤを通して信号処理部に電気的に接続されている構成に比して、寄生インダクタンス及び寄生容量を低減すると共に時間応答性を向上させる。

【0070】

半導体光検出素子１０は、一次元配列されている画素Ｕ毎に、ガイガーモードで動作する複数のアバランシェフォトダイオードＡＰＤを有している。アバランシェフォトダイオードＡＰＤは内部増倍機能を有しているので、画素Ｕの受光面積が比較的小さい場合でも、シングルフォトンなどの微弱光を検出する。したがって、本実施形態では、受光面積が小さい画素Ｕを備える半導体光検出素子１０が実現される。半導体光検出素子１０では、１つの半導体基板５０に複数の画素Ｕが一次元配列されていると共に、画素ＵのピッチＷＵが１０～５００μｍである。すなわち、半導体光検出素子１０では、受光面積が小さい複数の画素Ｕが挟ピッチで配列されているので、半導体光検出素子１０（光検出装置１）は、背景光を受光し難い。光検出装置１では、検出対象の微弱光の受光量に対する背景光の受光量の割合が小さいので、一つの画素Ｕあたりの背景光の成分が少ない。背景光は、微弱光に対するノイズである。

【0071】

半導体基板５０に配置された画素Ｕ間のピッチＷＵが大きい場合、ピッチＷＵが小さい場合に比して、画素Ｕ間で、アバランシェフォトダイオードＡＰＤをガイガーモードで動作させるために要求されるブレークダウン電圧がばらつく傾向がある。アバランシェフォトダイオードＡＰＤで要求されるブレークダウン電圧が画素Ｕ間で異なっている場合、以下の事象が生じるおそれがある。均一な電圧が各画素Ｕに印加された場合、アバランシェフォトダイオードＡＰＤのゲインが画素Ｕ毎に異なる。したがって、画素Ｕ毎に、検出効率及びダークカウントレートなどの特性が異なる。

【0072】

光検出装置１では、画素Ｕ間のピッチＷＵが比較的小さいので、画素Ｕ間でのブレークダウン電圧のばらつきが少ない。したがって、均一な電圧が各画素Ｕに印加された場合でも、画素Ｕ間でのアバランシェフォトダイオードＡＰＤのゲインのばらつきが少ない。すなわち、画素Ｕ間で、ブレークダウン電圧及びダークカウントレートなどの特性が均質であるので、光検出装置１では、一次元配列されている複数の画素Ｕ全体での微弱光の検出効率が均質である。

【0073】

光検出装置１は、以下の比較対象の光検出装置に比して、画素が配置されている領域の面積が狭いので、背景光が受光され難く、かつ、ブレークダウン電圧のばらつきが小さい。比較対象の光検出装置では、複数の画素が二次元配列されており、複数の画素が配置されている領域のＹ軸方向での幅が光検出装置１での幅と同じである。光検出装置１は、たとえば、複数の画素Ｕが一次元配列された方向と直交する方向（Ｘ軸方向）に走査された場合、結果的に、上述した比較対象の光検出装置と同様の検出範囲を有する。したがって、光検出装置１は、画素が二次元配列されている光検出装置と同様の検出範囲で、微弱光を高精度に検出することが可能である。

【0074】

半導体基板５０には、溝１３が、Ｚ軸方向から見て各受光領域Ｓの全周を囲むように形成されている。したがって、隣り合うアバランシェフォトダイオードＡＰＤ間の干渉が防止される。たとえば、ガイガーモードで動作するアバランシェフォトダイオードでは、なだれ増倍に続くキャリアの再結合による発光が起こり得る。アバランシェフォトダイオードＡＰＤは、隣に位置するアバランシェフォトダイオードＡＰＤが発した光を受光するおそれがある。光検出装置１では、溝１３により、アバランシェフォトダイオードＡＰＤが発した光が、隣に位置するアバランシェフォトダイオードＡＰＤに伝わることが抑制される。

【0075】

以上、本発明の好適な実施形態及び変形例について説明してきたが、本発明は必ずしも上述した実施形態及び変形例に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

【0076】

上述した実施形態では、半導体基板５０に貫通電極ＴＥが配置されており、複数のアバランシェフォトダイオードＡＰＤは、貫通電極ＴＥを通して、搭載基板２０に配置されている信号処理部ＳＰと電気的に接続されている。複数のアバランシェフォトダイオードＡＰＤは、貫通電極ＴＥではなく、ボンディングワイヤを通して、対応する信号処理部ＳＰと電気的に接続されていてもよい。この場合、図８に示されるように、貫通電極ＴＥの代わりに、ボンディングパッドＰが、半導体基板５０の主面１Ｎａ側に配置される。図８に示されている複数の画素ＵのピッチＷＵは、１００～５００μｍである。

【0077】

光検出装置１は、図９に示されるように、信号処理部ＳＰ毎に、第一回路Ｃ１と第二回路Ｃ２とを有していてもよい。第一回路Ｃ１と第二回路Ｃ２とは、対応する信号処理部ＳＰと電気的に接続されている。光検出装置１は、複数の第一回路Ｃ１と、複数の第二回路Ｃ２とを有している。複数の第一回路Ｃ１と複数の第二回路Ｃ２とは、たとえば、搭載基板２０に配置されている。搭載基板２０は、対応するボンディングパッドＰと、ワイヤボンディングされる複数のボンディングパッドＰ１を有している。複数のボンディングパッドＰ１は、対応する信号処理部ＳＰと電気的に接続されている。各第一回路Ｃ１は、信号処理部ＳＰ（カレントミラー回路３４，４４）からの出力信号（電流信号）の強度（大きさ）を記録する。すなわち、第一回路Ｃ１は、対応する画素Ｕから出力された信号の大きさ（高さ）を記録する。各第一回路Ｃ１は、たとえば、チャージポンプを有している。各第二回路Ｃ２は、信号処理部ＳＰ（コンパレータ３５）からの出力信号に基づいて、信号処理部ＳＰから信号が出力された時刻を記録する。すなわち、第二回路Ｃ２は、対応する画素Ｕに光が入射し、当該画素Ｕから信号が出力された時刻が記録される。各第二回路Ｃ２は、時間－デジタル変換器（ＴＤＣ）を有している。図９に示された搭載基板２０は、たとえば、ＬｉＤＥＲに適用される光検出装置１に備えられる。

【0078】

光検出装置１は、上述したように、ダイナミックレンジを有している。すなわち、画素Ｕから出力された信号によって、一つのイベントにおいて、複数のフォトンが入射した場合でも、入射したフォトンの数が識別される。したがって、光検出装置１では、背景光と信号光との弁別が可能である。また、光検出装置１では、タイムウォークの補正が可能である。タイムウォークは、以下の事象である。画素Ｕから出力された信号の波形、すなわち、信号処理部ＳＰに入力される信号の波形は、当該信号の高さ（大きさ）によって変化する。信号処理部ＳＰに入力された信号が所定の閾値（波高）と比較される場合、信号の高さが大きい場合、信号の高さが小さい場合に比して、所定の閾値に到達する時刻（以下、「到達時刻」と称する）が早い。すなわち、信号の高さによって、到達時刻にズレが生じる。この事象がタイムウォークである。一つのイベントにおいて、画素Ｕに入射したフォトンの数が多いほど、画素Ｕから出力される信号の高さが大きくなる。したがって、光検出装置１では、一つのイベント毎に入射したフォトンの数が識別されるので、フォトンの数に基づいて、到達時刻を補正すること、すなわち、タイムウォークの補正が可能である。この場合、光検出装置１では、時間分解能が向上する。

【0079】

複数の信号処理部ＳＰは、半導体基板５０に配置されていてもよい。たとえば、互いに対応する画素Ｕ（複数のアバランシェフォトダイオードＡＰＤ）と信号処理部ＳＰとの電気的な接続に貫通電極ＴＥが用いられない場合、複数の信号処理部ＳＰは、複数の画素Ｕが配列されている半導体基板５０に配置されていてもよく、半導体基板５０と分離している回路基板に配置されていてもよい。複数の信号処理部ＳＰが半導体基板５０に配置される場合、光検出装置１の製造工程が減るので、光検出装置１の生産性が向上する。複数の信号処理部ＳＰが半導体基板５０と分離している回路基板に配置される場合、上述したように、各基板は、それぞれに適したプロセスで製造され得る。この場合、各基板の特性及び歩留まりの向上が両立する。複数の信号処理部ＳＰが半導体基板５０に配置されている場合、複数の第一回路Ｃ１と複数の第二回路Ｃ２も半導体基板５０に配置されていてもよい。

【0080】

たとえば、光検出装置１がコンパレータ３５を備えているが、これに限られない。光検出装置１は、コンパレータ３５の代わりに、インバータを備えていてもよい。この場合、カレントミラー回路３４，４４からの出力信号がインバータに入力される。光検出装置１がインバータを備える場合、光検出装置１（信号処理部ＳＰ）は、固定されたパルス波高以下のノイズが除去された所望の信号を検出する。

【0081】

ゲート接地回路３１，４１は、ＮチャンネルＭＯＳ ＦＥＴとＰチャンネルＭＯＳ ＦＥＴとのいずれを有していてもよい。

【0082】

カレントミラー回路３４が有するＦＥＴ３４ａ，３４ｂのサイズは、互いに異なってもよい。カレントミラー回路４４が有するＦＥＴ４４ａ，４４ｂのサイズも、互いに異なってもよい。互いに対となるＦＥＴ３４ａ，３４ｂ，４４ａ，４４ｂのサイズが異なる場合、各アバランシェフォトダイオードＡＰＤからの出力信号の立ち上がりの急峻さが保たれると共に、出力が増幅され得る。ＦＥＴのサイズは、ゲート長を意味する。

【0083】

上述した実施形態では、溝１３は、受光領域Ｓ毎に半導体基板５０に形成されている。溝１３の一部は、隣り合う受光領域Ｓの間で共有されてもよい。半導体基板５０には、溝１３が形成されていなくてもよい。クエンチング抵抗２１、電極パッド１２、及び電極Ｅ２，Ｅ３は、一つの絶縁層で覆われていてもよい。電極Ｅ２と電極パッド１２とが直接的に接続されていてもよい。貫通孔ＴＨに、絶縁層Ｌ２が配置されていなくてもよい。この場合、貫通電極ＴＥは、柱体状又は錐台状を呈していてもよい。

【0084】

上述した実施形態では、アバランシェフォトダイオードＡＰＤの一つの層構造が示されているが、アバランシェフォトダイオードＡＰＤの層構造はこれに限定されない。たとえば、第一半導体領域ＰＡと第三半導体領域ＰＢとが、互いに異なる導電型を有していてもよい。この場合、ＰＮ接合は、第一半導体領域ＰＡと第三半導体領域ＰＢとによって形成される。たとえば、第二半導体領域ＮＡは、不純物濃度が互いに異なる複数の半導体領域で構成されていてもよい。たとえば、アバランシェフォトダイオードＡＰＤは、第１導電型（たとえばＰ型）の半導体領域と、当該第１導電型の半導体領域内に位置し、かつ、当該第１導電型の半導体領域とｐｎ接合を形成する第２導電型（たとえばＮ型）の半導体領域と、を有していてもよい。本構成では、第２導電型の半導体領域が、受光領域である。

【産業上の利用可能性】

【0085】

本発明は、微弱光を検出する光検出装置に利用することができる。

【符号の説明】

【0086】

１…光検出装置、１０…半導体光検出素子、２０…搭載基板、２１…クエンチング抵抗、３１，４１…ゲート接地回路、３４，４４…カレントミラー回路、３５…コンパレータ、５０…半導体基板、１Ｎａ，１Ｎｂ、２０ａ…主面、ＡＰＤ…アバランシェフォトダイオード、Ｓ…受光領域、Ｕ…画素、ＴＥ…貫通電極、ＳＰ…信号処理部。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】