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特開2022-46349真空チャネル電界効果トランジスタ、その製造方法及び半導体装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022046349
(43)【公開日】2022-03-23
(54)【発明の名称】真空チャネル電界効果トランジスタ、その製造方法及び半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20220315BHJP
H01L 29/66 20060101ALI20220315BHJP
H01J 21/10 20060101ALI20220315BHJP
H01J 19/24 20060101ALI20220315BHJP
H01J 9/02 20060101ALI20220315BHJP
【ＦＩ】
H01L29/78 301X
H01L29/66 E
H01J21/10
H01J19/24
H01J9/02 A
【審査請求】有
【請求項の数】25
【出願形態】ＯＬ
(21)【出願番号】P 2020152350
(22)【出願日】2020-09-10
(11)【特許番号】
(45)【特許公報発行日】2021-01-27
(71)【出願人】
【識別番号】598100221
【氏名又は名称】安藤 善文
(71)【出願人】
【識別番号】520351071
【氏名又は名称】安藤 里江子
(71)【出願人】
【識別番号】520351082
【氏名又は名称】野口 由紀子
(71)【出願人】
【識別番号】520351093
【氏名又は名称】高平 永美子
(74)【代理人】
【識別番号】110002675
【氏名又は名称】特許業務法人ドライト国際特許事務所
(72)【発明者】
【氏名】安藤 善文
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA29
5F140AB03
5F140AC01
5F140AC16
5F140AC36
5F140BA01
5F140BB03
5F140BB06
5F140BE07
5F140BE09
5F140BE10
5F140BF04
5F140BF05
5F140BF07
5F140BF54
5F140BG28
5F140BH30
5F140BJ04
5F140BJ05
5F140BK13
5F140BK29
5F140CC03
5F140CC08
5F140CE07
(57)【要約】
【課題】ソース・ドレイン間電流を増大させることができる真空チャネル電界効果トランジスタ及びその製造方法、半導体装置を提供する。
【解決手段】
真空チャネル電界効果トランジスタ１００は、ｐ型半導体基板１上に設けられた第１絶縁膜２と、第１絶縁膜２上に設けられたゲート電極３と、ゲート電極３上に設けられた第２絶縁膜４と、第２絶縁膜４上に設けられたドレイン電極７と、ｐ型半導体基板１の表面に、第１絶縁膜２、ゲート電極３及び第２絶縁膜４の側面を含む側壁に接して設けられたｎ＋不純物拡散層６とを有している。ｎ＋不純物拡散層６、ゲート電極３及びドレイン電極７に所定の電圧を印加することによって、ｎ＋不純物拡散層６の電荷キャリアが、側壁に面する真空中又は空気中をドレイン電極７に移動することにより、ソース・ドレイン間電流を増大させることができる。
【選択図】図１
【解決手段】
真空チャネル電界効果トランジスタ１００は、ｐ型半導体基板１上に設けられた第１絶縁膜２と、第１絶縁膜２上に設けられたゲート電極３と、ゲート電極３上に設けられた第２絶縁膜４と、第２絶縁膜４上に設けられたドレイン電極７と、ｐ型半導体基板１の表面に、第１絶縁膜２、ゲート電極３及び第２絶縁膜４の側面を含む側壁に接して設けられたｎ＋不純物拡散層６とを有している。ｎ＋不純物拡散層６、ゲート電極３及びドレイン電極７に所定の電圧を印加することによって、ｎ＋不純物拡散層６の電荷キャリアが、側壁に面する真空中又は空気中をドレイン電極７に移動することにより、ソース・ドレイン間電流を増大させることができる。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられたゲート電極と、
前記ゲート電極上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられたドレイン電極と、
前記半導体基板の表面に、前記第１絶縁膜、前記ゲート電極及び前記第２絶縁膜の側面を含む側壁に接して設けられた不純物拡散層と、を備え、
前記不純物拡散層、前記ゲート電極及び前記ドレイン電極に所定の電圧を印加することにより、前記不純物拡散層の電荷キャリアが前記側壁に面する真空中又は空気中を前記ドレイン電極に移動する
ことを特徴とする真空チャネル電界効果トランジスタ。
前記半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられたゲート電極と、
前記ゲート電極上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられたドレイン電極と、
前記半導体基板の表面に、前記第１絶縁膜、前記ゲート電極及び前記第２絶縁膜の側面を含む側壁に接して設けられた不純物拡散層と、を備え、
前記不純物拡散層、前記ゲート電極及び前記ドレイン電極に所定の電圧を印加することにより、前記不純物拡散層の電荷キャリアが前記側壁に面する真空中又は空気中を前記ドレイン電極に移動する
ことを特徴とする真空チャネル電界効果トランジスタ。
【請求項2】
前記不純物拡散層がｎ型不純物拡散層であり、前記電荷キャリアが電子であることを特徴とする請求項１に記載の真空チャネル電界効果トランジスタ。
【請求項3】
前記ｎ型不純物拡散層に所定の負電圧又はＧＮＤ電圧を印加し、前記ゲート電極及び前記ドレイン電極に所定の正電圧を印加することにより、前記ｎ型不純物拡散層の前記電子が前記側壁に面する前記真空中又は空気中を前記ドレイン電極に移動することを特徴とする請求項２に記載の真空チャネル電界効果トランジスタ。
【請求項4】
前記不純物拡散層がｐ型不純物拡散層であり、前記電荷キャリアが正孔であることを特徴とする請求項１に記載の真空チャネル電界効果トランジスタ。
【請求項5】
前記ｐ型不純物拡散層に所定の正電圧又はＧＮＤ電圧を印加し、前記ゲート電極及び前記ドレイン電極に所定の負電圧を印加することにより、前記ｐ型不純物拡散層の前記正孔が、前記側壁が面する前記真空中又は空気中を前記ドレイン電極に移動することを特徴とする請求項４に記載の真空チャネル電界効果トランジスタ。
【請求項6】
前記不純物拡散層が前記第１絶縁膜の底部に接していることを特徴とする請求項１～５のいずれか１項に記載の真空チャネル電界効果トランジスタ。
【請求項7】
前記電荷キャリアが、前記第１絶縁膜に接している前記半導体基板の表面に形成された反転層の電荷キャリアを含み、前記反転層が前記不純物拡散層と接続していることを特徴とする請求項１～６のいずれか１項に記載の真空チャネル電界効果トランジスタ。
【請求項8】
前記側壁を少なくとも２つ以上含むことを特徴とする請求項１～７のいずれか１項に記載の真空チャネル電界効果トランジスタ。
【請求項9】
前記ゲート電極の少なくとも前記側壁に含まれる前記側面が絶縁膜で覆われていることを特徴とする請求項１～８のいずれか１項に記載の真空チャネル電界効果トランジスタ。
【請求項10】
前記ドレイン電極が前記側壁よりも前記不純物拡散層側に延在することを特徴とする請求項１～９のいずれか１項に記載の真空チャネル電界効果トランジスタ。
【請求項11】
前記ドレイン電極が前記側壁に面する真空又は空気の空間の上部全体を覆っていることを特徴とする請求項１～１０のいずれか１項に記載の真空チャネル電界効果トランジスタ。
【請求項12】
前記第１絶縁膜の厚さは前記第２絶縁膜の厚さよりも薄いことを特徴とする請求項１～１１のいずれか１項に記載の真空チャネル電界効果トランジスタ。
【請求項13】
前記第２絶縁膜が、前記半導体基板の表面と前記ドレイン電極の底面との間に設けられ、且つ、前記不純物拡散層に接していない側の前記第１絶縁膜及び前記ゲート電極の側面を含む側壁に隣接して設けられていることを特徴とする請求項１～１２のいずれか１項に記載の真空チャネル電界効果トランジスタ。
【請求項14】
前記第１絶縁膜及び前記第２絶縁膜がシリコン酸化膜又はシリコン窒化膜を含むことを特徴とする請求項１～１３のいずれか１項に記載の真空チャネル電界効果トランジスタ。
【請求項15】
前記真空チャネル電界効果トランジスタの側面方向及び上面方向の空間を外気と遮断する絶縁膜をさらに備えることを特徴とする請求項１～１４のいずれか１項に記載の真空チャネル電界効果トランジスタ。
【請求項16】
半導体基板と、
前記半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられたゲート電極と、
前記ゲート電極上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられたドレイン電極と、
前記半導体基板の表面に、前記第１絶縁膜、前記ゲート電極及び前記第２絶縁膜の側面を含む側壁に接して設けられた不純物拡散層と、を備え、
前記不純物拡散層、前記ゲート電極及び前記ドレイン電極に所定の電圧を印加することにより、前記不純物拡散層の電荷キャリアが前記側壁に面する真空中又は空気中を前記ドレイン電極に移動する複数の電界効果トランジスタを有し、
前記複数の電界効果トランジスタは、前記不純物拡散層がｎ型不純物拡散層であり、前記電荷キャリアが電子であるｎ型電界効果トランジスタと、前記不純物拡散層がｐ型不純物拡散層であり、前記電荷キャリアが正孔であるｐ型電界効果トランジスタとを含む
ことを特徴とする半導体装置。
前記半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられたゲート電極と、
前記ゲート電極上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられたドレイン電極と、
前記半導体基板の表面に、前記第１絶縁膜、前記ゲート電極及び前記第２絶縁膜の側面を含む側壁に接して設けられた不純物拡散層と、を備え、
前記不純物拡散層、前記ゲート電極及び前記ドレイン電極に所定の電圧を印加することにより、前記不純物拡散層の電荷キャリアが前記側壁に面する真空中又は空気中を前記ドレイン電極に移動する複数の電界効果トランジスタを有し、
前記複数の電界効果トランジスタは、前記不純物拡散層がｎ型不純物拡散層であり、前記電荷キャリアが電子であるｎ型電界効果トランジスタと、前記不純物拡散層がｐ型不純物拡散層であり、前記電荷キャリアが正孔であるｐ型電界効果トランジスタとを含む
ことを特徴とする半導体装置。
【請求項17】
前記半導体装置は相補型インバータ回路であり、前記ｎ型電界効果トランジスタの前記ゲート電極と前記ｐ型電界効果トランジスタの前記ゲート電極とが接続され、前記ｎ型電界効果トランジスタの前記ドレイン電極と前記ｐ型電界効果トランジスタの前記ドレイン電極とが接続され、前記ｎ型不純物拡散層が前記ｎ型電界効果トランジスタのソース電極であり、前記ｐ型不純物拡散層が前記ｐ型電界効果トランジスタのソース電極である
ことを特徴とする請求項１６に記載の半導体装置。
ことを特徴とする請求項１６に記載の半導体装置。
【請求項18】
前記半導体基板がＳＯＩ基板であることを特徴とする請求項１６又は１７に記載の半導体装置。
【請求項19】
半導体基板と、
前記半導体基板上に、前記半導体基板の表面に対して垂直方向に板状に設けられたソース電極と、
前記半導体基板の表面に対して垂直方向に板状に設けられ、真空又は空気を介して前記ソース電極と対向して設けられたドレイン電極と、
前記半導体基板の表面に対して垂直方向に板状に設けられ、前記ソース電極と前記ドレイン電極との間の前記真空又は空気に面して設けられたゲート電極と、を備え、
前記ソース電極、前記ゲート電極及び前記ドレイン電極に所定の電圧を印加することにより、前記ソース電極の電荷キャリアが、前記真空中又は空気中を前記ドレイン電極に移動する
ことを特徴とする真空チャネル電界効果トランジスタ。
前記半導体基板上に、前記半導体基板の表面に対して垂直方向に板状に設けられたソース電極と、
前記半導体基板の表面に対して垂直方向に板状に設けられ、真空又は空気を介して前記ソース電極と対向して設けられたドレイン電極と、
前記半導体基板の表面に対して垂直方向に板状に設けられ、前記ソース電極と前記ドレイン電極との間の前記真空又は空気に面して設けられたゲート電極と、を備え、
前記ソース電極、前記ゲート電極及び前記ドレイン電極に所定の電圧を印加することにより、前記ソース電極の電荷キャリアが、前記真空中又は空気中を前記ドレイン電極に移動する
ことを特徴とする真空チャネル電界効果トランジスタ。
【請求項20】
前記ソース電極の表面にｎ型不純物拡散層を有し、前記ｎ型不純物拡散層に所定の負電圧又はＧＮＤ電圧を印加し、前記ゲート電極及び前記ドレイン電極に所定の正電圧を印加することにより、前記ｎ型不純物拡散層の電子が前記真空中又は空気中を前記ドレイン電極に移動することを特徴とする請求項１９に記載の真空チャネル電界効果トランジスタ。
【請求項21】
前記ソース電極の表面にｐ型不純物拡散層を有し、前記ｐ型不純物拡散層に所定の正電圧又はＧＮＤ電圧を印加し、前記ゲート電極及び前記ドレイン電極に所定の負電圧を印加することにより、前記ｐ型不純物拡散層の正孔が前記真空中又は空気中を前記ドレイン電極に移動することを特徴とする請求項１９に記載の真空チャネル電界効果トランジスタ。
【請求項22】
半導体基板に第１絶縁膜を形成する工程と、
前記第１絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に第２絶縁膜を形成する工程と、
前記第１絶縁膜、前記ゲート電極及び前記第２絶縁膜の側面を含む側壁を形成する工程と、
前記側壁に接した前記半導体基板の表面に不純物拡散層を形成する工程と、
前記第２絶縁膜上にドレイン電極を形成する工程と
を含むことを特徴とする真空チャネル電界効果トランジスタの製造方法。
前記第１絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に第２絶縁膜を形成する工程と、
前記第１絶縁膜、前記ゲート電極及び前記第２絶縁膜の側面を含む側壁を形成する工程と、
前記側壁に接した前記半導体基板の表面に不純物拡散層を形成する工程と、
前記第２絶縁膜上にドレイン電極を形成する工程と
を含むことを特徴とする真空チャネル電界効果トランジスタの製造方法。
【請求項23】
前記不純物拡散層がｎ型不純物拡散層であることを特徴とする請求項２２に記載の真空チャネル電界効果トランジスタの製造方法。
【請求項24】
前記不純物拡散層がｐ型不純物拡散層であることを特徴とする請求項２２に記載の真空チャネル電界効果トランジスタの製造方法。
【請求項25】
前記側壁を形成する工程に続いて、少なくとも前記ゲート電極の前記側壁に含まれる前記側面に絶縁膜を形成する工程を更に含むことを特徴とする請求項２２～２４のいずれか１項に記載の真空チャネル電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、真空チャネル電界効果トランジスタ及びその製造方法、半導体装置に関する。
【背景技術】
【0002】
高速動作に適した電界効果トランジスタ（Field Effect Transistor、以下、ＦＥＴと称することがある）として、真空を電荷キャリアの媒体として利用する真空チャネルＦＥＴが知られている（例えば、非特許文献１、２を参照）。
【0003】
非特許文献１には、ソース電極と、ソース電極上に順次形成されたシリコン酸化膜と、ゲート電極と、シリコン酸化膜と、ドレイン電極とを有し、ソース電極の側壁から電荷キャリアを真空に放出する真空チャネルＦＥＴが開示されている。ソース電極は、ｎ型ＦＥＴの場合はｐ型シリコン基板で構成され、ゲート電圧及びソース・ドレイン間電圧によって、ソース電極とソース電極上のシリコン酸化膜との界面付近に誘起された２ＤＥＳ（２次元電子系）及び反転層の電子がソース電極の側壁から真空に放出され、ドレイン電極に到達することで、ソース・ドレイン間に電流が流れる。
【0004】
非特許文献２には、アノード電極と、アノード電極上に順次形成されたシリコン酸化膜と、ゲート電極と、シリコン酸化膜と、カソード電極とを有し、カソード電極の側壁から電子を真空に放出する真空チャネルＦＥＴが開示されている。カソード電極の側壁から真空への電子の放出は、ゲート電圧及びカソード・アノード間電圧によって生じるＦＮトンネリングによって行われる。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】Siwapon Srisonphan, Yun Suk Jung, and Hong Koo Kim, "Metal-oxide-semiconductor field-effect transistor with a vacuum channel," NATURE NANOTECHNOLOGY,VOL7,AUGUST 2012
【非特許文献2】Fatemeh Kohani Khoshkbijari, and Mohammad Javad Sharifi, "Reducing the gate current in vacuum channel field-emission transistors using a finger gate," Journal of Computational Electronics (2020) 19 : 263-270
【発明の概要】
【発明が解決しようとする課題】
【0006】
真空チャネルＦＥＴにおいては、オン動作時のソース・ドレイン間電流を増大させることが望まれている。しかしながら、上記非特許文献１、２のような真空チャネルＦＥＴにおいては、ソース電極又はカソード電極から真空中に電子を放出する際に、ソース電極又はカソード電極の側壁部分からのみ電子を放出する構造となっているため、ソース・ドレイン間電流を増大させることが困難であるという問題があった。
【0007】
本発明は、上記事情を鑑みてなされたものであり、ソース・ドレイン間電流を増大させることができる真空チャネル電界効果トランジスタ及びその製造方法、半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の真空チャネル電界効果トランジスタは、半導体基板と、前記半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられたゲート電極と、前記ゲート電極上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられたドレイン電極と、前記半導体基板の表面に、前記第１絶縁膜、前記ゲート電極及び前記第２絶縁膜の側面を含む側壁に接して設けられた不純物拡散層と、を備え、前記不純物拡散層、前記ゲート電極及び前記ドレイン電極に所定の電圧を印加することにより、前記不純物拡散層の電荷キャリアが前記側壁に面する真空中又は空気中を前記ドレイン電極に移動することを特徴とする。
【0009】
また、本発明の真空チャネル電界効果トランジスタは、半導体基板と、前記半導体基板上に、前記半導体基板の表面に対して垂直方向に板状に設けられたソース電極と、前記半導体基板の表面に対して垂直方向に板状に設けられ、真空又は空気を介して前記ソース電極と対向して設けられたドレイン電極と、前記半導体基板の表面に対して垂直方向に板状に設けられ、前記ソース電極と前記ドレイン電極との間の前記真空又は空気に面して設けられたゲート電極と、を備え、前記ソース電極、前記ゲート電極及び前記ドレイン電極に所定の電圧を印加することにより、前記ソース電極の電荷キャリアが、前記真空中又は空気中を前記ドレイン電極に移動することを特徴とする。
【0010】
本発明の真空チャネル電界効果トランジスタの製造方法は、半導体基板に第１絶縁膜を形成する工程と、前記第１絶縁膜上にゲート電極を形成する工程と、前記ゲート電極上に第２絶縁膜を形成する工程と、前記第１絶縁膜、前記ゲート電極及び前記第２絶縁膜の側面を含む側壁を形成する工程と、前記側壁に接した前記半導体基板の表面に不純物拡散層を形成する工程と、前記第２絶縁膜上にドレイン電極を形成する工程とを含むことを特徴とする。
【0011】
本発明の半導体装置は、半導体基板と、前記半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられたゲート電極と、前記ゲート電極上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられたドレイン電極と、前記半導体基板の表面に、前記第１絶縁膜、前記ゲート電極及び前記第２絶縁膜の側面を含む側壁に接して設けられた不純物拡散層と、を備え、前記不純物拡散層、前記ゲート電極及び前記ドレイン電極に所定の電圧を印加することにより、前記不純物拡散層の電荷キャリアが前記側壁に面する真空中又は空気中を前記ドレイン電極に移動する複数の電界効果トランジスタを有し、前記複数の電界効果トランジスタは、前記不純物拡散層がｎ型不純物拡散層であり、前記電荷キャリアが電子であるｎ型電界効果トランジスタと、前記不純物拡散層がｐ型不純物拡散層であり、前記電荷キャリアが正孔であるｐ型電界効果トランジスタとを含むことを特徴とする。
【発明の効果】
【0012】
本発明によれば、ソース電極として不純物拡散層を備えることでソース・ドレイン間電流を増大させることができる真空チャネル電界効果トランジスタ及びその製造方法、半導体装置を提供することができる。
【図面の簡単な説明】
【0013】
【図1】本発明の第１実施形態に係るＦＥＴの構造を示す断面図である。
【図2】本発明の第１実施形態に係るＦＥＴの構造を示す平面図である。
【図3】本発明の第１実施形態に係るＦＥＴの構造を示す断面斜視図である。
【図4】本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、第２絶縁膜を形成した段階の断面図である。
【図5】本発明の第１実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、ｎ＋不純物拡散層を形成した段階の断面図である。
【図6】本発明の第２実施形態に係るＦＥＴ回路の構造を示す断面図である。
【図7】本発明の第３実施形態に係るＦＥＴの構造を示す断面図である。
【図8】本発明の第３実施形態に係るＦＥＴの構造を示す断面斜視図である。
【図9】本発明の第４実施形態に係るＦＥＴの構造を示す断面図である。
【図10】本発明の第５実施形態に係るＦＥＴ回路の構造を示す断面図である。
【図11】本発明の第６実施形態に係るＦＥＴの構造を示す断面図である。
【図12】本発明の第６実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、充填剤を形成した段階の断面図である。
【図13】本発明の第６実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、キャップ開口部を形成した段階の断面図である。
【図14】本発明の第７実施形態に係るＦＥＴの構造を示す断面図である。
【図15】本発明の第７実施形態に係るＦＥＴの構造を示す斜視図である。
【図16】本発明の第７実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、第２絶縁膜を形成した段階の断面図である。
【図17】本発明の第７実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、ゲート電極を形成した段階の断面図である。
【図18】本発明の第７実施形態に係るＦＥＴの製造方法を段階的に示す断面図であり、ｎ＋不純物拡散層を形成した段階の断面図である。
【図19】本発明の第７実施形態に係るＦＥＴの構造を示す断面図である。
【図20】本発明の第８実施形態に係るＦＥＴ回路の構造を示す斜視図である。
【発明を実施するための形態】
【0014】
（第１実施形態）
本発明の第１実施形態の真空チャネル電界効果トランジスタ１００（以下、ＦＥＴ１００と称する）について図１～図３を参照して説明する。図１は図２の平面図におけるＡ－Ａ’位置の断面図である。図３は図２の平面図におけるＡ－Ａ’位置の断面を上から見た斜視図である。
本発明の第１実施形態の真空チャネル電界効果トランジスタ１００（以下、ＦＥＴ１００と称する）について図１～図３を参照して説明する。図１は図２の平面図におけるＡ－Ａ’位置の断面図である。図３は図２の平面図におけるＡ－Ａ’位置の断面を上から見た斜視図である。
【0015】
図１～図３において、第１実施形態のＦＥＴ１００はｎ型ＦＥＴであり、ｐ型半導体基板１上に、第１絶縁膜２、ゲート電極３、第２絶縁膜４、ドレイン電極７が順次形成されている。また、第２絶縁膜４、ゲート電極３及び第１絶縁膜２を貫通し、ｐ型半導体基板１に達する開口部５が形成されている。開口部５内のｐ型半導体基板１には、ソース電極として機能するｎ＋不純物拡散層６が形成されている。開口部５の４つの側壁には、それぞれ第１絶縁膜２、ゲート電極３及び第２絶縁膜４の側面が露出しており、これら４つの側壁はそれぞれｎ＋不純物拡散層６に接している。ｐ型半導体基板１の裏面には、裏面電極８が形成されている。ゲート電極３及びドレイン電極７には正電圧を供給可能な電圧源が接続され、ｎ＋不純物拡散層６及び裏面電極８には負電圧を供給可能な電圧源が接続されている。
【0016】
ＦＥＴ１００において、真空チャネルの方向は、ｎ＋不純物拡散層６の表面に対して垂直方向（図１中の縦方向）である。
【0017】
ｐ型半導体基板１がｐ型シリコン基板である場合、ｎ＋不純物拡散層６は、ｐ型半導体基板１中にｎ型不純物であるＡｓ（砒素）又はＰ（燐）を導入し、熱処理を行うことによって、開口部５の底面に形成される。ｎ＋不純物拡散層６は、開口部５の底面全体を覆い、第１絶縁膜２と接していることが好ましいが、開口部５の側面よりも外側に延在し、第１絶縁膜２の底部と接するようにしてもよい。また、ＦＥＴ動作に影響しない範囲であれば、ｎ＋不純物拡散層６は必ずしも開口部５の底面全体を覆う必要はない。
【0018】
第１絶縁膜２の厚さは例えば２ｎｍ以上２０ｎｍ以下であり、材料としては、ｐ型半導体基板１がｐ型シリコン基板である場合は、例えばｐ型半導体基板１の表面を酸化したシリコン酸化膜でもよく、ＣＶＤ法等によって堆積したシリコン酸化膜でもよい。第２絶縁膜４の厚さは例えば１０ｎｍ以上２０ｎｍ以下であり、例えばＣＶＤ法等によって堆積したシリコン酸化膜又はシリコン窒化膜を含む絶縁膜とすればよい。
【0019】
第１絶縁膜２と第２絶縁膜４の厚さは同じ厚さである必要はなく、後述するように、第１絶縁膜２の厚さを第２絶縁膜４の厚さより薄く形成することが好ましい。その場合は、第１絶縁膜２の厚さを例えば２ｎｍ以上１０ｎｍ以下とし、第２絶縁膜４の厚さを１５ｎｍ以上３０ｎｍ以下とすればよい。
【0020】
ゲート電極３は金属又はｎ型不純物を導入したポリシリコン等の導電膜で形成され、厚さは例えば１０ｎｍ以上２０ｎｍ以下である。
【0021】
ドレイン電極７は金属又はポリシリコン等の導電膜で形成され、厚さは例えば５０ｎｍ以上２００ｎｍ以下である。
【0022】
裏面電極８はＡｌ等の金属又は不純物拡散層等の導電層で形成され、厚さは例えば５０ｎｍ以上２００ｎｍ以下である。裏面電極８には、ＦＥＴ１００のｐ型半導体基板１の基板電圧が印加される。ｐ型半導体基板１の表面上にｐ型半導体基板１の基板に電圧を印加するためのｎ型拡散層を別途設ける場合は、裏面電極８は省略してもよい。
【0023】
開口部５は、図２の平面図において、例えば、一辺が０．０５μｍ以上０．５μｍ以下の長さの正方形とすればよい。図１～図３に示すように、開口部５の底面にはｎ＋不純物拡散層６が形成され、開口部５の４つの側壁には、それぞれ第１絶縁膜２、ゲート電極３及び第２絶縁膜４の側面が露出している。
【0024】
（動作原理）
次に、ＦＥＴ１００の動作について説明する。ＦＥＴ１００はｎ型ＦＥＴであり、第１絶縁膜２、ゲート電極３及び第２絶縁膜４を含む側壁に面した開口部５内部の真空空間が、電荷キャリアである電子のチャネルとなっている（以下、チャネルとなる真空空間を真空チャネル空間と称することがある）。
次に、ＦＥＴ１００の動作について説明する。ＦＥＴ１００はｎ型ＦＥＴであり、第１絶縁膜２、ゲート電極３及び第２絶縁膜４を含む側壁に面した開口部５内部の真空空間が、電荷キャリアである電子のチャネルとなっている（以下、チャネルとなる真空空間を真空チャネル空間と称することがある）。
【0025】
電子の真空チャネル空間への放出はゲート・ソース間電圧ＶＧＳ（以下、ＶＧＳと称することがある）を所定の電圧とすることによって行われ、放出後の移動はソース・ドレイン間電圧ＶＤＳ（以下、ＶＤＳと称することがある）を所定の電圧とすることによって行われる。具体的には、ゲート電極３から上記真空チャネル空間に正電圧を印加すると共にソース電極であるｎ＋不純物拡散層６に負電圧又はＧＮＤ電圧を印加することにより、ｎ＋不純物拡散層６中の電子が真空の電位障壁をＦＮ（Fowler-Nordheim）トンネリングすることによって、電子は真空チャネル空間に放出される。図１中に矢印で示すように、電子の放出は、ソース電極であるｎ＋不純物拡散層６から、ｎ＋不純物拡散層６の表面に対して垂直方向（図１中の縦方向）、すなわち、真空チャネルの方向と同一方向に行われる。真空チャネル空間に放出された電子ｅは、ＶＤＳによって生じる電界に誘引されてドレイン電極７に到達する。
【0026】
また、ゲート電極３に正電圧を印加することによって、第１絶縁膜に接しているｐ型半導体基板１の表面は空乏化し、反転層の電子が蓄積される。ｎ＋不純物拡散層６は開口部５の側壁に接しているため、この反転層の電子とｎ＋不純物拡散層６は接続された状態となる。そのため、ｎ＋不純物拡散層６に正電圧又はＧＮＤ電圧を印加することによって、反転層の電子はｎ＋不純物拡散層６に流入する。このように、上記で説明したｎ＋不純物拡散層６中の電子に加えて、反転層の電子をＦＥＴ１００の電荷キャリアとして用いることができる。反転層の電子をＦＥＴ１００の電荷キャリアとして用いるためには、反転層の電子をｎ＋不純物拡散層６に流入しやすくするために、ｎ＋不純物拡散層６を第１絶縁膜２に接するｐ型半導体基板１側に延在させ、ｎ＋不純物拡散層６が第１絶縁膜２の底面に接するように形成することが好ましい。
【0027】
ＦＥＴ１００をオンさせる場合は、ソース電極であるｎ＋不純物拡散層６に例えば０Ｖ、ドレイン電極７に例えば＋２Ｖ、ゲート電極３に例えば＋１Ｖ、裏面電極８に例えば０Ｖを印加すればよい。
【0028】
上記のように、電子の放出は、ｎ＋不純物拡散層６と真空との間のＦＮトンネリングによるため、ゲート電極３から真空チャネル空間に印加される正電圧は、ｎ＋不純物拡散層６と真空との界面近傍に印加されることが好ましい。そのため、第１絶縁膜２の厚さは、第２絶縁膜４の厚さよりも薄く形成することが好ましい。
【0029】
上記の説明ではＦＥＴ１００がｎ型ＦＥＴである場合について説明したが、ｐ型半導体基板１をｎ型半導体基板又はＮウエルとし、ｎ＋不純物拡散層６をｐ型不純物拡散層とすることで、ＦＥＴ１００をｐ型ＦＥＴとすることもできる。ＦＥＴ１００がｐ型ＦＥＴである場合は、電荷キャリアとなる正孔は、ｐ＋不純物拡散層から上記真空チャネル空間に放出され、真空チャネル空間中を移動した後、ドレイン電極７に到達する。正孔の真空チャネル空間への放出は、ＦＥＴ１００がｎ型ＦＥＴである場合と同様に、ＶＧＳを所定の電圧とすることによって行われ、放出後の移動はＶＤＳを所定の電圧とすることによって行われる。具体的には、ゲート電極３から上記真空チャネル空間に負電圧を印加すると共にソース電極であるｐ＋不純物拡散層に正電圧又はＧＮＤ電圧を印加することにより、ｐ＋不純物拡散層中の正孔が真空の電位障壁をＦＮトンネリングすることによって、正孔は真空チャネル空間に放出される。正孔の放出は、ソース電極であるｐ＋不純物拡散層から、ｐ＋不純物拡散層に対して縦方向（垂直方向）、すなわち、真空チャネルの方向と同一方向に行われる。真空チャネル空間に放出された正孔は、ＶＤＳによって生じる電界によって真空中を移動し、ドレイン電極７に到達する。ＦＥＴ１００をｐ型ＦＥＴとする場合は、ソース電極であるｐ＋不純物拡散層に例えば０Ｖ、ドレイン電極７に例えば－２Ｖ、ゲート電極３に例えば－１Ｖを印加することで、ＦＥＴ１００をオンさせることができる。
【0030】
ＦＥＴ１００のチャネル長Ｌは、ｎ＋不純物拡散層６からドレイン電極７までの高さ、すなわち、第１絶縁膜２、ゲート電極３及び第２絶縁膜４の厚さの合計値となる。真空中の電子の平均自由行程は約６０ｎｍであるため、第１絶縁膜２、ゲート電極３及び第２絶縁膜４の厚さの合計値は、６０ｎｍ以下とすることが望ましい。
【0031】
ＦＥＴ１００のチャネル幅Ｗは、開口部５の周囲長及び面積に対応している。そのため、開口部５の周囲長及び面積の少なくともいずれか一方を増加させることにより、ソース・ドレイン間電流ＩＤＳを増加させることができる。上記の説明及び図１～図３では開口部５の上面及び下面を正方形としているが、本実施形態はこれに限られず、周囲長及び面積の少なくともいずれか一方を増加させるために、開口部５の上面及び下面を、例えば円形、楕円形、三角形以上の多角形又は星形等の形状としてもよい。
【0032】
上記の説明では、ＦＥＴ１００においては、開口部５の４つの側壁に面した内部空間全体をチャネルとして使用しているが、本実施形態はこれに限られず、第１絶縁膜２、ゲート電極３及び第２絶縁膜４を含む側壁は、１つのｎ＋不純物拡散層６に対して少なくとも１つあればよい。ソース・ドレイン間電流を増大させるために、１つのｎ＋不純物拡散層６に対して側壁は２つ以上あることが好ましい。
【0033】
上記の説明では、開口部５の内部を真空として説明したが、本実施形態はこれに限られず、開口部５の内部は空気であってもよい。開口部５の内部は空気とする場合は、空気中の電子の平均自由行程は真空中よりも短くなるため、上述したチャネル長Ｌを真空の場合に比べて短くすることが好ましい。
【0034】
上記ではｎ型ＦＥＴであるＦＥＴ１００をｐ型半導体基板１に形成する構成について説明したが、ｐ型半導体基板１とｎ＋不純物拡散層６からなるＰＮ接合はＦＥＴ１００の動作には直接的に寄与していない。また、ＰＮ接合に起因する寄生容量及び接合リークは、ＦＥＴ１００の高速性及び信頼性を劣化させる要因ともなる。そのため、電子の放出源であるｎ＋不純物拡散層６と他の半導体層とがＰＮ接合を形成しない構成としてもよく、その場合はＦＥＴ１００の高速性及び信頼性を向上させることができる。ＰＮ接合を形成しない場合は、例えば、ｐ型半導体基板１又はＰウエルではなく、ｎ型半導体基板又はＮウエル上に、第１絶縁膜２、ゲート電極３及び第２絶縁膜４を順次形成し、続いて開口部５、ｎ＋不純物拡散層６、ドレイン電極７、裏面電極８を形成すればよい。
【0035】
ＦＥＴ１００がｐ型ＦＥＴである場合においても、ＦＥＴ１００がｎ型ＦＥＴである場合と同様の理由で、正孔の放出源となるｐ型不純物拡散層と他の半導体層とがＰＮ接合を形成しない構成としてもよい。その場合は、例えば、Ｎウエル又はｎ型半導体基板又はＮウエルではなく、ｐ型半導体基板又はＰウエル上に第１絶縁膜２、ゲート電極３及び第２絶縁膜４を順次形成し、続いて開口部５、ｐ＋不純物拡散層、ドレイン電極７、裏面電極８を形成すればよい。
【0036】
（製造方法）
次に、ｐ型半導体基板１としてシリコン基板を用いた場合におけるＦＥＴ１００の製造方法の例について説明する。まず、図４に示すように、ｐ型半導体基板１の表面上に、熱酸化法により、第１絶縁膜２として、シリコン酸化膜を例えば２０ｎｍの厚さで形成する。次に、第１絶縁膜２上に、ＣＶＤ法により、ゲート電極３として、Ｐ（燐）ドープのポリシリコン層を例えば２０ｎｍの厚さで形成する。次に、ゲート電極３上に、プラズマＣＶＤ法により、第２絶縁膜４として、シリコン酸化膜を例えば２０ｎｍの厚さで形成する。この段階における断面図が図４である。
次に、ｐ型半導体基板１としてシリコン基板を用いた場合におけるＦＥＴ１００の製造方法の例について説明する。まず、図４に示すように、ｐ型半導体基板１の表面上に、熱酸化法により、第１絶縁膜２として、シリコン酸化膜を例えば２０ｎｍの厚さで形成する。次に、第１絶縁膜２上に、ＣＶＤ法により、ゲート電極３として、Ｐ（燐）ドープのポリシリコン層を例えば２０ｎｍの厚さで形成する。次に、ゲート電極３上に、プラズマＣＶＤ法により、第２絶縁膜４として、シリコン酸化膜を例えば２０ｎｍの厚さで形成する。この段階における断面図が図４である。
【0037】
次に、第２絶縁膜４上に、フォトリソグラフィ法で、ＦＥＴ１００を形成する領域以外の領域及び開口部５を形成する領域（図２参照）が開口したフォトレジスト（図示せず）を形成する。続いて、ドライエッチング法で、フォトレジストをマスクとして、露出している第２絶縁膜４、ゲート電極３及び第１絶縁膜２を除去することで、開口部５を形成する。
【0038】
続いて、イオン注入法で、開口部５内のｐ型半導体基板１にＡｓ（砒素）イオンを注入し、ｎ＋不純物拡散層６を形成した後、フォトレジストを除去する。この段階における断面図が図５である。
【0039】
次に、スパッタリング法でＡｌ（アルミニウム）を例えば１００ｎｍの厚さで形成した後、フォトリソグラフィ法及びドライエッチング法で、形成したＡｌをドレイン電極７の形状に加工する。図１～図３に示すように、ドレイン電極７は、第２絶縁膜４上に形成される。次に、ｐ型半導体基板１の裏面に、スパッタリング法でＡｌを例えば２００ｎｍの厚さで形成する。上記の工程により、図１に示すＦＥＴ１００を作製することができる。
【0040】
なお、上記の説明では、フォトリソグラフィ法及びドライエッチング法で開口部５を形成するとしたが、本実施形態はこれに限定されない。開口部５は、例えばフォトリソグラフィ法を用いずに、ＦＩＢ（Focused Ion Beam）装置を用いて、Ｇａ（ガリウム）イオンによるドライエッチングによって形成してもよい。また、ドレイン電極７及び裏面電極８となるＡｌはスパッタリング法で形成するとしたが、Ａｌの代わりに、例えばＦＩＢ装置によってＧａを堆積させて形成してもよい。また、ｐ型半導体基板１には、必要に応じてｐ型不純物を導入したＰウエルを形成してもよい。
【0041】
（作用効果）
従来の真空チャネルＦＥＴにおいては、電荷キャリアの放出はソース電極又はカソード電極の側壁からのみ、真空チャネルの方向に対して垂直な方向に行われていた。このため、ソース・ドレイン間電流を増加させることが困難となっていた。また、従来の真空チャネルＦＥＴにおいて電荷キャリアの放出源である側壁の面積を増加させるためにソース電極又はカソード電極の厚さを増加させると、ＦＥＴの縦方向のサイズが増加してしまうという問題があった。これに対して、本実施形態のＦＥＴ１００では、ｐ型半導体基板１の表面上に設けられたｎ＋不純物拡散層６から、ｎ＋不純物拡散層６の表面に対して垂直方向に電荷キャリアである電子を真空中に放出している。電荷キャリアの放出源として不純物拡散層を用いることにより、従来のソース電極又はカソード電極の側壁に比べて電荷キャリアの放出源の面積を大きくすることができるため、従来よりも電荷キャリアの放出量を増加させることができる。さらに、第１絶縁膜２に接している半導体基板１表面の反転層の電荷キャリアを、不純物拡散層を介して真空中に放出できるため、従来よりも電荷キャリアの放出量を増加させることができる。また、ＦＥＴ１００の電荷キャリアは不純物拡散層から真空チャネルの方向と同一方向（真空チャネルの方向に対して平行な方向）に放出されるため、従来よりも効率よく電荷キャリアを放出することができる。そのため、従来に比べて、ソース・ドレイン間電流を増大させることができる高性能な真空チャネルＦＥＴを得ることができる。
従来の真空チャネルＦＥＴにおいては、電荷キャリアの放出はソース電極又はカソード電極の側壁からのみ、真空チャネルの方向に対して垂直な方向に行われていた。このため、ソース・ドレイン間電流を増加させることが困難となっていた。また、従来の真空チャネルＦＥＴにおいて電荷キャリアの放出源である側壁の面積を増加させるためにソース電極又はカソード電極の厚さを増加させると、ＦＥＴの縦方向のサイズが増加してしまうという問題があった。これに対して、本実施形態のＦＥＴ１００では、ｐ型半導体基板１の表面上に設けられたｎ＋不純物拡散層６から、ｎ＋不純物拡散層６の表面に対して垂直方向に電荷キャリアである電子を真空中に放出している。電荷キャリアの放出源として不純物拡散層を用いることにより、従来のソース電極又はカソード電極の側壁に比べて電荷キャリアの放出源の面積を大きくすることができるため、従来よりも電荷キャリアの放出量を増加させることができる。さらに、第１絶縁膜２に接している半導体基板１表面の反転層の電荷キャリアを、不純物拡散層を介して真空中に放出できるため、従来よりも電荷キャリアの放出量を増加させることができる。また、ＦＥＴ１００の電荷キャリアは不純物拡散層から真空チャネルの方向と同一方向（真空チャネルの方向に対して平行な方向）に放出されるため、従来よりも効率よく電荷キャリアを放出することができる。そのため、従来に比べて、ソース・ドレイン間電流を増大させることができる高性能な真空チャネルＦＥＴを得ることができる。
【0042】
（第２実施形態）
上記第１実施形態では、真空チャネル電界効果トランジスタをｎ型ＦＥＴとする場合とｐ型ＦＥＴとする場合について説明したが、ｎ型ＦＥＴとｐ型ＦＥＴとを同一の半導体基板上に形成した相補型ＦＥＴ回路を有する半導体装置を構成することもできる。
上記第１実施形態では、真空チャネル電界効果トランジスタをｎ型ＦＥＴとする場合とｐ型ＦＥＴとする場合について説明したが、ｎ型ＦＥＴとｐ型ＦＥＴとを同一の半導体基板上に形成した相補型ＦＥＴ回路を有する半導体装置を構成することもできる。
【0043】
図６に示すように、第２実施形態の真空チャネル電界効果トランジスタ回路１１０（以下、ＦＥＴ回路１１０と称する）は、ｎ型ＦＥＴとｐ型ＦＥＴとで構成される相補型ＦＥＴ回路である。第１実施形態と同一の部位には同一の符号を付し、共通する説明は省略する場合がある。
【0044】
図６の左側に示すｎ型ＦＥＴは第１実施形態で説明したＦＥＴ１００と同様の構成であり、ｐ型半導体基板１上に、第１絶縁膜２、ゲート電極３、第２絶縁膜４、ドレイン電極７が順次形成されている。また、第２絶縁膜４、ゲート電極３及び第１絶縁膜２を貫通し、ｐ型半導体基板１に達する開口部５を有している。開口部５内のｐ型半導体基板１には、ソース電極として機能するｎ＋不純物拡散層６が形成されている。
【0045】
図６の右側に示すｐ型ＦＥＴは第１実施形態で説明したＦＥＴ１００と同様の構成であり、ｐ型半導体基板１にｎ型不純物を導入したＮウエル９上に、第１絶縁膜２、ゲート電極３、第２絶縁膜４、ドレイン電極７が順次形成され、第２絶縁膜４、ゲート電極３及び第１絶縁膜２を貫通し、Ｎウエル９に達する開口部５を有している。開口部５内のＮウエル９には、ソース電極として機能するｐ＋不純物拡散層１０が形成されている。
【0046】
相補型ＦＥＴ回路の一例として、ＦＥＴ回路１１０を相補型インバータ回路とする場合について説明する。図６に示すように、ＦＥＴ回路１１０においては、ｎ型ＦＥＴとｐ型ＦＥＴのゲート電極３同士とドレイン電極７同士がそれぞれ接続されている。ｎ型ＦＥＴとｐ型ＦＥＴのゲート電極３は、相補型インバータ回路の入力電圧を供給する電圧源に接続されている。相補型インバータ回路の出力電圧はｎ型ＦＥＴとｐ型ＦＥＴのドレイン電極７から外部に出力される。ｎ＋不純物拡散層６及び裏面電極８には負電圧を供給可能な電圧源が接続され、ｐ＋不純物拡散層１０及びＮウエル９には正電圧を供給可能な電圧源が接続されている。
【0047】
相補型インバータ回路の動作時には、ｎ型ＦＥＴのｎ＋不純物拡散層６に例えば０ＶのＧＮＤ電圧を印加し、ｐ型ＦＥＴのｐ＋不純物拡散層１０に例えば＋２Ｖの正電圧を印加する。ｐ型半導体基板１に裏面電極８を介して例えばＧＮＤ電圧を印加する。Ｎウエル９に例えば＋２Ｖの正電圧を印加する。この状態において、ｎ型ＦＥＴ及びｐ型ＦＥＴのゲート電極３に相補型インバータ回路の入力信号として例えば＋２Ｖの正電圧又は０ＶのＧＮＤ電圧を印加することで、ｎ型ＦＥＴ及びｐ型ＦＥＴのドレイン電極７から相補型インバータ回路の出力信号である出力電圧が外部に出力される。入力信号電圧がＧＮＤ電圧又は＋２Ｖに達するまでは、ｐ型ＦＥＴ及びｎ型ＦＥＴの両方がオン状態となり電流が流れ、入力信号電圧がＧＮＤ又は＋２Ｖに達した後は一方がオフ状態となり電流は流れない。このように、ＦＥＴ回路１１０は従来のＣＯＭＳインバータ回路と同様な動作をする低電力回路となっている。
【0048】
なお、図６に示す例は、ＦＥＴ回路１１０を相補型インバータ回路とする場合の一例であり、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、図６の結線図は必要に応じて変更が可能であり、ゲート電極３、ｎ＋不純物拡散層６、ｐ＋不純物拡散層１０、ｐ型半導体基板１及びＮウエル９にそれぞれ印加される電圧はそれぞれ別の電圧源、別の配線、別回路を経由して供給されるようにしてもよい。また、ＦＥＴ回路１１０は、他の相補型ＦＥＴ回路、例えば複数のｎ型ＦＥＴ及びｐ型ＦＥＴを有する差動増幅回路、ＳＲＡＭ回路等に変形して実施することができる。また、入力信号は＋２Ｖの正電圧又は０Ｖに限定されず、例えば、ｐ型ＦＥＴのｐ＋不純物拡散層１０からの正孔放出効率を増加させるために、０Ｖの代わりに負電圧を印加してもよい。
【0049】
（製造方法）
次に、ＦＥＴ回路１１０の製造方法を説明する。まず、フォトリソグラフィ法で、ｐ型半導体基板１上に、ｐ型ＦＥＴを形成する領域のみが開口したフォトレジスト（図示せず）を形成する。続いて、イオン注入法で、ｎ型不純物であるＰ（燐）をｐ型半導体基板１に注入し、Ｎウエル９を形成する。続いて、ｐ型半導体基板１の表面上に、第１絶縁膜２、ゲート電極３及び第２絶縁膜４を順次形成する方法は、第１実施形態と同一であるため説明を省略する。
次に、ＦＥＴ回路１１０の製造方法を説明する。まず、フォトリソグラフィ法で、ｐ型半導体基板１上に、ｐ型ＦＥＴを形成する領域のみが開口したフォトレジスト（図示せず）を形成する。続いて、イオン注入法で、ｎ型不純物であるＰ（燐）をｐ型半導体基板１に注入し、Ｎウエル９を形成する。続いて、ｐ型半導体基板１の表面上に、第１絶縁膜２、ゲート電極３及び第２絶縁膜４を順次形成する方法は、第１実施形態と同一であるため説明を省略する。
【0050】
次に、第２絶縁膜上に、フォトリソグラフィ法で、図６においてｎ型ＦＥＴ及びｐ型ＦＥＴを形成する領域以外の領域及びｎ型ＦＥＴ及びｐ型ＦＥＴのそれぞれの開口部５を形成する領域が開口したフォトレジストを形成する。続いて、ドライエッチング法で、フォトレジストをマスクとして、第２絶縁膜４、ゲート電極３及び第１絶縁膜２を除去した後、フォトレジストを除去する。
【0051】
次に、フォトリソグラフィ法で、ｎ型ＦＥＴを形成する領域のみを開口させたフォトレジストを形成した後、イオン注入法で、ｎ型ＦＥＴの開口部５内のｐ型半導体基板１にＡｓ（砒素）イオンを注入し、ｎ＋不純物拡散層６を形成した後、フォトレジストを除去する。続いて、フォトリソグラフィ法で、ｐ型ＦＥＴを形成する領域のみを開口させたフォトレジストを形成した後、イオン注入法で、ｐ型ＦＥＴの開口部５内のＮウエル９にＢ（ホウ素）イオンを注入し、ｐ＋不純物拡散層１０を形成した後、フォトレジストを除去する。ドレイン電極７、裏面電極８を順次形成する方法は、第１実施形態と同一であるため説明を省略する。
【0052】
（作用効果）
上記のように、本実施形態によれば、真空チャネルを有するｎ型ＦＥＴとｐ型ＦＥＴとを同一の半導体基板上に形成した、低電力で動作する相補型ＦＥＴ回路を有する半導体装置を得ることができる。
上記のように、本実施形態によれば、真空チャネルを有するｎ型ＦＥＴとｐ型ＦＥＴとを同一の半導体基板上に形成した、低電力で動作する相補型ＦＥＴ回路を有する半導体装置を得ることができる。
【0053】
（第３実施形態）
第３実施形態の真空チャネル電界効果トランジスタ１２０（以下、ＦＥＴ１２０と称する）は、ゲート電極３の側壁部に側壁絶縁膜１１を備える点において第１実施形態と異なり、その他の構成は第１実施形態と同一である。第１実施形態と同一の部位には同一の符号を付し、共通する説明は省略する場合がある。
第３実施形態の真空チャネル電界効果トランジスタ１２０（以下、ＦＥＴ１２０と称する）は、ゲート電極３の側壁部に側壁絶縁膜１１を備える点において第１実施形態と異なり、その他の構成は第１実施形態と同一である。第１実施形態と同一の部位には同一の符号を付し、共通する説明は省略する場合がある。
【0054】
図７及び図８に示すように、第３実施形態のＦＥＴ１２０は、ゲート電極３の側壁に、側壁絶縁膜１１を有している。側壁絶縁膜１１は、少なくとも開口部５に面するゲート電極３の側壁部に形成されていればよい。側壁絶縁膜１１は、ゲート電極３として形成したポリシリコン膜を熱酸化することによって形成してもよく、ＣＶＤ法又はスパッタリング法によって形成してもよい。
【0055】
（製造方法）
次に、ＦＥＴ１２０の製造方法を説明する。ｐ型半導体基板１の表面上に、第１絶縁膜２、ゲート電極３及び第２絶縁膜４を順次形成し、続いて開口部５及びｎ＋不純物拡散層６を形成する方法は、第１実施形態と同一であるため説明を省略する。
次に、ＦＥＴ１２０の製造方法を説明する。ｐ型半導体基板１の表面上に、第１絶縁膜２、ゲート電極３及び第２絶縁膜４を順次形成し、続いて開口部５及びｎ＋不純物拡散層６を形成する方法は、第１実施形態と同一であるため説明を省略する。
【0056】
側壁絶縁膜１１を熱酸化によって形成する場合は、ゲート電極３を例えば１０ｎｍ以上２０ｎｍ以下のｎ型不純物を導入したポリシリコン膜で形成する。開口部５を形成した後、熱酸化法によって、露出しているゲート電極３を構成するポリシリコン膜の表面を熱酸化する。続いて、この熱酸化によって同時にｎ＋不純物拡散層６上に形成された熱酸化膜を、異方性エッチング法によって除去することによって、ゲート電極３の側壁に側壁絶縁膜１１を形成する。側壁絶縁膜１１の厚さは、例えば１ｎｍ以上１０ｎｍ以下とする。側壁絶縁膜１１をＣＶＤ法又はスパッタリング法によって形成する場合は、ゲート電極３はポリシリコンではなく銅、タングステン等の金属でもよい。熱酸化の場合と同様に、ｎ＋不純物拡散層６を形成した後、ＣＶＤ法によって例えばシリコン酸化膜を堆積する。続いて、このＣＶＤによって同時にｎ＋不純物拡散層６上に堆積したシリコン酸化膜を、異方性エッチング法によって除去することによって、ゲート電極３の側壁に側壁絶縁膜１１を形成する。続いてドレイン電極７、裏面電極８を順次形成する方法は、第１実施形態と同一であるため説明を省略する。
【0057】
（作用効果）
本実施形態では、ゲート電極３の側壁部に側壁絶縁膜１１を備えることにより、開口部５の内部の真空空間をｎ＋不純物拡散層６からドレイン電極７に向かって電子が移動する途中において、正電位が印加されているゲート電極３に電子の一部が捕獲されることを抑制することができる。そのため、ソース・ドレイン間電流ＩＤＳを増加させることができ、高性能な真空チャネルＦＥＴを得ることができる。
本実施形態では、ゲート電極３の側壁部に側壁絶縁膜１１を備えることにより、開口部５の内部の真空空間をｎ＋不純物拡散層６からドレイン電極７に向かって電子が移動する途中において、正電位が印加されているゲート電極３に電子の一部が捕獲されることを抑制することができる。そのため、ソース・ドレイン間電流ＩＤＳを増加させることができ、高性能な真空チャネルＦＥＴを得ることができる。
【0058】
（第４実施形態）
第４実施形態の真空チャネル電界効果トランジスタ１３０（以下、ＦＥＴ１３０と称する）は、開口部５の上部に延在するドレイン電極７を備える点において第１実施形態と異なり、その他の構成は第１実施形態と同一である。第１実施形態と同一の部位には同一の符号を付し、共通する説明は省略する場合がある。
第４実施形態の真空チャネル電界効果トランジスタ１３０（以下、ＦＥＴ１３０と称する）は、開口部５の上部に延在するドレイン電極７を備える点において第１実施形態と異なり、その他の構成は第１実施形態と同一である。第１実施形態と同一の部位には同一の符号を付し、共通する説明は省略する場合がある。
【0059】
図９に示すように、第４実施形態のＦＥＴ１３０においては、ドレイン電極７が開口部５の上部全体を覆うように形成されている。なお、ドレイン電極７は、開口部５の上部全体を覆わない範囲で、第２絶縁膜４の側面よりもｎ＋不純物拡散層６側に延在させ、開口部５の上部を部分的に覆うようにしてもよい。
【0060】
（製造方法）
次に、ＦＥＴ１３０の製造方法を説明する。ｐ型半導体基板１の表面上に、第１絶縁膜２、ゲート電極３及び第２絶縁膜４を順次形成し、続いて開口部５及びｎ＋不純物拡散層６を形成する方法は、第１実施形態と同一であるため説明を省略する。
次に、ＦＥＴ１３０の製造方法を説明する。ｐ型半導体基板１の表面上に、第１絶縁膜２、ゲート電極３及び第２絶縁膜４を順次形成し、続いて開口部５及びｎ＋不純物拡散層６を形成する方法は、第１実施形態と同一であるため説明を省略する。
【0061】
ｎ＋不純物拡散層６を形成した後、ＦＩＢ（Focused Ion Beam）装置を用いて、開口部５の上部全体又はその一部を覆うように導電膜であるＧａ（ガリウム）を堆積させる。ドレイン電極７となるＧａ堆積層の厚さは、例えば５０ｎｍ以上２００ｎｍ以下とすればよい。又は、ｎ＋不純物拡散層６を形成した後、スパッタリング法でＡｌを例えば５０ｎｍ以上２００ｎｍ以下の厚さで前面に形成した後、フォトリソグラフィ法及びドライエッチング法で、開口部５の上部全体又はその一部を覆うようにＡｌをパターニングしてもよい。
【0062】
（作用効果）
ソース電極であるｎ＋不純物拡散層６から放出された電子は、ドレイン電極７に向かって開口部５内の真空空間を移動する。ドレイン電極７を、第２絶縁膜４の側面よりもｎ＋不純物拡散層６側に延在させ、開口部５の上部全て又は一部を覆う構成とすることにより、ドレイン電極７に到達する電子の数は増加するため、ソース・ドレイン間電流ＩＤＳを増加させることができる高性能な真空チャネルＦＥＴを得ることができる。
ソース電極であるｎ＋不純物拡散層６から放出された電子は、ドレイン電極７に向かって開口部５内の真空空間を移動する。ドレイン電極７を、第２絶縁膜４の側面よりもｎ＋不純物拡散層６側に延在させ、開口部５の上部全て又は一部を覆う構成とすることにより、ドレイン電極７に到達する電子の数は増加するため、ソース・ドレイン間電流ＩＤＳを増加させることができる高性能な真空チャネルＦＥＴを得ることができる。
【0063】
（第５実施形態）
第５実施形態の真空チャネル電界効果トランジスタ回路１４０（以下、ＦＥＴ回路１４０と称する）は、ＳＯＩ（Silicon On Insulator）基板上に形成された相補型ＦＥＴ回路である。第１実施形態又は第２実施形態と同一の部位には同一の符号を付し、共通する説明は省略する場合がある。
第５実施形態の真空チャネル電界効果トランジスタ回路１４０（以下、ＦＥＴ回路１４０と称する）は、ＳＯＩ（Silicon On Insulator）基板上に形成された相補型ＦＥＴ回路である。第１実施形態又は第２実施形態と同一の部位には同一の符号を付し、共通する説明は省略する場合がある。
【0064】
図１０に示すように、第５実施形態のＦＥＴ１４０回路は、支持基板１２、埋め込みシリコン酸化層１３及びｎ型シリコン活性層１４を有するＳＯＩ基板上に形成されたｎ型ＦＥＴとｐ型ＦＥＴとで構成される相補型ＦＥＴ回路である。
【0065】
図１０の左側に示すｎ型ＦＥＴは、ｎ型シリコン活性層１４上に、第１絶縁膜２、ゲート電極３、第２絶縁膜４、ドレイン電極７が順次形成されている。また、第２絶縁膜４、ゲート電極３及び第１絶縁膜２を貫通し、ｎ型シリコン活性層１４に達する開口部５を有している。開口部５内のｎ型シリコン活性層１４には、ソース電極として機能するｎ＋不純物拡散層６が形成されている。
【0066】
図１０の右側に示すｐ型ＦＥＴは、ｎ型シリコン活性層１４にｐ型不純物を導入したＰウエル１５上に、第１絶縁膜２、ゲート電極３、第２絶縁膜４、ドレイン電極７が順次形成されている。Ｐウエル１５の底部は埋め込みシリコン酸化層１３に達している。また、第２絶縁膜４、ゲート電極３及び第１絶縁膜２を貫通し、Ｐウエル１５に達する開口部５を有している。開口部５内のＰウエル１５には、ソース電極として機能するｐ＋不純物拡散層１０が形成されている。ｎ型シリコン活性層１４とＰウエル１５とは、素子分離領域１６によって、電気的に分離されている。
【0067】
ＳＯＩ基板上に形成した相補型ＦＥＴ回路の一例として、ＦＥＴ回路１４０を相補型インバータ回路とする場合について説明する。図１０に示すように、ＦＥＴ回路１４０においては、ｎ型ＦＥＴとｐ型ＦＥＴのゲート電極３同士とドレイン電極７同士がそれぞれ接続されている。ｎ型ＦＥＴとｐ型ＦＥＴのゲート電極３は、相補型インバータ回路の入力電圧を供給する電圧源に接続されている。相補型インバータ回路の出力電圧はｎ型ＦＥＴとｐ型ＦＥＴのドレイン電極７から外部に出力される。ｎ＋不純物拡散層６にはＧＮＤ電圧を供給可能な電圧源が接続され、ｐ＋不純物拡散層１０及びには正電圧を供給可能な電圧源が接続されている。さらに、ｎ型シリコン活性層１４にＧＮＤ電圧を供給可能な電源を接続し、Ｐウエル１５に正電圧を供給可能な電圧源を接続するようにしてもよい。
【0068】
相補型インバータ回路の動作時には、ｎ型ＦＥＴのｎ＋不純物拡散層６に例えば０ＶのＧＮＤ電圧を印加し、ｐ型ＦＥＴのｐ＋不純物拡散層１０に例えば＋２Ｖの正電圧が印加する。さらに、Ｐウエル１５に例えば＋２Ｖの正電圧を印加し、ｎ型シリコン活性層１４に例えば０ＶのＧＮＤ電圧を印加するようにしてもよい。この状態において、ｎ型ＦＥＴ及びｐ型ＦＥＴのゲート電極３に相補型インバータ回路の入力信号として例えば＋２Ｖの正電圧又は０ＶのＧＮＤ電圧を印加することで、ｎ型ＦＥＴ及びｐ型ＦＥＴのドレイン電極７から相補型インバータ回路の出力信号である出力電圧が外部に出力される。この場合も従来のＮＭＯＳ及びＰＭＯＳトランジスタで構成されたＣＭＯＳインバータ回路と同様に、入力信号が＋２Ｖ又はＧＮＤ電位に達するまでは電流が流れるが、入力信号が＋２Ｖ又はＧＮＤ電位に達した後は回路を流れる電流は０となる。
【0069】
なお、図１０に示す例は、ＦＥＴ回路１４０を相補型インバータ回路とする場合の一例であり、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、図１０の結線図は必要に応じて変更が可能であり、ゲート電極３、ｎ＋不純物拡散層６及びｐ＋不純物拡散層１０にそれぞれ印加される電圧はそれぞれ別の電圧源、別の配線、別回路を経由して供給されるようにしてもよい。また、ＦＥＴ回路１４０は、他の相補型ＦＥＴ回路、例えば複数のｎ型ＦＥＴ及びｐ型ＦＥＴを有する差動増幅回路、ＳＲＡＭ回路等に変形して実施することができる。また、入力信号は＋２Ｖの正電圧又は０Ｖに限定されず、例えば、ｐ型ＦＥＴのｐ＋不純物拡散層１０からの正孔放出効率を増加させるために、０Ｖの代わりに負電圧を印加してもよい。
【0070】
（作用効果）
本実施形態のＦＥＴ回路１４０のｎ型ＦＥＴにおいては、ソース電極として機能するｎ＋不純物拡散層６はｎ型シリコン活性層１４に形成されている。このようにｎ＋不純物拡散層６と他の半導体層がＰＮ接合を形成しない構成とすることで、第１実施形態で説明したように、ＦＥＴ回路１４０のｎ型ＦＥＴの高速性及び信頼性を向上させることができる。同様に、ＦＥＴ回路１４０のｐ型ＦＥＴにおいては、ソース電極として機能するｐ＋不純物拡散層１０はＰウエル１５に形成されている。このようにｐ＋不純物拡散層１０と他の半導体層とがＰＮ接合を形成しない構成とすることで、ＦＥＴ回路１４０のｐ型ＦＥＴの高速性及び信頼性を向上させることができる。また、本実施形態のＦＥＴ回路１４０のｎ型ＦＥＴにおいては、ＳＯＩ基板の埋め込みシリコン酸化層１３上に、ｎ型ＦＥＴのｎ型シリコン活性層１４及びｐ型ＦＥＴのＰウエル１５を備えることによって、ＰＮ接合に起因する寄生容量及び接合リークが発生しない。そのため、本実施形態のＦＥＴ回路１４０は、従来のＭＯＳトランジスタでは利用することが困難な耐放射線性能、耐高温性能が要求される用途に適している。
本実施形態のＦＥＴ回路１４０のｎ型ＦＥＴにおいては、ソース電極として機能するｎ＋不純物拡散層６はｎ型シリコン活性層１４に形成されている。このようにｎ＋不純物拡散層６と他の半導体層がＰＮ接合を形成しない構成とすることで、第１実施形態で説明したように、ＦＥＴ回路１４０のｎ型ＦＥＴの高速性及び信頼性を向上させることができる。同様に、ＦＥＴ回路１４０のｐ型ＦＥＴにおいては、ソース電極として機能するｐ＋不純物拡散層１０はＰウエル１５に形成されている。このようにｐ＋不純物拡散層１０と他の半導体層とがＰＮ接合を形成しない構成とすることで、ＦＥＴ回路１４０のｐ型ＦＥＴの高速性及び信頼性を向上させることができる。また、本実施形態のＦＥＴ回路１４０のｎ型ＦＥＴにおいては、ＳＯＩ基板の埋め込みシリコン酸化層１３上に、ｎ型ＦＥＴのｎ型シリコン活性層１４及びｐ型ＦＥＴのＰウエル１５を備えることによって、ＰＮ接合に起因する寄生容量及び接合リークが発生しない。そのため、本実施形態のＦＥＴ回路１４０は、従来のＭＯＳトランジスタでは利用することが困難な耐放射線性能、耐高温性能が要求される用途に適している。
【0071】
（第６実施形態）
第６実施形態の真空チャネル電界効果トランジスタ１５０（以下、ＦＥＴ１５０と称する）は、側面方向及び上面方向の真空又は空気の空間を、絶縁膜によって外気から遮断する構成を有している。その他の構成は第１実施形態と同一である。第１実施形態と同一の部位には同一の符号を付し、共通する説明は省略する場合がある。中空構造を作成する技術については、例えば、US 6,268,261 B1に記載されている。
第６実施形態の真空チャネル電界効果トランジスタ１５０（以下、ＦＥＴ１５０と称する）は、側面方向及び上面方向の真空又は空気の空間を、絶縁膜によって外気から遮断する構成を有している。その他の構成は第１実施形態と同一である。第１実施形態と同一の部位には同一の符号を付し、共通する説明は省略する場合がある。中空構造を作成する技術については、例えば、US 6,268,261 B1に記載されている。
【0072】
図１１に示すように、第３実施形態のＦＥＴ１５０は、ｐ型半導体基板１上に、第１絶縁膜２、ゲート電極３、第２絶縁膜４、ドレイン電極７が順次形成されている。また、第２絶縁膜４、ゲート電極３及び第１絶縁膜２を貫通し、ｐ型半導体基板１に達する開口部５が形成されている。開口部５内のｐ型半導体基板１には、ソース電極として機能するｎ＋不純物拡散層６が形成されている。ｐ型半導体基板１の裏面には裏面電極８が形成されている。上記の構成は、第１実施形態のＦＥＴ１００と同一である。
【0073】
ＦＥＴ１５０は、第１絶縁膜２、ゲート電極３、第２絶縁膜４及びドレイン電極７を有する積層構造（以下、単に積層構造と称することがある）の周囲に、外気から遮断された中空部２２を備えている。中空部２２は、第１キャップ層１７、第２キャップ層１９及びカバー層２１で囲まれた空間で構成されている。中空部２２の側面全体には、第１キャップ層１７が形成されている。中空部２２の上面には、キャップ開口部２０を有する第２キャップ層１９と、第２キャップ層１９上にキャップ開口部２０を覆うように形成されたカバー層２１が形成されている。
【0074】
第１キャップ層１７は例えばシリコン窒化膜で構成されており、厚さは例えば８０ｎｍ以上２００ｎｍ以下である。第２キャップ層１９は例えばシリコン窒化膜で構成されており、厚さは例えば２０ｎｍ以上１００ｎｍ以下である。カバー層２１は例えばシリコン酸化膜で構成されており、厚さは例えば１００ｎｍ以上５００ｎｍ以下である。
【0075】
（製造方法）
次に、ＦＥＴ１５０の製造方法の例について説明する。ｐ型半導体基板１の表面上に、第１絶縁膜２、ゲート電極３及び第２絶縁膜４を順次形成し、続いて開口部５、ｎ＋不純物拡散層６、ドレイン電極７及び裏面電極８を形成する方法は、第１実施形態と同一であるため説明を省略する。
次に、ＦＥＴ１５０の製造方法の例について説明する。ｐ型半導体基板１の表面上に、第１絶縁膜２、ゲート電極３及び第２絶縁膜４を順次形成し、続いて開口部５、ｎ＋不純物拡散層６、ドレイン電極７及び裏面電極８を形成する方法は、第１実施形態と同一であるため説明を省略する。
【0076】
続いて、ＣＶＤ法により、第１キャップ層１７として、シリコン窒化膜又はシリコン酸化膜等を例えば８０ｎｍ以上２００ｎｍ以下の厚さで形成する。次に、第１キャップ層１７をフォトリソグラフィ法及びドライエッチング法でパターニングする。これにより、第１キャップ層１７は、第１絶縁膜２、ゲート電極３、第２絶縁膜４及びドレイン電極７を有する積層構造の側面方向の全周囲を囲むように形成される。
【0077】
次に、充填剤１８を例えば１００ｎｍ以上４００ｎｍ以下の厚さで形成する。充填剤としては、例えばアモルファスカーボンをスパッタリング法で製膜すればよい。続いて、ＣＭＰ法によって、第１キャップ層１７上の充填剤１８を除去する。これにより、第１キャップ層１７と上記積層構造との間の空間が充填剤１８で充填される。この段階における断面図が図１２である。
【0078】
次に、ＣＶＤ法により、第２キャップ層１９として、シリコン窒化膜又はシリコン酸化膜を例えば２０ｎｍ以上１００ｎｍ以下の厚さで形成する。次に、第２キャップ層１９をフォトリソグラフィ法及びドライエッチング法でパターニングして、第２キャップ層１９の一部にキャップ開口部２０を形成し、充填剤１８の表面の一部を露出させる。続いて、酸素を含む雰囲気中で、例えば４００℃、２時間の熱処理を行う。この熱処理により、充填剤１８であるアモルファスカーボンを気化させ、キャップ開口部２０から外部に放出させることで、充填剤１８を除去する。図１３は、熱処理が開始された段階における断面図であり、気化したアモルファスカーボンは、図１３に矢印で示すように、キャップ開口部２０を介して外部に放出される。
【0079】
続いて、ＣＶＤ法により、カバー層２１として、シリコン酸化膜を例えば１００ｎｍ以上５００ｎｍ以下の厚さで形成し、キャップ開口部２０を埋め込むことで、中空部２２が形成される。中空部２２内は、空気であってもよく、真空でもよい。又は、中空部２２内に窒素ガス又はアルゴンガス等の不活性ガス注入するようにしてもよい。
【0080】
（作用効果）
真空チャネルトランジスタは、開口部５の内部空間を真空チャネルとして使用するため、外気に曝されることによってトランジスタ性能が経時劣化するという問題がある。ＦＥＴ１５０は、第１絶縁膜２、ゲート電極３、第２絶縁膜４及びドレイン電極７を有する積層構造を外気から遮断された中空部２２内に配置することにより、真空チャネルトランジスタの性能及び信頼性の経時劣化を抑制することができる。そのため、ソース・ドレイン間電流ＩＤＳを増加させることができ、高性能で信頼性の高い真空チャネルＦＥＴを得ることができる。
真空チャネルトランジスタは、開口部５の内部空間を真空チャネルとして使用するため、外気に曝されることによってトランジスタ性能が経時劣化するという問題がある。ＦＥＴ１５０は、第１絶縁膜２、ゲート電極３、第２絶縁膜４及びドレイン電極７を有する積層構造を外気から遮断された中空部２２内に配置することにより、真空チャネルトランジスタの性能及び信頼性の経時劣化を抑制することができる。そのため、ソース・ドレイン間電流ＩＤＳを増加させることができ、高性能で信頼性の高い真空チャネルＦＥＴを得ることができる。
【0081】
（第７実施形態）
第７実施形態の真空チャネル電界効果トランジスタ２００（以下、ＦＥＴ２００と称する）の構成及び製造方法について図１４～図１９を参照して説明する。図１５はＦＥＴ２００の全体構成を示す斜視図であり、図１４は図１５中に矢印で示す方向の断面図である。図１５では裏面電極３８及び外部端子に接続される配線等の図示は省略している。以下の説明では、第１実施形態と共通する説明は省略する場合がある。
第７実施形態の真空チャネル電界効果トランジスタ２００（以下、ＦＥＴ２００と称する）の構成及び製造方法について図１４～図１９を参照して説明する。図１５はＦＥＴ２００の全体構成を示す斜視図であり、図１４は図１５中に矢印で示す方向の断面図である。図１５では裏面電極３８及び外部端子に接続される配線等の図示は省略している。以下の説明では、第１実施形態と共通する説明は省略する場合がある。
【0082】
図１４及び図１５に示すように、第７実施形態のＦＥＴ２００は、ｐ型半導体基板３１上に、第１絶縁膜３２と、第１絶縁膜３２よりも膜厚が厚い第２絶縁膜３４が隣接して形成されている。第１絶縁膜３２上にはゲート電極３３が積層され、第２絶縁膜３４上にはドレイン電極３７が積層されている。また、ゲート電極３３及び第１絶縁膜３２を貫通し、ｐ型半導体基板３１に達する開口部３５が形成されている。開口部３５内のｐ型半導体基板３１には、ソース電極として機能するｎ＋不純物拡散層３６が形成されている。ｐ型半導体基板３１の裏面には裏面電極３８が形成されている。ゲート電極３３及びドレイン電極３７には正電圧を供給可能な電圧源が接続され、ｎ＋不純物拡散層３６及び裏面電極３８には負電圧を供給可能な電圧源が接続されている。
【0083】
ｐ型半導体基板３１がｐ型シリコン基板である場合、ｎ＋不純物拡散層３６は、ｐ型半導体基板３１中にｎ型不純物であるＡｓ（砒素）又はＰ（燐）を導入し、熱処理を行うことによって形成される。ｎ＋不純物拡散層３６は、開口部３５の底面全体を覆い、第１絶縁膜３２と接していることが好ましいが、開口部３５の側面よりも外側に延在し、第１絶縁膜３２の底部と接するようにしてもよい。また、ＦＥＴ動作に影響しない範囲であれば、ｎ＋不純物拡散層３６は必ずしも開口部３５の底面全体を覆う必要はない。
【0084】
第１絶縁膜３２の厚さは例えば５ｎｍ以上２０ｎｍ以下であり、材料としては、ｐ型半導体基板３１がｐ型シリコン基板である場合は、例えばｐ型半導体基板３１の表面を酸化したシリコン酸化膜でもよく、ＣＶＤ法等によって堆積したシリコン酸化膜又はシリコン窒化膜を含む絶縁膜でもよい。第２絶縁膜３４の厚さは例えば５０ｎｍ以上１００ｎｍ以下であり、例えばＣＶＤ法等によって堆積したシリコン酸化膜又はシリコン窒化膜含む絶縁膜とすればよい。
【0085】
ゲート電極３３は金属又はｎ型不純物を導入したポリシリコン等の導電膜で形成され、厚さは例えば１０ｎｍ以上２０ｎｍ以下である。
【0086】
ドレイン電極３７は金属又はポリシリコン等の導電膜で形成され、厚さは例えば５０ｎｍ以上２００ｎｍ以下である。
【0087】
裏面電極３８はＡｌ等の金属又はポリシリコン等の導電膜で形成され、厚さは例えば５０ｎｍ以上２００ｎｍ以下である。
【0088】
開口部３５は、例えば、短辺が０．０２μｍ以上０．５μｍ以下、長辺が０．０１μｍ以上５μｍ以下の長さの長方形とすればよい。
【0089】
（動作原理）
次に、ＦＥＴ２００の動作については、第１実施形態と同様である。ＦＥＴ２００をオンさせる場合、ソース電極であるｎ＋不純物拡散層３６に例えば０Ｖ、ドレイン電極３７に例えば＋２Ｖ、ゲート電極３３に例えば＋１Ｖ、裏面電極３８に例えば０Ｖを印加する。このように電圧を印加することで、ｎ＋不純物拡散層３６と開口部３５内との真空の界面にＦＮトンネリングが生じて、ｎ＋不純物拡散層３６の表面から開口部３５内の真空へ電子が放出される。放出された電子はドレイン電極３７に向かって真空中を移動し、ドレイン電極３７に到達する。
次に、ＦＥＴ２００の動作については、第１実施形態と同様である。ＦＥＴ２００をオンさせる場合、ソース電極であるｎ＋不純物拡散層３６に例えば０Ｖ、ドレイン電極３７に例えば＋２Ｖ、ゲート電極３３に例えば＋１Ｖ、裏面電極３８に例えば０Ｖを印加する。このように電圧を印加することで、ｎ＋不純物拡散層３６と開口部３５内との真空の界面にＦＮトンネリングが生じて、ｎ＋不純物拡散層３６の表面から開口部３５内の真空へ電子が放出される。放出された電子はドレイン電極３７に向かって真空中を移動し、ドレイン電極３７に到達する。
【0090】
（製造方法）
次に、ｐ型半導体基板３１としてｐ型シリコン基板を用いた場合おけるＦＥＴ２００の製造方法の例について説明する。ｐ型半導体基板３１の表面上に、第２絶縁膜３４として、シリコン酸化膜を例えば８０ｎｍの厚さで形成した後、フォトリソグラフィ法及びドライエッチング法で、フォトレジストをマスクとして、第２絶縁膜３４をパターニングする。図１５及び図１６に示すように、第２絶縁膜３４は互いに離間した２つの孤立パターンである。第２絶縁膜３４は、熱酸化法によって形成してもよく、ＣＶＤ法によって形成してもよい。
次に、ｐ型半導体基板３１としてｐ型シリコン基板を用いた場合おけるＦＥＴ２００の製造方法の例について説明する。ｐ型半導体基板３１の表面上に、第２絶縁膜３４として、シリコン酸化膜を例えば８０ｎｍの厚さで形成した後、フォトリソグラフィ法及びドライエッチング法で、フォトレジストをマスクとして、第２絶縁膜３４をパターニングする。図１５及び図１６に示すように、第２絶縁膜３４は互いに離間した２つの孤立パターンである。第２絶縁膜３４は、熱酸化法によって形成してもよく、ＣＶＤ法によって形成してもよい。
【0091】
続いて、ｐ型半導体基板３１の表面上に、熱酸化法又はＣＶＤ法により、第１絶縁膜３２として、シリコン酸化膜を例えば２０ｎｍの厚さで形成する。次に、第１絶縁膜３２上に、ＣＶＤ法により、ゲート電極３３として、Ｐ（燐）ドープのポリシリコン層を例えば２０ｎｍの厚さで形成する。続いて、フォトリソグラフィ法及びドライエッチング法で、フォトレジストをマスクとして、第１絶縁膜３２及びゲート電極３３をパターニングすることにより、第２絶縁膜３４に挟まれたｐ型半導体基板３１の表面上に、第１絶縁膜３２及びゲート電極３３の積層構造を形成する。この段階における断面図が図１７である。上記のように、第１絶縁膜３２よりも第２絶縁膜３４を先に形成した理由は、第２絶縁膜３４を熱酸化で形成する場合、同時に第１絶縁膜３２も熱酸化されて膜厚が変動してしまうことを防止するためである。
【0092】
次に、フォトリソグラフィ法で、開口部３５を形成する領域が開口したフォトレジスト（図示せず）を形成する。続いて、ドライエッチング法で、フォトレジストをマスクとして、露出しているゲート電極３３及び第１絶縁膜３２を除去することで、開口部３５を形成する。
【0093】
続いて、イオン注入法で、開口部３５内のｐ型半導体基板３１にＡｓ（砒素）イオンを注入し、ｎ＋不純物拡散層３６を形成した後、フォトレジストを除去する。この段階における断面図が図１８である。
【0094】
次に、スパッタリング法でＡｌを例えば１００ｎｍの厚さで形成した後、フォトリソグラフィ法及びドライエッチング法で、形成したＡｌをドレイン電極３７の形状に加工する。図１４及び図１５に示すように、ドレイン電極３７は、第２絶縁膜３４上に形成される。次に、ｐ型半導体基板３１の裏面側の前面に、スパッタリング法でＡｌを例えば２００ｎｍの厚さで形成する。上記の工程により、図１４に示すＦＥＴ２００を作製することができる。
【0095】
上記の製造方法において、ゲート電極３３の表面に絶縁膜を形成する工程を追加してもよい。その場合は、例えば、図１８に示す開口部３５及びｎ＋不純物拡散層３６を形成する工程の後に、ＣＶＤ法によって、第３絶縁膜３９として、シリコン酸化膜を例えば５ｎｍ以上１０ｎｍ以下の膜厚で形成する。続いて、フォトリソグラフィ法及びドライエッチング法で、ｐ型半導体基板３１上の第３絶縁膜３９の一部を除去して、開口部３５ａを形成すればよい。続いて上記と同様にドレイン電極３７を第３絶縁膜３９上に形成することにより、図１９に示す構成のＦＥＴ２００を作製することができる。
【0096】
（作用効果）
第１実施形態では、チャネル長Ｌは第１絶縁膜２、ゲート電極３及び第２絶縁膜４の厚さの合計値となっている。これに対して、本実施形態では、チャネル長Ｌは第２絶縁膜３４の厚さのみによって決定することができる。そのため、第１実施形態に比べてチャネル長Ｌの調整が容易であり、ＦＥＴの設計自由度を向上させることができる。また、第１実施形態では、開口部５の形成のために、第１絶縁膜２、ゲート電極３及び第２絶縁膜４の三層構造を加工する必要がある。これに対して、本実施形態のＦＥＴ２００では、開口部３５の形成のために第１絶縁膜３２及びゲート電極３３の二層構造を加工するだけでよい。そのため、第１実施形態の開口部５に比べて、開口部３５の加工精度を向上させることができる。
第１実施形態では、チャネル長Ｌは第１絶縁膜２、ゲート電極３及び第２絶縁膜４の厚さの合計値となっている。これに対して、本実施形態では、チャネル長Ｌは第２絶縁膜３４の厚さのみによって決定することができる。そのため、第１実施形態に比べてチャネル長Ｌの調整が容易であり、ＦＥＴの設計自由度を向上させることができる。また、第１実施形態では、開口部５の形成のために、第１絶縁膜２、ゲート電極３及び第２絶縁膜４の三層構造を加工する必要がある。これに対して、本実施形態のＦＥＴ２００では、開口部３５の形成のために第１絶縁膜３２及びゲート電極３３の二層構造を加工するだけでよい。そのため、第１実施形態の開口部５に比べて、開口部３５の加工精度を向上させることができる。
【0097】
また、本実施形態では、ゲート電極３３の表面に第３絶縁膜３９を形成することにより、開口部３５の内部の真空空間をｎ＋不純物拡散層３６からドレイン電極３７に向かって電子が移動する途中において、ゲート電極３３に電子が捕獲されることを抑制することができる。そのため、ソース・ドレイン間電流ＩＤＳを増加させることができ、高性能な真空チャネルＦＥＴを得ることができる。
【0098】
（第８実施形態）
第８実施形態の真空チャネル電界効果トランジスタ回路３００（以下、ＦＥＴ回路３００と称する）は、フィン構造を有する横型チャネルＦＥＴで構成された相補型ＦＥＴ回路である。
第８実施形態の真空チャネル電界効果トランジスタ回路３００（以下、ＦＥＴ回路３００と称する）は、フィン構造を有する横型チャネルＦＥＴで構成された相補型ＦＥＴ回路である。
【0099】
上記実施形態１～７では、電荷キャリアを半導体基板の表面に対して縦方向（垂直方向）に移動させる縦型真空チャネルＦＥＴの構成について説明したが、電荷キャリアを半導体基板の表面に対して横方向（平行方向）に移動させる横型真空チャネルＦＥＴの構成としてもよい。図２０に示すように、第８実施形態のＦＥＴ回路３００は、ｐ型半導体基板４１上に、横型真空チャネルを有するｎ型ＦＥＴ及びｐ型ＦＥＴを有している。ｎ型ＦＥＴは、ｐ型半導体基板４１上に、ゲート電極４５、ソース電極４３及びドレイン電極４７を有し、ｐ型ＦＥＴは、Ｎウエル４２上に、ゲート電極４６、ソース電極４４及びドレイン電極４８を有している。
【0100】
ＦＥＴ回路３００のｎ型ＦＥＴのゲート電極４５、ソース電極４３及びドレイン電極４７は、それぞれｐ型半導体基板４１の表面に対して垂直方向に延伸するフィン形状となっている。ゲート電極４５、ソース電極４３及びドレイン電極４７のフィン形状は、例えばｐ型半導体基板４１の一部を用いて形成すればよい。ソース電極４３とドレイン電極４７は、真空を介して対向して設けられ、ソース電極４３とドレイン電極４７との間隔は例えば４０ｎｍ以上６０ｎｍ以下である。ソース電極４３とドレイン電極４７との間の空間がｎ型ＦＥＴの真空チャネル空間である。ゲート電極４５は、ｎ型ＦＥＴの真空チャネル空間の両側に面し、ソース電極４３及びドレイン電極４７から所定の間隔を空けて形成されている。
【0101】
ＦＥＴ回路３００のｎ型ＦＥＴのソース電極４３のフィン形状をｐ型半導体基板４１の一部を用いて形成した場合は、ソース電極４３にｎ型不純物を導入して、ｎ＋不純物拡散層を形成し、ゲート電極４５及びドレイン電極４７の表面上には必要に応じてＡｌ等の金属を形成することが好ましい。
【0102】
ＦＥＴ回路３００のｐ型ＦＥＴのゲート電極４６、ソース電極４４及びドレイン電極４８は、ｎ型ＦＥＴと同様に、それぞれｐ型半導体基板４１の表面に対して垂直方向に延伸するフィン形状となっている。フィン形状は、例えばｐ型半導体基板４１の一部を用いて形成すればよい。ソース電極４４とドレイン電極４８は、真空を介して対向して設けられ、ソース電極４４とドレイン電極４８との間隔は例えば４０ｎｍ以上６０ｎｍ以下である。ソース電極４４とドレイン電極４８との間の空間がｐ型ＦＥＴの真空チャネル空間である。ゲート電極４６は、ｐ型ＦＥＴの真空チャネル空間の両側に面し、ソース電極４４及びドレイン電極４８から所定の間隔を空けて形成されている。
【0103】
ＦＥＴ回路３００のｐ型ＦＥＴのソース電極４４のフィン形状をｐ型半導体基板４１の一部を用いて形成した場合は、ソース電極４４にｐ型不純物を導入して、ｐ＋不純物拡散層を形成し、ゲート電極４６及びドレイン電極４８の表面上には必要に応じてＡｌ等の金属を形成することが好ましい。
【0104】
上記の説明では、ゲート電極４５はｎ型ＦＥＴの真空チャネル空間の両側に面し、ゲート電極４６はｐ型ＦＥＴの真空チャネル空間の両側に面するように配置するとして説明したが、これらをそれぞれの真空チャネル空間内に設けてもよい。その場合は、例えば、ゲート電極４５及びゲート電極４６の表面に絶縁膜を形成して、ゲート電極４５及びゲート電極４６に電荷キャリアが誘引されることを抑制するようにすることが好ましい。
【0105】
（動作原理）
次に、ＦＥＴ回路３００のｎ型ＦＥＴの動作について説明する。ＦＥＴ回路３００のｎ型ＦＥＴは、上記のようにソース電極４３とドレイン電極４７との間の真空空間を真空チャネル空間としている。電荷キャリアとなる電子は、ソース電極４３から上記真空チャネル空間に放出され、真空チャネル空間中をｐ型半導体基板４１の表面に対して横方向（平行方向）に移動し、ドレイン電極４７に到達する。電子の真空チャネル空間への放出はゲート・ソース間電圧ＶＧＳを所定の電圧とすることによって行われ、放出後の移動はソース・ドレイン間電圧ＶＤＳを所定の電圧とすることによって行われる。ＦＥＴ回路３００のｎ型ＦＥＴをオンさせる場合は、ソース電極４３に例えば０Ｖ、ドレイン電極４７に例えば＋２Ｖ、ゲート電極４５に例えば＋１Ｖを印加すればよい。
次に、ＦＥＴ回路３００のｎ型ＦＥＴの動作について説明する。ＦＥＴ回路３００のｎ型ＦＥＴは、上記のようにソース電極４３とドレイン電極４７との間の真空空間を真空チャネル空間としている。電荷キャリアとなる電子は、ソース電極４３から上記真空チャネル空間に放出され、真空チャネル空間中をｐ型半導体基板４１の表面に対して横方向（平行方向）に移動し、ドレイン電極４７に到達する。電子の真空チャネル空間への放出はゲート・ソース間電圧ＶＧＳを所定の電圧とすることによって行われ、放出後の移動はソース・ドレイン間電圧ＶＤＳを所定の電圧とすることによって行われる。ＦＥＴ回路３００のｎ型ＦＥＴをオンさせる場合は、ソース電極４３に例えば０Ｖ、ドレイン電極４７に例えば＋２Ｖ、ゲート電極４５に例えば＋１Ｖを印加すればよい。
【0106】
ＦＥＴ回路３００のｐ型ＦＥＴの動作について説明する。ｐ型ＦＥＴにおいて電荷キャリアとなる正孔は、ソース電極４４から上記真空チャネル空間に放出され、真空チャネル空間中をｐ型半導体基板４１の表面に対して横方向（平行方向）に移動し、ドレイン電極４８に到達する。正孔の真空チャネル空間への放出は、ＦＥＴ３００のｎ型ＦＥＴと同様に、ＶＧＳを所定の電圧とすることによって行われ、放出後の移動はＶＤＳを所定の電圧とすることによって行われる。ＦＥＴ回路３００のｐ型ＦＥＴをオンさせる場合は、ソース電極４４に例えば＋２Ｖ、ドレイン電極４８に例えば０Ｖ、ゲート電極４６に例えば＋１Ｖを印加すればよい。
【0107】
横型チャネルＦＥＴで構成された相補型ＦＥＴ回路の一例として、ＦＥＴ回路１４０を相補型インバータ回路とする場合について説明する。図２０に示すように、ＦＥＴ回路３００においては、ｎ型ＦＥＴのゲート電極４５とｐ型ＦＥＴのゲート電極４６が接続されている。また、ｎ型ＦＥＴのドレイン電極４７とｐ型ＦＥＴのドレイン電極４８が接続されている。ｎ型ＦＥＴのゲート電極４５とｐ型ＦＥＴのゲート電極４６は、相補型インバータ回路の入力電圧を供給する電圧源に接続されている。相補型インバータ回路の出力電圧はｎ型ＦＥＴのドレイン電極４７とｐ型ＦＥＴのドレイン電極４８から外部に出力される。ｎ型ＦＥＴのソース電極４３にはＧＮＤ電圧を供給可能な電圧源が接続され、ｐ型ＦＥＴのソース電極４４及びＮウエル４２には正電圧を供給可能な電圧源が接続されている。
【0108】
相補型インバータ回路の動作時には、ｎ型ＦＥＴのソース電極４３に例えば０ＶのＧＮＤ電圧を印加し、ｐ型ＦＥＴのソース電極４４及びＮウエル４２に例えば＋１Ｖの正電圧を印加する。さらに、ｐ型半導体基板４１に例えばＧＮＤ電圧を印加する。この状態において、ｎ型ＦＥＴのゲート電極４５及びｐ型ＦＥＴのゲート電極４６に相補型インバータ回路の入力信号として例えば＋１Ｖの正電圧又は０ＶのＧＮＤ電圧を印加することで、ｎ型ＦＥＴのドレイン電極４７及びｐ型ＦＥＴのドレイン電極４８から相補型インバータ回路の出力信号である出力電圧が外部に出力される。
【0109】
図２０に示す例は、ＦＥＴ回路３００を相補型インバータ回路とする場合の一例であり、本発明の要旨の範囲内で種々の変形実施が可能である。図２０の結線図は必要に応じて変更が可能であり、各電圧はそれぞれ別の電圧源、別の配線、別回路を経由して供給されるようにしてもよい。また、ＦＥＴ回路３００は、他の相補型ＦＥＴ回路、例えば複数のｎ型ＦＥＴ及びｐ型ＦＥＴを有する差動増幅回路、ＳＲＡＭ回路等に変形して実施することができる。また、入力信号は＋２Ｖの正電圧又は０Ｖに限定されず、例えば、ｐ型ＦＥＴのソース電極４４からの正孔放出効率を増加させるために、０Ｖの代わりに負電圧を印加してもよい。
【0110】
（作用効果）
本実施形態の横型真空チャネルＦＥＴにおいては、縦型真空チャネルＦＥＴよりもソース電極及びドレイン電極の面積を増大させることができるため、ソース・ドレイン間電流ＩＤＳを増加させることができる。また、ソース電極とドレイン電極とを絶縁膜によって絶縁する必要がなく、ゲート電極の大きさ及び配置も容易に調整できるため、ＦＥＴの設計自由度が高くなる。そのため、高性能な相補型真空チャネルＦＥＴを有する半導体装置を得ることができる。
本実施形態の横型真空チャネルＦＥＴにおいては、縦型真空チャネルＦＥＴよりもソース電極及びドレイン電極の面積を増大させることができるため、ソース・ドレイン間電流ＩＤＳを増加させることができる。また、ソース電極とドレイン電極とを絶縁膜によって絶縁する必要がなく、ゲート電極の大きさ及び配置も容易に調整できるため、ＦＥＴの設計自由度が高くなる。そのため、高性能な相補型真空チャネルＦＥＴを有する半導体装置を得ることができる。
【0111】
上記の実施形態１～８では、半導体基板としてシリコン基板を用いた例について説明したが、ＧａＡｓ、ＧａＮ等の他の半導体基板でも実施可能である。
【符号の説明】
【0112】
１、３１ ｐ型半導体基板
２、３２ 第１絶縁膜
３、３３ ゲート電極
４、３４ 第２絶縁膜
５、３５ 開口部
６、３６ ｎ＋不純物拡散層（ソース電極）
７、３７ ドレイン電極
８、３８ 裏面電極
９ Ｎウエル
１０ ｐ＋不純物拡散層（ソース電極）
１１ 側壁絶縁膜
１２ 支持基板
１３ 埋め込みシリコン酸化層
１４ ｎ型シリコン活性層
１５ Ｐウエル
１６ 素子分離領域
１７ 第１キャップ層
１８ 充填剤
１９ 第２キャップ層
２０ キャップ開口部
２１ カバー層
２２ 中空部
３９ 第３絶縁膜
４１ ｐ型半導体基板
４２ Ｎウエル
４３、４４ ソース電極
４５、４６ ゲート電極
４７、４８ ドレイン電極
１００、１２０、１３０、１５０、２００ ＦＥＴ
１１０、１４０、３００ ＦＥＴ回路
２、３２ 第１絶縁膜
３、３３ ゲート電極
４、３４ 第２絶縁膜
５、３５ 開口部
６、３６ ｎ＋不純物拡散層（ソース電極）
７、３７ ドレイン電極
８、３８ 裏面電極
９ Ｎウエル
１０ ｐ＋不純物拡散層（ソース電極）
１１ 側壁絶縁膜
１２ 支持基板
１３ 埋め込みシリコン酸化層
１４ ｎ型シリコン活性層
１５ Ｐウエル
１６ 素子分離領域
１７ 第１キャップ層
１８ 充填剤
１９ 第２キャップ層
２０ キャップ開口部
２１ カバー層
２２ 中空部
３９ 第３絶縁膜
４１ ｐ型半導体基板
４２ Ｎウエル
４３、４４ ソース電極
４５、４６ ゲート電極
４７、４８ ドレイン電極
１００、１２０、１３０、１５０、２００ ＦＥＴ
１１０、１４０、３００ ＦＥＴ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】