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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022047010
(43)【公開日】2022-03-24
(54)【発明の名称】磁気記憶装置
(51)【国際特許分類】
G11C 11/16 20060101AFI20220316BHJP
H01L 21/8239 20060101ALI20220316BHJP
H01L 29/82 20060101ALI20220316BHJP
H01L 43/08 20060101ALI20220316BHJP
【ＦＩ】
G11C11/16 240
H01L27/105 447
H01L29/82 Z
H01L43/08 Z
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2020152702
(22)【出願日】2020-09-11
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100162570
【弁理士】
【氏名又は名称】金子 早苗
(72)【発明者】
【氏名】長田 佳晃
(72)【発明者】
【氏名】初田 幸輔
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA07
4M119BB01
4M119DD24
4M119DD37
4M119DD45
4M119EE22
4M119EE27
4M119HH02
4M119HH07
5F092AB07
5F092AC11
5F092BB23
5F092BB36
5F092BB43
5F092BC04
5F092DA04
(57)【要約】
【課題】 メモリセルの破壊とデータ書込みエラーの両方を抑制できる磁気記憶装置を提供する。
【解決手段】 一実施形態による磁気記憶装置は、第１端及び第２端を有する磁気抵抗効果素子と、第１端と第１配線との間の第１スイッチと、第２端と第２配線との間の第２スイッチと、第１端と第３配線との間の第３スイッチと、第２端と第４配線との間の第４スイッチと、ドライバと、を含む。ドライバは、第１配線及び第２配線と接続され、第１端の電圧及び第２端の電圧に基づく大きさの電流を第１配線に供給するように構成されている。
【選択図】 図６
【解決手段】 一実施形態による磁気記憶装置は、第１端及び第２端を有する磁気抵抗効果素子と、第１端と第１配線との間の第１スイッチと、第２端と第２配線との間の第２スイッチと、第１端と第３配線との間の第３スイッチと、第２端と第４配線との間の第４スイッチと、ドライバと、を含む。ドライバは、第１配線及び第２配線と接続され、第１端の電圧及び第２端の電圧に基づく大きさの電流を第１配線に供給するように構成されている。
【選択図】 図６
【特許請求の範囲】
【請求項1】
第１端及び第２端を有する磁気抵抗効果素子と、
前記第１端と第１配線との間の第１スイッチと、
前記第２端と第２配線との間の第２スイッチと、
前記第１端と第３配線との間の第３スイッチと、
前記第２端と第４配線との間の第４スイッチと、
前記第１配線及び前記第２配線と接続され、前記第１端の電圧及び前記第２端の電圧に基づく大きさの電流を前記第１配線に供給するように構成されているドライバと、
を備える磁気記憶装置。
前記第１端と第１配線との間の第１スイッチと、
前記第２端と第２配線との間の第２スイッチと、
前記第１端と第３配線との間の第３スイッチと、
前記第２端と第４配線との間の第４スイッチと、
前記第１配線及び前記第２配線と接続され、前記第１端の電圧及び前記第２端の電圧に基づく大きさの電流を前記第１配線に供給するように構成されているドライバと、
を備える磁気記憶装置。
【請求項2】
前記第１端と接続され、前記第１スイッチと前記第３スイッチの間に接続された第５配線と、
前記第２端と接続され、前記第２スイッチと前記第４スイッチの間に接続された第６配線と、
をさらに備える、
請求項１に記載の磁気記憶装置。
前記第２端と接続され、前記第２スイッチと前記第４スイッチの間に接続された第６配線と、
をさらに備える、
請求項１に記載の磁気記憶装置。
【請求項3】
前記第５配線は、第３端において前記第１スイッチと接続され、第４端において前記第３スイッチと接続され、
前記第６配線は、第５端において前記第２スイッチと接続され、第６端において前記第４スイッチと接続されている、
請求項２に記載の磁気記憶装置。
前記第６配線は、第５端において前記第２スイッチと接続され、第６端において前記第４スイッチと接続されている、
請求項２に記載の磁気記憶装置。
【請求項4】
前記ドライバは、
前記第１スイッチと接続された第１ノードと、前記第２スイッチと接続された第２ノードとを含み、
前記電流を前記第１ノードから出力し、
前記電流を前記第２ノードで引く、
請求項１に記載の磁気記憶装置。
前記第１スイッチと接続された第１ノードと、前記第２スイッチと接続された第２ノードとを含み、
前記電流を前記第１ノードから出力し、
前記電流を前記第２ノードで引く、
請求項１に記載の磁気記憶装置。
【請求項5】
前記ドライバは、前記第３スイッチと接続された第３ノードと、前記第４スイッチと接続された第４ノードとを含む、
請求項４に記載の磁気記憶装置。
請求項４に記載の磁気記憶装置。
【請求項6】
前記ドライバは、
参照電圧を受け取り、
前記第２端の前記電圧と前記参照電圧の和と、前記第１端の前記電圧とに基づく大きさを有する前記電流を出力する、
請求項４に記載の磁気記憶装置。
参照電圧を受け取り、
前記第２端の前記電圧と前記参照電圧の和と、前記第１端の前記電圧とに基づく大きさを有する前記電流を出力する、
請求項４に記載の磁気記憶装置。
【請求項7】
前記ドライバは、オペアンプを含み、
前記オペアンプは、非反転入力端子において前記第１端の前記電圧を受け取り、反転入力端子において前記第２端の前記電圧と参照電圧との和の電圧を受け取る、
請求項４に記載の磁気記憶装置。
前記オペアンプは、非反転入力端子において前記第１端の前記電圧を受け取り、反転入力端子において前記第２端の前記電圧と参照電圧との和の電圧を受け取る、
請求項４に記載の磁気記憶装置。
【請求項8】
前記ドライバは、第１トランジスタを含み、
前記第１トランジスタは、前記第１ノードと接続され、ゲートにおいて前記オペアンプの出力を受け取る、
請求項７に記載の磁気記憶装置。
前記第１トランジスタは、前記第１ノードと接続され、ゲートにおいて前記オペアンプの出力を受け取る、
請求項７に記載の磁気記憶装置。
【請求項9】
第１端及び第２端を有する磁気抵抗効果素子と、
非反転入力端子において前記第１端と接続され、反転入力端子において参照電圧と前記第２端の電圧の和の電圧を受け取るオペアンプと、
第１電位の第１ノードと前記第１端との間に接続され、ゲートにおいて前記オペアンプの出力を受け取る第１トランジスタと、
を備える磁気記憶装置。
非反転入力端子において前記第１端と接続され、反転入力端子において参照電圧と前記第２端の電圧の和の電圧を受け取るオペアンプと、
第１電位の第１ノードと前記第１端との間に接続され、ゲートにおいて前記オペアンプの出力を受け取る第１トランジスタと、
を備える磁気記憶装置。
【請求項10】
前記第２端と、前記第１電位よりも低い第２電位の第２ノードとの間に接続された第２トランジスタをさらに備える、
請求項９に記載の磁気記憶装置。
請求項９に記載の磁気記憶装置。
【請求項11】
前記第１端と接続された第１配線と
前記第１配線と前記第１トランジスタとの間に接続された第１スイッチと、
前記第２端と接続された第２配線と、
をさらに備え、
前記第２トランジスタは、前記第２配線と前記第２ノードとの間に接続される、
請求項１０に記載の磁気記憶装置。
前記第１配線と前記第１トランジスタとの間に接続された第１スイッチと、
前記第２端と接続された第２配線と、
をさらに備え、
前記第２トランジスタは、前記第２配線と前記第２ノードとの間に接続される、
請求項１０に記載の磁気記憶装置。
【請求項12】
前記第１配線と前記非反転入力端子との間に接続された第３スイッチと、
前記第２配線と前記反転入力端子との間に接続された容量と、
をさらに備える、
請求項１１に記載の磁気記憶装置。
前記第２配線と前記反転入力端子との間に接続された容量と、
をさらに備える、
請求項１１に記載の磁気記憶装置。
【請求項13】
第１端及び第２端を有する磁気抵抗効果素子と、
前記第１端と接続された第１ノード及び前記第２端と接続された第２ノードを有し、前記第１端の電圧及び前記第２端の電圧に基づく大きさの電流を前記第１ノードから供給し、前記電流を前記第２ノードで引くように構成されているドライバと、
を備える磁気記憶装置。
前記第１端と接続された第１ノード及び前記第２端と接続された第２ノードを有し、前記第１端の電圧及び前記第２端の電圧に基づく大きさの電流を前記第１ノードから供給し、前記電流を前記第２ノードで引くように構成されているドライバと、
を備える磁気記憶装置。
【請求項14】
前記ドライバは、前記第１端と接続された第３ノードと、前記第２端と接続された第４ノードとを含み、
前記第１ノードの電圧と前記第２ノードの電圧に基づく大きさの前記電流を前記第１ノードから供給するように構成されている、
請求項１３に記載の磁気記憶装置。
前記第１ノードの電圧と前記第２ノードの電圧に基づく大きさの前記電流を前記第１ノードから供給するように構成されている、
請求項１３に記載の磁気記憶装置。
【請求項15】
前記ドライバは、
参照電圧を受け取り、
前記第４ノードの前記電圧と前記参照電圧の和と、前記第３ノードの前記電圧とに基づく大きさの前記電流を前記第１ノードから供給するように構成されている、
請求項１４に記載の磁気記憶装置。
参照電圧を受け取り、
前記第４ノードの前記電圧と前記参照電圧の和と、前記第３ノードの前記電圧とに基づく大きさの前記電流を前記第１ノードから供給するように構成されている、
請求項１４に記載の磁気記憶装置。
【請求項16】
前記ドライバは、オペアンプを含み、
前記オペアンプは、非反転入力端子において前記第４ノードの前記電圧を受け取り、反転入力端子において前記第３ノードの前記電圧と前記参照電圧の和の電圧を受け取る、
請求項１５に記載の磁気記憶装置。
前記オペアンプは、非反転入力端子において前記第４ノードの前記電圧を受け取り、反転入力端子において前記第３ノードの前記電圧と前記参照電圧の和の電圧を受け取る、
請求項１５に記載の磁気記憶装置。
【請求項17】
前記ドライバは、第１トランジスタを含み、
前記第１トランジスタは、前記第１ノードと接続され、ゲートにおいて前記オペアンプの出力を受け取る、
請求項１６に記載の磁気記憶装置。
前記第１トランジスタは、前記第１ノードと接続され、ゲートにおいて前記オペアンプの出力を受け取る、
請求項１６に記載の磁気記憶装置。
【請求項18】
前記第１端と第１配線との間の第１スイッチと、
前記第２端と第２配線との間の第２スイッチと、
前記第１端と第３配線との間の第３スイッチと、
前記第２端と第４配線との間の第４スイッチと、
をさらに備える、
請求項１７に記載の磁気記憶装置。
前記第２端と第２配線との間の第２スイッチと、
前記第１端と第３配線との間の第３スイッチと、
前記第２端と第４配線との間の第４スイッチと、
をさらに備える、
請求項１７に記載の磁気記憶装置。
【請求項19】
前記第１端と接続され、前記第１スイッチと前記第３スイッチの間に接続された第５配線と、
前記第２端と接続され、前記第２スイッチと前記第４スイッチの間に接続された第６配線と、
をさらに備える、
請求項１８に記載の磁気記憶装置。
前記第２端と接続され、前記第２スイッチと前記第４スイッチの間に接続された第６配線と、
をさらに備える、
請求項１８に記載の磁気記憶装置。
【請求項20】
前記第５配線は、第３端において前記第１スイッチと接続され、第４端において前記第３スイッチと接続され、
前記第６配線は、第７端において前記第２スイッチと接続され、第８端において前記第４スイッチと接続されている、
請求項１９に記載の磁気記憶装置。
前記第６配線は、第７端において前記第２スイッチと接続され、第８端において前記第４スイッチと接続されている、
請求項１９に記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、概して磁気記憶装置に関する。
【背景技術】
【0002】
磁気抵抗効果素子を用いた記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第８７９２２６６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリセルの破壊とデータ書込みエラーの両方を抑制できる磁気記憶装置を提供しようとするものである。
【課題を解決するための手段】
【0005】
一実施形態による磁気記憶装置は、第１端及び第２端を有する磁気抵抗効果素子と、上記第１端と第１配線との間の第１スイッチと、上記第２端と第２配線との間の第２スイッチと、上記第１端と第３配線との間の第３スイッチと、上記第２端と第４配線との間の第４スイッチと、ドライバと、を含む。ドライバは、上記第１配線及び上記第２配線と接続され、上記第１端の電圧及び上記第２端の電圧に基づく大きさの電流を第１配線に供給するように構成されている。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付され、繰返しの説明は省略される場合がある。略同一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。
【0008】
図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【0009】
本明細書及び特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【0010】
以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。以下の記述において、「下」との記述及びその派生語並びに関連語は、ｚ軸上のより小さい座標の位置を指し、「上」との記述及びその派生語並びに関連語は、ｚ軸上のより大きい座標の位置を指す。
【0011】
１．第１実施形態
１．１．構造（構成）
１．１．１．全体の構造
図１は、第１実施形態の磁気記憶装置の機能ブロックを示す。図１に示されるように、磁気記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、及び読出し回路１７を含む。
１．１．構造（構成）
１．１．１．全体の構造
図１は、第１実施形態の磁気記憶装置の機能ブロックを示す。図１に示されるように、磁気記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、及び読出し回路１７を含む。
【0012】
メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、及び複数のビット線ＢＬを含む。メモリセルＭＣは、データを不揮発に記憶することができる。各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線ＢＬと接続されている。ワード線ＷＬは行（ロウ）と関連付けられている。ビット線ＢＬは列（カラム）と関連付けられている。１つの行の選択及び１つ又は複数の列の選択により、１つ又は複数のメモリセルＭＣが特定される。
【0013】
入出力回路１２は、例えばメモリコントローラ２から、種々の制御信号ＣＮＴ、種々のコマンドＣＭＤ、アドレス信号ＡＤＤ、データ（書込みデータ）ＤＡＴを受け取り、例えばメモリコントローラ２にデータ（読出しデータ）ＤＡＴを送信する。
【0014】
ロウ選択回路１４は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される行と関連付けられた１つのワード線ＷＬを選択された状態にする。
【0015】
カラム選択回路１５は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される列と関連付けられた複数のビット線ＢＬを選択された状態にする。
【0016】
制御回路１３は、入出力回路１２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて、書込み回路１６及び読出し回路１７を制御する。具体的には、制御回路１３は、メモリセルアレイ１１へのデータの書込みの間に、データ書込みに使用される電圧を書込み回路１６に供給する。また、制御回路１３は、メモリセルアレイ１１からのデータの読出しの間に、データ読出しに使用される電圧を読出し回路１７に供給する。
【0017】
書込み回路１６は、入出力回路１２から書込みデータＤＡＴを受け取り、制御回路１３の制御及び書込みデータＤＡＴに基づいて、データ書込みに使用される電圧をカラム選択回路１５に供給する。
【0018】
読出し回路１７は、センスアンプを含み、制御回路１３の制御に基づいて、データ読出しに使用される電圧を使用して、メモリセルＭＣに保持されているデータを割り出す。割り出されたデータは、読出しデータＤＡＴとして、入出力回路１２に供給される。
【0019】
１．１．２．メモリセルアレイの回路構成
図２は、第１実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１は、Ｍ＋１（Ｍは自然数）本のワード線ＷＬａ（ＷＬａ＜０＞、ＷＬａ＜１＞、…、ＷＬａ＜Ｍ＞）及びＭ＋１本のワード線ＷＬｂ（ＷＬｂ＜０＞、ＷＬｂ＜１＞、…、ＷＬｂ＜Ｍ＞）を含む。メモリセルアレイ１１はまた、Ｎ＋１（Ｎは自然数）本のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）を含む。
図２は、第１実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１は、Ｍ＋１（Ｍは自然数）本のワード線ＷＬａ（ＷＬａ＜０＞、ＷＬａ＜１＞、…、ＷＬａ＜Ｍ＞）及びＭ＋１本のワード線ＷＬｂ（ＷＬｂ＜０＞、ＷＬｂ＜１＞、…、ＷＬｂ＜Ｍ＞）を含む。メモリセルアレイ１１はまた、Ｎ＋１（Ｎは自然数）本のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）を含む。
【0020】
各メモリセルＭＣ（ＭＣａ及びＭＣｂ）は、２つのノードを有し、第１ノードＮ１において１本のワード線ＷＬと接続され、第２ノードＮ２において１本のビット線ＢＬと接続されている。より具体的には、メモリセルＭＣａは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α、β＞を含み、メモリセルＭＣａ＜α、β＞は、ワード線ＷＬａ＜α＞とビット線ＢＬ＜β＞との間に接続される。同様に、メモリセルＭＣｂは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α、β＞を含み、メモリセルＭＣｂ＜α、β＞は、ワード線ＷＬｂ＜α＞とビット線ＢＬ＜β＞との間に接続される。
【0021】
各メモリセルＭＣは、１つの磁気抵抗効果素子ＶＲ（ＶＲａ又はＶＲｂ）及び１つのスイッチング素子ＳＥ（ＳＥａ又はＳＥｂ）を含む。より具体的には、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α、β＞は、磁気抵抗効果素子ＶＲａ＜α、β＞及びスイッチング素子ＳＥａ＜α、β＞を含む。さらに、αが０以上Ｍ以下の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α、β＞は、磁気抵抗効果素子ＶＲｂ＜α、β＞及びスイッチング素子ＳＥｂ＜α、β＞を含む。
【0022】
各メモリセルＭＣにおいて、磁気抵抗効果素子ＶＲとスイッチング素子ＳＥは直列に接続されている。磁気抵抗効果素子ＶＲは１本のワード線ＷＬと接続されており、スイッチング素子ＳＥは１本のビット線ＢＬと接続されている。
【0023】
磁気抵抗効果素子ＶＲは、低抵抗Ｒａを有する状態と高抵抗Ｒａｐを有する状態との間を切り替わることができる。磁気抵抗効果素子ＶＲは、この２つの抵抗状態の違いを利用して、１ビットのデータを保持することができる。
【0024】
スイッチング素子ＳＥは、例えば以下に記述されるようなスイッチング素子であることが可能である。スイッチング素子は、２つの端子を有し、２端子間に第１閾値未満の電圧が第１方向に印加されている場合、そのスイッチング素子は高抵抗状態、例えば電気的に非導通状態である（オフ状態である）。一方、２端子間に第１閾値以上の電圧が第１方向に印加されている場合、そのスイッチング素子は低抵抗状態、例えば電気的に導通状態である（オン状態である）。スイッチング素子は、さらに、このような第１方向に印加される電圧の大きさに基づく高抵抗状態及び低抵抗状態の間の切り替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。スイッチング素子のオン又はオフにより、当該スイッチング素子と接続された磁気抵抗効果素子ＶＲへの電流の供給の有無、すなわち当該磁気抵抗効果素子ＶＲの選択又は非選択が制御されることが可能である。
【0025】
【0026】
【0027】
各導電体２１は、上面において、複数のメモリセルＭＣｂのそれぞれの底面と接続されている。メモリセルＭＣｂは、ｘｙ面において、例えば円の形状を有する。メモリセルＭＣｂは各導電体２１上でｙ軸に沿って並んでおり、このような配置によってメモリセルＭＣｂはｘｙ面において行列状に配置されている。各メモリセルＭＣｂは、スイッチング素子ＳＥｂとして機能する構造と、磁気抵抗効果素子ＶＲｂとして機能する構造を含む。スイッチング素子ＳＥｂとして機能する構造及び磁気抵抗効果素子ＶＲｂとして機能する構造は、各々、後述のように１又は複数の層を含む。
【0028】
メモリセルＭＣｂの上方に、複数の導電体２２が設けられている。導電体２２は、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各導電体２２は、底面において、ｘ軸に沿って並ぶ複数のメモリセルＭＣｂのそれぞれの上面と接している。各導電体２２は、１つのビット線ＢＬとして機能する。
【0029】
各導電体２２は、上面において、複数のメモリセルＭＣａのそれぞれの底面と接続されている。メモリセルＭＣａは、ｘｙ面において、例えば円の形状を有する。メモリセルＭＣａは各導電体２２上でｘ軸に沿って並んでおり、このような配置によってメモリセルＭＣａはｘｙ面において行列状に配置されている。各メモリセルＭＣａは、スイッチング素子ＳＥａとして機能する構造と、磁気抵抗効果素子ＶＲａとして機能する構造を含む。スイッチング素子ＳＥａとして機能する構造及び磁気抵抗効果素子ＶＲａとして機能する構造は、各々、後述のように１又は複数の層を含む。
【0030】
ｙ軸に沿って並ぶ複数のメモリセルＭＣａのそれぞれの上面上に、さらなる導電体２１が設けられている。
【0031】
【0032】
メモリセルアレイ１１は、さらに、導電体２１、導電体２２、及びメモリセルＭＣを設けられていない領域において層間絶縁体を含む。
【0033】
図５は、第１実施形態のメモリセルＭＣの構造の例の断面を示す。図５に示されるように、スイッチング素子ＳＥは、下部電極２４、可変抵抗材料（層）２５、及び上部電極２６を含む。下部電極２４は導電体２１又は２２（図示せず）の上面上に位置する。可変抵抗材料２５は下部電極２４の上面上に位置する。上部電極２６は可変抵抗材料２５の上面上に位置する。
【0034】
下部電極２４及び上部電極２６は、例えば、窒化チタン（ＴｉＮ）を含むか、ＴｉＮからなる。
【0035】
可変抵抗材料２５は、例えば２端子間スイッチ素子であり、２端子のうちの第１端子は可変抵抗材料２５の上面及び底面の一方であり、２端子のうちの第２端子は可変抵抗材料２５の上面及び底面の他方である。各上部電極２６の上面上に、１つの磁気抵抗効果素子ＶＲが位置する。本実施形態の磁気抵抗効果素子ＶＲはトンネル磁気抵抗効果を示し、以下、例として、ＭＴＪ（magnetic tunnel junction）素子の場合について記述される。具体的には、磁気抵抗効果素子ＶＲは、強磁性層３１、絶縁層３２、及び強磁性層３３を含む。例として、図５に示されるように、絶縁層３２は強磁性層３１の上面上に位置し、強磁性層３３は絶縁層３２の上面上に位置する。
【0036】
強磁性層３１は、強磁性層３１、絶縁層３２、及び強磁性層３３の界面を貫く方向に沿った磁化容易軸を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性層３１の磁化の向きは磁気記憶装置１でのデータの読出し及び書込みによっても不変であることを意図されている。強磁性層３１は、いわゆる参照層として機能することができる。強磁性層３１は、積層された複数の強磁性層、及び（又は）導電層を含んでいてもよい。
【0037】
絶縁層３２は、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯからなり、いわゆるトンネルバリアとして機能する。
【0038】
強磁性層３３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含むか、ＣｏＦｅＢ又はＦｅＢからなる。強磁性層３３は、強磁性層３１、絶縁層３２、及び強磁性層３３の界面を貫く方向に沿った磁化容易軸を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性層３３の磁化の向きはデータ書込みによって可変であり、強磁性層３３は、いわゆる記憶層として機能することができる。
【0039】
強磁性層３３の磁化の向きが強磁性層３１の磁化の向きと平行であると、磁気抵抗効果素子ＶＲは、或る低い抵抗を有する。強磁性層３３の磁化の向きが強磁性層３１の磁化の向きと反平行であると、磁気抵抗効果素子ＶＲは、強磁性層３１と３３の磁化の向きが反平行である場合の抵抗よりも高い抵抗を有する。強磁性層３１の磁化の向きと平行な強磁性層３３の磁化の向きを有する状態のメモリセルＭＣは、Ｐ状態にあると称される。強磁性層３１の磁化の向きと反平行な強磁性層３３の磁化の向きを有する状態のメモリセルＭＣは、ＡＰ状態にあると称される。
【0040】
強磁性層３３から強磁性層３１に向かって或る大きさの書込み電流Ｉｗｐが流れると、強磁性層３３の磁化の向きは強磁性層３１の磁化の向きと平行になる。このような磁化の向きを反転させる操作はＰ書込みと称される場合がある。一方、強磁性層３１から強磁性層３３に向かって或る別の大きさの書込み電流Ｉｗａｐが流れると、強磁性層３３の磁化の向きは強磁性層３１の磁化の向きと反平行になる。このような磁化の向きを反転させる操作はＡＰ書込みと称される場合がある。以下、書込み電流ＩｗｐはＰ書込み電流と称される場合があり、書込み電流ＩｗａｐはＡＰ書込み電流と称される場合がる。ＡＰ書込み電流Ｉｗａｐは、Ｐ書込み電流Ｉｗｐより大きい。以下、ＡＰ書込み電流Ｉｗａｐ及びＰ書込み電流Ｉｗｐは、単に書込み電流Ｉｗと称される場合がある。したがって、書込み電流Ｉｗは、データ書込み対象のメモリセル（選択メモリセル）ＭＣへのＰ書込みの場合はＰ書込み電流を意味し、選択メモリセルＭＣへのＡＰ書込みの場合はＡＰ書込み電流Ｉｗａｐを意味する。
【0041】
メモリセルＭＣは、さらなる導電体、絶縁体、及び（又は）強磁性体を含んでいてもよい。
【0042】
図６は、第１実施形態の磁気記憶装置１のいくつかの機能ブロックの詳細を示す。より具体的には、図６は、メモリセルアレイ１１、ロウ選択回路１４、カラム選択回路１５、書込み回路１６の各々の一部の要素、接続、及びレイアウトを示す。図６は、複数のメモリセルＭＣのうちの或る１つのメモリセルＭＣのみを代表として示す。
【0043】
図６に示されるとともに、図２を参照して記述されるように、メモリセルＭＣは、第１ノードＮ１において１つのワード線ＷＬと接続され、第２ノードＮ２において１つのビット線ＢＬと接続されている。メモリセルＭＣがメモリセルＭＣａである場合、メモリセルＭＣと接続されているワード線ＷＬはワード線ＷＬａである。一方、メモリセルＭＣがメモリセルＭＣｂである場合、メモリセルＭＣと接続されているワード線ＷＬはワード線ＷＬｂである。
【0044】
ロウ選択回路１４は、複数のローカルロウスイッチＴＬＹ１、複数のローカルロウスイッチＴＬＹ２、グローバルロウスイッチＴＧＹ１、及びグローバルロウスイッチＴＧＹ２を含む。各ワード線ＷＬは、第１端（一端）において、１つのローカルロウスイッチＴＬＹ１の第１端（一端）と接続されている。ワード線ＷＬは、同じ側で、それぞれのローカルロウスイッチＴＬＹ１のそれぞれの第１端と接続されており、例えば、図４の構造でのｙ軸上でより小さい座標の側、すなわち左側の端において、それぞれのローカルロウスイッチＴＬＹ１のそれぞれの第１端と接続されている。
【0045】
各ローカルロウスイッチＴＬＹ１は、制御端子において、ロウ選択回路１４中の図示せぬ別の要素から制御信号ＬＹを受け取り、制御信号ＬＹに基づいてオン又はオフする。各ローカルロウスイッチＴＬＹ１は、ｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）であることが可能であり、ゲート端子において制御信号ＬＹを受け取る。ロウ選択回路１４は、複数のローカルロウスイッチＴＬＹ１のうちのアドレス信号ＡＤＤによって指定される１つのローカルロウスイッチＴＬＹ１に供給される制御信号ＬＹのみを選択を、指定するレベル（例えばハイレベル）にする。この結果、複数のローカルロウスイッチＴＬＹ１のうち、選択を指定するレベルの制御信号ＬＹを受け取ったローカルロウスイッチＴＬＹ１のみがオンする。
【0046】
各ローカルロウスイッチＴＬＹ１の第２端（他端）は、ローカルワード線ＬＷＬ１と接続されている。複数のローカルロウスイッチＴＬＹ１のうちの１つのオンによって、当該ローカルロウスイッチＴＬＹ１と接続されたワード線ＷＬが、当該ローカルロウスイッチＴＬＹ１を介してローカルワード線ＬＷＬ１と接続される。
【0047】
ローカルワード線ＬＷＬ１は、グローバルロウスイッチＴＧＹ１を介して、グローバルワード線ＧＷＬ１と接続されている。グローバルロウスイッチＴＧＹ１は、制御端子においてロウ選択回路１４中の図示せぬ別の要素から制御信号ＧＹを受け取り、制御信号ＧＹに基づいてオン又はオフする。グローバルロウスイッチＴＧＹ１は、ｎ型のＭＯＳＦＥＴであることが可能であり、ゲート端子において制御信号ＧＹを受け取る。
【0048】
各ワード線ＷＬは、第２端（他端）において、１つのローカルロウスイッチＴＬＹ２の第１端（一端）と接続されている。ワード線ＷＬは、同じ側で、それぞれのローカルロウスイッチＴＬＹ２のそれぞれの第１端と接続されており、例えば、図４の構造でのｙ軸上でより大きい座標の側、すなわち右側の端において、それぞれのローカルロウスイッチＴＬＹ２のそれぞれの第１端と接続されている。
【0049】
各ローカルロウスイッチＴＬＹ２は、制御端子においてロウ選択回路１４中の図示せぬ別の要素から制御信号ＬＹを受け取り、制御信号ＬＹに基づいてオン又はオフする。各ローカルロウスイッチＴＬＹ２は、ｎ型のＭＯＳＦＥＴであることが可能であり、ゲート端子において制御信号ＬＹを受け取る。ロウ選択回路１４は、複数のローカルロウスイッチＴＬＹ２のうちのアドレス信号ＡＤＤによって指定される１つのローカルロウスイッチＴＬＹ２に供給される制御信号ＬＹのみを選択を指定するレベル（例えばハイレベル）にする。この結果、複数のローカルロウスイッチＴＬＹ２のうち、選択を指定するレベルの制御信号ＬＹを受け取ったローカルロウスイッチＴＬＹ２のみがオンする。
【0050】
各ローカルロウスイッチＴＬＹ２の第２端（他端）は、ローカルワード線ＬＷＬ２と接続されている。複数のローカルロウスイッチＴＬＹ２のうちの１つのオンによって、当該ローカルロウスイッチＴＬＹ２と接続されたワード線ＷＬが、当該ローカルロウスイッチＴＬＹ２を介してローカルワード線ＬＷＬ２と接続される。
【0051】
或る同じワード線ＷＬと接続されている計２つのローカルロウスイッチＴＬＹ１及びＴＬＹ２は、それぞれのゲートにおいて、同じ制御信号ＬＹを受け取る。よって、或るワード線ＷＬと関連付けられた制御信号ＬＹが選択を指定するレベルにされることにより、当該ワード線ＷＬは、ローカルワード線ＬＷＬ１及びＬＷＬ２の両方と接続される。
【0052】
ローカルワード線ＬＷＬ２は、グローバルロウスイッチＴＧＹ２を介して、グローバルワード線ＧＷＬ２と接続されている。グローバルロウスイッチＴＧＹ２は、制御端子においてロウ選択回路１４中の図示せぬ別の要素から制御信号ＧＹを受け取り、制御信号ＧＹに基づいてオン又はオフする。グローバルロウスイッチＴＧＹ２は、ｎ型のＭＯＳＦＥＴであることが可能であり、ゲート端子において制御信号ＧＹを受け取る。
【0053】
カラム選択回路１５は、複数のローカルカラムスイッチＴＬＸ１、複数のローカルカラムスイッチＴＬＸ２、グローバルカラムスイッチＴＧＸ１、及びグローバルカラムスイッチＴＧＸ２を含む。各ビット線ＢＬは、第１端（一端）において、１つのローカルカラムスイッチＴＬＸ１の第１端（一端）と接続されている。ビット線ＢＬは、同じ側で、それぞれのローカルカラムスイッチＴＬＸ１のそれぞれの第１端と接続されており、例えば、図３の構造でのｙ軸上でより小さい座標の側、すなわち左側の端において、それぞれのローカルカラムスイッチＴＬＸ１のそれぞれの第１端と接続されている。
【0054】
各ローカルカラムスイッチＴＬＸ１は、制御端子においてカラム選択回路１５中の図示せぬ別の要素から制御信号ＬＸを受け取り、制御信号ＬＸに基づいてオン又はオフする。各ローカルカラムスイッチＴＬＸ１は、ｎ型のＭＯＳＦＥＴであることが可能であり、ゲート端子において制御信号ＬＸを受け取る。カラム選択回路１５は、複数のローカルカラムスイッチＴＬＸ１のうちのアドレス信号ＡＤＤによって指定される１つのローカルカラムスイッチＴＬＸ１に供給される制御信号ＬＸのみを、選択を指定するレベル（例えばハイレベル）にする。この結果、複数のローカルカラムスイッチＴＬＸ１のうち、選択を指定するレベルの制御信号ＬＸを受け取ったローカルカラムスイッチＴＬＸ１のみがオンする。
【0055】
各ローカルカラムスイッチＴＬＸ１の第２端（他端）は、ローカルビット線ＬＢＬ１と接続されている。複数のローカルカラムスイッチＴＬＸ１のうちの１つのオンによって、当該ローカルカラムスイッチＴＬＸ１と接続されたビット線ＢＬが、当該ローカルカラムスイッチＴＬＸ１を介してローカルビット線ＬＢＬ１と接続される。
【0056】
ローカルビット線ＬＢＬ１は、グローバルカラムスイッチＴＧＸ１を介して、グローバルビット線ＧＢＬ１と接続されている。グローバルカラムスイッチＴＧＸ１は、制御端子においてカラム選択回路１５中の図示せぬ別の要素から制御信号を受け取り、制御信号ＧＸに基づいてオン又はオフする。グローバルカラムスイッチＴＧＸ１は、ｎ型のＭＯＳＦＥＴであることが可能であり、ゲート端子において制御信号ＧＸを受け取る。
【0057】
各ビット線ＢＬは、第２端（他端）において、１つのローカルカラムスイッチＴＬＸ２の第１端（一端）と接続されている。ビット線ＢＬは、同じ側で、それぞれのローカルカラムスイッチＴＬＸ２のそれぞれの第１端と接続されており、例えば、図３の構造でのｙ軸上でより大きい座標の側、すなわち右側の端において、それぞれのローカルカラムスイッチＴＬＸ２のそれぞれの第１端と接続されている。
【0058】
各ローカルカラムスイッチＴＬＸ２は、制御端子においてカラム選択回路１５中の図示せぬ別の要素から制御信号ＬＸを受け取り、制御信号ＬＸに基づいてオン又はオフする。各ローカルカラムスイッチＴＬＸ２は、ｎ型のＭＯＳＦＥＴであることが可能であり、ゲート端子において制御信号ＬＸを受け取る。カラム選択回路１５は、複数のローカルカラムスイッチＴＬＸ２のうちのアドレス信号ＡＤＤによって指定される１つのローカルカラムスイッチＴＬＸ２に供給される制御信号ＬＸのみを選択を指定するレベル（例えばハイレベル）にする。この結果、複数のローカルカラムスイッチＴＬＸ２のうち、選択を指定するレベルの制御信号ＬＸを受け取ったローカルカラムスイッチＴＬＸ２のみがオンする。
【0059】
各ローカルカラムスイッチＴＬＸ２の第２端（他端）は、ローカルビット線ＬＢＬ２と接続されている。複数のローカルカラムスイッチＴＬＸ２のうちの１つのオンによって、当該ローカルカラムスイッチＴＬＸ２と接続されたビット線ＢＬが、当該ローカルカラムスイッチＴＬＸ２を介してローカルビット線ＬＢＬ２と接続される。
【0060】
或る同じビット線ＢＬと接続されている計２つのローカルカラムスイッチＴＬＸ１及びＴＬＸ２は、ゲートにおいて、同じ制御信号ＬＸを受け取る。よって、或るビット線ＢＬと関連付けられた制御信号ＬＸが選択を指定するレベルにされることにより、当該ビット線ＢＬは、ローカルビット線ＬＢＬ１及びＬＢＬ２の両方と接続される。
【0061】
ローカルビット線ＬＢＬ２は、グローバルカラムスイッチＴＧＸ２を介して、グローバルビット線ＧＢＬ２と接続されている。グローバルカラムスイッチＴＧＸ２は、制御端子においてカラム選択回路１５中の図示せぬ別の要素から制御信号ＧＸを受け取り、制御信号ＧＸに基づいてオン又はオフする。グローバルカラムスイッチＴＧＸ２は、ｎ型のＭＯＳＦＥＴであることが可能であり、ゲート端子において制御信号ＧＸを受け取る。
【0062】
書込み回路１６は、書込みドライバ１６１を含む。書込みドライバ１６１は、メモリセルアレイ１１の外側に位置する。例として、書込みドライバ１６１は、グローバルワード線ＧＷＬ２の側、ワード線ＷＬの第２端の側、又はメモリセルアレイ１１の右側に位置することが可能である。また、例として、書込みドライバ１６１は、グローバルビット線ＧＢＬ２の側、ビット線ＢＬの第２端の側、又はメモリセルアレイ１１の下側に位置することが可能である。
【0063】
書込みドライバ１６１は、第１ノードＳ＋、第２ノードＳ－、第３ノードＭ＋、及び第４ノードＭ－を有する。第１ノードＳ＋は、グローバルワード線ＧＷＬ１と接続されている。第２ノードＳ－は、グローバルビット線ＧＢＬ１と接続されている。第３ノードＭ＋は、グローバルワード線ＧＷＬ２と接続されている。第４ノードＭ－は、グローバルビット線ＧＢＬ２と接続されている。
【0064】
書込みドライバ１６１は、さらに複数の大きさから動的に選択される１つの固定の大きさの参照電圧Ｖｒｅｆを、例えば、制御回路１３から受け取る。書込みドライバ１６１は、第１ノードＳ＋から、可変の大きさの電流を出力することができる。書込みドライバ１６１は、第２ノードＳ－において、電流を引くことができる。書込みドライバ１６１は、第１ノードＳ＋と第２ノードＳ－との間に導電性の要素が接続されることにより、第１ノードＳ＋から出力される電流が当該導電性の要素を介して第２ノードＳ－へと流れることを可能にする。以下、書込みドライバ１６１の第１ノードＳ＋から出力される電流は、書込みドライバ１６１の出力電流ＩＯと称される場合がある。
【0065】
書込みドライバ１６１は、第３ノードＭ＋に印加される電圧及び第４ノードＭ－に印加される電圧に基づいて、出力電流ＩＯの大きさを変える。具体的には、書込みドライバ１６１は、第３ノードＭ＋の電圧と第４ノードＭ－の電圧の差が大きいほど、より小さい出力電流ＩＯを出力する負帰還回路として機能する。より具体的には、以下の通りである。第３ノードＭ＋の電圧及び第４ノードＭ－の電圧は種々の大きさを有し得る。書込みドライバ１６１は、第３ノードＭ＋の電圧の大きさ及び第４ノードＭ－の電圧の大きさに基づいて、第３ノードＭ＋の電圧の大きさ及び第４ノードＭ－の電圧の大きさによらずに、参照電圧Ｖｒｅｆと実質的に同じ大きさの電圧がデータ書込み対象のメモリセルＭＣに印加されることを可能にする出力電流ＩＯを第１ノードＳ＋から出力する。以下、データ書込み対象のメモリセルＭＣは、選択メモリセルＭＣＳと称される場合がある。本明細書及び請求の範囲において、「実質的に同じ」は、実質的に同じであると形容される２以上の要素が、原理上、及び（又は）理想的に同一であることを意味し、意図せぬ誤差を許容することを意味する。したがって、書込みドライバ１６１が参照電圧Ｖｒｅｆと実質的に同じ大きさの電圧が選択メモリセルＭＣＳに印加されることを可能にする出力電流ＩＯを出力するということは、書込みドライバ１６１に適用される回路の原理上、参照電圧Ｖｒｅｆと同一の大きさの電圧が選択メモリセルＭＣＳに印加されることを可能にする出力電流ＩＯを出力することを意味する。
【0066】
より具体的には、書込みドライバ１６１は、第４ノードＭ－の電圧と参照電圧Ｖｒｅｆの和と第３ノードＭ＋の電圧が等しくなるように調整される大きさの出力電流ＩＯを出力する。このような負帰還動作を可能にするために、後述のように、第３ノードＭ＋及び第４ノードＭ－は、選択メモリセルＭＣＳの第１ノードＮ１及び第２ノードＮ２にそれぞれ接続される。
【0067】
図７は、第１実施形態の書込みドライバ１６１の要素及び接続の例を示す。図７に示されるように、書込みドライバ１６１は、オペアンプＯＰ、容量Ｃ、及びｐ型のＭＯＳＦＥＴ ＴＰ１を含む。書込みドライバ１６１は、さらに、書込みドライバ１６１の動作と非動作を制御する目的で、ｎ型のＭＯＳＦＥＴ ＴＮ１、ＴＮ２、ＴＮ３、及びＴＮ４、並びにｐ型のＭＯＳＦＥＴ ＴＰ２を含むことが可能である。
【0068】
オペアンプＯＰの非反転入力端子は、書込みドライバ１６１の第３ノードＭ＋として機能する。以下、ノードＭ＋の電圧は、電圧ＶＭ＋と称される。トランジスタＴＮ１の第１端（ソース及びドレインの一方）は、ノードＴｒｅｆとして機能し、参照電圧Ｖｒｅｆを受ける。トランジスタＴＮ１の第２端（ソース及びドレインの他方）は、オペアンプＯＰの反転入力端子と接続されている。トランジスタＴＮ１のゲートは、制御信号ＰＣを、例えば制御回路１３から受け取る。
【0069】
参照電圧Ｖｒｅｆは、選択メモリセルＭＣＳへのＡＰ書込みの場合と、Ｐ書込みの場合とで異なる大きさを有する。ＡＰ書込みの場合、参照電圧Ｖｒｅｆは、選択メモリセルＭＣＳに参照電圧Ｖｒｅｆと同じ大きさの電圧が印加されるとともに当該選択メモリセルＭＣＳにＡＰ書込み電流Ｉｗａｐが流れることを可能にする大きさを有する。ＡＰ書込みの場合の参照電圧Ｖｒｅｆの大きさは、例えば、磁気記憶装置１中のメモリセルＭＣの特性のばらつきを考慮して、例えば、メモリセルＭＣの平均の特性に基づくことができる。
【0070】
Ｐ書込みの場合、参照電圧Ｖｒｅｆは、選択メモリセルＭＣＳへの参照電圧Ｖｒｅｆと同じ大きさの電圧が印加されるとともに当該選択メモリセルＭＣＳにＰ書込み電流Ｉｗｐが流れることを可能にする大きさを有する。Ｐ書込みの場合の参照電圧Ｖｒｅｆの大きさは、例えば、磁気記憶装置１中のメモリセルＭＣの特性のばらつきを考慮して、例えば、メモリセルＭＣの平均の特性に基づくことができる。
【0071】
トランジスタＴＮ２の第１端は、第４ノードＭ－として機能する。以下、ノードＭ－の電圧は、電圧ＶＭ－と称される。トランジスタＴＮ２の第２端は、容量Ｃを介して、オペアンプＯＰの反転入力端子と接続されている。トランジスタＴＮ２のゲートは、制御信号ＷＴを、例えば制御回路１３から受け取る。トランジスタＴＮ２の第２端は、さらに、トランジスタＴＮ３を介して、接地電位（共通電位）のノードと接続されている。トランジスタＴＮ３のゲートは、制御信号ＰＣを、例えば制御回路１３から受け取る。
【0072】
トランジスタＴＰ２の第１端は、電源電位Ｖｄｄのノードと接続されている。トランジスタＴＰ２のゲートは、制御信号￣ＷＴを受け取る。符号「￣」は、「￣」を付された信号の論理の反転の論理を示す。トランジスタＴＰ２の第２端は、トランジスタＴＰ１の第１端と接続されている。トランジスタＴＰ１のゲートは、オペアンプＯＰの出力端子と接続されている。トランジスタＴＰ１の第２端は、書込みドライバ１６１の第１ノードＳ＋として機能する。
【0073】
トランジスタＴＮ４の第１端は、書込みドライバ１６１の第２ノードＳ－として機能する。トランジスタＴＮ４の第２端は、接地電位のノードと接続されている。
【0074】
出力電流ＩＯの大きさは、トランジスタＴＰ１のゲートに印加される電圧の大きさに依存する。すなわち、オペアンプＯＰは、非反転入力端子の電圧と反転入力端子の電圧の差がより大きいと、より小さい電圧を出力し、すなわち、より小さい電圧をトランジスタＴＰ１のゲートに印加する。トランジスタＴＰ１のゲートに印加される電圧がより小さいと、出力電流ＩＯの大きさはより大きい。一方、トランジスタＴＰ１のゲートに印加される電圧がより大きいと、出力電流ＩＯの大きさはより小さい。
【0075】
書込みドライバ１６１は、ハイレベルの制御信号ＷＴを受け取っているとイネーブルにされ、動作することができる。
【0076】
１．２．動作
図８は、第１実施形態の磁気記憶装置１のデータ書込みの間のいくつかの信号の状態を時間に沿って示す。
図８は、第１実施形態の磁気記憶装置１のデータ書込みの間のいくつかの信号の状態を時間に沿って示す。
【0077】
図８に示されるように、データ書込みの開始の前、制御信号ＰＣはハイレベルにあり、制御信号ＷＴはローレベルにある。制御信号ＷＴがローレベルにある間、書込みドライバ１６１がディセーブルにある。制御信号ＰＣがハイレベルにあるため、図７に示されるトランジスタＴＮ１及びＴＮ３はオンしており、容量Ｃの両端子のうちのトランジスタＴＮ１と接続されている方（第１端）は、電圧Ｖｒｅｆを有している。トランジスタＴＮ３と接続されている方（第２端）は、接地電位（＝０［Ｖ］）を有している。
【0078】
データ書込みに伴い、時刻ｔ１において、制御信号ＰＣはローレベルとされる。制御信号ＰＣのローレベルは、時刻ｔ４まで続く。制御信号ＰＣのローレベルへの移行の結果、図７に示されるトランジスタＴＮ１及びＴＮ３はオフし、容量Ｃは、電気的にフローティング状態になる。
【0079】
時刻ｔ２において、制御信号ＷＴがハイレベルとされる。制御信号ＷＴは、書込みの期間を制御し、書込みの間、ハイレベルに維持される。制御信号ＷＴのハイレベルは、時刻ｔ３まで続く。時刻ｔ２から時刻ｔ３の間、書込みドライバ１６１は、イネーブルとなっている。制御信号ＷＴのハイレベルへの移行の結果、トランジスタＴＮ２はオンし、容量Ｃの第２端の電圧が、０からＶＭ－に上昇する。容量Ｃはフローティングしているので、容量Ｃの第２端の電圧の上昇と同じ大きさだけ、第１端の電圧が上昇する。すなわち、容量Ｃの第１端の電圧がＶｒｅｆ＋ＶＭ－となる。このため、書込みドライバ１６１がイネーブルの間、オペアンプの反転入力端子には、Ｖｒｅｆ＋ＶＭ－の大きさの電圧が印加されている。
【0080】
時刻ｔ３において制御信号ＷＴがローレベルに戻され、時刻ｔ４において制御信号ＰＣがハイレベルに戻される。
【0081】
図９は、第１実施形態の磁気記憶装置１のデータ書込みの間の一状態を示す。図９は、図７と同じ要素及び範囲を示し、図７と同様にレイアウトも表現している。図９は、或る選択メモリセルＭＣＳへのデータ書込みの間の一状態を示す。以下、選択メモリセルＭＣＳと接続されたワード線ＷＬは、選択ワード線ＷＬＳと称される。選択メモリセルＭＣＳと接続されたビット線ＢＬは、選択ビット線ＢＬＳと称される。図９は、スイッチＴＬＹ１、ＴＧＹ１、ＴＬＹ２、ＴＧＹ２、ＴＬＸ１、ＴＧＸ１、ＴＬＸ２、及びＴＧＸ２のうち、オンしているもののみを示す。図９に示されていないスイッチは、選択メモリセルＭＣＳへのデータ書込みの間、オフしている。
【0082】
図９の選択メモリセルＭＣは、選択メモリセルＭＣＳ１として引用され、例として、メモリセルアレイ１１の中央付近に位置している。ロウ選択回路１４及びカラム選択回路１５は、データ書込みの間、選択メモリセルＭＣＳのロウ及びカラムに基づいて、すなわち、選択ワード線ＷＬＳ及び選択ビット線ＢＬＳに基づいて、以下に記述される動作が行われるように構成されている。
【0083】
データ書込みの間、選択ワード線ＷＬＳと接続されたローカルロウスイッチ（選択ローカルロウスイッチ）ＴＬＹ１、及びグローバルロウスイッチＴＧＹ１はオンに維持される。このため、選択メモリセルＭＣＳ１の第１ノードＮ１は、選択ワード線ＷＬＳ、選択ローカルロウスイッチＴＬＹ１、ローカルワード線ＬＷＬ１、グローバルロウスイッチＴＧＹ１、及びグローバルワード線ＧＷＬ１を介して、書込みドライバ１６１の第１ノードＳ＋と接続されている。第１ノードＳ＋と選択メモリセルＭＣＳ１の第１ノードＮ１の間の電流経路は、抵抗ＲＸ１を有する。
【0084】
データ書込みの間、選択ビット線ＢＬＳと接続されたローカルカラムスイッチ（選択ローカルカラムスイッチ）ＴＬＸ１、及びグローバルカラムスイッチＴＧＸ１はオンに維持される。このため、選択メモリセルＭＣＳ１の第２ノードＮ２は、選択ビット線ＢＬＳ、選択ローカルカラムスイッチＴＬＸ１、ローカルビット線ＬＢＬ１、グローバルカラムスイッチＴＧＸ１、及びグローバルビット線ＧＢＬ１を介して、書込みドライバ１６１の第２ノードＳ－と接続されている。選択メモリセルＭＣＳ１の第２ノードＮ２と第２ノードＳ－との間の電流経路は、抵抗ＲＹ１を有する
選択メモリセルＭＣＳ１が、書込みドライバ１６１の第１ノードＳ＋と第２ノードＳ－の間に接続されることにより、第１ノードＳ＋と第２ノードＳ－を繋ぐ電流経路が形成されている。電流経路が形成されている状態で、書込みドライバ１６１がイネーブルとされることより、電流経路を、太い実線で示されるような電流が流れることができる。当該電流により、選択メモリセルＭＣＳ１にデータが書き込まれることが可能である。電流の大きさは、まず、書き込まれるデータに依存し、すなわち、ＡＰ書込みかＰ書込みかに依存する。さらに、供給される電流の大きさは、以下に記述されるように、選択メモリセルＭＣＳ１のメモリセルアレイ１１中の位置にも依存する。
選択メモリセルＭＣＳ１が、書込みドライバ１６１の第１ノードＳ＋と第２ノードＳ－の間に接続されることにより、第１ノードＳ＋と第２ノードＳ－を繋ぐ電流経路が形成されている。電流経路が形成されている状態で、書込みドライバ１６１がイネーブルとされることより、電流経路を、太い実線で示されるような電流が流れることができる。当該電流により、選択メモリセルＭＣＳ１にデータが書き込まれることが可能である。電流の大きさは、まず、書き込まれるデータに依存し、すなわち、ＡＰ書込みかＰ書込みかに依存する。さらに、供給される電流の大きさは、以下に記述されるように、選択メモリセルＭＣＳ１のメモリセルアレイ１１中の位置にも依存する。
【0085】
データ書込みの間、選択ワード線ＷＬＳと接続されたローカルロウスイッチ（選択ローカルロウスイッチ）ＴＬＹ２、及びグローバルロウスイッチＴＧＹ２はオンに維持される。このため、選択メモリセルＭＣＳ１の第１ノードＮ１はまた、選択ワード線ＷＬＳ、選択ローカルロウスイッチＴＬＹ２、ローカルワード線ＬＷＬ２、グローバルロウスイッチＴＧＹ２、及びグローバルワード線ＧＷＬ２を介して、書込みドライバ１６１の第３ノードＭ＋と接続されている。この結果、第３ノードＭ＋は、破線で示されるように、選択メモリセルＭＣＳの第１ノードＮ１の電圧Ｖ１１を受けている。
【0086】
データ書込みの間、さらに、選択ビット線ＢＬＳと接続されたローカルカラムスイッチ（選択ローカルカラムスイッチ）ＴＬＸ２、及びグローバルロウスイッチＴＧＹ２はオンに維持される。このため、選択メモリセルＭＣＳ１の第２ノードＮ２はまた、選択ビット線ＢＬＳ、選択ローカルカラムスイッチＴＬＸ２、ローカルビット線ＬＢＬ２、グローバルカラムスイッチＴＧＸ２、及びグローバルビット線ＧＢＬ２を介して、書込みドライバ１６１の第４ノードＭ－と接続されている。この結果、第４ノードＭ－は、破線で示されるように、選択メモリセルＭＣの第２ノードＮ２の電圧Ｖ１２を受けている。
【0087】
ここまで記述されるような、選択メモリセルＭＣＳが、書込みドライバ１６１の第１ノードＳ＋、第２ノードＳ－、第３ノードＭ＋、及び第４ノードＭ－に電気的に接続されている状態は、磁気記憶装置１が選択メモリセルＭＣＳについて書込み選択状態にあると称される。
【0088】
図６を参照して記述されるように、書込みドライバ１６１は、第３ノードＭ＋の電圧及び第４ノードＭ－の電圧の大きさによらずに、参照電圧Ｖｒｅｆと実質的に同じ大きさの電圧が選択メモリセルＭＣＳ１の両端に印加されることを可能にする大きさの出力電流ＩＯ（書込み電流ＩＷとして使用される）を出力する。参照電圧Ｖｒｅｆは、図７を参照して記述されるように、ＡＰ書込みの場合と、Ｐ書込みの場合とで異なる大きさを有する。書き込まれるデータに基づく大きさの参照電圧Ｖｒｅｆの使用により、ＡＰ書込みの場合は、ＡＰ書込み電流Ｉｗａｐが選択メモリセルＭＣＳ１を流れ、Ｐ書込みの場合はＰ書込み電流Ｉｗｐが選択メモリセルＭＣＳ１を流れる。
【0089】
データ書込みの完了により、書込み後の選択メモリセルＭＣＳ１の抵抗の大きさは、書込み前の選択メモリセルＭＣＳ１の抵抗の大きさと異なる。このため、書込み完了直後、すなわち、抵抗の大きさの切り替わり直後の電圧Ｖ１１及びＶ１２は、書込み前の電圧Ｖ１１及びＶ１２とそれぞれ異なる大きさを有する。しかしながら、これらの電圧の大きさの変化に基づいて、出力電流ＩＯの大きさも変わる。この結果、以下に記述されるように、書込み前後で、選択メモリセルＭＣＳ１に印加される電圧は、実質的に同じである。
【0090】
図１０は、第１実施形態の選択メモリセルＭＣＳ１のＰ書込み前後の状態を示す。Ｐ書込みの前、選択メモリセルＭＣＳ１は、高抵抗状態での抵抗Ｒａｐを有している。Ｐ書込みのために、参照電圧Ｖｒｅｆは、Ｐ書込みのために選択メモリセルＭＣＳ１に印加されることを意図されている電圧Ｖｐ（以下、Ｐ書込み電圧Ｖｐと称される場合がある）と等しい大きさを有するように設定されている。このことに基づいて、選択メモリセルＭＣＳ１の第１ノードＮ１の電圧Ｖ１１及び第２ノードＮ２の電圧Ｖ１２に基づいて、書込みドライバ１６１は、Ｐ書込み電圧Ｖｐが選択メモリセルＭＣＳ１に印加されるように、Ｐ書込み電圧Ｖｐが抵抗Ｒａｐで除された大きさのＰ書込み電流Ｉｗｐ１を出力する。
【0091】
Ｐ書込み電流Ｉｗｐ１の供給によってＰ書込みが完了し、選択メモリセルＭＣＳ１が抵抗Ｒｐを有するに至る。これと同時に、選択メモリセルＭＣＳ１の第１ノードＮ１の電圧Ｖ１１及び第２ノードＮ２の電圧Ｖ１２が変化する。これに基づいて、書込みドライバ１６１は、変化した電圧Ｖ１１及び電圧Ｖ１２に基づく大きさの出力電流ＩＯを出力するようになる。すなわち、書込みドライバ１６１は、Ｐ書込み電圧Ｖｐが抵抗Ｒｐで除された大きさのＰ書込み電流Ｉｗｐ２を出力する。Ｐ書込み電流Ｉｗｐ２は、Ｐ書込み電流Ｉｗｐ１より大きい。Ｐ書込みの完了に起因してＰ書込み電流Ｉｗｐ２が流れることによって、Ｐ書込みの完了後も選択メモリセルＭＣＳ１には、Ｐ書込み電圧Ｖｐが印加され続ける。
【0092】
ＡＰ書込みについても同じ現象が生じる。図１１は、第１実施形態の選択メモリセルＭＣＳ１のＡＰ書込み前後の状態を示す。ＡＰ書込みの前、選択メモリセルＭＣＳ１は、抵低抵抗状態での抵抗Ｒｐを有している。ＡＰ書込みのために、参照電圧Ｖｒｅｆは、ＡＰ書込みのために選択メモリセルＭＣＳ１に印加されることを意図されている電圧Ｖａｐ（以下、ＡＰ書込み電圧Ｖａｐと称される場合がある）と等しい大きさを有するように設定されている。このことに基づいて、選択メモリセルＭＣＳ１の第１ノードＮ１の電圧Ｖ１１及び第２ノードＮ２の電圧Ｖ１２に基づいて、書込みドライバ１６１は、ＡＰ書込み電圧Ｖａｐが選択メモリセルＭＣＳ１に印加されるように、ＡＰ書込み電圧Ｖａｐが抵抗Ｒｐで除された大きさのＡＰ書込み電流Ｉｗａｐ１を出力する。
【0093】
ＡＰ書込み電流Ｉｗａｐ１の供給によってＡＰ書込みが完了し、選択メモリセルＭＣＳ１が抵抗Ｒａｐを有するに至る。これと同時に、選択メモリセルＭＣＳ１の第１ノードＮ１の電圧Ｖ１１及び第２ノードＮ２の電圧Ｖ１２が変化する。これに基づいて、書込みドライバ１６１は、変化した電圧Ｖ１１及び電圧Ｖ１２に基づく大きさの出力電流ＩＯを出力するようになる。すなわち、書込みドライバ１６１は、ＡＰ書込み電圧Ｖａｐが抵抗Ｒａｐで除された大きさのＡＰ書込み電流Ｉｗａｐ２を出力する。ＡＰ書込み電流Ｉｗａｐ２は、ＡＰ書込み電流Ｉｗａｐ１より小さい。ＡＰ書込みの完了に起因してＡＰ書込み電流Ｉｗａｐ２が流れることによって、ＡＰ書込みの完了後も選択メモリセルＭＣＳ１には、ＡＰ書込み電圧Ｖａｐが印加され続ける。
【0094】
このように、選択メモリセルＭＣＳの抵抗の大きさの変化の前後で、選択メモリセルＭＣＳは、実質的に同じ大きさの電圧を受ける。
【0095】
さらに、出力電流ＩＯ（すなわち、書込み電流Ｉｗ）は、書込みドライバ１６１の制御によって、選択メモリセルＭＣＳのメモリセルアレイ１１中の位置によらずに、実質的に同じ参照電圧Ｖｒｅｆが選択メモリセルＭＣＳに印加されることを可能にする大きさを有する。以下、このことについて記述される。
【0096】
選択メモリセルＭＣＳのメモリセルアレイ１１中の位置は、書込み選択状態の磁気記憶装置１での書込みドライバ１６１の第１ノードＳ＋と第２ノードＳ－を繋ぐ電流経路の抵抗を左右する。選択メモリセルＭＣＳの位置が、電流経路のルート（パターン）に影響するからである。すなわち、第１ノードＳ＋と選択メモリセルＭＣＳの第１ノードＮ１とを繋ぐ電流経路の距離、及び選択メモリセルＭＣＳの第２ノードＮ２と第２ノードＳ－とを繋ぐ電流経路の距離は、選択メモリセルＭＣＳの位置に依存する。そして、電流経路の距離は、電流経路の抵抗に影響する。よって、書込みドライバ１６１の第１ノードＳ＋と第２ノードＳ－を繋ぐ電流経路の抵抗の大きさは、選択メモリセルＭＣＳの位置に依存する。このことは、選択メモリセルＭＣＳの第１ノードＮ１の電圧及び第２ノードＮ２の電圧も、選択メモリセルＭＣＳのメモリセルアレイ１１中の位置に依存することを意味する。
【0097】
図９の書込み選択状態では、選択メモリセルＭＣＳ１の第１ノードＮ１の電圧Ｖ１１及び第２ノードＮ２の電圧Ｖ１２に基づいて、書込みドライバ１６１は、或る大きさの出力電流ＩＯ１を出力する。
【0098】
一方、上記のように、選択メモリセルＭＣＳのメモリセルアレイ１１中の位置は、選択メモリセルＭＣＳの第１ノードＮ１及び第２ノードＮ２のそれぞれの電圧に影響する。図１２及び図１３は、図９と同じく、第１実施形態の磁気記憶装置１のデータ書込みの間の一状態を示す。一方、図１２及び図１３は、図９での選択メモリセルＭＣＳ１とは別の選択メモリセルＭＣＳ２及びＭＣＳ３についての書込み選択状態を示す。
【0099】
図１２に示されるように、選択メモリセルＭＣＳ２は、メモリセルアレイ１１中で選択メモリセルＭＣＳ１よりも書込みドライバ１６１に近い。すなわち、図１２での選択ワード線ＷＬＳは、図９での選択ワード線ＷＬＳよりもローカルビット線ＬＢＬ２に近い。また、図１２での選択ビット線ＢＬＳは、図９での選択ビット線ＢＬＳよりもローカルワード線ＬＷＬ２に近い。このような選択メモリセルＭＣＳ２の位置に基づいて、第１ノードＳ＋と選択メモリセルＭＣＳ２の第１ノードＮ１の間の電流経路は、抵抗ＲＸ２を有し、選択メモリセルＭＣＳ２の第２ノードＮ２と第２ノードＳ－との間の電流経路は、抵抗ＲＹ２を有する。抵抗ＲＸ２は、図９に示される選択状態での抵抗ＲＸ１より低く、抵抗ＲＹ２は、図９に示される選択状態での抵抗ＲＹ１より低い。選択メモリセルＭＣＳ２の第１ノードＮ１の電圧Ｖ２１は、選択メモリセルＭＣＳ１の第１ノードＮ１の電圧Ｖ１１より低く、選択メモリセルＭＣＳ２の第２ノードＮ２の電圧Ｖ２２は、選択メモリセルＭＣＳ１の第１ノードＮ１の電圧Ｖ１２より低い。
【0100】
図６を参照して記述されるように書込みドライバ１６１は、第４ノードＭ－の電圧と参照電圧Ｖｒｅｆの和と第３ノードＭ＋の電圧が等しくなるように調整される大きさの出力電流ＩＯを出力する。図１２に示される書込み選択状態では、書込みドライバ１６１は、出力電流ＩＯ２を出力する。出力電流ＩＯ２は、図９に示される書込み選択状態での出力電流ＩＯ１より小さい。
【0101】
一方で、図１２に示される書込み選択状態では、上記のように、抵抗ＲＸ２及び抵抗ＲＹ２は、それぞれ、図９に示される書込み選択状態での抵抗ＲＸ１及び抵抗ＲＹ１より低い。このため、出力電流ＩＯ１、及び抵抗ＲＸ１並びに抵抗ＲＹ１によって定まる、選択メモリセルＭＣＳ２への印加電圧は、出力電流ＩＯ２、及び抵抗ＲＸ２並びに抵抗ＲＹ２によって定まる、選択メモリセルＭＣＳ２への印加電圧と実質的に等しい。すなわち、選択メモリセルＭＣＳ１及びＭＣＳ２のいずれにも、参照電圧Ｖｒｅｆと実質的に等しい電圧が印加される。
【0102】
図１３に示されるように、選択メモリセルＭＣＳ３は、メモリセルアレイ１１中で選択メモリセルＭＣＳ１よりも書込みドライバ１６１から遠い。すなわち、図１３での選択ワード線ＷＬＳは、図９での選択ワード線ＷＬＳよりもローカルビット線ＬＢＬ１に近い。また、図１３での選択ビット線ＢＬＳは、図９での選択ビット線ＢＬＳよりもローカルワード線ＬＷＬ１に近い。このような選択メモリセルＭＣＳ３の位置に基づいて、第１ノードＳ＋と選択メモリセルＭＣＳ３の第１ノードＮ１の間の電流経路は、抵抗ＲＸ３を有し、選択メモリセルＭＣＳ３の第２ノードＮ２と第２ノードＳ－との間の電流経路は、抵抗ＲＹ３を有する。抵抗ＲＸ３は、図９に示される選択状態での抵抗ＲＸ１より高く、抵抗ＲＹ３は、図９に示される選択状態での抵抗ＲＹ１より高い。選択メモリセルＭＣＳ３の第１ノードＮ１の電圧Ｖ３１は、選択メモリセルＭＣＳ１の第１ノードＮ１の電圧Ｖ１１より高く、選択メモリセルＭＣＳ３の第２ノードＮ２の電圧Ｖ３２は、選択メモリセルＭＣＳ１の第１ノードＮ１の電圧Ｖ１２より高い。
【0103】
図１３に示される書込み選択状態では、書込みドライバ１６１は、出力電流ＩＯ３を出力する。出力電流ＩＯ３は、図９に示される書込み選択状態での出力電流ＩＯ１より大きい。一方、図１３に示される書込み選択状態では、上記のように、抵抗ＲＸ３及び抵抗ＲＹ３は、それぞれ、図９に示される書込み選択状態での抵抗ＲＸ１及び抵抗ＲＹ１より高い。このため、出力電流ＩＯ１、及び抵抗ＲＸ１並びに抵抗ＲＹ１によって定まる、選択メモリセルＭＣＳ３への印加電圧は、出力電流ＩＯ３、及び抵抗ＲＸ３並びに抵抗ＲＹ３によって定まる、選択メモリセルＭＣＳ３への印加電圧と実質的に等しい。すなわち、選択メモリセルＭＣＳ１及びＭＣＳ３のいずれにも、参照電圧Ｖｒｅｆと実質的に等しい電圧が印加される。
【0104】
１．３．利点（効果）
第１実施形態によれば、以下に記述されるように、メモリセルＭＣの破壊を抑制しつつ、データ書込みエラーを抑制できる磁気記憶装置１が提供される。
第１実施形態によれば、以下に記述されるように、メモリセルＭＣの破壊を抑制しつつ、データ書込みエラーを抑制できる磁気記憶装置１が提供される。
【0105】
第１実施形態のメモリセルアレイ１１に書込み電流を供給する構成として、以下の２つが考えられる。図１４は、第１の参考用の磁気記憶装置１００の一部の要素及び接続を示す。図１５は、第２の参考用の磁気記憶装置２００の一部の要素及び接続を示す。
【0106】
図１４に示されるように、磁気記憶装置１００は、メモリセルアレイ１１、ロウ選択回路１４、カラム選択回路１５、書込み回路を含む。書込み回路は、定電圧源ＣＶを含み、定電圧源ＣＶと接地電位のノードとの間に或る一定の大きさの電圧を供給する。
【0107】
データ書込みの間、定電圧源ＣＶによる電圧の印加により、定電圧源ＣＶから、カラム選択回路１５、ワード線ＷＬ（選択ワード線ＷＬＳ）、選択メモリセルＭＣＳ、ビット線ＢＬ（選択ビット線ＢＬＳ）、ロウ選択回路１４を介して、接地電位のノードへと書込み電流が流れる。磁気記憶装置１００で選択メモリセルＭＣＳ１０１又はＭＣＳ１０２にデータが書き込まれるとき、以下の現象が生じ得る。選択メモリセルＭＣＳ１０１は、メモリセルＭＣの中で、カラム選択回路１５及びロウ選択回路１４の両方に最も近い。選択メモリセルＭＣＳ１０２は、メモリセルＭＣの中で、カラム選択回路１５及びロウ選択回路１４の両方から最も遠い。
【0108】
選択メモリセルＭＣＳ１０１へのデータ書込みの場合、定電圧源ＣＶから選択メモリセルＭＣＳ１０１までの電流経路は短い。このため、電流経路の抵抗は小さい。よって、定電圧源ＣＶによる電圧の大きさによっては、書込み電流の大きさが過大であり、書込み電流によって選択メモリセルＭＣＳ１０１が破壊され得る。このような過大な書込み電流によるメモリセルＭＣの破壊を抑制するために、定電圧源ＣＶの大きさを抑制することが考えられる。
【0109】
しかしながら、この場合、選択メモリセルＭＣＳ１０２へのデータ書込みエラーが生じ得る。すなわち、定電圧源ＣＶから選択メモリセルＭＣＳ１０２までの電流経路は長い。このため、電流経路の抵抗は大きい。よって、定電圧源ＣＶによる電圧の大きさが小さいと、選択メモリセルＭＣＳ１０２に十分な大きさの電圧が印加されず、選択メモリセルＭＣＳ１０２を必要な大きさの書込み電流が流れない。書込み電流の大きさの不足によって、選択メモリセルＭＣＳ１０２のデータ書込みが失敗し得る。
【0110】
図１５に示されるように、磁気記憶装置２００は、メモリセルアレイ１１、ロウ選択回路１４（図示せず）、カラム選択回路１５（図示せず）、書込み回路を含む。書込み回路は、定電流源ＣＩを含み、定電流源ＣＩから接地電位のノードまで或る一定の大きさの電流を流し、ＡＰ書込みの場合に同じ大きさのＡＰ書込み電流Ｉｗａｐを流す。定電流源ＣＩの使用は、定電圧源の使用に基づくメモリセルＭＣの破壊とデータ書込みの失敗を両方とも抑制し得る。
【0111】
しかしながら、以下に記述されるように、ＡＰ書込みの場合に、同じ大きさのＡＰ書込み電流Ｉｗａｐが流れ続けることにより、選択メモリセルＭＣＳ１０３が破壊され得る。メモリセルＭＣの意図しない特性のばらつきは不可避であり、どのようなメモリセルＭＣであってもＡＰ書込みが完了することを目指して、ＡＰ書込み電流Ｉｗａｐが供給される時間は余裕を有している。このため、ＡＰ書込み電流Ｉｗａｐの供給によりＡＰ状態へと移った直後の選択メモリセルＭＣＳ１０３には、ＡＰ状態への移行の後も、ＡＰ書込み電流Ｉｗａｐが流れる場合がある。ＡＰ書込み電流Ｉｗａｐは大きく、ＡＰ状態のメモリセルＭＣの抵抗Ｒａｐは大きい。このため、ＡＰ状態の選択メモリセルＭＣＳ１０３にＡＰ書込み電流Ｉｗａｐが流れると、当該選択メモリセルＭＣＳ１０３の両端に、Ｐ状態の選択メモリセルＭＣＳ１０３に印加される電圧ＶＬより高い電圧ＶＨが印加される。特に、ＡＰ状態へ移行しやすい特性を有するメモリセルＭＣには、ＡＰ状態への完了後も比較的長い時間に亘ってＡＰ書込み電流Ｉｗａｐが流れ、よって、このようなメモリセルＭＣは、長時間に亘る高電圧ＶＨの印加によって、破壊され得る。
【0112】
第１実施形態によれば、書込みドライバ１６１は、選択メモリセルＭＣの第１ノードＮ１の電圧を第３ノードＭ＋で受け、第２ノードＮ２の電圧を第４ノードＭ－で受け、選択メモリセルＭＣＳの第１ノードＮ１の電圧及び第２ノードＮ２の電圧に基づく大きさの電流を、第１ノードＳ＋から選択メモリセルＭＣＳに供給する。これを可能にするために、磁気記憶装置１は、書込みドライバ１６１の第３ノードＭ＋及び第４ノードＭ－をそれぞれ選択メモリセルＭＣＳの第１ノードＮ１及び第２ノードＮ２と接続するためのスイッチＴＬＹ１、ＴＧＹ１、ＴＬＹ２、ＴＧＹ２、ＴＬＸ１、ＴＧＸ１、ＴＬＸ２、及びＴＧＸ２並びに配線ＬＷＬ２、ＧＷＬ２、ＬＢＬ２、及びＧＢＬ２を含む。
【0113】
以上の構成により、まず、選択メモリセルＭＣＳの第１ノードＮ１と第２ノードＮ２の電圧に基づく大きさの書込み電流Ｉｗが選択メモリセルＭＣＳに供給されることによって、選択メモリセルＭＣＳの抵抗の大きさに基づく大きさの書込み電流Ｉｗが選択メモリセルＭＣＳに供給される。このことは、選択メモリセルＭＣＳへのデータの書込みによる選択メモリセルＭＣＳの抵抗の大きさの変化の後も、変化前と同じ大きさの書込み電流Ｉｗが選択メモリセルＭＣＳを流れることを回避する。よって、選択メモリセルＭＣＳの抵抗の大きさの変化前と同じ大きさの電流と大きさの変化した後の抵抗による大きな電圧が選択メモリセルＭＣＳに印加されることが抑制される。このことは、選択メモリセルＭＣＳの破壊を抑制する。
【0114】
また、同じ原理により、選択メモリセルＭＣＳのメモリセルアレイ１１中の位置によらずに、選択メモリセルＭＣＳを実質的に同じ大きさの書込み電流Ｉｗが流れることが可能である。選択メモリセルＭＣＳの第１ノードＮ１と書込みドライバ１６１を接続する要素の抵抗、及び選択メモリセルＭＣＳの第２ノードＮ２と書込みドライバ１６１を接続する要素の抵抗が選択メモリセルＭＣＳの位置に依存し、書込み電流Ｉｗが選択メモリセルＭＣＳの第１ノードＮ１の電圧及び第２ノードＮ２の電圧に依存するからである。選択メモリセルＭＣＳの位置によらずにＡＰ書込みの場合は実質的に同じ大きさのＡＰ書込み電流Ｉｗａｐが選択メモリセルＭＣＳを流れ、Ｐ書込みの場合は実質的に同じ大きさのＰ書込み電流Ｉｗｐが選択メモリセルＭＣＳを流れる。このため、選択メモリセルＭＣＳの位置に起因して書込み電流Ｉｗが不足することが原因で書込みエラーが生じることが抑制される。
【0115】
よって、定電圧の供給により磁気記憶装置１００で起こり得るメモリセルＭＣの破壊とデータ書込みの失敗と、定電流の供給により磁気記憶装置２００で起こり得る選択メモリセルＭＣＳの破壊は、いずれも抑制されることができる。すなわち、メモリセルＭＣの破壊とデータ書込みの失敗を両方とも抑制できる磁気記憶装置１が提供されることが可能である。
【0116】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0117】
１…磁気記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書込み回路、１７…読出し回路、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＶＲ…磁気抵抗効果素子、ＳＥ…スイッチング素子、２１…導電体、２２…導電体、２４…下部電極、２５…可変抵抗材料、２６…上部電極、３１…強磁性層、３２…絶縁層、３３…強磁性層、Ｉｗ…書込み電流、Ｉｗａｐ…ＡＰ書込み電流、Ｉｗｐ…Ｐ書込み電流、ＬＷＬ１…ローカルワード線、ＬＷＬ２…ローカルワード線、ＧＷＬ１…グローバルワード線、ＧＷＬ２…グローバルワード線、ＬＢＬ１…ローカルビット線、ＬＢＬ２…ローカルビット線、ＧＢＬ１…グローバルビット線、ＧＢＬ２…グローバルビット線、ＴＬＹ１…ローカルロウスイッチ、ＴＧＹ１…グローバルロウスイッチ、ＴＬＹ２…ローカルロウスイッチ、ＴＧＹ２…グローバルロウスイッチ、ＴＬＸ１…ローカルカラムスイッチ、ＴＧＸ１…グローバルカラムスイッチ、ＴＬＸ２…ローカルカラムスイッチ、ＴＧＸ２…グローバルカラムスイッチ、Ｓ＋…第１ノード、Ｓ－…第２ノード、Ｍ＋…第３ノード、Ｍ－…第４ノード、１６１…書込みドライバ、ＩＯ…出力電流。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
