特開 2022-47151 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022047151

(43)【公開日】2022-03-24

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220316BHJP

   H01L 27/11582 20170101ALI20220316BHJP

   H01L 21/8234 20060101ALI20220316BHJP

   H01L 27/11556 20170101ALI20220316BHJP

【ＦＩ】

H01L29/78 371

H01L27/11582

H01L27/088 E

H01L27/088 C

H01L27/11556

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2020152899

(22)【出願日】2020-09-11

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001612

【氏名又は名称】きさらぎ国際特許業務法人

(72)【発明者】

【氏名】津田 宗幸

【テーマコード（参考）】

5F048

5F083

5F101

【Ｆターム（参考）】

5F048AA01

5F048AA07

5F048AB01

5F048AC01

5F048BA01

5F048BA19

5F048BA20

5F048BB01

5F048BB03

5F048BB11

5F048BC18

5F048BD07

5F048BD10

5F048BF15

5F048BF16

5F048BG13

5F048CB01

5F048CB03

5F048CB04

5F083EP02

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP76

5F083ER03

5F083ER11

5F083ER22

5F083GA10

5F083GA11

5F083GA27

5F083JA02

5F083JA04

5F083JA19

5F083JA35

5F083JA39

5F083JA40

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA19

5F083MA20

5F083NA01

5F083PR06

5F101BA02

5F101BA45

5F101BB02

5F101BC01

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE02

5F101BE05

5F101BE07

5F101BH13

(57)【要約】

【課題】良好な特性の半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に配置された複数の導電層１１０と、複数の導電層１１０の間にそれぞれ設けられた複数の絶縁層１０１と、第１方向に延びて、複数の導電層１１０及び複数の絶縁層１０１と第１方向と交差する第２方向に対向する半導体層１２０と、複数の導電層１１０と半導体層１２０との間に、複数の導電層１１０とそれぞれ対向して設けられた複数の電荷蓄積層１３２とを備える。導電層１１０は、半導体層１２０と第２方向に対向する面Ｓ１を形成する第１位置Ｐ１で第１方向に第１幅Ｚ１１を有し、第１位置よりも第２方向に電荷蓄積層１３２から離れた第２位置Ｐ２で第１方向に第２幅Ｚ１２を有する。第１幅Ｚ１１は第２幅Ｚ１２よりも小さく、電荷蓄積層１３２における第１方向の最大幅である第３幅Ｚ１３は第１幅Ｚ１１と同じか、第１幅Ｚ１１よりも小さく、第１位置における半導体層１２０と対向する面Ｓ１は、第１方向の中央から両端に至るまで、電荷蓄積層１３２に近づかない。
【選択図】図６

【特許請求の範囲】

【請求項1】

第１方向に配置された複数の導電層と、
前記複数の導電層の間にそれぞれ設けられた複数の絶縁層と、
前記第１方向に延びて、前記複数の導電層及び前記複数の絶縁層と前記第１方向と交差する第２方向に対向する半導体層と、
前記複数の導電層と前記半導体層との間に、前記複数の導電層とそれぞれ対向して設けられた複数の電荷蓄積層と
を備え、
前記導電層は、前記半導体層と前記第２方向に対向する面を形成する第１位置で前記第１方向に第１幅を有し、前記第１位置よりも前記第２方向に前記電荷蓄積層から離れた第２位置で前記第１方向に第２幅を有し、
前記第１幅は前記第２幅よりも小さく、前記電荷蓄積層における前記第１方向の最大幅である第３幅は前記第１幅と同じか、前記第１幅よりも小さく、
前記第１位置における前記半導体層と対向する面は、前記第１方向の中央から両端に至るまで、前記電荷蓄積層に近づかない
半導体記憶装置。

【請求項2】

前記第１位置における前記半導体層と対向する面と前記半導体層が対向して前記第２方向に離間する距離は、前記第１方向にわたって略一定である
請求項１記載の半導体記憶装置。

【請求項3】

前記導電層は、前記第１位置で前記第１方向の端部に前記電荷蓄積層を介さず前記半導体層と対向するオフセット部を有し、前記オフセット部の前記電荷蓄積層に対するオフセット量は、前記第２幅から前記第３幅を減じた値の半分より小さい
請求項１～２のいずれか１項記載の半導体記憶装置。

【請求項4】

前記導電層は、前記第１位置よりも前記第２方向に前記電荷蓄積層から離れつつ、前記第１方向の幅が単調増加する部分を含む
請求項１～３のいずれか１項記載の半導体記憶装置。

【請求項5】

前記導電層は、
前記第２方向にわたって略一定である前記第１幅を有し、前記第１位置よりも前記電荷蓄積層から離れて前記第２方向に延びる第１部分と、
前記第２方向にわたって略一定である前記第２幅を有し、前記第２位置を含んで前記第２方向に延びる第２部分と、を含み、
前記第１部分と前記第２部分との間に段差を有する
請求項１～３のいずれか１項記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

基板と、基板の表面と交差する第１方向に配設され第１方向と交差する第２方向に延びる複数の導電層と、第１方向に延伸し、複数の導電層と対向する半導体層と、複数の導電層と半導体層との間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１２／０００１２４７号明細書

【特許文献2】特開２０１７－１６３０４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

良好な特性の半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

一の実施形態に係る半導体記憶装置は、第１方向に配置された複数の導電層と、複数の導電層の間にそれぞれ設けられた複数の絶縁層と、第１方向に延びて、複数の導電層及び複数の絶縁層と第１方向と交差する第２方向に対向する半導体層と、複数の導電層と半導体層との間に、複数の導電層とそれぞれ対向して設けられた複数の電荷蓄積層とを備える。導電層は、半導体層と第２方向に対向する面を形成する第１位置で第１方向に第１幅を有し、第１位置よりも第２方向に電荷蓄積層から離れた第２位置で第１方向に第２幅を有する。第１幅は第２幅よりも小さく、電荷蓄積層における第１方向の最大幅である第３幅は第１幅と同じか、第１幅よりも小さく、第１位置における半導体層と対向する面は、第１方向の中央から両端に至るまで、電荷蓄積層に近づかない。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。

【図2】同構成例を示す模式的なブロック図である

【図3】同構成例を示す模式的な回路図である

【図4】同構成例を示す模式的な平面図である。

【図5】図４のＡで示した部分の模式的な斜視図である。

【図6】図５のＢで示した部分の模式的な断面図である。

【図7】同半導体記憶装置の製造方法を示す模式的な断面図である。

【図8】同製造方法を示す模式的な断面図である。

【図9】同製造方法を示す模式的な断面図である。

【図10】同製造方法を示す模式的な断面図である。

【図11】同製造方法を示す模式的な断面図である。

【図12】同製造方法を示す模式的な断面図である。

【図13】同製造方法を示す模式的な断面図である。

【図14】同製造方法を示す模式的な断面図である。

【図15】比較例に係る半導体記憶装置の構成を示す模式的な断面図である。

【図16】第１実施形態に係る半導体記憶装置の変形例に係る構成を示す模式的な断面図である。

【図17】第２実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。

【図18】同半導体記憶装置の製造方法を示す模式的な断面図である。

【図19】同製造方法を示す模式的な断面図である。

【図20】同製造方法を示す模式的な断面図である。

【図21】同製造方法を示す模式的な断面図である。

【図22】同製造方法を示す模式的な断面図である。

【図23】同製造方法を示す模式的な断面図である。

【図24】同製造方法を示す模式的な断面図である。

【図25】同製造方法を示す模式的な断面図である。

【発明を実施するための形態】

【0007】

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。

【0008】

また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。

【0009】

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

【0010】

また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。

【0011】

また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。

【0012】

また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。

【0013】

また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。

【0014】

また、本明細書において、構成、部材等について、所定方向の「幅」又は「厚み」と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は厚みを意味することがある。

【0015】

［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係る半導体記憶装置の構成例を示す模式的なブロック図である。

【0016】

メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントロールダイＣＤと、を備える。コントロールダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。

【0017】

［メモリダイＭＤの構成］
図２及び図３は、本実施形態に係る半導体記憶装置の構成例を示す模式的なブロック図及び回路図である。

【0018】

図２に示す様に、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。

【0019】

電圧生成回路ＶＧは、例えば、電源端子ＶＣＣ，ＶＳＳに接続されたチャージポンプ回路等の昇圧回路、レギュレータ等の降圧回路、及び、図示しない複数の電圧供給線を備える。電圧生成回路ＶＧは、シーケンサＳＱＣからの内部制御信号に従い、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線から同時に出力する。

【0020】

ロウデコーダＲＤは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたロウアドレスＲＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスＲＡに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）を、対応する電圧供給線と導通させる。

【0021】

センスアンプモジュールＳＡＭは複数のビット線ＢＬに対応する複数のセンスアンプ回路と、複数の電圧調整回路と、複数のデータラッチと、を備える。センスアンプ回路は、ビット線ＢＬの電流又は電圧に応じて、メモリセルＭＣのＯＮ／ＯＦＦを示す“Ｈ”又は“Ｌ”のデータをデータラッチにラッチさせる。電圧調整回路は、データラッチにラッチされたデータに応じて、ビット線ＢＬを対応する電圧供給線と導通させる。

【0022】

また、センスアンプモジュールＳＡＭは、図示しないデコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたカラムアドレスＣＡＤをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡＤに対応するデータラッチを、データバスＤＢＵＳ及びキャッシュメモリＣＭを介してバスＤＢと導通させる。

【0023】

シーケンサＳＱＣは、コマンドレジスタＣＭＲに保持されたコマンドデータＣＭＤを順次デコードし、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＳＴＴをステータスレジスタＳＴＲに出力する。

【0024】

入出力制御回路Ｉ／Ｏは、データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７と、これらデータ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７に接続されたシフトレジスタと、このシフトレジスタに接続されたバッファメモリと、を備える。

【0025】

バッファメモリは、論理回路ＣＴＲからの内部制御信号に応じて、センスアンプモジュールＳＡＭ内のデータラッチ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲにデータを出力する。また、論理回路ＣＴＲからの内部制御信号に応じて、データラッチ又はステータスレジスタＳＴＲからデータを入力する。尚、バッファメモリは、上記シフトレジスタの一部によって実現されても良いし、ＳＲＡＭ等の構成によって実現されても良い。

【0026】

論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥを介してコントロールダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。

【0027】

メモリセルアレイＭＣＡは、図３に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、下部配線ＳＣ及び共通のソース線ＳＬを介して周辺回路ＰＣに接続される。

【0028】

メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリトランジスタ）、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。

【0029】

メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積層を含むゲート絶縁層、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積層中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

【0030】

選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、１のメモリブロックＢＬＫ内の複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。

【0031】

［メモリダイＭＤの構造］
図４は、本実施形態に係る半導体記憶装置の構成例を示す模式的な平面図であり、メモリダイＭＤの平面構造を示している。

【0032】

図４に示す通り、基板１００上には、複数のメモリセルアレイＭＣＡと、領域ＰＥＲＩと、が設けられる。図示の例では、基板１００上に２つのメモリセルアレイＭＣＡがＸ方向に並んで設けられ、Ｙ方向の一端に領域ＰＥＲＩが設けられている。

【0033】

メモリセルアレイＭＣＡは、Ｙ方向に配設された複数のメモリブロックＢＬＫを備える。また、メモリセルアレイＭＣＡは、メモリセルＭＣが設けられる領域Ｒ１と、コンタクトＣＣ等が階段状に設けられる領域Ｒ２と、を備える。領域ＰＥＲＩは、例えば、周辺回路ＰＣの一部、パッド電極等を備える。

【0034】

［メモリセルアレイＭＣＡ］
図５は、図４のＡで示した部分の模式的な斜視図である。

【0035】

図５に示す通り、メモリセルアレイＭＣＡは、メモリ層ＭＬと、メモリ層ＭＬの下方に設けられた回路層ＣＬと、を備える。

【0036】

［メモリ層ＭＬ］
メモリ層ＭＬにおいて、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、例えば図５に示す様に、Ｘ方向及びＺ方向に延伸するブロック間絶縁層ＳＴが設けられる。尚、ブロック間絶縁層ＳＴは、Ｙ方向の両側のみ形成され、Ｙ方向の中央部に、Ｘ方向及びＺ方向に延伸する図示しないブロック間導電層が形成されていても良い。ブロック間導電層は、下部配線層１５０と電気的に接続され、下部配線層１５０に対するコンタクトとして機能しても良い。

【0037】

メモリブロックＢＬＫは、図５に示す通り、Ｚ方向に延伸する複数のメモリホール構造ＭＨと、Ｚ方向に並びＸＹ断面においてこれら複数のメモリホール構造ＭＨの外周面を覆う複数の導電層１１０と、複数の導電層１１０の間に配置された複数の絶縁層１０１と、メモリホール構造ＭＨの上端に接続された複数のビット線ＢＬと、メモリホール構造ＭＨの下端に接続された下部配線層１５０と、を備える。

【0038】

メモリホール構造ＭＨは、Ｘ方向及びＹ方向に所定のパターンで配設されている。メモリホール構造ＭＨは、Ｚ方向に延伸する半導体層１２０と、半導体層１２０と導電層１１０との間に設けられたゲート絶縁層１３０と、半導体層１２０の上端に接続された半導体層１２１と、メモリホール構造ＭＨの中心部分に設けられた絶縁層１２５と、を備える。

【0039】

半導体層１２０は、例えば、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳのチャネル領域として機能する。半導体層１２０は下端から上端まで一体形成された略円筒状の形状を有し、中心部分には酸化シリコン（ＳｉＯ_２）等の絶縁層１２５が埋め込まれている。半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体を含む。

【0040】

ゲート絶縁層１３０は、半導体層１２０の外周面に沿ってＺ方向に延伸し、下端から上端まで一体形成された略円筒状の形状を有する。

【0041】

半導体層１２１は、例えば、リン（Ｐ）等のＮ型の不純物がドープされた多結晶シリコン（Ｓｉ）等の半導体を含む。

【0042】

導電層１１０は、絶縁層１０１を介してＺ方向に複数配設され、Ｘ方向及びＹ方向に延伸する略板状の導電膜である。Ｚ方向における中央部の導電層１１０は、ワード線ＷＬ（図３）及びこのワード線ＷＬに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。

【0043】

複数の導電層１１０のうちの上方に設けられた導電層１１０の一部は、ドレイン側選択ゲート線ＳＧＤ（図３）及びこのドレイン側選択ゲート線ＳＧＤに接続された複数のドレイン側選択トランジスタＳＴＤ（図３）のゲート電極として機能する。

【0044】

複数の導電層１１０のうちの下方に設けられた導電層１１０の一部は、ソース側選択ゲート線ＳＧＳ（図３）及びこれに接続された複数のソース側選択トランジスタＳＴＳ（図３）のゲート電極として機能する。

【0045】

絶縁層１０１は、Ｚ方向に並ぶ複数の導電層１１０の間にそれぞれ設けられる。絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ_２）等の絶縁膜である。

【0046】

ビット線ＢＬは、Ｘ方向に複数配設され、Ｙ方向に延伸する。ビット線ＢＬは、コンタクトＣｂ等、及び半導体層１２１を介して半導体層１２０に接続される。

【0047】

下部配線層１５０は、例えば図５に示す通り、半導体層１２０に接続された半導体層１５１と、半導体層１５１の下面に設けられた導電層１５２と、を備える。下部配線層１５０は、下部配線ＳＣ（図３）として機能する。

【0048】

導電層１５２は、基板１００の上に絶縁層１６０を介して形成され、例えば、タングステン（Ｗ）等の金属、リン等（Ｐ）のＮ型の不純物がドープされた多結晶シリコン（Ｓｉ）又はシリサイド等の導電膜を含む。半導体層１５１は、例えば、リン等（Ｐ）のＮ型の不純物がドープされた多結晶シリコン（Ｓｉ）を含む。絶縁層１６０は、例えば、酸化シリコン（ＳｉＯ_２）等の絶縁膜である。

【0049】

［回路層ＣＬ］
回路層ＣＬは、例えば図５に示す様に、基板１００と、周辺回路ＰＣを構成する複数のトランジスタＴｒと、これら複数のトランジスタＴｒに接続された複数の配線及びコンタクトと、を備える。

【0050】

基板１００は、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板１００は、例えば、半導体基板の表面にリン（Ｐ）等のＮ型の不純物層を有し、更にこのＮ型の不純物層中にホウ素（Ｂ）等のＰ型の不純物層を有する２重ウェル構造を備える。

【0051】

［メモリセルＭＣの構造］
図６は、図５のＢで示した部分の模式的な断面図であり、導電層１１０及びゲート絶縁層１３０が対向する位置における構造の詳細を示している。

【0052】

なお、図６は、メモリホール構造ＭＨの一部のＸ方向及びＺ方向に沿った断面（ＸＺ断面）上の構成を示しているが、Ｘ方向以外の導電層１１０の延伸方向及びＺ方向に沿った断面上においても、メモリホール構造ＭＨは同様の構成を備える。以下、導電層１１０の延伸方向としてＸ方向を例にとり本実施形態の構成の説明を続けるが、導電層１１０の延伸方向に沿った他の方向の断面構成についても同様に理解される。

【0053】

図６に示す通り、ゲート絶縁層１３０は、半導体層１２０と導電層１１０との間に積層されたトンネル絶縁層１３１、電荷蓄積層１３２、及び、ブロック絶縁層１３３を備える。トンネル絶縁層１３１及びブロック絶縁層１３３はＺ方向に一体的に連続して設けられるが、電荷蓄積層１３２は、Ｚ方向に分断されている。複数の電荷蓄積層１３２は、複数の導電層１１０とＸ方向に対向する位置に、それぞれ設けられる。また、ブロック絶縁層１３３は、複数の電荷蓄積層１３２の導電層１１０側の面とＺ方向の両端面をＸ方向及びＺ方向に覆う様に形成されている。

【0054】

トンネル絶縁層１３１及びブロック絶縁層１３３は、例えば、酸化シリコン（ＳｉＯ_２）等の絶縁層である。電荷蓄積層１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な層である。尚、電荷蓄積層１３２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物がドープされた多結晶シリコン（Ｓｉ）、ノンドープの多結晶シリコン（Ｓｉ）等からなるフローティングゲートであっても良い。

【0055】

導電層１１０は、Ｘ方向に延伸する導電層１１２と、この導電層１１２の上面、下面及び側面を覆うバリア金属層１１３と、を備える。導電層１１２は、例えば、タングステン（Ｗ）又はモリブデン（Ｍｏ）等を含む金属膜である。バリア金属層１１３は、例えば、窒化チタン（ＴｉＮ）等の金属膜である。導電層１１０の上面、下面及び側面は、絶縁層１１５によって覆われている。絶縁層１１５は、例えば酸化アルミニウム（Ａｌ_２Ｏ_３）等を含む高誘電率膜（ｈｉｇｈ－ｋ膜）である。

【0056】

導電層１１０のＺ方向の幅は、電荷蓄積層１３２側へＸ方向に近づくにつれ小さくなる。すなわち、導電層１１０は、半導体層１２０と対向する側が、いわゆる先細り形状として設けられる。

【0057】

導電層１１０は、半導体層１２０とＸ方向に対向する面Ｓ１を形成する第１位置Ｐ１で、Ｚ方向における幅Ｚ１１を有する。また、導電層１１０は、第１位置Ｐ１よりも電荷蓄積層１３２からＸ方向に離れた第２位置Ｐ２で、Ｚ方向における幅Ｚ１２を有する。幅Ｚ１１は幅Ｚ１２よりも小さい。また、幅Ｚ１１の部分から幅Ｚ１２の部分までは、連続的に導電層１１０の厚みが単調増加する。

【0058】

導電層１１０の面Ｓ１は、Ｚ方向の中央から両端に至るまで、半導体層１２０に近づかない。一つの例として、導電層１１０の面Ｓ１と半導体層１２０とが、対向してＸ方向に離間する距離は、導電層１１０の面Ｓ１と半導体層１２０とが、対向するＺ方向全域にわたって略一定である。また、面Ｓ１と電荷蓄積層１３２との離間距離Ｘ１１は、面Ｓ１と電荷蓄積層１３２とが対向するＺ方向の全域にわたって略一定である。尚、面Ｓ１は、Ｚ方向の中央から両端に至るまでの間に半導体層１２０から多少離れるように形成されていても良い。

【0059】

電荷蓄積層１３２は、Ｚ方向における最大幅として幅Ｚ１３を有する。幅Ｚ１３は、導電層１１０の面Ｓ１の幅Ｚ１１と同じか、幅Ｚ１１よりも小さい。

【0060】

導電層１１０の第１位置Ｐ１における面Ｓ１は、Ｚ方向の上下端部に、それぞれオフセット部Ｓｏを有する。オフセット部Ｓｏは、電荷蓄積層１３２を介さず半導体層１２０と対向する。オフセット部ＳｏのＺ方向の長さであるオフセット量Δは、例えば、０以上で、かつ（Ｚ１２－Ｚ１３）／２よりも小さい。尚、オフセット量Δは、Ｚ方向の両側のオフセット部Ｓｏにおいて互いに異なっていても良い。

【0061】

導電層１１０のＺ方向の幅が、Ｘ方向にわたって単調増加していく部分においては、絶縁層１０１と絶縁層１１５との間を埋める様に、絶縁層１１４が設けられる。絶縁層１１４は、更に、絶縁層１１５とブロック絶縁層１３３との間に設けられる。

【0062】

［動作］
次に、このように構成された半導体記憶装置のメモリセルＭＣの書き込み動作、消去動作及び読み出し動作について説明する。

【0063】

本実施形態の半導体記憶装置において、メモリセルＭＣへの書き込み動作又は消去動作を行う際、電荷蓄積層１３２へ負電荷又は正電荷を蓄積する。電荷蓄積層１３２への電荷の蓄積は、導電層１１０と半導体層１２０の間に所定の第１電圧を印加し、半導体層１２０から負電荷又は正電荷を、トンネル絶縁層１３１を介して電荷蓄積層１３２に引き込むことにより行う。

【0064】

本実施形態の半導体記憶装置において、メモリセルＭＣの読み出し動作を行う際には、電荷蓄積層１３２へ蓄積された蓄積電荷量を判定するため、導電層１１０と半導体層１２０の間に読み出し用の所定の第２電圧を印加する。半導体層１２０のチャネルがオンになるしきい値電圧は、電荷蓄積層１３２に蓄積された電荷量によって変化するので、チャネルがオンになる第２電圧の大きさを判定することで、蓄積電荷量を判定する。

【0065】

［製造方法］
次に、図７～図１４を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。尚、図７～１４は、図６に示した半導体記憶装置の製造方法を説明する部分断面図である。

【0066】

同製造方法においては、図５に示したように、基板１００上に、絶縁層１６０、導電層１５２、及び、半導体層１５１を形成する。また、これらの上方に、図７に示す通り、複数の絶縁層１０１及び複数の犠牲層１１１を交互に形成する。絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ_２）等からなる。犠牲層１１１は、例えば、窒化シリコン（ＳｉＮ）等からなる。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。

【0067】

基板１００は、例えば、図５に示す様な回路層ＣＬのトランジスタＴｒ等が形成された基板、又は、Ｓｉ等の半導体基板である。絶縁層１６０は、例えば、酸化シリコン等からなる。導電層１５２は、例えば、タングステンシリサイド（ＷＳｉ）等を含む。半導体層（下部配線層）１５１は、例えば、リン（Ｐ）をドープしたポリシリコン（Ｓｉ）等を含む導電層である。

【0068】

次に、図７に示す通り、絶縁層１０１及び犠牲層１１１からなる積層体にメモリセルＭＣを形成するための開口ＭＨａを形成する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。

【0069】

次に、図８に示す通り、絶縁層１０１及び犠牲層１１１からなる積層体のうち、開口ＭＨａに面する犠牲層１１１の側壁部分を、絶縁層１０１の側壁部分に対して、選択的に後退させるエッチングを行う。この工程は、例えば、ウェットエッチング又はドライエッチング等の方法によって行う。

【0070】

次に、図９に示す通り、犠牲層１１１のうち、後退して露出した側壁部分を酸化処理する。酸化は、犠牲層１１１のうち、開口ＭＨａに面する側壁部分から始まり、更に、犠牲層１１１と絶縁層１０１がＺ方向上下に接する部分に一部進行する。この酸化処理により、犠牲層１１１の側壁部分と、犠牲層１１１の側壁部分に隣接する上下面を覆う、絶縁層１１４が形成される。絶縁層１１４は、例えば、酸化シリコン（ＳｉＯ_２）等からなる。この工程は、例えば、酸化剤を用いた熱酸化処理等の方法によって行う。

【0071】

次に、図１０に示す通り、開口ＭＨａの側壁全体に、ブロック絶縁層１３３を、開口ＭＨａの側壁段差が埋まらない程度の厚さで形成する。ブロック絶縁層１３３は、例えば、酸化シリコン（ＳｉＯ_２）等からなる。この工程は、例えば、ＣＶＤ等の方法によって行う。

【0072】

続いて、図１１に示す通り、ブロック絶縁層１３３の上に電荷蓄積層１３２’を、開口ＭＨａの側壁段差を埋め込むように形成する。電荷蓄積層１３２’は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜、又はリン（Ｐ）等のＮ型の不純物若しくはホウ素（Ｂ）等のＰ型の不純物がドープされた多結晶シリコン（Ｓｉ）、ノンドープの多結晶シリコン（Ｓｉ）等からなるフローティングゲートであっても良い。この工程は、例えばＣＶＤ等の方法によって行う。

【0073】

次に、図１２に示す通り、電荷蓄積層１３２’を後退させるリセスエッチングを行う。これにより、絶縁層１０１と犠牲層１１１の積層体の積層方向に電荷蓄積層１３２’が分断され、犠牲層１１１の積層方向の中央部と対向する部分の電荷蓄積層１３２のみが残る。この工程は、例えば、ウェットエッチング又はドライエッチング等の方法によって行う。

【0074】

次に、図１３に示す通り、電荷蓄積層１３２の上にトンネル絶縁層１３１を形成する。トンネル絶縁層１３１は、例えば、酸化シリコン（ＳｉＯ_２）等からなる。この工程は、例えば、熱酸化等の方法によって行う。

【0075】

次に、図１４に示す通り、半導体層１２０及び絶縁層１２５を順次形成する。これにより、略円柱状のメモリホール構造ＭＨが形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。また、この工程では、例えば、半導体層１２０の結晶構造を改質するための熱処理、少なくとも絶縁層１２５の上端部を後退させたうえで絶縁層１２５の上端部を覆うキャップ用の半導体層の形成処理等を行う。

【0076】

次に、図示しない開口を介して複数の犠牲層１１１を除去して、空洞を形成する。続いて、犠牲層１１１を除去して形成された空洞に、絶縁層１１５を形成した後、バリア金属層１１３、及び導電層１１２を順次形成し、導電層１１０を形成する。犠牲層１１１を除去する工程は、例えば、ウェットエッチング等の方法によって行う。絶縁層１１５、バリア金属層１１３、及び導電層１１２の形成は、例えば、ＣＶＤ等の方法によって行う。以上の工程により、図６を参照して説明した構成が形成される。

【0077】

［効果］
本実施形態の効果について、図１５に示す比較例を参照しながら説明する。図１５（ａ）及び（ｂ）は、比較例に係る半導体記憶装置を示す模式的な断面図であり、図６に示す本実施形態の断面構造に対応する部分を示す。

【0078】

図１５（ａ）は、導電層１１０’の第１位置Ｐ１’におけるＺ方向の幅Ｚ１１’と第２位置Ｐ２’におけるＺ方向の幅Ｚ１２’とが等しい、つまり、導電層１１０’が先細り形状ではない比較例を示している。本実施形態と同様に、図８～図１２に示した、犠牲層１１１を開口ＭＨａ側からリセスエッチングすることで電荷蓄積層１３２’を形成する製造方法を採用した場合、犠牲層１１１のリプレース時に電荷蓄積層１３２’がエッチングされないように、犠牲層１１１と電荷蓄積層１３２’とをブロック絶縁層１３３で分離する必要がある。このため、図１５（ａ）に示す通り、電荷蓄積層１３２’のＺ方向の幅Ｚ１３’は、ブロック絶縁層１３３の膜厚分だけ、導電層１１０’の幅Ｚ１１’（＝Ｚ１２’）よりも小さくなる。この場合、導電層１１０’の半導体層１２０と対向する面Ｓ１’のＺ方向の両端が、電荷蓄積層１３２’のＺ方向の両端からＺ方向にはみ出すオフセット量Δは、それぞれ（Ｚ１２’－Ｚ１３’）／２に等しくなる。この比較例では、次のような問題がある。

【0079】

すなわち、この様な構造では、メモリセルＭＣの読み出し動作の際、導電層１１０’のＺ方向両端のオフセット量Δに相当する部分と、それに対向する半導体層１２０の部分との間に電荷蓄積層１３２’が存在せず、導電層１１０’と半導体層１２０との間に発生した電界が、電荷蓄積層１３２’に蓄積された負電荷によってシールドされない。この場合、より高電界が発生する導電層１１０’のＺ方向両端部分と対向する半導体層１２０の部分では、チャネルが設計上意図しない低電圧でＯＮしてしまい、本来の読み出し動作の精確性を損ねる場合がある。よって、本比較例においては、メモリセルＭＣの良好な読み出し特性を実現することができない。

【0080】

そこで、例えば、図１５（ｂ）に示す比較例の様に、電荷蓄積層１３２’’のＺ方向の幅Ｚ１３’’を、導電層１１０’’の面Ｓ１’のＺ方向の幅Ｚ１１’’と同等か、それ以上に形成することも考えられる。

【0081】

しかし、この場合の製造工程においては、導電層１１０’’を形成するための犠牲層１１１を除去した後に、犠牲層１１１を除去して生じた空隙へ電荷蓄積層１３２’’を選択的に成膜し、続いて、ブロック酸化膜１３３’’を成膜する工程が必要になるか、又は、２種類の犠牲層の積層構造体を生成し、これら２種類の犠牲層を、それぞれ絶縁層１０１及び導電層１１０に置換する必要があり、いずれも製造工程が複雑であるという問題がある。

【0082】

また、図１５（ｂ）に示す比較例のように、電荷蓄積層１３２’’のＺ方向の幅Ｚ１３’’が導電層１１０’’の面Ｓ１’’のＺ方向の幅Ｚ１１’’よりも大きいと、消去動作時の消去電圧が高い領域での消去特性が劣化し、書き込み／消去電圧対しきい値特性のウィンドウ幅が低下してしまうという問題がある。

【0083】

また、図１５（ｂ）に示す比較例は、電荷蓄積層１３２’’のＺ方向両端部においては、Ｚ方向中央部と比較して、蓄積される電荷の量が減少してしまい、書き込み／消去動作の信頼性を損ねる。よって、本比較例においては、良好な読み出し特性は得られるものの、良好な書き込み／消去特性を実現することができない。

【0084】

そこで、本実施形態においては、図６に示す様に、導電層１１０及び電荷蓄積層１３２を、導電層１１０の半導体層１２０側の第１位置Ｐ１でのＺ方向の幅Ｚ１１が半導体層１２０から離れた第２位置Ｐ２での幅Ｚ１２より小さく、電荷蓄積層１３２の幅Ｚ１３が導電層１１０の幅Ｚ１１と同じか、幅Ｚ１１より小さくなるよう設けている。また、導電層１１０の面Ｓ１の両端の電荷蓄積層１３２に対するＺ方向のオフセット量Δが、０以上で、かつ（Ｚ１２－Ｚ１３）／２よりも小さくなるように設定されている。

【0085】

本実施形態の構造においては、電荷蓄積層１３２のＺ方向両端部からＺ方向中央部にわたる全域において、面Ｓ１と電荷蓄積層１３２との距離を略一定とすることができ、電荷蓄積層１３２へ均一に十分な電荷量を蓄積することができる。よって、本実施形態においては、良好な読み出し特性と、良好な書き込み／消去特性を両立することができる。それにより、メモリセルＭＣの信頼性が向上するという効果を奏する。

【0086】

［変形例］
図６においては、電荷蓄積層１３２がＺ方向の幅Ｚ１３を有し、Ｚ方向にわたって厚み（Ｘ方向の幅）が略一定となる形状を例示した。一方、電荷蓄積層１３２は、必ずしもＺ方向にわたって厚みが略一定となる形状で設けられていなくても良い。図１６（ａ）及び（ｂ）は、変形例に係る半導体記憶装置の模式的な断面図である。

【0087】

図１６（ａ）においては、電荷蓄積層１３２の代わりに、電荷蓄積層１３２ａが設けられている。電荷蓄積層１３２ａは、導電層１１０に近い面がＺ方向の幅Ｚ１３ａを備え、導電層１１０に遠い面が、幅Ｚ１３ａよりも小さいＺ方向の幅を備える。この場合において、電荷蓄積層１３２ａは、幅Ｚ１３ａが導電層１１０の幅Ｚ１１と同じか、幅Ｚ１１よりもＺ方向上下にオフセット量Δａずつ小さくなるよう、設けられる。

【0088】

図１６（ｂ）においては、電荷蓄積層１３２の代わりに、電荷蓄積層１３２ｂが設けられている。電荷蓄積層１３２ｂは、導電層１１０に遠い面がＺ方向の幅Ｚ１３ｂを備え、導電層１１０に近い面が、幅Ｚ１３ｂよりも小さいＺ方向の幅を備える。この場合において、電荷蓄積層１３２ｂは、幅Ｚ１３ｂが幅Ｚ１１と同じか、幅Ｚ１１よりもＺ方向上下にオフセット量Δｂずつ小さくなるよう、設けられる。

【0089】

他に、電荷蓄積層１３２は、導電層１１０に近い面から遠い面までのいずれの位置においてＺ方向の幅が最大幅を有するように設けても良い。この場合においても、電荷蓄積層１３２は、Ｚ方向の最大幅が導電層１１０の面Ｓ１の幅Ｚ１１と同じか、幅Ｚ１１よりも小さくなるように設けられる。

【0090】

［変形例における効果］
図１６（ａ）及び（ｂ）で示したいずれの変形例においても、電荷蓄積層１３２ａ及び電荷蓄積層１３２ｂのＺ方向の最大幅である幅Ｚ１３ａ及び幅Ｚ１３ｂが、導電層１１０の面Ｓ１のＺ方向の幅Ｚ１１と同程度か、幅Ｚ１３ａ及び幅Ｚ１３ｂが幅Ｚ１１よりも小さくなるように、電荷蓄積層１３２ａ及び電荷蓄積層１３２ｂが設けられる。

【0091】

図１６（ａ）及び（ｂ）で示した構造では、前述したように電荷蓄積層１３２ａ及び電荷蓄積層１３２ｂにより電界をシールドする効果が、Ｚ方向両端部では電荷蓄積層１３２ａ、１３２ｂの厚みが減ることによりやや弱まるものの、電荷蓄積層１３２ａ、１３２ｂが存在することにより、やはり有効なシールド効果を発揮することができる。よって、良好な読み出し特性を実現することができる。

【0092】

［第２実施形態］
［構成］
次に、図１７を参照して、第２実施形態に係る半導体記憶装置の構成について説明する。図１７は、第２実施形態に係る半導体記憶装置の構成例を示す模式的な断面図である。

【0093】

なお、図１７は、メモリホール構造ＭＨ２の一部のＸ方向及びＺ方向に沿った断面（ＸＺ断面）上の構成を示しているが、Ｘ方向以外の導電層１１０＿２の延伸方向及びＺ方向に沿った断面上においても、メモリホール構造ＭＨ２は同様の構成を備える。以下、導電層１１０＿２の延伸方向としてＸ方向を例にとり本実施形態の構成の説明を続けるが、導電層１１０＿２の延伸方向に沿った他の方向の断面構成についても同様に理解される。
［メモリセルＭＣの構造］

【0094】

図１７に示す通り、本実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、本実施形態に係る半導体記憶装置は、導電層１１０の代わりに導電層１１０＿２を備えている。導電層１１０＿２は、導電層１１２＿２と、導電層１１２＿２の上面、下面及び側面を覆うバリア金属層１１３＿２と、を含む。導電層１１０＿２の上面、下面及び側面は、高誘電率膜からなる絶縁層１１５＿２で覆われている。

【0095】

また、本実施形態に係る半導体記憶装置は、ゲート絶縁層１３０の代わりにゲート絶縁層１３０＿２を備える。ゲート絶縁層１３０＿２は、電荷蓄積層１３２＿２、ブロック絶縁層１３３＿２、及びトンネル絶縁層１３１を備える。

【0096】

導電層１１０＿２のＺ方向の幅は、電荷蓄積層１３２＿２側へＸ方向に近づくにつれ、段階的に小さくなるよう設けられる。すなわち、導電層１１０＿２は、半導体層１２０と対向する側が、段階的に先細る形状として設けられる。

【0097】

導電層１１０＿２は、半導体層１２０とＸ方向に対向する面Ｓ２を形成する第１位置Ｐ１＿２で、Ｚ方向における幅Ｚ２１を有する。また、導電層１１０＿２は、第１位置Ｐ１＿２よりも電荷蓄積層１３２からＸ方向に離れた第２位置Ｐ２＿２で、Ｚ方向における幅Ｚ２２を有する。幅Ｚ２１は幅Ｚ２２よりも小さい。

【0098】

導電層１１０＿２の面Ｓ２は、Ｚ方向の中央から両端に至るまで、半導体層１２０に近づかない。導電層１１０の面Ｓ２と半導体層１２０とが、対向してＸ方向に離間する距離は、導電層１１０＿２の面Ｓ２と半導体層１２０とが、対向するＺ方向全域にわたって略一定である。また、面Ｓ２と電荷蓄積層１３２＿２との離間距離Ｘ２１は、面Ｓ２と電荷蓄積層１３２＿２とが対向するＺ方向の全域にわたって略一定である。尚、面Ｓ２は、Ｚ方向の中央から両端に至るまでの間に半導体層１２０から多少離れるように形成されていても良い。

【0099】

電荷蓄積層１３２＿２は、Ｚ方向における最大幅として幅Ｚ２３を有する。幅Ｚ２３は、導電層１１０＿２の面Ｓ２の幅Ｚ２１と同じか、幅Ｚ２１よりも小さい。

【0100】

導電層１１０＿２の第１位置Ｐ１＿２における面Ｓ２は、Ｚ方向の上下端部に、それぞれオフセット部Ｓ２ｏを有する。オフセット部Ｓ２ｏのＺ方向の長さであるオフセット量Δ２は、例えば、０以上で、かつ（Ｚ２２－Ｚ２３）／２よりも小さい。尚、オフセット量Δ２は、Ｚ方向の両側のオフセット部Ｓ２ｏにおいて互いに異なっていても良い。

【0101】

導電層１１０＿２のＺ方向の幅が、幅Ｚ２１である部分においては、絶縁層１０１と絶縁層１１５＿２との間を埋める様に、ブロック絶縁層１３３＿２の一部が設けられる。ブロック絶縁層１３３＿２は、導電層１１０＿２のＺ方向の幅が幅Ｚ２１である部分の上下と、面Ｓ２とを連続的に覆うように設けられる。

【0102】

［製造方法］
次に、図１８～図２５を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。尚、図１８～図２５は、図１７に示した半導体記憶装置の製造方法を説明する部分断面図である。

【0103】

同製造方法においては、図５に示したように、基板１００上に、絶縁層１６０、導電層１５２、及び、半導体層１５１を形成する。また、これらの上方に、図１８に示す通り、複数の絶縁層１０１、複数の第１犠牲層１１１＿１、及び複数の第２犠牲層１１１＿２を形成する。このとき、絶縁層１０１と第１犠牲層１１１＿１との層間には、それぞれ第２犠牲層１１１＿２が位置するよう形成する。

【0104】

絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ_２）等からなる。第１犠牲層１１１＿１は、例えば、酸窒化シリコン（ＳｉＯＮ）等からなる。第２犠牲層１１１＿２は、例えば、窒化シリコン（ＳｉＮ）等からなる。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。

【0105】

次に、図１８に示す通り、絶縁層１０１、第１犠牲層１１１＿１、及び第２犠牲層１１１＿２からなる積層体に、メモリセルＭＣを形成するための開口ＭＨｂを形成する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。

【0106】

次に、図１９に示す通り、絶縁層１０１、第１犠牲層１１１＿１、及び第２犠牲層１１１＿２からなる積層体のうち、開口ＭＨｂに面する側壁の第１犠牲層１１１＿１、及び第２犠牲層１１１＿２を、絶縁層１０１に対して、選択的に後退させるエッチングを行う。このエッチング工程において、第２犠牲層１１１＿２は、第１犠牲層１１１＿１よりもエッチングレートが大きい層として形成されている。よって、第２犠牲層１１１＿２は、第１犠牲層１１１＿１よりも、絶縁層１０１に対して大きく後退する。この工程は、例えば、ウェットエッチング又はドライエッチング等の方法によって行う。

【0107】

次に、図２０に示す通り、開口ＭＨｂの側壁にブロック絶縁層１３３＿２’を、開口ＭＨｂの側壁段差が埋まらない程度の厚さで形成する。また、第２犠牲層１１１＿２が後退して形成された空隙部分にも、ブロック絶縁層１３３＿２’が入り込んで形成される。ブロック絶縁層１３３＿２’は、例えば、酸化シリコン（ＳｉＯ_２）等からなる。この工程は、例えば、ＣＶＤ等の方法によって行う。

【0108】

次に、図２１に示す通り、ブロック絶縁層１３３＿２’を、開口ＭＨｂの側壁から後退させるリセスエッチングを行い、ブロック絶縁層１３３＿２を形成する。この工程により、絶縁層１０１の側壁部と、第１犠牲層１１１＿１の側壁部にそれぞれ形成されたブロック絶縁層１３３＿２の膜厚は、適正な厚さとなる。

【0109】

続いて、図２２に示す通り、ブロック絶縁層１３３＿２の上に電荷蓄積層１３２＿２’’を、開口ＭＨｂの側壁段差を埋め込むように形成する。電荷蓄積層１３２＿２’’は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜、又はリン（Ｐ）等のＮ型の不純物若しくはホウ素（Ｂ）等のＰ型の不純物がドープされた多結晶シリコン（Ｓｉ）、ノンドープの多結晶シリコン（Ｓｉ）からなるフローティングゲートであっても良い。この工程は、例えばＣＶＤ等の方法によって行う。

【0110】

次に、図２３に示す通り、電荷蓄積層１３２＿２’’を後退させるリセスエッチングを行う。これにより、絶縁層１０１、第１犠牲層１１１＿１及び第２犠牲層１１１＿２からなる積層体の積層方向に電荷蓄積層１３２＿２’’が分断され、第１犠牲層１１１＿１の積層方向の中央部と対向する部分の電荷蓄積層１３２＿２のみが残る。この工程は、例えば、ウェットエッチング又はドライエッチング等の方法によって行う。

【0111】

次に、図２４に示す通り、開口ＭＨｂに対する露出部分を酸化し、開口ＭＨｂの内壁にトンネル絶縁層１３１を形成する。トンネル絶縁層１３１は、例えば、酸化シリコン（ＳｉＯ_２）等からなる。この工程は、例えば、酸化剤を用いた熱酸化処理等の方法によって行う。

【0112】

次に、図２５に示す通り、半導体層１２０及び絶縁層１２５を順次形成する。これにより、略円柱状のメモリホール構造ＭＨ２が形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。また、この工程では、例えば、半導体層１２０の結晶構造を改質するための熱処理、少なくとも絶縁層１２５の上端部を後退させたうえで絶縁層１２５の上端部を覆うキャップ用の半導体層の形成処理等を行う。

【0113】

次に、図示しない開口を介して複数の第１犠牲層１１１＿１及び第２犠牲層１１１＿２を除去して、空洞を形成する。続いて、第１犠牲層１１１＿１及び第２犠牲層１１１＿２を除去して形成された空洞に、絶縁層１１５＿２を形成した後、バリア金属層１１３＿２、及び導電層１１２＿２を順次形成し、導電層１１０＿２を形成する。第１犠牲層１１１＿１及び第２犠牲層１１１＿２を除去する工程は、例えば、ウェットエッチング等の方法によって行う。絶縁層１１５＿２、バリア金属層１１３＿２、及び導電層１１２＿２の形成は、例えば、ＣＶＤ等の方法によって行う。以上の工程により、図１７を参照して説明した構成が形成される。

【0114】

［その他の実施形態］
本実施形態においては、略円筒状のメモリホール構造ＭＨ（ＭＨ２）と、メモリホール構造ＭＨの外周面を覆う複数の導電層１１０（１１０＿２）からなるメモリ層ＭＬを例示した。しかしながら、メモリ層ＭＬは、略円筒状のメモリホール構造ＭＨが、Ｙ方向の両側から異なる導電層１１０と対向する構造であっても良い。この場合、半導体層１２０及びゲート絶縁層１３０は、Ｙ方向に分断されていても、連続して形成されていても良い。

【0115】

また、メモリ層ＭＬは、Ｘ方向及びＺ方向に延伸する略板状のメモリトレンチ構造ＭＴと、メモリトレンチ構造ＭＴの両外側にそれぞれ位置してＺ方向に複数並んだ複数の導電層１１０と、からなる構造としても良い。メモリトレンチ構造ＭＴは、略板状のトレンチ構造内部のＹ方向両側面に、Ｘ方向及びＺ方向に延伸する複数の半導体層１２０と、それぞれの半導体層１２０と複数の導電層１１０との間に設けられたゲート絶縁層１３０と、を備える。

【0116】

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0117】

ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁層、１３１…トンネル絶縁層、１３２…電荷蓄積層、１３３…ブロック絶縁層。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】