特開 2022-47393 メモリシステム、半導体記憶装置及びデータ読み出し方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022047393

(43)【公開日】2022-03-24

(54)【発明の名称】メモリシステム、半導体記憶装置及びデータ読み出し方法

(51)【国際特許分類】

   G06F 11/10 20060101AFI20220316BHJP

   G11C 16/26 20060101ALI20220316BHJP

【ＦＩ】

G06F11/10 668

G06F11/10 644

G06F11/10 648

G11C16/26 100

【審査請求】未請求

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2020153283

(22)【出願日】2020-09-11

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】特許業務法人イトーシン国際特許事務所

(72)【発明者】

【氏名】藤原 大輔

(72)【発明者】

【氏名】佐貫 朋也

(72)【発明者】

【氏名】藤澤 俊雄

【テーマコード（参考）】

5B001

5B225

【Ｆターム（参考）】

5B001AA11

5B001AB01

5B001AB02

5B001AB05

5B001AD03

5B225BA02

5B225CA11

5B225DA03

5B225DE08

5B225DE20

5B225EA05

5B225FA01

(57)【要約】

【課題】データの符号化率を小さくすることなく、ランダムリードを可能にするメモリシステムを提供する。
【解決手段】実施形態によれば、メモリシステム１は、ＮＡＮＤメモリ２と、メモリコントローラ３と有する。ＮＡＮＤメモリ２は、書き込みデータをコードワードに分割して生成されたコードワードを複数含むデータフレームに変換して、コードワード毎に誤り検出訂正のためのデータフレームの水平方向のパリティデータを生成して、書き込みデータの符号化を行う符号化器１４と、復号器１５を有する。ＮＡＮＤメモリ２の制御回路１３は、読み出しコマンドを受信すると、読み出し対象データＴＤを、水平方向のパリティデータを用いた硬判定復号を行うように、復号器１５を制御し、読み出し対象データＴＤの硬判定復号に成功したときは、復号された読み出し対象データＴＤをメモリコントローラ３へ出力する。
【選択図】図１

【特許請求の範囲】

【請求項1】

不揮発性メモリと、
前記不揮発性メモリへのデータの書き込み及び読み出しを制御するコントローラと、
前記不揮発性メモリに設けられ、前記不揮発性メモリへの書き込みデータを所定ビット数の単位データに分割して生成された前記単位データを複数含むデータフレームに変換して、前記単位データ毎に誤り検出訂正のための前記データフレームの第１パリティデータと、前記第１パリティデータとは異なる前記データフレームの第２パリティデータを生成して、前記書き込みデータの符号化を行う符号化器と、
前記不揮発性メモリに設けられ、前記不揮発性メモリから読み出した読み出しデータの復号を行う第１の復号器と、
前記不揮発性メモリに設けられ、前記コントローラから読み出しコマンドを受信すると、前記不揮発性メモリから読み出された読み出し対象データを、前記第１パリティデータを用いた第１復号を行うように、前記第１の復号器を制御し、前記読み出し対象データの前記第１復号に成功したときは、復号された前記読み出し対象データを前記コントローラへ出力する制御回路と、
を有するメモリシステム。

【請求項2】

前記第１復号は、硬判定復号である、請求項１に記載のメモリシステム。

【請求項3】

前記符号化器は、４ビット以下訂正のＢＣＨ符号化により前記符号化を行い、
前記第１の復号器は、直接法により前記復号を行う、
請求項１に記載のメモリシステム。

【請求項4】

前記不揮発性メモリは、前記読み出し対象データを含む前記不揮発性メモリの記憶領域の一部のデータを、前記単位データ毎に前記第１の復号器により復号し、前記単位データ毎の訂正ビット数に基づいてビット誤り率を計算し、前記ビット誤り率をモニタするビット誤り率モニタを有し、
前記制御回路は、前記ビット誤り率に基づいて、前記第１パリティデータを用いた第１復号により復号した前記読み出し対象データを、出力するか否かを判定する、請求項１に記載のメモリシステム。

【請求項5】

前記一部の記憶領域は、前記不揮発性メモリからのデータの読み出し単位のデータの一部である、請求項４に記載のメモリシステム。

【請求項6】

前記制御回路は、前記読み出し対象データの前記第１復号に成功しなかったときは、前記第２パリティデータを用いた第２復号を行うように、前記第１の復号器を制御し、前記読み出し対象データの前記第２復号に成功したときは、前記第２復号により復号された前記読み出し対象データを出力する、請求項１に記載のメモリシステム。

【請求項7】

前記第２復号は、硬判定復号である、請求項６に記載のメモリシステム。

【請求項8】

前記コントローラは、軟判定復号を行う第２の復号器を有し、
前記コントローラは、前記読み出し対象データの前記第１復号及び前記第２復号に成功しなかったときは、前記第２の復号器による前記軟判定復号を行うように、前記第２の復号器を制御する、請求項６に記載のメモリシステム。

【請求項9】

前記コントローラは、前記読み出し対象データの前記第１復号に成功せず、前記第２復号に成功したときは、巡回冗長検査を行う、請求項６に記載のメモリシステム。

【請求項10】

前記第１の復号器は、エラー数を判定するエラー判定回路と、第１のエラー数におけるエラービット位置を探索する第１探索回路と、前記第１のエラー数とは異なる第２のエラー数におけるエラービット位置を探索する第２探索回路とを有し、
前記エラー判定回路により判定された前記エラー数が前記第１のエラー数であるときは、前記第１探索回路は動作して前記第２探索回路は動作せず、前記エラー判定回路により判定された前記エラー数が前記第２のエラー数であるときは、前記第１探索回路は動作しないで前記第２探索回路は動作し、前記エラー判定回路により判定された前記エラー数が０であるときは、前記第１探索回路及び前記第２探索回路は動作しないように、前記第１探索回路及び前記第２探索回路は制御される、請求項１に記載のメモリシステム。

【請求項11】

前記不揮発性メモリは、ＮＡＮＤ型フラッシュメモリである、請求項１に記載のメモリシステム。

【請求項12】

前記制御回路は、前記第１の復号及び前記第２の復号の成功及び失敗の情報を出力可能である、請求項６に記載のメモリシステム。

【請求項13】

不揮発性記憶領域を有する半導体記憶装置であって、
書き込みデータを所定ビット数の単位データに分割して生成された前記単位データを複数含むデータフレームに変換して、前記コードワード毎に誤り検出訂正のための前記データフレームの第１パリティデータと、前記第１パリティデータとは異なる前記データフレームの第２パリティデータを生成して、前記書き込みデータの符号化を行う符号化器と、
前記不揮発性記憶領域から読み出した読み出しデータの復号を行う復号器と、
読み出しコマンドを受信すると、前記不揮発性記憶領域から読み出された読み出し対象データを、前記第１パリティデータを用いた第１復号を行うように、前記復号器を制御し、前記読み出し対象データの前記第１復号に成功したときは、復号された前記読み出し対象データを出力する制御回路と、
を有する半導体記憶装置。

【請求項14】

前記符号化器は、４ビット以下訂正のＢＣＨ符号化により前記符号化を行い、
前記第１の復号器は、直接法により前記復号を行う、
請求項１３に記載の半導体記憶装置。

【請求項15】

前記制御回路は、前記読み出し対象データの前記第１復号に成功しなかったときは、前記第２パリティデータを用いた第２復号を行うように、前記第１の復号器を制御し、前記読み出し対象データの前記第２復号に成功したときは、前記第２復号により復号された前記読み出し対象データを出力する、請求項１３に記載の半導体記憶装置。

【請求項16】

前記制御回路は、前記第１の復号及び前記第２の復号の成功及び失敗の情報を出力可能である、請求項１３に記載の半導体記憶装置。

【請求項17】

前記第１の復号器は、エラー数を判定するエラー判定回路と、第１のエラー数におけるエラービット位置を探索する第１探索回路と、前記第１のエラー数とは異なる第２のエラー数におけるエラービット位置を探索する第２探索回路とを有し、
前記エラー判定回路により判定された前記エラー数が前記第１のエラー数であるときは、前記第１探索回路は動作して前記第２探索回路は動作せず、前記エラー判定回路により判定された前記エラー数が前記第２のエラー数であるときは、前記第１探索回路は動作しないで前記第２探索回路は動作し、前記エラー判定回路により判定された前記エラー数が０であるときは、前記第１探索回路及び前記第２探索回路は動作しないように、前記第１探索回路及び前記第２探索回路は制御される、請求項１３に記載の半導体記憶装置。

【請求項18】

不揮発性メモリからのデータの読み出し方法であって、
前記不揮発性メモリにおいて、前記不揮発性メモリへの書き込みデータを所定ビット数の単位データに分割して生成された前記単位データを複数含むデータフレームに変換して、前記コードワード毎に誤り検出訂正のための前記データフレームの第１パリティデータと、前記第１パリティデータとは異なる前記データフレームの第２パリティデータを生成して、前記書き込みデータの符号化を行い、
前記不揮発性メモリにおいて、前記不揮発性メモリから読み出した読み出しデータの復号を行い、
前記不揮発性メモリにおいて、前記読み出しコマンドを受信すると、前記不揮発性メモリから読み出された読み出し対象データを、前記第１パリティデータを用いた第１復号を行い、前記読み出し対象データの前記第１復号に成功したときは、復号された前記読み出し対象データを出力する、
データ読み出し方法。

【請求項19】

前記第１復号は、硬判定復号である、請求項１８に記載のデータ読み出し方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、メモリシステム、半導体記憶装置及びデータ読み出し方法に関する。

【背景技術】

【0002】

不揮発性メモリを用いたメモリシステムでは、所定のサイズでデータの書き込みと読み出しが行われる。メモリシステムは、誤り検出訂正回路を有している。誤り検出訂正回路では、読み出したデータの誤り検出訂正を行うために、誤り検出訂正符号を用いた符号化及び復号が行われる。不揮発性メモリから、その所定のサイズよりも小さいサイズでデータをランダムに読み出しが可能になれば、読み出し性能の向上が期待される。

【0003】

しかし、データサイズが小さくなればなるほど、データの符号化率は小さくなり、データの転送効率が悪くなると共に、メモリシステムのコストも上昇する。

【0004】

また、不揮発性メモリが使用される機器における要求仕様により、誤訂正率を保証しなければならない場合には、巡回冗長検査（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ；以下、ＣＲＣという）符号等をデータに付加する必要があるが、ＣＲＣ符号等を付加すると、さらに符号化率が悪化する。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００１－１７５５４２号公報

【特許文献2】特開２０２０－４６８７１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

そこで、実施形態は、データの符号化率を小さくすることなく、ランダムリードを可能にするメモリシステム、半導体記憶装置及びデータ読み出し方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

実施形態のメモリシステムは、不揮発性メモリと、前記不揮発性メモリへのデータの書き込み及び読み出しを制御するコントローラと、前記不揮発性メモリに設けられ、前記不揮発性メモリへの書き込みデータを所定ビット数の単位データに分割して生成された前記単位データを複数含むデータフレームに変換して、前記単位データ毎に誤り検出訂正のための前記データフレームの第１パリティデータと、前記第１パリティデータとは異なる前記データフレームの第２パリティデータを生成して、前記書き込みデータの符号化を行う符号化器と、前記不揮発性メモリに設けられ、前記不揮発性メモリから読み出した読み出しデータの復号を行う第１の復号器と、前記不揮発性メモリに設けられ、前記コントローラから読み出しコマンドを受信すると、前記不揮発性メモリから読み出された読み出し対象データを、前記第１パリティデータを用いた第１復号を行うように、前記第１の復号器を制御し、前記読み出し対象データの前記第１復号に成功したときは、復号された前記読み出し対象データを前記コントローラへ出力する制御回路と、を有する。

【図面の簡単な説明】

【0008】

【図1】実施形態に関わるメモリシステムの構成を示すブロック図である。

【図2】実施形態に関わる、ＮＡＮＤ型フラッシュメモリの詳細な構成を示すブロック図である。

【図3】実施形態に関わる、ＮＡＮＤ型フラッシュメモリの１つのメモリセルアレイの構成を説明するための回路図である。

【図4】実施形態に関わる、ホスト装置からのユーザデータの符号化を説明するための図である。

【図5】実施形態に関わる、積符号フレームの構成例を説明するための図である。

【図6】実施形態に関わる、直接法演算を実行する符号化器及び復号器の構成を示す回路図である。

【図7】実施形態に関わる、デコーダの構成を示す回路図である。

【図8】実施形態に関わる、ビット誤り率（ＢＥＲ）モニタがヒストグラム生成に用いるデータ領域を説明するための図である。

【図9】実施形態に関わる、ヒストグラムの例を示す図である。

【図10】実施形態に関わる、ビット誤り率（ＢＥＲ）におけるヒストグラム計算のタイミングを説明するためのグラフである。

【図11】実施形態に関わる、ランダムリードの場合のメモリシステムにおける誤り検出訂正処理の動作の流れの例を示すフローチャートである。

【図12】実施形態に関わる、サブページデータ中に複数の対象データが含まれることを示す図である。

【図13】実施形態に関わる、硬判定復号と軟判定復号における、検出された生のビット誤り率と、訂正不能ビット誤り率との関係を示す模式的なグラフである。

【図14】実施形態に関わる、メモリセルアレイ部が１６個のプレーンを有するＮＡＮＤメモリの構成を示すブロック図である。

【図15】実施形態に関わる、ＮＡＮＤメモリの構成を示す組立図である。

【図16】実施形態に関わる、１６プレ-ンの各プレーンに１個のランダムリード対象データが存在する場合を示す図である。

【図17】実施形態に関わる、１６プレ-ンの各プレーンに２個のランダムリード対象データが存在する場合を示す図である。

【図18】実施形態に関わる、１６プレ-ンの各プレーンに４個のランダムリード対象データが存在する場合を示す図である。

【図19】実施形態に関わる、メモリコントローラと複数のＮＡＮＤメモリとを含むメモリシステムの構成を示す図である。

【図20】実施形態の変形例１に関わるメモリシステムの構成を示すブロック図である。

【図21】実施形態の変形例２に関わる、複数のワード線中の複数の対象データがランダムリードされる場合を説明するための図である。

【図22】実施形態の変形例２に関わる、ビット誤り率（ＢＥＲ）モニタにおける４本のワード線についてのヒストグラム計算のタイミングを説明するためのグラフである。

【発明を実施するための形態】

【0009】

以下、図面を参照して実施形態を説明する。
（構成）
（全体構成）
図１は、本実施形態に関わるメモリシステムの構成を示すブロック図である。メモリシステム１は、不揮発性メモリとしてのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリという）２と、メモリコントローラ３と、を備える。

【0010】

メモリシステム１は、点線で示すホスト装置（以下、単にホストともいう）４からの要求に応じて、ユーザデータをＮＡＮＤメモリ２に記憶したり、ＮＡＮＤメモリ２に記憶されたユーザデータをホスト４へ出力したりする。ホスト４は、例えば、パーソナルコンピュータ、スマートフォンである。具体的には、メモリシステム１は、ホストからの書き込み要求に応じて所定のページ単位（例えば１６ＫＢ（キロバイト））でユーザデータを書き込み、ホストからの読み出し要求に応じてその所定のページよりも小さなサイズ（例えば６４Ｂ（バイト））のユーザデータをランダムに読み出すことができる。

【0011】

メモリシステム１は、メモリコントローラ３とＮＡＮＤメモリ２とが１つのパッケージとして構成されるメモリカード等であってもよいし、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等であってもよい。図１では、メモリシステム１は、ホスト４と接続された状態として示されている。

【0012】

ＮＡＮＤメモリ２は、メモリセルアレイ部１１と、誤り検出訂正（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路（以下、ＥＣＣ回路という）１２と、制御回路１３と、を含む半導体記憶装置である。

【0013】

メモリセルアレイ部１１は、複数のメモリセルアレイを含み、各メモリセルアレイは、２値又は４値以上のデータを記憶可能な不揮発性記憶領域である。ユーザデータは、メモリセルアレイ部１１の複数のメモリセルアレイに不揮発的に記憶可能である。メモリセルアレイ部１１の構成については、後述する。

【0014】

ＥＣＣ回路１２は、符号化器１４と、復号器１５と、ビット誤り率（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）モニタ（以下、ＢＥＲモニタという）１６と、を含む。ＥＣＣ回路１２は、ＮＡＮＤメモリ２に搭載されるオンチップＥＣＣ回路である。すなわち、ＮＡＮＤメモリ２は、誤り検出訂正機能を有する。

【0015】

ＥＣＣ回路１２の符号化器１４は、メモリコントローラ３からのユーザデータをメモリセルアレイ部１１に書き込むときに、誤り検出訂正符号（すなわちパリティデータ）を生成して、ユーザデータに付加する回路である。メモリコントローラ３は、ユーザデータを、所定のサイズのページ単位でＮＡＮＤメモリ２に書き込む。

【0016】

符号化器１４は、所定サイズのコードワードＣＷ（後述する）を複数含む積符号フレームに再構成されたページデータに対して、水平方向及び垂直方向のパリティデータを生成する。所定サイズは、ページデータのサイズよりも小さい。

【0017】

符号化器１４は、積符号フレームの水平方向の符号化と、積符号フレームの垂直方向の符号化を行う。

【0018】

本実施形態では、符号化器１４は、サブページデータ単位（例えば４ＫＢ）で積符号フレームにおける水平方向及び垂直方向のパリティデータを生成する。所定サイズ（例えば６４Ｂ）は、サブページデータ（例えば４ＫＢ）のサイズよりも小さい。

【0019】

ここでは、符号化器１４は、４ビット以下のビットを訂正可能なＢＣＨ符号による符号化を行う。

【0020】

復号器１５は、メモリセルアレイ部１１から読み出したユーザデータの誤りを検出しかつ訂正してユーザデータを出力する。メモリコントローラ３は、読み出し要求に関わるアドレスからＮＡＮＤメモリ２の物理アドレスを特定し、ＮＡＮＤメモリ２へランダムリードための読み出しコマンドを出力する。復号器１５は、その読み出しコマンドに応じて読み出されたユーザデータを復号して、復号に成功したユーザデータをメモリコントローラ３へ出力する。

【0021】

復号器１５は、「０」又は「１」で表現された二値情報である硬判定情報（すなわちハードビット（ＨＢ））に基づく硬判定復号を行う。復号器１５は、後述するように、コードワードＣＷ毎にデータの誤り検出訂正を行い、かつコードワードＣＷ毎に、誤り検出訂正したときの訂正ビット数のデータを出力することができる。

【0022】

具体的には、復号器１５は、積符号フレームの水平方向の復号と、後述する積符号フレームの垂直方向の復号を行う。例えば、ページデータのサイズが１６ＫＢ程度のとき、コードワードＣＷは、８Ｂから１０Ｂのサイズを有する。水平方向の復号は、例えば４次式を解く直接法演算により行われる。

【0023】

ＢＥＲモニタ１６は、復号器１５において水平方向の復号を行ったときの訂正ビット数のヒストグラムの生成機能を有する回路である。ＢＥＲモニタ１６の処理内容については後述する。

【0024】

制御回路１３は、誤り検出訂正回路１２を含むＮＡＮＤメモリ２の各部の動作を制御する。

【0025】

メモリコントローラ３は、ＮＡＮＤメモリ２へのデータの書き込み及びＮＡＮＤメモリ２からのデータの読み出しを制御するコントローラである。具体的には、メモリコントローラ３は、ホスト４からの書き込み要求に応じて、ＮＡＮＤメモリ２を制御する。メモリコントローラ３は、ユーザデータを上述した所定のサイズ（例えば１６ＫＢ）のページ単位でＮＡＮＤメモリ２へ書き込む。また、メモリコントローラ３は、ホスト４からの読み出し要求に応じて、ＮＡＮＤメモリ２を制御する。ホスト４からの読み出し要求に係るユーザデータのサイズは、上述したように、書き込み時のページデータの所定のサイズ（例えば１６ＫＢ）よりも小さいコードワードＣＷのサイズである。

【0026】

メモリコントローラ３は、プロセッサ２１と、ＥＣＣ回路２２と、データバッファ２３と、ホストインターフェース回路（以下、ホストＩ／Ｆという）２４と、メモリインターフェース回路（以下、メモリＩ／Ｆという）２５を含む。プロセッサ２１と、ＥＣＣ回路２２と、データバッファ２３と、ホストＩ／Ｆ２４と、メモリＩ／Ｆ２５とは、内部バス２６により互いに接続されている。

【0027】

プロセッサ２１は、メモリシステム１の各部を統括的に制御する。プロセッサ２１は、ホストＩ／Ｆ２４経由でホスト４からの要求を受けた場合に、その要求に従った制御を行う。例えば、プロセッサ２１は、ホスト４からの要求に従って、ＮＡＮＤメモリ２へのユーザデータの書き込みをメモリＩ／Ｆ２５へ指示する。また、プロセッサ２１は、ホスト４からの要求に従って、ＮＡＮＤメモリ２からのユーザデータの読み出しをメモリＩ／Ｆ２５へ指示する。

【0028】

また、プロセッサ２１は、ホスト４からユーザデータの書き込み要求を受信した場合、データバッファ２３に格納されるユーザデータに対して、ＮＡＮＤメモリ２上の記憶領域（メモリ領域）を決定する。すなわち、プロセッサ２１は、ユーザデータの書き込み先を管理する。ホスト４から受信したユーザデータの論理アドレスと該ユーザデータが記憶されたＮＡＮＤメモリ２上の記憶領域を示す物理アドレスとの対応関係の情報は、アドレス変換テーブル（図示せず）に記憶される。

【0029】

また、プロセッサ２１は、ホスト４から読み出し要求を受信した場合、読み出し要求により指定された論理アドレスを上述のアドレス変換テーブルを用いて物理アドレスに変換する。プロセッサ２１は、該物理アドレスからのデータの読み出しをメモリＩ／Ｆ２５へ指示する。

【0030】

ＥＣＣ回路２２は、ＮＡＮＤメモリ２において復号に成功しなかったデータを復号する。よって、誤り検出訂正回路２２は、復号器２２ａを備える。復号器２２ａは、チェイス復号法などを用いた軟判定復号によりデータの復号を行う。軟判定復号は、複数回の読み出しにより得られたデータの「０」又は「１」であった確率の情報（軟判定情報（ソフトビット））を用いて復号する処理である。

【0031】

データバッファ２３は、ホスト４からのユーザデータをＮＡＮＤメモリ２へ記憶するために一時的に記憶する。ホスト４からのユーザデータは、内部バス２６に転送されてデータバッファ２３に一時的に記憶される。また、データバッファ２３は、ＮＡＮＤメモリ２から読み出したユーザデータをホスト４へ送信するために一時的に記憶する。データバッファ２３は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

【0032】

ホストＩ／Ｆ２４は、ホスト４との間のインターフェース規格に従った処理を実施する。ホストＩ／Ｆ２４は、ホスト４から受信した要求及びユーザデータを内部バス２６に出力する。ホストＩ／Ｆ２４は、ＮＡＮＤメモリ２から読み出されたユーザデータや、プロセッサ２１からの応答などをホスト４へ送信する。

【0033】

メモリＩ／Ｆ２５は、プロセッサ２１の制御の下、ＮＡＮＤメモリ２へのデータの書き込み、及びＮＡＮＤメモリ２からのデータの読み出しに関する処理を行う。
（不揮発性メモリの構成）
図２は、ＮＡＮＤメモリ２の詳細な構成を示すブロック図である。ＮＡＮＤメモリ２は、上述したように、メモリセルアレイ部１１とＥＣＣ回路１２と制御回路１３を含む。図２では、メモリセルアレイ部１１は、複数のプレーン１１ｘを含んでいる。各プレーン１１ｘは、メモリセルアレイ１１ａと、ロウデコーダ（図示せず）と、カラムデコーダ（図示せず）を含む。カラムデコーダは、ページデータＰｄを格納するページバッファ１１ｂを有している。ページバッファ１１ｂは、データを書き込むとき及び読み出すときのページデータＰｄを格納する。ＥＣＣ回路１２と複数のプレーン１１ｘは、共通バス１７を介して接続されている。

【0034】

なお、ここでは、メモリセルアレイ部１１は、複数のプレーン１１ｘを含んでいるが、１つのプレーンを含むものでもよい。

【0035】

ＮＡＮＤメモリ２は、複数のプレーン１１ｘと共通バス１７の間に設けられた、複数のページバッファロード回路１８と複数のページバッファストア回路１９を有している。各ページバッファロード回路１８は、ページバッファ１１ｂに格納されたデータをロードして、共通バス１７へ出力する。各ページバッファストア回路１９は、共通バス１７からのデータを、ページバッファ１１ｂに格納する。

【0036】

ＥＣＣ回路１２は、上述した、符号化器１４、復号器１５及びＢＥＲモニタ１６に加えて、データを入力するＥＣＣ入力回路１２ａと、データを出力するＥＣＣ出力回路１２ｂを有する。ＥＣＣ入力回路１２ａは、ＥＣＣ回路１２で処理する入力データを共通バス１７から受信して、符号化器１４などへ出力する回路である。ＥＣＣ出力回路１２ｂは、ＥＣＣ回路１２の処理結果データ（符号化データ又は復号データ）を受信して、共通バス１７へ出力する回路である。符号化器１４及び復号器１５の構成については、後述する。

【0037】

共通バス１７のバス幅は、例えばコードワードＣＷと水平パリティ（ｐｂｈ）を合わせたデータ（以下、コードワード単位データＣＷＵという）のビット数と同じであり、高速な復号を可能にしている。

【0038】

また、ＮＡＮＤメモリ２は、メモリコントローラ３との間でデータ（アドレス及びデータ）の送受信をするための入出力インターフェース（以下、入出力Ｉ／Ｆと略す）２０を有している。入出力Ｉ／Ｆ２０は、共通バス１７に接続されている。入出力Ｉ／Ｆ２０は、メモリコントローラ３のメモリＩ／Ｆ２５と、複数のデータ入出力線により接続されている。

【0039】

入出力Ｉ／Ｆ２０は、データ入出力線ＤＱ０～ＤＱ７と接続されている。入出力Ｉ／Ｆ２０は、データ入出力線ＤＱ０～ＤＱ７からアドレス及びデータを受信し、制御回路１３へ出力する。制御回路１３は、入出力Ｉ／Ｆ２０を介して、データ入出力線ＤＱ０～ＤＱ７から、読み出しデータ及び各種データを出力する。

【0040】

制御回路１３は、制御信号入力インターフェース（図示せず）を介して、各種制御信号を受信する。各種制御信号は、チップイネーブル信号ＢＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＢＷＥ、リードイネーブル信号ＲＥ、ＢＲＥ（ＲＥの相補信号）、ライトプロテクト信号ＢＷＰ、データストローブ信号ＤＱＳ、ＢＤＱＳ（ＤＱＳの相補信号）である。

【0041】

チップイネーブル信号ＢＣＥは、ＮＡＮＤメモリ２の選択信号として用いられる。コマンドラッチイネーブル信号ＣＬＥは、動作コマンドをレジスタ（図示せず）に取り込む際に使用される信号である。アドレスラッチイネーブル信号ＡＬＥは、アドレス情報もしくは入力データを、内蔵レジスタ（図示せず）に取り込む際に使用される信号である。ライトイネーブル信号ＢＷＥは、入出力Ｉ／Ｆ２０上のコマンド、アドレス、およびデータをＮＡＮＤメモリ２に取り込むための信号である。リードイネーブル信号ＲＥ、ＢＲＥは、データを入出力Ｉ／Ｆ２０からシリアルに出力させる際に使用される信号である。ライトプロテクト信号ＢＷＰは、ＮＡＮＤメモリ２の電源投入時、もしくは電源遮断時などの入力信号が不確定な場合に、予期できない消去や書き込みからデータを保護するために使用される。

【0042】

なお、メモリＩ／Ｆ２５と入出力Ｉ／Ｆ２０の間では、アドレスとデータの両方が送受信されるが、アドレスとデータは共通の信号線を用いて送受信されるようにしてもよいし、あるいは、アドレスとデータをそれぞれアドレス用信号線とデータ用信号線を用いて送受信するようにしてもよい。アドレスとデータをそれぞれアドレス用信号線とデータ用信号線を用いて送受信することにより、データ転送におけるレンテンシを小さくすることができる。
（メモリセルアレイの構成）
次に、各プレーンのメモリセルアレイの構成について説明する。

【0043】

各プレーン１１ｘでは、ページと呼ばれる所定のサイズで、データの書き込みが行われ、ブロックと呼ばれるデータ単位で消去が行われる。メモリセルアレイ１１ａの同一のワード線に接続される複数のメモリセルをメモリセルグループと呼ぶ。メモリセルがシングルレベルセル（ＳＬＣ）である場合は、１つのメモリセルグループが１ページに対応する。メモリセルがマルチレベルセル（ＭＬＣ）である場合は、１つのメモリセルグループが複数ページに対応する。また、各メモリセルはワード線に接続するとともにビット線にも接続される。従って、各メモリセルは、ワード線を識別するアドレスとビット線を識別するアドレスとで識別することが可能である。

【0044】

図３は、本実施形態に関わるメモリセルアレイ１１ａの構成を示す回路図である。本例では、図示するように、１つのブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。

【0045】

ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）及び２個の選択トランジスタＳＴ１、ＳＴ２を含んでいる。各メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして複数（例えば８個）のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。図３は、説明を簡単にするために、１つのストリングユニットＳＵが８本のワード線ＷＬを有する例を示している。

【0046】

ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。もちろん、ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０～ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０～ＷＬ７に共通接続される。

【0047】

また、メモリセルアレイ１１内において同一列にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｋ－１）、但しＫは２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間で複数のＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

【0048】

つまり、メモリセルアレイ１１ａは、各ビット線ＢＬが共通に接続された複数のブロックＢＬＫの集合体である。また、各ブロックＢＬＫは、各ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。各ストリングユニットＳＵは、互いに異なる複数のビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続された複数のＮＡＮＤストリングＮＳを含む。

【0049】

図１に戻り、ＮＡＮＤメモリ２は、他に、図示しない、ドライバ回路、アドレスレジスタ、コマンドレジスタ等を備える。シーケンサである制御回路１３が、コマンドレジスタに保持されたコマンドに基づき、ＮＡＮＤメモリ２全体の動作を制御することにより、各プレーン１１ｘへのデータの書き込み処理及び各プレーン１１ｘからのデータの読み出し処理を行う。

【0050】

ここでは、１つのメモリセルトランジスタＭＴは、１ビットデータを保持可能である。すなわち、ＮＡＮＤメモリ２は、いわゆるＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式の半導体記憶装置である。

【0051】

なお、１つのメモリセルトランジスタＭＴは、例えば多値データを保持可能であってもよい。例えば、１つのメモリセルトランジスタＭＴが３ビットデータを保持可能な場合、ＮＡＮＤメモリ２は、いわゆるＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式の半導体記憶装置である。この３ビットデータを、下位ビットからそれぞれ下位（Ｌｏｗｅｒ）ビット、中位（Ｍｉｄｄｌｅ）ビット、及び上位（Ｕｐｐｅｒ）ビットと呼ぶことにする。そして、一つのストリングユニット中の同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの保持する下位ビットの集合を下位ページと呼び、中位ビットの集合を中位ページと呼び、上位ビットの集合を上位ページと呼ぶ。一つのストリング中の一つのワード線に接続された複数のメモリセルトランジスタＭＴは、下位、中位及び上位ビットを保持する一つのページユニットを構成する。つまり、各ページユニットには、図３において一点鎖線で示すように、３ページが割り当てられる。データの書き込みは、ページユニット単位で行われ、データの読み出しは、このページ毎に行われる。

【0052】

１つのメモリセルトランジスタＭＴが多値データを保持可能な場合、いわゆる低速書き込み（すなわち高信頼性書き込み）によるデータの書き込みが行われる。
（符号化）
書き込みデータであるユーザデータは、ＮＡＮＤメモリ２内において、符号化器１４により符号化されて格納される。ユーザデータは、積符号フレームにより符号化される。

【0053】

図４は、ホスト４からのユーザデータの符号化を説明するための図である。図５は、積符号フレームの構成例を説明するための図である。

【0054】

図４に示すように、一回の書き込み対象データのユーザデータＵＤｄは、４つのサブユーザデータＵＤに分割される。４つのサブユーザデータＵＤは、後述する４つのサブページデータＰＣＤに対応する。各サブユーザデータＵＤは、制御回路１３により、複数行でかつ複数列のデータからなる積符号フレームとして再構成される。

【0055】

図５に示すように、積符号フレームは、所定のサイズのデータ（以下、コードワードという）ＣＷを複数行含むデータフレームである。各コードワードＣＷは、例えば、８Ｂ（６４ビット）から１００Ｂ（８００ビット）の範囲内の所定のデータサイズを有する。ここでは、コードワードＣＷのビット数は、６４Ｂである。積符号フレームは、水平方向のパリティビット部ＰＢＨと、垂直方向のパリティビット部ＰＢＶを含む。

【0056】

なお、図５に示すように、ＣＲＣ用のコード部が、各サブユーザデータＵＤに含まれている。

【0057】

パリティビット部ＰＢＨは、コードワードＣＷ毎に水平方向に付加された複数のパリティビットｐｂｈである。パリティビットｐｂｈは、水平方向のパリティビットである。１つのコードワードＣＷとパリティビットｐｂｈとを合わせたデータが、コードワード単位データＣＷＵである。符号化器１４では、水平方向のパリティビットｐｂｈは、各コードワードＣＷに対して、ＢＣＨ（Ｂｏｓｅ－Ｃｈａｕｄｈｕｒｉ－Ｈｏｃｑｕｅｎｇｈｅｍ）符号方式に基づいて生成される。ここでは、コードワードＣＷが６４Ｂ（すなわち５１２ビット）に対して、４ビット以下のビット訂正可能なＢＣＨ符号による符号化が行われ、パリティビットｐｂｈがコードワードＣＷに付加される。

【0058】

例えば、符号化が４ビット以下のビット訂正可能なＢＣＨ符号による場合、コードワードＣＷ長が６４Ｂのときは、ユーザデータの符号化率は０．８６であり、コードワードＣＷ長が４８Ｂのときは、ユーザデータの符号化率は、０．８９である。

【0059】

パリティビット部ＰＢＶは、複数のコードワード単位データＣＷＵについて付加された垂直方向のパリティビットである。パリティビット部ＰＢＶは、複数のコードワードＣＷに対応するパリティビットｐｂｖ１と、パリティビット部ＰＢＨに対応するパリティビットｐｂｖ２を含む。

【0060】

垂直方向のパリティビットｐｂｖ１，ｐｂｖ２は、垂直方向において、ＸＯＲ（排他的論理和）演算により生成される。なお、垂直方向のパリティビットは、リード・ソロモン符号方式、ＢＣＨ符号方式などの他の符号方式に基づいて生成されるものでもよい。

【0061】

図４に示すように、ユーザデータＵＤｄ（例えば１６ＫＢ）は、４つのサブユーザデータＵＤに分割される。サブユーザデータＵＤ（例えば４ＫＢ）毎に積符号フレームに基づくパリティデータＰＤが生成される。よって、符号化器１４は、サブユーザデータＵＤとパリティデータＰＤを含む４つのサブページデータＰＣＤを生成する。各サブページデータＰＣＤが、積符号ＥＣＣフレームである。積符号ＥＣＣフレームは、積符号フレーム単位のＥＣＣ処理単位である。制御回路１３は、生成された４つのサブページデータＰＣＤを、指定されたプレーン１１ｘの物理アドレスのワード線ＷＬに書き込む。

【0062】

なお、図４では、ページデータＰｄは、積符号フレームに基づく各サブページデータＰＣＤ中では、メモリコントローラ３からのサブユーザデータＵＤと、パリティデータＰＤの２つのデータフィールドに分かれているデータ構造を有しているが、図５に示すコードワードＣＷ毎にパリティビットｐｂｈを付加した複数のデータをシリアルに結合して、かつ最後にパリティビット部ＰＢＶを付加するようにしたデータ構造を有するようにしてもよい。

【0063】

水平方向のパリティビット部ＰＢＨと垂直方向のパリティビット部ＰＢＶに含まれるデータが、パリティデータＰＤを構成する。

【0064】

以上のように、符号化器１４は、サブユーザデータＵＤ毎に積符号フレームを作成して、水平方向及び垂直方向のパリティデータを算出する。

【0065】

そして、図４に示すように、ページデータＰｄは、ユーザデータＵＤｄと、水平及び垂直方向のパリティデータＰＤと、を含む。各コードワードＣＷとそのコードワードに対応するパリティデータＰＤとは、ページデータＰｄ中において予め決められた位置に関係付けられて配置される。

【0066】

以上のように、制御回路１３は、ＮＡＮＤメモリ２に設けられ、ＮＡＮＤメモリ２への書き込みデータを所定ビット数の単位データ（上記の例ではコードワードＣＷ）に分割する。符号化器１４は、単位データ（ＣＷ）を複数含む積符号フレームに変換する。そして、符号化器１４は、単位データ（コードワードＣＷ）毎に誤り検出訂正のための積符号フレームの水平方向の第１パリティデータと、積符号フレームの垂直方向の第２パリティデータを生成して、書き込みデータの符号化を行う。

【0067】

ページデータＰｄは、共通バス１７を介してメモリセルアレイ部１１へ出力される。
（復号）
復号器１５は、符号化されたユーザデータを復号する。すなわち、復号器１５は、ＮＡＮＤメモリ２に設けられ、ＮＡＮＤメモリ２の複数のプレーン１１ｘから読み出された読み出しデータの復号を行う。上述したように、復号器１５は、「０」又は「１」で表現された二値情報である硬判定情報に基づく硬判定復号を行う。

【0068】

復号器１５は、水平方向におけるコードワードＣＷに対して４ビット以下のビット訂正を直接法により行う第１の復号処理部と、積符号フレームの垂直方向における復号処理を行う第２の復号処理部とを有する。復号器１５は、４ビット以下のビット訂正を直接法により実行するので、水平方向の復号処理を高速に行うことができる。

【0069】

復号器１５の第１の復号処理部は、コードワードＣＷの水平方向の復号を、直接法演算により行う。直接法演算は、例えば「ＢＣＨ復号への適用を有するルートを見出すハイブリッド法」（アール．ティ．チェン、ビー．ディ．カニンガム、アイ．ビー．オールダム著、情報セオリについてのＩＥＥＥトランザクション、１５巻、Ｎｏ．２、３２９～３３５ページ、１９６９年（Ｒ．Ｔ，Ｃｈｉｅｎ，Ｂ．Ｄ．Ｃｕｎｎｉｎｇｈａｍ，Ｉ．Ｂ．Ｏｌｄｈａｍ，”Ｈｙｂｒｉｄ ｍｅｔｈｏｄｓ ｆｏｒ ｆｉｎｄｉｎｇ ｒｏｏｔｓ ｏｆ ａ ｐｏｌｙｎｏｍｉａｌ ｗｉｔｈ ａｐｐｌｉｃａｔｉｏｎ ｔｏ ＢＣＨ ｄｅｃｏｄｉｎｇ”ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｉｎｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒｙ，ｖｏｌ １５，ｎｏ．２，ｐｐ．３２９－３３５，１９６９））」に記載されている。

【0070】

なお、復号器１５の第２の復号処理部は、積符号フレームに対して、垂直方向の複合を行う。

【0071】

復号器１５は、各コードワードＣＷの水平方向の復号において誤り検出訂正をしたとき、訂正ビット数のデータを出力する。この訂正ビット数のデータは、後述するＢＥＲモニタ１６においてヒストグラムを生成するときに用いられる。

【0072】

次に、符号化器１４及び復号器１５の構成を説明するが、直接法に関わる水平方向の符号化処理と復号処理について説明し、垂直方法の符号化処理と復号処理は、ＸＯＲ演算などにより行われるので、説明は省略する。

【0073】

図６は、直接法演算を実行する符号化器１４及び復号器１５の構成を示す回路図である。符号化器１４及び復号器１５は、図６に示す回路３０により実現されている。回路３０は、入力回路３１、出力回路３２、バッファ３３、パリティ／プリシンドローム算出回路３４、シンドローム生成回路３５、及びデコーダ３６を有している。

【0074】

回路３０には、入力データＩＤＡＴＡと、モードデータＭＯＤＥとが入力される。回路３０は、符号化されたデータ又は復号されたデータを出力する。モードデータＭＯＤＥは、回路３０を符号化器１４として動作させるエンコードモードか、回路３０を復号器１５として動作させるデコードモードかを示す。モードデータＭＯＤＥは、制御回路１３から与えられる。

【0075】

入力回路３１は、入力データＩＤＡＴＡを取り込む回路である。エンコードモードのときは、入力データＩＤＡＴＡは、コードワードＣＷのデータである。デコードモードのときは、入力データＩＤＡＴＡは、水平方向パリティが付加されたコードワードＣＷを含む符号化データ（コードワード単位データＣＷＵ）である。

【0076】

出力回路３２は、符号化データ又は復号データを、出力データＯＤＡＴＡとして出力する回路である。デコードモードのときは、出力データＯＤＡＴＡは、コードワードＣＷのデータである。エンコードモードのときは、水平方向パリティが付加されたコードワードＣＷを含む符号化データである。

【0077】

バッファ３３は、入力データＩＤＡＴＡを一時的に格納する回路である。

【0078】

パリティ／プリシンドローム算出回路３４は、入力データＩＤＡＴＡ（例えば６４ＢのコードワードＣＷ）を符号化するときはパリティを算出して出力し、入力データＩＤＡＴＡを復号するときはプリシンドロームを算出して出力する。

【0079】

具体的には、動作モードがエンコードモードであるとき、パリティ／プリシンドローム算出回路３４は、パリティビットを生成する。生成されたパリティビットは、出力回路３２へ出力される。出力回路３２は、符号化データを出力データＯＤＡＴＡとして出力する。符号化データは、バッファ３３に格納された入力データにパリティビットが付加されたコードワード単位データＣＷＵである。

【0080】

動作モードがデコードモードであるとき、パリティ／プリシンドローム算出回路３４は、
プリシンドロームを算出し、シンドローム生成回路３５へ出力する。

【0081】

動作モードがデコードモードであるとき、シンドローム生成回路３５は、プリシンドロームに基づいてシンドロームを生成する。ここでは、４ビット以下のビットを訂正するので、シンドロームは、Ｓ１，Ｓ３，Ｓ５，Ｓ７である。

【0082】

デコーダ３６は、生成されたシンドロームに基づいて、エラービット位置を示すアドレス、又は訂正失敗を、出力する回路である。

【0083】

図７は、デコーダ３６の構成を示す回路図である。デコーダ３６は、制御回路４１、エラー判定回路４２、第１探索回路４３、第２探索回路４４、及びアドレス変換回路４５を有している。

【0084】

デコーダ３６には、シンドロームが入力され、デコーダ３６は、誤り位置のアドレス情報を出力する。

【0085】

制御回路４１は、デコーダ３６の全体の動作を制御する。

【0086】

エラー判定回路４２は、シンドロームを入力して、エラーの訂正ビット数を判定する。エラー判定回路４２は、ビット誤り位置を探索するための各種中間情報も算出する。エラー判定回路４２は、第１探索回路４３と第２探索回路４４へ、シンドロームと中間情報を出力する。エラー判定回路４２は、訂正ビット数のデータを制御回路４１へ出力する。

【0087】

この訂正ビット数のデータは、ＢＥＲモニタ１６において用いられる。

【0088】

制御回路４１は、訂正ビット数に基づいて、第１探索回路４３又は第２探索回路４４を起動する。訂正ビット数が１又は２であるときは、第１探索回路４３を起動し、第２探索回路４４を起動しない。訂正ビット数が３又は４であるときは、第１探索回路４３を起動せず、第２探索回路４４を起動する。

【0089】

第１探索回路４３には、シンドロームＳ１と中間情報が入力される。第１探索回路４３は、１又は２ビットの誤りの誤り位置探索を行う。

【0090】

第２探索回路４４には、シンドロームＳ１と中間情報が入力される。第２探索回路４４は、３又は４ビットの誤りの誤り位置探索を行う。

【0091】

すなわち、復号器１５は、エラー数を判定するエラー判定回路４２と、第１のエラー数におけるエラービット位置を探索する第１探索回路４３と、第１のエラー数とは異なる第２のエラー数におけるエラービット位置を探索する第２探索回路４４とを有する。

【0092】

また、制御回路４１は、訂正ビット数に基づいて、アドレス変換回路４５へ対する指示を行う。訂正ビット数が１又は２であれば、第１探索回路４３の出力を入力するようにアドレス変換回路４５へ指示する。訂正ビット数が３又は４であれば、第２探索回路４４の出力を入力するようにアドレス変換回路４５へ指示する。

【0093】

アドレス変換回路４５は、第１探索回路４３又は第２探索回路４４からの誤り位置情報から、入力データＩＤＡＴＡ中の誤りビット位置のアドレス情報に変換する。アドレス変換回路４５は、また、訂正ビット数の情報と、デコード失敗の情報も出力する。

【0094】

制御回路４１は、エラー判定回路４２から訂正ビット数が０であるとの情報を受信すると、レディ状態情報（ＤＥＣ＿ＲＥＡＤＹ）を出力する。制御回路４１は、レディ状態情報（ＤＥＣ＿ＲＥＡＤＹ）に基づいて、第１探索回路４３及び第２探索回路４４の動作を停止させることができる。その結果、第１探索回路４３と第２探索回路４４が電力を消費しない状態が発生するので、電流効率を低減することができる。

【0095】

以上のように、エラー判定回路４２により判定されたエラー数が第１のエラー数であるときは、第１探索回路４３は動作して第２探索回路４４は動作せず、エラー判定回路４２により判定されたエラー数が第２のエラー数であるときは、第１探索回路４３は動作しないで第２探索回路４４は動作し、エラー判定回路４２により判定されたエラー数が０であるときは、第１探索回路４３及び第２探索回路４４は動作しないように、第１探索回路４３及び第２探索回路４４は制御される。

【0096】

本実施形態では、メモリコントローラ３は、ホスト４からのデータの読み出し要求に応じて、ランダムリードを行うことができる。本明細書において、ランダムリードとは、１ページ中の一部のデータを、例えば数バイト単位から１００バイト単位で読み出す処理である。すなわち、ランダムリードとは、１ページ内又は１サブページ内の小さいデータサイズデータ（例えば６４Ｂ）を読み出すことをいう。
（ＢＥＲモニタリング）
ＢＥＲモニタ１６は、ランダムリードの読み出し対象データを含むページデータＰｄの一部のデータについて判定された訂正ビット数のヒストグラムを生成する回路である。ここでは、ページデータＰｄが１６ＫＢ程度であれば、ページデータＰｄの一部は、先頭の５１２Ｂである。

【0097】

制御回路１３は、メモリコントローラ３から読み出しコマンドを受信すると、そのコマンドにおいて指定されたアドレスを含むページデータＰｄ又はサブページデータＰＣＤの中の予め決められた領域のデータを復号器１５に供給する。

【0098】

図８は、ＢＥＲモニタ１６がヒストグラム生成に用いるデータ領域を説明するための図である。複数のページデータＰｄがＮＡＮＤメモリ２に記憶される。ランダムリードの対象アドレスを含むページデータＰｄ（例えば図８ではワード線ＷＬ４）が読みだされたとき、ページデータＰｄ又はサブページデータＰＣＤ中の所定の領域ＰＢのデータが、ＢＥＲモニタ領域として、復号器１５に供給される。ここでは、図８に示すように、所定の領域（以下、ＢＥＲモニタ領域という）ＰＢのデータは、ページデータＰｄの先頭の５１２Ｂデータである。すなわち、ＢＥＲモニタ領域ＰＢのデータは、ＮＡＮＤメモリ２からのデータの読み出し単位のデータの一部である。

【0099】

制御回路１３は、ＢＥＲモニタ領域ＰＢの複数のコードワードＣＷを、復号器１５に供給する。復号器１５は、入力されたＢＥＲモニタ領域ＰＢの各コードワードＣＷを、ＥＣＣパリティであるパリティビットｐｂｈを用いて復号し、訂正ビット数のデータを出力する。復号器１５は、上述したように、復号処理において得られた訂正ビット数のデータを出力する。よって、復号器１５は、入力されたＢＥＲモニタ領域ＰＢに含まれる複数のコードワードＣＷについての訂正ビット数のデータを出力する。

【0100】

ＢＥＲモニタ１６は、復号器１５において判定された複数のコードワードＣＷの訂正ビット数のデータを処理して、例えばパイプライン処理回路により処理して、訂正ビット数のヒストグラムデータを得ることができる。よって、制御回路１３は、復号器１５が出力した訂正ビット数のデータに基づき、訂正ビット数のヒストグラムを生成する。

【0101】

以上のように、読み出し対象データＴＤを含むメモリセルアレイ部１１の記憶領域の一部のデータは、単位データとしてのコードワードＣＷ毎に復号器１５により復号される。ＮＡＮＤメモリ２に設けられたＢＥＲモニタ１６は、単位データ毎の訂正ビット数に基づいてビット誤り率（ＢＥＲ）を計算し、ビット誤り率（ＢＥＲ）をモニタする。

【0102】

図９は、ヒストグラムの例を示す図である。復号器１５が出力した訂正ビット数のデータから、制御回路１３は、図９に示すような、訂正ビット数毎のヒストグラムを生成する。図９は、ＢＥＲモニタ領域ＰＢには、訂正ビット数が「０」であるコードワードＣＷが多く、訂正ビット数が「１」であるコードワードＣＷがわずかにあり、訂正ビット数が「２」以上のコードワードＣＷがない例を示している。

【0103】

図９に示すように、訂正ビット数が「０」の割合が高く、訂正ビット数が「１」が少ない割合で存在しても、訂正ビット数が「２」以上の割合が「０」である場合は、そのページデータＰｄに含まれるランダムリード対象データの復号時の誤訂正率は低いと考えられる。逆に、訂正ビット数が「２」以上の割合が所定の割合よりも高い場合は、そのページデータＰｄに含まれるランダムリード対象データの復号時の誤訂正率は低くない可能性があると考えられる。制御回路１３は、ＢＥＲモニタ１６の生成したヒストグラムのデータから、ページデータＰｄあるいはサブページデータＰＣＤに含まれるランダムリード対象データの復号時の誤訂正率が低いか、低くないかを判定することができる。

【0104】

例えば、制御回路１３は、訂正ビット数が「２」以上の割合が０％で、訂正ビット数が「１」の割合が１０％以下で、残りは訂正ビット数が「０」である場合、ページデータＰｄあるいはサブページデータＰＣＤに含まれるランダムリード対象データの復号時の誤訂正率は低いと判定し、それ以外の場合は、ページデータＰｄあるいはサブページデータＰＣＤに含まれるランダムリードの対象データの復号時の誤訂正率は低くないと判定する。

【0105】

ここでは、制御回路１３は、訂正ビット数毎の全体に対する割合についての所定の閾値と、検出された各訂正ビット数の全体に対する割合とを比較して、ページデータＰｄあるいはサブページデータＰＣＤに含まれるランダムリードの対象データの復号時の誤訂正率は低いか否かを判定する。

【0106】

なお、復号時の誤訂正率は低いか否かは、検出された各訂正ビット数の値と、所定の値（閾値）との比較により判定するようにしてもよい。

【0107】

本実施形態では、ＮＡＮＤメモリ２では、ＢＥＲモニタ１６によりヒストグラムデータ（ランダムリード対象データを含むページデータＰｄあるいはサブページデータＰＣＤの訂正ビット数データ）が算出される。ＮＡＮＤメモリ２は、ヒストグラムデータに基づいて復号時の誤訂正率は低いと判定された場合に、符号化器１４が硬判定復号による水平方向復号（以下、水平方向ＨＢ復号ともいう）に成功したときは、１又は２以上のコードワードＣＷのデータをそのまま、ランダムリード対象データとして、メモリコントローラ３へ出力する。

【0108】

さらに、後述するように、その水平方向ＨＢ復号に成功しなかった場合、ＮＡＮＤメモリ２は、積符号フレームの垂直方向の硬判定復号により、ランダムリード対象データを含むページデータＰｄあるいはサブページデータＰＣＤの復号を行う。硬判定復号による垂直方向復号（以下、垂直方向ＨＢ復号ともいう）に成功したときは、ＮＡＮＤメモリ２は、ページデータＰｄあるいはサブページデータＰＣＤと、復号されたデータとを、メモリコントローラ３へ出力する。

【0109】

また、積符号フレームの垂直方向ＨＢ復号にも成功しなかった場合、ＮＡＮＤメモリ２は、ランダムリード対象データを含むページデータＰｄあるいはサブページデータＰＣＤのデータを、メモリコントローラ３へ出力して、メモリコントローラ３において、積符号フレームの軟判定復号による水平方向復号（以下、水平方向ＳＢ復号ともいう）を行う。

【0110】

さらに、メモリコントローラ３において、水平方向の軟判定復号にも成功しなかった場合、メモリコントローラ３において、積符号フレームの軟判定復号による垂直方向復号（以下、垂直方向ＳＢ復号ともいう）を行う。

【0111】

ＢＥＲモニタ１６によるＢＥＲ計算は、ランダムリード処理に対してシーケンシャルに実行してもよいし、ランダムリード処理と並列に実行してもよい。

【0112】

図１０は、ＢＥＲモニタ１６におけるヒストグラム計算のタイミングを説明するためのグラフである。１ページ（１６ＫＢ）のデータ中の１２．５％（２ＫＢ）のデータを読み出す場合のタイミングを示す図である。図１０は、ケース１と、ケース２と、ケース３のタイミングチャートである。ケース１は、本実施形態のヒストグラム計算とランダムリードを直列に行うケースである。ケース２は、本実施形態のヒストグラム計算とランダムリードを並列に行うケースである。ケース３は、メモリコントローラ３において、積符号化を行わずに６４Ｂ毎にＢＣＨ符号化されたデータを復号して２ＫＢのデータを読み出すケースである。

【0113】

ケース１は、ページデータＰｄ中のＢＥＲモニタ領域ＰＢの複数のコードワードＣＷ（２４Ｂの場合）を用いて訂正ビット数のデータのヒストグラム計算を行ってから２ＫＢのデータの読み出しを行っている。所定の条件下での出願人のシミュレーション計算では、１ページ中の２ＫＢのデータの読み出しに、２８２５ｎｓ（ナノ秒）掛っている。

【0114】

ケース２は、ページデータＰｄ中のＢＥＲモニタ領域ＰＢの複数のコードワードＣＷ（２４Ｂの場合）を用いた訂正ビット数のデータのヒストグラム計算と、２ＫＢのデータの読み出しを並列に行っている。所定の条件下での出願人のシミュレーション計算では、１ページ中の２ＫＢのデータの読み出しに、２６００ｎｓ（ナノ秒）掛っている。

【0115】

ケース３では、所定の条件下での出願人のシミュレーション計算では、１ページの２ＫＢのデータの読み出しに、５１６０ｎｓ（ナノ秒）掛っている。

【0116】

図１１は、ランダムリードの場合のメモリシステム１における誤り検出訂正処理の動作の流れの例を示すフローチャートである。

【0117】

ホスト４からデータの読み出し要求を受けると、メモリコントローラ３のプロセッサ２１は、読み出し要求に関わるデータ（すなわち対象データ）の論理アドレスから変換された物理アドレス（対象データを含む記憶領域の物理アドレス）と、読み出しコマンドを、ＮＡＮＤメモリ２へ出力する。ここでは、１ページデータＰｄ中の１つのサブページデータＰＣＤ中の複数の対象データが読み出される場合を説明する。

【0118】

図１２は、サブページデータＰＣＤ中に複数の対象データＴＤが含まれることを示す図である。図１２に示すように、サブページデータＰＣＤ（４ＫＢ）中に複数の対象データＴＤが存在している。

【0119】

制御回路１３は、複数の物理アドレスのページを特定し、その物理アドレスのページデータＰｄをメモリセルアレイ部１１から読み出す。制御回路１３は、読み出されたページデータＰｄのＢＥＲモニタ領域ＰＢの訂正ビット数のヒストグラムの生成をＢＥＲモニタ１６に指示する。制御回路１３がＢＥＲモニタ１６からヒストグラムデータを受信すると、図１１の処理が実行される。

【0120】

制御回路１３は、ＢＥＲモニタ１６からのヒストグラムデータから、複数の対象データＴＤを含むページデータＰｄのビット誤り率（ＢＥＲ）が所定の割合より低いかを判定する（ステップ（以下、Ｓと略す）１）。

【0121】

上述したように、例えば、訂正ビット数が「２」以上の割合が０％で、訂正ビット数が「１」の割合が１０％以下で、残りは訂正ビット数が「０」である場合、制御回路１３は、対象データＴＤを含むページデータＰｄのビット誤り率（ＢＥＲ）は低いと判定する。それ以外の場合は、制御回路１３は、対象データＴＤを含むページデータＰｄのビット誤り率（ＢＥＲ）は低くないと判定する。

【0122】

ビット誤り率が所定の割合より低い場合（Ｓ１：ＹＥＳ）、制御回路１３は、サブページデータＰＣＤの積符号フレームから、対象データＴＤのアドレスのデータを含む各コードワードＣＷに対して水平方向の硬判定復号を実行する（Ｓ２）。Ｓ２の処理は、水平方向ＨＢ復号である。

【0123】

Ｓ２の後、複数の対象データＴＤのアドレスのデータを含む複数のコードワードＣＷが全て正しく復号されたかを判定する（Ｓ３）。複数のコードワードＣＷが全て正しく復号された場合（Ｓ３：ＹＥＳ）、制御回路１３は、複数の対象データを含む複数のコードワードＣＷの復号が成功したとして、パリティデータを付けないで、読み出し要求に関わる複数の物理アドレスの複数の対象データＴＤ（すなわち複数のコードワードＣＷ）をメモリコントローラ３へ出力する。この場合、メモリコントローラ３は、ＮＡＮＤメモリ２から受信した複数の対象データＴＤを、遅滞なくそのまま出力することができる。

【0124】

すなわち、ＮＡＮＤメモリ２に設けられた制御回路１３は、ビット誤り率（ＢＥＲ）に基づいて、パリティデータｐｂｈを用いた水平方向ＨＢ復号により復号した読み出し対象データＴＤを、出力するか否かを判定する。具体的には、制御回路１３は、メモリコントローラ３から読み出しコマンドを受信すると、ビット誤り率（ＢＥＲ）が低いときには、メモリセルアレイ部１１から読み出された読み出しコマンドに関わる読み出し対象データＴＤを、パリティデータｐｂｈを用いた水平方向ＨＢ復号を行うように、復号器１５を制御し、読み出し対象データＴＤの水平方向ＨＢ復号に成功したときは、復号された読み出し対象データＴＤをメモリコントローラ３へ出力する。

【0125】

ビット誤り率（ＢＥＲ）が所定の割合より低くない場合（Ｓ１：ＮＯ）、又は複数の対象データＴＤの複数のアドレスのデータを含む複数のコードワードＣＷが全て正しく復号されなかった場合（Ｓ３：ＮＯ）、制御回路１３は、４ＫＢの積符号データを用いて、第２の復号処理部に、サブページデータＰＣＤの積符号フレームから、垂直パリティチェックすなわち垂直方向ＨＢ復号を実行させる（Ｓ４）。垂直パリティチェックにより、例えばＸＯＲ演算による消失訂正が行われる。Ｓ４の処理は、硬判定のハードビット（ＨＢ）復号処理である。

【0126】

なお、Ｓ４において、垂直方向ＨＢ復号を実行した後、その垂直方向ＨＢ復号で訂正されたデータを用いてさらに水平方向ＨＢ復号を行い、さらに必要であれば、垂直方向ＨＢ復号を実行するような繰り返し復号を実行するようにしてもよい。例えば、垂直パリティに、ＢＣＨ符号あるいはリード・ソロモン符号に基づくパリティデータを用いると、繰り返し復号が実行可能である。

【0127】

Ｓ４の後、制御回路１３は、複数の対象データＴＤのアドレスのデータを含む複数のコードワードＣＷが全て正しく復号されたかを判定する（Ｓ５）。複数のコードワードＣＷが全て正しく復号された場合（Ｓ５：ＹＥＳ）、制御回路１３は、復号された対象データＴＤの複数のコードワードＣＷと共に、垂直方向ＨＢ復号により復号されたデータに対してＣＲＣを実行するように、復号された４ＫＢのユーザデータをメモリコントローラ３へ出力する。その結果、メモリコントローラ３においてＣＲＣが実行される。なお、ＣＲＣは、制御回路１３で実行してもよい。

【0128】

すなわち、メモリコントローラ３は、読み出し対象データ（ＴＤ）の水平方向ＨＢ復号に成功しなかった場合に、垂直方向ＨＢ復号に成功したときは、ＣＲＣを実行する。

【0129】

プロセッサ２１は、ＮＡＮＤメモリ２から受信したユーザデータに対してＣＲＣのチェックを実行し（Ｓ６）、ＣＲＣのチェックをパスしたかを判定する（Ｓ７）。ここでは、ＣＲＣのチェックは、サブページデータＰＣＤ単位である。

【0130】

以上のように、本実施形態では、ＢＥＲモニタ１６のビット誤り率（ＢＥＲ）が低いときに水平方向ＨＢ復号が成功しなかった場合、及びＢＥＲモニタ１６のビット誤り率（ＢＥＲ）が低くない場合に、ＣＲＣのチェックを行うようにして、誤訂正の発生を防止すると共に、レイテンシーが大きくなるのを抑えている。言い換えれば、ＢＥＲモニタ１６のビット誤り率（ＢＥＲ）が低くかつ水平方向ＨＢ復号が成功した場合は、ＣＲＣは行われない。

【0131】

ＣＲＣをパスしたと判定された場合（Ｓ７：ＹＥＳ）、プロセッサ２１は、ランダムリードに関わる複数の対象データＴＤを抽出して、ホスト４へ出力する。

【0132】

以上のように、制御回路１３は、読み出し対象データＴＤの水平方向ＨＢ復号に成功しなかったときは（Ｓ３：ＮＯ）、垂直方向のパリティビットｐｂｖ１を用いた垂直方向ＨＢ復号を行うように、復号器１５を制御する。制御回路１３は、読み出し対象データ（ＴＤ）の垂直方向ＨＢ復号に成功したときは、垂直方向ＨＢ復号により復号された読み出し対象データＴＤを出力する。

【0133】

複数のコードワードＣＷが硬判定復号により正しく復号されなかった場合（Ｓ５：ＮＯ）、制御回路１３は、複数の対象データを含む積符号フレームを、メモリコントローラ３へ出力し、ＥＣＣ回路２２の復号器２２ａによる水平方向ＳＢ復号が実行される（Ｓ８）。Ｓ８の処理は、軟判定のソフトビット（ＳＢ）復号処理である。

【0134】

プロセッサ２１は、例えば、複数の対象データに関わるコードワードＣＷを複数回読み出し、その読み出されたデータを用いて各ビットの「０」又は「１」の確率計算を行いながら、軟判定を行う。

【0135】

以上のように、メモリコントローラ３のプロセッサ２１は、読み出し対象データＴＤの水平方向及び垂直方向の硬判定復号に成功しなかったときは（Ｓ５：ＮＯ）、復号器２２ａによる水平方向ＳＢ復号を行うように、復号器２２ａを制御する（Ｓ８）。

【0136】

プロセッサ２１は、水平方向ＳＢ復号の実行の結果、各コードワードＣＷが正しく復号されたかを判定する（Ｓ９）。

【0137】

水平方向ＳＢ復号が成功した場合（Ｓ９：ＹＥＳ）、プロセッサ２１は、Ｓ６とＳ７の処理を実行する。

【0138】

水平方向ＳＢ復号が成功しなかった場合（Ｓ９：ＮＯ）、プロセッサ２１は、復号器２２ａを用いて、サブページデータＰＣＤの積符号フレームから、垂直方向ＳＢ復号を実行する（Ｓ１０）。Ｓ４の処理は、ＸＯＲ演算による軟判定のソフトビット（ＳＢ）復号処理である。垂直方向ＳＢ定復号の処理は、サブページデータＰＣＤ単位で行われる。なお、読み出し対象データＴＤが、４つのサブページデータＰＣＤに渡って存在するときには、垂直方向ＳＢ復号の処理は、ページ単位で行われる。

【0139】

Ｓ１０では、サブページデータＰＣＤ（例えば４ＫＢ）の積符号フレームの縦方向のパリティビット部ＰＢＶを用いて、垂直方向ＳＢ復号が実行される。

【0140】

なお、Ｓ１０においても、上述したような繰り返しＥＣＣを実行するようにしてもよい。

【0141】

プロセッサ２１は、垂直方向ＳＢ復号の実行の結果、対象データＴＤを含むコードワードＣＷが全て正しく復号されたかを判定する（Ｓ１１）。

【0142】

垂直方向ＳＢ復号が成功した場合（Ｓ１１：ＹＥＳ）、プロセッサ２１は、Ｓ６とＳ７の処理を実行する。

【0143】

垂直方向ＳＢ復号が成功しなかった場合（Ｓ１１：ＮＯ）、及びＣＲＣチェックをパスしなかった場合（Ｓ７：ＮＯ）、プロセッサ２１は、データの読み出しに失敗したことになり、データの読み出しに失敗した場合の予め決められた処理を実行する。

【0144】

以上のように、ＮＡＮＤメモリ２において、ハードビット（ＨＢ）に基づく硬判定による誤り検出訂正（硬判定復号）ができなかったときには、メモリコントローラ３が、軟判定による誤り検出訂正（軟判定復号）を行うことによって、誤り検出訂正の訂正率の向上が図られている。

【0145】

すなわち、ＢＥＲモニタ１６により読み出し対象データＴＤを含むページデータＰｄの誤訂正率が低いと考えられる場合、読み出し対象データＴＤを含むページのコードワードＣＷの水平方向の硬判定復号が成功したときは（Ｓ３：ＹＥＳ）、そのままＮＡＮＤメモリ２は、読み出した対象データＴＤをメモリコントローラ３に出力する。

【0146】

さらに、水平方向の硬判定復号が成功しなかった場合（Ｓ３：ＮＯ）、及びＢＥＲモニタ１６により読み出し対象データＴＤを含むページの誤訂正率が低くないと判定された場合（Ｓ１：ＮＯ）、メモリコントローラ３は、誤訂正がないことを確認するため、ＣＲＣチェックを行い、誤訂正率の低下を防いでいる。

【0147】

図１３は、上述した硬判定復号と軟判定復号における、検出された生のビット誤り率ＲＢＥＲ（Ｒａｗ Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）と、訂正不能ビット誤り率ＵＢＥＲ（Ｕｎｃｏｒｒｅｃｔａｂｌｅ Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）との関係を示す模式的なグラフである。

【0148】

水平方向の硬判定復号のＢＥＲ（Ｈｏｒｉｚｏｎｔａｌ ＥＣＣ（ＨＢ））、垂直方向の硬判定復号のＢＥＲ（Ｖｅｒｔｉｃａｌ ＥＣＣ（ＨＢ））、水平方向の軟判定復号のＢＥＲ（Ｈｏｒｉｚｏｎｔａｌ ＥＣＣ（ＳＢ））及び垂直方向の軟判定復号のＢＥＲ（Ｖｅｒｔｉｃａｌ ＥＣＣ（ＳＢ））は、いずれも、白の矢印で示すように、生のビット誤り率ＲＢＥＲが大きくなるほど、訂正不能ビット誤り率ＵＢＥＲも大きくなる。

【0149】

また、生のビット誤り率ＲＢＥＲが大きくなるほど、訂正不能ビット誤り率ＵＢＥＲは、垂直方向の軟判定復号のＢＥＲ（Ｖｅｒｔｉｃａｌ ＥＣＣ（ＳＢ））、水平方向の軟判定復号のＢＥＲ（Ｈｏｒｉｚｏｎｔａｌ ＥＣＣ（ＳＢ））、垂直方向の硬判定復号のＢＥＲ（Ｖｅｒｔｉｃａｌ ＥＣＣ（ＨＢ））、水平方向の硬判定復号のＢＥＲ（Ｈｏｒｉｚｏｎｔａｌ ＥＣＣ（ＨＢ））の順に、小さくなる。

【0150】

よって、図１１に示す順で復号を行うことにより、復号がなるべく早めに成功するようになっている。

【0151】

ここで、ＮＡＮＤメモリ２のプレーン数が１６個の場合について説明する。

【0152】

図１４は、メモリセルアレイ部が１６個のプレーンを有するＮＡＮＤメモリ２の構成を示すブロック図である。図１５は、ＮＡＮＤメモリ２の構成を示す組立図である。ＮＡＮＤメモリ２は、２つの半導体チップ５１，５２を含む。半導体チップ５１は、ＥＣＣ回路１２と制御回路１３とを搭載した半導体装置である。半導体チップ５２は、メモリセルアレイ部１１Ａを搭載した半導体装置である。半導体チップ５１の上側に半導体チップ５２が積層されて接着剤で固定されている。半導体チップ５１と半導体チップ５２は、ボールバンプ、ワイヤボンディングなどにより電気的に接続される。

【0153】

なお、半導体チップ５２は、複数あってもよい。その場合、複数の半導体チップ５２が、半導体チップ５１の上側において積層されて、互いに接着剤で固定されている。

【0154】

メモリセルアレイ部１１Ａは、１６個のプレーンＰＢ（ＰＢ０、ＰＢ１、・・・、ＰＢ１５）を含む。各プレーンＰＢは、複数のメモリセルトランジスタ（図示せず）を含むブロック（図示せず） を単位として上述の各種動作を行う。具体的には、例えば、各プレーンＰＢは、或るブロック内の一部のメモリセルトランジスタに対してデータの書き込み動作、及びデータの読み出し動作を行い、或るブロック内の全てのメモリセルトランジスタに対して、データの消去動作を行う。

【0155】

図１４に示すように、プレーンＰＢ０は、メモリセルアレイ６１、ロウデコーダ６２、及びセンスアンプモジュール６３を含む。プレーンＰＢ０～ＰＢ１５は、特に記載する場合を除き、同等の構成を有する。

【0156】

メモリセルアレイ６１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、・・・）を備えている。各ブロックＢＬＫは、例えば、互いに識別可能なブロックアドレスによって区別される。なお、プレーンＰＢ０以外のプレーンＰＢについても、プレーンＰＢ０と同じブロックアドレスに対応するブロックＢＬＫが含まれる。異なるプレーンＰＢ間で同じブロックアドレスが割当てられたブロックＢＬＫ 同士は、互いに識別可能なプレーンアドレスによって区別される。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、・・・）を備えている。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを備えている。なお、メモリセルアレイ６１内のブロック数、１ブロックＢＬＫ内のストリングユニット数、１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定出来る。

【0157】

ロウデコーダ６２は、図示しないレジスタに保持されたアドレス中のブロックアドレスに基づいてブロックＢＬＫ等を選択する。そして、選択されたブロックＢＬＫには、ロウデコーダ６２からの各種電圧が転送される。

【0158】

センスアンプモジュール６３は、データの読み出し時には、メモリセルトランジスタの閾値電圧をセンスすることでデータを読み出す。センスアンプモジュール６３は、データの書き込み時には、ビット線を介して書き込まれる書き込みデータをメモリセルトランジスタに転送する。また、センスアンプモジュール６３は、図示しないレジスタからアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。

【0159】

ここで、前提条件として、各プレーンから４ＫＢのデータを読み出し、１６プレーンから６４ＫＢのデータが読み出される場合であって、ＮＡＮＤメモリ２Ａ内のデータの読み出し時間（ｔＲ）が７．５μｓであり、７．５μｓ当たり、５．８ＫＢのデータ出力が可能であるとしたとき、１６プレーンから６４Ｂデータを読み出せるかを出願人が検討した結果について説明する。

【0160】

図１６は、１６プレ-ンの各プレーンに１個のランダムリード対象データ（６４Ｂ）が存在する場合を示す図である。すなわち、図１６に示すように、各プレーン中に、読み出しデータを含む６４Ｂデータが１つ含まれている。

【0161】

図１７は、１６プレ-ンの各プレーンに２個のランダムリード対象データ（６４Ｂ）が存在する場合を示す図である。図１７に示すように、各プレーン中に、読み出しデータを含む６４Ｂデータが２つ含まれている。

【0162】

図１８は、１６プレ-ンの各プレーンに４個のランダムリード対象データ（６４Ｂ）が存在する場合を示す図である。図１８に示すように、各プレーン中に、読み出しデータを含む６４Ｂデータが４つ含まれている。

【0163】

上記のデータ出力が可能であることを前提とすると、図１８の場合、コードワード長が６４Ｂであれば、９０フレームが読み出し可能であるので、各プレーンから４個の６４Ｂデータを読み出し可能となる。なお、図１６の場合、コードワード長が２５６Ｂでも、２３フレームが読み出し可能であり、図１７の場合は、コードワード長が１２８Ｂでも、３２フレームが読み出し可能である。

【0164】

よって、上述した１６プレーンを含むＮＡＮＤメモリ２は、コードワード長が６４Ｂ～２５６Ｂであるときにも、図１５及び図１６に示すようなメモリシステムに適用可能である。

【0165】

また、メモリシステムは、メモリコントローラ３と、複数のＮＡＮＤメモリ２を含む構成を有していてもよい。

【0166】

図１９は、メモリコントローラ３と複数のＮＡＮＤメモリ２とを含むメモリシステムの構成を示す図である。

【0167】

複数のＮＡＮＤメモリ２は、２本のバスによりメモリコントローラ３と接続されている。各ＮＡＮＤメモリ２は、ＥＣＣ回路２２を有する。各ＮＡＮＤメモリ２は、メモリコントローラ３からのランダムリードコマンドに受信すると、上述したハードビット復号を行って、６４Ｂ毎のデータをメモリコントローラ３へ出力することができる。

【0168】

図１９において点線で示すように、ＮＡＮＤメモリ２において水平方向ＨＢ復号及び垂直方向ＨＢ復号に失敗すると、メモリコントローラ３のＥＣＣ回路２２において、ソフトビット復号が行われる。

【0169】

図１９のような構成のメモリシステムにおいても、コードワード長を６４Ｂとして、かつ１６個のプレーンＰＢ又は１６個のＮＡＮＤメモリ２の全てからデータを読み出す場合、１秒間に読み出しできる回数（ＩＯＰＳ（Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｐｅｒ Ｓｅｃｏｎｄ）は、１６倍となる。よって、上述した実施形態の構成は、図１９に示すようなメモリシステムにも、適用可能である。

【0170】

また、上述した実施形態では、ＮＡＮＤメモリ２においては、水平方向及び垂直方向の硬判定復号の成功と失敗が判定されている。よって、制御回路１３は、その判定結果を保持しているので、メモリコントローラ３から訂正エラーステータスの問い合わせコマンドを受けると、データ入出力線ＤＱ０～ＤＱ７の一部を用いて、訂正ステータスをメモリコントローラ３へ出力することができる。すなわち、制御回路１３は、水平方向ＨＢ復号及び垂直方向ＨＢ復号の成功及び失敗の情報を出力可能としてもよい。

【0171】

例えば、データの読み出しコマンドが実行されているときに不使用のデータ入出力線がある。制御回路１３は、訂正ステータス情報を、そのような不使用のデータ入出力線を用いて、メモリコントローラ３へ出力することができる。例えば、制御回路１３は、水平ＥＣＣ訂正が成功したときは、データ入出力線ＤＱ０の出力をＬｏｗとし、水平ＥＣＣ訂正が失敗したときは、データ入出力線ＤＱ０の出力をＨｉｇｈとする。制御回路１３は、垂直ＥＣＣ訂正が成功したときは、データ入出力線ＤＱ１の出力をＬｏｗとし、垂直ＥＣＣ訂正が失敗したときは、データ入出力線ＤＱ１の出力をＨｉｇｈとする。

【0172】

さらに、ＮＡＮＤメモリ２において、ＣＲＣが実行されるようにした場合、制御回路１３は、ＣＲＣ訂正が成功したときは、データ入出力線ＤＱ２の出力をＬｏｗとし、ＣＲＣ訂正が失敗したときは、データ入出力線ＤＱ２の出力をＨｉｇｈとする。

【0173】

よって、メモリコントローラ３は、ＮＡＮＤメモリ２におけるＥＣＣ訂正の状態（成功あるいは失敗）の情報を得ることができる。

【0174】

なお、上述した実施形態では、ＢＥＲモニタ１６は、ランダムリードを行うときに、ヒストグラムを作成しているが、いわゆるリードパトロールなどの時に、ヒストグラムを生成するようにしてもよい。

【0175】

以上のように、上述した実施形態によれば、データの符号化率を小さくすることなく、ランダムリードを可能にするメモリシステム、半導体記憶装置及びデータ読み出し方法を提供することができる。

【0176】

上述した実施形態のメモリシステム１の訂正能力は、積符号を用いないでメモリコントローラ３においてＥＣＣ訂正を行うメモリシステムの訂正能力よりも高い。

【0177】

例えば、ＥＣＣフレーム長が６４Ｂで、符号化率が０．８９であり、６４Ｂのデータ毎にＢＣＨ符号化（４ビット以下訂正）をメモリコントローラ３において行うメモリシステムＡを仮定した場合、出願人の行ったシミュレーションによれば、メモリシステムＡの訂正能力は、４ＫＢ換算で０．０４％であった。

【0178】

これに対して、上述した実施形態のような、ＥＣＣフレーム長が４ＫＢであり、コードワードＣＷ長が４８Ｂの積符号フレームで、４８Ｂのデータ毎にＢＣＨ符号化（４ビット以下訂正）を施す符号化をしたメモリシステムＢの場合、出願人の行ったシミュレーションによれば、メモリシステムＢの訂正能力は、４ＫＢ換算で０．２２％であった。本実施形態に係わるメモリシステムＢの訂正能力は、メモリシステムＡの訂正能力の５．５倍である。

【0179】

また、出願人の行ったシミュレーションによれば、本実施形態に係わるメモリシステムＢの実行スループットは、上記のメモリシステムＡの実行スループットの２４倍であった。

【0180】

また、出願人の行ったシミュレーションによれば、本実施形態に係わるメモリシステムＢの電流効率は、０．７３ｍＡ／１０００ＭｉＢＰＳで、上記のメモリシステムＡの電流効率は、７．５ｍＡ／１０００ＭｉＢＰＳであった。本実施形態に係わるメモリシステムＢの電流効率は、メモリシステムＡの電流効率の１／１０である。

【0181】

また、出願人の行ったシミュレーションによれば、本実施形態に係わるメモリシステムＢの回路規模（復号部分）は、４０ＫＵｎｉｔ（１Ｕｎｉｔは、２入力ＮＡＮＤ相当）で、上記のメモリシステムＡの回路規模（復号部分）は、６３ＫＵであった。本実施形態に係わるメモリシステムＢの回路規模（復号部分）は、メモリシステムＡの回路規模（復号部分）の０．６３である。
（変形例１）
上述した実施形態は、ＮＡＮＤメモリ２を用いたランダムリード可能なメモリシステムを開示しているが、メモリシステムが、従来からのページデータ毎あるいはサブページデータ毎のデータの読み出しを行う動作モードと、上述した実施形態のようなランダムリードを行う動作モードとを切り替え可能にできるようにしてもよい。

【0182】

図２０は、本変形例１に関わるメモリシステムの構成を示すブロック図である。図２０において、図１と同じ構成要素については、同じ符号を付して説明は省略し、図１と異なる構成に付いてのみ説明する。

【0183】

メモリコントローラ３のＥＣＣ回路は、符号化器２２ｂを有する。メモリシステム１Ａには、外部から動作モード信号ＭＯＤＥが入力可能となっている。動作モード信号ＭＯＤＥは、半導体装置上のボンディング切り替えにより、ＨＩＧＨ又はＬＯＷになるように設定されて、ＮＡＮＤメモリ２とメモリコントローラ３に与えられる。

【0184】

なお、動作モード信号ＭＯＤＥは、外部からの設定信号として、メモリシステム１Ａに与えられるものでもよい。

【0185】

動作モード信号ＭＯＤＥがＨＩＧＨのとき、メモリシステム１Ａは、ＥＣＣ回路２２の符号化器２２ｂは使用されずに、上述した実施形態と同様の動作を実行して、ランダムリードが可能なシステムとして動作する。

【0186】

動作モード信号ＭＯＤＥがＬＯＷのとき、メモリシステム１Ａでは、ページデータの符号化にＥＣＣ回路２２の符号化器２２ｂが使用され、復号器２２ａも符号化器２２ｂにより符号化されたページデータを復号する。動作モード信号ＭＯＤＥがＬＯＷのとき、さらに、ＮＡＮＤメモリ２のＥＣＣ回路１２は使用されない。

【0187】

動作モード信号ＭＯＤＥがＬＯＷのとき、メモリシステム１Ａは、通常のＮＡＮＤメモリとしてページ単位でのデータの書き込みと読み出しを行う。

【0188】

動作モード信号ＭＯＤＥがＨＩＧＨのとき、メモリシステム１Ａは、メモリコントローラ３の符号化器２２ｂを使用しないで、ページ単位でのデータの書き込みを行うが、データの読み出しはランダムに行う。

【0189】

なお、メモリセルアレイ１１が多値セルメモリ、例えば４ｂｉｔ／ＣｅｌｌのＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）メモリであるとき、ＱＬＣメモリではビット誤り率（ＢＥＲ）が高くなるため、ＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）として使用して、データの書き込み速度は遅くなるが、ビット誤り率（ＢＥＲ）は低くして、ランダムリード性能を高めるようにしてもよい。

【0190】

すなわち、多値の不揮発性メモリを用いてランダムリード可能なメモリシステムを構築するとき、いわゆる高信頼性書き込みである低速書き込みにより不揮発性メモリにデータを書き込み、ランダムリード性能を高めることができる。

【0191】

上述した実施形態では、不揮発性メモリであるＮＡＮＤメモリ２は、ＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）を用いると、ビット誤り率（ＢＥＲ）を低くすることができるが、ＴＬＣメモリあるいはＱＬＣメモリを使用した方が、メモリシステムのコストメリットを大きくすることができる。
（変形例２）
上述した実施形態では、１つのブロックＢＬＫ中の１つのワード線ＷＬの１つのページデータＰｄ中の対象データＴＤがランダムリードされるが、本変形例では、複数ブロックＢＬＫ内の複数の対象データＴＤ、あるいは１つのブロックＢＬＫ内の複数のワード線ＷＬ中の複数の対象データＴＤがランダムリードされる。

【0192】

例えば、ブロックＢＬＫ毎にページバッファを用いて、ＢＥＲモニタ１６が各ページバッファについて訂正ビット数データからヒストグラムを作成することにより、複数ブロックＢＬＫ内の複数の対象データＴＤを同時に読み出すことができる。

【0193】

また、１つのブロックＢＬＫ内の複数の対象データＴＤを含む複数のワード線ＷＬを順番に動作させて、各ワード線ＷＬから対象データＴＤを含むコードワードＣＷを復号することにより、１つのブロックＢＬＫ内の複数の対象データＴＤを一緒に読み出すことができる。

【0194】

図２１は、複数のワード線ＷＬ中の複数の対象データＴＤがランダムリードされる場合を説明するための図である。黒く示した部分が、対象データＴＤを含むコードワードＣＷを示している。

【0195】

図２１の場合、対象データＴＤを含む４本のワード線ＷＬのデータが同時に読み出され、点線で示す４つのページバッファを含むページバッファ部１１Ａに格納される。ＢＥＲモニタ１６は、各ページデータＰｄ中のＢＥＲモニタ領域ＰＢの訂正ビット数のヒストグラムを生成し、ページ毎の対象データＴＤの復号処理が実行される。

【0196】

図２２は、ＢＥＲモニタ１６における４本のワード線ＷＬについてのヒストグラム計算のタイミングを説明するためのグラフである。１ページデータ（約１６ＫＢ）中の１２．５％（２ＫＢ）のデータを読み出す場合のタイミングを示す図である。図２２は、ヒストグラム計算とランダムリードを４本のワード線ＷＬについて順番に行うケース１と、ヒストグラム計算とランダムリードをワード線ＷＬ毎に並列に行うケース２と、メモリコントローラ３において復号を行って２ＫＢのデータを読み出すケース３のタイミングチャートである。

【0197】

ケース１は、ワード線ＷＬ毎にページデータＰｄ中のＢＥＲモニタ領域ＰＢの複数のコードワードＣＷ（２４Ｂ）を用いて訂正ビット数のデータのヒストグラム計算を行ってから２ＫＢのデータの読み出しを行っている。所定の条件下での出願人のシミュレーション計算では、２ＫＢのデータの読み出しに、３６２０ｎｓ（ナノ秒）掛っている。

【0198】

ケース２は、ワード線ＷＬ毎に、ページデータＰｄ中のＢＥＲモニタ領域ＰＢの複数のコードワードＣＷ（２４Ｂ）を用いた訂正ビット数のデータのヒストグラム計算と、２ＫＢのデータの読み出しを並列に行っている。所定の条件下での出願人のシミュレーション計算では、２ＫＢのデータの読み出しに、２７２０ｎｓ（ナノ秒）掛っている。

【0199】

ケース３では、所定の条件下での出願人のシミュレーション計算では、４本のワード線ＷＬについて、２ＫＢのデータの読み出しに、５１６０ｎｓ（ナノ秒）掛っている。

【0200】

よって、本変形例２によっても、実施形態と同等の効果を得ることができる。

【0201】

本発明の実施形態及びいくつかの変形例を説明したが、これらの実施形態及び各変形例は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0202】

１、１Ａ メモリシステム、２ ＮＡＮＤ型フラッシュメモリ、３ メモリコントローラ、４ ホスト、１１ メモリセルアレイ、１１Ａ ページバッファ部、１１ａ ページバッファ、１２ 誤り検出訂正回路、１２ａ ＥＣＣ入力回路、１２ｂ ＥＣＣ出力回路、１３ 制御回路、１４ 符号化器、１５ 復号器、１６ モニタ、１７ 共通バス、１８ ページバッファロード回路、１９ ページバッファストア回路、２０ 入出力インターフェース、２１ プロセッサ、２２ 誤り検出訂正回路、２２ａ 復号器、２２ｂ 符号化器、２３ データバッファ、２４ ホストインターフェース、２５ メモリインターフェース、２６ 内部バス。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】