特開 2022-47428 半導体記憶装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022047428

(43)【公開日】2022-03-24

(54)【発明の名称】半導体記憶装置及びその製造方法

(51)【国際特許分類】

   H01L 27/11575 20170101AFI20220316BHJP

   H01L 21/336 20060101ALI20220316BHJP

   H01L 27/11548 20170101ALI20220316BHJP

   H01L 21/768 20060101ALI20220316BHJP

   H01L 21/3205 20060101ALI20220316BHJP

   H01L 29/423 20060101ALI20220316BHJP

   H01L 29/41 20060101ALI20220316BHJP

【ＦＩ】

H01L27/11575

H01L29/78 371

H01L27/11548

H01L21/90 Z

H01L21/88 Z

H01L21/88 S

H01L29/58 G

H01L29/44 P

H01L29/44 S

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2020153342

(22)【出願日】2020-09-11

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】那波 恭介

【テーマコード（参考）】

4M104

5F033

5F083

5F101

【Ｆターム（参考）】

4M104AA01

4M104BB16

4M104BB18

4M104CC05

4M104DD09

4M104DD10

4M104DD17

4M104DD33

4M104EE06

4M104EE08

4M104EE16

4M104FF11

4M104GG16

4M104HH20

5F033JJ19

5F033JJ20

5F033KK19

5F033KK20

5F033MM21

5F033NN30

5F033QQ08

5F033QQ09

5F033QQ10

5F033QQ16

5F033QQ48

5F033RR04

5F033VV16

5F033XX19

5F083EP02

5F083EP18

5F083EP23

5F083EP76

5F083GA01

5F083GA10

5F083GA27

5F083HA02

5F083KA01

5F083LA21

5F083MA06

5F083MA16

5F083MA19

5F083NA01

5F083PR05

5F083PR07

5F083ZA01

5F101BA02

5F101BA45

5F101BB05

5F101BD16

5F101BD30

5F101BH15

5F101BH21

(57)【要約】

【課題】構造や材料の相違により生じ得る変形を低減できる半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態による半導体記憶装置は、複数の導電層と複数の絶縁層とが交互に一層ずつ積層される積層体と、前記積層体をその積層方向に貫通するとともに、当該積層方向と交差する第１の方向に前記積層体を横切る複数の第１の板状部であって、隙間を空けて第１の方向に沿って並ぶ当該複数の第１の板状部とを備える。
【選択図】図３

【特許請求の範囲】

【請求項1】

複数の導電層と複数の絶縁層とが交互に一層ずつ積層される積層体と、
前記積層体をその積層方向に貫通するとともに、当該積層方向と交差する第１の方向に前記積層体を横切る複数の第１の板状部であって、隙間を空けて第１の方向に沿って並ぶ当該複数の第１の板状部と
を備える、半導体記憶装置。

【請求項2】

前記複数の導電層の各々は、前記第１の方向と交差する第２の方向に前記隙間を介して前記複数の第１の板状部の両側で繋がる、請求項１に記載の半導体記憶装置。

【請求項3】

前記複数の第１の板状部の少なくとも一つの両側に、前記第１の方向に延伸し、前記複数の導電層及び前記複数の絶縁層のいずれかの各々がステップ面となる階段構造を更に備え、
当該階段構造の前記ステップ面が、前記少なくとも一つの第１の板状部の両側で、１段ずつ異なる、請求項１又は２に記載の半導体記憶装置。

【請求項4】

前記積層体をその積層方向に貫通する第１の柱状体であって、当該第１の柱状体と前記導電層との接触部にメモリセルを有する当該第１の柱状体を更に備える、請求項１から３のいずれか一項に記載の半導体記憶装置。

【請求項5】

複数の第１の絶縁層と複数の第２の絶縁層とが交互に一層ずつ積層される第１の積層体と、
複数の導電層と複数の第３の絶縁層とが交互に一層ずつ積層され、前記第１の積層体の周りに配置される第２の積層体と、
前記第２の積層体をその積層方向に貫通するとともに、当該積層方向と交差する第１の方向に前記第２の積層体を横切る板状部と、
前記板状部における前記第１の積層体に対向して設けられ、前記板状部の幅よりも厚い幅を有する拡幅部と
を備える、半導体記憶装置。

【請求項6】

前記第１の積層体の下方に設けられる配線部と、
前記第１の積層体をその積層方向に貫通し、前記配線部に接続する導電体部と
を更に備える、請求項５に記載の半導体記憶装置。

【請求項7】

前記第２の積層体をその積層方向に貫通する第２の柱状体であって、当該第２の柱状体と前記導電層との接触部にメモリセルを有する当該第２の柱状体を更に備える、請求項５又は６に記載の半導体記憶装置。

【請求項8】

複数の導電層と複数の絶縁層とが交互に一層ずつ積層された積層体を形成し、
前記積層体をその積層方向に貫通するとともに、当該積層方向と交差する第１の方向に前記積層体を横切る複数の第１の板状部を、隙間をおいて第１の方向に沿って並ぶように形成することを含む、半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。

【背景技術】

【0002】

例えば３次元構造を有する半導体記憶装置には、複数の導電層と複数の絶縁層とが交互に一層ずつ積層された積層体と、積層体を貫通し、積層体の積層方向に沿って複数のメモリセルが設けられたメモリピラーとを有するものがある。このような半導体記憶装置では、複数の導電層がメモリセルのワード線として機能する。そして、積層体の端部が、各導電層をステップ面とする階段形状に形成され、そのステップ面としての導電層に対しコンタクトが接続する。このような階段形状は、ワード線の抵抗を下げ、半導体記憶装置の動作を高速化するため、積層体の端部ではなく、メモリピラーが形成されるメモリセル領域の中央部に設けられる傾向にある。

【0003】

一方で、各メモリセルを制御する周辺回路は、メモリセル領域の下方に設けられる傾向にある。これは、記憶容量の低減を回避しつつ、チップ面積を小さくするためである。この場合、周辺回路とメモリセル領域の上方の配線とを接続する貫通コンタクトは、メモリセル領域内に設けられた絶縁部を貫通するように設けられる。

【0004】

このため、メモリセル領域には、導電層と絶縁層による積層体と、導電層の無い絶縁部とが混在することとなる。このような絶縁部と積層体とが混在する場合、材料の相違に由来する応力によって、それぞれが変形してしまう場合がある。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１９－１６１０５９号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

一つの実施形態は、構造や材料の相違により生じ得る変形を低減できる半導体記憶装置及びその製造方法を提供する。

【課題を解決するための手段】

【0007】

実施形態による半導体記憶装置は、複数の導電層と複数の絶縁層とが交互に一層ずつ積層される積層体と、前記積層体をその積層方向に貫通するとともに、当該積層方向と交差する第１の方向に前記積層体を横切る複数の第１の板状部であって、隙間を空けて第１の方向に沿って並ぶ当該複数の第１の板状部とを備える。

【図面の簡単な説明】

【0008】

【図1】図１は、実施形態による半導体記憶装置の一例を示す上面図である。

【図2】図２（Ａ）は、実施形態による半導体記憶装置のメモリ部の長手方向に延びる貫通コンタクト領域を模式的に示す上面図であり、図２（Ｂ）は、メモリ部の短手方向に延びる貫通コンタクト領域を模式的に示す上面図である。

【図3】図３は、実施形態による半導体記憶装置の階段領域を模式的に示す上面図である。

【図4】図４（Ａ）は、図３中のＬ１－Ｌ１線に沿った断面図であり、図４（Ｂ）は、図３中のＬ２－Ｌ２線に沿った断面図である。

【図5】図５は、図３中のＬ３－Ｌ３線に沿った断面図である。

【図6】図６は、図３中のＬ４－Ｌ４線に沿った断面図である。

【図7】図７（Ａ）から図７（Ｄ）までは、窒化シリコン層を導電層に置き換える工程を説明するための上面図である。

【図8】図８（Ａ）は、本実施形態の変形例１による半導体記憶装置の貫通コンタクト領域を模式的に示す上面図であり、図８（Ｂ）は、図８（Ａ）中のＬ５－Ｌ５線に沿った断面図であり、図８（Ｃ）は、図８（Ａ）中のＬ６－Ｌ６線に沿った断面図である。

【図9】図９（Ａ）から図９（Ｃ）までは、本実施形態の変形例１による半導体記憶装置の貫通コンタクト領域の形成方法を説明する図である。

【図10】図１０（Ａ）から図１０（Ｃ）までは、図９（Ｃ）に引き続いて、本実施形態の変形例１による半導体記憶装置の貫通コンタクト領域の形成方法を説明する図である。

【図11】図１１は、図１０（Ｃ）に引き続いて、本実施形態の変形例１による半導体記憶装置の貫通コンタクト領域の形成方法を説明する図である。

【図12】図１２は、本実施形態の変形例２による半導体記憶装置の貫通コンタクト領域を模式的に示す上面図である。

【発明を実施するための形態】

【0009】

以下、添付の図面を参照しながら、本発明の限定的でない例示の実施形態について説明する。添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。また、図面は、部材もしくは部品間、または、種々の層の厚さの間の相対比を示すことを目的とせず、したがって、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、当業者により決定されるべきものである。

【0010】

図１は、実施形態による半導体記憶装置の一例を示す上面図である。図示のとおり、半導体記憶装置１は、メモリ部１１と、その周囲を取り囲む周辺領域１２とを有している。また、後に説明するように、少なくともメモリ部１１の下方には、例えばロウデータ回路やセンス・アンプなどの各メモリセルを制御する周辺回路が設けられている。

【0011】

メモリ部１１は、貫通コンタクト領域ＡＣ４Ｘ，ＡＣ４Ｙ、セル領域ＣＡ、及び階段領域ＦＳＡを有している。貫通コンタクト領域ＡＣ４Ｘは、半導体記憶装置１の長手方向（Ｘ軸方向）に沿って延伸し、貫通コンタクト領域ＡＣ４Ｙは短手方向（Ｙ軸方向）に延伸している。また、階段領域ＦＳＡは、メモリ部１１のＸ軸方向のほぼ中央に位置し、Ｙ軸方向に沿って延伸している。

【0012】

セル領域ＣＡは、貫通コンタクト領域ＡＣ４Ｘ，ＡＣ４Ｙと階段領域ＦＳＡとで囲まれている。セル領域ＣＡには複数のメモリセルが３次元的に配置されている。詳細には、セル領域ＣＡは、複数の導電層と複数の絶縁層とが交互に一層ずつ積層された積層体（以下の説明では積層体ＳＫと言及されている）と、積層体の積層方向（図１のＺ軸方向）に沿って積層体を貫通する複数のメモリピラー（後述）と有している。メモリピラーには、積層方向に沿って複数のメモリセルが形成されている。また、積層体の導電層はメモリセルのワード線として機能する。

【0013】

次に、図２（Ａ）及び図２（Ｂ）を参照しながら、貫通コンタクト領域ＡＣ４Ｘ，ＡＣ４Ｙについて説明する。図２（Ａ）は、メモリ部１１の貫通コンタクト領域ＡＣ４Ｘを模式的に示す上面図であり、例えば図１中の領域Ｒ１に対応している。図２（Ｂ）は、メモリ部１１の貫通コンタクト領域ＡＣ４Ｙを模式的に示す上面図であり、例えば図１中の領域Ｒ２に対応している。

【0014】

図２（Ａ）を参照すると、貫通コンタクト領域ＡＣ４Ｘは、第１のスリットＳＴ１によりセル領域ＣＡから区画されている。また、貫通コンタクト領域ＡＣ４Ｘは、異なる絶縁層が交互に一層ずつ図中のＺ軸方向に積層された積層体ＯＮ（後述）と、この積層体ＯＮをＺ軸方向に貫通する貫通コンタクトＣ４とを有している。貫通コンタクトＣ４は、例えばタングステンやモリブデンなどの金属により形成されている。貫通コンタクトＣ４は、セル領域ＣＡの下方に設けられる周辺回路と、例えばセル領域ＣＡのメモリセルとを電気的に接続するために設けられる。

【0015】

なお、第１のスリットＳＴ１は、メモリ部１１の全体に亘り、Ｙ軸方向に所定の間隔を空けてＸ軸方向に沿って延伸しており、セル領域ＣＡのメモリセルをメモリブロックに分割している。また、第１のスリットＳＴ１は、半導体記憶装置１の製造過程において、積層体ＯＮをエッチングすることにより形成され、後に、酸化シリコンなどの絶縁材料で埋め込まれる。以下の説明では、内部が空洞の場合も、内部に絶縁材料を有する場合も、便宜上、第１のスリットＳＴ１と称する。なお、第１のスリットＳＴ１には導電材料が埋め込まれてもよい。これにより、第１のスリットＳＴ１は配線として利用され得る。この場合には、第１のスリットＳＴ１の内面に絶縁材料によるライナー層が形成された後に、さらにその内側に導電材料が埋め込まれる。

【0016】

次に、図２（Ｂ）を参照すると、貫通コンタクト領域ＡＣ４Ｙは、２つのセル領域ＣＡにより区画され、第１のスリットＳＴ１を横切るようにＹ軸方向に沿って延伸している。貫通コンタクト領域ＡＣ４Ｙもまた積層体ＯＮと、この積層体ＯＮを貫通する貫通コンタクトＣ４とを有している。なお、貫通コンタクト領域ＡＣ４Ｘ，ＡＣ４Ｙの貫通コンタクトＣ４の配置は図示の例に限定されることなく、適宜決定されてよい。

【0017】

続けて、図３を参照しながら、階段領域ＦＳＡについて説明する。図３は、階段領域ＦＳＡを模式的に示す上面図であり、例えば図１に示す領域Ｒ３に対応している。階段領域ＦＳＡは、貫通コンタクト領域ＡＣ４Ｙと同様に、２つのセル領域ＣＡにより区画され、Ｙ軸方向に延伸している。ただし、階段領域ＦＳＡは、貫通コンタクト領域ＡＣ４Ｘ，ＡＣ４Ｙと異なり、貫通コンタクトＣ４に加えて、コンタクトＣＣを有している。さらに、階段領域ＦＳＡは階段部ＦＳと絶縁部ＯＸとを有し、上記のコンタクトＣＣは階段部ＦＳに配置され、貫通コンタクトＣ４は絶縁部ＯＸに配置されている。階段部ＦＳと絶縁部ＯＸは、２つの隣接する第１のスリットＳＴ１に挟まれた領域（ブロックとも言う）において、Ｘ軸方向に並んで配置されている。また、階段部ＦＳと絶縁部ＯＸは、Ｙ軸方向においては、交互に配置されている。

【0018】

階段部ＦＳは、セル領域ＣＡから延伸する積層体ＳＫの導電層がテラス面（ステップ面）となる階段形状を有している。階段部ＦＳの各段のステップ面にはコンタクトＣＣが接続される。上述のとおり、導電層は、セル領域ＣＡのメモリセルのワード線として機能するため、コンタクトＣＣはワード線の引き出し線として機能する。

【0019】

また、階段領域ＦＳＡには、第１のスリットＳＴ１のＹ軸方向のほぼ中央に、隙間Ｇを空けてＸ軸方向に沿って配列される複数の第２のスリットＳＴ２が設けられている。第２のスリットＳＴ２の各々は、第１のスリットＳＴ１よりも短い。第２のスリットＳＴ２は、例えば酸化シリコンなどの絶縁材料で埋め込まれている。

【0020】

以下、図４（Ａ）から図６までを参照しながら、第２のスリットＳＴ２とその周囲の構造について説明する。図４（Ａ）は、図３中のＬ１－Ｌ１線に沿った断面図であり、図４（Ｂ）は、図３中のＬ２－Ｌ２線に沿った断面図であり、図５は、図３中のＬ３－Ｌ３線に沿った断面図であり、図６は図３中のＬ４－Ｌ４線に沿った断面図である。

【0021】

図４（Ａ）を参照すると、例えばシリコンなどの半導体や導電体で形成されるベース層ＳＢの上に、積層体ＳＫが形成されている。積層体ＳＫは、互いに交互に一層ずつ積層された複数の絶縁層ＯＬと複数の絶縁層ＷＬとを有している。絶縁層ＯＬは絶縁材料で形成され、本実施形態においては、例えば酸化シリコンで形成されている。以下の説明において、絶縁層ＯＬを酸化シリコン層ＯＬという。また、導電層ＷＬは例えばタングステンまたはモリブデンなどの金属で形成されて良い。図４（Ａ）では、階段部ＦＳは、導電層ＷＬ２，ＷＬ４，ＷＬ６，・・・，ＷＬ１６（個別の導電層が言及されない場合には、絶縁層ＷＬと総称する）をステップ面として有している。階段部ＦＳの上方は、例えば酸化シリコンなどの絶縁材料で形成される層間絶縁膜ＳＯが形成されている。そして、導電層ＷＬ２，ＷＬ４，ＷＬ６，・・・，ＷＬ１６に、層間絶縁膜ＳＯを貫通するコンタクトＣＣが接続している。コンタクトＣＣは上端でプラグ（後述）と接続し、プラグは上層配線に接続している。上層配線は、例えば、貫通コンタクトＣ４と接続することができる。これにより、導電層ＷＬ（ワード線）、コンタクトＣＣ、プラグ、上層配線、及び貫通コンタクトＣ４を介してメモリセルと周辺回路とが電気的に接続される。

【0022】

また、図４（Ａ）（図４（Ｂ）にて同様）に示すように、階段領域ＦＳＡに隣接するセル領域ＣＡにおいては、積層体ＳＫを貫通し、ベース層ＳＢに到達するメモリピラーＰＬが設けられている。メモリピラーＰＬは柱状形状を有し、外周から中心に向かって順に形成されたメモリ膜Ｍ、チャネル層ＣＨ、及びコア層Ｃを有している。積層体ＳＫの導電層ＷＬとメモリ膜Ｍとが接触する部分にメモリセルＭＣが形成される。

【0023】

図４（Ｂ）は、図４（Ａ）に示す階段部ＦＳと同じ階段部ＦＳの第２のスリットＳＴ２を挟んだ反対側のＸ軸方向に沿った断面図であり、積層体ＳＫは導電層ＷＬをステップ面とする階段形状にされている。ただし、ここでは導電層ＷＬ１，ＷＬ３，ＷＬ５，・・・，ＷＬ１５がステップ面となり、ここに層間絶縁膜ＳＯを貫通するコンタクトＣＣが接続している。すわなち、本実施形態による半導体記憶装置１においては、階段部ＦＳのステップ面は、第２のスリットＳＴ２の両側で一段ずつ異なっている。そして、各導電層ＷＬに接続するコンタクトＣＣは、第２のスリットＳＴ２の両側においてＸ軸方向に並んでいる。言い換えると、コンタクトＣＣは、第２のスリットＳＴ２を挟んで２列に並んでいる。

【0024】

図５を参照すると、例えばシリコンなどの半導体で形成される基板１０の上に多層配線部ＭＬが形成されている。基板１０には、素子分離部ＥＩにより分離されたトランジスタＴｒが形成され、多層配線部ＭＬには、酸化シリコン膜ＳＯＰ内に形成された配線ＬやビアＶが設けられている。多層配線部ＭＬと基板１０の境界領域に形成されるトランジスタＴｒと、多層配線部ＭＬ内の配線ＬやビアＶにより、周辺回路部ＰＥＲが構成されている。また、多層配線部ＭＬの上にベース層ＳＢが形成され、ベース層ＳＢの上に積層体ＳＫが形成されている。

【0025】

第１のスリットＳＴ１及び第２のスリットＳＴ２は、積層体ＳＫを貫通し、ベース層ＳＢに到達している。図中の中央の第２のスリットＳＴ２の両側が階段部ＦＳであり、図示の例では、第２のスリットＳＴ２の左側で導電層ＷＬ１１がステップ面となっており、ここにコンタクトＣＣが接続している。一方、第２のスリットＳＴ２の右側では、導電層ＷＬ１２がステップ面となっており、ここにコンタクトＣＣが接続している。

【0026】

また、第１のスリットＳＴ１を挟んで階段部ＦＳの反対側には、絶縁部ＯＸが配置されている。絶縁部ＯＸは、２つの隣接する第３のスリットＳＴ３により区画され、積層体ＯＮにより構成されている。積層体ＯＮは、交互に一層ずつ積層された異なる２つの絶縁層により形成されている。本実施形態では、異なる２つの絶縁層の一方は、酸化シリコン層ＯＬで形成され、他方は窒化シリコン層ＳＮで形成される。

【0027】

絶縁部ＯＸ（積層体ＯＮ）を貫通するように貫通コンタクトＣ４が設けられている。貫通コンタクトＣ４は、下端において、周辺回路部ＰＥＲの配線Ｌに電気的に接続し、さらに、ビアＶ等を通して周辺回路に電気的に接続される。積層体ＯＮが全体として絶縁性であるため、貫通コンタクトＣ４は、積層体ＯＮにより周囲の積層体ＳＫ（の導電層）から絶縁されている。また、貫通コンタクトＣ４は、その上端において、プラグＣＣＰを通して上部配線ＵＬと接続し、上部配線ＵＬはプラグＣＣＰを介してコンタクトＣＣと電気的に接続される。コンタクトＣＣは、導電層ＷＬを通してメモリセルと電気的に接続されるため、このような構成により、周辺回路とメモリセルとが電気的に接続される。

【0028】

図６は、上述のとおり、図３中のＬ４－Ｌ４線に沿った断面図である。Ｌ４－Ｌ４線は、第２のスリットＳＴ２の隙間Ｇを通っているため、図６において、第２のスリットＳＴ２は図示されていない。すなわち、第２のスリットＳＴ２の隙間Ｇにおいては、積層体ＳＫは連続的にＸＹ平面内に延伸している。したがって、積層体ＳＫ内の導電層ＷＬは、２つの第１のスリットＳＴ１の間の領域（ブロック内）で電気的にも連続している。このため、例えば図５に示す導電層ＷＬ１１に接続するコンタクトＣＣは、第２のスリットＳＴ２の左側においても導電層ＷＬ１１に電気的に導通する。導電層ＷＬは、上述のとおり、セル領域ＣＡのメモリセルのワード線に相当する。すなわち、隣接する２つの第１のスリットＳＴ１の間の領域にあるメモリセルは、第２のスリットＳＴ２のいずれかの側に設けられるコンタクトＣＣにより制御されることとなる。

【0029】

続いて、図７（Ａ）から図７（Ｂ）までを参照しながら、第２のスリットＳＴ２の隙間Ｇにて、第２のスリットＳＴ２の両側で接続する導電層ＷＬの形成方法について説明する。なお、導電層ＷＬが形成されるまでの半導体記憶装置１の製造プロセスの概略は以下のとおりである。まず、例えばシリコンウエハなどの半導体ウエハ上に上述の周辺回路部ＰＥＲが形成される。次に、周辺回路部ＰＥＲの上にベース層ＳＢが形成され、その上に、複数の酸化シリコン層ＯＬと複数の窒化シリコン層ＳＮとが交互に一層ずつ積層された積層体（上述の積層体ＯＮと同様）が形成される。次いで、積層体の上面に、階段部ＦＳが形成されるべき位置に開口を有するレジストマスクが設けられ、エッチングと、レジストマスクのスリミングと、再度のエッチングとを含む工程を経て、その積層体が階段形状を有することとなる。続けて、この階段形状の各段の約半分が覆われ、残りの半分が露出されるようにエッチングマスクが設けられ、このエッチングマスクを用いてエッチングを行うことにより、一段ずつ段が異なった暫定的な階段部が得られる。この後、暫定的な階段部と積層体とを覆うように例えば酸化シリコン膜が堆積される。次いで、この酸化シリコン膜が平坦化され、層間絶縁膜ＳＯ（図５（Ｂ））が得られる。引き続いて、セル領域ＣＡ（図１）に、積層体を貫通する複数のメモリピラー（第１の柱状体）ＰＬ（図３）が形成される。メモリピラーＰＬは、例えば、積層体を貫通してベース層ＳＢに到達するメモリホールを形成し、メモリホールの内面にメモリ膜、チャネル層、及びコア層を順次形成することにより形成される。

【0030】

次いで、第１のスリットＳＴ１、第２のスリットＳＴ２、及び第３のスリットＳＴ３がフォトリソグラフィ工程とエッチング工程によりそれぞれ予め定められた位置に形成される。続けて、第１のスリットＳＴ１から第３のスリットＳＴ３の内面に例えば酸化シリコン膜を形成した後、フォトリソグラフィ工程とエッチング工程により、第１のスリットＳＴ１と第２のスリットＳＴ２の内面の酸化シリコン膜を除去する。これにより、第１のスリットＳＴ１と第２のスリットＳＴ２の内面には、積層体ＯＮや層間絶縁膜ＳＯが露出することになる。一方、第３のスリットＳＴ３の内面には酸化シリコン膜が残っている。

【0031】

次に、第１のスリットＳＴ１から第３のスリットＳＴ３に対して、窒化シリコンを溶解可能なエッチング液が注入される。そのようなエッチング液としては、リン酸（Ｈ_３ＰＯ_４）が例示される。

【0032】

図７（Ａ）は、上述の暫定的な階段部における一つの窒化シリコン層ＳＮと、第２のスリットＳＴ２を模式的に示す上面図である。第２のスリットＳＴ２からエッチング液を注入すると、第２のスリットＳＴ２の内面に露出する窒化シリコン層ＳＮはエッチング液に晒されて、図７（Ｂ）に示すように、エッチングされ、空間ＳＰが生じる。更にエッチングが進むと、窒化シリコン層ＳＮの全体が除去され、空間ＳＰが広がる。ここで、第２のスリットＳＴ２の隙間Ｇに在った窒化シリコン層ＳＮもまたエッチングされるため、空間ＳＰは、図７（Ｃ）に示すように、第２のスリットＳＴ２の一方側と他方側に広がるだけでなく、隙間Ｇを通して両側で連続することとなる。この後、例えば原子層堆積（ＡＬＤ）法により、第２のスリットＳＴ２を通して空間ＳＰを例えばタングステンやモリブデンなどの金属で埋め込むことにより、図７（Ｄ）に示すように、導電層ＷＬが形成される。以上により、図５および図６を参照しながら説明した、第２のスリットＳＴ２の両側で一段ずつ段が異なる階段部ＦＳが得られる。

【0033】

なお、第１のスリットＳＴ１へ注入されたエッチング液もまた、その内面に露出する窒化シリコン層を除去するため、第１のスリットＳＴ１の両側に空間が生じる。この空間もまた金属で埋め込まれ、階段部ＦＳにおける対応する導電層ＷＬと連続した導電層となる。ただし、第１のスリットＳＴ１には、第２のスリットＳＴ２とは異なり、隙間Ｇが無いため、第１のスリットＳＴ１の両側において、導電層ＷＬが連続することはない。すなわち、隣接する２つの第１のスリットＳＴ１によって、一つのメモリブロックが規定されている。

【0034】

また、第３のスリットＳＴ３へもエッチング液は注入される。しかし、第３のスリットＳＴ３の内面には、上述のとおり、例えば酸化シリコンのように当該エッチング液に対して耐性を有する膜が形成されているため、窒化シリコン層ＳＮは除去されない。このため、図５や図６で示したように、隣接する２つの第３のスリットＳＴ３の間には、酸化シリコン層ＯＬと窒化シリコン層ＳＮとが交互に一層ずつ積層された積層体ＯＮが残ることとなる。

【0035】

以下、隙間Ｇを空けてＸ軸方向に沿って配列される第２のスリットＳＴ２により奏される効果について説明する。上述のとおり、導電層ＷＬは、第２のスリットＳＴ２の両側で隙間Ｇを通して連続している。すなわち、第２のスリットＳＴ２の隙間Ｇには、酸化シリコン層ＯＬと導電層ＷＬが交互に一層ずつ積層された積層体ＳＫが形成されている。

【0036】

ここで、例えば図５に示されているように、第２のスリットＳＴ２がある部分では、第２のスリットＳＴ２が積層体ＳＫで挟まれることになる。第２のスリットＳＴ２は、上述のとおり、窒化シリコン層ＳＮが除去されて形成された空間ＳＰに金属を埋め込む際に利用され、金属の埋め込みが完了したときにはまだ空洞のままである。そうすると、その空洞に向けて積層体ＳＫが傾斜するおそれがある。また、第２のスリットＳＴ２に対して例えば酸化シリコンなどの絶縁材料が埋め込まれた後においても、その第２のスリットＳＴ２と、両側の積層体ＳＫとの間に応力が働き、変形が生じるおそれがある。さらに、図５に示したように、コンタクトＣＣが接続するステップ面としての導電層ＷＬの上方には層間絶縁膜ＳＯが形成されているが、その層間絶縁膜ＳＯの厚さは、階段部ＦＳの段の高さによっても相違し、第２のスリットＳＴ２の両側においても相違する。このような相違によっても応力が生じ、変形が生じるおそれがある。

【0037】

しかしながら、本実施形態による半導体記憶装置１においては、隙間Ｇにおいて第２のスリットＳＴ２の両側で繋がる積層体ＳＫが、空洞としての第２のスリットＳＴ２に向かって傾斜したり、絶縁材料で埋め込まれた第２のスリットＳＴ２に対して応力を加えたりするのを低減することができる。言い換えると、隙間Ｇの積層体ＳＫは、第２のスリットＳＴ２の両側の積層体ＳＫを支える梁として機能し得る。

【0038】

なお、図３及び図６を参照しながら、第２のスリットＳＴ２の隙間Ｇが積層体ＳＫの最上段の導電層ＷＬに位置する例を説明した。この例では、積層体ＳＫが隙間Ｇの高さ方向（Ｚ軸方向）のほぼ全体を占有するため、梁としての機能がより発揮される。ただし、この位置に限られることなく、他の段に対応するように設けても、梁としての機能は発揮され得る。

【0039】

また、積層体ＳＫの導電層ＷＬが第２のスリットＳＴ２の隙間Ｇを通して、第２のスリットＳＴ２の両側で連続しているため、階段部ＦＳの各段を第２のスリットＳＴ２の両側で一段ずつ異なるように形成した上で、第２のスリットＳＴ２の一方側においてステップ面にコンタクトＣＣを接続すれば、第２のスリットＳＴ２の他方側においても導電層ＷＬと電気的に接続する。仮に、隙間Ｇが無く、導電層ＷＬが第２のスリットＳＴ２の両側で連続していない場合には、両側で段が一段ずつ異なる階段部を形成することができない。そうすると、階段の段の数を増やし、コンタクトを一列に配置せざるを得ない。導電層ＷＬが１６層あると仮定すると、階段部も１６段となり、１６本のコンタクトを一列に並べる必要が生じる。一方、本実施形態による半導体記憶装置１によれば、第２のスリットＳＴ２の両側で一段ずつ異なる階段部ＦＳが形成されるので、一列に８本のコンタクトＣＣを２列に並べることが可能となる。したがって、階段部ＦＳを短くし、半導体記憶装置１を小型化することが可能となる。ただし、導電層ＷＬの数（積層体ＳＫの積層数）は、図示の例に限らず、任意に決定されてよい。また、添付図面に図示される積層体ＳＫを複数段に重ね、より高い高さを有するメモリピラーＰＬを形成することにより、メモリセルの数を増大、すなわち、記憶容量を増大することも可能である。例えば、４８層や６４層の導電層が形成され得る。

【0040】

（変形例１）
次に、本実施形態の変形例１による半導体記憶装置について説明する。この変形例においては、主に図２（Ｂ）を参照しながら説明した貫通コンタクト領域ＡＣ４Ｙにおいて、応力による変形を防止可能な構成が設けられる。他の構造は、実施形態による半導体記憶装置１と同様である。なお、以下に説明する構成は、図２（Ａ）を参照しながら説明した貫通コンタクト領域ＡＣ４Ｘに適用されてもよい。

【0041】

図８（Ａ）は、本実施形態の変形例による半導体記憶装置における貫通コンタクト領域ＡＣ４Ｙを模式的に示す上面図である。図８（Ａ）では、図２（Ｂ）とは異なり、セル領域ＣＡは省略している。また、図８（Ａ）には複数の柱状体ＨＲが図示されている。柱状体ＨＲは、積層体ＳＫをその積層方向に貫通し、内部が例えば酸化シリコンなどの絶縁材料で埋め込まれる。柱状体ＨＲは、上述のように積層体ＯＮの窒化シリコン層ＳＮが除去されたときに、酸化シリコン層ＯＬを支持し、空間ＳＰを維持するために用いられる。よって、積層体ＳＫには、所定の数の柱状体ＨＲが所定のパターンで配置されてよい。また、柱状体ＨＲは、本変形例だけでなく、第１の実施形態による半導体記憶装置１においても形成されるが、図示を省略している。

【0042】

図８（Ａ）に示すように、本変形例においては、貫通コンタクト領域ＡＣ４Ｙは、積層体ＳＫと、２つの短いスリットＯＳＴで挟まれる積層体ＯＮとを有している。積層体ＯＮには、その積層方向に沿って積層体ＯＮを貫通する貫通コンタクトＣ４が配置されている。また、第１のスリットＳＴ１の幅は、短いスリットＯＳＴに対面する一部において厚くなっている。以下の説明においては、便宜上、この幅が厚い部分を拡幅スリットＴＳＴと称する。

【0043】

図８（Ｂ）は、図８（Ａ）中のＬ５－Ｌ５線に沿った断面図である。２つの短いスリットＯＳＴの間（短いスリットＯＳＴの内側）には、積層体ＯＮが形成されており、積層体ＯＮを貫通するように貫通コンタクトＣ４が設けられている。貫通コンタクトＣ４は、下端において、酸化シリコン膜ＳＯＰ（多層配線部ＭＬ）に形成される配線Ｌに接続している。また、図８（Ｂ）では省略しているが、貫通コンタクトＣ４は、上端において、図５に示したようにプラグＣ４Ｐを介して上層配線ＵＬに接続する。

【0044】

短いスリットＯＳＴの外側には、積層体ＳＫが形成されており、積層体ＳＫを貫通してベース層ＳＢに到達するように柱状体ＨＲと第１のスリットＳＴ１が形成されている。なお、上述のとおり、貫通コンタクトＣ４は、タングステンやモリブデンなどの金属で形成され、柱状体ＨＲ及び第１のスリットＳＴ１は、酸化シリコンなどの絶縁材料で形成される。また、短いスリットＯＳＴもまた酸化シリコンなどの絶縁材料で形成されるが、後に説明するようにライナー層を有している点で、柱状体ＨＲ及び第１のスリットＳＴ１と異なる。

【0045】

図８（Ｃ）は、図８（Ａ）中のＬ６－Ｌ６線に沿った断面図である。Ｌ６－Ｌ６線は、拡幅スリットＴＳＴを横切っており、したがって、図８（Ｃ）において、拡幅スリットＴＳＴの断面が示されている。拡幅スリットＴＳＴは、図８（Ｂ）との比較により明らかなように、第１のスリットＳＴ１よりも大きな幅を有している。拡幅スリットＴＳＴにより奏される効果は後述する。

【0046】

また、図示の例では、ベース層ＳＢは離間部ＣＬを有し、離間部ＣＬでは、酸化シリコン膜ＳＯＰの上面がベース層ＳＢの上面と一致している。貫通コンタクトＣ４は、離間部ＣＬを通り抜けるように配置され、これにより、貫通コンタクトＣ４は、積層体ＳＫだけでなくベース層ＳＢからも絶縁される。

【0047】

次に、図９（Ａ）から図１１までを参照しながら、本実施形態の変形例による半導体記憶装置における貫通コンタクト領域ＡＣ４Ｙの形成方法について説明する。図９（Ａ）から図１１までは、本実施形態の変形例による半導体記憶装置における貫通コンタクト領域ＡＣ４Ｙの形成方法を説明する説明図である。なお、図９（Ａ）から図１１までにおいて、左側は上面図であり、図８（Ａ）に対応し、右側は断面図であり、図８（Ｂ）に対応している。便宜上、図９（Ｂ）から図１１までには、図８（Ａ）と同様にＬ５－Ｌ５線を示している。

【0048】

図９（Ａ）を参照すると、周辺回路部ＰＥＲの一部である酸化シリコン膜ＳＯＰの上にベース層ＳＢが形成され、その上に、複数の酸化シリコン層ＯＬと複数の窒化シリコン層ＳＮとが交互に一層ずつ積層された積層体ＯＮが形成されている。積層体ＯＮの形成には、例えば化学気相堆積（ＣＶＤ）法が利用される。

【0049】

次に、フォトリソグラフィ、エッチング、及び薄膜堆積といった一連の工程により、図９（Ｂ）に示すように、柱状体ＨＲ及び拡幅スリットＴＳＴが形成される。具体的には、柱状体ＨＲ及び拡幅スリットＴＳＴが形成されるべき位置に開口部を有するエッチングマスクが形成され、このエッチングマスクを利用した例えば反応性イオンエッチング（ＲＩＥ）法により、柱状体ＨＲ用のホールと拡幅スリットＴＳＴ用のホールが形成される。これらのホールは、積層体ＯＮを貫通し、下地層であるベース層ＳＢに到達している。この後、これらのホールが、例えばＣＶＤ法により酸化シリコンなどの絶縁材料で埋め込まれ、柱状体ＨＲと拡幅スリットＴＳＴとが形成される。ここで、拡幅スリットＴＳＴは、後の工程において形成される短いスリットＯＳＴに対面する位置に形成される。

【0050】

次いで、図９（Ｃ）に示すように、第１のスリットＳＴ１と短いスリットＯＳＴが形成される。ここで、第１のスリットＳＴ１は、先に形成された拡幅スリットＴＳＴと連続するように形成される。続けて、図１０（Ａ）に示すように、第１のスリットＳＴ１の内面と短いスリットＯＳＴの内面に、ライナー層ＩＬが形成される。ライナー層ＩＬは、後に説明するように、窒化シリコン用のエッチング液に対して耐性を有する絶縁体、例えば酸化シリコンで形成される。この後、図１０（Ｂ）に示すように、レジストマスクＲＭにより短いスリットＯＳＴが覆われ、レジストマスクＲＭを利用したＲＩＥ法によりエッチングが行われる。これにより、レジストマスクＲＭで覆われた短いスリットＯＳＴにはライナー層ＩＬが残り、第１のスリットＳＴ１の内面には、積層体ＯＮが露出することとなる。

【0051】

次に、第１のスリットＳＴ１に対して、例えばリン酸などのエッチング液が注入されると、図１０（Ｃ）に示すように、第１のスリットＳＴ１の内面に露出した窒化シリコン層ＳＮがエッチングされ、空間ＳＰが形成される。ここで、酸化シリコン層ＯＬは柱状体ＨＲに支持され、空間ＳＰが維持される。なお、エッチング液は短いスリットＯＳＴ内にも注入されるが、短いスリットＯＳＴの内面にはライナー層ＩＬが形成されているため、窒化シリコン層ＳＮはエッチングされない。これにより、短いスリットＯＳＴの間には積層体ＯＮが残ることとなる。

【0052】

次いで、例えば原子層堆積（ＡＬＤ）法により、第１のスリットＳＴ１を通して、空間ＳＰにタングステンやモリブデンなどの金属を充填すると、図１１に示すように２つの短いスリットＯＳＴの外側の領域は積層体ＳＫとなる。この後、積層体ＯＮと酸化シリコン膜ＳＯＰの一部を貫通し、配線Ｌに到達する貫通コンタクトＣ４が形成され、図８（Ａ）から図８（Ｃ）までを参照しながら説明した構造が得られる。

【0053】

上述の構造においては、積層体ＯＮと短いスリットＯＳＴは、積層体ＳＫに囲まれている。積層体ＯＮは酸化シリコン層ＯＬと窒化シリコン層ＳＮで形成される一方、その周囲の積層体ＳＫは酸化シリコン層ＯＬと導電層ＷＬで形成される。このため、積層体ＯＮと積層体ＳＫとの間に応力が働き得る。特に、積層体ＳＫが形成された直後は、短いスリットＯＳＴは空洞であるため、積層体ＳＫには、積層体ＯＮに向かって傾斜する力が働く可能性がある。しかしながら、本変形例においては、積層体ＯＮの両側に、第１のスリットＳＴ１の幅よりも広い幅を有する拡幅スリットＴＳＴが形成されているため、そのような力が低減され得る。したがって、積層体ＳＫ，ＯＮの変形もまた低減され得る。よって、変形例１によれば、貫通コンタクト領域ＡＣ４Ｙにおいても、応力による変形を防止することが可能となる。

【0054】

（変形例２）
次に、本実施形態の変形例２による半導体記憶装置について説明する。図１２は、変形例２による半導体記憶装置の貫通コンタクト領域ＡＣ４Ｘを模式的に示す上面図である。変形例２においては、セル領域ＣＡと貫通コンタクト領域ＡＣ４Ｘとを区分けする第１のスリットＳＴ１に沿って、貫通コンタクト領域ＡＣ４Ｘに第４のスリットＳＴ４が設けられている。第４のスリットＳＴ４は、変形例１における短いスリットＯＳＴと同様の機能を有している。すなわち、２つの第４のスリットＳＴ４に挟まれた領域（第４のスリットＳＴ４の内側）には、積層体ＯＮが残っている。また、第４のスリットＳＴ４には、所定の間隔で拡幅スリットＴＳＴが設けられている。このため、セル領域ＣＡの積層体ＳＫが積層体ＯＮに向かって傾斜するような応力は、拡幅スリットＴＳＴにより低減され得る。よって、変形例２によれば、貫通コンタクト領域ＡＣ４Ｘにおいても、応力による変形を防止することが可能となる。

【0055】

（その他の変形例）
上述の実施形態（変形例１、変形例２を含む）において、階段部ＦＳは、セル領域ＣＡから延伸する積層体ＳＫの端部を、導電層ＷＬがステップ面となるように階段形状に加工することにより形成されている。しかし、階段部ＦＳは、積層体ＳＫ中の絶縁層（例えば酸化シリコン層）ＯＬをステップ面とする階段形状を有してよい。この場合、コンタクトＣＣは、層間絶縁膜ＳＯと、ステップ面としての絶縁層ＯＬを貫通して導電層ＷＬに接続することができる。

【0056】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0057】

１…半導体記憶装置、１１…メモリ部、１２…周辺領域、ＡＣ４Ｘ，ＡＣ４Ｙ…貫通コンタクト領域、ＣＡ…セル領域、ＦＳＡ…階段領域、ＯＸ…絶縁部、ＯＮ，ＳＫ…積層体、ＰＬ…メモリピラー、ＳＴ１…第１のスリット、ＳＴ２…第２のスリット、ＳＴ３…第３のスリット、ＳＴ４…第４のスリット、ＯＳＴ…短いスリット、ＴＳＴ…拡幅スリット、ＳＯ…層間絶縁膜、ＯＬ…酸化シリコン層、ＳＮ…窒化シリコン層、ＷＬ…導電層、ＣＣ…コンタクト、Ｃ４…貫通コンタクト、Ｇ…隙間。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】