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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022047595
(43)【公開日】2022-03-25
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220317BHJP
H01L 21/336 20060101ALI20220317BHJP
H01L 21/8234 20060101ALI20220317BHJP
H01L 21/3205 20060101ALI20220317BHJP
H01L 27/11575 20170101ALN20220317BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
H01L27/088 E
H01L27/088 D
H01L21/88 S
H01L27/11575
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2020153459
(22)【出願日】2020-09-14
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】特許業務法人酒井国際特許事務所
(72)【発明者】
【氏名】海野 航
(72)【発明者】
【氏名】西川 拓也
(72)【発明者】
【氏名】武木田 淳
(72)【発明者】
【氏名】中西 一浩
【テーマコード（参考）】
5F033
5F048
5F083
5F101
【Ｆターム（参考）】
5F033HH19
5F033HH20
5F033JJ04
5F033JJ19
5F033KK04
5F033NN40
5F033QQ01
5F033RR04
5F033TT07
5F033VV01
5F033VV16
5F033XX32
5F048AA01
5F048AB01
5F048AC01
5F048BA01
5F048BD07
5F048BF15
5F048BF16
5F048CB01
5F048CB03
5F048CB04
5F083EP18
5F083EP22
5F083EP33
5F083EP76
5F083GA10
5F083GA13
5F083GA27
5F083JA39
5F083KA01
5F083KA11
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F083PR06
5F083ZA28
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
(57)【要約】
【課題】積層体の一部の領域に絶縁層を残しつつ、他の領域の絶縁層をより確実に導電層に置き換えること。
【解決手段】実施形態の半導体記憶装置１は、第１、第２の積層体ＬＭａ，ＬＭｂの各層の積層方向および積層方向と交差する第１の方向に延び、積層方向および第１の方向と交差する第２の方向における第２の積層体ＬＭａｒ，ＬＭｂｒの両側で第２の積層体ＬＭａｒ，ＬＭｂｒに接する１対の第１の板状部ＢＲと、第１の方向に長手方向を有し、１対の第１の板状部ＢＲを第２の方向の両側から挟む１対の第１の板状部ＢＲから離れた位置で、第１の積層体ＬＭａ，ＬＭｂ内を積層方向に延びる１対の第２の板状部ＬＩと、１対の第１の板状部ＢＲの一方と第２の方向に隣接する位置で第１の積層体ＬＭａ，ＬＭｂ内を積層方向に延び、絶縁材料よりも紫外光の遮蔽効果が高い第１の材料を含む柱状部ＨＲｐと、を備える。
【選択図】図２
【解決手段】実施形態の半導体記憶装置１は、第１、第２の積層体ＬＭａ，ＬＭｂの各層の積層方向および積層方向と交差する第１の方向に延び、積層方向および第１の方向と交差する第２の方向における第２の積層体ＬＭａｒ，ＬＭｂｒの両側で第２の積層体ＬＭａｒ，ＬＭｂｒに接する１対の第１の板状部ＢＲと、第１の方向に長手方向を有し、１対の第１の板状部ＢＲを第２の方向の両側から挟む１対の第１の板状部ＢＲから離れた位置で、第１の積層体ＬＭａ，ＬＭｂ内を積層方向に延びる１対の第２の板状部ＬＩと、１対の第１の板状部ＢＲの一方と第２の方向に隣接する位置で第１の積層体ＬＭａ，ＬＭｂ内を積層方向に延び、絶縁材料よりも紫外光の遮蔽効果が高い第１の材料を含む柱状部ＨＲｐと、を備える。
【選択図】図２
【特許請求の範囲】
【請求項1】
複数の第１の導電層が第１の絶縁層を介して積層される第１の積層体と、
複数の第２の絶縁層が前記第１の絶縁層を介して積層され、前記第１の積層体に周囲を囲まれた第２の積層体と、
前記第１、第２の積層体の各層の積層方向および前記積層方向と交差する第１の方向に延び、前記積層方向および前記第１の方向と交差する第２の方向における前記第２の積層体の両側で前記第２の積層体に接する１対の第１の板状部と、
前記第１の方向に長手方向を有し、前記１対の第１の板状部を前記第２の方向の両側から挟む前記１対の第１の板状部から離れた位置で、前記第１の積層体内を前記積層方向に延びる１対の第２の板状部と、
前記１対の第１の板状部とは前記第１の方向に離れた前記１対の第２の板状部の間の位置で、前記第１の積層体内を前記積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にメモリセルがそれぞれ形成される第１の柱状部と、
前記１対の第１の板状部を前記第２の方向の両側から挟んだ前記１対の第２の板状部の間の位置で、前記第１の積層体内または前記第２の積層体内を前記積層方向に延び、絶縁材料を含む第２の柱状部と、
前記１対の第１の板状部の一方と前記第２の方向に隣接する位置で前記第１の積層体内を前記積層方向に延び、前記絶縁材料よりも紫外光の遮蔽効果が高い第１の材料を含む第３の柱状部と、を備える、
半導体記憶装置。
複数の第２の絶縁層が前記第１の絶縁層を介して積層され、前記第１の積層体に周囲を囲まれた第２の積層体と、
前記第１、第２の積層体の各層の積層方向および前記積層方向と交差する第１の方向に延び、前記積層方向および前記第１の方向と交差する第２の方向における前記第２の積層体の両側で前記第２の積層体に接する１対の第１の板状部と、
前記第１の方向に長手方向を有し、前記１対の第１の板状部を前記第２の方向の両側から挟む前記１対の第１の板状部から離れた位置で、前記第１の積層体内を前記積層方向に延びる１対の第２の板状部と、
前記１対の第１の板状部とは前記第１の方向に離れた前記１対の第２の板状部の間の位置で、前記第１の積層体内を前記積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にメモリセルがそれぞれ形成される第１の柱状部と、
前記１対の第１の板状部を前記第２の方向の両側から挟んだ前記１対の第２の板状部の間の位置で、前記第１の積層体内または前記第２の積層体内を前記積層方向に延び、絶縁材料を含む第２の柱状部と、
前記１対の第１の板状部の一方と前記第２の方向に隣接する位置で前記第１の積層体内を前記積層方向に延び、前記絶縁材料よりも紫外光の遮蔽効果が高い第１の材料を含む第３の柱状部と、を備える、
半導体記憶装置。
【請求項2】
前記第１の柱状部は、
前記積層方向に延びるチャネル層と、前記チャネル層の外周を前記積層方向に延びるメモリ層とを含み、
前記第３の柱状部は、
前記積層方向に延びる前記第１の材料と、前記第１の材料の外周を前記積層方向に延びる第２の材料とを含み、
前記第１の材料は前記チャネル層に含まれる材料と同じ材料であり、
前記第２の材料は前記メモリ層に含まれる材料と同じ材料である、
請求項１に記載の半導体記憶装置。
前記積層方向に延びるチャネル層と、前記チャネル層の外周を前記積層方向に延びるメモリ層とを含み、
前記第３の柱状部は、
前記積層方向に延びる前記第１の材料と、前記第１の材料の外周を前記積層方向に延びる第２の材料とを含み、
前記第１の材料は前記チャネル層に含まれる材料と同じ材料であり、
前記第２の材料は前記メモリ層に含まれる材料と同じ材料である、
請求項１に記載の半導体記憶装置。
【請求項3】
前記第２の柱状部は前記１対の第２の板状部の一方と隣接して配置される、
請求項１または請求項２に記載の半導体記憶装置。
請求項１または請求項２に記載の半導体記憶装置。
【請求項4】
複数の第１の導電層が第１の絶縁層を介して積層される第１の積層体と、
複数の第２の絶縁層が前記第１の絶縁層を介して積層され、前記第１の積層体に周囲を囲まれた第２の積層体と、
前記第１、第２の積層体の各層の積層方向および前記積層方向と交差する第１の方向に延び、前記積層方向および前記第１の方向と交差する第２の方向における前記第２の積層体の両側で前記第２の積層体に接する１対の第１の板状部と、
前記第１の方向に長手方向を有し、前記１対の第１の板状部を前記第２の方向の両側から挟む前記１対の第１の板状部から離れた位置で、前記第１の積層体内を前記積層方向に延びる１対の第２の板状部と、
前記１対の第１の板状部とは前記第１の方向に離れた前記１対の第２の板状部の間の位置で、前記第１の積層体内を前記積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にメモリセルがそれぞれ形成される第１の柱状部と、
前記１対の第１の板状部を前記第２の方向の両側から挟んだ前記１対の第２の板状部の間の位置で、前記第１の積層体内または前記第２の積層体内を前記積層方向に延び、前記第１の柱状部と構造が異なる第２の柱状部と、
前記１対の第１の板状部の一方と前記第２の方向に隣接する位置で前記第１の積層体内を前記積層方向に延び、前記第１の柱状部と同じ層構造を有する第３の柱状部と、を備える、
半導体記憶装置。
複数の第２の絶縁層が前記第１の絶縁層を介して積層され、前記第１の積層体に周囲を囲まれた第２の積層体と、
前記第１、第２の積層体の各層の積層方向および前記積層方向と交差する第１の方向に延び、前記積層方向および前記第１の方向と交差する第２の方向における前記第２の積層体の両側で前記第２の積層体に接する１対の第１の板状部と、
前記第１の方向に長手方向を有し、前記１対の第１の板状部を前記第２の方向の両側から挟む前記１対の第１の板状部から離れた位置で、前記第１の積層体内を前記積層方向に延びる１対の第２の板状部と、
前記１対の第１の板状部とは前記第１の方向に離れた前記１対の第２の板状部の間の位置で、前記第１の積層体内を前記積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にメモリセルがそれぞれ形成される第１の柱状部と、
前記１対の第１の板状部を前記第２の方向の両側から挟んだ前記１対の第２の板状部の間の位置で、前記第１の積層体内または前記第２の積層体内を前記積層方向に延び、前記第１の柱状部と構造が異なる第２の柱状部と、
前記１対の第１の板状部の一方と前記第２の方向に隣接する位置で前記第１の積層体内を前記積層方向に延び、前記第１の柱状部と同じ層構造を有する第３の柱状部と、を備える、
半導体記憶装置。
【請求項5】
複数の第１の導電層が第１の絶縁層を介して積層され、複数のメモリセルが配置される第１の領域を含む第１の積層体と、
前記第１の領域とは異なる第２の領域で、複数の第２の絶縁層が前記第１の絶縁層を介して積層され、前記第１の積層体に周囲を囲まれた第２の積層体と、
前記第１、第２の積層体の各層の積層方向および前記積層方向と交差する第１の方向に延び、前記積層方向および前記第１の方向と交差する第２の方向における前記第２の積層体の両側で前記第２の積層体に接する１対の第１の板状部と、
前記第１の方向を長手方向として前記第１の領域および前記第２の領域における前記第１の積層体内を前記積層方向に延び、前記第２の領域では前記１対の第１の板状部を前記第２の方向の両側から挟む前記１対の第１の板状部から離れた位置を前記第１の方向に延びる１対の第２の板状部と、
前記１対の第１の板状部の一方と前記１対の第２の板状部の一方とに挟まれた位置で、前記第１の積層体内を前記積層方向に延び、下層に絶縁材料を含み、上層に前記絶縁材料よりも紫外光の遮蔽効果が高い第１の材料を含む柱状部と、を備える、
半導体記憶装置。
前記第１の領域とは異なる第２の領域で、複数の第２の絶縁層が前記第１の絶縁層を介して積層され、前記第１の積層体に周囲を囲まれた第２の積層体と、
前記第１、第２の積層体の各層の積層方向および前記積層方向と交差する第１の方向に延び、前記積層方向および前記第１の方向と交差する第２の方向における前記第２の積層体の両側で前記第２の積層体に接する１対の第１の板状部と、
前記第１の方向を長手方向として前記第１の領域および前記第２の領域における前記第１の積層体内を前記積層方向に延び、前記第２の領域では前記１対の第１の板状部を前記第２の方向の両側から挟む前記１対の第１の板状部から離れた位置を前記第１の方向に延びる１対の第２の板状部と、
前記１対の第１の板状部の一方と前記１対の第２の板状部の一方とに挟まれた位置で、前記第１の積層体内を前記積層方向に延び、下層に絶縁材料を含み、上層に前記絶縁材料よりも紫外光の遮蔽効果が高い第１の材料を含む柱状部と、を備える、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
３次元不揮発性メモリの製造工程では、例えば複数の絶縁層を導電層に置き換えて、導電層の積層体を形成する。例えば積層体の上下構造を接続するコンタクトを通すため、積層体の一部が、導電層に置き換えられることなく絶縁層のまま維持されることがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１９／００６７３１４号明細書
【特許文献2】米国特許出願公開第２０１７／０１７９１５４号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
１つの実施形態は、積層体の一部の領域に絶縁層を残しつつ、他の領域の絶縁層をより確実に導電層に置き換えることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、複数の第１の導電層が第１の絶縁層を介して積層される第１の積層体と、複数の第２の絶縁層が前記第１の絶縁層を介して積層され、前記第１の積層体に周囲を囲まれた第２の積層体と、前記第１、第２の積層体の各層の積層方向および前記積層方向と交差する第１の方向に延び、前記積層方向および前記第１の方向と交差する第２の方向における前記第２の積層体の両側で前記第２の積層体に接する１対の第１の板状部と、前記第１の方向に長手方向を有し、前記１対の第１の板状部を前記第２の方向の両側から挟む前記１対の第１の板状部から離れた位置で、前記第１の積層体内を前記積層方向に延びる１対の第２の板状部と、前記１対の第１の板状部とは前記第１の方向に離れた前記１対の第２の板状部の間の位置で、前記第１の積層体内を前記積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にメモリセルがそれぞれ形成される第１の柱状部と、前記１対の第１の板状部を前記第２の方向の両側から挟んだ前記１対の第２の板状部の間の位置で、前記第１の積層体内または前記第２の積層体内を前記積層方向に延び、絶縁材料を含む第２の柱状部と、前記１対の第１の板状部の一方と前記第２の方向に隣接する位置で前記第１の積層体内を前記積層方向に延び、前記絶縁材料よりも紫外光の遮蔽効果が高い第１の材料を含む第３の柱状部と、を備える。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【0008】
［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。
以下、図面を参照して実施形態１について詳細に説明する。
【0009】
（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の概略の構成例を示す図である。図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１のレイアウトを示す模式的な平面図である。ただし、図１においては一部の上層配線が省略されている。
図１は、実施形態１にかかる半導体記憶装置１の概略の構成例を示す図である。図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１のレイアウトを示す模式的な平面図である。ただし、図１においては一部の上層配線が省略されている。
【0010】
図１に示すように、半導体記憶装置１は、基板ＳＢ上に、周辺回路ＣＵＡ、メモリ領域ＭＲ、貫通コンタクト領域ＴＰ、及び階段領域ＳＲを備える。
【0011】
基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢ上にはトランジスタＴＲ及び配線等を含む周辺回路ＣＵＡが配置されている。
【0012】
周辺回路ＣＵＡは、後述するメモリセルの動作に寄与する。周辺回路ＣＵＡは絶縁層５０で覆われている。絶縁層５０上にはソース線ＳＬが配置されている。ソース線ＳＬ上には複数のワード線ＷＬが積層されている。
【0013】
複数のワード線ＷＬは、ワード線ＷＬを積層方向に貫通し、かつ、Ｘ方向に延びる複数のコンタクトＬＩによってＹ方向に分割されている。
【0014】
複数のコンタクトＬＩの間には、複数のメモリ領域ＭＲ、並びに複数のメモリ領域ＭＲ間に位置する階段領域ＳＲ及び貫通コンタクト領域ＴＰが、それぞれＸ方向に並んで配置されている。
【0015】
メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。
【0016】
階段領域ＳＲは、複数のワード線ＷＬが積層方向に擂り鉢状に掘り下げられた形状を有する。より具体的には、階段領域ＳＲは、Ｘ方向の両側およびＹ方向の一方側から底面に向かって階段状に下降していく擂り鉢状の形状を有する。ただし、Ｙ方向のもう一方側は開放されている。階段状の各段は、各階層のワード線ＷＬにより構成される。各階層のワード線ＷＬは、Ｙ方向片側の階段部分を介して、階段領域ＳＲを挟んだＸ方向両側で電気的な導通を保っている。
【0017】
Ｘ方向両側の階段部分のうち、階段領域ＳＲに隣接するメモリ領域ＭＲ側の階段の各段のテラス部には、各階層のワード線ＷＬと上層配線ＷＲ等とを接続するコンタクトＣＣがそれぞれ配置される。
【0018】
これにより、多層に積層されるワード線ＷＬを個々に引き出すことができる。すなわち、これらのコンタクトＣＣからは、Ｘ方向両側のメモリ領域ＭＲ内のメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。
【0019】
なお、本明細書においては、階段領域ＳＲの各段のテラス面が向いた方向を上方向と規定する。
【0020】
階段領域ＳＲのＸ方向のもう一方側には、ワード線ＷＬを有さない貫通コンタクト領域ＴＰが配置される。貫通コンタクト領域ＴＰには、下方の基板ＳＢ上に配置された周辺回路ＣＵＡと、階段領域ＳＲのコンタクトＣＣに接続される上層配線ＷＲ等とを接続するコンタクトＣ４が配置されている。コンタクトＣＣからメモリセルに印加される各種電圧は、コンタクトＣ４及び上層配線ＷＲ等を介して周辺回路ＣＵＡにより制御される。
【0021】
【0022】
図２は、実施形態１にかかる半導体記憶装置１のＹ方向に沿う断面図である。図２（ａ）はメモリ領域ＭＲの断面図であり、図２（ｂ）は貫通コンタクト領域ＴＰ近傍の断面図であり、図２（ｃ）は階段領域ＳＲの断面図である。ただし、図２においては、基板ＳＢ及び周辺回路ＣＵＡ等の絶縁層５０下方の構造および上層配線等が省略されている。
【0023】
図３は、実施形態１にかかる半導体記憶装置１の横断面図である。具体的には、図３は半導体記憶装置１が備える複数のワード線ＷＬのうち、階段領域ＳＲの図２（ｃ）の位置でコンタクトＣＣに接続されるワード線ＷＬの高さ位置での横方向の断面図である。図３（ａ）はメモリ領域ＭＲの横断面図であり、図３（ｂ）は貫通コンタクト領域ＴＰ近傍の横断面図であり、図３（ｃ）は階段領域ＳＲの横断面図である。
【0024】
図２（ａ）～（ｃ）及び図３（ａ）～（ｃ）に示すように、半導体記憶装置１は、例えばソース線ＳＬ上に配置される積層体ＬＭａ，ＬＭｂ、積層体ＬＭａ，ＬＭｂを覆う絶縁層５３、及び絶縁層５３を覆う絶縁層５４を備える。ソース線ＳＬは例えばポリシリコン層等である。
【0025】
第１の積層体としての積層体ＬＭａ，ＬＭｂは、第１の導電層としてのワード線ＷＬと、第１の絶縁層としての絶縁層ＯＬとが交互に複数積層された構成を有する。積層体ＬＭａはソース線ＳＬ上に配置される。積層体ＬＭｂは、接合層ＪＬを介して積層体ＬＭａ上に配置されている。ワード線ＷＬは、例えばタングステン層またはモリブデン層等である。絶縁層ＯＬ及び接合層ＪＬは、例えばＳｉＯ２層等である。
【0026】
なお、図２（ａ）～（ｃ）の例では、積層体ＬＭａ，ＬＭｂはそれぞれ７層のワード線ＷＬを有するが、ワード線ＷＬの層数は任意である。また、積層体ＬＭａは最下層のワード線ＷＬの下方に選択ゲート線（不図示）を配置して構成されてもよく、積層体ＬＭｂは最上層のワード線ＷＬの上方に選択ゲート線（不図示）を配置して構成されてもよい。
【0027】
積層体ＬＭａ，ＬＭｂは、メモリセルＭＣが３次元に複数配置されたメモリ領域ＭＲと、各層のワード線ＷＬが階段状となった階段領域ＳＲとを備える。また、積層体ＬＭａ，ＬＭｂは、周辺回路ＣＵＡに接続されるコンタクトＣ４が配置された貫通コンタクト領域ＴＰを取り囲んでいる。
【0028】
積層体ＬＭａ，ＬＭｂは、Ｘ方向に延びるコンタクトＬＩによって、貫通コンタクト領域ＴＰを含んだ状態で分割されている。Ｙ方向に複数配置されたコンタクトＬＩにより、メモリ領域ＭＲ、貫通コンタクト領域ＴＰ、及び階段領域ＳＲは、ブロックと呼ばれる複数の領域に区画される。
【0029】
第２の板状部としてのコンタクトＬＩは、絶縁層５３、積層体ＬＭａ，ＬＭｂ、及び接合層ＪＬを、積層体ＬＭａ，ＬＭｂの積層方向に貫通してソース線ＳＬに到達する。個々のコンタクトＬＩは、コンタクトＬＩの側壁を覆う絶縁層５２を有する。絶縁層５２の内側には導電層２０が充填されている。絶縁層５２は例えばＳｉＯ２層等である。導電層２０は例えばポリシリコン層またはタングステン層等である。コンタクトＬＩの導電層２０は、絶縁層５４を貫通するプラグＶ０を介して上層配線と接続される。
【0030】
個々のコンタクトＬＩが、プラグＶ０に接続する導電層２０を有し、ソース線ＳＬ上に配置されることで、コンタクトＬＩは例えばソース線コンタクトとして機能する。ただし、コンタクトＬＩの代わりにＳｉＯ２層等の絶縁層で充填された板状の構造物が、積層体ＬＭａ，ＬＭｂをＹ方向に分割していてもよい。
【0031】
また、積層体ＬＭｂのメモリ領域ＭＲには、最上層のワード線ＷＬよりも上方をＸ方向に延びる絶縁部材（不図示）が配置されている。絶縁部材は、コンタクトＬＩにより区画された各ブロック内をＹ方向に並ぶピラーＰＬのうち、例えば中央のピラーＰＬの上部に、それらのピラーＰＬと交差するように配置される。絶縁部材により、Ｙ方向に隣接する選択ゲート線（不図示）が積層体ＬＭｂの上方に形成される。絶縁部材は、例えば最上層のワード線ＷＬより上方の導電層を選択ゲート線のパターンに区画している。
【0032】
図２（ａ）及び図３（ａ）に示すように、メモリ領域ＭＲにおいては、２つのコンタクトＬＩ間の積層体ＬＭａ，ＬＭｂに、複数のピラーＰＬがマトリクス状に配置されている。個々のピラーＰＬは、絶縁層５３の下部から、積層体ＬＭａ，ＬＭｂ及び接合層ＪＬを積層体ＬＭａ，ＬＭｂの積層方向に貫通し、ソース線ＳＬに到達している。
【0033】
第１の柱状部としてのピラーＰＬは、積層体ＬＭａを貫通するピラーＰＬａと、積層体ＬＭｂを貫通するピラーＰＬｂとが、接合層ＪＬの高さ位置で接合された形状を有する。ピラーＰＬａ，ＰＬｂは、例えば上面の径に比べて底面の径が狭いテーパ形状、または上面と底面との間の所定の高さ位置で径が広がったボーイング形状等を有することがある。
【0034】
個々のピラーＰＬは、接合層ＪＬ中の接合部分に台座ＰＤを有する。台座ＰＤは、積層体ＬＭａに配置されるピラーＰＬａの上面よりも大きな径を有する。また、個々のピラーＰＬは、ピラーＰＬｂ上端部にキャップ層ＣＰを有する。キャップ層ＣＰは、後述するピラーＰＬのコア層ＣＲの外径程度の径を有し、ピラーＰＬの少なくとも一部の上面を覆っている。
【0035】
ピラーＰＬａ，ＰＬｂ及び台座ＰＤは、これらの外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを有する。チャネル層ＣＮは、ピラーＰＬａの底部にも配置されてソース線ＳＬに接続されるとともに、上記のキャップ層ＣＰに接続される。メモリ層ＭＥは、ピラーＰＬａ，ＰＬｂ及び台座ＰＤの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮが積層された層である。
【0036】
ブロック絶縁層ＢＫ、トンネル絶縁層ＴＮ、コア層ＣＲは、例えばＳｉＯ２層等である。電荷蓄積層ＣＴは例えばＳｉＮ層等である。チャネル層ＣＮ及びキャップ層ＣＰは、例えばアモルファスシリコン層またはポリシリコン層等である。
【0037】
ピラーＰＬのキャップ層ＣＰは、絶縁層５３，５４を貫通するプラグＣＨを介してビット線等の上層配線と接続される。個々のピラーＰＬが、メモリ層ＭＥとチャネル層ＣＮとを有することにより、ピラーＰＬとワード線ＷＬとのそれぞれの交差部に複数のメモリセルＭＣが形成される。
【0038】
ただし、２つのコンタクトＬＩ間に５つ並んだピラーＰＬのうち、例えば中央のピラーＰＬのように、上述の絶縁部材が上部に配置されたピラーＰＬはプラグＣＨを有さない。このようなピラーＰＬは、複数のピラーＰＬの規則的な配列を維持するために配置される。それらの側面にメモリセルは形成されないか、それらのメモリセルの機能は有効ではない。
【0039】
図２（ｂ）及び図３（ｂ）に示すように、貫通コンタクト領域ＴＰは、周囲を積層体ＬＭａ，ＬＭｂに囲まれ、積層体ＬＭａ，ＬＭｂが有するワード線ＷＬの代わりに、絶縁層ＮＬを有する積層体ＬＭａｒ，ＬＭｂｒを備える。
【0040】
すなわち、第２の積層体としての積層体ＬＭａｒ，ＬＭｂｒは、絶縁層ＯＬと、第２の絶縁層としての絶縁層ＮＬとが交互に複数積層された構成を有する。絶縁層ＮＬは例えばＳｉＮ層等である。
【0041】
積層体ＬＭａｒ，ＬＭｂｒをそれぞれ構成する絶縁層ＮＬの層数および高さ位置は、例えば積層体ＬＭａ，ＬＭｂをそれぞれ構成するワード線ＷＬの層数および高さ位置と等しい。積層体ＬＭａｒ，ＬＭｂｒをそれぞれ構成する絶縁層ＯＬの層数および高さ位置は、例えば積層体ＬＭａ，ＬＭｂをそれぞれ構成する絶縁層ＯＬの層数および高さ位置と等しい。積層体ＬＭａｒ，ＬＭｂｒ間には、積層体ＬＭａ，ＬＭｂ間の接合層ＪＬと等しい高さ位置に接合層ＪＬが介在される。
【0042】
貫通コンタクト領域ＴＰには、絶縁層５３、積層体ＬＭａｒ，ＬＭｂｒ、接合層ＪＬ、及びソース線ＳＬを積層方向に貫通し、基板ＳＢ上の周辺回路ＣＵＡに含まれるトランジスタＴＲ（図１参照）等に電気的に接続されるコンタクトＣ４が配置される。
【0043】
コンタクトＣ４は、コンタクトＣ４の側壁を覆う絶縁層５５と、絶縁層５５の内側に充填される導電層３０とを有する。絶縁層５５は例えばＳｉＯ２層等である。導電層３０は例えばタングステン層等である。コンタクトＣ４の導電層３０は、絶縁層５４を貫通するプラグＶ０を介して上層配線と接続される。
【0044】
積層体ＬＭａｒ，ＬＭｂｒは主に絶縁層ＮＬ，ＯＬで構成されるため、積層体ＬＭａｒ，ＬＭｂｒを貫通させてコンタクトＣ４を配置しても、貫通コンタクト領域ＴＰの周囲を囲む積層体ＬＭａ，ＬＭｂのワード線ＷＬとの導通およびリーク電流の発生等を抑制することができる。
【0045】
また、図２（ｂ）及び図３（ｂ）では簡略化されているが、貫通コンタクト領域ＴＰ内には複数のコンタクトＣ４（図１参照）を並べて配置することがある。そのような場合でも、複数のコンタクトＣ４間に絶縁層ＮＬ，ＯＬで構成される積層体ＬＭａｒ，ＬＭｂｒが配置されることで、複数のコンタクトＣ４同士における導通およびリーク電流の発生等を抑制することができる。
【0046】
コンタクトＣ４は導電層３０の周囲に絶縁層５５のライナを有するため、ワード線ＷＬ及び複数のコンタクトＣ４間での導通およびリーク電流の発生が更に抑えられる。
【0047】
貫通コンタクト領域ＴＰのＹ方向両側には、Ｘ方向に延びる板状部ＢＲが積層体ＬＭａｒ，ＬＭｂｒに接して配置されている。つまり、貫通コンタクト領域ＴＰの周囲を囲む積層体ＬＭａ，ＬＭｂは、少なくともＹ方向において、板状部ＢＲによって積層体ＬＭａｒ，ＬＭｂｒと隔てられている。
【0048】
第１の板状部としての板状部ＢＲは、絶縁層５３、積層体ＬＭａ，ＬＭｂ及び積層体ＬＭａｒ，ＬＭｂｒとの境界部分、並びに接合層ＪＬを、積層体ＬＭａ，ＬＭｂの積層方向に貫通してソース線ＳＬに到達する。板状部ＢＲの内部は例えば絶縁層で充填されている。後述するように、板状部ＢＲは、半導体記憶装置１の製造工程にて実施される絶縁層ＮＬからワード線ＷＬへの置き換えを、貫通コンタクト領域ＴＰ内において阻害する。
【0049】
貫通コンタクト領域ＴＰを含む周辺の領域には、複数の柱状部ＨＲ，ＨＲｐがマトリクス状に配置されている。
【0050】
第２の柱状部としての柱状部ＨＲは、少なくともコンタクトＬＩに隣接して配置される。つまり、コンタクトＬＩと板状部ＢＲとに沿ってＹ方向に並ぶ複数の柱状部ＨＲ，ＨＲｐの配列のうち、最もコンタクトＬＩ寄りの１列が柱状部ＨＲとなっている。
【0051】
柱状部ＨＲは、絶縁層５３の下部から、積層体ＬＭａ，ＬＭｂ及び接合層ＪＬを積層体ＬＭａ，ＬＭｂの積層方向に貫通し、ソース線ＳＬに到達する。
【0052】
より具体的には、柱状部ＨＲは、積層体ＬＭａを貫通する柱状部ＨＲａと、積層体ＬＭｂを貫通する柱状部ＨＲｂとが、接合層ＪＬの高さ位置で接合された形状を有する。柱状部ＨＲｂの上端は、絶縁層５３の下部に突出している。柱状部ＨＲａ，ＨＲｂは、例えば上面の径に比べて底面の径が狭いテーパ形状、または上面と底面との間の所定の高さ位置で径が広がったボーイング形状等を有することがある。
【0053】
個々の柱状部ＨＲは、接合層ＪＬ中の接合部分に台座ＰＤｒを有する。台座ＰＤｒは、積層体ＬＭａに配置される柱状部ＨＲａの上面よりも大きな径を有する。
【0054】
柱状部ＨＲａ，ＨＲｂ及び台座ＰＤｒには絶縁材料としての絶縁層が充填されている。絶縁層は例えばＳｉＯ２層等である。
【0055】
第３の柱状部としての柱状部ＨＲｐは、少なくとも板状部ＢＲに隣接して配置される。つまり、コンタクトＬＩと板状部ＢＲとに沿ってＹ方向に並ぶ複数の柱状部ＨＲ，ＨＲｐの配列のうち、最も板状部ＢＲ寄りの１列が柱状部ＨＲｐとなっている。
【0056】
コンタクトＬＩと板状部ＢＲとに沿ってＹ方向に並ぶ複数の柱状部ＨＲ，ＨＲｐの配列のうち、最もコンタクトＬＩ寄りの１列を除く他の配列が柱状部ＨＲｐであってもよい。柱状部ＨＲｐが、２つの板状部ＢＲに挟まれた領域に配置されていてもよい。
【0057】
柱状部ＨＲｐは、絶縁層５３の下部から、積層体ＬＭａ，ＬＭｂ及び接合層ＪＬを積層体ＬＭａ，ＬＭｂの積層方向に貫通し、ソース線ＳＬに到達する。２つの板状部ＢＲ間に配置された柱状部ＨＲｐが、積層体ＬＭａ，ＬＭｂ及び積層体ＬＭａｒ，ＬＭｂｒの境界部、または積層体ＬＭａｒ，ＬＭｂｒ内を、積層体ＬＭａｒ，ＬＭｂｒの積層方向に延びていてもよい。
【0058】
より具体的には、柱状部ＨＲｐは、積層体ＬＭａ等を貫通する柱状部ＨＲｐａと、積層体ＬＭｂ等を貫通する柱状部ＨＲｐｂとが、接合層ＪＬの高さ位置で接合された形状を有する。柱状部ＨＲｐｂの上端は、絶縁層５３の下部に突出している。柱状部ＨＲｐａ，ＨＲｐｂは、例えば上面の径に比べて底面の径が狭いテーパ形状、または上面と底面との間の所定の高さ位置で径が広がったボーイング形状等を有することがある。
【0059】
個々の柱状部ＨＲｐは、接合層ＪＬ中の接合部分に台座ＰＤｐを有する。台座ＰＤｐは、積層体ＬＭａ等に配置される柱状部ＨＲｐａの上面よりも大きな径を有する。
【0060】
柱状部ＨＲｐａ，ＨＲｐｂ及び台座ＰＤｐは、これらの外周側から順に、ダミー層ＭＥｄ，ＣＮｄ，ＣＲｄを有する。ダミー層ＣＮｄは、柱状部ＨＲｐａの底部にも配置されていてもよい。ダミー層ＭＥｄは、柱状部ＨＲｐａ，ＨＲｐｂ及び台座ＰＤｐの外周側から順に、ダミー層ＢＫｄ，ＣＴｄ，ＴＮｄが積層された層である。
【0061】
ダミー層ＭＥに含まれるダミー層ＢＫｄ，ＣＴｄ，ＴＮｄは、例えばピラーＰＬのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮにそれぞれ対応しており、ピラーＰＬのこれらの層と同様、例えば第２の材料としてのＳｉＯ２／ＳｉＮ／ＳｉＯ２等を主成分とする。
【0062】
ダミー層ＣＲｄは、ピラーＰＬのコア層ＣＲと対応しており、コア層ＣＲと同様、例えばＳｉＯ２等を主成分とする。
【0063】
ダミー層ＣＮｄは、ピラーＰＬのチャネル層ＣＮと対応しており、チャネル層ＣＮと同様、例えば第１の材料としてのアモルファスシリコン及び第１の材料としてのポリシリコン等の少なくともいずれかを主成分とする。つまり、ダミー層ＣＮｄは、例えばアモルファスシリコン層であってもよく、ポリシリコン層であってもよく、これらの材料が混在した層であってもよい。
【0064】
ダミー層ＣＮｄは、例えば柱状部ＨＲに充填される絶縁層よりも紫外光の遮蔽効果が高い。より具体的には、例えばダミー層ＣＮｄの主成分であるアモルファスシリコン及びポリシリコン等は紫外光を吸収する特性を有する。これにより、ダミー層ＣＮｄが紫外光に対する遮蔽効果を有することとなる。
【0065】
本明細書において、遮蔽とは、紫外光を完全に遮る場合の他、紫外光を所定の光量まで減衰させることを指す。また、本明細書において、紫外光は、広義には、例えば１００ｎｍ以上４００ｎｍ以下の波長の光を指し、狭義には、例えば遠紫外光（ＤＵＶ：Ｄｅｅｐ Ｕｌｔｒａ Ｖｉｏｌｅｔ）である２００ｎｍ以上３００ｎｍ以下の波長の光を指す。
【0066】
柱状部ＨＲ，ＨＲｐは、後述する半導体記憶装置１の製造工程で、板状部ＢＲを挟む２つのコンタクトＬＩ間において、製造途中の半導体記憶装置１が備える積層構造を支持する。
【0067】
次に、階段領域ＳＲの詳細構成について説明する。
【0068】
上述のように、階段領域ＳＲは、Ｘ方向においてメモリ領域ＭＲと隣接し、メモリ領域ＭＲへと向かって昇段していく階段部分を有する。このため、階段領域ＳＲの断面構造はＸ方向位置によって異なる。メモリ領域ＭＲから最も遠い位置では、ソース線ＳＬ上には積層体ＬＭａの最下層のワード線ＷＬ及び絶縁層ＯＬが配置される。メモリ領域ＭＲに近付くにつれ、ソース線ＳＬ上の積層体ＬＭａはより多くの層を有することとなり、更には、接合層ＪＬを介して積層体ＬＭｂの各層が配置されていき、最もメモリ領域ＭＲに近い位置では、積層体ＬＭｂの最上層のワード線ＷＬ及び絶縁層ＯＬまでが配置されることとなる。
【0069】
図２（ｃ）及び図３（ｃ）には、下から３段目の階段部分が示されている。３段目の階段部分は、最下層の絶縁層ＯＬを除き、３組のワード線ＷＬ及び絶縁層ＯＬで構成される。また、図２（ｃ）のＹ方向片側には、Ｘ方向の両側およびＹ方向の一方側において擂り鉢状に形成された階段領域ＳＲのＹ方向側の階段部分の断面が示されている。これらの構成の上層には絶縁層５１が配置されている。このように、階段領域ＳＲの各段は、メモリ領域ＭＲにおける積層体ＬＭｂの上面の高さと略同じ高さになるよう、絶縁層５１で覆われている。絶縁層５１上には絶縁層５３が配置され、絶縁層５３上には絶縁層５４が配置される。
【0070】
３段目の階段部分において最上層となる下から３番目のワード線ＷＬには、そのワード線ＷＬ上の絶縁層ＯＬ、絶縁層５１，５３を貫通するコンタクトＣＣが接続されている。コンタクトＣＣは、絶縁層５４を貫通するプラグＶ０を介して上層配線と接続される。このように、階段領域ＳＲには、高さ方向に並ぶメモリセルＭＣにそれぞれ接続されるワード線ＷＬが階段状に引き出され、階段領域ＳＲの各段に配置されるコンタクトＣＣに接続される。
【0071】
コンタクトＣＣの周囲には、絶縁層５１及び積層体ＬＭａ，ＬＭｂを貫通する複数の柱状部ＨＲが、マトリクス状に配置されている。図２（ｃ）の位置においては、個々の柱状部ＨＲは、絶縁層５３の下部から積層体ＬＭａの３段目の階段部分を貫通し、ソース線ＳＬに到達している。
【0072】
階段領域ＳＲに配置される柱状部ＨＲは、ＳｉＯ２層等の絶縁材料としての絶縁層がそれぞれ充填された柱状部ＨＲａと柱状部ＨＲｂと台座ＰＤｒとを備え、貫通コンタクト領域ＴＰの周辺に配置される柱状部ＨＲと同様の構成および形状等を有する。
【0073】
【0074】
図４～図１９及び図２１は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一例を示す断面図である。図２０及び図２２は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一例を示す横断面図である。
【0075】
図４～図２２の同一図番における（ａ）（ｂ）は、同じ処理工程中の異なる断面を示す。図４～図１９及び図２１の（ａ）は図２（ａ）の部位に相当し、（ｂ）は図２（ｂ）の部位に相当する。図２０及び図２２の（ａ）は図３（ａ）の部位に相当し、（ｂ）は図３（ｂ）の部位に相当する。
【0076】
以下、基板ＳＢ上にトランジスタＴＲを含む周辺回路ＣＵＡを形成し、周辺回路ＣＵＡを絶縁層５０で覆った後の状態から説明を開始する。
【0077】
図４（ａ）（ｂ）に示すように、絶縁層５０上にソース線ＳＬを形成し、ソース線ＳＬ上に、絶縁層ＮＬと絶縁層ＯＬとが交互に複数積層された積層体ＬＭａｓを形成する。犠牲層としての絶縁層ＮＬは、例えばＳｉＮ層等であり、後に導電材料と置き換えられてワード線ＷＬとなる。積層体ＬＭａｓ上には接合層ＪＬを形成する。
【0078】
なお、このとき階段領域（不図示）では、階段状構造全体のうち、積層体ＬＭａｓから構成される下方の階段部分が形成される。下方の階段部分の段差部分には、例えば接合層ＪＬの上面の高さまで絶縁層５１が形成される。
【0079】
図５（ａ）に示すように、積層体ＬＭａｓに、接合層ＪＬ及び積層体ＬＭａｓを貫通してソース線ＳＬに到達し、上端が拡径されたメモリホールを形成し、メモリホール内にアモルファスシリコン層等の犠牲層を充填する。これにより、メモリホール上端の拡径された部分に台座ＰＤｓを有するピラーＰＬａｓが形成される。
【0080】
図５（ｂ）に示すように、積層体ＬＭａｓに、接合層ＪＬ及び積層体ＬＭａｓを貫通してソース線ＳＬに到達し、上端が拡径されたホールを形成し、ホール内にアモルファスシリコン層等の犠牲層を充填する。これにより、ホール上端の拡径された部分に台座ＰＤｓを有する柱状部ＨＲａｓが形成される。このとき、図示しない階段領域においても、同様に柱状部ＨＲａｓが形成される。
【0081】
図６（ａ）（ｂ）に示すように、各部の上層に絶縁層ＮＬと絶縁層ＯＬとが交互に複数積層された積層体ＬＭｂｓを形成する。つまり、図６（ａ）（ｂ）に示す部位では、接合層ＪＬを介して積層体ＬＭａｓ上に積層体ＬＭｂｓが形成される。
【0082】
また、図示しない階段領域においては、積層体ＬＭｂｓを加工して、積層体ＬＭａｓに形成された階段部分を含む階段領域の全体が形成される。階段領域の段差部分には、例えば積層体ＬＭｂｓの上面の高さまで絶縁層５１が形成される。
【0083】
その後、図６（ａ）（ｂ）、及び階段領域（不図示）の各部を覆う絶縁層５３が形成される。つまり、図６（ａ）（ｂ）に示す部位では積層体ＬＭｂｓ上に絶縁層５３が形成される。階段領域（不図示）では絶縁層５１上に絶縁層５３が形成される。
【0084】
図７（ａ）に示すように、絶縁層５３及び積層体ＬＭｂを貫通して接合層ＪＬの各々の台座ＰＤｓに接続されるメモリホールＭＨｂを形成する。
【0085】
ピラーＰＬａｓの上面には、積層体ＬＭａｓ内のピラーＰＬａｓより径が大きい台座ＰＤｓが配されている。これにより、積層体ＬＭｂｓにメモリホールＭＨｂを形成する際、ピラーＰＬａｓの配置位置とメモリホールＭＨｂの配置位置とが、合わせずれ等により上下で完全に一致しなくとも、メモリホールＭＨｂとピラーＰＬａｓとを、台座ＰＤｓを介して接続することができる。
【0086】
図７（ｂ）に示すように、絶縁層５３及び積層体ＬＭｂを貫通して柱状部ＨＲａｓの各々の台座ＰＤｓに接続されるホールＨＬｂを形成する。このとき、図示しない階段領域においても同様にホールＨＬｂが形成される。
【0087】
柱状部ＨＲａｓの上面には、積層体ＬＭａｓ内の柱状部ＨＲａｓより径が大きい台座ＰＤｓが配されている。これにより、積層体ＬＭｂｓにホールＨＬｂを形成する際、柱状部ＨＲａｓの配置位置とホールＨＬｂの配置位置とが、合わせずれ等により上下で完全に一致しなくとも、ホールＨＬｂと柱状部ＨＲａｓとを、台座ＰＤｓを介して接続することができる。
【0088】
図８（ａ）に示すように、メモリホールＭＨｂを介してピラーＰＬａｓの犠牲層が除去されて、積層体ＬＭｂｓ、接合層ＪＬ、及び積層体ＬＭａｓを貫通してソース線ＳＬに到達するメモリホールＭＨが形成される。
【0089】
図８（ｂ）に示すように、ホールＨＬｂを介して柱状部ＨＲａｓの犠牲層が除去される。これにより、積層体ＬＭｂｓ、接合層ＪＬ、及び積層体ＬＭａｓを貫通してソース線ＳＬに到達するホールＨＬが形成される。このとき、図示しない階段領域においても同様にホールＨＬが形成される。
【0090】
図９（ａ）（ｂ）に示すように、メモリホールＭＨ及び一部のホールＨＬをマスク膜６１等で保護する。
【0091】
図９（ｂ）において、マスク膜６１で保護された一部のホールＨＬは後に柱状部ＨＲｐとなるホールＨＬである。すなわち、図９（ｂ）の部位では、例えば後にコンタクトＬＩと隣接することとなる位置に配置されたホールＨＬを除き、ホールＨＬがマスク膜６１で覆われる。
【0092】
図９（ｂ）に示すように、マスク膜６１で保護されていないホールＨＬ内に絶縁層を充填して中央部に台座ＰＤｒを有する柱状部ＨＲを形成する。このとき、図示しない階段領域においても同様に柱状部ＨＲが形成される。
【0093】
その後、マスク膜６１が除去される。
【0094】
図１０（ａ）に示すように、ピラーＰＬａ，ＰＬｂを積層体ＬＭａｓ，ＬＭｂｓに形成する。すなわち、メモリホールＭＨの外周側から順に、ＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層等のメモリ層ＭＥ、アモルファスシリコン層またはポリシリコン層等のチャネル層ＣＮ、及びＳｉＯ２層等のコア層ＣＲを形成する。チャネル層ＣＮはメモリホールＭＨの底部にも形成する。これにより、中央部に台座ＰＤを有するピラーＰＬａ，ＰＬｂが形成される。
【0095】
図１０（ｂ）に示すように、柱状部ＨＲｐを積層体ＬＭａｓ，ＬＭｂｓ等に形成する。すなわち、絶縁層が充填されずに残ったホールＨＬの外周側から順に、ＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層等のダミー層ＭＥｄ、アモルファスシリコン層またはポリシリコン層等のダミー層ＣＮｄ、及びＳｉＯ２層等のダミー層ＣＲｄを形成する。ダミー層ＣＮｄはホールＨＬの底部にも形成されてもよい。これにより、中央部に台座ＰＤｐを有する柱状部ＨＲｐが形成される。
【0096】
なお、ピラーＰＬａ，ＰＬｂ内に形成されるチャネル層ＣＮ、及び柱状部ＨＲｐ内に形成されるダミー層ＣＮｄは、例えば形成当初はアモルファスシリコンを主成分とする層であってよい。また、その後の各種工程に含まれる熱処理等によって変性を受けることにより、完成品となった半導体記憶装置１においては、チャネル層ＣＮ及びダミー層ＣＮｄに含まれるアモルファスシリコンの一部または全部がポリシリコンとなっていてもよい。
【0097】
【0098】
図１１（ａ）に示すように、絶縁層５３の上面に露出したピラーＰＬｂの少なくともコア層ＣＲの上端をエッチバックして、ピラーＰＬｂの上端部にホールＨＬｃを形成する。このとき、図１１（ｂ）に示す部位では柱状部ＨＲ，ＨＲｐの上端が、図示しない階段領域では柱状部ＨＲの上端が、それぞれエッチバックされないようにする。
【0099】
例えば、ピラーＰＬａ，ＰＬｂの形成時にメモリホールＭＨ内に充填したメモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲは、柱状部ＨＲの上面が露出した絶縁層５３上にも形成される。このため、例えばコア層ＣＲのみを選択的にエッチバックすることで、絶縁層５３の上面はチャネル層ＣＮがエッチストッパ層となって保護され、絶縁層５３の上面に露出したピラーＰＬｂのコア層ＣＲが除去される。
【0100】
一方、柱状部ＨＲでは、柱状部ＨＲの上面もチャネル層ＣＮ等で覆われているため、柱状部ＨＲの上端が除去されるのが抑制される。ピラーＰＬｂと同様、絶縁層５３の上面に上端部が露出した柱状部ＨＲｐは別途、マスク材等で保護してもよい。
【0101】
図１２（ａ）に示すように、ピラーＰＬｂ上端部のメモリ層ＭＥ及びチャネルＣＮ層で囲まれたホールＨＬｃ内に、アモルファスシリコン層またはポリシリコン層等を充填して、少なくともコア層ＣＲの外径程度の径を有するキャップ層ＣＰを形成する。キャップ層ＣＰを囲むチャネルＣＮ層とキャップ層ＣＰとが実質的に一体化することで、キャップ層ＣＰがチャネル層ＣＮの外径程度を有するように見える状態となってもよい。これにより、上端部にキャップ層ＣＰを有するピラーＰＬが形成される。
【0102】
図１３（ａ）（ｂ）に示すように、絶縁層５３の全面をエッチバックして絶縁層５３を薄膜化する。このとき、図１３（ａ）に示すように、ピラーＰＬ上端部のキャップ層ＣＰの上部もエッチバックされる。また、図１３（ｂ）に示すように、柱状部ＨＲ，ＨＲｐの上部もエッチバックされる。図示しない階段領域の柱状部ＨＲ上部も同様にエッチバックされる。
【0103】
図１４（ａ）（ｂ）に示すように、再度、絶縁層５３を成膜し、図１４（ａ）（ｂ）の各部および図示しない階段領域の全体を絶縁層５３で覆う。これにより、ピラーＰＬのキャップ層ＣＰが絶縁層５３の下部に配置され、柱状部ＨＲ，ＨＲｐの上端部が絶縁層５３の下部に配置された状態となる。
【0104】
図１４（ａ）（ｂ）に示すように、絶縁層５３、積層体ＬＭｂｓ、接合層ＪＬ、及び積層体ＬＭａｓを貫通し、ソース線ＳＬに到達するスリットＳＴを形成する。スリットＳＴは、例えば図１４（ａ）のメモリ領域ＭＲに対応する領域、図１４（ｂ）の貫通コンタクト領域ＴＰが形成されることとなる領域近傍、及び階段領域に対応する領域（不図示）に亘り、Ｘ方向に延伸して形成される。
【0105】
図１４（ｂ）に示すように、スリットＳＴの形成と並行して、絶縁層５３、積層体ＬＭｂｓ、接合層ＪＬ、及び積層体ＬＭａｓを貫通し、ソース線ＳＬに到達するスリットＳＴｂを形成する。スリットＳＴｂは、貫通コンタクト領域ＴＰが形成されることとなる領域近傍に、局所的に形成される。
【0106】
スリットＳＴは、後に絶縁層ＮＬのワード線ＷＬへの置き換えに使用され、その後、積層体ＬＭａｓ，ＬＭｂｓを分断するコンタクトＬＩとなる。スリットＳＬｂは、後に貫通コンタクト領域ＴＰの形成に使用され、その後、貫通コンタクト領域ＴＰの近傍に配置される板状部ＢＲとなる。
【0107】
図１５（ｂ）に示すように、スリットＳＴｂを貫通コンタクト領域ＴＰの形成に使用するため、スリットＳＴｂの側壁にＳｉＯ２層等の絶縁層５６を形成する。
【0108】
図１５（ａ）（ｂ）に示すように、このとき、スリットＳＴの側壁にも絶縁層５６が形成される。ただし、スリットＳＴを絶縁層ＮＬのワード線ＷＬへの置き換えに使用するために、スリットＳＴの側壁の絶縁層５６は次のように除去される。
【0109】
図１６（ａ）（ｂ）に示すように、各部全体を覆うネガレジスト膜６２を形成する。ネガレジスト膜６２は、各部の上面を覆うとともに、スリットＳＴ，ＳＴｂ内にも充填される。ネガレジスト膜６２の場合、ＤＵＶ等の紫外光が当たって感光したところ以外が現像によって除去される。
【0110】
図１６（ｂ）に示すように、スリットＳＴｂ内のネガレジスト膜６２を残すため、スリットＳＴｂの上方からＤＵＶ等の紫外光を照射し、スリットＳＴｂ内およびスリットＳＴｂ上のネガレジスト膜６２を感光させる。
【0111】
このとき、スリットＳＴｂへ向けて照射した紫外光には、スリットＳＴｂ及び周囲の構造物等において回折および干渉等が発生する場合がある。このため、紫外光が例えばスリットＳＴ側へと回り込み、スリットＳＴ内に充填されたネガレジスト膜６２も感光させる場合がある。このように、意図しない領域のネガレジスト膜６２が感光されることを偽解像と呼ぶ。
【0112】
しかし、スリットＳＴｂに隣接して配置される柱状部ＨＲｐは、紫外光を吸収する効果の高いダミー層ＣＮｄを有する。このため、例えばスリットＳＴ側へと向かう紫外光が、柱状部ＨＲｐによって遮蔽され、スリットＳＴ内に充填されたネガレジスト膜６２に偽解像が発生するのが抑制される。
【0113】
図１７（ａ）（ｂ）に示すように、各部全体を覆うネガレジスト膜６２を現像すると、スリットＳＴｂ内およびスリットＳＴｂ上のネガレジスト膜６２が残り、スリットＳＴ内のネガレジスト膜６２を含め、それ以外のネガレジスト膜６２は除去される。
【0114】
図１８（ａ）（ｂ）に示すように、ネガレジスト膜６２が除去されて露出したスリットＳＴ内の絶縁層５６を除去した後、スリットＳＴｂを覆うネガレジスト膜６２を除去する。これにより、スリットＳＴｂの側壁は絶縁層５６に覆われたまま、スリットＳＴの側壁には積層体ＬＭａｓ，ＬＭｂｓの端部が露出した状態となる。
【0115】
図１９（ａ）（ｂ）及び図２０（ａ）（ｂ）に示すように、積層体ＬＭａｓ，ＬＭｂｓを貫通するスリットＳＴを介して、積層体ＬＭａｓ，ＬＭｂｓ中の絶縁層ＮＬを除去する。これにより、各絶縁層ＯＬ間にギャップが形成された積層体ＬＭａｇ，ＬＭｂｇが形成される。
【0116】
図１９（ｂ）及び図２０（ｂ）に示すように、このとき、これらの領域では、側壁に絶縁層５６を有するスリットＳＴｂによって、スリットＳＴから流入した絶縁層ＮＬを除去する薬液等が、スリットＳＴｂに挟まれた領域内に流入するのが阻害される。そして、この薬液等がスリットＳＴｂの端部を迂回して（Ｘ方向側から）スリットＳＴｂの端部から遠方の上記領域内まで流入する前に処理を停止することで、２つのスリットＳＴｂ間の領域では絶縁層ＮＬが除去されずに残る。
【0117】
【0118】
またこのとき、ギャップを有する脆弱な構造物である積層体ＬＭａｇ，ＬＭｂｇを、図１９（ａ）に示す位置ではピラーＰＬが支持し、図１９（ｂ）に示す位置では柱状部ＨＲ，ＨＲｐが支持し、図示しない階段領域では柱状部ＨＲが支持する。
【0119】
図２１（ａ）（ｂ）及び図２２（ａ）（ｂ）に示すように、積層体ＬＭａｇ，ＬＭｂｇを貫通するスリットＳＴを介して、積層体ＬＭａｇ，ＬＭｂｇ中のギャップに、タングステンまたはモリブデン等の導電材料を充填する。これにより、各絶縁層ＯＬ間にワード線ＷＬが形成された積層体ＬＭａ，ＬＭｂが形成される。
【0120】
図２１（ｂ）及び図２２（ｂ）に示すように、このときにも、タングステン層等の導電層を堆積させるガスの貫通コンタクト領域ＴＰへの流入が、スリットＳＴｂにより阻害される。これにより、貫通コンタクト領域ＴＰ内の絶縁層ＮＬを有する積層体ＬＭａｒ，ＬＭｂｒの状態が保たれる。
【0121】
【0122】
この後、積層体ＬＭｂに上述の絶縁部材（不図示）を形成する。絶縁部材は、例えば積層体ＬＭｂ（の更に上層の導電層および絶縁層）を途中まで貫通する溝を形成し、その溝内に絶縁層を充填することで形成される。なお、絶縁部材を形成するための溝は、上述のスリットＳＴ，ＳＴｂと並行して形成されてもよく、溝内には、スリットＳＴ，ＳＴｂに関わる処理の前に絶縁層が充填されて、絶縁部材が形成されてもよい。
【0123】
また、スリットＳＴｂ内を絶縁層で充填して板状部ＢＲを形成する。また、スリットＳＴの側壁に絶縁層５２を形成し、その内側に導電層２０を充填してコンタクトＬＩを形成する。
【0124】
また、絶縁層５３，５１を貫通し、階段領域ＳＲ各段の最上層のワード線ＷＬに到達するコンタクトＣＣを形成する。また、絶縁層５３、積層体ＬＭａｒ，ＬＭｂｒ、及びソース線ＳＬを貫通し、周辺回路ＣＵＡのトランジスタＴＲ等と電気的に接続されるコンタクトＣ４を形成する。
【0125】
また、絶縁層５３を覆う絶縁層５４を形成した後、絶縁層５４，５３を貫通してピラーＰＬのキャップ層ＣＰに接続するプラグＣＨと、絶縁層５４を貫通してそれぞれのコンタクトＬＩ，ＣＣ，Ｃ４に接続するプラグＶ０と、を形成する。また、これらのプラグＣＨ，Ｖ０に接続する上層配線等を形成する。
【0126】
以上により、実施形態１の半導体記憶装置１が製造される。
【0127】
３次元不揮発性メモリ等の半導体記憶装置の製造工程において、例えば基板上に配置された周辺回路と、積層体の上方に配置された上層配線等とを接続するコンタクトを通すため、積層体の一部の領域に絶縁層を残す場合がある。積層体の一部領域のリプレースを阻害して絶縁層を残すため、一部領域の近傍に、側壁を絶縁層で覆われたスリットを形成する場合がある。
【0128】
リプレース阻害用のスリットは、例えばリプレース用のスリットと並行して形成されることがあり、この場合、例えばリプレース阻害用のスリット内部をネガレジスト膜等で保護した状態で、リプレース用のスリットの側壁から絶縁層が除去される。
【0129】
しかしながら、これら２種類のスリットは、比較的狭い領域内に近接して形成されるため、リプレース阻害用のスリット内のネガレジスト膜を感光させる際、リプレース用のスリット内のネガレジスト膜までもが偽解像によって感光されてしまう場合がある。この場合、リプレース用のスリット内にもネガレジスト膜が一部残ってしまい、スリット側壁の一部の絶縁層が除去されないままとなって、残った絶縁層の近傍の積層体内におけるワード線へのリプレースが阻害されてしまう場合がある。
【0130】
実施形態１の半導体記憶装置１によれば、板状部ＢＲに隣接する位置で積層体ＬＭａ，ＬＭｂの積層方向に延び、柱状部ＨＲ内に充填される絶縁層よりも紫外光の遮蔽効果が高いアモルファスシリコン及びポリシリコンの少なくともいずれかを含む柱状部ＨＲｐを備える。
【0131】
これにより、スリットＳＴへ向かう紫外光を吸収し、または、減衰させて、スリットＳＴ内のネガレジスト膜６２に偽解像が生じるのを抑制することができる。よって、積層体ＬＭａｓ，ＬＭｂｓの一部の領域に絶縁層ＮＬを残しつつ、他の領域の絶縁層ＮＬをより確実にワード線ＷＬに置き換えることができる。
【0132】
実施形態１の半導体記憶装置１によれば、柱状部ＨＲｐは、積層体ＬＭａ，ＬＭｂの積層方向に延び、アモルファスシリコン及びポリシリコンの少なくともいずれかを含むダミー層ＣＮｄを備える。
【0133】
これにより、例えば積層体ＬＭａ，ＬＭｂの積層方向の全体に亘って、柱状部ＨＲｐによる紫外光の遮蔽効果が高まって、より確実にスリットＳＴ内のネガレジスト膜６２に偽解像が生じるのを抑制することができる。
【0134】
実施形態１の半導体記憶装置１によれば、板状部ＢＲを両側から挟んだコンタクトＬＩの間の位置で、積層体ＬＭａ，ＬＭｂ内を積層方向に延び、絶縁層を含む柱状部ＨＲは、コンタクトＬＩに隣接して配置される。
【0135】
２つのコンタクトＬＩ間にマトリクス状に密に配置される複数の柱状部ＨＲ，ＨＲｐは、最もコンタクトＬＩ寄りの１列がコンタクトＬＩと接触してしまう場合がある。上記のように、少なくとも最もコンタクトＬＩ寄りの１列を、絶縁層が充填された柱状部ＨＲとすることで、コンタクトＬＩと柱状部ＨＲとが接触しても、半導体記憶装置１の動作に電気的な影響を与えることを抑制できる。
【0136】
なお、上述の実施形態１では、柱状部ＨＲは、例えばコンタクトＬＩに隣接して配置されることとした。しかし、例えば柱状部ＨＲｐが板状部ＢＲに隣接して配置されていれば、スリットＳＴ内のネガレジスト膜６２の偽解像を抑制する上述の効果が得られる。したがって、柱状部ＨＲが、板状部ＢＲに隣接する１列を除く他の領域に配置されていてもよい。
【0137】
つまり、最も板状部ＢＲ寄りの１列を除く、板状部ＢＲとコンタクトＬＩとに挟まれた領域のＹ方向の複数配列が柱状部ＨＲであってもよい。また、柱状部ＨＲは、２つの板状部ＢＲに挟まれた領域に配置されていてもよい。
【0138】
ただし、例えば２つの板状部ＢＲに挟まれた領域に柱状部ＨＲを配置するには、上述の図９（ｂ）に示すマスク膜６１を配置するゾーン分けを、より細かく行うこととなる。この意味において、２つの板状部ＢＲに挟まれた領域、及びその外側の板状部ＢＲに隣接する列の位置には、一貫して柱状部ＨＲｐを配置することが好ましい。
【0139】
［実施形態２］
以下、図面を参照して実施形態２について詳細に説明する。実施形態２においては、紫外光の遮蔽効果を有する柱状部の構成が、上述の実施形態１とは異なる。
以下、図面を参照して実施形態２について詳細に説明する。実施形態２においては、紫外光の遮蔽効果を有する柱状部の構成が、上述の実施形態１とは異なる。
【0140】
（半導体記憶装置の構成例）
図２３は、実施形態２にかかる半導体記憶装置２のＹ方向に沿う断面図である。図２３（ａ）はメモリ領域ＭＲの断面図であり、図２３（ｂ）は貫通コンタクト領域ＴＰ近傍の断面図であり、図２３（ｃ）は階段領域ＳＲの断面図である。
図２３は、実施形態２にかかる半導体記憶装置２のＹ方向に沿う断面図である。図２３（ａ）はメモリ領域ＭＲの断面図であり、図２３（ｂ）は貫通コンタクト領域ＴＰ近傍の断面図であり、図２３（ｃ）は階段領域ＳＲの断面図である。
【0141】
なお、実施形態２の半導体記憶装置２も、基板ＳＢ上に配置された周辺回路ＣＵＡ、及び積層体ＬＭａ，ＬＭｂの上方に配置された上層配線等を備える。ただし、図２３においては、基板ＳＢ及び周辺回路ＣＵＡ等の絶縁層５０下方の構造および上層配線等が省略されている。
【0142】
図２４は、実施形態２にかかる半導体記憶装置２の横断面図である。具体的には、図２４は半導体記憶装置２が備える複数のワード線ＷＬのうち、階段領域ＳＲの図２３（ｃ）の位置でコンタクトＣＣに接続されるワード線ＷＬの高さ位置での横方向の断面図である。図２４（ａ）はメモリ領域ＭＲの横断面図であり、図２４（ｂ）は貫通コンタクト領域ＴＰ近傍の横断面図であり、図２４（ｃ）は階段領域ＳＲの横断面図である。
【0143】
【0144】
【0145】
【0146】
柱状部ＨＲは、上述の実施形態１の半導体記憶装置１の柱状部ＨＲと同様の構成を備え、例えば２つの板状部ＢＲに挟まれた領域に配置される。つまり、柱状部ＨＲは、例えば積層体ＬＭａを貫通する柱状部ＨＲａと、絶縁層５３中に上端部が突出し、積層体ＬＭｂを貫通する柱状部ＨＲｂと、柱状部ＨＲａ及び柱状部ＨＲｂを接続する台座ＰＤｒ（図２３（ｃ）参照）とを備える。
【0147】
なお、柱状部ＨＲａ，ＨＲｂが、積層体ＬＭａ，ＬＭｂ及び積層体ＬＭａｒ，ＬＭｂｒの境界部、または積層体ＬＭａｒ，ＬＭｂｒ内を、それぞれ貫通していてもよい。
【0148】
第３の柱状部としての柱状部ＨＲｃは、コンタクトＬＩと板状部ＢＲとに挟まれた領域に配置される。このとき、コンタクトＬＩと板状部ＢＲとの間で、コンタクトＬＩと板状部ＢＲとに沿ってＹ方向に並ぶ、例えば全ての配列が柱状部ＨＲｃとなっていることが好ましい。
【0149】
柱状部ＨＲｃは、絶縁層５３の下部から、積層体ＬＭａ，ＬＭｂ及び接合層ＪＬを積層体ＬＭａ，ＬＭｂの積層方向に貫通し、ソース線ＳＬに到達する。
【0150】
より具体的には、柱状部ＨＲｃは、積層体ＬＭａを貫通する柱状部ＨＲｃａと、積層体ＬＭｂを貫通する柱状部ＨＲｃｂとが、接合層ＪＬの高さ位置で接合された形状を有する。柱状部ＨＲｃａ，ＨＲｃｂは、例えば上面の径に比べて底面の径が狭いテーパ形状、または上面と底面との間の所定の高さ位置で径が広がったボーイング形状等を有することがある。
【0151】
個々の柱状部ＨＲｃは、接合層ＪＬ中の接合部分に台座ＰＤｃを有する。台座ＰＤｃは、積層体ＬＭａに配置される柱状部ＨＲｃａの上面よりも大きな径を有する。また、個々の柱状部ＨＲｃは、柱状部ＨＲｃ上端部に配置されるキャップ層ＣＰｃを有する。キャップ層ＣＰｃは、例えばピラーＰＬのキャップ層ＣＰと同様、ピラーＰＬのコア層ＣＲの外径程度の径を有する。
【0152】
柱状部ＨＲｃａ，ＨＲｃｂ及び台座ＰＤｃには、例えばＳｉＯ２等の絶縁材料としての絶縁層が充填されている。キャップ層ＣＰｃは、ピラーＰＬのキャップ層ＣＰと対応しており、キャップ層ＣＰと同様、例えば第１の材料としてのアモルファスシリコン及び第１の材料としてのポリシリコン等の少なくともいずれかを主成分とする。つまり、キャップ層ＣＰｃは、例えばアモルファスシリコン層であってもよく、ポリシリコン層であってもよく、これらの材料が混在した層であってもよい。
【0153】
柱状部ＨＲｃの上層にあたるキャップ層ＣＰｃは、例えば柱状部ＨＲｃの下層にあたる柱状部ＨＲｃａ，ＨＲｃｂ及び台座ＰＤｃに充填される絶縁層よりも紫外光の遮蔽効果が高い。例えばキャップ層ＣＰｃの主成分であるアモルファスシリコン及びポリシリコン等が有する紫外光を吸収する特性によって、紫外光に対する遮蔽効果が生じることは上述の通りである。
【0154】
（半導体記憶装置の製造方法）
次に、図２５～図２９を用いて、実施形態２の半導体記憶装置２の製造方法の例について説明する。図２５～図２９は、実施形態２にかかる半導体記憶装置２の製造方法の手順の一例を示す断面図である。
次に、図２５～図２９を用いて、実施形態２の半導体記憶装置２の製造方法の例について説明する。図２５～図２９は、実施形態２にかかる半導体記憶装置２の製造方法の手順の一例を示す断面図である。
【0155】
【0156】
半導体記憶装置２においても、上述の実施形態１の半導体記憶装置１の製造方法と同様、図４～図１０までの処理が実施される。ただし、図９に示すマスク膜６１は、メモリ領域ＭＲのメモリホールＭＨのみを覆うように形成され、貫通コンタクト領域ＴＰの周辺に形成されたホールＨＬ内には、いずれも絶縁層が充填されて柱状部ＨＲが形成される。
【0157】
以下、貫通コンタクト領域ＴＰの周辺の柱状部ＨＲから柱状部ＨＲｃが形成されるところから説明する。
【0158】
図２５（ａ）（ｂ）に示すように、各部を覆うマスク膜６３を形成する。マスク膜６３は、メモリ領域ＭＲのピラーＰＬｂの上方、及び貫通コンタクト領域ＴＰにおけるコンタクトＬＩと板状部ＢＲとに挟まれた領域の柱状部ＨＲの上方に開口６３ｃを有する。
【0159】
なお、ピラーＰＬａ，ＰＬｂの形成時に、柱状部ＨＲの上面が露出した絶縁層５３上に形成されたメモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲは、少なくともマスク膜６３の形成前までに除去しておく。
【0160】
図２６（ａ）（ｂ）に示すように、マスク膜６３の開口６３ｃに露出したピラーＰＬｂ及び柱状部ＨＲの上端部をエッチバックして、それらの上端部にホールＨＬｃを形成する。
【0161】
その後、各部からマスク膜６３を除去する。
【0162】
図２７（ａ）に示すように、ピラーＰＬｂ上端部のメモリ層ＭＥ及びチャネルＣＮ層で囲まれたホールＨＬｃ内に、アモルファスシリコン層またはポリシリコン層等を充填して、少なくともコア層ＣＲの外径程度の径を有するキャップ層ＣＰを形成する。これにより、上端部にキャップ層ＣＰを有するピラーＰＬが形成される。
【0163】
図２７（ｂ）に示すように、柱状部ＨＲ上端部のホールＨＬｃ内に、アモルファスシリコン層またはポリシリコン層等を充填して、ピラーＰＬｂ上のキャップ層ＣＰの外径程度の径を有するキャップ層ＣＰｃを形成する。これにより、上端部にキャップ層ＣＰｃを有する柱状部ＨＲｃが形成される。
【0164】
なお、ピラーＰＬ上部のキャップ層ＣＰ、及び柱状部ＨＲｃ上部のキャップ層ＣＰｃは、例えば形成当初はアモルファスシリコンを主成分とする層であってよい。また、その後の各種工程に含まれる熱処理等によって変性を受けることにより、完成品となった半導体記憶装置２においては、キャップ層ＣＰ，ＣＰｃに含まれるアモルファスシリコンの一部または全部がポリシリコンとなっていてもよい。
【0165】
図２８（ａ）（ｂ）に示すように、絶縁層５３の全面をエッチバックして絶縁層５３を薄膜化する。このとき、ピラーＰＬ上部および柱状部ＨＲｃ上部のキャップ層ＣＰ，ＣＰｃの上部もエッチバックされる。また、貫通コンタクト領域ＴＰ内や階段領域（不図示）内の柱状部ＨＲの上部もエッチバックされる。
【0166】
その後、半導体記憶装置２においても、上述の実施形態１の半導体記憶装置１の製造方法と同様、図１４に示すようにスリットＳＴ，ＳＴｂが形成され、図１５に示すようにスリットＳＴ，ＳＴｂの側壁に絶縁層５６が形成される。
【0167】
図２９（ａ）（ｂ）に示すように、各部全体を覆うとともに、スリットＳＴ，ＳＴｂ内に充填されるネガレジスト膜６４を形成する。
【0168】
図２９（ｂ）に示すように、スリットＳＴｂ内のネガレジスト膜６４を残すため、スリットＳＴｂの上方からＤＵＶ等の紫外光を照射し、スリットＳＴｂ内およびスリットＳＴｂ上のネガレジスト膜６４を感光させる。
【0169】
このとき、スリットＳＴｂへ向けて照射した紫外光が、回折および干渉等により、例えばスリットＳＴ側へと回り込む場合がある。しかし、スリットＳＴ，ＳＴｂ間に配置される柱状部ＨＲｃは、紫外光を吸収する効果の高いキャップ層ＣＰｃを有する。このため、例えばスリットＳＴ側へと向かう紫外光が、柱状部ＨＲｃによって遮蔽され、スリットＳＴ内に充填されたネガレジスト膜６４に偽解像が発生するのが抑制される。
【0170】
したがって、各部全体を覆うネガレジスト膜６４を現像すると、スリットＳＴｂ内およびスリットＳＴｂ上のネガレジスト膜６４が残り、スリットＳＴ内のネガレジスト膜６４を含め、それ以外のネガレジスト膜６４が除去される。
【0171】
これ以降、半導体記憶装置２においても、上述の実施形態１の半導体記憶装置１の製造方法と同様、図１８～図２２までの処理が実施される。また、例えば積層体ＬＭｂ（の更に上層の導電層および絶縁層）を途中まで貫通する絶縁部材や、絶縁層５３，５１を貫通するコンタクトＣＣ、絶縁層５３、積層体ＬＭａｒ，ＬＭｂｒ、及びソース線ＳＬを貫通するコンタクトＣ４、絶縁層５４，５３を貫通するプラグＣＨ、及び絶縁層５４を貫通するプラグＶ０、並びにこれらに接続する上層配線等が形成される。絶縁部材は、スリットＳＴ，ＳＴｂと並行して形成されてもよい。
【0172】
以上により、実施形態２の半導体記憶装置２が製造される。
【0173】
実施形態２の半導体記憶装置２によれば、板状部ＢＲに隣接する位置で積層体ＬＭａ，ＬＭｂの積層方向に延び、柱状部ＨＲ内に充填される絶縁層よりも紫外光の遮蔽効果が高いアモルファスシリコン及びポリシリコンの少なくともいずれかを含む柱状部ＨＲｃを備える。
【0174】
これにより、スリットＳＴ内のネガレジスト膜６４の偽解像が抑制されて、積層体ＬＭａｓ，ＬＭｂｓの一部の領域に絶縁層ＮＬを残しつつ、他の領域の絶縁層ＮＬをより確実にワード線ＷＬに置き換えることができる。
【0175】
実施形態２の半導体記憶装置２によれば、柱状部ＨＲｃは、下層に絶縁層を含み、上層にアモルファスシリコン及びポリシリコンの少なくともいずれかを含み、コンタクトＬＩと板状部ＢＲとの間の領域全体に亘って配置される。
【0176】
これにより、例えば積層体ＬＭｂの上面の略全面において、柱状部ＨＲｃのキャップ層ＣＰｃによって紫外光が遮蔽され、より確実にスリットＳＴ内のネガレジスト膜６４に偽解像が生じるのを抑制することができる。
【0177】
一方で、柱状部ＨＲｃのキャップ層ＣＰｃは、柱状部ＨＲｃに充填される絶縁層上に配置されているので、ワード線ＷＬ等の他の構成と電気的な導通が無く、例えばコンタクトＬＩと接触しても、半導体記憶装置２の動作に電気的な影響を与えることを抑制できる。
【0178】
なお、上述の実施形態２では、例えば２つの板状部ＢＲに挟まれた領域には、キャップ層ＣＰｃを有さない柱状部ＨＲが配置されることとした。しかし、２つの板状部ＢＲに挟まれた領域に、柱状部ＨＲではなく柱状部ＨＲｃを配置することとしてもよい。
【0179】
このように、板状部ＢＲを両側から挟んだコンタクトＬＩの間の位置で、一貫して柱状部ＨＲｃを形成することとすれば、製造工程が煩雑になるのを抑制し、より簡便に半導体記憶装置２の製造を実施することができる。なお、階段領域ＳＲの少なくとも一部分においても、柱状部ＨＲではなく柱状部ＨＲｃを配置するようにしてもよい。
【0180】
また、上述の実施形態２では、柱状部ＨＲｃの上層に、アモルファスシリコン及びポリシリコン等の少なくともいずれかを主成分とするキャップ層ＣＰｃを配置して、紫外光の遮蔽効果を得ることとした。
【0181】
しかし、柱状部上層のキャップ層は、第１の材料としての金属を含み、あるいは、金属を主成分としていてもよい。金属を含むキャップ層によれば、金属によって紫外光が反射されることにより、紫外光に対する遮蔽効果が得られる。金属を含むキャップ層は、ピラーＰＬのキャップ層の形成工程とは別工程で形成することとなるが、キャップ層が金属を含むことにより、例えば上述のキャップ層ＣＰｃよりも高い遮蔽効果が得られる。よって、例えばキャップ層を薄くすることができる。
【0182】
［他の実施形態］
上述の実施形態１では、柱状部ＨＲｐ上にはキャップ層を形成しないこととした。しかし、ピラーＰＬのキャップ層ＣＰを形成する際に、これと並行して実施形態１の柱状部ＨＲｐ上にもキャップ層（アモルファスシリコンまたはポリシリコンを含むダミー層）を形成し、よりいっそう遮蔽効果を高めてもよい。
上述の実施形態１では、柱状部ＨＲｐ上にはキャップ層を形成しないこととした。しかし、ピラーＰＬのキャップ層ＣＰを形成する際に、これと並行して実施形態１の柱状部ＨＲｐ上にもキャップ層（アモルファスシリコンまたはポリシリコンを含むダミー層）を形成し、よりいっそう遮蔽効果を高めてもよい。
【0183】
上述の実施形態１，２では、階段領域ＳＲ及び貫通コンタクト領域ＴＰは、複数のメモリ領域ＭＲ間に配置されることとした。しかし、階段領域が積層体ＬＭａ，ＬＭｂのＸ方向の端部に配置され、その階段領域に近接して、貫通コンタクト領域がメモリ領域の外側に配置されていてもよい。
【0184】
上述の実施形態１，２では、貫通コンタクト領域ＴＰには、ワード線ＷＬと周辺回路ＣＵＡとを電気的に接続するコンタクトＣ４が配置されることとした。しかし、貫通コンタクト領域が、例えばビット線と周辺回路とを電気的に接続するコンタクトを配置するための領域等であってもよい。
【0185】
以上、様々な目的を有する貫通コンタクト領域を含め、上述の実施形態１，２の柱状部ＨＲｐ，ＨＲｃは、リプレース阻害用のスリットとリプレース用のスリットとが近接する領域に配置されることができる。
【0186】
上述の実施形態１，２では、半導体記憶装置１，２は、２つの積層体ＬＭａ，ＬＭｂを含む２Ｔｉｅｒ（２段）構造を備えることとした。しかし、半導体記憶装置は、１Ｔｉｅｒ、または３Ｔｉｅｒ以上の構造を備えていてもよい。
【0187】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0188】
１，２…半導体記憶装置、ＢＲ…板状部、ＣＮｄ…ダミー層、ＣＰ，ＣＰｃ…キャップ層、ＨＲ，ＨＲｃ，ＨＲｐ…柱状部、ＬＩ…コンタクト、ＬＭａ，ＬＭａｒ，ＬＭｂ，ＬＭｂｒ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、ＰＬ…ピラー、ＳＢ…基板、ＳＲ…階段領域、ＴＰ…貫通コンタクト領域、ＷＬ…ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】