特開 2022-47964 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022047964

(43)【公開日】2022-03-25

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 27/11582 20170101AFI20220317BHJP

   H01L 21/8234 20060101ALI20220317BHJP

   H01L 27/00 20060101ALI20220317BHJP

   H01L 21/336 20060101ALI20220317BHJP

   H01L 27/11556 20170101ALI20220317BHJP

【ＦＩ】

H01L27/11582

H01L27/088 E

H01L27/00 301B

H01L29/78 371

H01L27/11556

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2020154035

(22)【出願日】2020-09-14

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100105153

【弁理士】

【氏名又は名称】朝倉 悟

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100124372

【弁理士】

【氏名又は名称】山ノ井 傑

(72)【発明者】

【氏名】山阪 司祐人

【テーマコード（参考）】

5F048

5F083

5F101

【Ｆターム（参考）】

5F048AB01

5F048AC01

5F048BA01

5F048BA19

5F048BA20

5F048BB02

5F048BB03

5F048BB09

5F048BB11

5F048BC03

5F048BC18

5F048BD07

5F048BD10

5F048BF07

5F048BF15

5F048BF16

5F048CB01

5F048DA24

5F083EP02

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP76

5F083ER11

5F083ER22

5F083GA10

5F083GA11

5F083JA37

5F083JA39

5F083KA01

5F083KA11

5F083MA06

5F083MA16

5F083MA19

5F083MA20

5F083PR25

5F101BA01

5F101BA45

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BH11

(57)【要約】

【課題】半導体層の性能を向上させることが可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板の上方に交互に設けられた複数の電極層および複数の絶縁層を含む積層膜とを備える。前記装置はさらに、前記積層膜内に設けられた第１半導体層と、前記積層膜内にて前記第１半導体層上に設けられ、単結晶半導体層を含む第２半導体層とを備える。前記装置はさらに、前記積層膜および前記第２半導体層上に設けられ、前記第２半導体層に電気的に接続された配線層を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板と、
前記基板の上方に交互に設けられた複数の電極層および複数の絶縁層を含む積層膜と、
前記積層膜内に設けられた第１半導体層と、
前記積層膜内にて前記第１半導体層上に設けられ、単結晶半導体層を含む第２半導体層と、
前記積層膜および前記第２半導体層上に設けられ、前記第２半導体層に電気的に接続された配線層と、
を備える半導体装置。

【請求項2】

前記第１半導体層は、第１方向に延びる管状の形状を有し、
前記第２半導体層は、前記第１方向に延びる非管状の形状を有する、
請求項１に記載の半導体装置。

【請求項3】

前記第１半導体層は、前記第１方向に延びる管状の形状を有する第１部分と、前記管の上端に設けられた底面の形状を有する第２部分とを含み、
前記第２半導体層は、前記第１方向に延びる非管状の形状を有し、前記第１半導体層の前記第２部分上に設けられている、
請求項２に記載の半導体装置。

【請求項4】

前記第１半導体層の前記第１部分内に設けられた絶縁膜をさらに備える、請求項３に記載の半導体装置。

【請求項5】

前記第１半導体層と前記第２半導体層とを囲む管状の形状を有する電荷蓄積層をさらに備える、請求項１から４のいずれか１項に記載の半導体装置。

【請求項6】

前記第１半導体層は、多結晶半導体層を含む、請求項１から５のいずれか１項に記載の半導体装置。

【請求項7】

前記第２半導体層は、ｎ型不純物原子またはｐ型不純物原子を含む、請求項１から６のいずれか１項に記載の半導体装置。

【請求項8】

前記第２半導体層内の前記ｎ型不純物原子または前記ｐ型不純物原子の濃度は、１．０×１０^１９ｃｍ^－３以上である、請求項７に記載の半導体装置。

【請求項9】

前記配線層は、
前記積層膜および前記第２半導体層上に設けられ、前記第２半導体層に接する第３半導体層と、
前記第３半導体層上に設けられた金属層と、
を含む、請求項１から８のいずれか１項に記載の半導体装置。

【請求項10】

前記第２半導体層は、前記第３半導体層内に突出した部分を含む、請求項９に記載の半導体装置。

【請求項11】

前記複数の電極層は、１つ以上の第１選択線と、前記第１選択線の上方に設けられた複数のワード線と、前記ワード線の上方に設けられた１つ以上の第２選択線とを含み、
前記第２半導体層の下面は、最下位の前記第２選択線の下面と最上位の前記第２選択線の上面との間の高さに設けられている、
請求項１から１０のいずれか１項に記載の半導体装置。

【請求項12】

第１基板の上方に、複数の第１膜および複数の第２膜を交互に含む積層膜を形成し、
前記積層膜内に凹部を形成して、前記凹部内に前記第１基板を露出させ、
前記凹部内の前記第１基板上に、単結晶半導体層を含む第２半導体層を形成し、
前記凹部内の前記第２半導体層上に第１半導体層を形成し、
前記第１基板と第２基板とを、前記積層膜、前記第１半導体層、および前記第２半導体層を挟むように貼り合わせ、
前記第１基板と前記第２基板とを貼り合わせた後に、前記第１基板を除去して前記第２半導体層を露出させ、
露出した前記第２半導体層上に配線層を形成して、前記第２半導体層に前記配線層を電気的に接続する、
ことを含む半導体装置の製造方法。

【請求項13】

前記第２半導体層は、前記第１基板からのエピタキシャル成長により形成される、請求項１２に記載の半導体装置の製造方法。

【請求項14】

前記第２半導体層は、第１方向に延びる非管状の形状を有するように形成され、
前記第１半導体層は、前記第１方向に延びる管状の形状を有するように形成される、
請求項１２または１３に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

３次元メモリなどの半導体メモリでは、チャネル半導体層などの半導体層の性能を向上させることが望ましい。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許公開公報ＵＳ２０１９／０２９６０４１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体層の性能を向上させることが可能な半導体装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

一の実施形態によれば、半導体装置は、基板と、前記基板の上方に交互に設けられた複数の電極層および複数の絶縁層を含む積層膜とを備える。前記装置はさらに、前記積層膜内に設けられた第１半導体層と、前記積層膜内にて前記第１半導体層上に設けられ、単結晶半導体層を含む第２半導体層とを備える。前記装置はさらに、前記積層膜および前記第２半導体層上に設けられ、前記第２半導体層に電気的に接続された配線層を備える。

【図面の簡単な説明】

【0006】

【図1】第１実施形態の半導体装置の構造を示す断面図である。

【図2】第１実施形態の柱状部の構造を示す拡大断面図である。

【図3】第１実施形態の半導体装置の構造を示す拡大断面図である。

【図4】第１実施形態の比較例の半導体装置の構造を示す拡大断面図である。

【図5】第１実施形態の半導体装置の製造方法を示す断面図(1/6)である。

【図6】第１実施形態の半導体装置の製造方法を示す断面図(2/6)である。

【図7】第１実施形態の半導体装置の製造方法を示す断面図(3/6)である。

【図8】第１実施形態の半導体装置の製造方法を示す断面図(4/6)である。

【図9】第１実施形態の半導体装置の製造方法を示す断面図(5/6)である。

【図10】第１実施形態の半導体装置の製造方法を示す断面図(6/6)である。

【図11】第１実施形態の変形例の半導体装置の製造方法を示す断面図である。

【発明を実施するための形態】

【0007】

以下、本発明の実施形態を、図面を参照して説明する。図１から図１１において、同一の構成には同一の符号を付し、重複する説明は省略する。

【0008】

（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。

【0009】

本実施形態の半導体装置は例えば、３次元メモリであり、回路領域１と、回路領域１上に設けられたアレイ領域２とを備えている。本実施形態の半導体装置は例えば、後述するように、回路領域１を含む回路ウェハと、アレイ領域２を含むアレイウェハとを貼り合わせることで製造される。図１は、回路領域１（回路ウェハ）とアレイ領域２（アレイウェハ）との貼合面Ｓを示している。

【0010】

本実施形態の半導体装置は、回路領域１内に基板１１と、トランジスタ１２と、層間絶縁層１３とを備え、アレイ領域２内に層間絶縁膜２１と、積層膜２２と、層間絶縁膜２３と、複数の柱状部２４とを備えている。トランジスタ１２は、ゲート絶縁膜１２ａと、ゲート電極１２ｂと、絶縁膜１２ｃとを含んでいる。積層膜２２は、複数の電極層２２ａと、複数の絶縁層２２ｂとを含んでいる。各柱状部２４は、メモリ絶縁膜２４ａと、半導体層２４ｂと、チャネル半導体層２４ｃと、コア絶縁膜２４ｄとを含んでいる。チャネル半導体層２４ｃは第１半導体層の例であり、半導体層２４ｂは第２半導体層の例である。

【0011】

本実施形態の半導体装置はさらに、回路領域１内にコンタクトプラグ３１と、１つ以上の配線を含む配線層３２と、ビアプラグ３３と、１つ以上の配線を含む配線層３４と、ビアプラグ３５と、１つ以上の配線を含む配線層３６と、ビアプラグ３７と、金属パッド３８とを備え、アレイ領域２内に金属パッド４１と、ビアプラグ４２と、１つ以上の配線を含む配線層４３と、配線層５１と、パッシベーション膜５２とを備えている。配線層５１は、半導体層５１ａと、金属層５１ｂとを含んでいる。半導体層５１ａは、第３半導体層の例である。

【0012】

図１は、互いに垂直なＸ方向、Ｙ方向、およびＺ方向を示している。この明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。Ｚ方向は、第１方向の例である。

【0013】

基板１１は例えば、シリコン基板などの半導体基板である。トランジスタ１２は、基板１１上に形成されたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上に形成されたゲート電極１２ｂと、ゲート電極１２ｂの側面に形成された絶縁膜１２ｃとを含んでいる。本実施形態の半導体装置は、基板１１上に複数のトランジスタ１２を備えており、図１は、これらのトランジスタ１２のうちの１つを示している。これらのトランジスタ１２は例えば、本実施形態の半導体装置の動作を制御する制御回路（論理回路）を構成している。層間絶縁層１３は、基板１１上にこれらのトランジスタ１２を覆うように形成されている。

【0014】

層間絶縁膜２１は、層間絶縁層１３上に形成されている。積層膜２２は、層間絶縁膜２１上に交互に積層された複数の電極層２２ａと複数の絶縁層２２ｂとを含んでいる。本実施形態のこれらの電極層２２ａは、後述するように、複数のワード線と、１つ以上のソース側選択線と、１つ以上のドレイン側選択線とを含んでいる。各電極層２２ａは例えば、Ｗ（タングステン）層などの金属層を含んでいる。各絶縁層２２ｂは例えば、シリコン酸化膜である。層間絶縁膜２３は、積層膜２２上に形成されている。

【0015】

各柱状部２４は、Ｚ方向に延びる柱状の形状を有しており、層間絶縁膜２１、積層膜２２、および層間絶縁膜２３内に形成されている。各柱状部２４は、層間絶縁膜２１、積層膜２２、および層間絶縁膜２３の側面に形成されたメモリ絶縁膜２４ａと、メモリ絶縁膜２４ａの側面に形成された半導体層２４ｂおよびチャネル半導体層２４ｃと、チャネル半導体層２４ｃの側面に形成されたコア絶縁膜２４ｄとを含んでいる。

【0016】

メモリ絶縁膜２４ａは、Ｚ方向に延びる管状の形状を有しており、半導体層２４ｂおよびチャネル半導体層２４ｃを囲んでいる。メモリ絶縁膜２４ａは、後述するように、ブロック絶縁膜と、電荷蓄積層と、トンネル絶縁膜とを含んでいる。

【0017】

チャネル半導体層２４ｃは、Ｚ方向に延びる管状の形状を有しており、コア絶縁膜２４ｄを囲んでいる。具体的には、チャネル半導体層２４ｃは、Ｚ方向に延びる管状の形状を有する側面部分Ｐ１と、この管の上端に設けられた底面の形状を有する底面部分Ｐ２とを含んでいる。チャネル半導体層２４ｃは例えば、多結晶シリコン（ポリシリコン）層などの多結晶半導体層である。側面部分Ｐ１は第１部分の例であり、底面部分Ｐ２は第２部分の例である。なお、チャネル半導体層２４ｃは、ｎ型不純物原子またはｐ型不純物原子を含んでいてもよいし、ｎ型不純物原子およびｐ型不純物原子のいずれも含んでいなくてもよい。

【0018】

半導体層２４ｂは、Ｚ方向に延びる非管状の形状を有しており、チャネル半導体層２４ｃの底面部分Ｐ２上に形成されている。チャネル半導体層２４ｃの側面部分Ｐ１が、管状の形状、すなわち中空の柱状の形状を有しているのに対し、半導体層２４ｂは、非管状の形状、すなわち中実の柱状の形状を有している。半導体層２４ｂは例えば、単結晶シリコン（モノシリコン）層などの単結晶半導体層である。本実施形態の半導体層２４ｂは、層間絶縁膜２３の上面と同じ高さに上面を有し、層間絶縁膜２３の下面よりも低い高さに下面を有している。なお、本実施形態の半導体層２４ｂの下面の高さの詳細については、後述する。

【0019】

半導体層２４ｂは、例えばｎ型不純物原子またはｐ型不純物原子を含んでいる。半導体層２４ｂ内のｎ型不純物原子またはｐ型不純物原子の濃度は、例えば１．０×１０^１９ｃｍ^－３以上である。本実施形態の半導体層２４ｂは、１．０×１０^１９ｃｍ^－３から５．０×１０^１９ｃｍ^－３の濃度のＰ（リン）原子を含んでいる。

【0020】

コア絶縁膜２４ｄは、Ｚ方向に延びる非管状の形状を有しており、チャネル半導体層２４ｃの側面部分Ｐ１内に形成されている。コア絶縁膜２４ｄは、例えばシリコン酸化膜である。

【0021】

各柱状部２４では、メモリ絶縁膜２４ａ、半導体層２４ｂ、チャネル半導体層２４ｃ、およびコア絶縁膜２４ｄにより複数のメモリセルトランジスタや複数の選択トランジスタが構成されている。これらのメモリセルトランジスタや選択トランジスタは、３次元メモリのメモリセルアレイを構成している。

【0022】

コンタクトプラグ３１、配線層３２、ビアプラグ３３、配線層３４、ビアプラグ３５、配線層３６、ビアプラグ３７、金属パッド３８、金属パッド４１、ビアプラグ４２、および配線層４３は、基板１１上で層間絶縁膜１３、２１内に順に設けられている。本実施形態の半導体装置は、複数のコンタクトプラグ３１、複数のビアプラグ３３、複数のビアプラグ３５、複数のビアプラグ３７、複数の金属パッド３８、複数の金属パッド４１、および複数のビアプラグ４２を備えており、図１は、これらのプラグやパッドのうちの一部を示している。上記制御回路は、これらのプラグ、パッド、および配線層を介して上記メモリセルアレイと電気的に接続されており、これらのプラグ、パッド、および配線層を介して上記メモリセルアレイの動作を制御する。

【0023】

金属パッド３８、４１の各々は例えば、Ｃｕ（銅）層などの金属層を含んでいる。本実施形態の半導体装置では、金属パッド３８と金属パッド４１が互いに接合されており、層間絶縁膜１３と層間絶縁膜２１が互いに接着されている。本実施形態では、各柱状部２４が配線層４３上に形成されており、これにより、各柱状部２４のチャネル半導体層２４ｃが配線層４３に電気的に接続されている。

【0024】

配線層５１は、層間絶縁膜２３および各柱状部２４上に形成された半導体層５１ａと、半導体層５１ａ上に形成された金属層５１ｂとを含んでいる。本実施形態では、半導体層５１ａが各柱状部２４の半導体層２４ｂに接しており、これにより、配線層５１が各柱状部２４の半導体層２４ｂに電気的に接続されている。半導体層５１ａは例えば、Ｐ原子がドープされたポリシリコン層である。

【0025】

パッシベーション膜５２は、配線層５１上に形成されている。パッシベーション膜５２は例えば、シリコン酸化膜などの絶縁膜である。パッシベーション膜５２は、シリコン酸化膜と、その他の絶縁膜とを含んでいてもよい。

【0026】

図２は、第１実施形態の柱状部２４の構造を示す拡大断面図である。

【0027】

図２に示すように、柱状部２４は、積層膜２２内に順に形成されたメモリ絶縁膜２４ａと、チャネル半導体層２４ｃ（側面部分Ｐ１）と、コア絶縁膜２４ｄとを含んでいる。メモリ絶縁膜２４ａは、積層膜２２内に順に形成されたブロック絶縁膜６１と、電荷蓄積層６２と、トンネル絶縁膜６３とを含んでいる。

【0028】

ブロック絶縁膜６１は例えば、シリコン酸化膜である。電荷蓄積層６２は例えば、シリコン窒化膜などの絶縁膜であり、信号電荷を蓄積する機能を有している。電荷蓄積層６２は、ポリシリコン層などの半導体層でもよい。トンネル絶縁膜６３は例えば、シリコン酸化膜である。ブロック絶縁膜６１、電荷蓄積層６２、およびトンネル絶縁膜６３はいずれも、Ｚ方向に延びる管状の形状を有しており、チャネル半導体層２４ｃおよび半導体層２４ｂ（図１を参照）を囲んでいる。

【0029】

図３は、第１実施形態の半導体装置の構造を示す拡大断面図である。

【0030】

図３は、複数の電極層２２ａと複数の絶縁層２２ｂとを交互に含む積層膜２２と、積層膜２２内に設けられた柱状部２４とを示している。これらの電極層２２ａは、１つ以上のドレイン側選択線ＳＧＤと、ドレイン側選択線ＳＧＤの上方に配置された複数のワード線ＷＬと、ワード線ＷＬの上方に設けられた１つ以上のソース側選択線ＳＧＳとを含んでいる。図３に示すこれらの電極層２２ａは、一例として１つドレイン側選択線ＳＧＤと、５つのソース側選択線ＳＧＳとを含んでいるが、ドレイン側選択線ＳＧＤの個数や、ソース側選択線ＳＧＳの個数は、これに限るものではない。ドレイン側選択線ＳＧＤは第１選択線の例であり、ソース側選択線ＳＧＳは第２選択線の例である。

【0031】

本実施形態の半導体層２４ｂは、層間絶縁膜２３の上面と同じ高さに上面を有し、層間絶縁膜２３の下面よりも低い高さに下面を有している。例えば、図３に示す半導体層２４ｂの下面は、最下位のドレイン側選択線ＳＧＤの下面と、最上位のドレイン側選択線ＳＧＤの上面との間の高さに位置しており、ここでは、下から３番目（＝上から３番目）のドレイン側選択線ＳＧＤの下面と上面との間の高さに位置している。

【0032】

本実施形態の半導体装置は、ある柱状部２４（ＮＡＮＤストリング）の各メモリセルの記憶データを消去する際に、この柱状部２４用の所定のソース側選択線ＳＧＳに消去電圧を印加する。これにより、この柱状部２４の所定の選択トランジスタでＧＩＤＬ（Gate Induced Drain Leakage）電流が発生し、各メモリセルへと流れる。各メモリセルの記憶データは、このＧＩＤＬ電流により消去される。

【0033】

本実施形態の上記所定のソース側選択線ＳＧＳは、半導体層２４ｂに対向するソース側選択線ＳＧＳであり、具体的には、上から１番目（最上位）のドレイン側選択線ＳＧＤと、上から２番目のドレイン側選択線ＳＧＤと、上から３番目のドレイン側選択線ＳＧＤである。これらのソース側選択線ＳＧＳに消去電圧が印加されると、これらのソース側選択線ＳＧＳに対応する選択トランジスタでＧＩＤＬ電流が発生し、より詳細には、半導体層２４ｂでＧＩＤＬ電流が発生する。これらのソース側選択線ＳＧＳは、ＧＩＤＬジェネレータと呼ばれる。

【0034】

本実施形態の半導体層２４ｂは、このＧＩＤＬ電流の発生を促進するために設けられている。そのため、上述のように、高濃度のＰ原子が半導体層２４ｂ内に含まれている。本実施形態によれば、所定のソース側選択線ＳＧＳ（ＧＩＤＬジェネレータ）に対応する選択トランジスタのチャネル領域を半導体層２４ｂとすることで、ＧＩＤＬ電流を効果的に発生させることが可能となる。

【0035】

図４は、第１実施形態の比較例の半導体装置の構造を示す拡大断面図である。

【0036】

図４は、複数の電極層２２ａと複数の絶縁層２２ｂとを交互に含む積層膜２２と、積層膜２２内に設けられた柱状部２４とを示している。これらの電極層２２ａは、１つ以上のドレイン側選択線ＳＧＤと、ドレイン側選択線ＳＧＤの上方に配置された複数のワード線ＷＬと、ワード線ＷＬの上方に設けられた１つ以上のソース側選択線ＳＧＳとを含んでいる。図４に示すこれらの電極層２２ａは、一例として１つドレイン側選択線ＳＧＤと、４つのソース側選択線ＳＧＳとを含んでいる。

【0037】

本比較例の柱状部２４は、半導体層２４ｂを含んでいない。そのため、本比較例のチャネル半導体層２４ｃでは、側面部分Ｐ１が配線層５１の下面まで延びており、底面部分Ｐ２が配線層５１の下面に接している。

【0038】

本比較例の柱状部２４は、半導体層２４ｂの代わりに、チャネル半導体層２４ｃ内に設けられた不純物拡散層２５を備えている。不純物拡散層２５は例えば、Ｐ原子がドープされたポリシリコン層である。本比較例では、不純物拡散層２５に対向するソース側選択線ＳＧＳ、すなわち、最上位のソース側選択線ＳＧＳが、ＧＩＤＬジェネレータとして機能する。本比較例のＧＩＤＬ電流は、不純物拡散層２５で発生する。

【0039】

ここで、図３に示す第１実施形態の半導体装置と、図４に示す比較例の半導体装置とを比較する。

【0040】

図４に示す比較例では、例えばチャネル半導体層２４ｃ内にＰ原子を注入することで、不純物拡散層２５を形成する。この場合、不純物拡散層２５が形成される位置は、Ｐ原子が注入される位置に応じて変化する。一般に、異なる柱状部２４で発生するＧＩＤＬ電流の値は同じ値に近づけることが望ましいため、異なる柱状部２４の不純物拡散層２５の位置は同じ位置に近づけることが望ましい。しかしながら、Ｐ原子が注入される位置は、一般に異なる不純物拡散層２５間でばらつくことから、異なる柱状部２４の不純物拡散層２５の位置を同じ位置に近づけることは難しい。さらには、チャネル半導体層２４ｃ内に注入されたＰ原子をアニールにより拡散させると、Ｐ原子の位置はさらにばらつく可能性がある。

【0041】

一方、図３に示す第１実施形態では、チャネル半導体層２４ｃ内に形成される不純物拡散層２５ではなく、チャネル半導体層２４ｃとは別に形成される半導体層２４ｂを利用して、ＧＩＤＬ電流を発生させる。よって、本実施形態によれば、異なる柱状部２４の半導体層２４ｂの位置を容易に同じ位置に近づけることが可能となり、異なる柱状部２４で発生するＧＩＤＬ電流の値を容易に同じ値に近づけることが可能となる。後述するように、本実施形態の半導体層２４ｂはエピタキシャル成長により形成されるため、異なる柱状部２４の半導体層２４ｂの位置を同じ位置に近づけやすい。

【0042】

図５から図１０は、第１実施形態の半導体装置の製造方法を示す断面図である。

【0043】

まず、アレイウェハ４用の基板２６を用意し、基板２６上に層間絶縁膜２３と、積層膜２２’と、層間絶縁膜２１の一部である絶縁膜２１ａとを順に形成する（図５(ａ)）。基板２６は例えば、シリコン基板などの半導体基板である。積層膜２２’は、複数の犠牲層２２ａ’と複数の絶縁層２２ｂとを交互に含むように形成される。各犠牲層２２ａ’は例えば、シリコン窒化膜である。基板２６は、第１基板の例である。これらの犠牲層２２ａ’は第１膜の例であり、これらの絶縁層２２ｂは第２膜の例である。

【0044】

これらの犠牲層２２ａ’は、後述する工程（図８(ａ)の工程）で、複数の電極層２２ａに置き換えられる。これにより、複数の電極層２２ａと複数の絶縁層２２ｂとを交互に含む積層膜２２が、層間絶縁膜２３と絶縁膜２１ａとの間に形成される。

【0045】

次に、絶縁膜２１ａ、積層膜２２’、および層間絶縁膜２３内に複数のメモリホールＨ１を形成する（図５(ｂ)）。その結果、これらのメモリホールＨ１内に基板２６の上面が露出する。これらのメモリホールＨ１は、凹部の例である。

【0046】

次に、基板２６の全面にメモリ絶縁膜２４ａを形成する（図６(ａ)）。その結果、メモリホールＨ１内の基板２６の上面や、メモリホールＨ１内の絶縁膜２１ａ、積層膜２２’、および層間絶縁膜２３の側面や、メモリホールＨ１外の絶縁膜２１ａの上面に、メモリ絶縁膜２４ａが形成される。メモリ絶縁膜２４ａは、基板２６の全面にブロック絶縁膜６１、電荷蓄積層６２、およびトンネル絶縁膜６３（図２）を順に形成することで形成される。

【0047】

次に、ドライエッチングにより、メモリホールＨ１内の基板２６の上面や、メモリホールＨ１外の絶縁膜２１ａの上面から、メモリ絶縁膜２４ａを除去する（図６(ｂ)）。その結果、メモリホールＨ１内に基板２６の上面が再び露出する。このようにして、メモリ絶縁膜２４ａが、Ｚ方向に延びる管状の形状を有するように加工される。

【0048】

次に、基板２６からのエピタキシャル成長により、メモリホールＨ１内の基板２６の上面に半導体層２４ｂを形成する（図７(ａ)）。半導体層２４ｂは例えば、Ｐ原子がドープされた単結晶シリコン層である。半導体層２４ｂ内のＰ原子の濃度は例えば、１．０×１０^１９ｃｍ^－３以上であり、好ましくは、１．０×１０^１９ｃｍ^－３から５．０×１０^１９ｃｍ^－３である。このようにして、半導体層２４ｂが、Ｚ方向に延びる非管状の形状を有するように加工される。

【0049】

なお、図７(ａ)に示すアレイウェハ４の上下方向の向きは、図３に示すアレイ領域２の上下方向の向きとは逆になっている。そのため、図７(ａ)に示す半導体層２４ｂの上面は、図３に示す半導体層２４ｂの下面に対応している。図７(ａ)の工程では、半導体層２４ｂの上面の位置が、図３に示す半導体層２４ｂの下面の位置にくるように、半導体層２４ｂが形成される。よって、図７(ａ)に示す半導体層２４ｂの上面は、最上位（図３では最下位）のソース側選択線ＳＧＳの上面と、最下位（図３では最上位）のソース側選択線ＳＧＳの下面との間の高さに位置している。ただし、図７(ａ)に示す段階では、まだ犠牲層２２ａ’が電極層２２に置き換えられていないため、図７(ａ)に示す半導体層２４ｂの上面は、より正確には、最上位のソース側選択線ＳＧＳに対応する犠牲層２２ａ’の上面と、最下位のソース側選択線ＳＧＳに対応する犠牲層２２ａ’の下面との間の高さに位置している。

【0050】

次に、基板２６の全面にチャネル半導体層２４ｃとコア絶縁膜２４ｄとを順に形成し、メモリホールＨ１外のチャネル半導体層２４ｃとコア絶縁膜２４ｄとを除去する（図７(ｂ)）。その結果、メモリホールＨ１内の半導体層２４ｂの上面や、メモリホールＨ１内の積層膜２２’と層間絶縁膜２３の側面に、チャネル半導体層２４ｃが形成される。さらには、メモリホールＨ１内のチャネル半導体層２４ｃの上面や側面に、コア絶縁膜２４ｄが形成される。このようにして、チャネル半導体層２４ｃが、Ｚ方向に延びる管状の形状を有するように形成され、コア絶縁膜２４ｄが、Ｚ方向に延びる非管状の形状を有するように形成される。具体的には、チャネル半導体層２４ｃは、Ｚ方向に延びる管状の形状を有する側面部分Ｐ１と、この管の下端に設けられた底面の形状を有する底面部分Ｐ２とを含むように形成される。このようにして、上記複数のメモリホールＨ１内に複数の柱状部２４が形成される。

【0051】

次に、犠牲層２２ａ’を電極層２２に置き換える（図８(ａ)）。具体的には、絶縁膜２１ａおよび積層膜２２’内にスリットを形成し、スリットを用いたウェットエッチングにより犠牲層２２ａ’を除去し、犠牲層２２ａ’の除去により形成された複数の凹部内に複数の電極層２２を埋め込む。その結果、複数の電極層２２ａと複数の絶縁層２２ｂとを交互に含む積層膜２２が、層間絶縁膜２３と絶縁膜２１ａとの間に形成される。これらの電極層２２ａは例えば、複数のワード線ＷＬと、１つ以上のソース側選択線ＳＤＳと、１つ以上のドレイン側選択線ＳＤＧとを含んでいる（図３を参照）。

【0052】

なお、図５(ａ)の工程では、複数の犠牲層２２ａ’と複数の絶縁層２２ｂとを交互に含む積層膜２２’を形成する代わりに、複数の電極層２２ａと複数の絶縁層２２ｂとを交互に含む積層膜２２を形成してもよい。この場合には、図８(ａ)の工程で犠牲層２２ａ’を電極層２２ａに置き換える必要はない。この場合の電極層２２ａと絶縁層２２ｂは、第１膜と第２膜の例である。

【0053】

次に、絶縁膜２１ａおよび各柱状部２４上に、層間絶縁膜２１の一部である絶縁膜２１ｂと、配線層４３と、ビアプラグ４２と、金属パッド４１とを形成する（図８(ａ)）。このようにして、貼合対象となるアレイウェハ４が製造される。図８(ａ)は、アレイウェハ４の貼合面Ｓとなるアレイウェハ４の上面Ｓ２を示している。

【0054】

次に、回路ウェハ３用の基板１１を用意し、基板１１上にトランジスタ１２、層間絶縁膜１３、コンタクトプラグ３１、配線層３２、ビアプラグ３３、配線層３４、ビアプラグ３５、配線層３６、ビアプラグ３７、および金属パッド３８を形成する（図８(ｂ)）。このようにして、貼合対象となる回路ウェハ３が製造される。図８(ｂ)は、回路ウェハ３の貼合面Ｓとなる回路ウェハ３の上面Ｓ１を示している。

【0055】

次に、回路ウェハ３とアレイウェハ４とを貼り合わせて、回路ウェハ３上にアレイウェハ４を配置する（図９(ａ)）。回路ウェハ３とアレイウェハ４は、トランジスタ１２、積層膜２２、柱状部２４などが基板１１と基板２６との間に挟まれるように貼り合わされる。この貼り合わせでは、金属パッド３８と金属パッド４１が互いに接合され、層間絶縁膜１３と層間絶縁膜２１が互いに接着される。

【0056】

次に、ＣＰＭ（Chemical Mechanical Polishing）により基板２６を除去する（図９(ｂ)）。その結果、各柱状部２４の半導体層２４ｂが露出する。

【0057】

次に、層間絶縁膜２３および各柱状部２４上に、配線層５１の半導体層５１ａを形成する（図１０(ａ)）。図１０(ａ)の工程で形成される半導体層５１ａは例えば、Ｐ原子がドープされたアモルファスシリコン層である。この半導体層５１ａは、各柱状部２４の半導体層２４ｂに接するように形成され、これにより各柱状部２４の半導体層２４ｂに電気的に接続される。

【0058】

次に、レーザーアニールにより半導体層５１ａをアニールする（図１０(ｂ)）。その結果、アモルファスシリコン層である半導体層５１ａが、ポリシリコン層に変化する。

【0059】

その後、半導体層５１ａ上に、配線層５１の金属層５１ｂを形成し、金属層５１ｂ上にパッシベーション膜５２を形成する（図１を参照）。このようにして、本実施形態の半導体装置が製造される。

【0060】

なお、図４に示す比較例の半導体装置を製造する際には、例えば図１０(ｂ)の工程のアニールにより半導体層５１ａからチャネル半導体層２４ｃにＰ原子を拡散させ、チャネル半導体層２４ｃ内に不純物拡散層２５を形成する。しかしながら、この方法では、異なる柱状部２４の不純物拡散層２５の位置を同じ位置に近づけることは難しい。加えて、アニールが金属パッド３８、４１に悪影響を与えることを抑制するために、図１０(ｂ)の工程のアニールは短時間だけ行うことが望ましい。このことも、半導体層５１ａからチャネル半導体層２４ｃにＰ原子を拡散させる上での障害となる。

【0061】

一方、本実施形態では、チャネル半導体層２４ｃ内に不純物拡散層２５を形成する代わりに、チャネル半導体層２４ｃとは別に半導体層２４ｂを形成する。これにより、比較例の半導体装置のような問題を解消することが可能となる。

【0062】

図１１は、第１実施形態の変形例の半導体装置の製造方法を示す断面図である。

【0063】

まず、図５(ａ)～図９(ｂ)の工程を実施した後、ウェットエッチングにより基板２６を除去する（図１１(ａ)）。その結果、各柱状部２４の半導体層２４ｂが露出する。図１１(ａ)の工程では、基板２６と共に、層間絶縁膜２３およびメモリ絶縁膜２４ａの一部も除去されてもよい。この場合、各柱状部２４の半導体層２４ｂの部分Ｋ１が、図１１(ａ)に示すように、層間絶縁膜２３およびメモリ絶縁膜２４ａから突出することとなる。

【0064】

次に、図１０(ａ)の工程と同様に、層間絶縁膜２３および各柱状部２４上に、配線層５１の半導体層５１ａを形成する（図１１(ｂ)）。その結果、半導体層５１ａの複数の部分Ｋ２が＋Ｚ方向に突出するように、半導体層５１ａが形成される。半導体層５１ａのこれらの部分Ｋ２の各々は、対応する柱状部２４の半導体層２４ｂの部分Ｋ１の＋Ｚ方向に形成される。図１１(ｂ)では、当該部分Ｋ１が半導体層５１ａ内に突出している。

【0065】

次に、図１０(ｂ)の工程を実施した後、半導体層５１ａ上に、配線層５１の金属層５１ｂを形成し、金属層５１ｂ上にパッシベーション膜５２を形成する（図１を参照）。このようにして、本変形例の半導体装置が製造される。本変形例の半導体装置の構造は、上記の部分Ｋ１、Ｋ２を含む点で、本実施形態の半導体装置の構造と相違する。

【0066】

以上のように、本実施形態の半導体装置の各柱状部２４は、チャネル半導体層２４ｃに加えて半導体層２４ｂを備えている。よって、本実施形態によれば、各柱状部２４内の半導体層（チャネル半導体層２４ｃや半導体層２４ｂ）の性能を向上させることが可能となる。例えば、本実施形態によれば、異なる柱状部２４の半導体層２４ｂの位置を容易に同じ位置に近づけることが可能となり、異なる柱状部２４で発生するＧＩＤＬ電流の値を容易に同じ値に近づけることが可能となる。

【0067】

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

【符号の説明】

【0068】

１：回路領域、２：アレイ領域、３：回路ウェハ、４：アレイウェハ、
１１：基板、１２：トランジスタ、１２ａ：ゲート絶縁膜、
１２ｂ：ゲート電極、１２ｃ：絶縁膜、１３：層間絶縁層、
２１：層間絶縁膜、２１ａ：絶縁膜、２１ｂ：絶縁膜、２２：積層膜、
２２’：積層膜、２２ａ：電極層、２２ａ’：犠牲層、２２ｂ：絶縁層、
２３：層間絶縁膜、２４：柱状部、２４ａ：メモリ絶縁膜、２４ｂ：半導体層、
２４ｃ：チャネル半導体層、２４ｄ：コア絶縁膜、２５：不純物拡散層、２６：基板、
３１：コンタクトプラグ、３２：配線層、３３：ビアプラグ、３４：配線層、
３５：ビアプラグ、３６：配線層、３７：ビアプラグ、３８：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、
５１：配線層、５１ａ：半導体層、５１ｂ：金属層、５２：パッシベーション膜、
６１：ブロック絶縁膜、６２：電荷蓄積層、６３：トンネル絶縁膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】