特開 2022-48036 テストシステム及びプローブ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022048036

(43)【公開日】2022-03-25

(54)【発明の名称】テストシステム及びプローブ装置

(51)【国際特許分類】

   G01R 31/26 20200101AFI20220317BHJP

   G01R 1/073 20060101ALI20220317BHJP

   G01R 31/28 20060101ALI20220317BHJP

【ＦＩ】

G01R31/26 J

G01R1/073 E

G01R31/28 B

G01R31/28 K

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2020154164

(22)【出願日】2020-09-14

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】特許業務法人イトーシン国際特許事務所

(72)【発明者】

【氏名】大石 正幸

【テーマコード（参考）】

2G003

2G011

2G132

【Ｆターム（参考）】

2G003AA08

2G003AA10

2G003AG03

2G003AG04

2G003AH01

2G003AH04

2G011AA02

2G011AA17

2G011AB01

2G011AE03

2G011AF07

2G132AA08

2G132AA14

2G132AB01

2G132AC03

2G132AD06

2G132AE18

2G132AE23

2G132AF02

2G132AG01

2G132AH00

2G132AL09

(57)【要約】      （修正有）

【課題】半導体記憶装置のウェハテストにおけるテスト時間を短縮する。
【解決手段】第１ウェハ上に形成された１以上の第１半導体チップと第２ウェハ上に形成された１以上の第２半導体チップとを電気的に接続して前記第１及び第２半導体チップをテストするテストシステムであって、前記第１半導体チップにテスト信号を供給するテスト装置２と、前記第１半導体チップの第１内部パッドに接続される第１プローブ１７と、信号の送受信を行う第１通信回路１１と、を有する第１プローブ装置Ｐ１と、前記第２半導体チップの第２内部パッドに接続される第２プローブ２７と、前記第１通信回路と信号の送受信を行う第２通信回路２５と、を有する第２プローブ装置Ｐ２と、を具備するテストシステム。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１ウェハ上に形成された１以上の第１半導体チップと第２ウェハ上に形成された１以上の第２半導体チップとを電気的に接続して前記第１及び第２半導体チップをテストするテストシステムにおいて、
前記第１半導体チップにテスト信号を供給するテスト装置と、
前記第１半導体チップの第１内部パッドに接続される第１プローブと、信号の送受信を行う第１通信回路とを有する第１プローブ装置と、
前記第２半導体チップの第２内部パッドに接続される第２プローブと、前記第１通信回路と信号の送受信を行う第２通信回路とを有する第２プローブ装置と
を具備するテストシステム。

【請求項2】

前記第１プローブ装置は、前記第１半導体チップの外部パッドに接続される第３プローブを有し、前記テスト信号を前記第３プローブ及び外部パッドを介して前記第１半導体チップに供給する
請求項１に記載のテストシステム。

【請求項3】

前記第１及び第２半導体チップをテストする際に、前記テスト信号に基づいて前記第１及び第２内部パッド間での信号の向きを制御する制御信号を発生させ、前記第１及び第２半導体チップに供給する
請求項１に記載のテストシステム。

【請求項4】

前記第１プローブ装置は、前記第１内部パッドから前記第１プローブを介して取り込んだ信号を前記第１及び第２通信回路によって伝送可能な信号に変換する第１信号生成回路を有し、
前記第２プローブ装置は、前記第２通信回路によって受信した信号を前記第１信号生成回路が変換する前の信号に戻して前記第２プローブを介して前記第２内部パッドに与える第２信号生成回路を有する
請求項１に記載のテストシステム。

【請求項5】

前記第２信号生成回路は、前記第２内部パッドから前記第２プローブを介して取り込んだ信号を前記第１及び第２通信回路によって伝送可能な信号に変換し、
前記第１信号生成回路は、前記第１通信回路によって受信した信号を前記第２信号生成回路が変換する前の信号に戻して前記第１プローブを介して前記第１内部パッドに与える
請求項４に記載のテストシステム。

【請求項6】

半導体チップの内部パッドに接続される第１プローブと、
前記内部パッドから前記第１プローブを介して取り込んだ信号を外部に送信するための通信回路と、
前記内部パッドから前記第１プローブを介して取り込んだ信号を前記通信回路によって伝送可能な信号に変換する信号生成回路と
を具備するプローブ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、テストシステム及びプローブ装置に関する。

【背景技術】

【0002】

半導体記憶装置のウェハテストは、記憶容量の増加に比例して、テスト時間が増大傾向にある。半導体記憶装置は、メモリセルと周辺回路とが組み合わされた構造を有する。周辺回路に、電圧を生成するポンプ回路や、テスト回路（ＢＩＳＴ(Build in Self Test)）を組み込むことで、半導体記憶装置のメモリセルのテストを周辺回路によって実行することができる。

【0003】

ところで、周辺回路の高速化のために、メモリセルと周辺回路とを別のウェハ上に別プロセスで作成し、作成後に両者を組み合わせるＣＢＡ(CMOS directly Bonded to Array)という技術が開発されている。このＣＢＡでは、メモリセルと周辺回路とが別のウェハ上に形成されることから、メモリセル単体でテストを行う場合には、ウェハテストを行うテスト装置に、周辺回路と同様の機能を実装する必要がある。

【0004】

このため、テスト装置の回路構成が複雑となりコスト増を招来すると共に、メモリセルと周辺回路とを別々にテストする必要があり、テスト時間が長くなってしまう。

【0005】

また、メモリセルを形成したウェハと周辺回路を形成したウェハとを互いに貼り合わせた後、周辺回路を利用してテストを行うことも可能である。しかし、この場合には、貼り合わせたチップ同士の一方が良品であっても、他方が不良品の組み合わせになることもあり、歩留が悪化してしまう。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００２－７１７６３号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

本実施形態は、テスト時間を短縮することができるテストシステム及びプローブ装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

実施形態のテストシステムは、第１ウェハ上に形成された１以上の第１半導体チップと第２ウェハ上に形成された１以上の第２半導体チップとを電気的に接続して前記第１及び第２半導体チップをテストするテストシステムにおいて、前記第１半導体チップにテスト信号を供給するテスト装置と、前記第１半導体チップの第１内部パッドに接続される第１プローブと、信号の送受信を行う第１通信回路とを有する第１プローブ装置と、前記第２半導体チップの第２内部パッドに接続される第２プローブと、前記第１通信回路と信号の送受信を行う第２通信回路とを有する第２プローブ装置とを具備する。

【図面の簡単な説明】

【0009】

【図1】実施形態に係るテストシステムを示すブロック図。

【図2】プローブ装置Ｐの外観の例を示す説明図。

【図3】プローブ装置Ｐの外観の例を示す説明図。

【図4】プローブ装置Ｐと各半導体チップとの接続を説明するための説明図。

【図5】周辺回路チップＣｐとメモリセルチップＣｃ内のウェハテストに関する回路部分を示すブロック図。

【図6】ウェハテストの様子を示す説明図。

【図7】周辺回路チップＣｐとメモリセルチップＣｃとの間の信号の送受を示す説明図。

【図8】制御信号による制御を説明するための説明図。

【図9】第１の実施の形態の動作を説明するための説明図。

【図10】第１の実施の形態の動作を説明するためのタイミングチャート。

【図11】第１の実施の形態の動作を説明するための説明図。

【図12】第１の実施の形態の動作を説明するためのタイミングチャート。

【図13】周辺回路チップＣｐとメモリセルチップＣｃ内のウェハテストに関する回路部分を示すブロック図。

【図14】変形例を示す説明図。

【図15】変形例を示す説明図。

【図16】第２の実施の形態を示すブロック図。

【図17】第２の実施の形態の動作を説明するためのフローチャート。

【図18】第２の実施の形態の動作を説明するためのフローチャート。

【図19】複数組の周辺回路チップＣｐ及びメモリセルチップＣｃのテストを同時に行う様子を説明するための説明図。

【発明を実施するための形態】

【0010】

以下、図面を参照して本発明の実施の形態について詳細に説明する。

【0011】

（第１の実施の形態）
図１は実施形態に係るテストシステムを示すブロック図である。

【0012】

本実施の形態は、プローブ装置同士の通信を可能にして、異なるウェハ上に形成され相互に関連を有する２つの半導体チップに対する検査を同時に実施することを可能にすることにより、ウェハテスト時間を短縮すると共に、歩留まりを向上させるものである。

【0013】

なお、本実施の形態においては、半導体記憶装置のウェハテストを例に説明するが、記憶装置に限らず各種半導体装置のウェハテストに用いることが可能である。

【0014】

図１において、テストシステム１は、テスト装置２と複数のプローブ装置Ｐ１，Ｐ２（以下、これらを区別する必要が無い場合にはプローブ装置Ｐという）により構成される。なお、図１では２つのプローブ装置Ｐ１，Ｐ２のみを示しているが、３つ以上のプローブ装置を採用してもよい。

【0015】

テストシステム１のテスト対象は、例えば、ＣＢＡにより構成される２つの半導体チップであり、周辺回路が構成された周辺回路チップＣｐとメモリセルが構成されたメモリセルチップＣｃである。テストシステム１は、それぞれのウェハ上に構成されたこれらの周辺回路チップＣｐ及びメモリセルチップＣｃに対してテストを行う。

【0016】

プローブ装置Ｐ１は、周辺回路チップＣｐ用の装置（プローブカード）であり、プローブ装置Ｐ２は、メモリセルチップＣｃ用の装置（プローブカード）である。プローブ装置Ｐは、ウェハに形成された半導体チップ上のパッド（ＰＡＤ）とテスト装置２とを電気的に接続する役割を有する。なお、プローブ装置Ｐ１とプローブ装置Ｐ２との相違点は、接続対象の半導体チップのパッド数に対応してプローブ数が異なる点である。従って、プローブの一部を使用しないようにすることで、プローブ装置Ｐ１とプローブ装置Ｐ２として、同一の装置を用いてもよい。

【0017】

テスト装置２は、テスト回路２ａ及び通信回路２ｂを有する。テスト回路２ａは、検査対象の半導体記憶装置を構成する周辺回路チップＣｐ及びメモリセルチップＣｃのウェハテストのための各種信号（テスト信号）を発生することができる。テスト回路２ａは、発生したテスト信号に対する周辺回路チップＣｐ及びメモリセルチップＣｃからの出力信号を取り込み、期待値と比較することで、周辺回路チップＣｐ及びメモリセルチップＣｃの良不良等のテスト判定結果を得る。

【0018】

通信回路２ｂは、プローブ装置Ｐとの間で通信を行って、信号を送受信する。通信回路２ｂは、無線又は有線による通信が可能である。例えば、通信回路２ｂは、ＬＡＮ等の有線ケーブルを採用した有線伝送路、光通信や無線ＬＡＮ等による無線伝送路を利用した通信が可能である。なお、通信回路２ｂが利用する伝送路としてはこれらに限定されるものではない。通信回路２ｂは、テスト回路２ａが発生したテスト信号をプローブ装置Ｐに送信し、プローブ装置Ｐの出力を受信してテスト回路２ａに与える。

【0019】

プローブ装置Ｐ１は、プローブ装置Ｐ１の各部を制御する制御回路１１を有する。制御回路１１は、ＣＰＵ（Central Processing Unit）やＦＰＧＡ（Field Programmable Gate Array）等を用いたプロセッサによって構成されていてもよく、図示しないメモリに記憶されたプログラムに従って動作して各部を制御するものであってもよいし、ハードウェアの電子回路で機能の一部又は全部を実現するものであってもよい。

【0020】

通信回路１２は、テスト装置２の通信回路２ｂとの間で通信を行って、信号を送受信する。通信回路１２は、通信回路２ｂが使用する伝送路と同一の伝送路を介して通信回路２ｂと同一の通信規格での通信が可能である。

【0021】

プローブ装置Ｐ１にはインタフェース（Ｉ／Ｏ）１３が設けられる。Ｉ／Ｏ１３は、制御回路１１に制御されて、周辺回路チップＣｐに供給する信号や電圧（以下、これらを単に信号という場合がある）を発生してプローブ１７に供給する。プローブ１７は、周辺回路チップＣｐの後述する外部パッド及び内部パッドに電気的に接続されるようになっており、Ｉ／Ｏ１３が発生した信号や電圧をこれらのパッドに供給すると共に、これらのパッドに現れる信号や電圧を取り込んでＩ／Ｏ１３に与える。

【0022】

通信回路１５は、他のプローブ装置Ｐ（図１ではプローブ装置Ｐ２）との間で通信を行って、信号を送受信する。通信回路１５は、無線又は有線による通信が可能である。例えば、通信回路１５は、ＬＡＮ等の有線ケーブルを採用した有線伝送路、光通信や無線ＬＡＮ等による無線伝送路を利用した通信が可能である。なお、通信回路１５が利用する伝送路としてはこれらに限定されるものではない。

【0023】

信号生成回路１４は、Ｉ／Ｏ１３において周辺回路チップＣｐの内部パッドからプローブ１７を介して取得した信号や電圧が与えられ、この信号や電圧を、通信回路１５により他のプローブ装置Ｐ（図１ではプローブ装置Ｐ２）に伝送可能にするための信号を生成する。信号生成回路１４からの信号は通信回路１５に供給され、通信回路１５は、この信号を図示しない伝送路を介して他のプローブ装置Ｐ２に転送する。

【0024】

通信回路１５は、信号をデジタル伝送可能に構成されていてよく、また、アナログ伝送可能に構成されていてもよい。通信回路１５によって伝送可能な信号が信号生成回路１４において発生される。例えば、通信回路１５は、電圧値を直接アナログ伝送するように構成されていてもよい。また、通信回路１５は、電圧値のデジタル情報を伝送したり電圧波形をアナログ伝送したりしてもよい。この場合には、これらのデジタル情報やアナログ信号を受信した半導体チップ側で電圧を発生させる。

【0025】

なお、プローブ装置Ｐ１内の各部は、バス１６によって接続されている。

【0026】

プローブ装置Ｐ２の制御回路２１、通信回路２２、Ｉ／Ｏ２３、信号生成回路２４、通信回路２５、バス２６、プローブ２７の構成は、プローブ数を除き、プローブ装置Ｐ１の制御回路１１、通信回路１２、Ｉ／Ｏ１３、信号生成回路１４、通信回路１５、バス１６、プローブ１７の構成と同様である。

【0027】

図２及び図３はプローブ装置Ｐの外観の例を示す説明図であり、図４はプローブ装置Ｐと各半導体チップとの接続を説明するための説明図である。なお、図２ではプローブ装置Ｐ２とメモリセルチップＣｃとの接続の様子を示し、図３ではプローブ装置Ｐ１と周辺回路チップＣｐとの接続の様子を示しているが、プローブ装置Ｐ１とプローブ装置Ｐ２とは相互に同一の外観及び構造を有していてもよく、また、図２のプローブ装置Ｐ２と周辺回路チップＣｐとが接続され、図３のプローブ装置Ｐ１とメモリセルチップＣｃとが接続されてもよい。

【0028】

図２はプローブ装置Ｐ２の外観の一部分の一例を示している。プローブ装置Ｐ２は筐体Ｐ２ａを有し、筐体Ｐ２ａ内には図示しない基板が配置され、この基板上に図１の各回路ブロックが構成されている。メモリセル用のウェハＷｃには、一括でのテスト対象となる複数のメモリセルチップＣｃが形成される。テスト時には、筐体Ｐ２ａとウェハＷｃとの相対位置を調整して、筐体Ｐ２ａから突出したプローブ２７を、ウェハＷｃ上の所定の位置（斜線部）の各メモリセルチップＣｃの内部パッドＣｃＰに接触させる。これにより、プローブ装置Ｐ２を介して各メモリセルチップＣｃとテスト装置２とが相互に電気的に接続される。なお、図２は、１つのメモリセルチップＣｃを拡大して、プローブ２７と内部パッドＣｃＰとが接触している様子を示している。

【0029】

また、図３はプローブ装置Ｐの他の外観の例を示している。プローブ装置Ｐ１は、筐体Ｐ１１ａを有し、筐体Ｐ１１ａ内には図示しない基板が配置され、この基板上に図１の各回路ブロックが構成されている。ウェハプローバ３１上にはステージ３２が取り付けられ、ステージ３２上には周辺回路用のウェハＷｐが搭載される。ウェハＷｐには、複数の周辺回路チップＣｐが形成される。ウェハプローバ３１は、ウェハＷｐを搬送してウェハＷｐの位置を決められた位置まで移動させる。これにより、プローブ装置Ｐ１のプローブ１７と周辺回路チップＣｐ上の外部パッド４１（図４参照）及び内部パッドＣｐＰとが電気的に接続される。なお、外部パッド４１に接続されるプローブ装置Ｐ１のプローブ１７をプローブ１７ａと呼び、内部パッドＣｐＰに接続されるプローブ装置Ｐ１のプローブ１７をプローブ１７ｂと呼ぶものとする。こうして、プローブ装置Ｐ１を介して周辺回路チップＣｐとテスト装置２とが相互に電気的に接続される。

【0030】

図３の例では、プローブ装置Ｐ１はテスト装置２に取り付けられて、相互に電気的に接続されている。プローブ装置Ｐとテスト装置２との通信が無線通信により行われる場合又は伝送ケーブルを用いた有線通信によって行われる場合には、プローブ装置Ｐとテスト装置２とは離間した位置に配置可能である。

【0031】

なお、周辺回路チップＣｐとメモリセルチップＣｃは、例えば、ウェハＷｐとウェハＷｃとを対向させ、各周辺回路チップＣｐの内部パッドＣｐＰと各メモリセルチップＣｃの内部パッドＣｃＰとを接続して、ＣＢＡによりウェハＷｐとウェハＷｃを貼り合わせることで、１体の半導体記憶装置を構成することもできる。

【0032】

図４において、周辺回路チップＣｐは内部パッドＣｐＰと外部パッド４１とを有し、メモリセルチップＣｃは内部パッドＣｃＰのみを有する。半導体記憶装置として完成時には、周辺回路チップＣｐの内部パッドＣｐＰは、メモリセルチップＣｃの内部パッドＣｃＰに電気的に接続されるものであり、外部パッド４１は、半導体記憶装置外部との間で信号や電圧を送受するための端子として機能する。

【0033】

プローブ装置Ｐ１のプローブ１７ａはウェハＷｐ上の周辺回路チップＣｐの外部パッド４１に、プローブ１７ｂは内部パッドＣｐＰにそれぞれ接続される。また、プローブ装置Ｐ２のプローブ２７はメモリセルチップＣｃの内部パッドＣｃＰに接続される。

【0034】

プローブ１７ｂとプローブ２７との間は、プローブ装置Ｐ１内の回路、プローブ装置Ｐ１，Ｐ２による伝送路及びプローブ装置Ｐ２内の回路を経由して、相互に電気的に接続される。これにより、プローブ装置Ｐ１，Ｐ２を介して周辺回路チップＣｐとメモリセルチップＣｃとが電気的に接続される。

【0035】

図５は周辺回路チップＣｐとメモリセルチップＣｃ内のウェハテストに関する回路部分を示すブロック図である。

【0036】

周辺回路チップＣｐにはＣＰＵ４２、ポンプ回路４３、アドレス回路４４、ステータス回路４５及びデータラッチ回路４６，４７が形成されている。ＣＰＵ４２は、図示しないメモリを用いて、ウェハテストに関して周辺回路チップＣｐの全体を制御する。ＣＰＵ４２は、プローブ装置Ｐ１のプローブ１７ａから外部パッド４１を介して入力されたコマンドや各種データ等のテスト信号を取り込み、取り込んだテスト信号に応じてポンプ回路４３及びアドレス回路４４を制御する。

【0037】

ポンプ回路４３は、テスト信号に応じた駆動電圧を発生して内部パッドＣｐＰに出力する。また、アドレス回路４４は、テスト信号に応じたアドレスを発生して内部パッドＣｐＰに出力する。例えば、アドレス回路４４は、ワード線ＷＬを選択するためのアドレスを内部パッドＣｐＰに出力する。また、ＣＰＵ４２は、テスト信号に基づいてデータをデータラッチ回路４６，４７にセットする。データラッチ回路４６，４７は、取り込んだデータを複数の内部パッドＣｐＰに出力する。

【0038】

周辺回路チップＣｐの各内部パッドＣｐＰは、プローブ装置Ｐ１のプローブ１７ｂに接続されており、テスト信号に基づいて内部パッドＣｐＰに供給された信号は、プローブ装置Ｐ１のプローブ１７ｂを経由して、プローブ装置Ｐ２のプローブ２７に伝送される。プローブ２７は、メモリセルチップＣｃの各内部パッドＣｃＰに接続されており、各内部パッドＣｃＰは、プローブ２７を介して周辺回路チップＣｐの各内部パッドＣｐＰからの信号を受信する。

【0039】

メモリセルチップＣｃは、メモリセルが形成されるメモリセル形成領域５１とデコード回路５２とを有する。デコード回路５２は、周辺回路チップＣｐのポンプ回路４３，アドレス回路４４の出力が、内部パッドＣｃＰを介して与えられる。デコード回路５２は、入力された信号をデコードして、メモリセル形成領域５１の各メモリセルを駆動するための信号を得る。

【0040】

なお、メモリセルチップＣｃにおいても、ウェハテストを制御するためのＣＰＵ及びメモリを備えていてもよい。

【0041】

例えばデータの読み出し時等においては、メモリセル形成領域５１の各メモリセルからの出力は、内部パッドＣｃＰに与えられる。内部パッドＣｃＰに供給された信号は、プローブ２７からプローブ装置Ｐ１，Ｐ２を経由して、プローブ装置Ｐ１のプローブ１７ｂに伝送される。こうして、周辺回路チップＣｐの各内部パッドＣｐＰは、メモリセルチップＣｃの各内部パッドＣｃＰからの信号を受信してデータラッチ回路４６，４７に与える。

【0042】

また、デコード回路５２は、メモリセルチップＣｃにおいてコマンドに応じた駆動が行われたか否かのステータス情報を発生する。この情報は、内部パッドＣｃＰ、プローブ装置Ｐ１，Ｐ２、内部パッドＣｐＰを介してステータス回路４５に供給される。例えば、メモリセルに対するプログラム動作時には、プログラム結果がステータス情報として伝送される。ステータス回路４５はステータス情報をＣＰＵ４２に与え、ＣＰＵ４２は、ステータス情報に基づいてウェハテストの判定結果を外部パッド４１に出力する。この判定結果は、外部パッド４１からプローブ１７ａを介してプローブ装置Ｐ１に供給される。

【0043】

次に、このように構成された実施の形態の動作について図６から図１２を参照して説明する。図６はウェハテストの様子を示す説明図である。また、図７から図１２はウェハテスト時の信号の伝送を説明するための説明図である。図６において図２と同一の構成要素には同一符号を付して説明を省略する。

【0044】

図６に示すように、本実施の形態においては、ウェハＷｐに形成された周辺回路チップＣｐにプローブ装置Ｐ１を接続し、ウェハＷｃに形成されたメモリセルチップＣｃにプローブ装置Ｐ２を接続することで、貼り合わされる前の周辺回路チップＣｐとメモリセルチップＣｃとに対して同時にウェハテストを実施する。

【0045】

筐体Ｐ１ａは，筐体Ｐ２ａと同一構成であり、筐体Ｐ１ａ内に配置された図示しない基板には、プローブ装置Ｐ１を構成する各回路ブロックが構成されている。ウェハテスト時には、筐体Ｐ１ａとウェハＷｐとの相対位置を調整して、筐体Ｐ１ａから突出したプローブ１７ａ，１７ｂを、ウェハＷｐ上の所定の位置（斜線部）の周辺回路チップＣｐの外部パッド４１及び内部パッドＣｐＰにそれぞれ接触させる。また、筐体Ｐ２ａとウェハＷｃとの相対位置を調整して、筐体Ｐ２ａから突出したプローブ２７を、ウェハＷｃ上の所定の位置（斜線部）のメモリセルチップＣｃの内部パッドＣｃＰに接触させる。これにより、プローブ装置Ｐ１，Ｐ２を介して周辺回路チップＣｐとメモリセルチップＣｃとが相互に電気的に接続されるとともに、テスト装置２にも電気的に接続される。

【0046】

テスト装置２からの信号は、プローブ装置Ｐ１，Ｐ２の通信回路１２，通信回路２２おいて受信される。プローブ装置Ｐ１の制御回路１１は、テスト装置２からのテスト信号をＩ／Ｏ１３に与え、Ｉ／Ｏ１３は、プローブ１７ａを介してテスト信号を周辺回路チップＣｐの外部パッド４１に与える。周辺回路チップＣｐは、外部パッド４１からのテスト信号に基づいて、メモリセルチップＣｃを駆動するための各種信号等を発生して内部パッドＣｃＰから出力する。

【0047】

本実施の形態においては、内部パッドＣｃＰの出力は、プローブ装置Ｐ１のプローブ１７ｂを介してＩ／Ｏ１３に取り込まれる。信号生成回路１４は、Ｉ／Ｏ１３に取り込まれた信号を通信回路１５，通信回路２５の通信に適した形式に変換して通信回路１５に与える。通信回路１５は、信号生成回路１４からの信号を伝送路ＴＬを介してプローブ装置Ｐ２の通信回路２５に送信する。

【0048】

プローブ装置Ｐ２の信号生成回路２４は、制御回路２１に制御されて、通信回路２５からの信号を元の形式に戻してＩ／Ｏ２３に与える。Ｉ／Ｏ２３は、周辺回路チップＣｐからの信号をプローブ２７を介してメモリセルチップＣｃの内部パッドＣｃＰに与える。こうして、テスト装置２からのテスト信号に基づいて、メモリセルチップＣｃが動作する。

【0049】

例えば、テスト信号により書き込みが指示されている場合には、メモリセルチップＣｃはメモリセルへの書き込みを行い、書き込みが正常に行われたか否かのステータス情報を内部パッドＣｃＰを介して出力する。このステータス情報は、プローブ２７からプローブ装置Ｐ２に伝送され、プローブ装置Ｐ２から伝送路ＴＬを介してプローブ装置Ｐ１に伝送される。なお、この場合にも、ステータス情報は、通信回路２５，１５の通信に適した形式に変換されて伝送される。即ち、プローブ装置Ｐ２の信号生成回路２４は、ステータス情報を通信回路２５，１５の通信に適した信号の形式に変換して通信回路２５に与える。プローブ装置Ｐ１は、通信回路２５から伝送された信号を信号生成回路１４において元の形式に戻したうえで、プローブ１７ｂを介して周辺回路チップＣｐの内部パッドＣｐＰにステータス情報を出力する。周辺回路チップＣｐはステータス情報を外部パッド４１からプローブ１７ａを介してプローブ装置Ｐ１に出力する。プローブ装置Ｐ１は受信したステータス情報をテスト装置２に送信する。

【0050】

このように、本実施の形態においては、プローブ装置Ｐ１，Ｐ２同士による通信を可能にして、周辺回路チップＣｐとメモリセルチップＣｃとの間の信号の受け渡しを中継することを可能にしており、ウェハＷｐ，ウェハＷｃ上の周辺回路チップＣｐ，メモリセルチップＣｃの検査を同時に実施することができる。

【0051】

ところで、内部パッドＣｐＰと内部パッドＣｃＰとの間では、双方向に通信が可能であるパッドがある。そこで、プローブ装置Ｐ１からプローブ装置Ｐ２に信号が送信される際と、プローブ装置Ｐ２からプローブ装置Ｐ１に信号が送信される際とで、信号の送受の向きが制御される場合がある。この理由から、本実施の形態においては、信号の送受の向きを制御するための制御信号を送受信するための制御パッドを、内部パッドＣｐＰ，ＣｃＰの一部として周辺回路チップＣｐ，メモリセルチップＣｃにそれぞれ設けるようにしてもよい。

【0052】

図７は周辺回路チップＣｐとメモリセルチップＣｃとの間の信号の送受を示す説明図であり、図８は制御信号による制御を説明するための説明図である。

【0053】

図７の例は周辺回路チップＣｐが内部パッドＣｐＰとして２つの出力パッドＯ、２つの入力パッドＩ、双方向通信用のパッドＰＡ～ＰＦ及び制御信号伝送用の制御パッドＰ＿ＩＯを採用し、メモリセルチップＣｃが内部パッドＣｃＰとして２つの入力パッドＩ、２つの出力パッドＯ、双方向通信用のパッドＭＡ～ＭＦ及び制御信号伝送用の制御パッドＭ＿ＩＯを採用する例を示している。

【0054】

図８は制御信号として２値のデジタル信号を採用し、Ａ期間からＦ期間におけるレベルによって、信号の送受の向きを制御する例を示している。例えば、周辺回路チップＣｐのＣＰＵ４２は、テスト信号に応じて周辺回路チップＣｐとメモリセルチップＣｃとの間の信号の送受の向きを制御する図８に示す制御信号を発生してもよい。ＣＰＵ４２は、発生した制御信号に基づいて、内部パッドＣｃＰの信号の送受を制御すると共に、発生した制御信号を制御パッドＰ＿ＩＯに出力する。制御信号は、制御パッドＰ＿ＩＯからプローブ１７ｂ、プローブ装置Ｐ１、伝送路ＴＬ、プローブ装置Ｐ２、プローブ２７を介してメモリセルチップＣｃの制御パッドＭ＿ＩＯに供給される。メモリセルチップＣｃのＣＰＵ（図示省略）は、受信した制御信号に基づいて、内部パッドＣｃＰの信号の送受を制御する。

【0055】

図８の例では、Ａ期間とＥ期間にハイレベル（以下、Ｈレベルという）で、Ｂ～Ｄ期間に及びＦ期間にローレベル（以下、Ｌレベルという）となる制御信号が制御パッドＰ＿ＩＯに供給される。Ａ期間からＦ期間は、それぞれ、パッドＰＡ，ＭＡ、パッドＰＢ，ＭＢ、パッドＰＣ，ＭＣ、パッドＰＤ，ＭＤ、パッドＰＥ，ＭＥ及びパッドＰＦ，ＭＦに対応しており、Ｈレベルが周辺回路チップＣｐからメモリセルチップＣｃへの通信を示し、ＬレベルがメモリセルチップＣｃから周辺回路チップＣｐへの通信を示している。即ち、矢印にて示すように、パッドＰＡ，ＰＥからそれぞれパッドＭＡ，ＭＥへの送信と、パッドＭＢ，ＭＣ，ＭＤ，ＭＦからそれぞれパッドＰＢ，ＰＣ，ＰＤ，ＰＦへの送信が行われることを示している。

【0056】

このように、図８の例は、制御信号をシリアル伝送し、複数の内部パッドＣｐＰ，ＣｃＰ間での信号の送受の向きを１つの制御パッドによって制御可能である。また、制御信号による制御は、ウェハテスト時のみ用いられ、貼り合せ後は通常通り、内部パッドＣｐＰと内部パッドＣｃＰとの直接接続による信号伝達が行われる。また、周辺回路チップＣｐのＣＰＵ４２において制御信号を発生するものと説明したが、プローブ装置Ｐ１の制御回路１１において制御信号を発生し、プローブ１７ａから外部パッド４１を介して周辺回路チップＣｐに供給するようになっていてもよい。

【0057】

図９の説明図及び図１０のタイミングチャートは、周辺回路チップＣｐからメモリセルチップＣｃへのデジタル伝送の動作を説明するためのものである。なお、図１０は、図９中の内部パッド及び伝送路のうち枠で囲った部分についての伝送タイミングを示している。

【0058】

図９の例では、周辺回路チップＣｐが内部パッドＣｐＰとして１つの出力パッドＰＯ１、１つの入力パッドＰＩ１、双方向通信用のパッドＰＡ～ＰＦ及び制御信号伝送用の制御パッドＰ＿ＩＯを採用し、メモリセルチップＣｃが内部パッドＣｃＰとして１つの入力パッドＣＩ１、１つの出力パッドＣＯ１、双方向通信用のパッドＭＡ～ＭＦ及び制御信号伝送用の制御パッドＭ＿ＩＯを採用する例を示している。なお、周辺回路チップＣｐの外部パッド４１及びメモリセルチップＣｃの内部パッドＣｃＰの一部には、それぞれプローブ装置Ｐ１，Ｐ２を介して電源電圧が供給される。

【0059】

ＣＰＵ４２は、制御信号を発生して、双方向通信における信号の方向を決定する。ＣＰＵ４２は、図１０のＡ期間からＦ期間において、制御信号を内部パッドＣｃＰからプローブ１７ｂ、プローブ装置Ｐ１、プローブ装置Ｐ２、プローブ２７を介してメモリセルチップＣｃの制御パッドＭ＿ＩＯに送信する。これにより、内部パッドＣｐＰ及び内部パッドＣｃＰにおける信号の送受の向きが決定する。なお、このＡ～Ｆ期間における内部パッドＣｐＰ，ＣｃＰの状態は無視する。

【0060】

制御パッドＰ＿ＩＯに供給される制御信号は、テスト時のみＨレベル又はＬレベルとなる。非テスト時及び周辺回路チップＣｐとメモリセルチップＣｃとを貼合した後は、図１０に示すように、制御信号が供給される制御パッドＰ＿ＩＯは常時Ｈｉｚであり、非テスト時及び製品完成後は方向制御の機能は使用されない。

【0061】

制御信号の送信が終了すると、プローブ装置Ｐ１からプローブ１７ａを介して外部パッド４１に転送されたテスト信号によって、周辺回路チップＣｐの出力パッドＰＯ１、パッドＰＡ及びメモリセルチップＣｃの出力パッドＣＯ１には、図１０に示す出力が現れる。周辺回路チップＣｐの出力パッドＰＯ１、パッドＰＡの出力は、制御信号に従って、メモリセルチップＣｃの入力パッドＣＩ１、パッドＭＡにそれぞれ転送される。また、メモリセルチップＣｃの出力パッドＣＯ１の出力は、制御信号に従って、周辺回路チップＣｐの入力パッドＰＩ１に転送される。こうして、テスト信号に応じて、周辺回路チップＣｐとメモリセルチップＣｃとの間で信号の伝送が行われる。

【0062】

図１０の例は、プローブ装置Ｐ１とプローブ装置Ｐ２との間でデジタル伝送が行われる例を示しており、例えば、メモリセルチップＣｃは、入力されたデジタル値に基づいて所望の電圧を発生することも可能である。

【0063】

図１１の説明図及び図１２のタイミングチャートは、周辺回路チップＣｐからメモリセルチップＣｃへのアナログ伝送の動作を説明するためのものである。なお、図１２は、図１１中の内部パッド及び伝送路のうち枠で囲った部分についての伝送タイミングを示している。

【0064】

図１１の例では、周辺回路チップＣｐが内部パッドＣｐＰとして１つの出力パッドＰＯＸ、１つの入力パッドＰＩＹ、双方向通信用のパッドＰＡ～ＰＦ及び制御信号伝送用の制御パッドＰ＿ＩＯを採用し、メモリセルチップＣｃが内部パッドＣｃＰとして１つの入力パッドＣＩＸ、１つの出力パッドＣＯＹ、双方向通信用のパッドＭＡ～ＭＦ及び制御信号伝送用の制御パッドＭ＿ＩＯを採用する例を示している。なお、周辺回路チップＣｐの外部パッド４１及びメモリセルチップＣｃの内部パッドＣｃＰの一部には、それぞれプローブ装置Ｐ１，Ｐ２を介して電源電圧が供給される。

【0065】

ＣＰＵ４２は、制御信号を発生して、双方向通信における信号の方向を決定する。ＣＰＵ４２は、図１２のＡ期間からＦ期間において、制御信号を内部パッドＣｃＰからプローブ１７ｂ、プローブ装置Ｐ１、プローブ装置Ｐ２、プローブ２７を介してメモリセルチップＣｃの制御パッドＭ＿ＩＯに送信する。これにより、内部パッドＣｐＰ及び内部パッドＣｃＰにおける信号の送受の向きが決定する。なお、この期間における内部パッドＣｐＰ，ＣｃＰの状態は無視する。制御信号の送信が終了すると、プローブ装置Ｐ１からプローブ１７ａを介して外部パッド４１に転送されたテスト信号によって、周辺回路チップＣｐの出力パッドＰＯＸには、図１２に示す出力が現れる。この出力は、制御信号に従って、メモリセルチップＣｃの入力パッドＣＩＸに転送される。こうして、周辺回路チップＣｐからメモリセルチップＣｃに例えば０Ｖから６Ｖまで変化する電圧が供給される。

【0066】

ところで、図９及び図１０の例では、メモリセルチップＣｃは、パルスジェネレータ等により伝送された信号に基づく電圧を発生する。しかし、パルスジェネレータ等では、電圧を微調整することができない可能性もある。そこで、ポンプ回路をメモリセルチップＣｃに配置することも考えられる。

【0067】

図１３はこの場合の周辺回路チップＣｐとメモリセルチップＣｃ内のウェハテストに関する回路部分を示すブロック図である。図１３において図５と同一の構成要素には同一符号を付して説明を省略する。

【0068】

図１３の例は、図５において周辺回路チップＣｐに設けられているポンプ回路４３及びデータラッチ回路４６，４７をメモリセルチップＣｃに設けたものであり、メモリセルチップＣｃ中のポンプ回路４３ａ及びデータラッチ回路４６ａ，４７ａは、それぞれポンプ回路４３、データラッチ回路４６，４７と同様の機能を有する。

【0069】

即ち、図５の例では、ポンプ回路４３は、ＣＰＵ４２に制御されて、テスト信号に応じた電圧を発生し、ＣＰＵ４２は発生した電圧に応じた信号を内部パッドＣｐＰを介してメモリセルチップＣｃに供給し、メモリセルチップＣｃは受信した信号から電圧を生成した。

【0070】

これに対し、図１３の例は、ＣＰＵ４２は、テスト信号に基づく電圧に応じた信号を内部パッドＣｐＰを介してメモリセルチップＣｃに供給する。メモリセルチップＣｃは受信した信号からポンプ回路４３ａによって電圧を生成する。

【0071】

また、図５の例では、ＣＰＵ４２は、テスト信号に応じたデータをデータラッチ回路４６，４７に与えて、データラッチ回路４６，４７は、内部パッドＣｐＰを介してデータをメモリセルチップＣｃに供給した。

【0072】

これに対し、図１３の例は、ＣＰＵ４２は、テスト信号に基づく信号を内部パッドＣｐＰを介してメモリセルチップＣｃに供給する。メモリセルチップＣｃは受信した信号に応じた電圧をデータラッチ回路４６ａ，４７ａにラッチさせる。

【0073】

図５の例のように、メモリセルチップＣｃにおいて用いる駆動電圧の制御を、周辺回路チップＣｐ又はテスト装置２において実施するとプローブ数の増加に繋がり、また、テスト装置２の構成が複雑となる。これに対し、図１３のように、メモリセルチップＣｃ内にポンプ回路やデータラッチ回路を移植すると、周辺回路チップＣｐ又はテスト装置２においてメモリセルチップＣｃにおいて用いる駆動電圧制御が不要となり、プローブ数の削減が可能となる。

【0074】

また、周辺回路チップＣｐから発生する電圧にはバラツキがあり、周辺回路チップＣｐからの電圧をメモリセルチップＣｃに与えてテストを行う場合には、テスト数が増大することがある。図１３の例では、メモリセルチップＣｃにおいて安定した電圧を発生させることができ、結果的にテスト数を削減し、製造コスト増加を抑制できるという利点もある。

【0075】

このように本実施の形態においては、周辺回路チップＣｐの内部パッドＣｐＰとメモリセルチップＣｃの内部パッドＣｃＰとにそれぞれ２つのプローブ装置Ｐ１，Ｐ２を接続し、プローブ装置Ｐ１，Ｐ２同士で通信を行うことで、周辺回路チップＣｐとメモリセルチップＣｃとの間を電気的に接続することを可能にする。これにより、貼り合わされる前のウェハ上の周辺回路チップＣｐとメモリセルチップＣｃとを同時にテストすることが可能であり、ウェハテスト時間を短縮すると共に、歩留まりを向上させることができる。

【0076】

（変形例１）
図１４は変形例を示す説明図である。図１４において図６と同一の構成要素には同一符号を付して説明を省略する。

【0077】

図６の例は、ウェハＷｐとウェハＷｃの同一位置の周辺回路チップＣｐとメモリセルチップＣｃとにプローブ装置Ｐ１，プローブ装置Ｐ２を接続して、テストを行う例を示した。図１の構成によれば、プローブ装置Ｐ１とプローブ装置Ｐ２は、貼り合わされる前のウェハＷｐ，Ｗｃ上の任意の位置にプローブ１７，２７を配置することが可能である。

【0078】

そこで、本変形例においては、図１４に示すように、ウェハＷｐ，Ｗｃ上の相互に異なる位置（斜線部）に形成された周辺回路チップＣｐとメモリセルチップＣｃとにプローブ１７，２７を接続する。このように、本変形例では、ウェハＷｐ上の任意の位置の周辺回路チップＣｐとウェハＷｃ上の任意の位置のメモリセルチップＣｃとにそれぞれプローブ装置Ｐ１，プローブ装置Ｐ２を接続してテストを行う。

【0079】

他の構成及び作用は第１の実施の形態と同様である。

【0080】

（変形例２）
図１５は変形例を示す説明図である。図１５において図６と同一の構成要素には同一符号を付して説明を省略する。

【0081】

図６に示したウェハＷｐ，Ｗｃは、ウェハ同士を貼り合わせて、周辺回路チップＣｐとメモリセルチップＣｃとを接続した半導体記憶装置を製造することを考慮したものであり、周辺回路チップＣｐとメモリセルチップＣｃのサイズ及び配置がウェハＷｐ，Ｗｃで共通である。

【0082】

これに対し、図１５の例は、周辺回路チップＣｐとメモリセルチップＣｃのサイズ及びウェハ上の配置が、ウェハＷｐとウェハＷｃとで異なる例を示している。ウェハＷｐには複数の周辺回路チップＣｐが形成される。また、ウェハＷｃ１，Ｗｃ２には、複数のメモリセルチップＣｃが形成される。ウェハＷｐとＷｃ１，Ｗｃ２とでは、形成される周辺回路チップＣｐとメモリセルチップＣｃのサイズ及びウェハ上の配置が異なる。

【0083】

図１５はプローブ装置Ｐ１をウェハＷｐ上の周辺回路チップＣｐ１に接続し、プローブ装置Ｐ２をウェハＷｃ１上のメモリセルチップＣｃ１に接続した場合と、プローブ装置Ｐ１をウェハＷｐ上の周辺回路チップＣｐ２に接続し、プローブ装置Ｐ２をウェハＷｃ２上のメモリセルチップＣｃ２に接続した場合の例を示している。プローブ装置Ｐ１とウェハＷｐとを相対的に移動させ、プローブ装置Ｐ２とウェハＷｃ１，Ｗｃ２とを相対的に移動させることにより、各種組み合わせでの検査が可能である。

【0084】

ところで、上述したように、仮に、周辺回路チップＣｐとメモリセルチップＣｃとを同時にテストすることができない場合には、テスト時間を短縮することを考慮すると、周辺回路チップＣｐとメモリセルチップＣｃとを貼り合わせて完成した半導体記憶装置に対してテストを行うことも考えられる。即ち、この場合には、半導体記憶装置の完成前にチップ不良を発見することはできないので、製造の効率化を考慮すると、ウェハ同士を貼り合せることにより完成した半導体記憶装置を作成する製造方法を採用することになる。しかし、この場合には、ウェハ内のチップサイズ及びパッドサイズを合わせ、ウェハ内の同一座標のチップ同士を貼り付ける必要がある。従って、本来は回路面積が小さく１ウェハに比較的多くの周辺回路チップＣｐを構成できる場合であっても、１ウェハにはメモリセルチップＣｃと同数の周辺回路チップＣｐしか形成することはできない。

【0085】

これに対し、変形例１，２では、任意のウェハ上の任意の位置の周辺回路チップＣｐとメモリセルチップＣｃとを組み合わせてこれらのチップを同時にテストすることが可能である。これにより、例えば良品同士の組み合わせの周辺回路チップＣｐとメモリセルチップＣｃとをウェハ状態で見つけることができる。従って、ウェハ同士を貼り合わせるのではなく、例えば良品同士の周辺回路チップＣｐとメモリセルチップＣｃとを組み合わせて貼り合わせる製造方法を採用したとしても、非効率ではない。即ち、変形例１，２によるテストでは、良品のチップと不良品のチップとが貼り合わされることを防止することができ、歩留まりを改善させることが可能である。

【0086】

このように、変形例１，２では、周辺回路チップＣｐとメモリセルチップＣｃとで回路面積が異なるウェハであっても、それらウェハから検査対象のチップを組み合わせることが可能であり、かつ組み合わせるチップの少なくとも一方について、複数のウェハの中からチップを選択してウェハテストを実施することができる。回路面積の小さい周辺回路チップについては、多チップ化が可能となり、また、メモリセルチップＣｃのセル容量に応じて、異なる周辺回路チップを再テストする必要もなく、開発期間とコストを抑制することができる。

【0087】

（第２の実施の形態）
図１６は第２の実施の形態を示すブロック図である。図１６において図１と同一の構成要素には同一符号を付して説明を省略する。

【0088】

本実施の形態はウェハＷｐ上の良品チップとウェハＷｃ上の良品チップとを組み合わせることで、歩留まりを改善させるものである。本実施の形態においても、ウェハＷｐ上の任意の位置の周辺回路チップＣｐとウェハＷｃ上の任意の位置のメモリセルチップＣｃとについて同時にウェハテストが可能である。そこで、ウェハＷｐ，Ｗｃ上のチップ同士の組み合わせを変化させながらテストを実施することで、組み合わせに適したチップを選択可能にして、結果的に歩留まりを改善するようになっている。

【0089】

図１６はテスト装置２に代えてテスト装置５を採用した点が第１の実施の形態と異なる。テスト装置５は、テスト装置５の全体を制御する制御回路５ａを有する。制御回路５ａは、ＣＰＵやＦＰＧＡ等を用いたプロセッサによって構成されていてもよく、図示しないメモリに記憶されたプログラムに従って動作して各部を制御するものであってもよいし、ハードウェアの電子回路で機能の一部又は全部を実現するものであってもよい。

【0090】

制御回路５ａは、バス６を介してテスト装置５内の各部と接続されている。制御回路５ａは、テスト回路２ａを制御して、周辺回路チップＣｐとメモリセルチップＣｃのテストを実行する。また、制御回路５ａは、周辺回路チップＣｐとメモリセルチップＣｃの組み合わせを変更しながらテストを実行する。本実施の形態においては、制御回路５ａは、テスト回路２ａによるテスト結果を記録回路５ｂに記録すると共に、テスト結果に基づいて、テスト対象の周辺回路チップＣｐ及びメモリセルチップＣｃについて、良不良の判定及び相性の判定等の評価を行い、評価結果を記録回路５ｂに記録する。

【0091】

なお、図１６では、記録回路５ｂをテスト装置５内に設ける例を説明したが、外部の図示しないサーバ等に評価結果を記録するようになっていてもよい。また、テスト装置５内の制御回路５ａによって、良不良の判定及び相性の判定等の評価を実施する例を説明したが、図示しない外部機器において評価を行い評価結果を記録するようになっていてもよい。

【0092】

次に、このように構成された実施の形態の動作について図１７及び図１８のフローチャートを参照して説明する。

【0093】

テスト装置５は、テスト回路２ａを制御して、周辺回路チップＣｐとメモリセルチップＣｃとのテストを実施させる。プローブ装置Ｐ１のプローブ１７ａ，１７ｂは、ウェハＷｐ上の所定の位置の周辺回路チップＣｐの外部パッド４１及び内部パッドＣｐＰにそれぞれ接続される。また、プローブ装置Ｐ２のプローブ２７は、ウェハＷｃ上の所定の位置のメモリセルチップＣｃの内部パッドＣｃＰに接続される。

【0094】

テスト回路２ａはテスト信号をプローブ装置Ｐ１に送信する。テスト回路２ａは、図１７のステップＳ１において、外部パッド４１のコンタクト試験を行う。プローブ装置Ｐ１は、テスト信号をプローブ１７ａを介して周辺回路チップＣｐの外部パッド４１に与える。プローブ１７ａからの信号は、プローブ装置Ｐ１のＩ／Ｏ１３において受信され、通信回路１２，２ｂによりテスト装置５のテスト回路２ａに転送される。テスト回路２ａは受信した信号によって、外部パッド４１の導通等の電気的接続状態を確認するコンタクト試験を行う。

【0095】

テスト回路２ａは、ステップＳ２において、合否を判定する。外部パッド４１に対するコンタクト試験に合格しなかった場合には、テスト回路２ａは、検査対象の周辺回路チップＣｐを不良と判定し（ステップＳ５）、当該周辺回路チップＣｐが不良であることを示す評価情報を生成して記録回路５ｂに記録する（ステップＳ６）。コンタクト試験に合格すると、テスト回路２ａは周辺回路に関する試験を行う。

【0096】

テスト信号は、プローブ装置Ｐ１からプローブ１７ａを介して周辺回路チップＣｐに供給される。例えば、論理設計の確認用のパターンをテスト信号として供給することにより、動作テスト（ファンクション試験）が行われる。ファンクション試験により、各種閾値やポンプ回路の出力値等の特性情報が得られる。ファンクション試験の結果は、プローブ１７ａからプローブ装置Ｐ１のＩ／Ｏ１３に供給され、通信回路１２，２ｂによりテスト装置５のテスト回路２ａに転送される。テスト回路２ａは受信した信号によって、周辺回路チップＣｐのファンクション試験の試験結果を得る。

【0097】

テスト回路２ａは、ステップＳ２において、周辺回路チップＣｐのファンクション試験の合否を判定する。ファンクション試験に合格しなかった場合には、テスト回路２ａは、検査対象の周辺回路チップＣｐを不良と判定し（ステップＳ５）、当該周辺回路チップＣｐが不良であることを示す評価情報を生成して記録回路５ｂに記録する（ステップＳ６）。ファンクション試験に合格すると、テスト回路２ａはステップＳ３において、内部パッドＣｐＰに関する試験（コンタクト試験）を行う。

【0098】

コンタクト試験のためのテスト信号は、プローブ装置Ｐ１からプローブ１７ｂを介して周辺回路チップＣｐの内部パッドＣｐＰに与えられる。コンタクト試験の結果は、プローブ１７ｂからプローブ装置Ｐ１のＩ／Ｏ１３に供給され、通信回路１２，２ｂによりテスト装置５のテスト回路２ａに転送される。テスト回路２ａは受信した信号によって、内部パッドＣｐＰのコンタクト試験の試験結果を得る。

【0099】

テスト回路２ａは、ステップＳ４において、周辺回路チップＣｐの内部パッドＣｐＰのコンタクト試験の合否を判定する。コンタクト試験に合格しなかった場合には、テスト回路２ａは、検査対象の周辺回路チップＣｐを不良と判定し（ステップＳ５）、当該周辺回路チップＣｐが不良であることを示す評価情報を生成して記録回路５ｂに記録する（ステップＳ６）。テスト回路２ａは、コンタクト試験合格の判定を行うと、当該周辺回路チップＣｐが良品であることを示す評価情報を生成して記録回路５ｂに記録する（ステップＳ６）。

【0100】

なお、テスト回路２ａは、周辺回路チップＣｐの良不良だけでなく、コンタクト試験及びファンクション試験の結果に基づく評価情報を生成して記録回路５ｂに記録するようになっていてもよい。

【0101】

また、テスト回路２ａはテスト信号をプローブ装置Ｐ２にも送信する。テスト回路２ａは、図１８のステップＳ１１において、内部パッドＣｃＰのコンタクト試験を行う。プローブ装置Ｐ２は、テスト信号をプローブ２７を介してメモリセルチップＣｃの内部パッドＣｃＰに与える。また、プローブ２７からの信号は、プローブ装置Ｐ２のＩ／Ｏ２３において受信され、通信回路２２，２ｂによりテスト装置５のテスト回路２ａに転送される。テスト回路２ａは受信した信号によって、内部パッドＣｃＰの導通等の電気的接続状態の確認が可能である。

【0102】

テスト回路２ａは、ステップＳ１２において、合否を判定する。内部パッドＣｃＰに対するコンタクト試験に合格しなかった場合には、テスト回路２ａは、検査対象のメモリセルチップＣｃを不良と判定し（ステップＳ１３）、当該メモリセルチップＣｃが不良であることを示す評価情報を生成して記録回路５ｂに記録する（ステップＳ１４）。

【0103】

また、テスト回路２ａは、メモリセルチップＣｃに対する特性試験のためのテスト信号も発生する（ステップＳ１１）。このテスト信号は、プローブ装置Ｐ１からプローブ１７ａを介して周辺回路チップＣｐに供給される。周辺回路チップＣｐは、特性試験のための信号を内部パッドＣｐＰからプローブ１７ｂ、プローブ装置Ｐ１，Ｐ２及びプローブ２７を介して内部パッドＣｃＰに供給する。これにより、特性試験が実施され、特性試験の結果は、内部パッドＣｃＰ、プローブ２７、プローブ装置Ｐ２，プローブ装置Ｐ１、内部パッドＣｐＰ、外部パッド４１及びプローブ１７ａを介して、プローブ装置Ｐ１のＩ／Ｏ１３に供給され、通信回路１２，２ｂによりテスト装置５のテスト回路２ａに転送される。テスト回路２ａは受信した信号によって、メモリセルチップＣｃの特性試験の試験結果を得る。

【0104】

テスト回路２ａは、ステップＳ１２において、メモリセルチップＣｃの特性試験の合否を判定する。特性試験に合格しなかった場合には、テスト回路２ａは、検査対象のメモリセルチップＣｃを不良と判定し（ステップＳ１３）、当該メモリセルチップＣｃが不良であることを示す評価情報を生成して記録回路５ｂに記録する（ステップＳ１４）。特性試験に合格すると、当該メモリセルチップＣｃが良品であることを示す評価情報を生成して記録回路５ｂに記録する（ステップＳ１４）。

【0105】

なお、テスト回路２ａは、メモリセルチップＣｃの良不良だけでなく、コンタクト試験及び特性試験の結果に基づく評価情報を生成して記録回路５ｂに記録するようになっていてもよい。

【0106】

制御回路５ａは、プローブ装置Ｐ１とウェハＷｐとの相対位置及びプローブ装置Ｐ２とウェハＷｃとの相対位置を変化させながら、検査対象の周辺回路チップＣｐ及びメモリセルチップＣｃを切換える。これにより、ウェハ上の各チップについての評価情報が記録回路５ｂに蓄積される。この評価情報は、各チップについて、良不良の判定結果を示すと共に、所定の周辺回路チップＣｐと所定のメモリセルチップＣｃとの相性の良さを判定するための情報となる。制御回路５ａは、この評価情報を利用することで、相性の良いチップ同士の組み合わせを決定する。制御回路５ａは決定した組み合わせでウェハテストを実施する。こうして、相性の良いチップ同士を組み合わせて半導体記憶装置を製造することが可能となり、歩留まりを改善することができる。

【0107】

図１９は複数組の周辺回路チップＣｐ及びメモリセルチップＣｃのテストを同時に行う様子を説明するための説明図である。

【0108】

図１９のテストシステムは、図１６と同一構成のテスト装置５と、図１６と同一構成の９つのプローブ装置Ｐ１のユニットと９つのプローブ装置Ｐ２のユニットとを備える。ステージ３２ｐ上には周辺回路用のウェハＷｐが搭載され、ステージ３２ｃ上にはメモリセル用のウェハＷｃが搭載される。

【0109】

９つのプローブ装置Ｐ１のユニットのプローブ１７ａ，１７ｂは、ウェハＷｐ上の９つの周辺回路チップＣｐの外部パッド４１及び内部パッドＣｐＰに接続される。また、９つのプローブ装置Ｐ２のユニットのプローブ２７は、ウェハＷｃ上の９つのメモリセルチップＣｃの内部パッドＣｃＰに接続される。

【0110】

また、図９の例では、テスト装置５の通信回路２ｂは、コンタクト部３５ｐ，３５ｃと切換部３６とにより構成されており、各プローブ装置Ｐ１のユニットは、それぞれテスト装置５の通信回路２ｂを構成するコンタクト部３５ｐと接続される。また、各プローブ装置Ｐ２のユニットは、それぞれテスト装置５の通信回路２ｂを構成するコンタクト部３５ｃと接続される。コンタクト部３５ｐ，３５ｃは、各プローブ装置Ｐ１，Ｐ２のユニットの通信回路１２，２２とテスト装置５の通信回路２ｂとの間で有線通信を行う場合には例えばコネクタ等により構成され、無線通信を行う場合には例えばアンテナや発光素子等により構成される。

【0111】

テスト装置５は、テスト信号を９つのプローブ装置Ｐ１のユニットに供給し、各プローブ装置Ｐ１のユニットは、それぞれのプローブ１７ａを介してテスト信号をウェハＷｐ上の９つの周辺回路チップＣｐに供給する。また、９つの周辺回路チップＣｐのそれぞれの内部パッドＣｐＰは、９つのプローブ装置Ｐ１のユニットのプローブ１７ｂ及び内部回路、９つのプローブ装置Ｐ２のユニットの内部回路及びプローブ２７を介して、９つのメモリセルチップＣｃのそれぞれの内部パッドＣｃＰに接続される。こうして、ウェハＷｐ上の９つの周辺回路チップＣｐとウェハＷｃ上の９つのメモリセルチップＣｃとがそれぞれ個別に電気的に接続される。

【0112】

この状態で先ず良不良及び相性等の評価が行われる。テスト装置５は、各周辺回路チップＣｐと各メモリセルチップＣｃについて良不良及び相性等を評価する。テスト装置５の制御回路５ａは、良不良及び相性に応じて、周辺回路チップＣｐとメモリセルチップＣｃの組み合わせを決定して、ウェハテストを実施する。テスト装置５の通信回路２ｂを構成する切換部３６は、接続する周辺回路チップＣｐとメモリセルチップＣｃとの組み合わせを適宜設定することができる。

【0113】

図１９の例では、テスト装置５内の矢印によって、９つのプローブ装置Ｐ１のユニットのうち右から１，２，３，４，７，８，９番目のコンタクト部３５ｐと接続される各プローブ装置Ｐ１のユニットと、９つのプローブ装置Ｐ２のユニットのうち左から２，３，４，５，６，７，９番目のコンタクト部３５ｃと接続される各プローブ装置Ｐ２のユニットとが組となって、これらのプローブ装置Ｐ１のユニット，プローブ装置Ｐ２のユニットに接続された各周辺回路チップＣｐと各メモリセルチップＣｃとがそれぞれ組み合わされてテストが実施されることを示している。なお、各９つのプローブ装置Ｐ１のユニット，プローブ装置Ｐ２のユニットに接続された周辺回路チップＣｐ，メモリセルチップＣｃのうち、対応するコンタクト部３５ｐとコンタクト部３５ｃが接続されていない組は、不良チップであり、テスト信号の送信は行われない。

【0114】

このように本実施の形態においては、ウェハＷｐ，Ｗｃ上のチップ同士の組み合わせを変化させながらテストを実施することで、組み合わせに適したチップを選択可能にして、結果的に歩留まり改善することができる。

【0115】

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

【符号の説明】

【0116】

１…テストシステム、２，５…テスト装置、２ａ…テスト回路、２ｂ…通信回路、１１，２１…制御回路、１２，２２…通信回路、１３，２３…Ｉ／Ｏ、１４，２４…信号生成回路、１５，２５…通信回路、１７，１７ａ，１７ｂ…プローブ、４１…外部パッド、Ｃｃ…メモリセルチップ、ＣｃＰ…内部パッド、Ｃｐ…周辺回路チップ、ＣｐＰ…内部パッド、Ｐ１，Ｐ２…プローブ装置、Ｗｃ，Ｗｐ…ウェハ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】